JPH02197175A - 薄膜e↑2promおよびその製造方法 - Google Patents
薄膜e↑2promおよびその製造方法Info
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- JPH02197175A JPH02197175A JP1015164A JP1516489A JPH02197175A JP H02197175 A JPH02197175 A JP H02197175A JP 1015164 A JP1015164 A JP 1015164A JP 1516489 A JP1516489 A JP 1516489A JP H02197175 A JPH02197175 A JP H02197175A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜E2 FROMおよびその製造方法に関す
るものである。
るものである。
最近、E2PROMとして、メモリ駆動用トランジスタ
とメモリ用トランジスタとを薄膜トランジスタで構成し
た薄膜E2 PROMが考えられている。
とメモリ用トランジスタとを薄膜トランジスタで構成し
た薄膜E2 PROMが考えられている。
第6図は従来の薄膜E2 FROMの一部分の断面を示
したもので、この薄膜E2 FROMは、ガラス等から
なる絶縁基板1の上に、メモリ駆動用薄膜トランジスタ
Tlとメモリ用薄膜トランジス”7 T 2とを形成し
た構成となっている。なお、薄膜トランジスタには、ス
タガー型、逆スタガー型、コブラナー型、逆スタガ−型
のものがあるが、第6図ではメモリ駆動用およびメモリ
用薄膜トランジスタTI、T2を逆スタガー型薄膜トラ
ンジスタとした薄膜E2 FROMを示している。この
薄膜E2 FROMは、基板1上にまずメモリ駆動用薄
膜トランジスタTIを形成し、次いでその上にメモリ用
薄膜トランジスタT2を形成する方法で製造されたもの
で、メモリ駆動用薄膜トランジスタTIは、基板1上に
形成されたゲート電極G1と、このゲート電極G1の上
に基板全面にわたって形成された電界強度の小さいSi
N (窒化シリコン)からなるゲート絶縁膜2と、こ
のゲート絶縁膜2の上に前記ゲート電極G1に対向させ
て形成されたa−St (アモルファス・シリコン)
半導体層3と、この半導体層3の上に形成されたソース
、ドレイン電極S1.Dl とからなっている。また、
メモリ用薄膜トランジスタT2は、前記メモリ駆動用薄
膜トランジスタT1を覆って基板1」〕に形成した平坦
化絶縁膜4の」二に形成されている。このメモリ用薄膜
トランジスタT2は、」−記平坦化絶縁膜4の上に形成
されたゲート電極G2と、このゲート電極G2の上に基
板全面にわたって形成された電界強度の大きいSiNか
らなるゲート絶縁膜5と、このゲート絶縁膜5の上に前
記ゲート電極G2に対向させて形成されたa−5t半導
体層6と、この半導体層6の上に形成されたソース、ド
レイン電極S2.D2とからなっており、このメモリ用
薄膜トランジスタT2のドレイン電極D2はメモリ駆動
用薄膜トランジスタTIのソース電極S1に図示しない
接続配線を介して接続されている。7はメモリ用薄膜ト
ランジスタT2を覆う保護絶縁膜である。
したもので、この薄膜E2 FROMは、ガラス等から
なる絶縁基板1の上に、メモリ駆動用薄膜トランジスタ
Tlとメモリ用薄膜トランジス”7 T 2とを形成し
た構成となっている。なお、薄膜トランジスタには、ス
タガー型、逆スタガー型、コブラナー型、逆スタガ−型
のものがあるが、第6図ではメモリ駆動用およびメモリ
用薄膜トランジスタTI、T2を逆スタガー型薄膜トラ
ンジスタとした薄膜E2 FROMを示している。この
薄膜E2 FROMは、基板1上にまずメモリ駆動用薄
膜トランジスタTIを形成し、次いでその上にメモリ用
薄膜トランジスタT2を形成する方法で製造されたもの
で、メモリ駆動用薄膜トランジスタTIは、基板1上に
形成されたゲート電極G1と、このゲート電極G1の上
に基板全面にわたって形成された電界強度の小さいSi
N (窒化シリコン)からなるゲート絶縁膜2と、こ
のゲート絶縁膜2の上に前記ゲート電極G1に対向させ
て形成されたa−St (アモルファス・シリコン)
半導体層3と、この半導体層3の上に形成されたソース
、ドレイン電極S1.Dl とからなっている。また、
メモリ用薄膜トランジスタT2は、前記メモリ駆動用薄
膜トランジスタT1を覆って基板1」〕に形成した平坦
化絶縁膜4の」二に形成されている。このメモリ用薄膜
トランジスタT2は、」−記平坦化絶縁膜4の上に形成
されたゲート電極G2と、このゲート電極G2の上に基
板全面にわたって形成された電界強度の大きいSiNか
らなるゲート絶縁膜5と、このゲート絶縁膜5の上に前
記ゲート電極G2に対向させて形成されたa−5t半導
体層6と、この半導体層6の上に形成されたソース、ド
レイン電極S2.D2とからなっており、このメモリ用
薄膜トランジスタT2のドレイン電極D2はメモリ駆動
用薄膜トランジスタTIのソース電極S1に図示しない
接続配線を介して接続されている。7はメモリ用薄膜ト
ランジスタT2を覆う保護絶縁膜である。
しかしながら、上記従来の薄膜E2 FROMは、その
製造に際して、メモリ駆動用薄膜トランジスタTIと、
メモリ用薄膜トランジスタT2とを別工程で形成しなけ
ればならないため、この薄膜E2 FROMは、その製
造に多くの工程数を要するという問題をもっていた。
製造に際して、メモリ駆動用薄膜トランジスタTIと、
メモリ用薄膜トランジスタT2とを別工程で形成しなけ
ればならないため、この薄膜E2 FROMは、その製
造に多くの工程数を要するという問題をもっていた。
これは、メモリ駆動用薄膜トランジスタTlはヒステリ
シス性がほとんど無いV、(ゲート電圧)ID(ドレイ
ン電流)特性のものとする必要があり、一方メモリ用薄
膜トランジスタT2はメモリ効果をもたせるために十分
大きなヒステリシス性をもつV。−ID特性のものとす
る必要があるためである。
シス性がほとんど無いV、(ゲート電圧)ID(ドレイ
ン電流)特性のものとする必要があり、一方メモリ用薄
膜トランジスタT2はメモリ効果をもたせるために十分
大きなヒステリシス性をもつV。−ID特性のものとす
る必要があるためである。
ところで、薄膜トランジスタのVG−ID特性はそのゲ
ート絶縁膜の電界強度によって決り、ゲート絶縁膜の電
界強度が大きいほど大きなシステリシス性をもち、ゲー
ト絶縁膜の電界強度が小さいほどシステリシス性は小さ
くなる。このため従来は、メモリ駆動用薄膜トランジス
タTIのゲート絶縁膜2は電界強度の小さい膜質のSI
N [シリコン原子Stと窒素原子Nの組成比Sl/
Nを化学m論比(0,75)とほぼ同じ値にしたSiN
]で形成し、メモリ用薄膜トランジスタT2のゲート絶
縁膜5は電界強度の大きい膜質のSI N [Sl /
Nの値を化学量論比(Sl /N−0,75)よりも大
きな値(Sl /N−0,85〜1.1)にしたSiN
コで形成している。
ート絶縁膜の電界強度によって決り、ゲート絶縁膜の電
界強度が大きいほど大きなシステリシス性をもち、ゲー
ト絶縁膜の電界強度が小さいほどシステリシス性は小さ
くなる。このため従来は、メモリ駆動用薄膜トランジス
タTIのゲート絶縁膜2は電界強度の小さい膜質のSI
N [シリコン原子Stと窒素原子Nの組成比Sl/
Nを化学m論比(0,75)とほぼ同じ値にしたSiN
]で形成し、メモリ用薄膜トランジスタT2のゲート絶
縁膜5は電界強度の大きい膜質のSI N [Sl /
Nの値を化学量論比(Sl /N−0,75)よりも大
きな値(Sl /N−0,85〜1.1)にしたSiN
コで形成している。
しかし、このようにメモリ駆動用薄膜トランジスタT1
のゲート絶縁膜2と、メモリ用薄膜トランジスタT2の
ゲート絶縁膜5とを、膜質の異なるSiNで形成するの
では、メモリ駆動用薄膜トランジスタT1とメモリ用薄
膜トランジスタT2とを別工程で形成するしかなく、こ
のようにメモリ駆動用とメモリ用の薄膜トランジスタT
l。
のゲート絶縁膜2と、メモリ用薄膜トランジスタT2の
ゲート絶縁膜5とを、膜質の異なるSiNで形成するの
では、メモリ駆動用薄膜トランジスタT1とメモリ用薄
膜トランジスタT2とを別工程で形成するしかなく、こ
のようにメモリ駆動用とメモリ用の薄膜トランジスタT
l。
T2を別工程で形成するのでは、まずゲート電極となる
金属膜の膜付けとそのバターニング、ゲート絶縁膜とな
るSiN膜の膜付け、半導体層となるa−Sl膜の膜付
けとそのバターニング、ソース、ドレイン電極となる金
属膜の膜付けとそのバターニングを行なってメモリ駆動
用薄膜トランジスタTIを形成し、さらに上記工程を繰
返してメモリ用薄膜トランジスタT2を形成しなければ
ならないから、上記従来の薄膜E2 FROMはその製
造に多くの工程数を要していた。
金属膜の膜付けとそのバターニング、ゲート絶縁膜とな
るSiN膜の膜付け、半導体層となるa−Sl膜の膜付
けとそのバターニング、ソース、ドレイン電極となる金
属膜の膜付けとそのバターニングを行なってメモリ駆動
用薄膜トランジスタTIを形成し、さらに上記工程を繰
返してメモリ用薄膜トランジスタT2を形成しなければ
ならないから、上記従来の薄膜E2 FROMはその製
造に多くの工程数を要していた。
また、」二記従来の薄膜E2 FROMでは、基板1」
二に形成したメモリ駆動用薄膜トランジスタTIを平坦
化絶縁膜4で覆ってその上にメモリ用薄膜トランジスタ
T2を形成しているため、E2 FROM全体の厚さが
厚くなってしまうという問題ももっていた。
二に形成したメモリ駆動用薄膜トランジスタTIを平坦
化絶縁膜4で覆ってその上にメモリ用薄膜トランジスタ
T2を形成しているため、E2 FROM全体の厚さが
厚くなってしまうという問題ももっていた。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、少ない工程数で能率
よく製造できるとともに、全体の厚さも薄くすることが
できる薄膜E2 FROMおよびその製造方法を提供す
ることにある。
あって、その目的とするところは、少ない工程数で能率
よく製造できるとともに、全体の厚さも薄くすることが
できる薄膜E2 FROMおよびその製造方法を提供す
ることにある。
本発明の薄膜E2 FROMは、上記目的を達成するた
めに、メモリ駆動用薄膜トランジスタとメモリ用薄膜ト
ランジスタのゲート絶縁膜を共通の絶縁膜とし、かつ前
記メモリ用薄膜トランジスタ部分のゲート絶縁膜は薄い
膜厚に形成し、前記メモリ駆動用薄膜トランジスタ部分
のゲート絶縁膜は厚い膜厚に形成したものである。
めに、メモリ駆動用薄膜トランジスタとメモリ用薄膜ト
ランジスタのゲート絶縁膜を共通の絶縁膜とし、かつ前
記メモリ用薄膜トランジスタ部分のゲート絶縁膜は薄い
膜厚に形成し、前記メモリ駆動用薄膜トランジスタ部分
のゲート絶縁膜は厚い膜厚に形成したものである。
また本発明の薄膜E2 PROMの製造方法は、メモリ
駆動用薄膜トランジスタとメモリ用薄膜トランジスタの
ゲート電極を同時に形成する工程と、前記メモリ駆動用
薄膜トランジスタの形成領域に第1層のSiN膜を形成
するとともに前記メモリ駆動用薄膜トランジスタと前記
メモリ用薄膜トランジスタの形成領域にわたって第2層
のSiN膜を形成して前記メモリ駆動用薄膜トランジス
タの形成領域を二層構造の厚膜とした共通のゲート絶縁
膜を形成する工程と、前記メモリ駆動用薄膜トランジス
タと前記メモリ用薄膜トランジスタの半導体層を同時に
形成する工程と、前記メモリ駆動用薄膜トランジスタと
前記メモリ用薄膜トランジスタのソース、ドレイン電極
を同時に形成する工程とからなるものである。
駆動用薄膜トランジスタとメモリ用薄膜トランジスタの
ゲート電極を同時に形成する工程と、前記メモリ駆動用
薄膜トランジスタの形成領域に第1層のSiN膜を形成
するとともに前記メモリ駆動用薄膜トランジスタと前記
メモリ用薄膜トランジスタの形成領域にわたって第2層
のSiN膜を形成して前記メモリ駆動用薄膜トランジス
タの形成領域を二層構造の厚膜とした共通のゲート絶縁
膜を形成する工程と、前記メモリ駆動用薄膜トランジス
タと前記メモリ用薄膜トランジスタの半導体層を同時に
形成する工程と、前記メモリ駆動用薄膜トランジスタと
前記メモリ用薄膜トランジスタのソース、ドレイン電極
を同時に形成する工程とからなるものである。
すなわち、本発明の薄膜E2PROMは、メモリ駆動用
薄膜トランジスタとメモリ用薄膜トランジスタのゲート
絶縁膜を同じ絶縁膜で兼用するとともに、このゲート絶
縁膜のメモリ駆動用薄膜トランジスタ部分の膜厚とメモ
リ用薄膜トランジスタ部分の膜厚とを変えることによっ
て、メモリ駆動用薄膜トランジスタにはヒステリシス性
がほとんど無いvG〜ID特性をもたせ、メモリ薄膜ト
ランジスタには十分なヒステリシス性を存するVC−I
D特性をもたせたものであり、ゲート絶縁膜の膜質が同
じであってもその膜厚を変えれば薄膜トランジスタのV
。−ID特性を左右する電界強度を変えることができ、
また上記電界強度はゲート絶縁膜の膜厚に反比例するか
ら、メモリ用薄膜トランジスタ部分のゲート絶縁膜の膜
厚を薄くし、メモリ用薄膜トランジスタ部分のゲート絶
縁膜の膜厚を厚くすれば、メモリ駆動用薄膜トランジス
タとメモリ用薄膜トランジスタとにそれぞれ所期の機能
をもたせることができる。そして、この薄膜E2 FR
OMでは、メモリ駆動用薄膜トランジスタとメモリ用薄
膜トランジスタのゲート絶縁膜を共通の絶縁膜としてい
るから、メモリ駆動用薄膜トランジスタとメモリ用薄膜
トランジスタとを同時に形成することが可能であり、し
たがってこの薄膜E2 PROMは少ない工程数で能率
よく製造できるし、またメモリ駆動用薄膜トランジスタ
とメモリ用薄膜トランジスタとを同じレベルに形成でき
るから、従来の薄膜E2PROMに比べて全体の厚さも
薄くすることができる。
薄膜トランジスタとメモリ用薄膜トランジスタのゲート
絶縁膜を同じ絶縁膜で兼用するとともに、このゲート絶
縁膜のメモリ駆動用薄膜トランジスタ部分の膜厚とメモ
リ用薄膜トランジスタ部分の膜厚とを変えることによっ
て、メモリ駆動用薄膜トランジスタにはヒステリシス性
がほとんど無いvG〜ID特性をもたせ、メモリ薄膜ト
ランジスタには十分なヒステリシス性を存するVC−I
D特性をもたせたものであり、ゲート絶縁膜の膜質が同
じであってもその膜厚を変えれば薄膜トランジスタのV
。−ID特性を左右する電界強度を変えることができ、
また上記電界強度はゲート絶縁膜の膜厚に反比例するか
ら、メモリ用薄膜トランジスタ部分のゲート絶縁膜の膜
厚を薄くし、メモリ用薄膜トランジスタ部分のゲート絶
縁膜の膜厚を厚くすれば、メモリ駆動用薄膜トランジス
タとメモリ用薄膜トランジスタとにそれぞれ所期の機能
をもたせることができる。そして、この薄膜E2 FR
OMでは、メモリ駆動用薄膜トランジスタとメモリ用薄
膜トランジスタのゲート絶縁膜を共通の絶縁膜としてい
るから、メモリ駆動用薄膜トランジスタとメモリ用薄膜
トランジスタとを同時に形成することが可能であり、し
たがってこの薄膜E2 PROMは少ない工程数で能率
よく製造できるし、またメモリ駆動用薄膜トランジスタ
とメモリ用薄膜トランジスタとを同じレベルに形成でき
るから、従来の薄膜E2PROMに比べて全体の厚さも
薄くすることができる。
また、本発明の薄膜E2 FROMの製造方法は、メモ
リ駆動用薄膜トランジスタとメモリ用薄膜トランジスタ
のゲート絶縁膜を、メモリ駆動用薄膜トランジスタの形
成領域に第1層のSiN膜を形成するとともに、メモリ
駆動用薄膜トランジスタとメモリ用薄膜トランジスタの
形成領域にわたって薄い膜厚の第2層のSiN膜を形成
して、前記メモリ駆動用薄膜トランジスタの形成領域を
二層構造の厚膜とする方法で形成し、前記メモ1ノ駆動
用薄膜トランジスタと前記メモリ用薄膜トランジスタの
ゲート電極、半導体層、ソース、ドレイン電極をそれぞ
れ同時に形成するものであるから、メモリ駆動用薄膜ト
ランジスタとメモリ用薄膜トランジスタとを同時に形成
することができる。
リ駆動用薄膜トランジスタとメモリ用薄膜トランジスタ
のゲート絶縁膜を、メモリ駆動用薄膜トランジスタの形
成領域に第1層のSiN膜を形成するとともに、メモリ
駆動用薄膜トランジスタとメモリ用薄膜トランジスタの
形成領域にわたって薄い膜厚の第2層のSiN膜を形成
して、前記メモリ駆動用薄膜トランジスタの形成領域を
二層構造の厚膜とする方法で形成し、前記メモ1ノ駆動
用薄膜トランジスタと前記メモリ用薄膜トランジスタの
ゲート電極、半導体層、ソース、ドレイン電極をそれぞ
れ同時に形成するものであるから、メモリ駆動用薄膜ト
ランジスタとメモリ用薄膜トランジスタとを同時に形成
することができる。
以下、本発明の一実施例を図面を参照して説明する。
第1図は、本実施例の薄膜E2 FROMの一部分の断
面を示している。図において、11はガラス等からなる
絶縁基板、TIOおよびT2Oは絶縁基板]1上に形成
されたメモリ駆動用およびメモリ用の薄膜トランジスタ
であり、このメモリ駆動用薄膜トランジスタTIOとメ
モリ用薄膜トランジスタT20はそれぞれ逆スタガー型
のものとされている。この薄膜E2 FROMは、絶縁
基板]1上にメモリ駆動用およびメモリ用薄膜トランジ
スタT1.0. T2Oのゲート電極GIO,G20
を形成し、その上にTa、Ox(タンタルオキサイド)
からなる高耐圧誘電体層12を基板全面にわたって形成
するとともに、この誘電体層12の上に基板全面にわた
ってSiNからなるゲート絶縁膜13を形成し、このゲ
ート絶縁膜13の上に上記各ゲート電極GlO,G20
にそれぞれ対向させてa−S1半導体層14.14を形
成して、この各半導体層14゜14の」二にそれぞれソ
ース、ドレイン電極S 10゜DIOおよびS20
D20を形成したもので、メモリ用薄膜トランジスタT
20のドレイン電極D20は、メモリ駆動用薄膜トラン
ジスタT1.0のソース電極S10に図示しない接続配
線を介して接続されている。なお、〕5はメモリ駆動用
薄膜トランジスタT1.Oおよびメモリ用薄膜トランジ
スタT20を覆う保護絶縁膜である。
面を示している。図において、11はガラス等からなる
絶縁基板、TIOおよびT2Oは絶縁基板]1上に形成
されたメモリ駆動用およびメモリ用の薄膜トランジスタ
であり、このメモリ駆動用薄膜トランジスタTIOとメ
モリ用薄膜トランジスタT20はそれぞれ逆スタガー型
のものとされている。この薄膜E2 FROMは、絶縁
基板]1上にメモリ駆動用およびメモリ用薄膜トランジ
スタT1.0. T2Oのゲート電極GIO,G20
を形成し、その上にTa、Ox(タンタルオキサイド)
からなる高耐圧誘電体層12を基板全面にわたって形成
するとともに、この誘電体層12の上に基板全面にわた
ってSiNからなるゲート絶縁膜13を形成し、このゲ
ート絶縁膜13の上に上記各ゲート電極GlO,G20
にそれぞれ対向させてa−S1半導体層14.14を形
成して、この各半導体層14゜14の」二にそれぞれソ
ース、ドレイン電極S 10゜DIOおよびS20
D20を形成したもので、メモリ用薄膜トランジスタT
20のドレイン電極D20は、メモリ駆動用薄膜トラン
ジスタT1.0のソース電極S10に図示しない接続配
線を介して接続されている。なお、〕5はメモリ駆動用
薄膜トランジスタT1.Oおよびメモリ用薄膜トランジ
スタT20を覆う保護絶縁膜である。
また、前記ゲート絶縁膜13は、メモリ駆動用薄膜トラ
ンジスタTIDのゲート絶縁膜とメモリ用薄膜トランジ
スタT20のゲート絶縁膜とを兼ねる共通の絶縁膜とさ
れており、このゲート絶縁膜13の膜厚は、メモリ用薄
膜トランジスタT10部分では薄く、メモリ駆動用薄膜
トランジスタT20部分では厚く形成されている。すな
わち、このゲート絶縁膜13は、メモリ駆動用薄膜トラ
ンジス2710部分に形成された第1層のSiN膜1.
3 aと、メモリ駆動用薄膜トランジス2710部分と
メモリ用薄膜トランジスタT20部分とにわたって形成
された薄い膜厚の第2層のSiN膜13bとから構成さ
れており、メモリ用薄膜トランジスタT20部分のゲー
ト絶縁膜13は上記第2層のSiN膜13bだけからな
る薄膜とされ、メモリ駆動用薄膜トランジス2710部
分のゲート絶縁膜13は、第1層のSiN膜13aと第
2層のSiN膜1.3 bとからなる二層構造の厚膜と
されている。また、第1層のStN膜13aと第2層の
SiN膜13bとは、シリコン原子Slと窒素原子Nの
組成比Si/Nを化学量論比(Si /N−0,75)
とほぼ同じ値にした同一膜質のものとされており、第1
層のSiN膜13aの膜厚は約2000人、第2層のS
iN膜13bの膜厚は約500人とされている。つまり
、メモリ用薄膜トランジスタ720部分のゲート絶縁1
漠13の膜厚は約500人、メモリ駆動用薄膜トランジ
ス2710部分のゲート絶縁膜13の膜厚は約2500
人である。なお、メモリ用薄膜トランジスタ720部分
のゲート絶縁膜13はその膜厚が薄いためにゲ−1・絶
縁膜13自体には十分な耐圧性がないが、このゲート絶
縁膜13の耐圧は、その下に形成した高耐圧誘電体層1
2によって補償することができる。なお、誘電体層12
の材料であるTa Oxとしては、Ta205が理想的
である。
ンジスタTIDのゲート絶縁膜とメモリ用薄膜トランジ
スタT20のゲート絶縁膜とを兼ねる共通の絶縁膜とさ
れており、このゲート絶縁膜13の膜厚は、メモリ用薄
膜トランジスタT10部分では薄く、メモリ駆動用薄膜
トランジスタT20部分では厚く形成されている。すな
わち、このゲート絶縁膜13は、メモリ駆動用薄膜トラ
ンジス2710部分に形成された第1層のSiN膜1.
3 aと、メモリ駆動用薄膜トランジス2710部分と
メモリ用薄膜トランジスタT20部分とにわたって形成
された薄い膜厚の第2層のSiN膜13bとから構成さ
れており、メモリ用薄膜トランジスタT20部分のゲー
ト絶縁膜13は上記第2層のSiN膜13bだけからな
る薄膜とされ、メモリ駆動用薄膜トランジス2710部
分のゲート絶縁膜13は、第1層のSiN膜13aと第
2層のSiN膜1.3 bとからなる二層構造の厚膜と
されている。また、第1層のStN膜13aと第2層の
SiN膜13bとは、シリコン原子Slと窒素原子Nの
組成比Si/Nを化学量論比(Si /N−0,75)
とほぼ同じ値にした同一膜質のものとされており、第1
層のSiN膜13aの膜厚は約2000人、第2層のS
iN膜13bの膜厚は約500人とされている。つまり
、メモリ用薄膜トランジスタ720部分のゲート絶縁1
漠13の膜厚は約500人、メモリ駆動用薄膜トランジ
ス2710部分のゲート絶縁膜13の膜厚は約2500
人である。なお、メモリ用薄膜トランジスタ720部分
のゲート絶縁膜13はその膜厚が薄いためにゲ−1・絶
縁膜13自体には十分な耐圧性がないが、このゲート絶
縁膜13の耐圧は、その下に形成した高耐圧誘電体層1
2によって補償することができる。なお、誘電体層12
の材料であるTa Oxとしては、Ta205が理想的
である。
この誘電体層12の膜厚は約2000人である。
すなわち、この薄膜E2 FROMは、メモリ駆動用薄
膜トランジスタTIOとメモリ用、薄膜トランジスタT
20のゲート絶縁膜13を同じ絶縁膜で兼用したもので
あり、このようにメモリ駆動用薄膜トランジスタTIO
とメモリ用薄膜トランジスタT20のゲート絶縁膜13
を共通の絶縁膜としても、このゲート絶縁膜13のメモ
リ駆動用薄膜トランジス2710部分の膜厚とメモリ用
薄膜トランジスタ720部分の膜厚とを上記のように変
えてやれば、メモリ駆動用薄膜トランジスタTIOには
ヒステリシス性がほとんど無い■G−1D特性をもたせ
、メモリ薄膜トランジスタT20には十分なヒステリシ
ス性を有するV。−1p特性をもたせることができる。
膜トランジスタTIOとメモリ用、薄膜トランジスタT
20のゲート絶縁膜13を同じ絶縁膜で兼用したもので
あり、このようにメモリ駆動用薄膜トランジスタTIO
とメモリ用薄膜トランジスタT20のゲート絶縁膜13
を共通の絶縁膜としても、このゲート絶縁膜13のメモ
リ駆動用薄膜トランジス2710部分の膜厚とメモリ用
薄膜トランジスタ720部分の膜厚とを上記のように変
えてやれば、メモリ駆動用薄膜トランジスタTIOには
ヒステリシス性がほとんど無い■G−1D特性をもたせ
、メモリ薄膜トランジスタT20には十分なヒステリシ
ス性を有するV。−1p特性をもたせることができる。
ここで、薄膜トランジスタのヒステリシス性について説
明すると、第3図は薄膜トランジスタのVG〜1.特性
を示しており、メモリ用薄膜トランジスタとしては、シ
ステリシス性つまりΔVthが大きいものが要求され、
メモリ駆動用薄膜トランジスタとしては、ΔVthが0
”に近い、ヒステリシス性がほとんど無いものが要求さ
れる。また、薄膜トランジスタのヒステリシス性つまり
ΔVLhの値は、ゲート絶縁膜の電界強度によって決ま
る。第4図はゲート絶縁膜の電界強度(単位膜厚当りの
電圧)V/cmと薄膜トランジスタのΔVLbとの関係
を示したもので、Δvthはゲート絶縁膜の電界強度V
/ cmが大きくなるのにともなって大きくなる。ま
た、第5図はゲート絶縁膜の膜厚とその電界強度v/c
fflとの関係を示しており、ゲート絶縁膜の電界強度
V / cmは膜厚に反比例している。そして、SL/
Hの値を0.75としたSiNからなるゲート絶縁膜の
電界強度は、膜厚が2000人のTa205を誘電体層
として使用した場合で、膜厚が2500人の場合ではE
1 = I MV/amと小さく、膜厚が500人の
場合ではE 2 = 3 M V / amと大きい。
明すると、第3図は薄膜トランジスタのVG〜1.特性
を示しており、メモリ用薄膜トランジスタとしては、シ
ステリシス性つまりΔVthが大きいものが要求され、
メモリ駆動用薄膜トランジスタとしては、ΔVthが0
”に近い、ヒステリシス性がほとんど無いものが要求さ
れる。また、薄膜トランジスタのヒステリシス性つまり
ΔVLhの値は、ゲート絶縁膜の電界強度によって決ま
る。第4図はゲート絶縁膜の電界強度(単位膜厚当りの
電圧)V/cmと薄膜トランジスタのΔVLbとの関係
を示したもので、Δvthはゲート絶縁膜の電界強度V
/ cmが大きくなるのにともなって大きくなる。ま
た、第5図はゲート絶縁膜の膜厚とその電界強度v/c
fflとの関係を示しており、ゲート絶縁膜の電界強度
V / cmは膜厚に反比例している。そして、SL/
Hの値を0.75としたSiNからなるゲート絶縁膜の
電界強度は、膜厚が2000人のTa205を誘電体層
として使用した場合で、膜厚が2500人の場合ではE
1 = I MV/amと小さく、膜厚が500人の
場合ではE 2 = 3 M V / amと大きい。
このように、ゲート絶縁膜の膜質が同じであっても、そ
の膜厚を変えれば薄膜トランジスタのvIj−ID特性
を左右する電界強度を変えることができ、また上記電界
強度はゲート絶縁膜の膜厚に反比例するから、上記実施
例のようにメモリ用薄膜トランジスタ720部分のゲー
ト絶縁膜13の膜厚を薄くし、メモリ用薄膜トランジス
タT10部分のゲート絶縁膜13の膜厚を厚くすれば、
メモリ駆動用薄膜トランジスタTLOとメモリ用薄膜ト
ランジスタT20とにそれぞれ所期の機能をもたせるこ
とができる。
の膜厚を変えれば薄膜トランジスタのvIj−ID特性
を左右する電界強度を変えることができ、また上記電界
強度はゲート絶縁膜の膜厚に反比例するから、上記実施
例のようにメモリ用薄膜トランジスタ720部分のゲー
ト絶縁膜13の膜厚を薄くし、メモリ用薄膜トランジス
タT10部分のゲート絶縁膜13の膜厚を厚くすれば、
メモリ駆動用薄膜トランジスタTLOとメモリ用薄膜ト
ランジスタT20とにそれぞれ所期の機能をもたせるこ
とができる。
しかして、上記薄膜E2 FROMでは、メモリ駆動用
薄膜トランジスタTIOとメモリ用薄膜トランジスタT
20のゲート絶縁膜13を共通の絶縁膜としているから
、メモリ駆動用薄膜トランジスタTIOとメモリ用薄膜
トランジスタT20とを同時に形成することができる。
薄膜トランジスタTIOとメモリ用薄膜トランジスタT
20のゲート絶縁膜13を共通の絶縁膜としているから
、メモリ駆動用薄膜トランジスタTIOとメモリ用薄膜
トランジスタT20とを同時に形成することができる。
すなわち、第2図は上記薄膜E2 FROMの製造工程
を示したもので、この薄膜E2PROMは次のような工
程で製造される。
を示したもので、この薄膜E2PROMは次のような工
程で製造される。
まず、第2図(a)に示すように、絶縁基板11」二に
金属膜を膜付けし、この金属膜をパタニングしてメモリ
駆動用およびメモリ用薄膜トランジスタTIO,T20
のゲート電極GIO,G20を同時に形成した後、この
基板11上のほぼ全面にTa0x(望ましくはTa 2
05 )をプラズマCVD法により約2000人の厚さ
に堆積させて高耐圧誘電体層12を形成−し、次いでこ
の誘電体層12の上に基板11はぼ全面にわたってSi
NをプラズマCVD法により約2000人の厚さに堆積
させて第1層のSiN膜13aを形成する。このSiN
膜13Hの堆積は、その主成分ガスであるSi H4と
NH3の流量比を、形成されるSiN膜のSl/Nの値
が化学量論比(St/N−0,75)とほぼ同じ値にな
るように選んで行なう。
金属膜を膜付けし、この金属膜をパタニングしてメモリ
駆動用およびメモリ用薄膜トランジスタTIO,T20
のゲート電極GIO,G20を同時に形成した後、この
基板11上のほぼ全面にTa0x(望ましくはTa 2
05 )をプラズマCVD法により約2000人の厚さ
に堆積させて高耐圧誘電体層12を形成−し、次いでこ
の誘電体層12の上に基板11はぼ全面にわたってSi
NをプラズマCVD法により約2000人の厚さに堆積
させて第1層のSiN膜13aを形成する。このSiN
膜13Hの堆積は、その主成分ガスであるSi H4と
NH3の流量比を、形成されるSiN膜のSl/Nの値
が化学量論比(St/N−0,75)とほぼ同じ値にな
るように選んで行なう。
次に、第2図(b)に示すように、上記第1層のSiN
膜13aのうち少なくともメモリ用薄+Sトランジスタ
T20の形成領域に対応する部分を、高耐圧誘電体層1
2が完全に露出するまでエツチング除去し、この第1層
のSiN膜13aをメモリ駆動用薄膜トランジスタTI
Oの形成領域に残すようにバターニングする。
膜13aのうち少なくともメモリ用薄+Sトランジスタ
T20の形成領域に対応する部分を、高耐圧誘電体層1
2が完全に露出するまでエツチング除去し、この第1層
のSiN膜13aをメモリ駆動用薄膜トランジスタTI
Oの形成領域に残すようにバターニングする。
次に、第2図(c)に示すように、上記第1層のSiN
膜13aの」−および露出された高耐圧誘電体層12の
上に、基板11はぼ全面にわたってSiNをプラズマC
VD法により約500人の厚さに堆積(第1層のSiN
膜13aの堆積と同じ条件で堆積)させて、上記第1層
のSiN膜13aと同じ膜質の第2層のSiN膜13b
をメモリ駆動用薄膜トランジスタTIOとメモリ用薄膜
トランジスタT20の形成領域にわたって形成する。
膜13aの」−および露出された高耐圧誘電体層12の
上に、基板11はぼ全面にわたってSiNをプラズマC
VD法により約500人の厚さに堆積(第1層のSiN
膜13aの堆積と同じ条件で堆積)させて、上記第1層
のSiN膜13aと同じ膜質の第2層のSiN膜13b
をメモリ駆動用薄膜トランジスタTIOとメモリ用薄膜
トランジスタT20の形成領域にわたって形成する。
このように、メモリ駆動用薄膜トランジスタTIOの形
成領域に第1層のSiN膜13aを形成するとともに、
メモリ駆動用薄膜トランジスタTLOとメモリ用薄膜ト
ランジスタT20の形成領域にわたって薄い膜厚の第2
層のSiN膜13bを形成して構成されたゲート絶縁膜
13は、メモリ駆動用薄膜トランジスタTIOの形成領
域が二層構造の厚膜である共通の絶縁膜となる。
成領域に第1層のSiN膜13aを形成するとともに、
メモリ駆動用薄膜トランジスタTLOとメモリ用薄膜ト
ランジスタT20の形成領域にわたって薄い膜厚の第2
層のSiN膜13bを形成して構成されたゲート絶縁膜
13は、メモリ駆動用薄膜トランジスタTIOの形成領
域が二層構造の厚膜である共通の絶縁膜となる。
この後は、上記ゲート絶縁膜13に上にa−5t膜をプ
ラズマCVD法により膜付けし、これをバターニングし
てメモリ駆動用およびメモリ用薄膜トランジスタTIO
,T2Oのa−3l半導体層14.14を同時に形成す
るとともに、その上に、金属膜を膜付けしてこの金属膜
をバターニングすることにより、メモリ駆動用およびメ
モリ用薄膜トランジスタTIO,T20のソース、ドレ
イン電極S10.DIOおよびS20.D20を同時に
形成して(このときに、メモリ用薄膜トランジスタT2
0のドレイン電極D20とメモリ駆動用薄膜トランジス
タTIOのソース電極S10とを接続する接続配線も同
時に形成する)、第2図(d)に示すようにメモリ駆動
用薄膜トランジスタTIOとメモリ用薄膜トランジスタ
T20とを同時に形成し、この後その上に保護絶縁膜1
5を形成して第1図に示した薄膜E2PROMを完成す
る。
ラズマCVD法により膜付けし、これをバターニングし
てメモリ駆動用およびメモリ用薄膜トランジスタTIO
,T2Oのa−3l半導体層14.14を同時に形成す
るとともに、その上に、金属膜を膜付けしてこの金属膜
をバターニングすることにより、メモリ駆動用およびメ
モリ用薄膜トランジスタTIO,T20のソース、ドレ
イン電極S10.DIOおよびS20.D20を同時に
形成して(このときに、メモリ用薄膜トランジスタT2
0のドレイン電極D20とメモリ駆動用薄膜トランジス
タTIOのソース電極S10とを接続する接続配線も同
時に形成する)、第2図(d)に示すようにメモリ駆動
用薄膜トランジスタTIOとメモリ用薄膜トランジスタ
T20とを同時に形成し、この後その上に保護絶縁膜1
5を形成して第1図に示した薄膜E2PROMを完成す
る。
このように、上記薄膜22 FROMによれば、その製
造に際して、メモリ駆動用薄膜トランジスタT1.0と
メモリ用薄膜トランジスタT20とを同時に形成するこ
とができ、したがってこの薄膜E2 FROMは少ない
工程数で能率よく製造することができるし、またメモリ
駆動用薄膜トランジスタTIOとメモリ用薄膜トランジ
スタT20とを同じレベルに形成できるから、従来の薄
膜E2 FROMに比べて全体の厚さも薄くすることが
できる。
造に際して、メモリ駆動用薄膜トランジスタT1.0と
メモリ用薄膜トランジスタT20とを同時に形成するこ
とができ、したがってこの薄膜E2 FROMは少ない
工程数で能率よく製造することができるし、またメモリ
駆動用薄膜トランジスタTIOとメモリ用薄膜トランジ
スタT20とを同じレベルに形成できるから、従来の薄
膜E2 FROMに比べて全体の厚さも薄くすることが
できる。
また、本発明の薄膜E2 FROMの製造方法は、メモ
リ駆動用薄膜トランジスタTIOとメモリ用薄膜トラン
ジスタT20のゲート絶縁膜13を、メモリ駆動用薄膜
トランジスタTIOの形成領域に第1層のSiN膜13
aを形成するとともに、メモリ駆動用薄膜トランジスタ
TIOとメモリ用薄膜トランジスタT20の形成領域に
わたって薄い膜厚の第2層のSiN膜13bを形成して
、メモリ駆動用薄膜トランジスタTIOの形成領域を二
層構造の厚膜とする方法で形成するとともに、前記メモ
リ駆動用薄膜トランジスタTIOとメモリ用薄膜トラン
ジスタT20のゲート電極GIO,G20、半導体層+
4.14 、ソース、ドレイン電極SIO,DIOおよ
びS20.D20をそれぞれ同時に形成するものである
から、メモリ駆動用薄膜トランジスタTIQとメモリ用
薄膜トランジスタT20とを同時に形成することができ
る。
リ駆動用薄膜トランジスタTIOとメモリ用薄膜トラン
ジスタT20のゲート絶縁膜13を、メモリ駆動用薄膜
トランジスタTIOの形成領域に第1層のSiN膜13
aを形成するとともに、メモリ駆動用薄膜トランジスタ
TIOとメモリ用薄膜トランジスタT20の形成領域に
わたって薄い膜厚の第2層のSiN膜13bを形成して
、メモリ駆動用薄膜トランジスタTIOの形成領域を二
層構造の厚膜とする方法で形成するとともに、前記メモ
リ駆動用薄膜トランジスタTIOとメモリ用薄膜トラン
ジスタT20のゲート電極GIO,G20、半導体層+
4.14 、ソース、ドレイン電極SIO,DIOおよ
びS20.D20をそれぞれ同時に形成するものである
から、メモリ駆動用薄膜トランジスタTIQとメモリ用
薄膜トランジスタT20とを同時に形成することができ
る。
なお、上記実施例では、ゲート絶縁膜13を、St/N
が化学量論比(Sl /N−0,75)とほぼ同じ値の
SiNで形成しているが、このゲート絶縁膜13のSi
/Nの値はこれに限られるものではなく、例えばゲート
絶縁膜13のSi/Nの値を0.75より大きくした場
合は、メモリ用薄膜トランジスタT20部分のゲート絶
縁膜13の膜厚と、メモリ駆動用薄膜トランジスタ71
0部分のゲート絶縁膜13の膜厚を上記実施例の膜厚よ
りも厚くすればよい。また、上記実施例では、ゲート絶
縁膜13の耐圧を補償するための高耐圧誘電体層12を
、ゲート絶縁膜13の全域に設けているが、この高耐圧
誘電体層12はゲート絶縁膜13の膜厚の薄い部分(メ
モリ用薄膜トランジスタT20部分)だけに設けてもよ
いし、またこの高耐圧誘電体層12を無くしてもよい。
が化学量論比(Sl /N−0,75)とほぼ同じ値の
SiNで形成しているが、このゲート絶縁膜13のSi
/Nの値はこれに限られるものではなく、例えばゲート
絶縁膜13のSi/Nの値を0.75より大きくした場
合は、メモリ用薄膜トランジスタT20部分のゲート絶
縁膜13の膜厚と、メモリ駆動用薄膜トランジスタ71
0部分のゲート絶縁膜13の膜厚を上記実施例の膜厚よ
りも厚くすればよい。また、上記実施例では、ゲート絶
縁膜13の耐圧を補償するための高耐圧誘電体層12を
、ゲート絶縁膜13の全域に設けているが、この高耐圧
誘電体層12はゲート絶縁膜13の膜厚の薄い部分(メ
モリ用薄膜トランジスタT20部分)だけに設けてもよ
いし、またこの高耐圧誘電体層12を無くしてもよい。
さらに、上記実施例では、メモリ駆動用薄膜トランジス
タTIQとメモリ用薄膜トランジスタT20とを逆スタ
ガー型のものとしているが、このメモリ駆動用およびメ
モリ用薄膜トランジスタは、スタガー型、コプラナー型
、逆スタガ−型でもよく、その場合も、メモリ駆動用薄
膜トランジスタとメモリ用薄膜トランジスタのゲート絶
縁膜を共通の絶縁膜とすればメモリ駆動用とメモリ用の
薄膜トランジスタを同時に形成することができるから、
薄膜E2 FROMを少ない工程数で能率よく製造する
ことができるし、またその厚さも薄くすることができる
。なお、メモリ駆動用およびメモリ用薄膜トランジスタ
をスタガー型とする薄膜E2 FROMは、」二記実施
例と逆の工程、つまり、ソース、ドレイン電極形成−半
導体層形成−ゲート絶縁膜形成→ゲート電極形成の工程
で製造することができる。また、メモリ駆動用およびメ
モリ用薄膜トランジスタをコブラナー型とする薄膜E2
PROMは、半導体層形成→ソース、ドレイン電極形
成−ゲート絶縁膜形成−ゲート電極形成の工程で製造す
ることができ、メモリ駆動用およびメモリ用薄膜トラン
ジスタを逆コブラナー型とする薄膜E2 FROMは、
ゲート電極形成→ゲート絶縁膜形成−ソース、ドレイン
電極形成−半導体層形成の工程で製造することができる
。また、ゲート絶縁膜となる第1層と第2層のSiN膜
は、いずれを先に形成してもよい。
タTIQとメモリ用薄膜トランジスタT20とを逆スタ
ガー型のものとしているが、このメモリ駆動用およびメ
モリ用薄膜トランジスタは、スタガー型、コプラナー型
、逆スタガ−型でもよく、その場合も、メモリ駆動用薄
膜トランジスタとメモリ用薄膜トランジスタのゲート絶
縁膜を共通の絶縁膜とすればメモリ駆動用とメモリ用の
薄膜トランジスタを同時に形成することができるから、
薄膜E2 FROMを少ない工程数で能率よく製造する
ことができるし、またその厚さも薄くすることができる
。なお、メモリ駆動用およびメモリ用薄膜トランジスタ
をスタガー型とする薄膜E2 FROMは、」二記実施
例と逆の工程、つまり、ソース、ドレイン電極形成−半
導体層形成−ゲート絶縁膜形成→ゲート電極形成の工程
で製造することができる。また、メモリ駆動用およびメ
モリ用薄膜トランジスタをコブラナー型とする薄膜E2
PROMは、半導体層形成→ソース、ドレイン電極形
成−ゲート絶縁膜形成−ゲート電極形成の工程で製造す
ることができ、メモリ駆動用およびメモリ用薄膜トラン
ジスタを逆コブラナー型とする薄膜E2 FROMは、
ゲート電極形成→ゲート絶縁膜形成−ソース、ドレイン
電極形成−半導体層形成の工程で製造することができる
。また、ゲート絶縁膜となる第1層と第2層のSiN膜
は、いずれを先に形成してもよい。
また、上記実施例では、ゲート絶縁膜13を、メモリ駆
動用薄膜トランジスタTIOの形成領域を二JW構造と
した構造としているが、このゲート絶縁膜は、その全体
を単層膜として、メモリ用薄膜トランジスタ720部分
の膜厚をハーフエツチングにより薄くした構造としても
よい。
動用薄膜トランジスタTIOの形成領域を二JW構造と
した構造としているが、このゲート絶縁膜は、その全体
を単層膜として、メモリ用薄膜トランジスタ720部分
の膜厚をハーフエツチングにより薄くした構造としても
よい。
本発明の薄膜E2 FROMは、メモリ駆動用薄膜トラ
ンジスタとメモリ用薄膜トランジスタのゲート絶縁膜を
共通の絶縁膜とし、かつ前記メモリ用薄膜トランジスタ
部分のゲート絶縁膜は薄い膜厚に形成し、前記メモリ駆
動用薄膜トランジスタ部分のゲート絶縁膜は厚い膜厚に
形成したものであるから、この薄膜E2 FROMは少
ない工程数で能率よく製造できるし、また全体の厚さも
薄くすることができる。
ンジスタとメモリ用薄膜トランジスタのゲート絶縁膜を
共通の絶縁膜とし、かつ前記メモリ用薄膜トランジスタ
部分のゲート絶縁膜は薄い膜厚に形成し、前記メモリ駆
動用薄膜トランジスタ部分のゲート絶縁膜は厚い膜厚に
形成したものであるから、この薄膜E2 FROMは少
ない工程数で能率よく製造できるし、また全体の厚さも
薄くすることができる。
また、本発明の薄膜E2 PROMの製造方法は、メモ
リ駆動用薄膜トランジスタとメモリ用薄膜トランジスタ
のゲート絶縁膜を、メモリ駆動用薄膜トランジスタの形
成領域に第1層のSiN膜を形成するとともに、メモリ
駆動用薄膜トランジスタとメモリ用薄膜トランジスタの
形成領域にわたって薄い膜厚の第2層のSiN膜を形成
して、前記メモリ駆動用薄膜トランジスタの形成領域を
二層構造の厚膜とする方法で形成し、前記メモリ駆動用
薄膜トランジスタと前記メモリ用薄膜トランジスタのゲ
ート電極、半導体層、ソース、ドレイン電極をそれぞれ
同時に形成するものであるから、メモリ駆動用薄膜トラ
ンジスタとメモリ用薄膜トランジスタとを同時に形成す
ることができる。
リ駆動用薄膜トランジスタとメモリ用薄膜トランジスタ
のゲート絶縁膜を、メモリ駆動用薄膜トランジスタの形
成領域に第1層のSiN膜を形成するとともに、メモリ
駆動用薄膜トランジスタとメモリ用薄膜トランジスタの
形成領域にわたって薄い膜厚の第2層のSiN膜を形成
して、前記メモリ駆動用薄膜トランジスタの形成領域を
二層構造の厚膜とする方法で形成し、前記メモリ駆動用
薄膜トランジスタと前記メモリ用薄膜トランジスタのゲ
ート電極、半導体層、ソース、ドレイン電極をそれぞれ
同時に形成するものであるから、メモリ駆動用薄膜トラ
ンジスタとメモリ用薄膜トランジスタとを同時に形成す
ることができる。
第1図および第2図は本発明の一実施例を示す薄膜E2
PROMの一部分の断面図およびその製造工程図、第
3図は薄膜トランジスタの■G〜ID特性を示す図、第
4図はゲート絶縁膜の電界強度と薄膜トランジスタのΔ
vthとの関係を示す図、第5図はゲート絶縁膜の膜厚
とその電界強度との関係を示す図、第6図は従来の薄膜
E2 FROMの一部分の断面図である。 ]1・・・絶縁基板、TIO・・・メモリ駆動用薄膜ト
ランジスタ、T2O・・・メモリ用薄膜トランジスタ、
12・・・高耐圧誘電体層、13・・・ゲート絶縁膜、
13a・・・第1層のSiN膜、13b・・・第2層の
SiN膜、14・・・半導体層、SIO,S20・・・
ソース電極、DIO,D20・・・ドレイン電極、15
・・・保護膜。 第6図 出願人 カシオ計算機株式会社
PROMの一部分の断面図およびその製造工程図、第
3図は薄膜トランジスタの■G〜ID特性を示す図、第
4図はゲート絶縁膜の電界強度と薄膜トランジスタのΔ
vthとの関係を示す図、第5図はゲート絶縁膜の膜厚
とその電界強度との関係を示す図、第6図は従来の薄膜
E2 FROMの一部分の断面図である。 ]1・・・絶縁基板、TIO・・・メモリ駆動用薄膜ト
ランジスタ、T2O・・・メモリ用薄膜トランジスタ、
12・・・高耐圧誘電体層、13・・・ゲート絶縁膜、
13a・・・第1層のSiN膜、13b・・・第2層の
SiN膜、14・・・半導体層、SIO,S20・・・
ソース電極、DIO,D20・・・ドレイン電極、15
・・・保護膜。 第6図 出願人 カシオ計算機株式会社
Claims (2)
- (1)絶縁基板上にメモリ駆動用薄膜トランジスタとメ
モリ用薄膜トランジスタとを形成した薄膜E^2PRO
Mにおいて、前記メモリ駆動用薄膜トランジスタと前記
メモリ用薄膜トランジスタのゲート絶縁膜を共通の絶縁
膜とし、かつ前記メモリ用薄膜トランジスタ部分のゲー
ト絶縁膜は薄い膜厚に形成し、前記メモリ駆動用薄膜ト
ランジスタ部分のゲート絶縁膜は厚い膜厚に形成したこ
とを特徴とする薄膜E^2PROM。 - (2)絶縁基板上にメモリ駆動用薄膜トランジスタとメ
モリ用薄膜トランジスタとを形成した薄膜E^2PRO
Mの製造方法において、前記メモリ駆動用薄膜トランジ
スタと前記メモリ用薄膜トランジスタのゲート電極を同
時に形成する工程と、前記メモリ駆動用薄膜トランジス
タの形成領域に第1層のSiN膜を形成するとともに前
記メモリ駆動用薄膜トランジスタと前記メモリ用薄膜ト
ランジスタの形成領域にわたって薄い膜厚の第2層のS
iN膜を形成して前記メモリ駆動用薄膜トランジスタの
形成領域を二層構造の厚膜とした共通のゲート絶縁膜を
形成する工程と、前記メモリ駆動用薄膜トランジスタと
前記メモリ用薄膜トランジスタの半導体層を同時に形成
する工程と、前記メモリ駆動用薄膜トランジスタと前記
メモリ用薄膜トランジスタのソース、ドレイン電極を同
時に形成する工程とからなることを特徴とする薄膜E^
2PROMの製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1015164A JPH02197175A (ja) | 1989-01-26 | 1989-01-26 | 薄膜e↑2promおよびその製造方法 |
US07/427,252 US5060034A (en) | 1988-11-01 | 1989-10-25 | Memory device using thin film transistors having an insulation film with si/n composition ratio of 0.85 to 1.1 |
EP19890120022 EP0367152A3 (en) | 1988-11-01 | 1989-10-27 | Memory device using thin film transistors having memory function and method for manufacturing same |
CA002001692A CA2001692A1 (en) | 1988-11-01 | 1989-10-27 | Memory device using thin film transistors having memory function and method for manufacturing same |
KR1019890015839A KR930008498B1 (ko) | 1988-11-01 | 1989-11-01 | 박막트랜지스터를 사용한 메모리 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1015164A JPH02197175A (ja) | 1989-01-26 | 1989-01-26 | 薄膜e↑2promおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02197175A true JPH02197175A (ja) | 1990-08-03 |
Family
ID=11881162
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1015164A Pending JPH02197175A (ja) | 1988-11-01 | 1989-01-26 | 薄膜e↑2promおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02197175A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05335573A (ja) * | 1992-06-03 | 1993-12-17 | Casio Comput Co Ltd | 薄膜半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6146058A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置およびその読み出し方法 |
-
1989
- 1989-01-26 JP JP1015164A patent/JPH02197175A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6146058A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置およびその読み出し方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05335573A (ja) * | 1992-06-03 | 1993-12-17 | Casio Comput Co Ltd | 薄膜半導体装置 |
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