JPH02197175A - 薄膜ｅ↑２ｐｒｏｍおよびその製造方法 - Google Patents
薄膜ｅ↑２ｐｒｏｍおよびその製造方法Info
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- JPH02197175A JPH02197175A JP1015164A JP1516489A JPH02197175A JP H02197175 A JPH02197175 A JP H02197175A JP 1015164 A JP1015164 A JP 1015164A JP 1516489 A JP1516489 A JP 1516489A JP H02197175 A JPH02197175 A JP H02197175A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜Ｅ２ ＦＲＯＭおよびその製造方法に関す
るものである。
るものである。
最近、Ｅ２ＰＲＯＭとして、メモリ駆動用トランジスタ
とメモリ用トランジスタとを薄膜トランジスタで構成し
た薄膜Ｅ２ ＰＲＯＭが考えられている。
とメモリ用トランジスタとを薄膜トランジスタで構成し
た薄膜Ｅ２ ＰＲＯＭが考えられている。
第６図は従来の薄膜Ｅ２ ＦＲＯＭの一部分の断面を示
したもので、この薄膜Ｅ２ ＦＲＯＭは、ガラス等から
なる絶縁基板１の上に、メモリ駆動用薄膜トランジスタ
Ｔｌとメモリ用薄膜トランジス”７ Ｔ ２とを形成し
た構成となっている。なお、薄膜トランジスタには、ス
タガー型、逆スタガー型、コブラナー型、逆スタガ−型
のものがあるが、第６図ではメモリ駆動用およびメモリ
用薄膜トランジスタＴＩ、Ｔ２を逆スタガー型薄膜トラ
ンジスタとした薄膜Ｅ２ ＦＲＯＭを示している。この
薄膜Ｅ２ ＦＲＯＭは、基板１上にまずメモリ駆動用薄
膜トランジスタＴＩを形成し、次いでその上にメモリ用
薄膜トランジスタＴ２を形成する方法で製造されたもの
で、メモリ駆動用薄膜トランジスタＴＩは、基板１上に
形成されたゲート電極Ｇ１と、このゲート電極Ｇ１の上
に基板全面にわたって形成された電界強度の小さいＳｉ
Ｎ （窒化シリコン）からなるゲート絶縁膜２と、こ
のゲート絶縁膜２の上に前記ゲート電極Ｇ１に対向させ
て形成されたａ−Ｓｔ （アモルファス・シリコン）
半導体層３と、この半導体層３の上に形成されたソース
、ドレイン電極Ｓ１．Ｄｌ とからなっている。また、
メモリ用薄膜トランジスタＴ２は、前記メモリ駆動用薄
膜トランジスタＴ１を覆って基板１」〕に形成した平坦
化絶縁膜４の」二に形成されている。このメモリ用薄膜
トランジスタＴ２は、」−記平坦化絶縁膜４の上に形成
されたゲート電極Ｇ２と、このゲート電極Ｇ２の上に基
板全面にわたって形成された電界強度の大きいＳｉＮか
らなるゲート絶縁膜５と、このゲート絶縁膜５の上に前
記ゲート電極Ｇ２に対向させて形成されたａ−５ｔ半導
体層６と、この半導体層６の上に形成されたソース、ド
レイン電極Ｓ２．Ｄ２とからなっており、このメモリ用
薄膜トランジスタＴ２のドレイン電極Ｄ２はメモリ駆動
用薄膜トランジスタＴＩのソース電極Ｓ１に図示しない
接続配線を介して接続されている。７はメモリ用薄膜ト
ランジスタＴ２を覆う保護絶縁膜である。
したもので、この薄膜Ｅ２ ＦＲＯＭは、ガラス等から
なる絶縁基板１の上に、メモリ駆動用薄膜トランジスタ
Ｔｌとメモリ用薄膜トランジス”７ Ｔ ２とを形成し
た構成となっている。なお、薄膜トランジスタには、ス
タガー型、逆スタガー型、コブラナー型、逆スタガ−型
のものがあるが、第６図ではメモリ駆動用およびメモリ
用薄膜トランジスタＴＩ、Ｔ２を逆スタガー型薄膜トラ
ンジスタとした薄膜Ｅ２ ＦＲＯＭを示している。この
薄膜Ｅ２ ＦＲＯＭは、基板１上にまずメモリ駆動用薄
膜トランジスタＴＩを形成し、次いでその上にメモリ用
薄膜トランジスタＴ２を形成する方法で製造されたもの
で、メモリ駆動用薄膜トランジスタＴＩは、基板１上に
形成されたゲート電極Ｇ１と、このゲート電極Ｇ１の上
に基板全面にわたって形成された電界強度の小さいＳｉ
Ｎ （窒化シリコン）からなるゲート絶縁膜２と、こ
のゲート絶縁膜２の上に前記ゲート電極Ｇ１に対向させ
て形成されたａ−Ｓｔ （アモルファス・シリコン）
半導体層３と、この半導体層３の上に形成されたソース
、ドレイン電極Ｓ１．Ｄｌ とからなっている。また、
メモリ用薄膜トランジスタＴ２は、前記メモリ駆動用薄
膜トランジスタＴ１を覆って基板１」〕に形成した平坦
化絶縁膜４の」二に形成されている。このメモリ用薄膜
トランジスタＴ２は、」−記平坦化絶縁膜４の上に形成
されたゲート電極Ｇ２と、このゲート電極Ｇ２の上に基
板全面にわたって形成された電界強度の大きいＳｉＮか
らなるゲート絶縁膜５と、このゲート絶縁膜５の上に前
記ゲート電極Ｇ２に対向させて形成されたａ−５ｔ半導
体層６と、この半導体層６の上に形成されたソース、ド
レイン電極Ｓ２．Ｄ２とからなっており、このメモリ用
薄膜トランジスタＴ２のドレイン電極Ｄ２はメモリ駆動
用薄膜トランジスタＴＩのソース電極Ｓ１に図示しない
接続配線を介して接続されている。７はメモリ用薄膜ト
ランジスタＴ２を覆う保護絶縁膜である。
しかしながら、上記従来の薄膜Ｅ２ ＦＲＯＭは、その
製造に際して、メモリ駆動用薄膜トランジスタＴＩと、
メモリ用薄膜トランジスタＴ２とを別工程で形成しなけ
ればならないため、この薄膜Ｅ２ ＦＲＯＭは、その製
造に多くの工程数を要するという問題をもっていた。
製造に際して、メモリ駆動用薄膜トランジスタＴＩと、
メモリ用薄膜トランジスタＴ２とを別工程で形成しなけ
ればならないため、この薄膜Ｅ２ ＦＲＯＭは、その製
造に多くの工程数を要するという問題をもっていた。
これは、メモリ駆動用薄膜トランジスタＴｌはヒステリ
シス性がほとんど無いＶ、（ゲート電圧）ＩＤ（ドレイ
ン電流）特性のものとする必要があり、一方メモリ用薄
膜トランジスタＴ２はメモリ効果をもたせるために十分
大きなヒステリシス性をもつＶ。−ＩＤ特性のものとす
る必要があるためである。
シス性がほとんど無いＶ、（ゲート電圧）ＩＤ（ドレイ
ン電流）特性のものとする必要があり、一方メモリ用薄
膜トランジスタＴ２はメモリ効果をもたせるために十分
大きなヒステリシス性をもつＶ。−ＩＤ特性のものとす
る必要があるためである。
ところで、薄膜トランジスタのＶＧ−ＩＤ特性はそのゲ
ート絶縁膜の電界強度によって決り、ゲート絶縁膜の電
界強度が大きいほど大きなシステリシス性をもち、ゲー
ト絶縁膜の電界強度が小さいほどシステリシス性は小さ
くなる。このため従来は、メモリ駆動用薄膜トランジス
タＴＩのゲート絶縁膜２は電界強度の小さい膜質のＳＩ
Ｎ ［シリコン原子Ｓｔと窒素原子Ｎの組成比Ｓｌ／
Ｎを化学ｍ論比（０，７５）とほぼ同じ値にしたＳｉＮ
］で形成し、メモリ用薄膜トランジスタＴ２のゲート絶
縁膜５は電界強度の大きい膜質のＳＩ Ｎ ［Ｓｌ ／
Ｎの値を化学量論比（Ｓｌ ／Ｎ−０，７５）よりも大
きな値（Ｓｌ ／Ｎ−０，８５〜１．１）にしたＳｉＮ
コで形成している。
ート絶縁膜の電界強度によって決り、ゲート絶縁膜の電
界強度が大きいほど大きなシステリシス性をもち、ゲー
ト絶縁膜の電界強度が小さいほどシステリシス性は小さ
くなる。このため従来は、メモリ駆動用薄膜トランジス
タＴＩのゲート絶縁膜２は電界強度の小さい膜質のＳＩ
Ｎ ［シリコン原子Ｓｔと窒素原子Ｎの組成比Ｓｌ／
Ｎを化学ｍ論比（０，７５）とほぼ同じ値にしたＳｉＮ
］で形成し、メモリ用薄膜トランジスタＴ２のゲート絶
縁膜５は電界強度の大きい膜質のＳＩ Ｎ ［Ｓｌ ／
Ｎの値を化学量論比（Ｓｌ ／Ｎ−０，７５）よりも大
きな値（Ｓｌ ／Ｎ−０，８５〜１．１）にしたＳｉＮ
コで形成している。
しかし、このようにメモリ駆動用薄膜トランジスタＴ１
のゲート絶縁膜２と、メモリ用薄膜トランジスタＴ２の
ゲート絶縁膜５とを、膜質の異なるＳｉＮで形成するの
では、メモリ駆動用薄膜トランジスタＴ１とメモリ用薄
膜トランジスタＴ２とを別工程で形成するしかなく、こ
のようにメモリ駆動用とメモリ用の薄膜トランジスタＴ
ｌ。
のゲート絶縁膜２と、メモリ用薄膜トランジスタＴ２の
ゲート絶縁膜５とを、膜質の異なるＳｉＮで形成するの
では、メモリ駆動用薄膜トランジスタＴ１とメモリ用薄
膜トランジスタＴ２とを別工程で形成するしかなく、こ
のようにメモリ駆動用とメモリ用の薄膜トランジスタＴ
ｌ。
Ｔ２を別工程で形成するのでは、まずゲート電極となる
金属膜の膜付けとそのバターニング、ゲート絶縁膜とな
るＳｉＮ膜の膜付け、半導体層となるａ−Ｓｌ膜の膜付
けとそのバターニング、ソース、ドレイン電極となる金
属膜の膜付けとそのバターニングを行なってメモリ駆動
用薄膜トランジスタＴＩを形成し、さらに上記工程を繰
返してメモリ用薄膜トランジスタＴ２を形成しなければ
ならないから、上記従来の薄膜Ｅ２ ＦＲＯＭはその製
造に多くの工程数を要していた。
金属膜の膜付けとそのバターニング、ゲート絶縁膜とな
るＳｉＮ膜の膜付け、半導体層となるａ−Ｓｌ膜の膜付
けとそのバターニング、ソース、ドレイン電極となる金
属膜の膜付けとそのバターニングを行なってメモリ駆動
用薄膜トランジスタＴＩを形成し、さらに上記工程を繰
返してメモリ用薄膜トランジスタＴ２を形成しなければ
ならないから、上記従来の薄膜Ｅ２ ＦＲＯＭはその製
造に多くの工程数を要していた。
また、」二記従来の薄膜Ｅ２ ＦＲＯＭでは、基板１」
二に形成したメモリ駆動用薄膜トランジスタＴＩを平坦
化絶縁膜４で覆ってその上にメモリ用薄膜トランジスタ
Ｔ２を形成しているため、Ｅ２ ＦＲＯＭ全体の厚さが
厚くなってしまうという問題ももっていた。
二に形成したメモリ駆動用薄膜トランジスタＴＩを平坦
化絶縁膜４で覆ってその上にメモリ用薄膜トランジスタ
Ｔ２を形成しているため、Ｅ２ ＦＲＯＭ全体の厚さが
厚くなってしまうという問題ももっていた。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、少ない工程数で能率
よく製造できるとともに、全体の厚さも薄くすることが
できる薄膜Ｅ２ ＦＲＯＭおよびその製造方法を提供す
ることにある。
あって、その目的とするところは、少ない工程数で能率
よく製造できるとともに、全体の厚さも薄くすることが
できる薄膜Ｅ２ ＦＲＯＭおよびその製造方法を提供す
ることにある。
本発明の薄膜Ｅ２ ＦＲＯＭは、上記目的を達成するた
めに、メモリ駆動用薄膜トランジスタとメモリ用薄膜ト
ランジスタのゲート絶縁膜を共通の絶縁膜とし、かつ前
記メモリ用薄膜トランジスタ部分のゲート絶縁膜は薄い
膜厚に形成し、前記メモリ駆動用薄膜トランジスタ部分
のゲート絶縁膜は厚い膜厚に形成したものである。
めに、メモリ駆動用薄膜トランジスタとメモリ用薄膜ト
ランジスタのゲート絶縁膜を共通の絶縁膜とし、かつ前
記メモリ用薄膜トランジスタ部分のゲート絶縁膜は薄い
膜厚に形成し、前記メモリ駆動用薄膜トランジスタ部分
のゲート絶縁膜は厚い膜厚に形成したものである。
また本発明の薄膜Ｅ２ ＰＲＯＭの製造方法は、メモリ
駆動用薄膜トランジスタとメモリ用薄膜トランジスタの
ゲート電極を同時に形成する工程と、前記メモリ駆動用
薄膜トランジスタの形成領域に第１層のＳｉＮ膜を形成
するとともに前記メモリ駆動用薄膜トランジスタと前記
メモリ用薄膜トランジスタの形成領域にわたって第２層
のＳｉＮ膜を形成して前記メモリ駆動用薄膜トランジス
タの形成領域を二層構造の厚膜とした共通のゲート絶縁
膜を形成する工程と、前記メモリ駆動用薄膜トランジス
タと前記メモリ用薄膜トランジスタの半導体層を同時に
形成する工程と、前記メモリ駆動用薄膜トランジスタと
前記メモリ用薄膜トランジスタのソース、ドレイン電極
を同時に形成する工程とからなるものである。
駆動用薄膜トランジスタとメモリ用薄膜トランジスタの
ゲート電極を同時に形成する工程と、前記メモリ駆動用
薄膜トランジスタの形成領域に第１層のＳｉＮ膜を形成
するとともに前記メモリ駆動用薄膜トランジスタと前記
メモリ用薄膜トランジスタの形成領域にわたって第２層
のＳｉＮ膜を形成して前記メモリ駆動用薄膜トランジス
タの形成領域を二層構造の厚膜とした共通のゲート絶縁
膜を形成する工程と、前記メモリ駆動用薄膜トランジス
タと前記メモリ用薄膜トランジスタの半導体層を同時に
形成する工程と、前記メモリ駆動用薄膜トランジスタと
前記メモリ用薄膜トランジスタのソース、ドレイン電極
を同時に形成する工程とからなるものである。
すなわち、本発明の薄膜Ｅ２ＰＲＯＭは、メモリ駆動用
薄膜トランジスタとメモリ用薄膜トランジスタのゲート
絶縁膜を同じ絶縁膜で兼用するとともに、このゲート絶
縁膜のメモリ駆動用薄膜トランジスタ部分の膜厚とメモ
リ用薄膜トランジスタ部分の膜厚とを変えることによっ
て、メモリ駆動用薄膜トランジスタにはヒステリシス性
がほとんど無いｖＧ〜ＩＤ特性をもたせ、メモリ薄膜ト
ランジスタには十分なヒステリシス性を存するＶＣ−Ｉ
Ｄ特性をもたせたものであり、ゲート絶縁膜の膜質が同
じであってもその膜厚を変えれば薄膜トランジスタのＶ
。−ＩＤ特性を左右する電界強度を変えることができ、
また上記電界強度はゲート絶縁膜の膜厚に反比例するか
ら、メモリ用薄膜トランジスタ部分のゲート絶縁膜の膜
厚を薄くし、メモリ用薄膜トランジスタ部分のゲート絶
縁膜の膜厚を厚くすれば、メモリ駆動用薄膜トランジス
タとメモリ用薄膜トランジスタとにそれぞれ所期の機能
をもたせることができる。そして、この薄膜Ｅ２ ＦＲ
ＯＭでは、メモリ駆動用薄膜トランジスタとメモリ用薄
膜トランジスタのゲート絶縁膜を共通の絶縁膜としてい
るから、メモリ駆動用薄膜トランジスタとメモリ用薄膜
トランジスタとを同時に形成することが可能であり、し
たがってこの薄膜Ｅ２ ＰＲＯＭは少ない工程数で能率
よく製造できるし、またメモリ駆動用薄膜トランジスタ
とメモリ用薄膜トランジスタとを同じレベルに形成でき
るから、従来の薄膜Ｅ２ＰＲＯＭに比べて全体の厚さも
薄くすることができる。
薄膜トランジスタとメモリ用薄膜トランジスタのゲート
絶縁膜を同じ絶縁膜で兼用するとともに、このゲート絶
縁膜のメモリ駆動用薄膜トランジスタ部分の膜厚とメモ
リ用薄膜トランジスタ部分の膜厚とを変えることによっ
て、メモリ駆動用薄膜トランジスタにはヒステリシス性
がほとんど無いｖＧ〜ＩＤ特性をもたせ、メモリ薄膜ト
ランジスタには十分なヒステリシス性を存するＶＣ−Ｉ
Ｄ特性をもたせたものであり、ゲート絶縁膜の膜質が同
じであってもその膜厚を変えれば薄膜トランジスタのＶ
。−ＩＤ特性を左右する電界強度を変えることができ、
また上記電界強度はゲート絶縁膜の膜厚に反比例するか
ら、メモリ用薄膜トランジスタ部分のゲート絶縁膜の膜
厚を薄くし、メモリ用薄膜トランジスタ部分のゲート絶
縁膜の膜厚を厚くすれば、メモリ駆動用薄膜トランジス
タとメモリ用薄膜トランジスタとにそれぞれ所期の機能
をもたせることができる。そして、この薄膜Ｅ２ ＦＲ
ＯＭでは、メモリ駆動用薄膜トランジスタとメモリ用薄
膜トランジスタのゲート絶縁膜を共通の絶縁膜としてい
るから、メモリ駆動用薄膜トランジスタとメモリ用薄膜
トランジスタとを同時に形成することが可能であり、し
たがってこの薄膜Ｅ２ ＰＲＯＭは少ない工程数で能率
よく製造できるし、またメモリ駆動用薄膜トランジスタ
とメモリ用薄膜トランジスタとを同じレベルに形成でき
るから、従来の薄膜Ｅ２ＰＲＯＭに比べて全体の厚さも
薄くすることができる。
また、本発明の薄膜Ｅ２ ＦＲＯＭの製造方法は、メモ
リ駆動用薄膜トランジスタとメモリ用薄膜トランジスタ
のゲート絶縁膜を、メモリ駆動用薄膜トランジスタの形
成領域に第１層のＳｉＮ膜を形成するとともに、メモリ
駆動用薄膜トランジスタとメモリ用薄膜トランジスタの
形成領域にわたって薄い膜厚の第２層のＳｉＮ膜を形成
して、前記メモリ駆動用薄膜トランジスタの形成領域を
二層構造の厚膜とする方法で形成し、前記メモ１ノ駆動
用薄膜トランジスタと前記メモリ用薄膜トランジスタの
ゲート電極、半導体層、ソース、ドレイン電極をそれぞ
れ同時に形成するものであるから、メモリ駆動用薄膜ト
ランジスタとメモリ用薄膜トランジスタとを同時に形成
することができる。
リ駆動用薄膜トランジスタとメモリ用薄膜トランジスタ
のゲート絶縁膜を、メモリ駆動用薄膜トランジスタの形
成領域に第１層のＳｉＮ膜を形成するとともに、メモリ
駆動用薄膜トランジスタとメモリ用薄膜トランジスタの
形成領域にわたって薄い膜厚の第２層のＳｉＮ膜を形成
して、前記メモリ駆動用薄膜トランジスタの形成領域を
二層構造の厚膜とする方法で形成し、前記メモ１ノ駆動
用薄膜トランジスタと前記メモリ用薄膜トランジスタの
ゲート電極、半導体層、ソース、ドレイン電極をそれぞ
れ同時に形成するものであるから、メモリ駆動用薄膜ト
ランジスタとメモリ用薄膜トランジスタとを同時に形成
することができる。
以下、本発明の一実施例を図面を参照して説明する。
第１図は、本実施例の薄膜Ｅ２ ＦＲＯＭの一部分の断
面を示している。図において、１１はガラス等からなる
絶縁基板、ＴＩＯおよびＴ２Ｏは絶縁基板］１上に形成
されたメモリ駆動用およびメモリ用の薄膜トランジスタ
であり、このメモリ駆動用薄膜トランジスタＴＩＯとメ
モリ用薄膜トランジスタＴ２０はそれぞれ逆スタガー型
のものとされている。この薄膜Ｅ２ ＦＲＯＭは、絶縁
基板］１上にメモリ駆動用およびメモリ用薄膜トランジ
スタＴ１．０． Ｔ２Ｏのゲート電極ＧＩＯ，Ｇ２０
を形成し、その上にＴａ、Ｏｘ（タンタルオキサイド）
からなる高耐圧誘電体層１２を基板全面にわたって形成
するとともに、この誘電体層１２の上に基板全面にわた
ってＳｉＮからなるゲート絶縁膜１３を形成し、このゲ
ート絶縁膜１３の上に上記各ゲート電極ＧｌＯ，Ｇ２０
にそれぞれ対向させてａ−Ｓ１半導体層１４．１４を形
成して、この各半導体層１４゜１４の」二にそれぞれソ
ース、ドレイン電極Ｓ １０゜ＤＩＯおよびＳ２０
Ｄ２０を形成したもので、メモリ用薄膜トランジスタＴ
２０のドレイン電極Ｄ２０は、メモリ駆動用薄膜トラン
ジスタＴ１．０のソース電極Ｓ１０に図示しない接続配
線を介して接続されている。なお、〕５はメモリ駆動用
薄膜トランジスタＴ１．Ｏおよびメモリ用薄膜トランジ
スタＴ２０を覆う保護絶縁膜である。
面を示している。図において、１１はガラス等からなる
絶縁基板、ＴＩＯおよびＴ２Ｏは絶縁基板］１上に形成
されたメモリ駆動用およびメモリ用の薄膜トランジスタ
であり、このメモリ駆動用薄膜トランジスタＴＩＯとメ
モリ用薄膜トランジスタＴ２０はそれぞれ逆スタガー型
のものとされている。この薄膜Ｅ２ ＦＲＯＭは、絶縁
基板］１上にメモリ駆動用およびメモリ用薄膜トランジ
スタＴ１．０． Ｔ２Ｏのゲート電極ＧＩＯ，Ｇ２０
を形成し、その上にＴａ、Ｏｘ（タンタルオキサイド）
からなる高耐圧誘電体層１２を基板全面にわたって形成
するとともに、この誘電体層１２の上に基板全面にわた
ってＳｉＮからなるゲート絶縁膜１３を形成し、このゲ
ート絶縁膜１３の上に上記各ゲート電極ＧｌＯ，Ｇ２０
にそれぞれ対向させてａ−Ｓ１半導体層１４．１４を形
成して、この各半導体層１４゜１４の」二にそれぞれソ
ース、ドレイン電極Ｓ １０゜ＤＩＯおよびＳ２０
Ｄ２０を形成したもので、メモリ用薄膜トランジスタＴ
２０のドレイン電極Ｄ２０は、メモリ駆動用薄膜トラン
ジスタＴ１．０のソース電極Ｓ１０に図示しない接続配
線を介して接続されている。なお、〕５はメモリ駆動用
薄膜トランジスタＴ１．Ｏおよびメモリ用薄膜トランジ
スタＴ２０を覆う保護絶縁膜である。
また、前記ゲート絶縁膜１３は、メモリ駆動用薄膜トラ
ンジスタＴＩＤのゲート絶縁膜とメモリ用薄膜トランジ
スタＴ２０のゲート絶縁膜とを兼ねる共通の絶縁膜とさ
れており、このゲート絶縁膜１３の膜厚は、メモリ用薄
膜トランジスタＴ１０部分では薄く、メモリ駆動用薄膜
トランジスタＴ２０部分では厚く形成されている。すな
わち、このゲート絶縁膜１３は、メモリ駆動用薄膜トラ
ンジス２７１０部分に形成された第１層のＳｉＮ膜１．
３ ａと、メモリ駆動用薄膜トランジス２７１０部分と
メモリ用薄膜トランジスタＴ２０部分とにわたって形成
された薄い膜厚の第２層のＳｉＮ膜１３ｂとから構成さ
れており、メモリ用薄膜トランジスタＴ２０部分のゲー
ト絶縁膜１３は上記第２層のＳｉＮ膜１３ｂだけからな
る薄膜とされ、メモリ駆動用薄膜トランジス２７１０部
分のゲート絶縁膜１３は、第１層のＳｉＮ膜１３ａと第
２層のＳｉＮ膜１．３ ｂとからなる二層構造の厚膜と
されている。また、第１層のＳｔＮ膜１３ａと第２層の
ＳｉＮ膜１３ｂとは、シリコン原子Ｓｌと窒素原子Ｎの
組成比Ｓｉ／Ｎを化学量論比（Ｓｉ ／Ｎ−０，７５）
とほぼ同じ値にした同一膜質のものとされており、第１
層のＳｉＮ膜１３ａの膜厚は約２０００人、第２層のＳ
ｉＮ膜１３ｂの膜厚は約５００人とされている。つまり
、メモリ用薄膜トランジスタ７２０部分のゲート絶縁１
漠１３の膜厚は約５００人、メモリ駆動用薄膜トランジ
ス２７１０部分のゲート絶縁膜１３の膜厚は約２５００
人である。なお、メモリ用薄膜トランジスタ７２０部分
のゲート絶縁膜１３はその膜厚が薄いためにゲ−１・絶
縁膜１３自体には十分な耐圧性がないが、このゲート絶
縁膜１３の耐圧は、その下に形成した高耐圧誘電体層１
２によって補償することができる。なお、誘電体層１２
の材料であるＴａ Ｏｘとしては、Ｔａ２０５が理想的
である。
ンジスタＴＩＤのゲート絶縁膜とメモリ用薄膜トランジ
スタＴ２０のゲート絶縁膜とを兼ねる共通の絶縁膜とさ
れており、このゲート絶縁膜１３の膜厚は、メモリ用薄
膜トランジスタＴ１０部分では薄く、メモリ駆動用薄膜
トランジスタＴ２０部分では厚く形成されている。すな
わち、このゲート絶縁膜１３は、メモリ駆動用薄膜トラ
ンジス２７１０部分に形成された第１層のＳｉＮ膜１．
３ ａと、メモリ駆動用薄膜トランジス２７１０部分と
メモリ用薄膜トランジスタＴ２０部分とにわたって形成
された薄い膜厚の第２層のＳｉＮ膜１３ｂとから構成さ
れており、メモリ用薄膜トランジスタＴ２０部分のゲー
ト絶縁膜１３は上記第２層のＳｉＮ膜１３ｂだけからな
る薄膜とされ、メモリ駆動用薄膜トランジス２７１０部
分のゲート絶縁膜１３は、第１層のＳｉＮ膜１３ａと第
２層のＳｉＮ膜１．３ ｂとからなる二層構造の厚膜と
されている。また、第１層のＳｔＮ膜１３ａと第２層の
ＳｉＮ膜１３ｂとは、シリコン原子Ｓｌと窒素原子Ｎの
組成比Ｓｉ／Ｎを化学量論比（Ｓｉ ／Ｎ−０，７５）
とほぼ同じ値にした同一膜質のものとされており、第１
層のＳｉＮ膜１３ａの膜厚は約２０００人、第２層のＳ
ｉＮ膜１３ｂの膜厚は約５００人とされている。つまり
、メモリ用薄膜トランジスタ７２０部分のゲート絶縁１
漠１３の膜厚は約５００人、メモリ駆動用薄膜トランジ
ス２７１０部分のゲート絶縁膜１３の膜厚は約２５００
人である。なお、メモリ用薄膜トランジスタ７２０部分
のゲート絶縁膜１３はその膜厚が薄いためにゲ−１・絶
縁膜１３自体には十分な耐圧性がないが、このゲート絶
縁膜１３の耐圧は、その下に形成した高耐圧誘電体層１
２によって補償することができる。なお、誘電体層１２
の材料であるＴａ Ｏｘとしては、Ｔａ２０５が理想的
である。
この誘電体層１２の膜厚は約２０００人である。
すなわち、この薄膜Ｅ２ ＦＲＯＭは、メモリ駆動用薄
膜トランジスタＴＩＯとメモリ用、薄膜トランジスタＴ
２０のゲート絶縁膜１３を同じ絶縁膜で兼用したもので
あり、このようにメモリ駆動用薄膜トランジスタＴＩＯ
とメモリ用薄膜トランジスタＴ２０のゲート絶縁膜１３
を共通の絶縁膜としても、このゲート絶縁膜１３のメモ
リ駆動用薄膜トランジス２７１０部分の膜厚とメモリ用
薄膜トランジスタ７２０部分の膜厚とを上記のように変
えてやれば、メモリ駆動用薄膜トランジスタＴＩＯには
ヒステリシス性がほとんど無い■Ｇ−１Ｄ特性をもたせ
、メモリ薄膜トランジスタＴ２０には十分なヒステリシ
ス性を有するＶ。−１ｐ特性をもたせることができる。
膜トランジスタＴＩＯとメモリ用、薄膜トランジスタＴ
２０のゲート絶縁膜１３を同じ絶縁膜で兼用したもので
あり、このようにメモリ駆動用薄膜トランジスタＴＩＯ
とメモリ用薄膜トランジスタＴ２０のゲート絶縁膜１３
を共通の絶縁膜としても、このゲート絶縁膜１３のメモ
リ駆動用薄膜トランジス２７１０部分の膜厚とメモリ用
薄膜トランジスタ７２０部分の膜厚とを上記のように変
えてやれば、メモリ駆動用薄膜トランジスタＴＩＯには
ヒステリシス性がほとんど無い■Ｇ−１Ｄ特性をもたせ
、メモリ薄膜トランジスタＴ２０には十分なヒステリシ
ス性を有するＶ。−１ｐ特性をもたせることができる。
ここで、薄膜トランジスタのヒステリシス性について説
明すると、第３図は薄膜トランジスタのＶＧ〜１．特性
を示しており、メモリ用薄膜トランジスタとしては、シ
ステリシス性つまりΔＶｔｈが大きいものが要求され、
メモリ駆動用薄膜トランジスタとしては、ΔＶｔｈが０
”に近い、ヒステリシス性がほとんど無いものが要求さ
れる。また、薄膜トランジスタのヒステリシス性つまり
ΔＶＬｈの値は、ゲート絶縁膜の電界強度によって決ま
る。第４図はゲート絶縁膜の電界強度（単位膜厚当りの
電圧）Ｖ／ｃｍと薄膜トランジスタのΔＶＬｂとの関係
を示したもので、Δｖｔｈはゲート絶縁膜の電界強度Ｖ
／ ｃｍが大きくなるのにともなって大きくなる。ま
た、第５図はゲート絶縁膜の膜厚とその電界強度ｖ／ｃ
ｆｆｌとの関係を示しており、ゲート絶縁膜の電界強度
Ｖ ／ ｃｍは膜厚に反比例している。そして、ＳＬ／
Ｈの値を０．７５としたＳｉＮからなるゲート絶縁膜の
電界強度は、膜厚が２０００人のＴａ２０５を誘電体層
として使用した場合で、膜厚が２５００人の場合ではＥ
１ ＝ Ｉ ＭＶ／ａｍと小さく、膜厚が５００人の
場合ではＥ ２ ＝ ３ Ｍ Ｖ ／ ａｍと大きい。
明すると、第３図は薄膜トランジスタのＶＧ〜１．特性
を示しており、メモリ用薄膜トランジスタとしては、シ
ステリシス性つまりΔＶｔｈが大きいものが要求され、
メモリ駆動用薄膜トランジスタとしては、ΔＶｔｈが０
”に近い、ヒステリシス性がほとんど無いものが要求さ
れる。また、薄膜トランジスタのヒステリシス性つまり
ΔＶＬｈの値は、ゲート絶縁膜の電界強度によって決ま
る。第４図はゲート絶縁膜の電界強度（単位膜厚当りの
電圧）Ｖ／ｃｍと薄膜トランジスタのΔＶＬｂとの関係
を示したもので、Δｖｔｈはゲート絶縁膜の電界強度Ｖ
／ ｃｍが大きくなるのにともなって大きくなる。ま
た、第５図はゲート絶縁膜の膜厚とその電界強度ｖ／ｃ
ｆｆｌとの関係を示しており、ゲート絶縁膜の電界強度
Ｖ ／ ｃｍは膜厚に反比例している。そして、ＳＬ／
Ｈの値を０．７５としたＳｉＮからなるゲート絶縁膜の
電界強度は、膜厚が２０００人のＴａ２０５を誘電体層
として使用した場合で、膜厚が２５００人の場合ではＥ
１ ＝ Ｉ ＭＶ／ａｍと小さく、膜厚が５００人の
場合ではＥ ２ ＝ ３ Ｍ Ｖ ／ ａｍと大きい。
このように、ゲート絶縁膜の膜質が同じであっても、そ
の膜厚を変えれば薄膜トランジスタのｖＩｊ−ＩＤ特性
を左右する電界強度を変えることができ、また上記電界
強度はゲート絶縁膜の膜厚に反比例するから、上記実施
例のようにメモリ用薄膜トランジスタ７２０部分のゲー
ト絶縁膜１３の膜厚を薄くし、メモリ用薄膜トランジス
タＴ１０部分のゲート絶縁膜１３の膜厚を厚くすれば、
メモリ駆動用薄膜トランジスタＴＬＯとメモリ用薄膜ト
ランジスタＴ２０とにそれぞれ所期の機能をもたせるこ
とができる。
の膜厚を変えれば薄膜トランジスタのｖＩｊ−ＩＤ特性
を左右する電界強度を変えることができ、また上記電界
強度はゲート絶縁膜の膜厚に反比例するから、上記実施
例のようにメモリ用薄膜トランジスタ７２０部分のゲー
ト絶縁膜１３の膜厚を薄くし、メモリ用薄膜トランジス
タＴ１０部分のゲート絶縁膜１３の膜厚を厚くすれば、
メモリ駆動用薄膜トランジスタＴＬＯとメモリ用薄膜ト
ランジスタＴ２０とにそれぞれ所期の機能をもたせるこ
とができる。
しかして、上記薄膜Ｅ２ ＦＲＯＭでは、メモリ駆動用
薄膜トランジスタＴＩＯとメモリ用薄膜トランジスタＴ
２０のゲート絶縁膜１３を共通の絶縁膜としているから
、メモリ駆動用薄膜トランジスタＴＩＯとメモリ用薄膜
トランジスタＴ２０とを同時に形成することができる。
薄膜トランジスタＴＩＯとメモリ用薄膜トランジスタＴ
２０のゲート絶縁膜１３を共通の絶縁膜としているから
、メモリ駆動用薄膜トランジスタＴＩＯとメモリ用薄膜
トランジスタＴ２０とを同時に形成することができる。
すなわち、第２図は上記薄膜Ｅ２ ＦＲＯＭの製造工程
を示したもので、この薄膜Ｅ２ＰＲＯＭは次のような工
程で製造される。
を示したもので、この薄膜Ｅ２ＰＲＯＭは次のような工
程で製造される。
まず、第２図（ａ）に示すように、絶縁基板１１」二に
金属膜を膜付けし、この金属膜をパタニングしてメモリ
駆動用およびメモリ用薄膜トランジスタＴＩＯ，Ｔ２０
のゲート電極ＧＩＯ，Ｇ２０を同時に形成した後、この
基板１１上のほぼ全面にＴａ０ｘ（望ましくはＴａ ２
０５ ）をプラズマＣＶＤ法により約２０００人の厚さ
に堆積させて高耐圧誘電体層１２を形成−し、次いでこ
の誘電体層１２の上に基板１１はぼ全面にわたってＳｉ
ＮをプラズマＣＶＤ法により約２０００人の厚さに堆積
させて第１層のＳｉＮ膜１３ａを形成する。このＳｉＮ
膜１３Ｈの堆積は、その主成分ガスであるＳｉ Ｈ４と
ＮＨ３の流量比を、形成されるＳｉＮ膜のＳｌ／Ｎの値
が化学量論比（Ｓｔ／Ｎ−０，７５）とほぼ同じ値にな
るように選んで行なう。
金属膜を膜付けし、この金属膜をパタニングしてメモリ
駆動用およびメモリ用薄膜トランジスタＴＩＯ，Ｔ２０
のゲート電極ＧＩＯ，Ｇ２０を同時に形成した後、この
基板１１上のほぼ全面にＴａ０ｘ（望ましくはＴａ ２
０５ ）をプラズマＣＶＤ法により約２０００人の厚さ
に堆積させて高耐圧誘電体層１２を形成−し、次いでこ
の誘電体層１２の上に基板１１はぼ全面にわたってＳｉ
ＮをプラズマＣＶＤ法により約２０００人の厚さに堆積
させて第１層のＳｉＮ膜１３ａを形成する。このＳｉＮ
膜１３Ｈの堆積は、その主成分ガスであるＳｉ Ｈ４と
ＮＨ３の流量比を、形成されるＳｉＮ膜のＳｌ／Ｎの値
が化学量論比（Ｓｔ／Ｎ−０，７５）とほぼ同じ値にな
るように選んで行なう。
次に、第２図（ｂ）に示すように、上記第１層のＳｉＮ
膜１３ａのうち少なくともメモリ用薄＋Ｓトランジスタ
Ｔ２０の形成領域に対応する部分を、高耐圧誘電体層１
２が完全に露出するまでエツチング除去し、この第１層
のＳｉＮ膜１３ａをメモリ駆動用薄膜トランジスタＴＩ
Ｏの形成領域に残すようにバターニングする。
膜１３ａのうち少なくともメモリ用薄＋Ｓトランジスタ
Ｔ２０の形成領域に対応する部分を、高耐圧誘電体層１
２が完全に露出するまでエツチング除去し、この第１層
のＳｉＮ膜１３ａをメモリ駆動用薄膜トランジスタＴＩ
Ｏの形成領域に残すようにバターニングする。
次に、第２図（ｃ）に示すように、上記第１層のＳｉＮ
膜１３ａの」−および露出された高耐圧誘電体層１２の
上に、基板１１はぼ全面にわたってＳｉＮをプラズマＣ
ＶＤ法により約５００人の厚さに堆積（第１層のＳｉＮ
膜１３ａの堆積と同じ条件で堆積）させて、上記第１層
のＳｉＮ膜１３ａと同じ膜質の第２層のＳｉＮ膜１３ｂ
をメモリ駆動用薄膜トランジスタＴＩＯとメモリ用薄膜
トランジスタＴ２０の形成領域にわたって形成する。
膜１３ａの」−および露出された高耐圧誘電体層１２の
上に、基板１１はぼ全面にわたってＳｉＮをプラズマＣ
ＶＤ法により約５００人の厚さに堆積（第１層のＳｉＮ
膜１３ａの堆積と同じ条件で堆積）させて、上記第１層
のＳｉＮ膜１３ａと同じ膜質の第２層のＳｉＮ膜１３ｂ
をメモリ駆動用薄膜トランジスタＴＩＯとメモリ用薄膜
トランジスタＴ２０の形成領域にわたって形成する。
このように、メモリ駆動用薄膜トランジスタＴＩＯの形
成領域に第１層のＳｉＮ膜１３ａを形成するとともに、
メモリ駆動用薄膜トランジスタＴＬＯとメモリ用薄膜ト
ランジスタＴ２０の形成領域にわたって薄い膜厚の第２
層のＳｉＮ膜１３ｂを形成して構成されたゲート絶縁膜
１３は、メモリ駆動用薄膜トランジスタＴＩＯの形成領
域が二層構造の厚膜である共通の絶縁膜となる。
成領域に第１層のＳｉＮ膜１３ａを形成するとともに、
メモリ駆動用薄膜トランジスタＴＬＯとメモリ用薄膜ト
ランジスタＴ２０の形成領域にわたって薄い膜厚の第２
層のＳｉＮ膜１３ｂを形成して構成されたゲート絶縁膜
１３は、メモリ駆動用薄膜トランジスタＴＩＯの形成領
域が二層構造の厚膜である共通の絶縁膜となる。
この後は、上記ゲート絶縁膜１３に上にａ−５ｔ膜をプ
ラズマＣＶＤ法により膜付けし、これをバターニングし
てメモリ駆動用およびメモリ用薄膜トランジスタＴＩＯ
，Ｔ２Ｏのａ−３ｌ半導体層１４．１４を同時に形成す
るとともに、その上に、金属膜を膜付けしてこの金属膜
をバターニングすることにより、メモリ駆動用およびメ
モリ用薄膜トランジスタＴＩＯ，Ｔ２０のソース、ドレ
イン電極Ｓ１０．ＤＩＯおよびＳ２０．Ｄ２０を同時に
形成して（このときに、メモリ用薄膜トランジスタＴ２
０のドレイン電極Ｄ２０とメモリ駆動用薄膜トランジス
タＴＩＯのソース電極Ｓ１０とを接続する接続配線も同
時に形成する）、第２図（ｄ）に示すようにメモリ駆動
用薄膜トランジスタＴＩＯとメモリ用薄膜トランジスタ
Ｔ２０とを同時に形成し、この後その上に保護絶縁膜１
５を形成して第１図に示した薄膜Ｅ２ＰＲＯＭを完成す
る。
ラズマＣＶＤ法により膜付けし、これをバターニングし
てメモリ駆動用およびメモリ用薄膜トランジスタＴＩＯ
，Ｔ２Ｏのａ−３ｌ半導体層１４．１４を同時に形成す
るとともに、その上に、金属膜を膜付けしてこの金属膜
をバターニングすることにより、メモリ駆動用およびメ
モリ用薄膜トランジスタＴＩＯ，Ｔ２０のソース、ドレ
イン電極Ｓ１０．ＤＩＯおよびＳ２０．Ｄ２０を同時に
形成して（このときに、メモリ用薄膜トランジスタＴ２
０のドレイン電極Ｄ２０とメモリ駆動用薄膜トランジス
タＴＩＯのソース電極Ｓ１０とを接続する接続配線も同
時に形成する）、第２図（ｄ）に示すようにメモリ駆動
用薄膜トランジスタＴＩＯとメモリ用薄膜トランジスタ
Ｔ２０とを同時に形成し、この後その上に保護絶縁膜１
５を形成して第１図に示した薄膜Ｅ２ＰＲＯＭを完成す
る。
このように、上記薄膜２２ ＦＲＯＭによれば、その製
造に際して、メモリ駆動用薄膜トランジスタＴ１．０と
メモリ用薄膜トランジスタＴ２０とを同時に形成するこ
とができ、したがってこの薄膜Ｅ２ ＦＲＯＭは少ない
工程数で能率よく製造することができるし、またメモリ
駆動用薄膜トランジスタＴＩＯとメモリ用薄膜トランジ
スタＴ２０とを同じレベルに形成できるから、従来の薄
膜Ｅ２ ＦＲＯＭに比べて全体の厚さも薄くすることが
できる。
造に際して、メモリ駆動用薄膜トランジスタＴ１．０と
メモリ用薄膜トランジスタＴ２０とを同時に形成するこ
とができ、したがってこの薄膜Ｅ２ ＦＲＯＭは少ない
工程数で能率よく製造することができるし、またメモリ
駆動用薄膜トランジスタＴＩＯとメモリ用薄膜トランジ
スタＴ２０とを同じレベルに形成できるから、従来の薄
膜Ｅ２ ＦＲＯＭに比べて全体の厚さも薄くすることが
できる。
また、本発明の薄膜Ｅ２ ＦＲＯＭの製造方法は、メモ
リ駆動用薄膜トランジスタＴＩＯとメモリ用薄膜トラン
ジスタＴ２０のゲート絶縁膜１３を、メモリ駆動用薄膜
トランジスタＴＩＯの形成領域に第１層のＳｉＮ膜１３
ａを形成するとともに、メモリ駆動用薄膜トランジスタ
ＴＩＯとメモリ用薄膜トランジスタＴ２０の形成領域に
わたって薄い膜厚の第２層のＳｉＮ膜１３ｂを形成して
、メモリ駆動用薄膜トランジスタＴＩＯの形成領域を二
層構造の厚膜とする方法で形成するとともに、前記メモ
リ駆動用薄膜トランジスタＴＩＯとメモリ用薄膜トラン
ジスタＴ２０のゲート電極ＧＩＯ，Ｇ２０、半導体層＋
４．１４ 、ソース、ドレイン電極ＳＩＯ，ＤＩＯおよ
びＳ２０．Ｄ２０をそれぞれ同時に形成するものである
から、メモリ駆動用薄膜トランジスタＴＩＱとメモリ用
薄膜トランジスタＴ２０とを同時に形成することができ
る。
リ駆動用薄膜トランジスタＴＩＯとメモリ用薄膜トラン
ジスタＴ２０のゲート絶縁膜１３を、メモリ駆動用薄膜
トランジスタＴＩＯの形成領域に第１層のＳｉＮ膜１３
ａを形成するとともに、メモリ駆動用薄膜トランジスタ
ＴＩＯとメモリ用薄膜トランジスタＴ２０の形成領域に
わたって薄い膜厚の第２層のＳｉＮ膜１３ｂを形成して
、メモリ駆動用薄膜トランジスタＴＩＯの形成領域を二
層構造の厚膜とする方法で形成するとともに、前記メモ
リ駆動用薄膜トランジスタＴＩＯとメモリ用薄膜トラン
ジスタＴ２０のゲート電極ＧＩＯ，Ｇ２０、半導体層＋
４．１４ 、ソース、ドレイン電極ＳＩＯ，ＤＩＯおよ
びＳ２０．Ｄ２０をそれぞれ同時に形成するものである
から、メモリ駆動用薄膜トランジスタＴＩＱとメモリ用
薄膜トランジスタＴ２０とを同時に形成することができ
る。
なお、上記実施例では、ゲート絶縁膜１３を、Ｓｔ／Ｎ
が化学量論比（Ｓｌ ／Ｎ−０，７５）とほぼ同じ値の
ＳｉＮで形成しているが、このゲート絶縁膜１３のＳｉ
／Ｎの値はこれに限られるものではなく、例えばゲート
絶縁膜１３のＳｉ／Ｎの値を０．７５より大きくした場
合は、メモリ用薄膜トランジスタＴ２０部分のゲート絶
縁膜１３の膜厚と、メモリ駆動用薄膜トランジスタ７１
０部分のゲート絶縁膜１３の膜厚を上記実施例の膜厚よ
りも厚くすればよい。また、上記実施例では、ゲート絶
縁膜１３の耐圧を補償するための高耐圧誘電体層１２を
、ゲート絶縁膜１３の全域に設けているが、この高耐圧
誘電体層１２はゲート絶縁膜１３の膜厚の薄い部分（メ
モリ用薄膜トランジスタＴ２０部分）だけに設けてもよ
いし、またこの高耐圧誘電体層１２を無くしてもよい。
が化学量論比（Ｓｌ ／Ｎ−０，７５）とほぼ同じ値の
ＳｉＮで形成しているが、このゲート絶縁膜１３のＳｉ
／Ｎの値はこれに限られるものではなく、例えばゲート
絶縁膜１３のＳｉ／Ｎの値を０．７５より大きくした場
合は、メモリ用薄膜トランジスタＴ２０部分のゲート絶
縁膜１３の膜厚と、メモリ駆動用薄膜トランジスタ７１
０部分のゲート絶縁膜１３の膜厚を上記実施例の膜厚よ
りも厚くすればよい。また、上記実施例では、ゲート絶
縁膜１３の耐圧を補償するための高耐圧誘電体層１２を
、ゲート絶縁膜１３の全域に設けているが、この高耐圧
誘電体層１２はゲート絶縁膜１３の膜厚の薄い部分（メ
モリ用薄膜トランジスタＴ２０部分）だけに設けてもよ
いし、またこの高耐圧誘電体層１２を無くしてもよい。
さらに、上記実施例では、メモリ駆動用薄膜トランジス
タＴＩＱとメモリ用薄膜トランジスタＴ２０とを逆スタ
ガー型のものとしているが、このメモリ駆動用およびメ
モリ用薄膜トランジスタは、スタガー型、コプラナー型
、逆スタガ−型でもよく、その場合も、メモリ駆動用薄
膜トランジスタとメモリ用薄膜トランジスタのゲート絶
縁膜を共通の絶縁膜とすればメモリ駆動用とメモリ用の
薄膜トランジスタを同時に形成することができるから、
薄膜Ｅ２ ＦＲＯＭを少ない工程数で能率よく製造する
ことができるし、またその厚さも薄くすることができる
。なお、メモリ駆動用およびメモリ用薄膜トランジスタ
をスタガー型とする薄膜Ｅ２ ＦＲＯＭは、」二記実施
例と逆の工程、つまり、ソース、ドレイン電極形成−半
導体層形成−ゲート絶縁膜形成→ゲート電極形成の工程
で製造することができる。また、メモリ駆動用およびメ
モリ用薄膜トランジスタをコブラナー型とする薄膜Ｅ２
ＰＲＯＭは、半導体層形成→ソース、ドレイン電極形
成−ゲート絶縁膜形成−ゲート電極形成の工程で製造す
ることができ、メモリ駆動用およびメモリ用薄膜トラン
ジスタを逆コブラナー型とする薄膜Ｅ２ ＦＲＯＭは、
ゲート電極形成→ゲート絶縁膜形成−ソース、ドレイン
電極形成−半導体層形成の工程で製造することができる
。また、ゲート絶縁膜となる第１層と第２層のＳｉＮ膜
は、いずれを先に形成してもよい。
タＴＩＱとメモリ用薄膜トランジスタＴ２０とを逆スタ
ガー型のものとしているが、このメモリ駆動用およびメ
モリ用薄膜トランジスタは、スタガー型、コプラナー型
、逆スタガ−型でもよく、その場合も、メモリ駆動用薄
膜トランジスタとメモリ用薄膜トランジスタのゲート絶
縁膜を共通の絶縁膜とすればメモリ駆動用とメモリ用の
薄膜トランジスタを同時に形成することができるから、
薄膜Ｅ２ ＦＲＯＭを少ない工程数で能率よく製造する
ことができるし、またその厚さも薄くすることができる
。なお、メモリ駆動用およびメモリ用薄膜トランジスタ
をスタガー型とする薄膜Ｅ２ ＦＲＯＭは、」二記実施
例と逆の工程、つまり、ソース、ドレイン電極形成−半
導体層形成−ゲート絶縁膜形成→ゲート電極形成の工程
で製造することができる。また、メモリ駆動用およびメ
モリ用薄膜トランジスタをコブラナー型とする薄膜Ｅ２
ＰＲＯＭは、半導体層形成→ソース、ドレイン電極形
成−ゲート絶縁膜形成−ゲート電極形成の工程で製造す
ることができ、メモリ駆動用およびメモリ用薄膜トラン
ジスタを逆コブラナー型とする薄膜Ｅ２ ＦＲＯＭは、
ゲート電極形成→ゲート絶縁膜形成−ソース、ドレイン
電極形成−半導体層形成の工程で製造することができる
。また、ゲート絶縁膜となる第１層と第２層のＳｉＮ膜
は、いずれを先に形成してもよい。
また、上記実施例では、ゲート絶縁膜１３を、メモリ駆
動用薄膜トランジスタＴＩＯの形成領域を二ＪＷ構造と
した構造としているが、このゲート絶縁膜は、その全体
を単層膜として、メモリ用薄膜トランジスタ７２０部分
の膜厚をハーフエツチングにより薄くした構造としても
よい。
動用薄膜トランジスタＴＩＯの形成領域を二ＪＷ構造と
した構造としているが、このゲート絶縁膜は、その全体
を単層膜として、メモリ用薄膜トランジスタ７２０部分
の膜厚をハーフエツチングにより薄くした構造としても
よい。
本発明の薄膜Ｅ２ ＦＲＯＭは、メモリ駆動用薄膜トラ
ンジスタとメモリ用薄膜トランジスタのゲート絶縁膜を
共通の絶縁膜とし、かつ前記メモリ用薄膜トランジスタ
部分のゲート絶縁膜は薄い膜厚に形成し、前記メモリ駆
動用薄膜トランジスタ部分のゲート絶縁膜は厚い膜厚に
形成したものであるから、この薄膜Ｅ２ ＦＲＯＭは少
ない工程数で能率よく製造できるし、また全体の厚さも
薄くすることができる。
ンジスタとメモリ用薄膜トランジスタのゲート絶縁膜を
共通の絶縁膜とし、かつ前記メモリ用薄膜トランジスタ
部分のゲート絶縁膜は薄い膜厚に形成し、前記メモリ駆
動用薄膜トランジスタ部分のゲート絶縁膜は厚い膜厚に
形成したものであるから、この薄膜Ｅ２ ＦＲＯＭは少
ない工程数で能率よく製造できるし、また全体の厚さも
薄くすることができる。
また、本発明の薄膜Ｅ２ ＰＲＯＭの製造方法は、メモ
リ駆動用薄膜トランジスタとメモリ用薄膜トランジスタ
のゲート絶縁膜を、メモリ駆動用薄膜トランジスタの形
成領域に第１層のＳｉＮ膜を形成するとともに、メモリ
駆動用薄膜トランジスタとメモリ用薄膜トランジスタの
形成領域にわたって薄い膜厚の第２層のＳｉＮ膜を形成
して、前記メモリ駆動用薄膜トランジスタの形成領域を
二層構造の厚膜とする方法で形成し、前記メモリ駆動用
薄膜トランジスタと前記メモリ用薄膜トランジスタのゲ
ート電極、半導体層、ソース、ドレイン電極をそれぞれ
同時に形成するものであるから、メモリ駆動用薄膜トラ
ンジスタとメモリ用薄膜トランジスタとを同時に形成す
ることができる。
リ駆動用薄膜トランジスタとメモリ用薄膜トランジスタ
のゲート絶縁膜を、メモリ駆動用薄膜トランジスタの形
成領域に第１層のＳｉＮ膜を形成するとともに、メモリ
駆動用薄膜トランジスタとメモリ用薄膜トランジスタの
形成領域にわたって薄い膜厚の第２層のＳｉＮ膜を形成
して、前記メモリ駆動用薄膜トランジスタの形成領域を
二層構造の厚膜とする方法で形成し、前記メモリ駆動用
薄膜トランジスタと前記メモリ用薄膜トランジスタのゲ
ート電極、半導体層、ソース、ドレイン電極をそれぞれ
同時に形成するものであるから、メモリ駆動用薄膜トラ
ンジスタとメモリ用薄膜トランジスタとを同時に形成す
ることができる。
第１図および第２図は本発明の一実施例を示す薄膜Ｅ２
ＰＲＯＭの一部分の断面図およびその製造工程図、第
３図は薄膜トランジスタの■Ｇ〜ＩＤ特性を示す図、第
４図はゲート絶縁膜の電界強度と薄膜トランジスタのΔ
ｖｔｈとの関係を示す図、第５図はゲート絶縁膜の膜厚
とその電界強度との関係を示す図、第６図は従来の薄膜
Ｅ２ ＦＲＯＭの一部分の断面図である。 ］１・・・絶縁基板、ＴＩＯ・・・メモリ駆動用薄膜ト
ランジスタ、Ｔ２Ｏ・・・メモリ用薄膜トランジスタ、
１２・・・高耐圧誘電体層、１３・・・ゲート絶縁膜、
１３ａ・・・第１層のＳｉＮ膜、１３ｂ・・・第２層の
ＳｉＮ膜、１４・・・半導体層、ＳＩＯ，Ｓ２０・・・
ソース電極、ＤＩＯ，Ｄ２０・・・ドレイン電極、１５
・・・保護膜。 第６図 出願人 カシオ計算機株式会社
ＰＲＯＭの一部分の断面図およびその製造工程図、第
３図は薄膜トランジスタの■Ｇ〜ＩＤ特性を示す図、第
４図はゲート絶縁膜の電界強度と薄膜トランジスタのΔ
ｖｔｈとの関係を示す図、第５図はゲート絶縁膜の膜厚
とその電界強度との関係を示す図、第６図は従来の薄膜
Ｅ２ ＦＲＯＭの一部分の断面図である。 ］１・・・絶縁基板、ＴＩＯ・・・メモリ駆動用薄膜ト
ランジスタ、Ｔ２Ｏ・・・メモリ用薄膜トランジスタ、
１２・・・高耐圧誘電体層、１３・・・ゲート絶縁膜、
１３ａ・・・第１層のＳｉＮ膜、１３ｂ・・・第２層の
ＳｉＮ膜、１４・・・半導体層、ＳＩＯ，Ｓ２０・・・
ソース電極、ＤＩＯ，Ｄ２０・・・ドレイン電極、１５
・・・保護膜。 第６図 出願人 カシオ計算機株式会社
Claims (2)
- （１）絶縁基板上にメモリ駆動用薄膜トランジスタとメ
モリ用薄膜トランジスタとを形成した薄膜Ｅ＾２ＰＲＯ
Ｍにおいて、前記メモリ駆動用薄膜トランジスタと前記
メモリ用薄膜トランジスタのゲート絶縁膜を共通の絶縁
膜とし、かつ前記メモリ用薄膜トランジスタ部分のゲー
ト絶縁膜は薄い膜厚に形成し、前記メモリ駆動用薄膜ト
ランジスタ部分のゲート絶縁膜は厚い膜厚に形成したこ
とを特徴とする薄膜Ｅ＾２ＰＲＯＭ。 - （２）絶縁基板上にメモリ駆動用薄膜トランジスタとメ
モリ用薄膜トランジスタとを形成した薄膜Ｅ＾２ＰＲＯ
Ｍの製造方法において、前記メモリ駆動用薄膜トランジ
スタと前記メモリ用薄膜トランジスタのゲート電極を同
時に形成する工程と、前記メモリ駆動用薄膜トランジス
タの形成領域に第１層のＳｉＮ膜を形成するとともに前
記メモリ駆動用薄膜トランジスタと前記メモリ用薄膜ト
ランジスタの形成領域にわたって薄い膜厚の第２層のＳ
ｉＮ膜を形成して前記メモリ駆動用薄膜トランジスタの
形成領域を二層構造の厚膜とした共通のゲート絶縁膜を
形成する工程と、前記メモリ駆動用薄膜トランジスタと
前記メモリ用薄膜トランジスタの半導体層を同時に形成
する工程と、前記メモリ駆動用薄膜トランジスタと前記
メモリ用薄膜トランジスタのソース、ドレイン電極を同
時に形成する工程とからなることを特徴とする薄膜Ｅ＾
２ＰＲＯＭの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015164A JPH02197175A (ja) | 1989-01-26 | 1989-01-26 | 薄膜ｅ↑２ｐｒｏｍおよびその製造方法 |
| US07/427,252 US5060034A (en) | 1988-11-01 | 1989-10-25 | Memory device using thin film transistors having an insulation film with si/n composition ratio of 0.85 to 1.1 |
| EP19890120022 EP0367152A3 (en) | 1988-11-01 | 1989-10-27 | Memory device using thin film transistors having memory function and method for manufacturing same |
| CA002001692A CA2001692A1 (en) | 1988-11-01 | 1989-10-27 | Memory device using thin film transistors having memory function and method for manufacturing same |
| KR1019890015839A KR930008498B1 (ko) | 1988-11-01 | 1989-11-01 | 박막트랜지스터를 사용한 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015164A JPH02197175A (ja) | 1989-01-26 | 1989-01-26 | 薄膜ｅ↑２ｐｒｏｍおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02197175A true JPH02197175A (ja) | 1990-08-03 |
Family
ID=11881162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015164A Pending JPH02197175A (ja) | 1988-11-01 | 1989-01-26 | 薄膜ｅ↑２ｐｒｏｍおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02197175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335573A (ja) * | 1992-06-03 | 1993-12-17 | Casio Comput Co Ltd | 薄膜半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146058A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置およびその読み出し方法 |
-
1989
- 1989-01-26 JP JP1015164A patent/JPH02197175A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146058A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置およびその読み出し方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335573A (ja) * | 1992-06-03 | 1993-12-17 | Casio Comput Co Ltd | 薄膜半導体装置 |
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