JP2001223364A - 薄膜トランジスタおよび製造方法およびそれを用いた液晶表示装置 - Google Patents
薄膜トランジスタおよび製造方法およびそれを用いた液晶表示装置Info
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- JP2001223364A JP2001223364A JP2000031405A JP2000031405A JP2001223364A JP 2001223364 A JP2001223364 A JP 2001223364A JP 2000031405 A JP2000031405 A JP 2000031405A JP 2000031405 A JP2000031405 A JP 2000031405A JP 2001223364 A JP2001223364 A JP 2001223364A
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Abstract
(57)【要約】
【課題】 アクティブマトリックス方式の液晶表示装置
に用いられる薄膜トランジスタアレイは５枚以上のマス
クを用いた製造工程を用いるため製造コストが高くな
る。また薄膜トランジスタのゲート電極およびソースド
レイン電極とのオーバーラップによる寄生容量の影響に
より液晶表示特性が低下する。 【解決手段】 ゲート電極の段差を反映した高抵抗半導
体層および低抵抗半導体層およびソースドレイン電極を
平坦化絶縁膜で被覆し、上部より均一にエッチングする
ことにより薄膜トランジスタのチャンネル領域をパター
ニングする。これにより，チャンネル領域を形成するた
めのマスクを削減することができ、製造コストを低減す
ることが可能になる。さらにゲート電極の形状に依存し
たパターニングを行うためゲート電極とソースドレイン
領域のオーバーラップ量を低減することが可能になり液
晶表示特性を向上することが可能になる。
に用いられる薄膜トランジスタアレイは５枚以上のマス
クを用いた製造工程を用いるため製造コストが高くな
る。また薄膜トランジスタのゲート電極およびソースド
レイン電極とのオーバーラップによる寄生容量の影響に
より液晶表示特性が低下する。 【解決手段】 ゲート電極の段差を反映した高抵抗半導
体層および低抵抗半導体層およびソースドレイン電極を
平坦化絶縁膜で被覆し、上部より均一にエッチングする
ことにより薄膜トランジスタのチャンネル領域をパター
ニングする。これにより，チャンネル領域を形成するた
めのマスクを削減することができ、製造コストを低減す
ることが可能になる。さらにゲート電極の形状に依存し
たパターニングを行うためゲート電極とソースドレイン
領域のオーバーラップ量を低減することが可能になり液
晶表示特性を向上することが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体工業におけ
る半導体薄膜素子及びその製造方法に関し、特にアクテ
ィブマトリックス方式の液晶ディスプレイ等に用いられ
る薄膜トランジスタ（ＴＦＴ）及びその製造方法に関す
る。
る半導体薄膜素子及びその製造方法に関し、特にアクテ
ィブマトリックス方式の液晶ディスプレイ等に用いられ
る薄膜トランジスタ（ＴＦＴ）及びその製造方法に関す
る。
【０００２】
【従来の技術】たとえば非晶質シリコンを用いた従来の
アクティブマトリックス方式の液晶表示装置で用いられ
る薄膜トランジスタの製造方法の例を図２に示す。ガラ
ス等の絶縁性基板９上にＣｒ，Ａｌ，Ｔａ，Ｔｉ等のゲ
ート電極となる金属（１）１０をスパッタ装置等で堆積
後、選択的にエッチングする（図２（ａ））。
アクティブマトリックス方式の液晶表示装置で用いられ
る薄膜トランジスタの製造方法の例を図２に示す。ガラ
ス等の絶縁性基板９上にＣｒ，Ａｌ，Ｔａ，Ｔｉ等のゲ
ート電極となる金属（１）１０をスパッタ装置等で堆積
後、選択的にエッチングする（図２（ａ））。
【０００３】ついでシリコン窒化膜またはシリコン酸化
膜等のゲート絶縁体１２、活性層となる高抵抗半導体１
３、コンタクト層となる低抵抗半導体１４をプラズマＣ
ＶＤ等によって連続で形成し、ついでソースまたはドレ
イン電極となるＣｒ，Ａｌ，Ｔａ，Ｔｉ等の金属（２）
１５を形成する（図２（ｂ））。
膜等のゲート絶縁体１２、活性層となる高抵抗半導体１
３、コンタクト層となる低抵抗半導体１４をプラズマＣ
ＶＤ等によって連続で形成し、ついでソースまたはドレ
イン電極となるＣｒ，Ａｌ，Ｔａ，Ｔｉ等の金属（２）
１５を形成する（図２（ｂ））。
【０００４】次に、ソース、ドレイン、配線等の必要な
部分をマスクしてエッチングを行う（図２（ｃ））。
部分をマスクしてエッチングを行う（図２（ｃ））。
【０００５】チャンネル領域上部の金属（２）１５、低
抵抗半導体および高抵抗半導体の一部をエッチングする
（図２（ｄ））。
抵抗半導体および高抵抗半導体の一部をエッチングする
（図２（ｄ））。
【０００６】ついで保護層となるシリコン窒化膜等の絶
縁体１７を形成し、透明導電体１８と接触させる部分を
選択的にエッチングする（図２（ｅ））。
縁体１７を形成し、透明導電体１８と接触させる部分を
選択的にエッチングする（図２（ｅ））。
【０００７】さらにＩＴＯ等の透明導電膜（１８）をス
パッタリング等により形成し、選択的にエッチングする
（図２（ｆ））。
パッタリング等により形成し、選択的にエッチングする
（図２（ｆ））。
【０００８】
【発明が解決しようとする課題】上記のようにして形成
されて薄膜トランジスタは５枚以上のマスクを必要とす
るため製造コストが高くなってしまう。またソースドレ
イン領域とゲート電極とのオーバーラップによる寄生容
量が大きいため液晶表示素子としての性能が低くなって
しまう。
されて薄膜トランジスタは５枚以上のマスクを必要とす
るため製造コストが高くなってしまう。またソースドレ
イン領域とゲート電極とのオーバーラップによる寄生容
量が大きいため液晶表示素子としての性能が低くなって
しまう。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る薄膜トランジスタの製造方法は、絶縁
基板上にある段差形状を有する第一の膜の上に、膜厚が
概ね一定になるように段差形状に依存した第二の膜を被
覆し、段差形状を被覆しかつ表面が概ね平坦になるよう
に第三の膜を形成し、上部より均一にエッチングするこ
とにより、第二の膜の少なくとも一部分を露出させるこ
とを特徴としている。
め、本発明に係る薄膜トランジスタの製造方法は、絶縁
基板上にある段差形状を有する第一の膜の上に、膜厚が
概ね一定になるように段差形状に依存した第二の膜を被
覆し、段差形状を被覆しかつ表面が概ね平坦になるよう
に第三の膜を形成し、上部より均一にエッチングするこ
とにより、第二の膜の少なくとも一部分を露出させるこ
とを特徴としている。
【００１０】
【発明の実施の形態】本発明に係る薄膜トランジスタの
製造方法は、上述の通り、絶縁基板上にある段差形状を
有する第一の膜の上に、膜厚が概ね一定になるように前
記段差形状に依存した第二の膜を被覆し、前記段差形状
を被覆しかつ表面が概ね平坦になるように第三の膜を形
成し、上部より均一にエッチングすることにより、前記
第二の膜の少なくとも一部分を露出させることを特徴と
する。
製造方法は、上述の通り、絶縁基板上にある段差形状を
有する第一の膜の上に、膜厚が概ね一定になるように前
記段差形状に依存した第二の膜を被覆し、前記段差形状
を被覆しかつ表面が概ね平坦になるように第三の膜を形
成し、上部より均一にエッチングすることにより、前記
第二の膜の少なくとも一部分を露出させることを特徴と
する。
【００１１】第一の膜、第二の膜、第三の膜を各々例示
することにより、本発明にかかる薄膜トランジスタの製
造方法の一例を示すと次の通りである。
することにより、本発明にかかる薄膜トランジスタの製
造方法の一例を示すと次の通りである。
【００１２】すなわち、絶縁基板上にある段差形状を有
するゲート金属膜の上に、膜厚が概ね一定になるように
前記段差形状に依存した絶縁膜および高抵抗半導体およ
び低抵抗半導体および金属膜を被覆し、前記段差形状を
被覆し、かつ表面が概ね平坦になるように平坦化絶縁膜
を形成し、上部より均一にエッチングすることにより前
記高抵抗半導体の少なくとも一部分を露出させることに
より、薄膜トランジスタを製造する。
するゲート金属膜の上に、膜厚が概ね一定になるように
前記段差形状に依存した絶縁膜および高抵抗半導体およ
び低抵抗半導体および金属膜を被覆し、前記段差形状を
被覆し、かつ表面が概ね平坦になるように平坦化絶縁膜
を形成し、上部より均一にエッチングすることにより前
記高抵抗半導体の少なくとも一部分を露出させることに
より、薄膜トランジスタを製造する。
【００１３】更に具体的に一例を述べれば次の通りであ
る。
る。
【００１４】絶縁基板上に走査線を兼ねたゲート電極を
選択的に形成し、ゲート絶縁膜、高抵抗半導体膜、低抵
抗半導体膜、金属膜、平坦化絶縁膜を連続して形成す
る。このとき平坦化絶縁膜はゲート電極による表面の凹
凸が小さくなるようにする。その後、上部より均一に平
坦化絶縁膜をエッチングすると同時にゲート電極の段差
を反映して突出した金属膜および低抵抗半導体膜、さら
に高抵抗半導体膜の一部分を除去するように全面をおお
むね均一にエッチングする。
選択的に形成し、ゲート絶縁膜、高抵抗半導体膜、低抵
抗半導体膜、金属膜、平坦化絶縁膜を連続して形成す
る。このとき平坦化絶縁膜はゲート電極による表面の凹
凸が小さくなるようにする。その後、上部より均一に平
坦化絶縁膜をエッチングすると同時にゲート電極の段差
を反映して突出した金属膜および低抵抗半導体膜、さら
に高抵抗半導体膜の一部分を除去するように全面をおお
むね均一にエッチングする。
【００１５】この工程によりマスクを使用することなく
チャンネル部分のパターン形成を行うことが可能になる
ためマスク枚数を１枚削減でき、低コストで薄膜トラン
ジスタを形成することが可能になる。またチャンネル部
分のパターン形成がゲート電極の凹凸を反映しているた
め、ゲート電極とソースドレイン領域のオーバーラップ
量が小さくなり、寄生容量を小さくすることが可能にな
る。さらに、各層の膜厚のばらつきやエッチング速度の
ばらつきの影響によるパターンサイズのばらつきを低減
することが可能になる。
チャンネル部分のパターン形成を行うことが可能になる
ためマスク枚数を１枚削減でき、低コストで薄膜トラン
ジスタを形成することが可能になる。またチャンネル部
分のパターン形成がゲート電極の凹凸を反映しているた
め、ゲート電極とソースドレイン領域のオーバーラップ
量が小さくなり、寄生容量を小さくすることが可能にな
る。さらに、各層の膜厚のばらつきやエッチング速度の
ばらつきの影響によるパターンサイズのばらつきを低減
することが可能になる。
【００１６】なお、絶縁基板として、透光性を有する絶
縁基板を用いることができる。
縁基板を用いることができる。
【００１７】また、以上の製造方法により、ソースおよ
びドレイン電極の最上部と高抵抗半導体膜の最上部が概
ね同一の位置にある薄膜トランジスタを製造することが
できる。
びドレイン電極の最上部と高抵抗半導体膜の最上部が概
ね同一の位置にある薄膜トランジスタを製造することが
できる。
【００１８】以下、本発明にかかる薄膜トランジスタの
製造方法を用いて、液晶表示装置用アレイ基板を製造す
る方法を述べる。
製造方法を用いて、液晶表示装置用アレイ基板を製造す
る方法を述べる。
【００１９】まず、ガラス基板等の絶縁性基板上に、走
査線、ゲート電極をかねた金属を形成する。ついでフォ
ト工程およびエッチング工程によって走査線およびゲー
ト電極をパターニングする。ついでゲート絶縁膜となる
絶縁体、活性層となる高抵抗半導体、コンタクト層とな
る低抵抗半導体を形成する。さらにソース、ドレイン電
極および配線となる金属を形成する。このとき絶縁体、
高抵抗半導体、低抵抗半導体、金属は最下層にあるゲー
ト電極の凹凸を反映した凹凸が発生している。ついで平
坦化絶縁膜を形成し、表面の凹凸を小さくする。ドライ
エッチングによって活性層の高抵抗半導体の一部がエッ
チングされるまで全面を均一にエッチングする。その後
トランジスタ部分をフォト工程とエッチング工程を用い
てパターニングする。さらに保護用の絶縁体を形成し、
画素電極となる透明導電体とのコンタクトのためにソー
ス電極上の絶縁膜の一部分をエッチングする。最後に画
素電極用の透明導電膜を形成し、パターニングを行うこ
とにより液晶表示装置用のアレイ基板を作成する。
査線、ゲート電極をかねた金属を形成する。ついでフォ
ト工程およびエッチング工程によって走査線およびゲー
ト電極をパターニングする。ついでゲート絶縁膜となる
絶縁体、活性層となる高抵抗半導体、コンタクト層とな
る低抵抗半導体を形成する。さらにソース、ドレイン電
極および配線となる金属を形成する。このとき絶縁体、
高抵抗半導体、低抵抗半導体、金属は最下層にあるゲー
ト電極の凹凸を反映した凹凸が発生している。ついで平
坦化絶縁膜を形成し、表面の凹凸を小さくする。ドライ
エッチングによって活性層の高抵抗半導体の一部がエッ
チングされるまで全面を均一にエッチングする。その後
トランジスタ部分をフォト工程とエッチング工程を用い
てパターニングする。さらに保護用の絶縁体を形成し、
画素電極となる透明導電体とのコンタクトのためにソー
ス電極上の絶縁膜の一部分をエッチングする。最後に画
素電極用の透明導電膜を形成し、パターニングを行うこ
とにより液晶表示装置用のアレイ基板を作成する。
【００２０】図１を用いて、液晶表示装置用アレイ基板
の製造方法を詳細に説明する。ここで、図１は本発明に
よる薄膜トランジスタを用いた液晶表示装置用アレイ基
板の製造方法を示す断面図である。
の製造方法を詳細に説明する。ここで、図１は本発明に
よる薄膜トランジスタを用いた液晶表示装置用アレイ基
板の製造方法を示す断面図である。
【００２１】絶縁性基板８（ここではコーニング社製＃
１７３７基板を用いた。）上に、走査線およびゲート電
極となる金属（１）（ここではＴｉ／Ａｌ／Ｔｉを用い
た。）をスパッタリング法により形成する。ゲート電極
としてはＣｒ、Ｔａ、ＡｇＰｄＣｕ等を用いても良い。
膜厚は各々１００ｎｍ、３００ｎｍ，１００ｎｍとし
た。膜厚もこれに限ったわけではなく必要とされる抵抗
値に合わせて調整することが出来る。但し「後プロセ
ス」でゲート電極の厚さを利用して段差をもうけてパタ
ーニングを行うため、少なくとも低抵抗非晶質シリコン
膜とソースドレイン電極の厚さを加えた厚さより厚くし
なければならない。ついでフォト工程およびドライエッ
チング工程によってゲート電極をパターニングする（図
１（ａ））。図１中、Ａの領域は薄膜トランジスタ領
域、Ｂは画素領域、Ｃは補助容量の領域を示す。
１７３７基板を用いた。）上に、走査線およびゲート電
極となる金属（１）（ここではＴｉ／Ａｌ／Ｔｉを用い
た。）をスパッタリング法により形成する。ゲート電極
としてはＣｒ、Ｔａ、ＡｇＰｄＣｕ等を用いても良い。
膜厚は各々１００ｎｍ、３００ｎｍ，１００ｎｍとし
た。膜厚もこれに限ったわけではなく必要とされる抵抗
値に合わせて調整することが出来る。但し「後プロセ
ス」でゲート電極の厚さを利用して段差をもうけてパタ
ーニングを行うため、少なくとも低抵抗非晶質シリコン
膜とソースドレイン電極の厚さを加えた厚さより厚くし
なければならない。ついでフォト工程およびドライエッ
チング工程によってゲート電極をパターニングする（図
１（ａ））。図１中、Ａの領域は薄膜トランジスタ領
域、Ｂは画素領域、Ｃは補助容量の領域を示す。
【００２２】ついでゲート絶縁体２となるシリコン窒化
膜、活性層となる高抵抗半導体３、コンタクト層となる
低抵抗半導体４をプラズマＣＶＤ法により形成する。こ
こで高抵抗半導体３としては不純物を含まない水素化非
晶質シリコン膜を用いた。低抵抗シリコン膜は燐を添加
したｎ↑＋非晶質シリコンを用いた。膜厚は各々２００
ｎｍ、１００ｎｍ、２０ｎｍとした。さらにソース、ド
レイン電極および配線となる金属（２）５（ここではＴ
ｉ／Ａｌ／Ｔｉを用いた。）をスパッタリング方を用い
て形成する。この電極もこの材料に限った物ではなくＣ
ｒ、Ｔａ、ＡｇＰｄＣｕ等を用いても良い。膜厚は各々
１００ｎｍ、２００ｎｍ、１００ｎｍとした。このとき
高抵抗半導体３および低抵抗半導体４および金属（２）
５は最下層にある金属（１）１の凹凸を反映した凹凸
（約５００ｎｍ）が発生している。ついで平坦化絶縁膜
をスピンコート法によって形成し、表面の凹凸を小さく
する。スピンコート法以外にもＯ３／ＴＥＯＳ等を用い
た平坦膜形成技術を用いても良い（図１（ｂ））。
膜、活性層となる高抵抗半導体３、コンタクト層となる
低抵抗半導体４をプラズマＣＶＤ法により形成する。こ
こで高抵抗半導体３としては不純物を含まない水素化非
晶質シリコン膜を用いた。低抵抗シリコン膜は燐を添加
したｎ↑＋非晶質シリコンを用いた。膜厚は各々２００
ｎｍ、１００ｎｍ、２０ｎｍとした。さらにソース、ド
レイン電極および配線となる金属（２）５（ここではＴ
ｉ／Ａｌ／Ｔｉを用いた。）をスパッタリング方を用い
て形成する。この電極もこの材料に限った物ではなくＣ
ｒ、Ｔａ、ＡｇＰｄＣｕ等を用いても良い。膜厚は各々
１００ｎｍ、２００ｎｍ、１００ｎｍとした。このとき
高抵抗半導体３および低抵抗半導体４および金属（２）
５は最下層にある金属（１）１の凹凸を反映した凹凸
（約５００ｎｍ）が発生している。ついで平坦化絶縁膜
をスピンコート法によって形成し、表面の凹凸を小さく
する。スピンコート法以外にもＯ３／ＴＥＯＳ等を用い
た平坦膜形成技術を用いても良い（図１（ｂ））。
【００２３】ドライエッチングによって活性層の高抵抗
半導体３が約１／２の厚さ（約５０ｎｍ）になるまで、
全面を均一にエッチングする。このとき高抵抗半導体３
の残りの厚さは必要とする特性を満足するように設定す
る。ドライエッチング以外にも均一にＣＭＰ（ケミカル
メカニカルポリッシング）等を用いても良い（図１
（ｃ））。
半導体３が約１／２の厚さ（約５０ｎｍ）になるまで、
全面を均一にエッチングする。このとき高抵抗半導体３
の残りの厚さは必要とする特性を満足するように設定す
る。ドライエッチング以外にも均一にＣＭＰ（ケミカル
メカニカルポリッシング）等を用いても良い（図１
（ｃ））。
【００２４】その後、トランジスタ部分をフォト工程と
ドライエッチング工程を用いてパターニングする（図１
（ｄ））。
ドライエッチング工程を用いてパターニングする（図１
（ｄ））。
【００２５】さらにプラズマＣＶＤを用いて保護用の絶
縁体１９（ここではシリコン窒化膜を用いた）を形成
し、画素電極となる透明導電体７（ここではＩＴＯを用
いた）とのコンタクトのためにソース電極上の絶縁体１
９の一部分をエッチングする（図１（ｅ））。
縁体１９（ここではシリコン窒化膜を用いた）を形成
し、画素電極となる透明導電体７（ここではＩＴＯを用
いた）とのコンタクトのためにソース電極上の絶縁体１
９の一部分をエッチングする（図１（ｅ））。
【００２６】最後に画素電極用の透明導電体７であるＩ
ＴＯをスパッタリング法によって形成し、パターニング
を行うことにより液晶表示装置用のアレイ基板を作成す
る（図１（ｆ））。
ＴＯをスパッタリング法によって形成し、パターニング
を行うことにより液晶表示装置用のアレイ基板を作成す
る（図１（ｆ））。
【００２７】以上の実施例によれば、ゲート電極のパタ
ーン凹凸を利用してチャンネル領域を形成しているの
で、以下の効果を奏することができる。
ーン凹凸を利用してチャンネル領域を形成しているの
で、以下の効果を奏することができる。
【００２８】（１）チャンネル領域を形成するためのマ
スクが不要となるため、薄膜トランジスタを形成するた
めのマスク枚数を削減できる。よって製造プロセスコス
トを低減することが可能になる。
スクが不要となるため、薄膜トランジスタを形成するた
めのマスク枚数を削減できる。よって製造プロセスコス
トを低減することが可能になる。
【００２９】（２）ソースおよびドレイン領域とゲート
電極の位置が一義的に決まるためソースドレイン領域と
ゲート電極のオーバーラップが小さくなり、薄膜トラン
ジスタの寄生容量を小さくすることが可能になる。これ
により液晶表示装置の特性を向上することが可能にな
る。
電極の位置が一義的に決まるためソースドレイン領域と
ゲート電極のオーバーラップが小さくなり、薄膜トラン
ジスタの寄生容量を小さくすることが可能になる。これ
により液晶表示装置の特性を向上することが可能にな
る。
【００３０】（３）各層の膜厚のばらつきやエッチング
速度のばらつきの影響によるパターンサイズのばらつき
を低減することが可能になる。
速度のばらつきの影響によるパターンサイズのばらつき
を低減することが可能になる。
【００３１】
【発明の効果】本発明による薄膜トランジスタおよび液
晶表示装置は、ゲート電極のパターン凹凸を利用してチ
ャンネル領域を形成することによって、以下の効果を奏
することができる。
晶表示装置は、ゲート電極のパターン凹凸を利用してチ
ャンネル領域を形成することによって、以下の効果を奏
することができる。
【００３２】（１）チャンネル領域を形成するためのマ
スクが不要となるため、薄膜トランジスタを形成するた
めのマスク枚数を削減できる。よって製造プロセスコス
トを低減することが可能になる。
スクが不要となるため、薄膜トランジスタを形成するた
めのマスク枚数を削減できる。よって製造プロセスコス
トを低減することが可能になる。
【００３３】（２）ソースおよびドレイン領域とゲート
電極の位置が一義的に決まるためソースドレイン領域と
ゲート電極のオーバーラップが小さくなり、薄膜トラン
ジスタの寄生容量を小さくすることが可能になる。これ
により液晶表示装置の特性を向上することが可能にな
る。
電極の位置が一義的に決まるためソースドレイン領域と
ゲート電極のオーバーラップが小さくなり、薄膜トラン
ジスタの寄生容量を小さくすることが可能になる。これ
により液晶表示装置の特性を向上することが可能にな
る。
【００３４】（３）各層の膜厚のばらつきやエッチング
速度のばらつきの影響によるパターンサイズのばらつき
を低減することが可能になる。
速度のばらつきの影響によるパターンサイズのばらつき
を低減することが可能になる。
【図１】本発明の実施例の形態による薄膜トランジスタ
および液晶表示装置用アレイ基板の製造工程を示す断面
概略構成図
および液晶表示装置用アレイ基板の製造工程を示す断面
概略構成図
【図２】従来例の形態による薄膜トランジスタおよび液
晶表示装置用アレイ基板の製造工程を示す断面概略構成
図
晶表示装置用アレイ基板の製造工程を示す断面概略構成
図
１ 金属（１） ２ ゲート絶縁体 ３ 高抵抗半導体 ４ 低抵抗半導体 ５ 金属（２） ６ 平坦化絶縁膜 ７ 透明導電体 ８ 絶縁性基板 ９ 絶縁性基板 １０ 金属（１） １２ ゲート絶縁体 １３ 高抵抗半導体 １４ 低抵抗半導体 １５ 金属（２） １７ 絶縁体 １８ 透明導電体 １９ 絶縁体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺内 正治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 後藤 真志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 森田 幸弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JA44 JB13 JB23 JB24 JB32 JB33 JB38 JB51 JB57 JB58 JB63 JB69 KA05 KA12 KA16 KA18 KB24 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA35 MA37 MA41 NA25 NA27 NA29 PA06 5F110 AA16 CC07 DD02 EE03 EE04 EE06 EE15 EE44 FF03 FF30 GG02 GG15 GG45 HK03 HK04 HK06 HK09 HK16 HK22 HK35 HL07 QQ04
Claims (5)
- 【請求項１】絶縁基板上にある段差形状を有する第一の
膜の上に、膜厚が概ね一定になるように前記段差形状に
依存した第二の膜を被覆し、前記段差形状を被覆しかつ
表面が概ね平坦になるように第三の膜を形成し、上部よ
り均一にエッチングすることにより、前記第二の膜の少
なくとも一部分を露出させることを特徴とする薄膜トラ
ンジスタの製造方法。 - 【請求項２】絶縁基板上にある段差形状を有するゲート
金属膜の上に、膜厚が概ね一定になるように前記段差形
状に依存した絶縁膜および高抵抗半導体および低抵抗半
導体および金属膜を被覆し、前記段差形状を被覆し、か
つ表面が概ね平坦になるように平坦化絶縁膜を形成し、
上部より均一にエッチングすることにより前記高抵抗半
導体の少なくとも一部分を露出させることを特徴とする
薄膜トランジスタの製造方法。 - 【請求項３】透光性を有する絶縁基板を用いることを特
徴とする請求項１または２に記載の薄膜トランジスタの
製造方法。 - 【請求項４】ソースおよびドレイン電極の最上部と高抵
抗半導体膜の最上部が概ね同一の位置にあることを特徴
とする薄膜トランジスタ。 - 【請求項５】ソースおよびドレイン電極の最上部と高抵
抗半導体膜の最上部が概ね同一の位置にある薄膜トラン
ジスタを用いた液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000031405A JP2001223364A (ja) | 2000-02-09 | 2000-02-09 | 薄膜トランジスタおよび製造方法およびそれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000031405A JP2001223364A (ja) | 2000-02-09 | 2000-02-09 | 薄膜トランジスタおよび製造方法およびそれを用いた液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001223364A true JP2001223364A (ja) | 2001-08-17 |
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|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP2001223364A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100404989B1 (ko) * | 2001-10-09 | 2003-11-07 | 엘지.필립스 엘시디 주식회사 | 액티브 매트릭스형 유기전계발광 소자 및 그의 제조방법 |
| KR100592386B1 (ko) | 2003-12-18 | 2006-06-22 | 엘지.필립스 엘시디 주식회사 | 유기전계발광소자 및 그 제조방법 |
| KR101057776B1 (ko) | 2003-12-24 | 2011-08-19 | 엘지디스플레이 주식회사 | 유기전계발광소자 및 그 제조방법 |
| US8604469B2 (en) | 2008-06-05 | 2013-12-10 | Samsung Display Co., Ltd. | Thin film transistor array panel |
-
2000
- 2000-02-09 JP JP2000031405A patent/JP2001223364A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100404989B1 (ko) * | 2001-10-09 | 2003-11-07 | 엘지.필립스 엘시디 주식회사 | 액티브 매트릭스형 유기전계발광 소자 및 그의 제조방법 |
| KR100592386B1 (ko) | 2003-12-18 | 2006-06-22 | 엘지.필립스 엘시디 주식회사 | 유기전계발광소자 및 그 제조방법 |
| KR101057776B1 (ko) | 2003-12-24 | 2011-08-19 | 엘지디스플레이 주식회사 | 유기전계발광소자 및 그 제조방법 |
| US8604469B2 (en) | 2008-06-05 | 2013-12-10 | Samsung Display Co., Ltd. | Thin film transistor array panel |
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