CN105637637A - 半导体装置 - Google Patents

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Abstract

半导体装置(1001)具备：第1晶体管(10A)，其具有第1沟道长度L1和第1沟道宽度W1；以及第2晶体管(10B)，其具有第2沟道长度L2和第2沟道宽度W2，第1晶体管(10A)和第2晶体管(10B)具有由共同的氧化物半导体膜形成的活性层，第1晶体管(10A)是能从漏极电流Isd依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Isd不依赖于栅极电压Vg的电阻体状态的存储晶体管，第1沟道长度L1小于第2沟道长度L2。

Description

半导体装置
技术领域
本发明涉及具备存储晶体管的半导体装置。
背景技术
作为可用作ROM(只读存储器)的存储元件，以往，已提出使用具有晶体管结构的元件(以下，称为“存储晶体管”。)。
例如专利文献1公开了具有MOS晶体管结构的非易失性的存储晶体管。在该存储晶体管中，通过对栅极绝缘膜施加高电场将其绝缘击穿来进行写入。另外，专利文献2公开了利用通过对栅极施加规定的写入电压而产生的阈值电压的变化的存储晶体管。
而另一方面，本申请的申请人在专利文献3中提出了与以往相比能降低消耗功率的新型的非易失性存储晶体管。该存储晶体管的活性层(沟道)使用了金属氧化物半导体，利用由漏极电流产生的焦耳热，能与栅极电压无关且不可逆地变为表现出欧姆电阻特性的电阻体状态。当使用这种存储晶体管时，能使得用于写入的电压比专利文献1、2中的电压低。此外，在本说明书中，将使该存储晶体管的氧化物半导体变为电阻体状态的动作称为“写入”。另外，该存储晶体管在写入后，金属氧化物半导体成为电阻体，因此，不会作为晶体管进行动作，但在本说明书中，在变为电阻体后也称为“存储晶体管”。同样地，在变为电阻体后，也使用构成晶体管结构的栅极电极、源极电极、漏极电极、沟道区域等呼称。
专利文献3记载了将存储晶体管形成于例如液晶显示装置的有源矩阵基板。
现有技术文献
专利文献
专利文献1:美国专利第6775171号说明书
专利文献2:特开平11-97556号公报
专利文献3:国际公开第2013/080784号
发明内容
发明要解决的问题
在具备存储晶体管的有源矩阵基板等半导体装置中，希望进一步提高存储晶体管的写入速度。
本发明的发明人进行了研究，在专利文献3的存储晶体管中，当将写入时对存储晶体管的源极/漏极间施加的电压(写入电压)设定得较大时，能够提高写入速度。然而发现，在向存储晶体管写入时，形成在基板上的其它晶体管的特性有可能产生变动。这可能成为致使半导体装置的可靠性下降的因素。
本发明的实施方式的目的在于，既确保半导体装置的可靠性，又提高存储晶体管的写入速度。
用于解决问题的方案
本发明的实施方式的半导体装置具备：基板；第1晶体管，其支撑于上述基板，具有第1沟道长度L1和第1沟道宽度W1；以及第2晶体管，其支撑于上述基板，具有第2沟道长度L2和第2沟道宽度W2，上述第1晶体管和上述第2晶体管具有由共同的氧化物半导体膜形成的活性层，上述第1晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状态的存储晶体管，上述第1沟道长度L1小于上述第2沟道长度L2。
本发明的另一实施方式的半导体装置具备：基板；第1晶体管，其支撑于上述基板，具有第1沟道长度L1和第1沟道宽度W1；以及第2晶体管，其支撑于上述基板，具有第2沟道长度L2和第2沟道宽度W2，上述第1晶体管和上述第2晶体管具有由共同的氧化物半导体膜形成的活性层，上述第1晶体管是能不可逆地变为漏极电流Isd不依赖于栅极电压Vg的电阻体状态的存储晶体管，上述第1沟道宽度W1大于上述第2沟道宽度W2。
在某实施方式中，上述第1晶体管的沟道长度与沟道宽度之比L1/W1小于上述第2晶体管的沟道长度与沟道宽度之比L2/W2。
在某实施方式中，上述第1晶体管具有：栅极电极；栅极绝缘膜，其覆盖上述栅极电极；活性层，其配置在上述栅极绝缘膜上；源极电极，其以与上述活性层的一部分接触的方式配置在上述活性层上；以及漏极电极，其以与上述活性层的另一部分接触的方式配置在上述活性层上，在从上述基板的法线方向看时，上述活性层中的隔着上述栅极绝缘膜与上述栅极电极重叠且位于上述源极电极与上述漏极电极之间的部分具有U字形状。
在某实施方式中，具备包含上述第1晶体管的存储电路，上述第2晶体管包含构成上述存储电路的晶体管。
在某实施方式中，上述基板具有包含上述第1薄膜的晶体管的电源域区域，上述第2晶体管包含配置于上述电源域区域的构成电路的晶体管。
在某实施方式中，上述第1晶体管的沟道长度L1是配置于上述电源域区域并具有由上述共同的氧化物半导体膜形成的活性层的所有晶体管的沟道长度的最小值以下。
在某实施方式中，上述半导体装置是有源矩阵基板，具备：显示区域，其具有多个像素电极和分别与上述多个像素电极中的对应的像素电极电连接的开关元件；以及周边区域，其配置于上述显示区域以外的区域，具有多个电路，上述第2晶体管包含在上述周边区域中构成上述多个电路的多个晶体管中的至少1个。
在某实施方式中，上述第1晶体管的沟道长度L1是配置于上述周边区域并具有由上述共同的氧化物半导体膜形成的活性层的所有晶体管的沟道长度的最小值以下。
在某实施方式中，上述第2晶体管包含作为上述开关元件发挥功能的晶体管。
在某实施方式中，上述第1晶体管的沟道长度与沟道宽度之比L1/W1为具有由上述共同的氧化物半导体膜形成的活性层的所有晶体管的沟道长度与沟道宽度之比的最小值以下。
在某实施方式中，上述共同的氧化物半导体膜是In-Ga-Zn-O系半导体膜。
在某实施方式中，上述In-Ga-Zn-O系半导体膜包含结晶质部分。
在某实施方式中，在上述第1晶体管中，在上述半导体状态时，在漏极电压的绝对值为0.1V以上10V以下的范围内，存在每单位沟道宽度的漏极电流Ids/W1的绝对值成为1×10-14A/μm以下的微小电流状态的栅极电压的电压范围，在变为上述电阻体状态后，在漏极电压的绝对值为0.1V以上10V以下的范围内，即使在将上述栅极电压设定为上述电压范围内的情况下，上述每单位沟道宽度的漏极电流Ids/W1的绝对值也成为与上述漏极电压对应的1×10-11A/μm以上的电流状态。
在某实施方式中，上述第1晶体管和上述第2晶体管是薄膜晶体管。
在某实施方式中，在上述第1晶体管的上述活性层的上方未形成有机绝缘膜。
在某实施方式中，在上述第2晶体管的上述活性层的上方形成有有机绝缘膜，在上述第1晶体管的上述活性层的上方未形成上述有机绝缘膜。
发明效果
根据本发明的一实施方式，在具备利用了从半导体状态向电阻体状态的变化的存储晶体管以及使用了与存储晶体管共同的氧化物半导体膜的其它晶体管的半导体装置中，能提高存储晶体管的写入速度并且在向存储晶体管写入时抑制其它晶体管的特性下降。因此，既能够确保半导体装置的可靠性，又能够提高存储晶体管的写入速度。
附图说明
图1(a)是示出存储晶体管的写入电压Vds及栅极电压Vgs与写入时间的关系的图，(b)是示出存储晶体管的沟道长度及沟道宽度与写入时间的关系的图，(c)是示出沟道区域的平面形状与写入时间的关系的图。
图2(a)是示出第1实施方式的半导体装置1001的存储晶体管10A和电路用晶体管10B的截面图，(b)和(c)是分别示出存储晶体管10A和电路用晶体管10B的平面图。
图3是例示第1实施方式中的构成存储电路的单个存储单元的图。
图4(a)是第1实施方式的有源矩阵基板1002的平面图，(b)是例示使用了有源矩阵基板1002的显示装置2001的截面图。
图5是例示液晶显示装置2001的块构成的图。
图6(a)～(d)是分别示出构成非易失性存储装置60a～60c的存储单元、液晶显示装置2001的像素电路、栅极驱动器76以及栅极驱动器76中的一级的构成的概略图。
图7是用于说明第1实施方式的半导体装置(有源矩阵基板1002)的制造方法的工序图，(a)和(b)是截面图，(c)是顶视图。
图8是用于说明第1实施方式的半导体装置(有源矩阵基板1002)的制造方法的工序图，(a)和(b)是截面图，(c)是顶视图。
图9是用于说明第1实施方式的半导体装置(有源矩阵基板1002)的制造方法的工序图，(a)和(b)是截面图，(c)是顶视图。
图10是用于说明第1实施方式的半导体装置(有源矩阵基板1002)的制造方法的工序图，(a)和(b)是截面图，(c)是顶视图。
图11(a)和(b)是例示第1实施方式的半导体装置(集成电路)2002的电路框图和示出半导体装置的一部分的截面图。
图12(a)是示出存储晶体管10A的初始状态(半导体状态)时的Ids-Vgs特性的图，(b)是存储晶体管10A的初始状态时的Ids-Vds特性的图。
图13(a)是示出存储晶体管10A的电阻体状态时的Ids-Vgs特性的图，(b)是示出存储晶体管10A的电阻体状态时的Ids-Vds特性的图。
图14是将写入前后的存储晶体管10A在Vgs＝0V的情况下的原点附近的Ids-Vds特性放大示出的图。
图15是将写入前后的存储晶体管10A的Ids-Vgs特性重叠示出的图。
图16是示出写入前后的存储晶体管10A的微分电阻(dVds/dIds，单位:Ωμm)与漏极电压Vds的关系的图。
图17示出存储晶体管10A的写入时间(单位:毫秒)与单位漏极电流(单位:A/μm)的关系的一例。
图18(a)和(b)是例示第1实施方式中的其它存储晶体管的构成的平面图和截面图。
图19(a)和(b)分别是示出第2实施方式的半导体装置的存储晶体管10A的平面图和截面图。
图20是用于说明第2实施方式的半导体装置(有源矩阵基板1003)的制造方法的工序图，(a)和(b)是截面图，(c)是顶视图。
图21是用于说明第2实施方式的半导体装置(有源矩阵基板1003)的制造方法的工序图，(a)和(b)是截面图，(c)是顶视图。
图22是用于说明第2实施方式的半导体装置(有源矩阵基板1003)的制造方法的工序图，(a)和(b)是截面图，(c)是顶视图。
图23是用于说明第2实施方式的半导体装置(有源矩阵基板1003)的制造方法的工序图，(a)和(b)是截面图，(c)是顶视图。
图24(a)和(b)分别是示出第3实施方式的半导体装置的存储晶体管10A的平面图和截面图。
图25是用于说明第3实施方式的半导体装置(有源矩阵基板1004)的制造方法的工序图，(a)和(b)是截面图，(c)是顶视图。
图26是用于说明第3实施方式的半导体装置(有源矩阵基板1004)的制造方法的工序图，(a)和(b)是截面图，(c)是顶视图。
图27是用于说明第3实施方式的半导体装置(有源矩阵基板1004)的制造方法的工序图，(a)和(b)是截面图，(c)是顶视图。
图28(a)和(b)是例示本发明的实施方式中的其它存储晶体管的构成的平面图和截面图。
图29是(a)～(c)例示本发明的实施方式中的其它半导体装置的构成的截面图。
具体实施方式
本发明的发明人对于在专利文献3所公开的具备存储晶体管的半导体装置中既能抑制形成在同一基板上的其它晶体管的特性下降又能提高存储晶体管的写入速度的构成反复进行了研究。
本发明的发明人首先调查了存储晶体管的写入速度与写入电压的关系。
图1(a)是示出存储晶体管的写入电压Vds及栅极电压Vgs与写入时间的关系的图。横轴表示写入时的栅极电压Vgs，纵轴表示写入时间。此外，栅极电压Vgs是指栅极-源极间的电压，写入电压Vds是指写入时对源极-漏极间施加的电压。另外，“写入时间”是指在对存储晶体管施加规定的栅极电压Vgs和写入电压Vds而有漏极电流(写入电流)流动的状态下，到存储晶体管的金属氧化物半导体变为电阻体为止所需要的时间。
从图1(a)所示的结果可知，写入电压Vds越大，则写入时间越短，即写入速度越高。然而，在与存储晶体管同一基板上使用与存储晶体管共同的氧化物半导体膜形成有其它薄膜晶体管的情况下，当对存储晶体管施加较高的写入电压Vds时，其它薄膜晶体管也有可能产生写入的反应(沟道区域的低电阻化)，特性发生变动。
因此，本发明的发明人对于不使写入电压大幅增大地提高写入速度的构成也进行了研究。此外，存储晶体管的写入速度并不仅仅依赖于写入时沟道区域所产生的焦耳热的产生量。即使焦耳热的产生量相同，也能更高效地利用焦耳热，使沟道区域的低电阻化所需要的时间(写入时间)缩短。
图1(b)是示出在将写入时的栅极电压Vgs和写入电压Vds设为恒定(Vgs＝30V，Vds＝30V)的情况下的存储晶体管的沟道长度L及沟道宽度W与写入时间的关系的图。横轴表示存储晶体管的沟道宽度W，纵轴表示写入时间。
从图1(b)所示的结果可知，沟道长度L越短，则写入时间越短。考虑这是因为，除了在写入时流到源极-漏极间的电流(写入电流)Ipp会变大，焦耳热的产生量会增加以外，还能够将焦耳热更高效地用于沟道区域的特性变化。
另外可知，沟道宽度W越大，则写入时间越短。考虑这是因为，除了写入电流Ipp会变大而焦耳热的产生量会增加以外，还能够提高沟道区域的中央部分(沟道宽度方向的中央部分)的温度，能够将沟道区域的至少位于中央的部分更高效地导体化。
在此，为了既提高存储晶体管的写入速度，又抑制由于向存储晶体管写入而导致其它薄膜晶体管产生的特性变动，优选存储晶体管的写入反应在更短的写入时间且更低的写入电压时产生。另一方面，优选其它薄膜晶体管的写入反应与存储晶体管的写入反应相比，仅在足够长的写入时间且足够高的写入电压时产生。
当从这样的观点出发研究图1所示的结果时，能得到如下见解。
(1)如果使存储晶体管的沟道长度小于其它薄膜晶体管的沟道长度，则既能够抑制其它薄膜晶体管的特性变动，又能够改善存储晶体管的写入速度。
(2)使存储晶体管的沟道宽度大于其它薄膜晶体管的沟道宽度，也能得到与(1)同样的效果。
(3)更优选地，使存储晶体管的沟道长度与沟道宽度之比小于其它薄膜晶体管的沟道长度与沟道宽度之比。由此，能够更可靠地抑制其它薄膜晶体管的特性变动。
图1(a)和(b)所示的结果是使用从基板的法线方向看时沟道区域为矩形的存储晶体管进行了研究的结果，但在沟道区域的平面形状为矩形以外的情况下也表现出同样的倾向。
而且，本发明的发明人发现，根据存储晶体管的元件结构的不同，写入特性也会变化。例如，当存储晶体管具有容易产生焦耳热的结构或者不易使所产生的焦耳热扩散的结构时，能够实现更高的写入特性。作为一例，能利用沟道区域的平面形状，进一步高效地利用焦耳热，实现写入时间的缩短。
图1(c)是示出沟道区域的平面形状与写入时间的关系的图。横轴表示栅极电压Vgs和写入电压Vds(其中，设Vgs＝Vds)，纵轴表示写入时间。在此，关于沟道区域的平面形状为矩形的存储晶体管和沟道区域的平面形状为U字形的存储晶体管，调查了写入时间。此外，这些存储晶体管的沟道宽度和沟道长度设为相等，另外，沟道区域的平面形状以外的构成(活性层的厚度、栅极绝缘膜的材料、厚度等)也设为相同。
从图1(c)所示的结果可知，通过将沟道区域设为U字形，与矩形的情况相比，能够将由写入电流产生的焦耳热更高效地用于写入。考虑其理由如下。在形成U字形的沟道区域的情况下，从基板的法线方向看时，会成为漏极电极和源极电极中的一方被另一方包围的结构。因此，被包围的一方的电极侧电流密度变高，与另一方的电极侧相比产生较大的焦耳热。其结果是，利用焦耳热的氧化物半导体的低电阻化加快，促进写入动作。此外，沟道区域的平面形状不限于U字形，只要是具有局部电流密度变高这样的形状，就会呈现出同样的效果。
因此，通过不仅将沟道长度或沟道宽度设定为如上述(1)～(3)这样，还使存储晶体管与其它晶体管之间在沟道区域的平面形状上不同，能够进一步提高存储晶体管的写入速度且更有效地抑制其它晶体管的因写入而产生的特性变动，这一点得到了确认。例如，如果从基板的法线方向看时，存储晶体管的沟道区域为U字形，其它晶体管的沟道区域为矩形，则能够将存储晶体管与其它晶体管的写入时间的差进一步扩大，得到更显著的效果。
本发明的发明人基于上述的见解，发现了能够使存储晶体管的写入在规定的写入时间内完成并且使其它晶体管的写入时间足够长的构成，达到了本发明。
以下，参照附图来具体说明本发明的半导体装置的实施方式。
(第1实施方式)
在本发明的半导体装置的第1实施方式中，在同一基板上具备第1薄膜晶体管和第2薄膜晶体管。第1薄膜晶体管是作为存储元件发挥功能的存储晶体管。第2薄膜晶体管不作为存储元件发挥功能，是构成电路的晶体管。在本说明书中，将这样的晶体管称为“电路用晶体管”，与存储晶体管区别开。
图2(a)是示出本实施方式的半导体装置1001的存储晶体管(第1薄膜晶体管)10A和电路用晶体管(第2薄膜晶体管)10B的截面图。图2(b)和(c)分别是存储晶体管10A和电路用晶体管10B的平面图。图2(a)示出沿着图2(b)的I-I’线和图2(c)的II-II’线的截面结构。
半导体装置1001具备：基板1；存储晶体管10A，其支撑于基板1；以及电路用晶体管10B，其支撑于基板1。电路用晶体管10B只要是构成电路的电路元件即可，其用途没有限定。这些晶体管10A、10B具有由共同的氧化物半导体膜形成的活性层(氧化物半导体层)7A、7B。
存储晶体管10A是能从漏极电流Ids依赖于栅极电压Vgs的状态(称为半导体状态。)不可逆地变为漏极电流Ids不依赖于栅极电压Vgs的状态(称为电阻体状态。)的非易失性存储元件。漏极电流Ids是流过存储晶体管10A的源极-漏极间的电流，栅极电压Vgs是栅极-源极间的电压。
上述的状态变化例如是通过对半导体状态(初始状态)的存储晶体管10A的源极-漏极间施加规定的写入电压Vds而产生的。通过施加写入电压Vds，活性层7A中的形成沟道的部分(沟道区域)7cA会流过电流，产生焦耳热。由于该焦耳热，活性层7A中的沟道区域7cA被低电阻化。其结果是，不依赖于栅极电压Vgs，而成为表现出欧姆电阻特性的电阻体状态。虽然氧化物半导体的低电阻化产生的原因目前仍在探究中，但考虑这是因为，焦耳热导致氧化物半导体中所包含的氧扩散到沟道区域7cA的外部，从而，沟道区域7cA中的氧欠缺增加而产生作为载流子的电子。此外，能产生这样的状态变化的存储晶体管已记载于本申请的申请人的专利文献3、作为本申请的申请人的未公开的专利申请的特愿2012-137868号和特愿2012-231480号。为了参考，本说明书援引它们的全部公开内容。
在本实施方式中，存储晶体管10A的沟道长度L1小于电路用晶体管10B的沟道长度L2(L1＜L2)。除此以外或者在此基础上，存储晶体管10A的沟道宽度W1也可以大于电路用晶体管10B的沟道宽度W2(W1＞W2)。
在半导体装置1001中，存储晶体管10A和电路用晶体管10B的沟道长度或者沟道宽度如上述这样设定。因此，如参照图1所述，在向存储晶体管10A写入时既能抑制电路用晶体管10B的特性发生变动，又能提高存储晶体管10A的写入速度。
更优选地，存储晶体管的沟道长度与沟道宽度之比L1/W1设定为小于电路用晶体管的沟道长度与沟道宽度之比L2/W2。由此，能够更可靠地抑制因写入动作所致的电路用晶体管10B的特性变动。
因此，根据本实施方式，例如，即使在对存储晶体管和其它薄膜晶体管施加相同电压而有漏极电流流过的情况下，也能使存储晶体管中的写入动作完成而使其转变为电阻体状态，并且使其它薄膜晶体管的写入动作不完成，而使其它薄膜晶体管维持初始的半导体状态。当在存储晶体管的写入动作完成的时点将漏极电流切断时，能够仅使存储晶体管转变为电阻体状态。
写入动作后的存储晶体管10A是半导体状态或者电阻体状态。半导体装置1001也可以具有多个存储晶体管10A。在该情况下，写入后的多个存储晶体管10A例如包含半导体状态的存储晶体管和电阻体状态的存储晶体管。此外，即使在具有多个存储晶体管10A的情况下，也优选各存储晶体管10A的沟道长度或者沟道宽度如上述这样设定。
在此，说明各晶体管10A、10B的更具体的结构。
存储晶体管10A具有：活性层7A，其由氧化物半导体膜形成；栅极电极3A；栅极绝缘膜5，其位于活性层7A与栅极电极3A之间；源极电极9sA，其以与活性层7A的一部分接触的方式配置；以及漏极电极9dA，其以与活性层7A的另一部分接触的方式配置。在从基板1的法线方向看时，活性层7A的至少一部分以隔着栅极绝缘膜5与栅极电极3A重叠的方式配置。此外，只要活性层7A与源极电极9sA及漏极电极9dA是电连接的即可，也可以不直接接触。活性层7A中的与源极电极9sA接触的区域(或者电连接的区域)称为“源极接触区域”，与漏极电极9dA接触的区域(或者电连接的区域)称为“漏极接触区域”。在从基板1的法线方向看时，隔着栅极绝缘膜5与栅极电极3A重叠且位于活性层7A中的源极接触区域与漏极接触区域之间的区域为沟道区域7cA。在本说明书中，将沟道区域7cA的沟道方向的长度称为沟道长度L1，将沟道区域7cA的与沟道方向正交的方向的长度称为沟道宽度W1。
在本实施方式中，整个活性层7A与栅极电极3A重叠，活性层7A与源极电极9sA及漏极电极9dA直接接触。在这种情况下，存储晶体管10A的沟道长度L1与从基板1的法线方向看时活性层7A上的源极电极9sA与漏极电极9dA的间隙部分的沟道方向的长度相当。沟道宽度W1与上述间隙部分的与沟道方向正交的方向的长度相当。
另外，在图示的例子中，在从基板1的法线方向看时，漏极电极9dA和源极电极9sA中的一方电极(在此为漏极电极9dA)在活性层7A上具有凹部，另一方电极(在此为源极电极9sA)与漏极电极9dA之间空开间隔配置在漏极电极9dA的凹部内。因此，位于源极电极9sA和漏极电极9dA之间的沟道区域7cA具有U字形状。在这种情况下，如图2(b)所示，位于源极电极9sA与漏极电极9dA之间的间隙部分的宽度是沟道长度L1。另外，沟道区域7cA中的离源极电极9sA的距离与离漏极电极9dA的距离相等的线的长度(源极电极9sA与漏极电极9dA在活性层7A上的相隔距离的2等分点相连而成的线的长度)是沟道宽度W1。
电路用晶体管10B具有：活性层7B，其由与活性层7A共同的氧化物半导体膜形成；栅极电极3B；栅极绝缘膜5，其位于活性层7B与栅极电极3B之间；源极电极9sB，其以与活性层7B的一部分接触的方式配置；以及漏极电极9dB，其以与活性层7A的另一部分接触的方式配置。在从基板1的法线方向看时，栅极电极3B以与活性层7B的至少一部分重叠的方式配置。与上述的存储晶体管10A同样地，活性层7B具有与源极电极9sB接触(或者电连接)的源极接触区域、与漏极电极9dB接触(或者电连接)的漏极接触区域以及沟道区域7cB。沟道区域7cB是从基板1的法线方向看时隔着栅极绝缘膜5与栅极电极3B重叠且位于活性层7B中的源极接触区域与漏极接触区域之间的区域。在图示的例子中，电路用晶体管10B的沟道长度L2是活性层7B上的源极电极9sB与漏极电极9dB的间隙部分的沟道方向的长度，沟道宽度W2是间隙部分的与沟道方向正交的方向的长度。
在本实施方式中，存储晶体管10A的沟道区域7cA是U字形状，电路用晶体管10B的沟道区域7cB是矩形。由此，在存储晶体管10A中，能够将由写入电流产生的焦耳热更高效地用于沟道区域7cA的低电阻化(写入)。另外，无需增大活性层7A的大小，就能够将沟道宽度W1扩大。因此，能够将存储晶体管10A与电路用晶体管10B的写入速度的差进一步扩大。因此，能够更可靠地抑制由于向存储晶体管10A写入而导致的电路用晶体管10B的特性变动。
在本实施方式中，存储晶体管10A和电路用晶体管10B的栅极电极3A、3B是由共同的栅极用导电膜形成的。另外，存储晶体管10A的栅极绝缘膜5延伸设置至电路用晶体管10B，也作为电路用晶体管10B的栅极绝缘膜发挥功能。存储晶体管10A和电路用晶体管10B的源极电极9sA、9sB和漏极电极9dA、9dB是由共同的源极用导电膜形成的。由此，能够利用共同的工艺形成电路用晶体管10B和存储晶体管10A，因此，能够减少制造工序数。
此外，在图2所示的例子中，存储晶体管10A的沟道区域7cA的平面形状是U字形，但也可以是矩形。同样地，电路用晶体管10B的沟道区域7cB的平面形状是矩形，但也可以是U字形。另外，存储晶体管10A和电路用晶体管10B不限于底栅结构，也可以具有顶栅结构。不过，当存储晶体管10A和电路用晶体管10B具有同样的结构时，就能够利用共同的工艺形成这些晶体管10A、10B。
成为存储晶体管10A和电路用晶体管10B的活性层7A、7B的氧化物半导体膜例如是In-Ga-Zn-O系半导体膜。在此，In-Ga-Zn-O系半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga和Zn的比例(组分比)没有特别限定，例如包含In:Ga:Zn＝2:2:1、In:Ga:Zn＝1:1:1、In:Ga:Zn＝1:1:2等。在本实施方式中，活性层7A、7B也可以是以例如In:Ga:Zn＝1:1:1的比例含有In、Ga、Zn的In-Ga-Zn-O系半导体层。
具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与a-SiTFT相比超过20倍)和低漏电流(与a-SiTFT相比不到100分之1)。如果使用具有In-Ga-Zn-O系半导体层的TFT，则能大幅削减显示装置的消耗功率。
In-Ga-Zn-O系半导体可以是非晶态的，也可以包含结晶质部分。作为结晶质In-Ga-Zn-O系半导体，也可以使用c轴与层面大致垂直地取向的结晶质In-Ga-Zn-O系半导体。这样的In-Ga-Zn-O系半导体的结晶结构例如已公开于特开2012-134475号公报。为了参考，本说明书援引特开2012-134475号公报的全部公开内容。
作为氧化物半导体膜，也可以是取代In-Ga-Zn-O系半导体而使用能利用焦耳热产生低电阻化的其它半导体膜。可以使用含有例如NiO、SnO2、TiO2、VO2、In2O3、SrTiO3的半导体膜。或者，还能够使用Zn-O系半导体(ZnO)、In-Zn-O系半导体(IZO(注册商标))、Zn-Ti-O系半导体(ZTO)、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO)、In-Ga-Sn-O系半导体等。而且，还可以使用向这些氧化物半导体添加了各种杂质而成的膜。
＜存储晶体管10A的动作＞
存储晶体管10A通过例如对半导体状态(初始状态)分配逻辑值“0”，对电阻体状态分配逻辑值“1”，而能用于非易失性地存储信息的存储电路。以下，说明使用了存储晶体管10A的存储电路的构成和动作的一例。存储电路具有1个或者多个存储单元。
图3是例示构成存储电路的单个存储单元的图。存储单元例如具有：存储晶体管10A；以及与存储晶体管10A串联连接的存储单元选择用的晶体管(称为“选择晶体管”。)10D。存储电路例如具有使多个存储单元矩阵状排列的构成。
选择晶体管10D的结构没有特别限定，但也可以具有由与存储晶体管10A的活性层相同的氧化物半导体膜形成的活性层。由此，能够利用共同的工艺简便地制造存储晶体管10A和选择晶体管10D。在这种情况下，图2所示的电路用晶体管10B例如可以是选择晶体管10D。
在图3所示的存储单元中，通过对选择晶体管10D施加栅极电压使其成为导通状态，能进行向存储晶体管10A的写入或者读出动作。
向存储晶体管10A的写入能够通过在期间(写入时间)Tpp的这段时间对存储晶体管10A的栅极电极施加规定的栅极电压Vg且对漏极电极施加规定的写入电压Vpp来进行。在这段时间，选择晶体管10D的源极电极连接到固定电压(例如接地电位)。由此，在期间Tpp的这段时间，写入电流Ipp流过存储晶体管10A的沟道区域。由于由写入电流Ipp产生的焦耳热，构成沟道区域的氧化物半导体的化学组分比会变化，沟道区域成为低电阻化的电阻体状态。
存储晶体管10A的读出能够通过以下方式进行：通过对存储晶体管10A的源极-漏极间施加规定的电压调查流过的电流(读出电流)的栅极电压依赖性。具体地说，当将流到处于半导体状态的存储晶体管10A的读出电流设为It时，能够利用读出时的读出电流Ir与电流It之比容易地判别。此外，当将读出时的栅极电压Vgs设定为规定的电压范围内(例如约0.5V以下)时，读出电流It与读出电流Ir的差较大，因此，能够更容易地判别存储晶体管10A的状态。
＜半导体装置的构成＞
本实施方式能广泛应用于具备存储电路的电子设备。本实施方式的半导体装置只要是至少具备存储晶体管10A和电路用晶体管10B各1个即可，其用途、构成没有限定。例如，也可以是非易失性半导体存储装置、集成电路(IC，LSI)、液晶显示装置、有机EL显示装置等各种显示装置、各种显示装置所使用的有源矩阵基板。
在将本实施方式应用于在同一基板上具有多个电源域区域的电子设备的情况下，电路用晶体管10B也可以是配置在包含存储晶体管10A的电源域区域内的薄膜晶体管。此处所说的“电源域区域”，是指施加相同电压的区域。
此外，在上述电源域区域内，作为电路元件，也可以形成有具有由与存储晶体管10A的活性层共同的氧化物半导体膜形成的活性层的多个薄膜晶体管。在该情况下，存储晶体管10A的沟道长度L1也可以是上述的多个薄膜晶体管的沟道长度的最小值以下。更优选不到最小值。由此，在对存储晶体管10A施加了写入电压时，能够更有效地抑制同一电压可能施加到的所有晶体管的特性变动。另外，如果存储晶体管10A的沟道长度与沟道宽度之比L1/W1设定为上述的多个薄膜晶体管的沟道长度与沟道宽度之比的最小值以下(更优选不到最小值)，则能得到更显著的效果。
在将本实施方式应用于显示装置的有源矩阵基板的情况下，也可以在有源矩阵基板的显示区域以外的区域(周边区域)设置包含存储晶体管10A的存储电路。在该情况下，电路用晶体管10B也可以是构成设置于周边区域的驱动电路等周边电路的电路用晶体管。
另外，在周边区域内，作为电路元件，也可以形成有具有由与存储晶体管10A的活性层共同的氧化物半导体膜形成的活性层的多个薄膜晶体管。在该情况下，存储晶体管10A的沟道长度L1也可以是上述的多个薄膜晶体管的沟道长度的最小值以下并优选不到最小值。由此，在对存储晶体管10A施加了写入电压时，能够更有效地抑制周边区域内的所有薄膜晶体管的特性变动。另外，如果存储晶体管10A的沟道长度与沟道宽度之比L1/W1设定为上述的多个薄膜晶体管的沟道长度与沟道宽度之比的最小值以下并优选不到最小值，则能得到更显著的效果。
以下，参照附图来说明本实施方式的半导体装置的更具体的构成。
＜1.有源矩阵基板的构成＞
本实施方式能应用于例如液晶显示装置所使用的有源矩阵基板。
图4(a)是示出有源矩阵基板1002的一部分的平面图。有源矩阵基板1002具有：包含多个像素101的显示区域100；以及显示区域以外的区域(周边区域)200。
在显示区域100的各像素101中，形成有作为开关元件的薄膜晶体管(称为“像素用晶体管”。)10C。虽然未图示，但在周边区域200中，构成显示装置的多个电路(存储电路、驱动电路等)的至少一部分单片地形成。将形成于周边区域200的电路称为“周边电路”。
在本实施方式中，存储晶体管10A用于例如形成于周边区域200的存储电路。另外，电路用晶体管10B是构成某一周边电路例如驱动电路的薄膜晶体管。此外，电路用晶体管10B也可以是设置于各像素的像素用晶体管10C。
在各像素101中设置有：源极配线S，其沿着像素的列方向延伸；栅极配线G，其沿着像素的行方向延伸；以及像素电极19。像素用晶体管10C配置在源极配线S与栅极配线G的交叉点附近。在图示的例子中，在像素101中设置有由与栅极配线G相同的导电膜形成的电容配线CS。在电容配线CS上配置有电容部20。
在周边区域200中设置有用于将栅极配线G或者源极配线S与外部配线连接的多个端子部201。源极配线S延伸至显示区域100的端部而连接到源极连接部9sg。源极连接部9sg电连接到由与栅极配线G相同的膜形成的栅极连接部3sg。将该连接部称为“源极/栅极连接部”30。栅极连接部3sg延伸至周边区域200而经由端子部(源极端子)201连接到例如源极驱动器(未图示)。另一方面，虽然未图示，但栅极配线G也延伸至周边区域200而经由端子部(栅极端子)连接到例如栅极驱动器(未图示)。
在周边区域200中单片地形成有包含存储电路的多个周边电路(未图示)。也可以形成有例如栅极驱动器、源极驱动器等驱动电路和连接到各驱动电路的存储电路。存储电路包含图2所示的存储晶体管10A，存储电路或者其它周边电路包含图2所示的电路用晶体管10B。另外，形成于周边区域200的存储晶体管10A及电路用晶体管10B与形成于显示区域100的像素用晶体管10C也可以具有由共同的氧化物半导体膜形成的活性层。在该情况下，这些晶体管10A～10C能利用共同的工艺来制造。
有源矩阵基板1002能应用于液晶显示装置等显示装置。例如，如图4(b)所示，液晶显示装置具备有源矩阵基板1002、表面具有相对电极42的相对基板41以及配置在它们之间的液晶层43。利用像素电极19和相对电极42按每个像素对液晶层43施加电压，由此，进行显示。
图5是例示使用了有源矩阵基板1002的液晶显示装置2001的块构成的图。图6(a)～(d)是分别示出构成非易失性存储装置60a～60c的存储单元、液晶显示装置2001的像素电路、栅极驱动器76以及栅极驱动器76中的一级的构成的概略图。
液晶显示装置2001具有包含多个像素的显示部71。显示部71与有源矩阵基板1002的显示区域100(图4(a))对应。在本实施方式中，在显示部71中，多个像素电路70矩阵状排列。这些像素电路70利用源极线SL1～SLk、栅极线GL1～GLj以及辅助电容线CSL1～CSLj相互连接。
如图6(b)所示，各像素电路70具有像素用晶体管10C、液晶电容Clc、辅助电容Cs。像素用晶体管10C的源极电极与源极配线S链接，栅极电极与栅极配线G连接，漏极电极与像素电极(未图示)连接。由像素电极和共用电极COM形成了液晶电容Clc，由像素电极和电容配线CS形成了辅助电容Cs。
液晶显示装置2001还具备：与源极配线S电连接的源极驱动器75；与栅极配线G电连接的栅极驱动器76；与电容配线CS电连接的CS驱动器77；以及驱动共用电极的共用电极驱动电路74。这些驱动电路75、76、77、74与控制定时或施加到源极配线S、栅极配线G、电容配线CS和共用电极的电压的显示控制电路73以及对这些电路供应电源的电源电路(未图示)连接。而且，源极驱动器75、栅极驱动器76和显示控制电路73分别连接到非易失性存储装置60a、60b、60c。非易失性存储装置60a、60b、60c连接到共用存储器控制电路部61。
非易失性存储装置60a、60b、60c例如具有多个存储单元阵列状排列的构成。存储单元包含存储晶体管10A。存储单元也可以具有参照图3所述的构成。或者，也可以如图6(a)所例示的那样，取代图3所示的选择晶体管10D而具有并联连接的2个或者2个以上选择晶体管10D、10E。
非易失性存储装置60a存储有显示面板的构成信息、固有ID等。这些存储于非易失性存储装置60a的信息由显示控制电路73参照，基于这些信息进行详细的显示控制方法的切换或者控制参数的最佳化。另外，固有ID等能从与显示面板连接的系统侧查询，用于显示面板的判别、最佳的驱动方法的选择等。显示控制电路73基于非易失性存储装置60a所存储的信息切换用于显示控制的电路，实现最佳显示的显示控制。
非易失性存储装置60b存储有栅极驱动器的冗余救济信息等栅极驱动器的驱动所需要的构成参数的信息。同样地，非易失性存储装置60c存储有源极驱动器的冗余救济信息等源极驱动器的驱动所需要的构成参数的信息。
非易失性存储装置60a、60b、60c的至少一部分和设置在显示部71以外的电路73、74、75、76、77、61的至少一部分单片地形成于有源矩阵基板1002的周边区域200(图4(a))。
在本实施方式中，例如栅极驱动器76单片地形成于有源矩阵基板。例如，如图6(c)所示，栅极驱动器76包括具有多级的移位寄存器410。在显示部71中形成有例如i行×j列的像素矩阵的情况下，以与这些像素矩阵的各行以1对1对应的方式具有i级双稳态电路。
如图6(d)所示，移位寄存器410所包含的双稳态电路(移位寄存器410中的1级的构成)具备：10个薄膜晶体管MA、MB、MI、MF、MJ、MK、ME、ML、MN和MD；以及电容器CAP1。另外，该双稳态电路具备接收第1时钟CKA的输入端子、接收第2时钟CKB的输入端子、接收第3时钟CKC的输入端子、接收第4时钟CKD的输入端子、接收置位信号S的输入端子、接收复位信号R的输入端子、接收清除信号CLR的输入端子以及输出状态信号Q的输出端子。
在本实施方式中，例如，图6(d)所示的双稳态电路所包含的多个薄膜晶体管与非易失性存储装置60a～60c中的任一个所包含的存储晶体管10A具有由共同的氧化物半导体膜形成的活性层。双稳态电路所包含的薄膜晶体管中的至少1个与图2所示的电路用晶体管10B相当，并优选全部与图2所示的电路用晶体管10B相当。而且，存储晶体管10A的沟道长度(或者沟道长度/沟道宽度)也可以是图6(d)所示的双稳态电路所包含的多个薄膜晶体管和像素用晶体管10C的沟道长度(或者沟道长度/沟道宽度)的最小值以下，并优选不到最小值。
此外，在此以栅极驱动器76为例进行了说明，但在包含薄膜晶体管的其它电路单片地形成的情况下也是同样的。显示控制电路73、共用电极驱动电路74、源极驱动器75和CS驱动器77的详细电路构成与公知的液晶显示装置的构成是大致同样的，因此省略详细的说明。
在本实施方式中，只要构成单片地形成的电路的薄膜晶体管中的至少1个是与参照图2所述的电路用晶体管10B相当即可。优选地，在有源矩阵基板1002上，在处于与包含存储晶体管10A的电路相同的电源域区域的所有电路(连接到同一电源电路的电路)中，作为电路元件发挥功能的所有薄膜晶体管与电路用晶体管10B相当。而且，像素用晶体管10C也可以是电路用晶体管10B。此外，上述电路的一部分也可以形成在外置于有源矩阵基板1002的其它基板上。
接着，参照附图来说明有源矩阵基板1002的制造方法的一例。
图7～图10是用于说明有源矩阵基板1002的制造方法的工序图，各图的(a)和(b)是截面图，(c)是顶视图。在这些图中，分别示出有源矩阵基板1002的形成存储晶体管10A的区域R(10A)、形成电路用晶体管10B的区域R(10B)、形成电容部20的区域R(20)、形成栅极/源极接触部30的区域R(30)以及形成栅极/源极交叉部40的区域R(40)。栅极/源极交叉部40是指由与栅极配线或者栅极配线相同的导电膜形成的导电层和由与源极配线或者源极配线相同的导电膜形成的导电层隔着绝缘层交叉的部分。此外，在这些图中，为了方便，将晶体管10A、10B、电容部20等的形成区域并排示出，但这些形成区域的配置不限于图示的配置。
首先，在基板1上，通过例如溅射法形成栅极用导电膜，通过周知的干式蚀刻法将其图案化。由此，如图7(a)～图7(c)所示，在栅极/源极接触部形成区域R(30)中形成栅极连接部3sg，在栅极/源极交叉部形成区域R(40)中形成栅极配线G，在存储晶体管形成区域R(10A)中形成栅极电极3A，在电容部形成区域R(20)中形成电容配线CS，在电路用晶体管形成区域R(10B)中形成栅极电极3B。将包含由栅极用导电膜形成的这些配线和电极的层称为“栅极配线层”。
作为基板1，能够使用例如玻璃基板等透明绝缘性的基板。作为栅极用导电膜，也可以使用：例如铝(Al)、铬(Cr)、铜(Cu)、钽(Ta)、钛(Ti)、钼(Mo)或者钨(W)等的单层膜；将它们层叠2层以上的层叠膜；或者以上述的金属元素中的2种以上的元素为成分的合金膜。例如，能够使用从基板1侧依次具有Ti膜、Al膜和Ti膜的3层膜(Ti/Al/Ti)、依次具有Mo膜、Al膜和Mo膜的3层膜(Mo/Ti/Mo)等。在本实施方式中，作为一例，使用从基板1依次具有厚度为10～100nm的Ti膜、厚度为50～500nm的Al膜以及厚度为50～300nm的Ti膜的3层膜(Ti/Al/Ti)。
此后，以覆盖栅极配线层的方式形成栅极绝缘膜5。栅极绝缘膜5通过例如等离子体CVD法、溅射法等来形成。作为栅极绝缘膜5，也可以使用从例如氧化硅膜(SiO2)、氮化硅膜(SiN)、氧化氮化硅膜(SiNO)、氮化氧化硅膜(SiON)、氧化铝(Al2O3)、氧化钽(Ta2O5)中选择的单层或者2层以上的层叠膜。在本实施方式中，作为一例，使用从基板1侧依次具有厚度为100～500nm的SiN膜和厚度为20～100nm的SiO2膜的2层膜。
然后，在栅极绝缘膜5上通过例如溅射法形成氧化物半导体膜(厚度:例如20～200nm)后，通过周知的湿式蚀刻法进行氧化物半导体膜的图案化。由此，如图8(a)～图8(c)所示，在存储晶体管形成区域R(10A)中形成活性层7A，在电路用晶体管形成区域R(10B)中形成活性层7B。活性层7A、7B分别以隔着栅极绝缘膜5与对应的栅极电极3A、3B重叠的方式配置。在此，使栅极电极3A、3B的沟道方向的宽度大致相等，使活性层7A的沟道方向的宽度小于活性层7B的沟道方向的宽度。例如，也可以如图所示，使活性层7A的沟道方向的宽度小于栅极电极3A的沟道方向的宽度，使活性层7B的沟道方向的宽度大于栅极电极3B的沟道方向的宽度。通过这样的构成，能够不使栅极电极3A、3B与源极/漏极电极重叠的部分所形成的寄生电容增大，而分别形成沟道长度不同的晶体管结构。
作为氧化物半导体膜，能够使用例如含有In、Ga和Zn的氧化物半导体膜。在本实施方式中，使用In-Ga-Zn-O系的非晶态氧化物半导体膜(厚度:例如20～200nm)。该半导体膜是n型的金属氧化物半导体，在低温下形成。In-Ga-Zn-O系氧化物半导体膜中的各金属元素的组分比In:Ga:Zn例如是1:1:1。即使以该组分比为基准调整组分比，也会取得本发明的效果。
然后，在栅极绝缘膜5和活性层7A、7B上，通过例如溅射法形成源极用导电膜，通过周知的干式蚀刻法进行源极用导电膜的图案化。由此，如图9(a)～图9(c)所示，在栅极/源极接触部形成区域R(30)中形成源极连接部9sg，在栅极/源极交叉部形成区域R(40)中形成源极配线S，在存储晶体管形成区域R(10A)中形成源极电极9sA和漏极电极9dA，在电容部形成区域R(20)中形成电容电极9cs，在电路用晶体管形成区域R(10B)中形成源极电极9sB和漏极电极9dB。将包含由源极用导电膜形成的这些配线和电极的层称为“源极配线层”。
在存储晶体管形成区域R(10A)和电路用晶体管形成区域R(10B)中，源极电极9sA与漏极电极9dA相互电分离且以分别与活性层7A的一部分接触的方式配置。同样地，源极电极9sB与漏极电极9dB相互电分离且以分别与活性层7B的一部分接触的方式配置。活性层7A、7B中的与对应的栅极电极3A、3B重叠且位于源极电极9sA、9sB与漏极电极9dA、9dB之间的区域成为沟道区域7cA、7cB。在本实施方式中，例如，在存储晶体管形成区域R(10A)中，以从基板1的法线方向看时沟道区域7cA为U字形的方式配置源极电极9sA和漏极电极9dA。另一方面，在电路用晶体管形成区域R(10B)中，以从基板1的法线方向看时沟道区域7cB为矩形的方式配置源极电极9sB和漏极电极9dB。这样，形成存储晶体管10A和电路用晶体管10B。
另外，在电容部形成区域R(20)中形成电容部20，电容部20具有电容配线CS、电容电极9cs以及位于其间的电介质层(在此为栅极绝缘膜5)。在栅极/源极交叉部形成区域R(40)中形成栅极/源极交叉部40，栅极/源极交叉部40是栅极配线G与源极配线S隔着栅极绝缘膜5交叉而成的。在栅极/源极接触部形成区域R(30)中，源极连接部9sg以隔着栅极绝缘膜5与栅极连接部3sg的一部分重叠的方式配置。
作为源极用导电膜，也可以使用：例如铝(Al)、铬(Cr)、铜(Cu)、钽(Ta)、钛(Ti)、钼(Mo)或者钨(W)等的单层膜；将它们层叠2层以上的层叠膜；或者以上述的金属元素中2种以上的元素为成分的合金膜。例如，能够使用从基板1侧依次具有Ti膜、Al膜和Ti膜的3层膜(Ti/Al/Ti)、依次具有Mo膜、Al膜和Mo膜的3层膜(Mo/Ti/Mo)等。在本实施方式中，作为一例，使用从基板1依次具有厚度为10～100nm的Ti膜、厚度为50～400nm的Al膜和厚度为50～300nm的Ti膜的3层膜(Ti/Al/Ti)。
然后，如图10(a)～图10(c)所示，通过例如等离子体CVD法或者溅射法，以覆盖源极配线层的方式形成保护膜(钝化膜)11。作为保护膜11，也可以使用从例如氧化硅膜(SiO2)、氮化硅膜(SiN)、氧化氮化硅膜(SiNO)、氮化氧化硅膜(SiON)、氧化铝(Al2O3)、氧化钽(Ta2O5)中选择的单层或者2层以上的层叠膜。在本实施方式中，作为一例，利用CVD法而使用SiO2膜(厚度:例如50～500nm)作为保护膜11。
此后，在大气气氛中，以200～400℃的温度进行30分钟～4小时程度的退火。由此，在源极电极9sA、9sB及漏极电极9dA、9dB与活性层7A、7B的界面上形成反应层。因此，能够降低源极电极9sA、9sB及漏极电极9dA、9dB与活性层7A、7B的接触电阻。
此后，根据需要，也可以在钝化膜11上形成平坦化膜。在本实施方式中，作为平坦化膜，例如形成感光性树脂等有机绝缘膜13。有机绝缘膜13通过公知的光刻法(曝光、显影、烘干)而被图案化。由此，在有机绝缘膜13中的位于栅极/源极接触部形成区域R(30)上的部分形成开口部。此后，将有机绝缘膜13作为掩模，进行栅极绝缘膜5和钝化膜11的蚀刻。在蚀刻中，源极连接部9sg和栅极连接部3sg作为蚀刻阻挡物发挥功能。因此，栅极绝缘膜5中的被源极连接部9sg覆盖的部分不会被蚀刻，而会保留。这样，得到使栅极连接部3sg和源极连接部9sg的表面露出的接触孔15。
然后，在接触孔15内和有机绝缘膜13上形成导电膜，进行图案化。由此，在栅极/源极接触部形成区域R(30)中，得到在接触孔15内将栅极连接部3sg与源极连接部9sg电连接的上部导电层17。这样，形成栅极/源极接触部30。
在本实施方式中，作为导电膜，使用ITO膜(厚度:例如约20nm～300nm)等透明导电膜。此外，虽然未图示，但形成于各像素的像素电极也能由该导电膜形成。这样，得到有源矩阵基板1002。
＜2.集成电路＞
接着，说明将本实施方式应用于VLSI等集成电路的半导体装置的一例。
图11(a)和(b)是例示本实施方式的半导体装置(集成电路)2002的电路框图和示出半导体装置的一部分的截面图。
本实施方式的集成电路(VLSI)2002具有低电压核心逻辑电路51、电压转换电路及缓冲电路53、利用非易失性存储器的切换电路55等。这些电路51、53、55支撑在LSI芯片59上。切换电路55利用非易失性存储元件进行配线的切换。由此，能够进行电路的切换、功能的切换或者电路块的构成的变更。切换电路55也可以连接到例如处于LSI芯片59的外部的高电压电路或芯片间接口。
在本实施方式中，切换电路55包含作为非易失性存储元件的存储晶体管10A。另外，例如构成电压转换电路及缓冲电路53或者切换电路55的薄膜晶体管中的任1个与电路用晶体管10B相当，并优选全部与电路用晶体管10B相当。
如图11(b)所示，LSI芯片59具有LSI元件层56和覆盖LSI元件层56的层间绝缘层57。低电压核心逻辑电路51例如形成于内部。电压转换电路及缓冲电路53与切换电路55形成在层间绝缘层57上。此外，在图11(b)中，仅示出切换电路55的存储晶体管10A、配线部和接触部58的构成。电路用晶体管10B也形成在层间绝缘层57上。电路用晶体管10B虽然沟道长度或者沟道宽度不同，但能具有与存储晶体管10A同样的晶体管结构。
本实施方式的半导体装置不限于显示装置、集成电路。例如，存储晶体管10A和电路用晶体管10B能在相对低温(例如200℃以下)制造，因此，也能应用于IC标签等。在该情况下，存储晶体管10A能用于ID的存储。而且，能够将透明的金属氧化物膜用作氧化物半导体膜，因此，也能够用于面向数字标牌的大容量存储装置。除了存储装置以外，还能应用于ASIC(ApplicationSpecificIntegratedCircuit：专用集成电路)、FPGA(Field-ProgrammableGateArray：现场可编程门阵列)等可编程的逻辑电路装置。
＜存储晶体管10A的电特性＞
在此，参照图12～图17来说明存储晶体管10A的电特性。
作为存储晶体管10A，制作了将In-Ga-Zn-O系半导体用作氧化物半导体的n沟道型的薄膜晶体管，测定了写入前和写入后的电特性。测定所使用的存储晶体管10A的沟道长度L1设为4μm，沟道宽度W1设为20μm，活性层(氧化物半导体层)7A的厚度设为20～100nm，沟道区域7cA的平面形状设为矩形或者U字形。
存储晶体管10A在刚刚制造出之后(初始状态)，与通常的薄膜晶体管同样地表现出晶体管特性。即，漏极电流Ids(从漏极电极流到源极电极的电流)依赖于栅极电压Vgs(以源极电极为基准施加到栅极电极的电压)和漏极电压Vds(以源极电极为基准施加到漏极电极的电压)中的每一种电压而变化。
图12(a)是示出存储晶体管10A的初始状态时的在Vds＝0.1V和Vds＝10V的情况下的Ids-Vgs特性的图。图12(b)是示出在存储晶体管10A的初始状态中使Vgs从0到7V每次变化1V的情况下的Ids-Vds特性的图。此外，图12(a)和(b)中的漏极电流Ids的值示出每单位栅极宽度(1μm)的漏极电流(单位漏极电流)的值。
从图12(a)和(b)可以明确，在初始状态的存储晶体管10A中，栅极电压Vgs为约0.5V以下的范围(特定电压范围)，且在漏极电压Vds为0.1V以上10V以下的范围中，单位漏极电流极其微小(例如1×10-14A/μm以下)。这实质上是截止状态。当栅极电压Vgs大于上述特定电压范围时，随着栅极电压Vgs的增加，漏极电流Ids也会增加(图12(a))。另外，随着漏极电压Vds的增加，漏极电流Ids也会增加(图12(b))。
对这样的初始状态(也称为半导体状态。)的存储晶体管10A进行写入动作，并调查了写入后的电特性。写入是通过对存储晶体管10A施加规定的栅极电压Vgs和漏极电压Vds使较大的漏极电流流到沟道区域7cA来进行的。由于漏极电流，活性层7A会局部产生焦耳热，能够使沟道区域7cA的电阻下降。此外，写入时的栅极电压Vgs例如设定为比通过电路动作施加到电路用晶体管的栅极电压的范围高的电压。在此，对存储晶体管10A施加漏极电压Vds:24V、栅极电压Vgs:30V而进行了写入。写入时间(漏极电流Ids的通电时间)设为100毫秒。
图13(a)是示出存储晶体管10A的写入动作后的在Vds＝0.1V和Vds＝10V的情况下的Ids-Vgs特性的图。图13(b)是示出在存储晶体管10A的写入动作后使Vgs从0到7V每次变化1V的情况下的Ids-Vds特性的图。
另外，图14是为了比较写入前后的电特性而将写入前(初始状态)和写入后的存储晶体管10A在Vgs＝0V的情况下的原点附近的Ids-Vds特性放大示出的图。线R1表示写入前的Ids-Vds特性，线T1表示写入后的Ids-Vds特性。
图15是将写入前后的存储晶体管10A的Ids-Vgs特性重叠示出的图。线T2和T3分别表示Vds为0.1V和10V时的写入前的Ids-Vgs特性。线R2和R3分别表示Vds为0.1V和10V时的写入后的Ids-Vgs特性。
图16是示出写入前后的存储晶体管10A的从Ids-Vds特性得到的微分电阻(dVds/dIds，单位:Ωμm)与漏极电压Vds的关系的图。线T4、T5分别表示栅极电压Vgs为0V和7V时的写入前的dVds/dIds与Vds的关系。线R4、R5分别表示栅极电压Vgs为0V和7V时的写入后的dVds/dIds与Vds的关系。
从图13(a)和(b)可以明确，在写入后的存储晶体管10A中，漏极电流Ids几乎不依赖于栅极电压Vgs，主要依赖于漏极电压Vds而变化。如果漏极电压Vds是恒定的，则漏极电流Ids是大致恒定值。另外，Ids-Vds特性的各栅极电压Vgs的IV曲线与栅极电压Vgs无关，是大致直线状，且通过原点(Ids＝0A/μm，Vds＝0V)。即可知，写入后的存储晶体管10A是呈现出欧姆电阻特性的电阻体。原点的微分电阻(dVds/dIds)是既不是无限大也不是0的有限值。
在初始状态的存储晶体管10A中，若漏极电压Vds设为恒定，则漏极电流Ids较大地依赖于栅极电压Vgs而变化。另外，在栅极电压Vgs处于特定电压范围内(例如约0.5V以下)的情况下，几乎不会流过漏极电流Ids，实质上是截止状态。而另一方面，在写入后，若漏极电压Vds设为恒定，则与栅极电压Vgs无关，而流过恒定的漏极电流Ids。在栅极电压Vgs处于特定电压范围内的情况下，如果漏极电压是例如0.1V以上10V以下的范围，则单位漏极电流为1×10-11A/μm以上。
这样，在存储晶体管10A中，在半导体状态时，在漏极电压的绝对值为0.1V以上10V以下的范围内，存在每单位沟道宽度的漏极电流Ids/W1的绝对值为例如1×10-14A/μm以下的微小电流状态的栅极电压的电压范围。在变为电阻体状态后，在漏极电压的绝对值为0.1V以上10V以下的范围内，即使是在将栅极电压设定为上述的电压范围内的情况下，每单位沟道宽度的漏极电流Ids/W1的绝对值也会与漏极电压相应地成为例如1×10-11A/μm以上的电流状态。
而且，从图16可知，初始状态时的微分电阻dVds/dIds根据栅极电压Vgs而变化。而另一方面，写入后的微分电阻dVds/dIds不会根据栅极电压Vgs而变化。
接着，关于存储晶体管10A的写入动作进一步追加说明。存储晶体管10A的写入动作是通过使高电流密度的漏极电流Ids在沟道区域7cA中流动一定的写入时间来执行的。高电流密度的漏极电流Ids是在比写入动作以外的电路动作中施加到存储晶体管10A的栅极电压Vgs和漏极电压Vds的电压范围高的偏压状态下流动的。规定的高电流密度的漏极电流Ids流动一定的写入时间，由此，沟道区域7cA会产生焦耳热和电子迁移。由此，可以认为构成沟道区域7cA(活性层7A)的金属氧化物半导体的组分发生变化而诱发低电阻化。此外，当将活性层7A的厚度设为恒定时，单位漏极电流(单位:A/μm)与漏极电流的电流密度(单位:A/m2)处于正比关系。通过增大单位漏极电流(单位:A/μm)，漏极电流的电流密度(单位:A/m2)会变大。在本实施方式中，写入动作时的单位漏极电流设为例如1μA/μm～1mA/μm程度，写入时间设为例如10微秒～100秒程度。写入时的栅极电压Vgs设定为例如大于0V且200V以下，优选30V以上100V以下。写入时的漏极电压Vds设定为例如大于0V且200V以下，优选30V以上100V以下。不过，写入时的电压Vgs、Vds不限于上述范围，为了流过所希望的单位漏极电流而能适当设定。另外，写入动作时的单位漏极电流和写入时间也不限于上述的数值范围。单位漏极电流和写入时间能依赖于活性层7A所使用的金属氧化物半导体的种类、厚度、存储晶体管10A的元件结构等而变化。
存储晶体管10A的电特性是存储晶体管10A所产生的焦耳热越大则越容易变化。例如，当增大写入时的单位漏极电流Ids时，能够产生更大的焦耳热。
图17示出写入时间(单位:毫秒)与单位漏极电流(单位:A/μm)的关系的一例。从图17可知，单位漏极电流越大，则焦耳热越大，越能够缩短写入时间。
能够通过提高写入时的栅极电压Vgs或者提高栅极绝缘膜5的容量来使写入时的单位漏极电流增加。不过，写入时的栅极电压Vgs设定为低于栅极绝缘膜5的绝缘击穿电压的值。因此，为使写入时的栅极电压Vgs进一步提高，优选提高栅极绝缘膜5的绝缘击穿电压。从这样的观点出发，在本实施方式中，栅极绝缘膜5使用相对介电常数高的材料，增大了容量。作为相对介电常数高的绝缘材料，可以使用例如氮化硅膜(SiN)或者氧化氮化硅膜(SiNO)。它们的相对介电常数高于氧化硅膜(SiO2)的相对介电常数。另外，除了选择介电常数大的材料以外，也可以另行或者与其同时增大栅极绝缘膜5的厚度，从而将施加到栅极绝缘膜5的电场强度抑制得较低。由此，能够降低栅极绝缘膜5的绝缘击穿电压。此外，当作为相对介电常数高的绝缘膜而通过CVD法形成氮化硅膜(SiN)、氮化氧化硅膜(SiON)时，这些膜中会含有氢。因此，当SiN膜或者SiON膜与作为活性层7A的氧化物半导体层接触时，有可能氢与氧化物半导体的氧发生反应，结果导致活性层7A接近导电体。因此，为使活性层7A与氮化硅膜(SiN)、氧化氮化硅膜(SiNO)不直接接触，也可以在它们之间插入膜中的氢浓度低的氧化硅膜(SiO2)或者氮化氧化硅膜(SiON)。
＜存储晶体管10A的构成例＞
为使存储晶体管10A的写入动作时的漏极电流Ids进一步增大，也可以在活性层7A的与栅极电极3A相反的一侧设置其它栅极电极18。
图18(a)和(b)是例示本实施方式中的其它存储晶体管10A的构成的平面图和截面图。在此例中，在活性层7A的上方，隔着层间绝缘层(在此为钝化膜11和有机绝缘膜13)设置有上部栅极电极18。上部栅极电极18以从基板1的法线方向看时与活性层7A的至少沟道区域7cA重叠的方式配置。上部栅极电极18例如可以是由与像素电极共同的透明导电膜形成的透明电极。另外，上部栅极电极18与处于活性层7A的基板1侧的栅极电极(栅极配线)3A也可以经由接触孔CH连接。由此，其它栅极电极18与栅极电极3A处于相同电位，因此，利用背栅效应能够使漏极电流Ids进一步增大。此外，在图18(a)所示的例子中，将上部栅极电极18作为透明电极示出，但也可以不是透明电极。这样，通过在存储晶体管10A中设置上部栅极电极18，不用使栅极电压Vgs大幅提高，就能够使焦耳热增加，缩短写入时间。此外，也可以在存储晶体管10A中设置上部栅极电极18，在电路用晶体管10B中不设置上部栅极电极18。由此，能够进一步扩大存储晶体管10A与电路用晶体管10B的写入速度的差。
本实施方式的存储晶体管10A和电路用晶体管10B的构成不限于图2和图18所示的构成。存储晶体管10A和电路用晶体管10B也可以如后所述具有以与沟道区域7cA的表面接触的方式设置有蚀刻阻挡层的蚀刻阻挡结构。或者，也可以具有如下配置的底接触结构：将活性层7A形成在源极和漏极电极上，活性层7A的下表面与这些电极接触。
(第2实施方式)
以下，说明本发明的半导体装置的第2实施方式。本实施方式的半导体装置在存储晶体管10A和电路用晶体管10B的活性层上具有作为蚀刻阻挡物的保护层这一点上与第1实施方式的半导体装置不同。其它构成是同样的。
图19(a)和(b)分别是示出第2实施方式中的存储晶体管10A的构成的一例的平面图和截面图。图19(b)所示的截面是沿着图19(a)所示的A-A’线的截面。在图19中，对与图2同样的构成要素标注相同的附图标记，省略说明。此外，虽然未图示，但电路用晶体管10B在沟道长度和沟道宽度上不同，但具有与图示的存储晶体管10A同样的晶体管结构。
存储晶体管10A在活性层7A的至少沟道区域7cA上具有保护层31。活性层7A的沟道方向的宽度大于栅极电极3A的沟道方向的宽度。在此例中，保护层31以覆盖活性层7A的方式设置。在保护层31中设置有分别使活性层7A中的位于沟道区域7cA的两侧的区域露出的开口部32s、32d。源极电极9sA和漏极电极9dA形成在保护层31上和开口部32s、32d内，在开口部32s、32d内与活性层7A接触。由此，活性层7A中的与源极电极9sA接触的区域成为源极接触区域，与漏极电极9dA接触的区域成为漏极接触区域。
此外，在图19中，沟道区域7cA的平面形状是矩形，但也可以是如图2(b)所示的U字形。
在本实施方式中，也是与第1实施方式同样地，将存储晶体管10A的沟道长度L1和沟道宽度W1、电路用晶体管10B的沟道长度L2和沟道宽度W2设定为L1＜L2或者W1＞W1。优选地，设定为L1/W1＜L2/W2。由此，能得到与第1实施方式同样的效果。
接着，参照附图以有源矩阵基板为例来说明本实施方式的半导体装置的制造方法。
图20～图23是用于说明有源矩阵基板1003的制造方法的一例的工序图，各图的(a)和(b)是截面图，(c)是顶视图。在此，示出形成有源矩阵基板1003的存储晶体管10A、电路用晶体管10B、电容部20、栅极/源极接触部30以及栅极/源极交叉部40的工序。此外，在(c)的顶视图中，存储晶体管10A与电路用晶体管10B在沟道长度和沟道宽度上不同，但具有同样的晶体管结构，因此，用1个附图来表示。
首先，如图20(a)～(c)所示，在基板1上形成栅极用导电膜并将其图案化，由此，形成包含栅极连接部3sg、栅极配线G、栅极电极3A及电容配线CS、栅极电极3B的栅极配线层。此后，以覆盖栅极配线层的方式形成栅极绝缘膜5。然后，在栅极绝缘膜5上形成氧化物半导体膜并将其图案化，由此，在存储晶体管形成区域R(10A)中形成活性层7A，在电路用晶体管形成区域R(10B)中形成活性层7B。另外，在电容部形成区域R(20)中，以隔着栅极绝缘膜5与电容配线CS重叠的方式保留半导体层7cs。在电容部形成区域R(20)中保留半导体层7cs这一点上，与上述的实施方式不同。另外，在此例中，使活性层7A、7B的沟道方向的宽度大于栅极电极3A、3B的沟道方向的宽度。此外，各层的材料、厚度、形成方法与第1实施方式所说明的各层的材料/厚度和形成方法是同样的。
然后，如图21(a)～(c)所示，在栅极绝缘膜5、活性层7A、7B和半导体层7cs上形成绝缘保护膜并将其图案化，由此，得到保护层31。
在绝缘保护膜的图案化时，处于绝缘保护膜的下方的栅极绝缘膜5也同时被蚀刻。此时，活性层7A、7B和半导体层7cs作为蚀刻阻挡物发挥功能，因此，栅极绝缘膜5中的被这些层覆盖的部分不会被除去。在此，通过图案化，在栅极/源极接触部形成区域R(30)中，在保护层31和栅极绝缘膜5中形成使栅极连接部3sg露出的开口部33。在电容部形成区域R(20)中，在保护层31中形成使半导体层7cs露出的开口部34。而且，在存储晶体管和电路用晶体管形成区域R(10A、10B)中，在活性层7A、7B中的成为沟道区域7cA、7cB的部分的两侧分别形成使活性层7A、7B露出的开口部32s、32d。
绝缘保护膜能通过例如等离子体CVD法或者溅射法来形成，能通过周知的干式蚀刻法来图案化。在形成绝缘保护膜后，例如，在大气气氛中，以200～450℃的温度进行30分钟～4小时程度的退火。作为绝缘保护膜，能够使用从例如氧化硅膜(SiO2)、氮化硅膜(SiN)、氧化氮化硅膜(SiNO)、氮化氧化硅膜(SiON)、氧化铝(Al2O3)、氧化钽(Ta2O5)中选择的单层或者2层以上的层叠膜。在本实施方式中，作为一例，使用厚度为10nm～500nm的SiO2膜。
然后，如图22(a)～(c)所示，在保护层31上和保护层31的开口部内形成源极用导电膜并进行图案化。由此，在栅极/源极接触形成区域R(30)中，得到在开口部33内与栅极连接部3sg接触的源极连接部9sg。另外，在栅极/源极交叉部形成区域R(40)中形成源极配线S。在电容部形成区域R(20)中，形成在开口部34内与半导体层7cs接触的电容电极9cs。而且，在存储晶体管和电路用晶体管形成区域R(10A、10B)中，得到在开口部32s、32d内分别与活性层7A、7B接触的源极电极9sA、9sB和漏极电极9dA、9dB。源极用导电膜的材料、厚度、形成方法与第1实施方式所说明的源极用导电膜的材料、厚度和形成方法是同样的。这样，在栅极/源极接触部形成区域R(30)中形成栅极/源极接触部30，在栅极/源极交叉部形成区域R(40)中形成栅极/源极交叉部40，在电容部形成区域R(20)中形成电容部20，在存储晶体管和电路用晶体管形成区域R(10A、10B)中形成存储晶体管10A和电路用晶体管10B。
然后，如图23(a)～(c)所示，形成保护膜(钝化膜)11、感光性树脂等有机绝缘膜13以及上部导电层17。首先，通过与第1实施方式所述的方法同样的方法，依次形成保护膜11和有机绝缘膜13。然后，在有机绝缘膜13中的位于栅极/源极接触部形成区域R(30)上的部分形成开口部。此后，将有机绝缘膜13作为掩模，进行钝化膜11的蚀刻。由此，得到使源极连接部9sg的表面露出的接触孔15。然后，在接触孔15内和有机绝缘膜13上形成导电膜并进行图案化。由此，在栅极/源极接触部形成区域R(30)中，得到在接触孔15内与源极连接部9sg接触的上部导电层17。保护膜11、有机绝缘膜13和导电膜的材料、厚度、形成方法与第1实施方式所说明的这些膜的材料、厚度和形成方法是同样的。这样，得到有源矩阵基板1003。
本实施方式的存储晶体管10A和电路用晶体管10B具有蚀刻阻挡层(蚀刻阻挡结构)，因此，与不具有蚀刻阻挡层(沟道蚀刻结构)的情况相比，具有如下优点。
在本实施方式中，在沟道区域7cA、7cB被保护层31覆盖的状态下，进行用于源极/漏极分离的源极用导电膜的蚀刻工序。因此，与具有沟道蚀刻结构的薄膜晶体管相比，能够降低蚀刻对沟道区域7cA、7cB的损害。因此，能够改善存储晶体管10A和电路用晶体管10B的电特性的偏差。另外，能够降低因电应力所致的电特性的变动量。而且，能在栅极/源极接触部30中使栅极连接部3sg与源极连接部9sg直接接触。因此，能够减小栅极/源极接触部30的大小，从而能够缩小电路面积。
(第3实施方式)
以下，说明本发明的半导体装置的第3实施方式。本实施方式的半导体装置在存储晶体管10A和电路用晶体管10B的源极和漏极电极上形成活性层这一点上与第1实施方式的半导体装置不同。其它构成是同样的。
图24(a)和(b)分别是示出第3实施方式中的存储晶体管10A的构成的一例的平面图和截面图。图24(b)所示的截面是沿着图24(a)所示的A-A’线的截面。在图24中，对与图2同样的构成要素标注相同的附图标记，省略说明。此外，电路用晶体管10B在沟道长度和沟道宽度上不同，但具有与图示的存储晶体管10A同样的晶体管结构。
在存储晶体管10A中，在覆盖栅极电极3A的栅极绝缘膜5上，分开地设置有源极电极9sA和漏极电极9dA，并在其上形成有活性层7A。活性层7A以与位于源极电极9sA和漏极电极9dA之间的栅极绝缘膜5、源极电极9sA及漏极电极9dA的上表面和侧面接触的方式配置。活性层7A中的与栅极电极3A重叠且位于与源极电极9sA的侧面接触的区域和与漏极电极9dA的侧面接触的区域之间的部分成为沟道区域7cA。
此外，在图24中，沟道区域7cA的平面形状是矩形，但也可以是如图2(b)所示的U字形。
另外，在本实施方式中，也是与第1实施方式同样地，将存储晶体管10A的沟道长度L1和沟道宽度W1、电路用晶体管10B的沟道长度L2和沟道宽度W2设定为L1＜L2或者W1＞W1。优选地，设定为L1/W1＜L2/W2。由此，能得到与第1实施方式同样的效果。
接着，参照附图以有源矩阵基板为例来说明本实施方式的半导体装置的制造方法。
图25～图27是用于说明有源矩阵基板的制造方法的一例的工序图，各图的(a)和(b)是截面图，(c)是顶视图。在此，示出形成有源矩阵基板的存储晶体管10A、电路用晶体管10B、电容部20、栅极/源极接触部30和栅极/源极交叉部40的工序。
首先，如图25(a)～(c)所示，在基板1上形成栅极用导电膜并将其图案化，由此，形成包含栅极连接部3sg、栅极配线G、栅极电极3A及电容配线CS、栅极电极3B的栅极配线层。此后，以覆盖栅极配线层的方式形成栅极绝缘膜5。
然后，在栅极绝缘膜5上形成源极用导电膜并将其图案化。由此，在栅极/源极接触形成区域R(30)中形成源极连接部9sg。源极连接部9sg以从基板1的法线方向看时与栅极连接部3sg的一部分重叠的方式配置。另外，在栅极/源极交叉部形成区域R(40)中形成源极配线S，得到栅极/源极交叉部40。在电容部形成区域R(20)中形成电容电极9cs，得到电容部20。电容电极9cs以从基板1的法线方向看时与电容配线CS重叠的方式配置。在存储晶体管和电路用晶体管形成区域R(10A)和R(10B)中，源极电极9sA、9sB与漏极电极9dA、9dB是分开配置的。
栅极用导电膜、栅极绝缘膜和源极用导电膜的材料、厚度、形成方法与第1实施方式所述的这些膜的材料、厚度和形成方法是同样的。
在本实施方式中，使活性层7A上的源极-漏极间的距离小于活性层7B上的源极-漏极间的距离。由此，能够使存储晶体管的沟道长度L1短于电路用晶体管的沟道长度L2(L1＜L2)。另一方面，在图示的例子中，使源极电极9sA和漏极电极9dA的与沟道方向正交的方向(沟道宽度方向)的宽度小于源极电极9sB和漏极电极9dB的沟道宽度方向的宽度，因此，存储晶体管的沟道宽度W1小于电路用晶体管的沟道宽度W2(W1＜W2)。即使在这种情况下，只要满足L1＜L2，就也能得到本申请发明的效果。这样，只要满足L1＜L2和W1＞W2中的任一方即可。在仅满足其中一方的情况下，通过主导性地控制该一方所带来的效果，能更可靠地得到本申请发明的效果。即使在仅满足其中一方的情况下，只要将沟道长度和沟道宽度设定为例如L1/W1＜L2/W2，就能够更可靠地实现上述效果。
然后，如图26(a)～(c)所示，在栅极绝缘膜5和源极配线层上形成氧化物半导体膜并将其图案化。由此，在存储晶体管形成区域R(10A)中形成活性层7A，在电路用晶体管形成区域R(10B)中形成活性层7B。活性层7A、7B以与位于源极电极9sA、7sB和漏极电极9dA、7dB之间的栅极绝缘膜5、源极电极9sA、7sB及漏极电极9dA、7dB的上表面和侧面接触的方式配置。氧化物半导体膜的材料、厚度、形成方法与上述的实施方式的材料/厚度和形成方法是同样的。由此，在存储晶体管和电路用晶体管形成区域R(10A、10B)中形成存储晶体管10A和电路用晶体管10B。
在本实施方式中，在源极用导电膜的蚀刻工序后形成活性层7A、7B，因此，能够抑制蚀刻工序对活性层7A、7B的损害。
然后，如图27(a)～(c)所示，在源极配线层和活性层7A、7B上，形成保护膜(钝化膜)11、感光性树脂等有机绝缘膜13以及上部导电层17。首先，通过与上述的实施方式同样的方法，依次形成保护膜11和有机绝缘膜13，在有机绝缘膜13中的位于栅极/源极接触部形成区域R(30)上的部分形成开口部。然后，将该有机绝缘膜13作为掩模，进行钝化膜11的蚀刻。由此，得到使栅极连接部3sg和源极连接部9sg的表面露出的接触孔15。然后，在接触孔15内和有机绝缘膜13上形成导电膜并进行图案化。由此，得到在接触孔15内与源极连接部9sg电连接的上部导电层17。保护膜11、有机绝缘膜13和导电膜的材料、厚度、形成方法与上述的实施方式的材料、厚度和形成方法是同样的。这样，得到有源矩阵基板1004。
本实施方式的存储晶体管10A和电路用晶体管10B具有以在活性层7A、7B的下表面与源极及漏极电极接触的方式构成的底接触结构。根据这样的结构，与具有沟道蚀刻结构的情况相比，具有如下优点。
在本实施方式中，在进行用于源极/漏极分离的源极用导电膜的蚀刻工序后形成活性层7A、7B。因此，与具有沟道蚀刻结构的薄膜晶体管相比，能够降低蚀刻对沟道区域7cA、7cB的损害。因此，能够改善存储晶体管10A和电路用晶体管10B的电特性的偏差。另外，能够降低因电应力所致的电特性的变动量。
而且，在本实施方式中，与第2实施方式的具有蚀刻阻挡结构的情况相比，能简化制造工序。因此，具有能够降低制造成本且能够提高成品率的优点。
此外，第2和第3实施方式中的存储晶体管10A的动作、电特性与第1实施方式所说明的动作和电特性是同样的。另外，在这些实施方式中，也与第1实施方式同样，不限于有源矩阵基板，能广泛应用于集成电路等具备存储电路的电子设备等。
此外，在上述各实施方式中，作为存储晶体管10A和电路用晶体管10B，使用了底栅型的薄膜晶体管，但也可以是顶栅型的薄膜晶体管。
图28(a)和(b)分别是示出具有顶栅结构的存储晶体管10A的一例的平面图和截面图。图28(b)所示的截面是沿着图28(a)所示的A-A’线的截面。在图28中，对与图2同样的构成要素标注相同的附图标记。
存储晶体管10A在基板1上具备：包含金属氧化物半导体的活性层7A；覆盖活性层7A的栅极绝缘膜5；以及配置在栅极绝缘膜5上的栅极电极3A。在它们之上形成有层间绝缘层12，在层间绝缘层12上设置有源极电极9sA、漏极电极9dA。它们在形成于层间绝缘层12的接触孔8内与活性层7A接触。此外，虽然未图示，但电路用晶体管10B也可以具有同样的晶体管结构。
另外，电路用晶体管10B也可以具有包含串联或者并列连接的2个以上沟道区域的结构。在这种情况下，例如，只要存储晶体管10A的沟道长度L1小于电路用晶体管10B的多个沟道区域的沟道长度中的最小值，就能得到与上述的实施方式同样的效果。或者，也可以使具有上述结构的电路用晶体管10B近似成表现出与该晶体管等效的性能且具有单个沟道区域的晶体管，将近似的晶体管的沟道长度和沟道宽度作为“沟道长度L2”和“沟道宽度W2”。作为一例，只要存储晶体管10A的沟道宽度W1大于与电路用晶体管10B近似的晶体管的沟道宽度，就能得到与上述的实施方式同样的效果。此外，具有等效的性能的“近似的晶体管”能根据公知的关系适当求出。例如，在电路用晶体管10B具有并列连接的沟道区域a和沟道区域b的情况下，当将沟道区域a和沟道区域b的沟道长度设为“沟道长度La，沟道长度Lb”，将沟道宽度设为“沟道宽度Wa，沟道宽度Wb”，将具有与该复合晶体管等效的性能的“近似的晶体管”的沟道长度设为L1’，沟道宽度设为W1’时，L1’和W1’能以满足W1’/L1’＝Wa/La+Wb/Lb的方式设定。
而且，存储晶体管10A和电路用晶体管10B的沟道区域也可以具有从基板的法线方向看时沟道长度方向或者沟道宽度方向的长度不均匀的形状。在沟道长度方向的长度不均匀的情况下，也可以将沟道长度方向的长度中的最小值作为“沟道长度L1、L2”。作为一例，只要存储晶体管10A的沟道长度方向的长度的最小值小于电路用晶体管10B的沟道长度方向的长度的最小值，就能得到与上述的实施方式同样的效果。或者，使具有上述的不均匀的形状的晶体管10A、10B近似成表现出与该晶体管等效的性能且沟道长度及沟道宽度恒定的晶体管，将近似的晶体管的沟道长度和沟道宽度作为“沟道长度L1、L2”或者“沟道宽度W1、W2”。
这样，本发明也能应用于存储晶体管10A和电路用晶体管10B具有难以确定沟道长度和沟道宽度的结构的情况。在这种情况下，只要如上述所例示的那样，将例如沟道长度方向的长度的最小值、近似的晶体管的沟道长度/沟道宽度以满足与上述的实施方式同样的关系的方式设定，就能得到与上述的实施方式同样的效果。
在本实施方式的半导体装置中，利用氧化物半导体层7A所产生的焦耳热进行向存储晶体管10A的写入动作。写入动作时的沟道区域7cA的温度例如为200℃以上。在沟道区域7cA的漏极侧，也有可能进一步变高(例如250℃以上或者300℃以上)。因此，优选在存储晶体管10A的氧化物半导体层7A的上方不配置包括耐热性低的材料(软化温度:不到200℃，优选不到300℃)的层(例如有机绝缘膜)。以下，以有源矩阵基板为例更具体地进行说明。
在图10、图23和图27所例示的有源矩阵基板中，存储晶体管10A的氧化物半导体层7A被钝化膜11和有机绝缘膜13覆盖。若该有机绝缘膜13的耐热性低，则根据写入条件等的不同，有机绝缘膜13中的位于氧化物半导体层7A上的部分有可能从钝化膜11剥离或发生变形。特别是，在有机绝缘膜13中的氧化物半导体层7A的漏极侧的端部上可能产生剥离或变形。若有机绝缘膜13产生剥离或变形，则在例如使用多个存储晶体管10A构成了存储阵列的情况下，有可能导致根据有机绝缘膜13的发生剥离或变形的位置来区分进行了写入的存储晶体管10A和未进行写入的存储晶体管10A。
因此，也可以如图29(a)～(c)所例示的那样，在氧化物半导体层7A的上方，设置耐热性比较高的无机绝缘膜(上述所列举的硅氧化膜等)作为钝化膜11，在钝化膜11上不形成有机绝缘膜13。由此，不会由于写入时的热而产生上述问题，因此，能够使设备的可靠性、安全性进一步提高。
图29(a)～(c)所例示的有源矩阵基板也可以不具有作为平坦化膜的有机绝缘膜。或者，还可以仅在基板1的一部分区域具有有机绝缘膜13。在该情况下，有机绝缘膜13至少不形成在存储晶体管10A的氧化物半导体层7A的上方即可，例如也可以在电路用晶体管10B的氧化物半导体层7B的上方形成有机绝缘膜13。
在图4所例示的有源矩阵基板1002中，有机绝缘膜13也可以形成在多个像素用晶体管10C的上方，而不形成在存储电路内的存储晶体管10A的上方。例如，有机绝缘膜13也可以设置于显示区域100，而不设置于周边区域200(周边区域200中的至少存储电路上)。
此外，在图10、图23和图27所例示的有源矩阵基板中，取代有机绝缘膜13而使用包括耐热性高的材料(例如软化温度:200℃以上，优选300℃以上)的平坦化膜，也能够抑制由写入时的热导致的上述问题。例如，作为平坦化膜，也可以使用无机系的SOG(旋涂玻璃)膜等无机绝缘膜。
另外，在上述各实施方式中，存储晶体管10A和电路用晶体管10B是薄膜晶体管，但也可以是MOS型的晶体管。即使是MOS型的晶体管，通过使高电流密度的漏极电流流过沟道区域，也能变为电阻体状态。MOS型的晶体管例如具有在硅基板上隔着绝缘膜配置有金属氧化物半导体膜的构成。在这样的构成中，虽然使用散热性高的硅基板，但硅基板与氧化物半导体膜是被绝缘膜分离的，因此，能够抑制由写入电流产生的焦耳热散到硅基板。因此，能利用焦耳热使氧化物半导体膜低电阻化。
存储晶体管10A和电路用晶体管10B的导电型不限于n沟道型，也可以是p沟道型。而且，构成存储晶体管10A和电路用晶体管10B的各导电膜和各绝缘膜的材料、结构、厚度以及晶体管特性和写入特性不限于上述各实施方式所例示的内容。
工业上的可利用性
本发明的实施方式能广泛用于具备存储电路的半导体装置和电子设备。例如，应用于非易失性半导体存储装置、集成电路(IC，LSI)、液晶显示装置、有机EL显示装置等各种显示装置、各种显示装置所使用的有源矩阵基板。
附图标记说明
1基板
3A、3B栅极电极
3sg栅极连接部
5栅极绝缘膜
7A、7B活性层
7cA、7cB沟道区域
9dA、9dB漏极电极
9sA、9sB源极电极
9cs电容电极
9sg源极连接部
10A存储晶体管
10B电路用晶体管
10C像素用晶体管
10D、10E选择晶体管
11保护膜(钝化膜)
13有机绝缘膜
15接触孔
17上部导电层
18上部栅极电极
19像素电极
20电容部
30源极接触部
31保护层
32s、32d、33、34开口部
40源极交叉部
100显示区域
101像素
200周边区域
201端子部
1001半导体装置
1002、1003、1004有源矩阵基板
CS电容配线
G栅极配线
S源极配线。

Claims (15)

1.一种半导体装置，其特征在于，具备：
基板；
第1晶体管，其支撑于上述基板，具有第1沟道长度L1和第1沟道宽度W1；以及
第2晶体管，其支撑于上述基板，具有第2沟道长度L2和第2沟道宽度W2，
上述第1晶体管和上述第2晶体管具有由共同的氧化物半导体膜形成的活性层，
上述第1晶体管是能从漏极电流Isd依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Isd不依赖于栅极电压Vg的电阻体状态的存储晶体管，
上述第1沟道长度L1小于上述第2沟道长度L2。
2.一种半导体装置，其特征在于，具备：
基板；
第1晶体管，其支撑于上述基板，具有第1沟道长度L1和第1沟道宽度W1；以及
第2晶体管，其支撑于上述基板，具有第2沟道长度L2和第2沟道宽度W2，
上述第1晶体管和上述第2晶体管具有由共同的氧化物半导体膜形成的活性层，
上述第1晶体管是能不可逆地变为漏极电流Isd不依赖于栅极电压Vg的电阻体状态的存储晶体管，
上述第1沟道宽度W1大于上述第2沟道宽度W2。
3.根据权利要求1或2所述的半导体装置，其中，
上述第1晶体管的沟道长度与沟道宽度之比L1/W1小于上述第2晶体管的沟道长度与沟道宽度之比L2/W2。
4.根据权利要求1至3中的任一项所述的半导体装置，其中，
上述第1晶体管具有：
栅极电极；
栅极绝缘膜，其覆盖上述栅极电极；
活性层，其配置在上述栅极绝缘膜上；
源极电极，其以与上述活性层的一部分接触的方式配置在上述活性层上；以及
漏极电极，其以与上述活性层的另一部分接触的方式配置在上述活性层上，
在从上述基板的法线方向看时，上述活性层中的隔着上述栅极绝缘膜与上述栅极电极重叠且位于上述源极电极与上述漏极电极之间的部分具有U字形状。
5.根据权利要求1至4中的任一项所述的半导体装置，其中，
具备包含上述第1晶体管的存储电路，
上述第2晶体管包含构成上述存储电路的晶体管。
6.根据权利要求1至5中的任一项所述的半导体装置，其中，
上述基板具有包含上述第1薄膜的晶体管的电源域区域，
上述第2晶体管包含配置于上述电源域区域的构成电路的晶体管。
7.根据权利要求6所述的半导体装置，其中，
上述第1晶体管的沟道长度L1是配置于上述电源域区域并具有由上述共同的氧化物半导体膜形成的活性层的所有晶体管的沟道长度的最小值以下。
8.根据权利要求1至7中的任一项所述的半导体装置，其中，
上述半导体装置是有源矩阵基板，具备：
显示区域，其具有多个像素电极和分别与上述多个像素电极中的对应的像素电极电连接的开关元件；以及
周边区域，其配置于上述显示区域以外的区域，具有多个电路，
上述第2晶体管包含在上述周边区域中构成上述多个电路的多个晶体管中的至少1个。
9.根据权利要求8所述的半导体装置，其中，
上述第1晶体管的沟道长度L1是配置于上述周边区域并具有由上述共同的氧化物半导体膜形成的活性层的所有晶体管的沟道长度的最小值以下。
10.根据权利要求8或9所述的半导体装置，其中，
上述第2晶体管包含作为上述开关元件发挥功能的晶体管。
11.根据权利要求1至10中的任一项所述的半导体装置，其中，
上述第1晶体管的沟道长度与沟道宽度之比L1/W1为具有由上述共同的氧化物半导体膜形成的活性层的所有晶体管的沟道长度与沟道宽度之比的最小值以下。
12.根据权利要求1至11中的任一项所述的半导体装置，其中，
上述共同的氧化物半导体膜是In-Ga-Zn-O系半导体膜。
13.根据权利要求12所述的半导体装置，其中，
上述In-Ga-Zn-O系半导体膜包含结晶质部分。
14.根据权利要求1至13中的任一项所述的半导体装置，其中，
在上述第1晶体管中，在上述半导体状态时，在漏极电压的绝对值为0.1V以上10V以下的范围内，存在每单位沟道宽度的漏极电流Ids/W1的绝对值成为1×10-14A/μm以下的微小电流状态的栅极电压的电压范围，
在变为上述电阻体状态后，在漏极电压的绝对值为0.1V以上10V以下的范围内，即使在将上述栅极电压设定为上述电压范围内的情况下，上述每单位沟道宽度的漏极电流Ids/W1的绝对值也成为与上述漏极电压对应的1×10-11A/μm以上的电流状态。
15.根据权利要求1至14中的任一项所述的半导体装置，其中，
上述第1晶体管和上述第2晶体管是薄膜晶体管。
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