WO2021024598A1 - 不揮発性記憶装置及びその動作方法 - Google Patents

不揮発性記憶装置及びその動作方法 Download PDF

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channel layer
volatile storage
layer
channel
voltage
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小林　正治
非 莫
俊郎 平本
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国立研究開発法人科学技術振興機構
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    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Definitions

  • One embodiment of the present invention relates to a non-volatile memory element.
  • the present invention relates to a transistor-type non-volatile memory element (Ferroelectric Field Effect Transistor: hereinafter referred to as “FeFET”) using a ferroelectric substance as a gate insulating layer.
  • FeFET FinFET
  • IoT Internet of Things
  • non-volatile memory as a high-speed and large-capacity storage memory is required for home appliances. Further, with the miniaturization of home appliances, non-volatile memory is strongly required to have low power consumption.
  • the ferroelectric memory that has been commercialized is an element that uses a cell that uses a field effect transistor (FET) as a switch and a ferroelectric as a capacitor.
  • FET field effect transistor
  • piezoelectric ceramics such as PZT (lead zirconate titanate) are used as the ferroelectric material, but PZT has a size effect of losing the ferroelectricity when it is made thin. Therefore, while the density of the flash memory has been increased, the density of the ferroelectric memory has hardly been increased.
  • Non-Patent Document 3 a polysilicon film is used as the channel layer in order to integrate FeFETs to form a memory having a structure similar to that of a NAND flash memory having a three-dimensional structure.
  • FeFET using a polysilicon film as a channel layer has some problems.
  • the first problem is that the polysilicon film thinned for high integration has a low carrier mobility, so that the read current is low.
  • the second problem is that an interface layer (low-k layer) having a low dielectric constant is formed between the ferroelectric substance which is the gate insulating layer and the polysilicon film, and a voltage loss occurs.
  • the third problem is that the reliability of the FeFET is deteriorated due to the charge trap caused by the low quality interface layer. Therefore, the development of a highly reliable ferroelectric memory that solves these problems is required.
  • One of the problems of the present invention is to provide a highly reliable non-volatile memory element even if it is highly integrated.
  • the non-volatile memory element according to the embodiment of the present invention faces the channel layer via the channel layer containing a metal oxide, the ferroelectric layer containing hafnium oxide in contact with the channel layer, and the ferroelectric layer.
  • the gate electrode is provided, and the channel length of the channel layer is 1 ⁇ m or less.
  • C facing B via A is a relationship that at least a part of A, at least a part of B, and at least a part of C should be satisfied, and all of A, all of B, Or, it is not limited to the relationship that all of C should satisfy.
  • the non-volatile storage element faces the channel layer via the channel layer containing a metal oxide, the ferroelectric layer containing hafnium oxide in contact with the channel layer, and the ferroelectric layer.
  • a first gate electrode is provided, an insulating layer facing the ferroelectric layer via the channel layer, and a second gate electrode facing the channel layer via the insulating layer.
  • the insulating layer may contain silicon oxide.
  • the ratio of the film thickness of the insulating layer to the film thickness of the channel layer may be 1.0 or more and 1.8 or less (preferably 1.4 or more and 1.6 or less).
  • the metal oxide is preferably an oxide composed of a single metal or a plurality of metals selected from the group consisting of, for example, In, Ga, Zn, and Sn.
  • the metal oxides include IGZO (metal oxide composed of indium, gallium, zinc, and oxygen), ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), ITZO (Indium Tin Zinc Oxide), and ZnO ( It may be Zinc Oxide).
  • the present invention is not limited to this, and any metal oxide having the same characteristics as the metal oxide can be used as the channel layer.
  • the film thickness of the channel layer may be less than 10 nm (preferably 8 nm or less, more preferably 6 nm or less). Further, the film thickness of the channel layer may be 1 nm or more (preferably 2 nm or more). Further, the film thickness of the ferroelectric layer may be 5 nm or more and 20 nm or less.
  • non-volatile storage device may be configured to include a plurality of the above-mentioned non-volatile storage elements.
  • the operation method of the non-volatile memory device is the operation method of the non-volatile memory device including a plurality of non-volatile memory elements, and each non-volatile memory element has a channel layer containing a metal oxide.
  • An erasing operation in which a negative gate voltage is applied to the first gate electrode and a first drain voltage is applied to the drain electrode to at least a part of the plurality of non-volatile memory elements, and the plurality of non-volatile memory elements. At least a part of the above has a program operation of applying a positive gate voltage to the first gate electrode and applying a second drain voltage to the drain electrode, and the first drain voltage is a positive voltage. is there.
  • the operation method of the non-volatile memory device is the operation method of the non-volatile memory device including a plurality of non-volatile memory elements, and each non-volatile memory element has a channel layer containing a metal oxide.
  • a drain electrode in contact with the channel layer is provided, the channel length of the channel layer is 1 ⁇ m or less, and a negative gate voltage is applied to the gate electrode to at least a part of the plurality of non-volatile memory elements.
  • An erasing operation in which a first drain voltage is applied to the drain electrode, a positive gate voltage is applied to the gate electrode to at least a part of the plurality of non-volatile memory elements, and a second drain voltage is applied to the drain electrode. It has a program operation to apply, and the first drain voltage is a positive voltage.
  • the second drain voltage may be a positive voltage or 0V. Further, the first drain voltage may be larger than the second drain voltage.
  • the temperature condition for measurement or simulation is room temperature.
  • FIG. 1 shows the concept of the element structure in the non-volatile storage element 100 of the present embodiment, and is not limited to this example.
  • FIG. 1 is a cross-sectional view showing an element structure of the non-volatile storage element 100 of the first embodiment.
  • the non-volatile memory element 100 is a FeFET.
  • the non-volatile memory element 100 has at least a first gate electrode 120, a gate insulating layer 130, a channel layer 140, a protective insulating layer 150, a second gate electrode 160, a source electrode 170, and a drain electrode 180. ..
  • the substrate 110 functions as a base for supporting the non-volatile storage element 100.
  • the substrate 110 uses a structure in which silicon oxide is provided on a silicon substrate, but the present invention is not limited to this.
  • the first gate electrode 120 functions as a front gate electrode of the non-volatile memory element 100.
  • a compound layer composed of titanium nitride (TiN) having a film thickness of 20 nm is used as the first gate electrode 120.
  • the material of the first gate electrode 120 is not limited to this, and a metal material containing tungsten, tantalum, molybdenum, aluminum, copper and the like, or a compound material containing those metal materials can be used.
  • the first gate electrode 120 can be formed by, for example, a sputtering method.
  • the gate insulating layer 130 corresponds to the ferroelectric layer in the non-volatile storage element 100 of the present embodiment.
  • hafnium oxide hereinafter referred to as “HZO”
  • zirconium is added
  • the present invention is not limited to this, and another ferroelectric layer such as hafnium oxide to which silicon, aluminum, gadolinium, yttrium, lanthanum, strontium or the like is added may be used as the gate insulating layer 130.
  • the gate insulating layer 130 is formed with a film thickness of 15 nm by using an ALD (Atomic Layer Deposition) method at a temperature of 250 ° C.
  • ALD Atomic Layer Deposition
  • the film thickness of the gate insulating layer 130 is not limited to this example, and can be, for example, 5 nm or more and 20 nm or less (preferably 10 nm or more and 18 nm or less).
  • the channel layer 140 functions as a channel of the non-volatile storage element 100.
  • a metal oxide called IGZO is used as the material constituting the channel layer 140.
  • IGZO is a metal oxide exhibiting semiconductor properties, and is a compound material composed of indium, gallium, zinc, and oxygen.
  • IGZO is an oxide containing In, Ga and Zn, or a mixture of such oxides.
  • the composition of IGZO is preferably In 2-x Ga x O 3 (ZnO) m (0 ⁇ x ⁇ 2, m is a natural number less than 0 or 6), and more preferably InGaO 3 (ZnO) m (m).
  • the non-volatile storage element 100 of the present embodiment realizes higher reliability than the conventional FeFET using a polysilicon film as the channel layer by using IGZO as the channel layer 140. Further, the contact between the gate insulating layer 130, which is a ferroelectric layer, and the channel layer 140 suppresses the formation of the interface layer having a low dielectric constant described in the conventional example.
  • an IGZO film having a film thickness of 8 nm is formed as the channel layer 140 by the RF sputtering method. According to the findings of the present inventors, it is desirable that the film thickness of the channel layer 140 is less than 10 nm. This point will be described later.
  • the protective insulating layer 150 is a dielectric that functions as a passivation layer that protects the channel layer 140.
  • a silicon oxide film (SiO) is formed as the protective insulating layer 150 by the RF sputtering method.
  • the present invention is not limited to this, and other insulating films such as a silicon nitride film (SiN) and a silicon oxide nitride film (SiON) may be used as the protective insulating layer 150.
  • the film thickness of the protective insulating layer 150 (the film thickness between the channel layer 140 and the second gate electrode 160) is set to 12 nm, but the film thickness is not limited to this.
  • the film thickness of the protective insulating layer 150 is assumed to be a silicon oxide film (SiO 2 ) equivalent film thickness (EOT: Equivalent Oxide Tickness).
  • a contact hole is formed in the protective insulating layer 150 in order to connect the source electrode 170 and the drain electrode 180, which will be described later, and the channel layer 140.
  • RTA Rapid Thermal Anneal
  • the temperature of the RTA treatment can be 400 ° C. or lower.
  • This RTA treatment is an annealing process for crystallizing the HZO film which is the gate insulating layer 130.
  • the second gate electrode 160 functions as a back gate electrode of the non-volatile memory element 100. Specifically, the second gate electrode 160 has a role of fixing the body potential of the channel portion.
  • the second gate electrode 160 an electrode having a laminated structure composed of a titanium layer having a film thickness of 10 nm and an aluminum layer having a film thickness of 100 nm is used.
  • the material of the second gate electrode 160 is not limited to this, and a metal material containing tungsten, tantalum, molybdenum, copper and the like, or a compound material containing those metal materials can be used.
  • the second gate electrode 160 can be formed, for example, by an electron beam deposition method.
  • the source electrode 170 and the drain electrode 180 each function as terminals for obtaining an electrical connection with the channel layer 140.
  • the source electrode 170 and the drain electrode 180 are composed of the same metal layer as the second gate electrode 160. That is, the source electrode 170 and the drain electrode 180 use electrodes having a laminated structure composed of a titanium layer having a film thickness of 10 nm and an aluminum layer having a film thickness of 100 nm.
  • the second gate electrode 160, the source electrode 170, and the drain electrode 180 may be made of different metal materials.
  • FIG. 1 shows an example in which the bottom gate (first gate electrode 120) is used as the front gate and the top gate (second gate electrode 160) is used as the back gate.
  • the bottom gate may be the back gate and the top gate may be the front gate. That is, the body potential may be fixed by using a gate electrode arranged under the channel layer composed of the IGZO film.
  • the non-volatile memory element 100 of the present embodiment uses a ferroelectric substance containing hafnium oxide as the gate insulating layer 130 and an IGZO film as the channel layer 140. Therefore, first, the advantage of using the IGZO film as the channel layer 140 will be described.
  • FIGS. 2 (A) and 2 (B) are conceptual diagrams for explaining the difference in transistor characteristics due to the difference in the material of the channel layer.
  • a channel layer 202a, a gate insulating layer 203, and a gate electrode 204 are arranged on the substrate 201.
  • the difference between FIGS. 2 (A) and 2 (B) is that in FIG. 2 (A), a polysilicon film is used as the channel layer 202a, and in FIG. 2 (B), an IGZO film is used as the channel layer 202b. ..
  • an interface layer (low-k layer) 208 having a low dielectric constant is formed between the ferroelectric layer which is the gate insulating layer 203 and the polysilicon film which is the channel layer 202a.
  • the interface layer 208 having a low dielectric constant causes a voltage loss when a voltage is supplied to the gate electrode 204.
  • the charge trap generated by the low-quality interface layer 208 also causes deterioration of device characteristics (for example, threshold shift, deterioration of subthreshold coefficient, etc.). Therefore, when a polysilicon film is used as the channel layer 202a, there is a problem that low voltage operation becomes difficult as a non-volatile memory element and reliability is impaired.
  • the interface layer 208 having a low dielectric constant as described above is hardly formed.
  • the IGZO film has sufficient carrier mobility in the film-formed state (that is, in the amorphous state), it is not necessary to make it polycrystalline by annealing treatment, and it may be affected by grain boundaries and crystal defects. Absent.
  • the IGZO film functions as an n-type semiconductor material.
  • the non-volatile memory element using the IGZO film can be operated as a junctionless FET (transistor without a pn junction). Therefore, as shown in FIG.
  • the carrier 207 moves in the channel body (near the center of the channel), and the carrier 207 is less susceptible to the charge trap near the interface layer. Therefore, by using the IGZO film as the channel layer 202b, a highly reliable non-volatile memory element can be realized.
  • a FeFET having excellent interfacial characteristics can be formed as described above. Therefore, it is not limited to operating as a junctionless FET, and can be applied to an FET operating in an inversion mode in combination with a p-type semiconductor material.
  • FIG. 3 is a diagram showing the dependence of the Id-Vg characteristic on the film thickness of the channel layer in the transistor having the IGZO film as the channel layer.
  • the curve shown in FIG. 3 shows the Id-Vg characteristics of a transistor using a silicon dioxide film as a gate insulating layer and an IGZO film as a channel layer.
  • the voltage (Vds) between the source and the drain was set to 50 mV.
  • the film thickness of the IGZO film was set to 5 nm, 10 nm, 20 nm and 40 nm.
  • FIG. 4 is a diagram showing a threshold value (Vth) and a subthreshold coefficient (SS) obtained from the Id-Vg characteristics shown in FIG.
  • the ideal subthreshold coefficient value at room temperature is 60 mV / dec. That is, it can be said that the film thickness of the IGZO film when the subthreshold coefficient is 60 mV / dec is suitable as the film thickness of the channel layer. According to the results shown in FIG. 4, it was found that an ideal subthreshold coefficient can be obtained when the film thickness of the IGZO film is less than 10 nm (preferably 8 nm or less). Based on the above results, in the non-volatile memory element 100 of the present embodiment, the film thickness of the channel layer 140 is set to less than 10 nm (preferably 8 nm or less, more preferably 6 nm or less).
  • FIG. 5 is a diagram showing an enlarged TEM photograph of a channel portion in the non-volatile storage element 100 of the present embodiment.
  • a first gate electrode (TiN film) 120, a gate insulating layer (HZO film) 130, a channel layer (IGZO film) 140, and a protective insulating layer (SiO 2 film) 150 are laminated in this order.
  • each layer is formed with high uniformity. From the photograph shown in FIG. 5, it can be seen that the HZO film is crystallized. On the other hand, the IGZO film is in an amorphous state.
  • an interface layer having a low dielectric constant is not formed between the HZO film and the IGZO film.
  • the uniformity and crystallinity of the ferroelectric layer (specifically, the HZO film), which is the gate insulating layer 130, is contributed by the contact of the IGZO film as the channel layer 140.
  • FIG. 6 is a diagram showing the results of GI-XRD (Grazing Incidence X-Ray Diffraction) measurement on the HZO film after crystallization. Specifically, FIG. 6 is a measurement comparing the case where the IGZO film is provided as a cap film on the HZO film and then the crystallization annealing is performed, and the case where the crystallization annealing is performed without the IGZO film. The spectrum is shown. As shown in FIG. 6, when the IGZO film is provided as a cap film, a peak indicating that orthorhombic crystals are formed on the HZO film (for example, a peak such as “111o”) appears.
  • GI-XRD Gram Incidence X-Ray Diffraction
  • the HZO film exhibits ferroelectricity when orthorhombic crystals are formed on the film, and monoclinic crystals do not exhibit ferroelectricity. Therefore, according to the measurement spectrum of FIG. 6, it can be seen that capping by the IGZO film effectively contributes to the formation of the ferroelectric layer in the HZO film.
  • FIG. 7 is a diagram showing PV characteristics and IV characteristics of a capacitor using an HZO film as a dielectric. Specifically, FIG. 7 shows the PV characteristics and I measured at a measurement frequency of 1 kHz using a capacitor having a laminated structure composed of an Al film / Ti film / IGZO film / HZO film / TiN film. -V characteristics are shown. As shown in FIG. 7, in the measurement results, good hysteresis characteristics of the ferroelectric substance and reversal current due to spontaneous polarization were observed. This means that the above-mentioned laminated structure can exhibit good characteristics as a ferroelectric capacitor.
  • FIG. 8 is a diagram showing the write resistance of a capacitor having an HZO film as a dielectric (specifically, a capacitor having the structure shown in FIG. 7).
  • the horizontal axis is the stress cycle and the vertical axis is the residual polarization.
  • a rectangular wave voltage having an amplitude of ⁇ 3 V was input with a period of 1 microsecond.
  • the points indicated by the square dots are the remanent polarization after the positive voltage is applied to the capacitor and the data "0" is written, and the points indicated by the round dots are the data "0" applied to the capacitor. It is the remanent polarization after writing "1".
  • FIG. 8 it was found that stable writing characteristics were exhibited up to about 1 ⁇ 10 9 times.
  • the capacitor configured by the above-mentioned laminated structure is a highly reliable capacitor with suppressed deterioration.
  • FIG. 5 (b) shows the measurement results showing the write resistance of the capacitor having the SIS structure using the polysilicon film and the Al: HfO 2 film.
  • the deterioration observed number of times of writing reaches the order of 10 3 times, and ultimately to break down at about 10 5 times.
  • the maximum number of writes of the capacitor composed of the hafnium oxide film and the polysilicon film is three orders of magnitude lower than that of the capacitor composed of the hafnium oxide film and the IGZO film. From this result, it can be seen that the advantage of using the IGZO film instead of the polysilicon film as the channel layer of FeFET can be seen.
  • FIG. 9 is a diagram showing Id-Vg characteristics measured using the non-volatile storage element 100 of the first embodiment.
  • the characteristics shown in FIG. 9 have a channel width (W) and a channel length (L) of 50 ⁇ m.
  • the voltage (Vds) between the source and the drain was measured separately for the case of 50 mV and the case of 1 V.
  • the source-gate voltage (hereinafter referred to as “gate voltage”) (Vg) was swept within a range in which erasure / programming operation did not occur. As a result, as shown in FIG. 9, almost ideal junctionless FET characteristics were obtained.
  • FIG. 10 is a diagram showing the electric field effect mobility obtained from the Id-Vg characteristics shown in FIG.
  • a comparative example a case where a silicon oxide film having a thickness of 30 nm is used for the gate insulating layer is also shown.
  • the field effect mobility there is no significant difference in the field effect mobility between the case where the HZO film having a thickness of 15 nm is used as the gate insulating layer and the case where the silicon oxide film having a thickness of 30 nm is used as the gate insulating layer.
  • a value of about 10 cm 2 / Vs was obtained.
  • the value of 10 cm 2 / Vs is consistent with the Hall mobility of the IGZO film.
  • the non-volatile memory element 100 of the present embodiment exhibits good characteristics as both a ferroelectric capacitor and a field effect transistor. Was done.
  • FIG. 11 is a diagram showing simulation results of Id-Vg characteristics and Ig-Vg characteristics of FeFET using an IGZO film as a channel layer.
  • the characteristic shown in the upper figure of FIG. 11 is the result when the body potential, that is, the potential of the channel portion is not fixed. That is, in the upper figure, the body potential is in a floating state.
  • the characteristics shown in the lower figure are the results when the body potential is fixed. That is, in the lower figure, the body potential is fixed to a constant potential (0 V in this embodiment) by the back gate electrode.
  • the channel length (Lg) was set to 10 ⁇ m
  • the source-drain voltage (Vd) was set to 50 mV.
  • the memory window (MW) is not confirmed when the body potential is in the floating state.
  • the body potential was fixed at a constant potential, a memory window with a sufficient width could be confirmed. That is, it was confirmed that in the non-volatile memory element 100 of the present embodiment, the fixation of the body potential greatly affects the stable formation of the memory window.
  • the non-volatile memory element 100 of the present embodiment has a configuration in which a second gate electrode 160 is provided as a back gate electrode, as shown in FIG. Specifically, the non-volatile memory element 100 has a configuration in which the body potential of the channel portion is fixed by the second gate electrode 160 with respect to the FeFET composed of the first gate electrode 120, the gate insulating layer 130, and the channel layer 140. Have.
  • the channel width was 50 ⁇ m and the channel length was 20 ⁇ m.
  • the source-drain voltage (Vds) is 50 mV. Further, the body potential of the channel portion was fixed by using the second gate electrode 160. In the graph, the subthreshold coefficients for the erased state and the programmed state are also shown.
  • the non-volatile memory element 100 normally transitions to two states, an erased state and a programmed state.
  • the memory window at that time was about 0.5V.
  • FIG. 13 is a diagram showing the Id-Vg characteristics and the Ig-Vg characteristics in the non-volatile storage element 100 of the present embodiment. Specifically, FIG. 13 shows the Id-Vg characteristic and the Ig-Vg characteristic when the gate voltage of the first gate electrode 120 is swept in a wide range of -2V to + 3.5V.
  • the channel width was 30 ⁇ m and the channel length was 10 ⁇ m.
  • the source-drain voltage (Vds) is 50 mV. Further, the body potential of the channel portion was fixed by using the second gate electrode 160.
  • a hysteresis characteristic due to a ferroelectric substance was observed in the Id-Vg characteristic.
  • a peak current due to spontaneous polarization reversal of the ferroelectric substance was observed in the Ig-Vg characteristics.
  • two peak currents appear during a positive voltage sweep after the erasing operation.
  • the peak current observed at the lower voltage is the polarization current observed between the first gate electrode 120 and the source electrode 170, and between the first gate electrode 120 and the drain electrode 180.
  • the peak current observed at the higher voltage is the polarization current observed between the first gate electrode 120 and the channel layer 140. This polarization current is due to the spontaneous polarization of the ferroelectric substance (gate insulating layer 130). In addition, these two peak currents are observed to overlap in the negative voltage sweep after the program operation.
  • the results shown in FIG. 13 are substantially in agreement with the simulation results shown in FIG. 11, confirming that the non-volatile storage element 100 of the present embodiment normally operates as a ferroelectric memory.
  • FIG. 14 is a diagram showing the dependence of the threshold value on the write voltage (erasing voltage and program voltage) in the non-volatile storage element 100 of the first embodiment.
  • the erasing voltage (indicated by black circles) can be controlled almost linearly in the range of ⁇ 0.5 V to ⁇ 3.0 V.
  • the program voltage (indicated by a white circle) can be controlled almost linearly in the range of 2.0 V to 5.0 V. From the above, it can be said that the non-volatile storage element 100 of the present embodiment can be controlled with a write voltage of 5.0 V or less. Therefore, the non-volatile memory element 100 of the present embodiment can be operated by using a 5V power supply used in a general integrated circuit, and has a very high affinity for an existing integrated circuit.
  • the non-volatile memory element 100 of the present embodiment has a structure in which an IGZO film having a film thickness of less than 10 nm is used as the channel layer 140 and an HZO film is used as the gate insulating layer 130.
  • an IGZO film having a film thickness of less than 10 nm
  • an HZO film is used as the gate insulating layer 130.
  • the non-volatile storage element 100 of the present embodiment can control the erasing / programming operation at a voltage of 5.0 V or less, it can operate at a low voltage and can suppress the power consumption to a low level. ..
  • the conventional flash memory needs to apply a high voltage in order to transfer the electric charge between the substrate and the floating gate through the tunnel oxide layer. As a result, the flash memory has a demerit that a booster circuit for generating a high voltage is required.
  • the non-volatile memory element 100 of the present embodiment can secure a good memory window by fixing the body potential of the channel portion by using the second gate electrode 160. As described above, according to the present embodiment, it is possible to obtain the non-volatile memory element 100 that can operate at a low voltage (for example, the voltage between the source and drain is 50 mV or less), has low power consumption, and has high reliability. it can.
  • a low voltage for example, the voltage between the source and drain is 50 mV or less
  • the present invention is not limited to this, and the program operation and the erasing operation are performed by changing the potential of the second gate electrode 160. It is also possible to assist.
  • the width of the above-mentioned memory window is affected by the electric field strength formed in the channel layer 140 and the gate insulating layer 130. That is, it changes according to the film thickness of the protective insulating layer 150 that insulates and separates the channel layer 140 and the second gate electrode 160.
  • 15 (A) and 15 (B) are diagrams showing the dependence of the memory window on the film thickness of the protective insulating layer 150 in the non-volatile storage element 100 of the present embodiment.
  • the thickness of the gate insulating layer 130 is 15 nm
  • the film thickness of the channel layer 140 is 8 nm.
  • the film thickness of the protective insulating layer 150 was 5 nm, 9 nm, 12 nm and 15 nm.
  • FIG. 15A it was observed that the threshold value after the erasing operation tended to increase as the film thickness of the protective insulating layer 150 became thinner. That is, as shown in FIG. 15B, it was found that the Id-Vg characteristics change in the direction in which the width of the memory window increases as the film thickness of the protective insulating layer 150 decreases.
  • the film thickness of the protective insulating layer 150 when the film thickness of the protective insulating layer 150 is 15 nm or less, a width of 0.8 V or more can be secured as the width of the memory window. That is, the film thickness of the protective insulating layer 150 is preferably thin.
  • the leakage current decreases as the film thickness of the protective insulating layer 150 increases, so that the film thickness of the protective insulating layer 150 is thick from the viewpoint of ensuring the reliability of memory operation. Is preferable.
  • the film thickness of the protective insulating layer 150 is 8 nm or more and 15 nm or less (more preferably 11 nm or more and 13 nm or less). I can say. Further, it is considered that the film thickness of the channel layer 140 and the film thickness of the protective insulating layer 150 are closely related to the formation of an electric field in the channel portion. Therefore, in the non-volatile storage element 100 of the present embodiment, the ratio of the film thickness of the protective insulating layer 150 to the film thickness of the channel layer 140 is 1.0 or more and 1.8 or less (preferably 1.4 or more and 1.6 or less). ) Is set.
  • 23 (A) and 23 (B) are diagrams showing the dependence of the memory window on the film thickness of the gate insulating layer 130 in the non-volatile storage element 100 of the present embodiment.
  • the protective insulating layer 150 has a film thickness of 12 nm
  • the channel layer 140 has a film thickness of 8 nm.
  • the channel length is 10 ⁇ m.
  • the film thickness of the gate insulating layer 130 is 10 nm, 15 nm, 20 nm and 25 nm.
  • FIG. 23 (A) it was observed that the change in the threshold voltage tends to increase as the film thickness of the gate insulating layer 130 increases. That is, as shown in FIG. 23 (B), it was found that the width of the memory window increases as the film thickness of the gate insulating layer 130 increases.
  • the reason for exhibiting such characteristics is that when the film thickness of the gate insulating layer 130 becomes thicker, the polarization does not reverse in the gate insulating layer 130 unless a larger gate voltage is applied accordingly. Therefore, in order to obtain an appropriate memory window and threshold voltage, it is desirable to appropriately design the film thickness of the gate insulating layer 130.
  • FIG. 24A and 24 (B) are diagrams showing the dependence of the memory window on the film thickness of the channel layer 140 in the non-volatile storage element 100 of the present embodiment.
  • FIG. 24A shows the simulation results of the Id-Vg characteristics in which the film thickness of the channel layer 140 of the non-volatile memory element 100 of the present embodiment is set to 5 nm, 6 nm, 7 nm or 8 nm. ..
  • the film thickness of the protective insulating layer 150 is 12 nm.
  • the film thickness of the gate insulating layer 130 is 15 nm.
  • the channel length is 10 ⁇ m.
  • the threshold value increases in the positive direction and the width of the memory window increases as the film thickness of the channel layer 140 decreases. That is, in the non-volatile memory element 100 of the present embodiment, the width of the memory window can also be controlled by appropriately setting the thickness of the channel layer 140 while securing the memory window by using the back gate electrode 160. It turned out.
  • the non-volatile storage element 200 having a structure different from that of the first embodiment will be described.
  • the difference from the first embodiment is that the non-volatile memory element 200 does not fix the body potential by using the back gate electrode as in the first embodiment, but fixes the body potential by shortening the channel length. It is a point.
  • the parts common to the first embodiment may be designated by the same reference numerals as those in the first embodiment, so that detailed description may be omitted.
  • FIG. 16 is a cross-sectional view showing the element structure of the non-volatile storage element 200 of the second embodiment. Similar to the first embodiment, the non-volatile memory element 200 is a FeFET. However, the channel length (L) of the non-volatile storage element 200 of the present embodiment is designed to be 1 ⁇ m or less. In the present embodiment, the “channel length” is defined as the distance between the source electrode 170 and the drain electrode 180 as the channel length. Here, the reason why the non-volatile memory element 200 of the present embodiment has a channel length of 1 ⁇ m or less will be described below.
  • FIG. 17 is a diagram showing the dependence of the Id-Vg characteristic on the channel length in the non-volatile memory device having the IGZO film as the channel layer.
  • the channel length (L) of the non-volatile memory element having the structure shown in FIG. 16 (excluding the channel length) is set to 0.1 ⁇ m, 0.5 ⁇ m, 1 ⁇ m, 2 ⁇ m, 3 ⁇ m, 4 ⁇ m, and so on. It is an Id-Vg characteristic when it is 5 ⁇ m or 10 ⁇ m.
  • the voltage (Vds) between the source and the drain was set to 50 mV.
  • the film thickness of the IGZO film was 8 nm, and the film thickness of the HZO film was 15 nm.
  • the channel length is 10 ⁇ m, 5 ⁇ m and 4 ⁇ m
  • the memory window is hardly observed, and the memory window is gradually observed from the area where the channel length becomes 3 ⁇ m or less.
  • the channel lengths were 1 ⁇ m, 0.5 ⁇ m, and 0.1 ⁇ m, there was almost no change in the width of the memory window. That is, from the result of FIG. 17, it was found that when the channel length was 1 ⁇ m or less, the memory window was sufficiently opened and the width did not change.
  • the back gate electrode is used as in the first embodiment. It was found that a memory window with a sufficient width can be secured without fixing the body potential. The present inventors consider that the reason why a memory window having a sufficient width can be secured when the channel length is 1 ⁇ m or less is that the body potential is fixed under the influence of the source side potential and the drain side potential. There is.
  • FIGS. 18 and 19 are diagrams showing the potential distribution inside the channel layer 140 and the gate insulating layer 130.
  • the horizontal dimension X and the vertical dimension Y are shown in ⁇ m units, respectively.
  • the gate potential and drain potential were calculated as ⁇ 10 V and 50 mV with respect to the source potential, respectively.
  • FIG. 18 shows the potentials of the ferroelectric layer (HZO film) and the channel layer (IGZO film) when the channel length is 50 nm in 1 V steps. That is, FIG. 18 corresponds to the potential distribution of the non-volatile storage element under the condition that the memory window is opened.
  • FIG. 1 V steps that is, FIG. 18 corresponds to the potential distribution of the non-volatile storage element under the condition that the memory window is opened.
  • FIG. 19 shows the potentials of the ferroelectric layer and the channel layer when the channel length is 5 ⁇ m in 0.5 V steps. However, in FIG. 19, for convenience of explanation, the range from the source to 120 nm is shown. FIG. 19 corresponds to the potential distribution of the non-volatile storage element under the condition that the memory window is not opened.
  • the potential near the interface between the ferroelectric layer and the channel layer (the potential represented by "Ea" in FIGS. 18 and 19) will be described.
  • the distribution of the potential Ea becomes a shape that is strongly influenced by the source potential and the drain potential and is pushed toward the ferroelectric layer.
  • the distribution of the potential Ea has a shape that gradually changes in the channel layer when the distance from the source is more than a certain level.
  • the results shown in FIGS. 18 and 19 mean that when the channel length is 50 nm, the voltage applied to the ferroelectric layer is relatively large as compared with the case where the channel length is 5 ⁇ m. That is, when the channel length is 50 nm, the spontaneous polarization inversion of the ferroelectric substance occurs more, and the threshold value of the FET increases (that is, the memory window opens). On the other hand, when the channel length is 5 ⁇ m, the voltage applied to the ferroelectric layer is relatively small, and the FET threshold value does not increase (that is, the memory window does not open).
  • the body potential of the channel portion can be fixed by shortening the channel length. That is, by shortening the channel length, the body potential of the channel portion is coupled with the potentials of the source and drain. As a result, a larger voltage can be applied to the ferroelectric layer (gate insulating layer), and a larger spontaneous polarization reversal can be caused (the threshold value can be increased).
  • the drain-source voltage was calculated as 50 mV in FIGS. 18 and 19, it is also effective to apply a positive voltage larger than 50 mV as the drain voltage during the erasing operation.
  • the drain voltage at the time of erasing is preferably 0 V or more and 3.3 V or less, or 0 V or more and 5 V or less.
  • the reason why the upper limit is set to 3.3V or 5V is that it is preferable to set the power supply voltage as the upper limit in consideration of the ease of circuit design.
  • the “drain-source voltage” refers to the potential difference between the drain potential and the source potential. Further, in the description of this paragraph, the “drain voltage” refers to the potential difference between the reference potential and the potential of the drain electrode.
  • FIG. 20 is a diagram showing the dependence of the Id-Vg characteristic on the film thickness of the channel layer 140 in the non-volatile storage element 200 of the second embodiment.
  • FIG. 20 shows a simulation result of the Id-Vg characteristic in which the film thickness of the channel layer 140 of the non-volatile memory element 200 of the present embodiment is set to 4 nm, 5 nm, 6 nm, 7 nm, or 8 nm. ..
  • the channel length was fixed at 1 ⁇ m.
  • the film thickness of the HZO film was 10 nm, and the remanent polarization (Pr) was 20 ⁇ C / cm2.
  • the threshold value increased in the positive direction, and the width of the memory window increased. That is, in the non-volatile memory element 200 of the present embodiment having a channel length of 1 ⁇ m or less, setting the film thickness of the channel layer 140 to less than 10 nm (preferably 1 nm or more and 8 nm or less) secures a sufficient memory window. It turned out to be very effective above.
  • the width of the memory window tends to increase even if the spontaneous polarization of the ferroelectric substance is increased or the film thickness of the ferroelectric substance is increased. Therefore, the width of the memory window can be controlled to some extent by controlling the spontaneous polarization or the film thickness of the gate insulating layer 130, which is a ferroelectric substance.
  • the film thickness of the channel layer 140 since the film thickness of the channel layer 140 has the greatest effect on the control of the width of the memory window, it is effective to set the film thickness of the channel layer 140 to less than 10 nm as described above.
  • the non-volatile memory element 200 of the present embodiment has a structure in which an IGZO film having a film thickness of less than 10 nm is used as the channel layer 140 and an HZO film is used as the gate insulating layer 130. Therefore, the non-volatile memory element 200 of the present embodiment has high reliability as in the first embodiment.
  • the non-volatile memory element 200 of the present embodiment by setting the channel length (L) to 1 ⁇ m or less, the body potential of the channel portion is fixed by utilizing the source side potential and the drain side potential, and a good memory window is obtained. Can be secured. As described above, according to the present embodiment, it is possible to obtain the non-volatile storage element 200 having low power consumption and high reliability as in the first embodiment.
  • the configuration of the first embodiment with the configuration of the present embodiment, set the channel length to 1 ⁇ m or less, and further provide a back gate. That is, in the structure shown in FIG. 16, as shown in FIG. 1, another gate electrode (not shown) facing the channel layer 140 may be provided via the protective insulating layer 150. As a result, the body potential can be fixed more stably.
  • FIG. 25A and 25 (B) are diagrams showing the dependence of the memory window on the channel length of the channel layer 140 in the non-volatile storage element 200 of the present embodiment.
  • FIG. 25A shows a case where the channel length (L) of the channel layer 140 of the non-volatile memory element 200 of the present embodiment is 20 m, 30 nm, 40 nm, 50 nm, 100 nm, 200 nm or 1 ⁇ m.
  • the simulation result of the Id-Vg characteristic is shown.
  • the film thickness of the gate insulating layer 130 is 15 nm.
  • the film thickness of the channel layer 140 is 8 nm.
  • the channel length exceeds 1 ⁇ m, the potential of the channel layer 140 near the source and drain is affected by the polarization of the gate insulating layer 130, but the carrier conduction is rate-determined near the center of the channel. Therefore, the polarization of the gate insulating layer 130 has almost no effect on the conduction of carriers, and the change in the threshold value is small, so that a sufficient memory window cannot be secured.
  • the channel length is 1 ⁇ m or less, the potentials near the source and near the drain start coupling near the center of the channel. Therefore, the polarization of the gate insulating layer 130 affects the conduction of carriers, and the change in the threshold value becomes large, so that a sufficient memory window can be secured.
  • the channel length is 50 nm or less, the coupling of the potential near the source and the vicinity of the drain near the center of the channel becomes remarkable. Therefore, the polarization of the gate insulating layer 130 gives a large change to the potential near the center of the channel and greatly changes the threshold value, so that the change in the width of the memory window also becomes large.
  • the width of the memory window can be further secured by setting the channel length to 50 nm or less.
  • FIG. 26 is a diagram for explaining the potential distribution of the channel layer 140 in the vicinity of the source in the non-volatile storage element 200 of the present embodiment.
  • FIG. 26A is a diagram showing the polarization distribution of the gate insulating layer 130 near the source during the erasing operation.
  • FIG. 26B is a diagram showing the potential distribution of the channel layer 140 in the vicinity of the source during the erasing operation.
  • FIGS. 26 (A) and 26 (B) describe the behavior in the vicinity of the source, the same applies to the potential distribution in the vicinity of the drain. This simulation was performed with the film thickness of the gate insulating layer 130 being 15 nm and the film thickness of the channel layer 140 being 8 nm.
  • polarization inversion occurs in the gate insulating layer 130 in the vicinity of the source during the erasing operation.
  • FIG. 26B a high potential barrier is formed in the channel layer 140 near the source due to the polarization reversal of the gate insulating layer 130. This is because the body potential of the channel portion of the non-volatile memory element 200 is fixed by setting the channel length to 1 ⁇ m or less, and polarization reversal is likely to occur.
  • FIG. 27 is a diagram for explaining the potential distribution of the channel layer 140 in the non-volatile storage element 200 of the present embodiment.
  • FIG. 27A is a diagram showing the potential distribution of the channel layer 140 when the channel length is 30 nm.
  • FIG. 27B is a diagram showing the potential distribution of the channel layer 140 when the channel length is 100 nm. This simulation was performed with the film thickness of the gate insulating layer 130 being 15 nm and the film thickness of the channel layer 140 being 8 nm.
  • FIG. 27 (A) when the channel length is 30 nm, the channel potential and the source and drain potentials are strongly coupled near the center of the channel, and the channel potential is strongly fixed.
  • FIG. 27 (B) when the channel length is 100 nm, the potential coupling near the center of the channel is slight. That is, these simulation results support the results described with reference to FIG. 25 (B). That is, it is shown that as the channel length becomes shorter, the potential coupling near the center of the channel becomes stronger, the polarization reversal occurs more strongly in a wider range, and the memory window rapidly increases.
  • the non-volatile storage device 400 in which a plurality of non-volatile storage elements 300 are integrated in a three-dimensional structure will be described.
  • the non-volatile storage device 400 of the present embodiment is an example of a non-volatile storage device having a three-dimensional stacked structure in which a plurality of non-volatile storage elements 300 are arranged in series with a common channel.
  • Such a three-dimensional stacked structure has a structure similar to that of a 3D-NAND flash memory.
  • FIG. 21 is a cross-sectional perspective view showing the element structure of the non-volatile storage element 300 of the third embodiment.
  • FIG. 22 is a cross-sectional view showing the device structure of the non-volatile storage device 400 of the third embodiment.
  • the cross-sectional perspective view shown in FIG. 21 corresponds to an enlarged drawing of the area shown by the frame line 40 in FIG.
  • the non-volatile storage element 300 is a FeFET having at least a channel layer 310, a gate insulating layer 320, and a gate electrode 330.
  • the channel layer 310 and the gate insulating layer 320 are common to the plurality of non-volatile storage elements 300.
  • the channel layer 310 functions as a channel of the non-volatile storage element 300.
  • the IGZO film is used as the material constituting the channel layer 310, but other metal oxides may be used as in the first embodiment.
  • the film thickness of the channel layer 310 is less than 10 nm (preferably 8 nm or less).
  • the channel layer 310 is formed by using the ALD method.
  • the gate insulating layer 320 corresponds to the ferroelectric layer in the non-volatile storage element 300 of the present embodiment.
  • the HZO film is used as the material constituting the gate insulating layer 320, but other ferroelectric layers may be used as in the first embodiment.
  • the gate electrode 330 functions as a gate electrode of the non-volatile memory element 300.
  • a compound layer made of titanium nitride (TiN) is used as the gate electrode 330.
  • TiN titanium nitride
  • the present invention is not limited to this, and as the material of the gate electrode 330, a metal material containing tungsten, tantalum, molybdenum, aluminum, copper and the like, or a compound material containing those metal materials can be used.
  • the film thickness of the gate electrode 330 is 1 ⁇ m or less (preferably 50 nm or less).
  • the film thickness of the gate electrode 330 defines the effective channel length (L) of the non-volatile memory element 300. Therefore, as in the second embodiment, the non-volatile memory element 300 of the present embodiment has a structure in which the body potential of the channel portion is fixed by setting the film thickness (that is, the channel length) of the gate electrode 330 to 1 ⁇ m or less. It has become.
  • the insulating layer 340 is an insulating film for insulatingly separating the adjacent gate electrodes 330.
  • an insulating film such as a silicon oxide film or a silicon nitride film can be used.
  • the film thickness of the insulating layer 340 is not particularly limited, but is preferably 10 nm or more and 50 nm or less (preferably 20 nm or more and 40 nm or less). If the film thickness of the insulating layer 340 is too thin, the adjacent non-volatile memory elements 300 may affect each other, which may cause a malfunction. Further, if the film thickness of the insulating layer 340 is too thick, the distance between the channels of the adjacent non-volatile memory elements 300 becomes long, which may be a barrier to carrier movement.
  • the filler member 350 functions as a filler that fills the inside of the cylindrical channel layer 310.
  • an insulating material such as silicon oxide, silicon nitride, or resin can be used.
  • a source electrode 420 is provided on the substrate 410.
  • the substrate 410 a silicon substrate or a metal substrate having an insulating surface can be used.
  • the source electrode 420 a metal material containing titanium, aluminum, tungsten, tantalum, molybdenum, aluminum, copper and the like, or a compound material containing those metal materials can be used. It is also possible to use an n-type semiconductor substrate (for example, an n-type silicon substrate) as the substrate 410 to function as a source and omit the source electrode 420 shown in FIG.
  • the plurality of non-volatile memory elements 300 are arranged in series between the source electrode 420 and the drain electrode 430.
  • the channel layer 310 is electrically connected to the source electrode 420 and the drain electrode 430. That is, in the non-volatile storage device 400 of the present embodiment, it can be said that the plurality of non-volatile storage elements 300 also share the source electrode 420 and the drain electrode 430.
  • the source electrode 420 is electrically connected to the source terminal 440 made of a metal material.
  • the drain electrode 430 is electrically connected to the drain terminal 450 made of a metal material.
  • the drain terminal 450 is connected to a bit line (not shown) of the non-volatile storage device 400.
  • each of the plurality of gate electrodes 330 is electrically connected to the gate terminal 460.
  • the plurality of gate terminals 460 are connected to the word line (not shown) of the non-volatile storage device 400.
  • the source terminal 440, the drain terminal 450, and the gate terminal 460 are electrically connected to the source electrode 420, the drain electrode 430, and the gate electrode 330, respectively, via contact holes provided in the passivation layer 470.
  • the non-volatile storage device 400 of the present embodiment has a three-dimensional structure in which a plurality of non-volatile storage elements 300 are integrated at high density.
  • Each non-volatile memory element 300 fixes the body potential of the channel portion by using the source side potential and the drain side potential by setting the channel length to 1 ⁇ m or less. That is, as in the first embodiment and the second embodiment, the non-volatile storage device 400 can be realized by using the non-volatile storage element 300 having low power consumption and high reliability.
  • the fourth embodiment an operation method of the non-volatile storage device, which can be applied to a non-volatile storage element having a configuration different from that of the first embodiment and the second embodiment, will be described.
  • the difference from the first embodiment and the second embodiment is that in the operation method of the non-volatile storage device of the present embodiment, the non-volatile storage element having no back gate electrode and having a channel length of more than 1 ⁇ m This is an applicable point.
  • the drain voltage during the erasing operation is set to 0V (for convenience of simulation, the reading operation is also performed during the erasing operation).
  • the drain voltage of 50 mV was applied during the erasing operation, but the effect on the drain current at the time of reading can be almost ignored, and it is practically during the erasing operation.
  • the difference is that the memory window is controlled by applying a positive drain voltage (a positive drain voltage exceeding at least 50 mV) during the erasing operation, whereas the drain voltage is the same as when it is set to 0 V).
  • the “drain voltage” refers to the potential difference between the reference potential and the potential of the drain electrode.
  • the “source voltage” refers to a potential difference between the reference potential and the potential of the source electrode.
  • the “gate voltage” refers to a potential difference between the reference potential and the potential of the gate electrode.
  • the “drain-source voltage” refers to the potential difference between the drain potential and the source potential.
  • FIG. 28A shows an erasing operation (an operation of aligning the polarization direction of the ferroelectric layer in a specific direction by applying a negative gate voltage) in the non-volatile storage element of the fourth embodiment by changing the applied drain voltage.
  • program operation operation to align the polarization direction of the ferroelectric layer in the opposite direction to the specific direction by applying a positive gate voltage
  • drain-source voltage to adjust the gate voltage. It is a figure which shows the Id-Vg characteristic obtained by sweeping.
  • the drain voltage during program operation (hereinafter referred to as "program drain voltage”) has almost no effect on the gate voltage threshold of the Id-Vg characteristic, but is referred to as "erasure drain voltage" during erase operation. ) Affects the gate voltage threshold of the Id-Vg characteristic.
  • FIG. 28B is a diagram showing the dependence of the memory window on the erasing drain voltage in the non-volatile storage element of the fourth embodiment.
  • a drain-source voltage of 50 mV is applied to the gate voltage.
  • Simulation result of Id-Vg characteristic when sweeping, and simulation result of Id-Vg characteristic when gate voltage is swept by applying drain-source voltage 50mV after programming spontaneous polarization of ferroelectric layer. Indicates the width of the memory window obtained from the difference between.
  • the simulation was performed with the thickness of the ferroelectric layer being 15 nm, the film thickness of the channel layer being 8 nm, and the channel length being 2 ⁇ m.
  • the spontaneous polarization of the ferroelectric layer was eliminated with the negative gate voltage and the erasing drain voltage applied to form the erasing state.
  • the gate voltage was swept with the drain-source voltage 50 mV applied, and the Id-Vg characteristic shown in FIG. 28 (A) was obtained.
  • the erasing drain voltage Vd is 3V
  • the erasing operation is performed with the negative gate voltage set to -5V and the source voltage set to 0V
  • the gate voltage is swept with the drain-source voltage set to 50 mV to perform Id-Vg. Obtained characteristics.
  • the Id-Vg characteristic was obtained by the same procedure when the erasing drain voltage Vd was 0 V and 2 V.
  • FIG. 28A shows the result of performing the erasing operation separately when the erasing drain voltage Vd is 0V, 2V and 3V, and sweeping the gate voltage with the drain-source voltage set to 50 mV.
  • the spontaneous polarization of the ferroelectric layer was programmed with the positive gate voltage and the program drain voltage applied to form the programmed state.
  • the gate voltage was swept in a state where the drain-source voltage was 50 mV, and the Id-Vg characteristic shown in FIG. 28 (A) was obtained.
  • the erasing drain voltage is preferably large, but the power supply voltage is preferably set as the upper limit in consideration of ease of circuit design. For example, when the power supply voltage is 3.3V or 5V, the erasing drain voltage is preferably greater than 0V and less than 3.3V, or greater than 0V and 5V or less. However, it is desirable that the erasing drain voltage is within a range in which the influence of the leakage current between the gate and the drain does not matter.
  • the source voltage during the erasing operation is fixed to 0V, but in order to perform a stronger erasing operation, the source voltage during the erasing operation is set to a positive voltage (for example, the erasing drain voltage) in the same manner as the erasing drain voltage.
  • a positive voltage for example, the erasing drain voltage
  • the same voltage as) may be used.
  • in the channel layer a portion where the portion overlapping the gate electrode via the ferroelectric layer in a direction substantially parallel to the surface of the substrate overlaps the channel and a portion overlapping the insulating layer in a direction substantially parallel to the surface of the substrate.
  • the non-volatile memory element that operates as a source and a drain has a structure in which a plurality of non-volatile memory elements are arranged in series between the source electrode and the drain electrode. Since the source of a certain element also serves as the drain of an adjacent element, setting the erasing drain voltage of each element to a positive voltage means setting the source voltage during the erasing operation of each element to a positive voltage as well. become.
  • the erased drain voltage is set to a positive voltage and the erased state is formed, the back gate electrode is provided as in the first embodiment, or the channel length is set to 1 ⁇ m or less as in the second embodiment. It can be seen that a sufficient memory window can be secured without doing so. Furthermore, it can be seen that the larger the erase drain voltage is, the larger the memory window can be secured. Further, it can be seen that the program drain voltage may be a positive voltage or 0V.
  • a method of operating a non-volatile storage device including a plurality of non-volatile storage elements.
  • Each non-volatile memory element A channel layer containing metal oxides and A ferroelectric layer containing hafnium oxide in contact with the channel layer, With the gate electrode facing the channel layer via the ferroelectric layer, The source electrode in contact with the channel layer and A drain electrode that is separated from the source electrode and is in contact with the channel layer, With An erasing operation in which a negative gate voltage is applied to the gate electrode and a first drain voltage is applied to the drain electrode to at least a part of the plurality of non-volatile storage elements.
  • the operation method of the non-volatile storage device including the non-volatile storage element having no back gate electrode and having a channel length of more than 1 ⁇ m has been described, but the present invention is not limited to this example.
  • the operation method of the present embodiment can also be applied as an operation method of the non-volatile storage device including the non-volatile storage element described in the first embodiment and the second embodiment.
  • Non-volatile storage element 110 ... Substrate, 120 ... First gate electrode, 130 ... Gate insulating layer, 140 ... Channel layer, 150 ... Protective insulating layer, 160 ... Second gate electrode, 170 ... Source electrode , 180 ... drain electrode, 201 ... substrate, 202a, 202b ... channel layer, 203 ... gate insulating layer, 204 ... gate electrode, 205 ... crystal grain boundary, 206 ... crystal defect, 207 ... carrier, 208 ... interface layer (low-). k layer), 310 ... channel layer, 320 ... gate insulating layer, 330 ... gate electrode, 340 ... insulating layer, 350 ... filler member, 400 ... non-volatile storage device, 410 ... substrate, 420 ... source electrode, 430 ... drain electrode 440 ... Source terminal, 450 ... Drain terminal, 460 ... Gate terminal, 470 ... Passion layer

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Abstract

不揮発性記憶装置は、複数の不揮発性記憶素子を含む。各不揮発性記憶素子は、金属酸化物を含むチャネル層と、前記チャネル層に接する酸化ハフニウムを含む強誘電体層と、前記強誘電体層を介して前記チャネル層に対向するゲート電極と、を備え、前記チャネル層のチャネル長が１μｍ以下である。前記金属酸化物は、ＩＧＺＯであってもよく、前記チャネル層の膜厚は１０ｎｍ未満であってもよい。また、前記強誘電体層の膜厚は、５ｎｍ以上２０ｎｍ以下であってもよい。

Description

不揮発性記憶装置及びその動作方法
　本発明の一実施形態は、不揮発性記憶素子に関する。特に、ゲート絶縁層として強誘電体を用いたトランジスタ型の不揮発性記憶素子（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：以下「ＦｅＦＥＴ」と表す。）に関する。
　近年、半導体システムの高度化に伴い、日常生活の様々な場面において情報通信が必要となっている。いわゆるＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）の実現には、コンピュータ（例えば、サーバ）と家電製品（エッジデバイスとも呼ばれる）との間で高速かつ大容量の情報通信が必要となる。そのためには、家電製品に対し、高速かつ大容量なストレージメモリとしての不揮発性メモリが必要である。さらに、家電製品の小型化に伴い、不揮発性メモリには、低消費電力であることが強く要求されている。
　不揮発性メモリの需要が拡大する中で、古くから知られている強誘電体メモリが新たな脚光を浴びている。商品化されている強誘電体メモリは、電界効果トランジスタ（ＦＥＴ）をスイッチ、強誘電体をキャパシタとするセルを使用した素子である。この素子では、ＰＺＴ（チタン酸ジルコン酸鉛）等の圧電セラミックスを強誘電体材料として使用しているが、ＰＺＴは薄くすると強誘電性を失うというサイズ効果があった。そのため、フラッシュメモリの高密度化が進んできたのに対して、強誘電体メモリの高密度化はほとんど進んでこなかった。
　このような状況下で、２０１１年に、酸化ハフニウム（ＨｆＯ2）にＳｉ等の元素をドーピングした材料が薄膜で強誘電性を示し、そのサイズ効果が公知のＰＺＴ等よりも大幅に少ないことが公表された。これらの酸化ハフニウム系材料を使用した強誘電体メモリは、ＣＭＯＳプロセスとの整合性が高く、消去／プログラム速度が速く、かつ、低電圧動作で低消費電力であるという特徴がある。そのため、最近では、酸化ハフニウム系材料をゲート絶縁層として利用するＦｅＦＥＴの開発が盛んである（例えば、非特許文献１及び非特許文献２）。また、ストレージメモリのさらなる大容量化に向けて、複数のＦｅＦＥＴを三次元構造で集積化した高密度で低消費電力のメモリも提案されている（例えば、非特許文献３）。
Min-Kyu Kim、Jang-Sik Lee、"Ferroelectric Analog Synaptic Transistors"、［online］、２０１９年１月３０日、American Chemical Society、［２０１９年２月１３日検索］、インターネット＜ＵＲＬ：https://pubs.acs.org/doi/abs/10.1021/acs.nanolett.9b00180＞（２０１９年） Yuxing Li、Renrong Liang、Jiabin Wang、Ying Zhang、He Tian、Houfang Liu、Songlin Li、Weiquan Mao、Yu Pang、Yutao Li、Yi Yang、Tian-Ling Ren、「A Ferroelectric Thin Film Transistor Based on Annealing-Free HfZrO Film」、２０１７年７月２６日、IEEE Journal of the Electron Devices Society、Volume 5、Page(s):378-383、（２０１７年） K. Florent、M. Pesic、A. Subirats、K. Banerjee、S. Lavizzari、A. Arreghini、L. Di Piazza、G. Potoms、F. Sebaai、S. R. C. McMitchell、M. Popovici、G. Groeseneken、J. Van Houdt、「Vertical Ferroelectric HfO2 FET based on 3-D NAND Architecture: Towards Dense Low-Power Memory」、2018 IEEE International Electron Devices Meeting (IEDM)、Page(s):2.5.1-2.5.4、（２０１８年）
　従来、ＦｅＦＥＴのチャネル層としては、ＣＭＯＳプロセスとの整合性が良好な単結晶シリコンが用いられていた。しかしながら、三次元構造でＦｅＦＥＴを集積化する場合、チャネル層として単結晶シリコンを用いることができない。そのため、上述の非特許文献３では、ＦｅＦＥＴを集積化して三次元構造のＮＡＮＤ型フラッシュメモリと同様の構造のメモリを構成するために、チャネル層としてポリシリコン膜を用いている。
　しかしながら、チャネル層としてポリシリコン膜を用いたＦｅＦＥＴにはいくつかの課題がある。第１の課題は、高集積化するために薄膜化したポリシリコン膜は、キャリア移動度が低いため、読み出し電流が低くなる点である。第２の課題は、ゲート絶縁層である強誘電体とポリシリコン膜との間に誘電率の低い界面層（ｌｏｗ－ｋ層）が形成されてしまい、電圧損失が生じる点である。第３の課題は、低品質な界面層に起因する電荷トラップにより、ＦｅＦＥＴの信頼性が劣化してしまう点である。したがって、これらの課題を解決する信頼性の高い強誘電体メモリの開発が求められている。
　本発明の課題の一つは、高集積化しても信頼性の高い不揮発性記憶素子を提供することにある。
　本発明の一実施形態における不揮発性記憶素子は、金属酸化物を含むチャネル層と、前記チャネル層に接する酸化ハフニウムを含む強誘電体層と、前記強誘電体層を介して前記チャネル層に対向するゲート電極と、を備え、前記チャネル層のチャネル長が１μｍ以下である。ここで、「Ａを介してＢに対向するＣ」とは、Ａの少なくとも一部、Ｂの少なくとも一部、及びＣの少なくとも一部が満たすべき関係であり、Ａの全部、Ｂの全部、又はＣの全部が満たすべき関係に限定されるものではない。
　本発明の一実施形態における不揮発性記憶素子は、金属酸化物を含むチャネル層と、前記チャネル層に接する酸化ハフニウムを含む強誘電体層と、前記強誘電体層を介して前記チャネル層に対向する第１ゲート電極と、前記チャネル層を介して前記強誘電体層に対向する絶縁層と、前記絶縁層を介して前記チャネル層に対向する第２ゲート電極と、を備える。ここで、前記絶縁層は、酸化シリコンを含んでいてもよい。前記チャネル層の膜厚に対する前記絶縁層の膜厚の比は、１．０以上１．８以下（好ましくは、１．４以上１．６以下）であってもよい。
　上記不揮発性記憶素子において、前記金属酸化物は、例えばＩｎ、Ｇａ、Ｚｎ、及びＳｎからなる群から選ばれる単数又は複数の金属からなる酸化物が好ましい。例えば、前記金属酸化物は、ＩＧＺＯ（インジウム、ガリウム、亜鉛、酸素で構成される金属酸化物）、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＺｎＯ（Ｚｉｎｃ　Ｏｘｉｄｅ）であってもよい。ただし、これに限らず、前記金属酸化物と同様の特性を有する金属酸化物であればチャネル層として用いることができる。前記チャネル層の膜厚は、１０ｎｍ未満（好ましくは、８ｎｍ以下、さらに好ましくは６ｎｍ以下）であってもよい。また、前記チャネル層の膜厚は１ｎｍ以上（好ましくは、２ｎｍ以上）であってもよい。また、前記強誘電体層の膜厚は、５ｎｍ以上２０ｎｍ以下であってもよい。
　さらに、本発明の一実施形態における不揮発性記憶装置は、上記不揮発性記憶素子を複数含んで構成されてもよい。
　本発明の一実施形態における不揮発性記憶装置の動作方法は、複数の不揮発性記憶素子を含む不揮発性記憶装置の動作方法であって、各不揮発性記憶素子は、金属酸化物を含むチャネル層と、前記チャネル層に接する酸化ハフニウムを含む強誘電体層と、前記強誘電体層を介して前記チャネル層に対向する第１ゲート電極と、前記チャネル層を介して前記強誘電体層に対向する絶縁層と、前記絶縁層を介して前記チャネル層に対向する第２ゲート電極と、前記チャネル層に接するソース電極と、前記ソース電極と離間して前記チャネル層に接するドレイン電極と、を備え、前記複数の不揮発性記憶素子の少なくとも一部に、前記第１ゲート電極に負電圧のゲート電圧を印加し、前記ドレイン電極に第１ドレイン電圧を印加する消去動作と、前記複数の不揮発性記憶素子の少なくとも一部に、前記第１ゲート電極に正電圧のゲート電圧を印加し、前記ドレイン電極に第２ドレイン電圧を印加するプログラム動作と、を有し、前記第１ドレイン電圧が正の電圧である。
　本発明の一実施形態における不揮発性記憶装置の動作方法は、複数の不揮発性記憶素子を含む不揮発性記憶装置の動作方法であって、各不揮発性記憶素子は、金属酸化物を含むチャネル層と、前記チャネル層に接する酸化ハフニウムを含む強誘電体層と、前記強誘電体層を介して前記チャネル層に対向するゲート電極と、前記チャネル層に接するソース電極と、前記ソース電極と離間して前記チャネル層に接するドレイン電極と、を備え、前記チャネル層のチャネル長が１μｍ以下であり、前記複数の不揮発性記憶素子の少なくとも一部に、前記ゲート電極に負電圧のゲート電圧を印加し、前記ドレイン電極に第１ドレイン電圧を印加する消去動作と、前記複数の不揮発性記憶素子の少なくとも一部に、前記ゲート電極に正電圧のゲート電圧を印加し、前記ドレイン電極に第２ドレイン電圧を印加するプログラム動作と、を有し、前記第１ドレイン電圧が正の電圧である。
　前記第２ドレイン電圧は、正の電圧、または０Ｖであってもよい。また、前記第１ドレイン電圧は、前記第２ドレイン電圧よりも大きくてもよい。
第１実施形態の不揮発性記憶素子における素子構造を示す断面図である。 チャネル層の材料の違いによるトランジスタ特性の違いを説明するための概念図である。 ＩＧＺＯ膜をチャネル層としたトランジスタにおけるチャネル層の膜厚に対するＩｄ－Ｖｇ特性の依存性を示す図である。 図３に示すＩｄ－Ｖｇ特性から求めた閾値（Ｖｔｈ）とサブスレッショルド係数（ＳＳ）を示す図である。 本実施形態の不揮発性記憶素子におけるチャネル部分の拡大ＴＥＭ写真を示す図である。 結晶化後のＨＺＯ膜に対するＧＩ－ＸＲＤ測定の結果を示す図である。 ＨＺＯ膜を誘電体とするキャパシタのＰ－Ｖ特性及びＩ－Ｖ特性を示す図である。 ＨＺＯ膜を誘電体とするキャパシタの書き込み耐性を示す図である。 第１実施形態の不揮発性記憶素子を用いて測定したＩｄ－Ｖｇ特性を示す図である。 図９に示したＩｄ－Ｖｇ特性から求めた電界効果移動度を示す図である。 チャネル層としてＩＧＺＯ膜を用いたＦｅＦＥＴのＩｄ－Ｖｇ特性およびＩｇ－Ｖｇ特性のシミュレーション結果を示す図である。 第１実施形態の不揮発性記憶素子における消去／プログラム動作の後のＩｄ－Ｖｇ特性を示す図である。 第１実施形態の不揮発性記憶素子におけるＩｄ－Ｖｇ特性及びＩｇ－Ｖｇ特性を示す図である。 第１実施形態の不揮発性記憶素子における書き込み電圧に対する閾値の依存性を示す図である。 第１実施形態の不揮発性記憶素子における保護絶縁層の膜厚に対するメモリウィンドウの依存性を示す図である。 第２実施形態の不揮発性記憶素子における素子構造を示す断面図である。 ＩＧＺＯ膜をチャネル層とする不揮発性記憶素子におけるチャネル長に対するＩｄ－Ｖｇ特性の依存性を示す図である。 チャネル層の内部における電位分布を示す図である。 チャネル層の内部における電位分布を示す図である。 第２実施形態の不揮発性記憶素子におけるチャネル層の膜厚に対するＩｄ－Ｖｇ特性の依存性を示す図である。 第３実施形態の不揮発性記憶素子における素子構造を示す断面斜視図である。 第３実施形態の不揮発性記憶装置における装置構造を示す断面図である。 第１実施形態の不揮発性記憶素子におけるゲート絶縁層の膜厚に対するメモリウィンドウの依存性を示す図である。 第１実施形態の不揮発性記憶素子におけるチャネル層の膜厚に対するメモリウィンドウの依存性を示す図である。 第２実施形態の不揮発性記憶素子におけるチャネル層のチャネル長に対するメモリウィンドウの依存性を示す図である。 第２実施形態の不揮発性記憶素子におけるソース近傍のチャネル層のポテンシャル分布を説明するための図である。 第２実施形態の不揮発性記憶素子におけるチャネル層のポテンシャル分布を説明するための図である。 第４実施形態の不揮発性記憶素子における消去動作時のドレイン電圧に対するメモリウィンドウの依存性を示す図である。
　以下、本発明の実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
　以下に説明する各実施形態において、測定又はシミュレーションの温度条件は、いずれも室温である。
（第１実施形態）
［素子構造］
　本実施形態では、本発明の一実施形態における不揮発性記憶素子１００について図１を用いて説明する。ただし、図１は、本実施形態の不揮発性記憶素子１００における素子構造のコンセプトを示すものであり、この例に限られるものではない。
　図１は、第１実施形態の不揮発性記憶素子１００における素子構造を示す断面図である。図１に示すように、不揮発性記憶素子１００は、ＦｅＦＥＴである。具体的には、不揮発性記憶素子１００は、少なくとも、第１ゲート電極１２０、ゲート絶縁層１３０、チャネル層１４０、保護絶縁層１５０、第２ゲート電極１６０、ソース電極１７０、及びドレイン電極１８０を有する。
　基板１１０は、不揮発性記憶素子１００を支持するベースとして機能する。本実施形態では、基板１１０として、シリコン基板上に酸化シリコンを設けた構造体を用いるが、これに限られるものではない。
　第１ゲート電極１２０は、不揮発性記憶素子１００のフロントゲート電極として機能する。本実施形態では、第１ゲート電極１２０として、２０ｎｍの膜厚の窒化チタン（ＴｉＮ）で構成される化合物層を用いる。しかし、これに限らず、第１ゲート電極１２０の材料としては、タングステン、タンタル、モリブデン、アルミニウム、銅等を含む金属材料、又は、それらの金属材料を含む化合物材料を用いることができる。第１ゲート電極１２０は、例えばスパッタ法により形成することができる。
　ゲート絶縁層１３０は、本実施形態の不揮発性記憶素子１００における強誘電体層に相当する。本実施形態では、ゲート絶縁層１３０を構成する材料として、ジルコニウムを添加した酸化ハフニウム（以下「ＨＺＯ」と表す。）を用いる。ただし、これに限らず、ゲート絶縁層１３０として、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウムなどを添加した酸化ハフニウム等の他の強誘電体層を用いても良い。本実施形態では、ゲート絶縁層１３０を２５０℃の温度下におけるＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、１５ｎｍの膜厚で形成する。ただし、ゲート絶縁層１３０の膜厚は、この例に限られるものではなく、例えば５ｎｍ以上２０ｎｍ以下（好ましくは、１０ｎｍ以上１８ｎｍ以下）とすることができる。
　チャネル層１４０は、不揮発性記憶素子１００のチャネルとして機能する。本実施形態では、チャネル層１４０を構成する材料として、ＩＧＺＯと呼ばれる金属酸化物を用いる。ＩＧＺＯは、半導体特性を示す金属酸化物であり、インジウム、ガリウム、亜鉛、及び酸素で構成される化合物材料である。具体的には、ＩＧＺＯは、Ｉｎ、Ｇａ及びＺｎを含む酸化物、又は、このような酸化物の混合物である。ＩＧＺＯの組成は、好ましくは、Ｉｎ2-xＧａxＯ3（ＺｎＯ）m（０＜ｘ＜２、ｍは、０又は６未満の自然数）、より好ましくは、ＩｎＧａＯ3（ＺｎＯ）m（ｍは、０又は６未満の自然数）、最も好ましくは、ＩｎＧａＯ3（ＺｎＯ）である。後述するように、本実施形態の不揮発性記憶素子１００は、チャネル層１４０としてＩＧＺＯを用いることにより、チャネル層としてポリシリコン膜を用いた従来のＦｅＦＥＴに比べて高い信頼性を実現している。また、強誘電体層であるゲート絶縁層１３０とチャネル層１４０とが接することにより、従来例で述べた誘電率の低い界面層の形成が抑制されている。なお、本実施形態では、チャネル層１４０として、８ｎｍの膜厚のＩＧＺＯ膜をＲＦスパッタ法により形成している。本発明者らの知見では、チャネル層１４０の膜厚は、１０ｎｍ未満であることが望ましい。この点については、後述する。
　保護絶縁層１５０は、チャネル層１４０を保護するパッシベーション層として機能する誘電体である。本実施形態では、保護絶縁層１５０として、酸化シリコン膜（ＳｉＯ）をＲＦスパッタ法により形成する。ただし、これに限らず、保護絶縁層１５０としては、窒化シリコン膜（ＳｉＮ）、酸化窒化シリコン膜（ＳｉＯＮ）など、他の絶縁膜を用いてもよい。また、本実施形態では、保護絶縁層１５０の膜厚（チャネル層１４０と第２ゲート電極１６０との間の膜厚）を１２ｎｍとしたが、これに限られるものではない。なお、本明細書中において、保護絶縁層１５０の膜厚は、シリコン酸化膜（ＳｉＯ2）換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）であるものとする。
　本実施形態では、保護絶縁層１５０を形成した後、後述するソース電極１７０及びドレイン電極１８０とチャネル層１４０とを接続するために、保護絶縁層１５０に対してコンタクトホールを形成する。コンタクトホールを形成した後、窒素及び酸素を含む雰囲気中で５００℃、１０秒間のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）処理を行う。ただし、ＲＴＡ処理の温度は、４００℃以下とすることも可能である。このＲＴＡ処理は、ゲート絶縁層１３０であるＨＺＯ膜を結晶化するためのアニールプロセスである。
　第２ゲート電極１６０は、不揮発性記憶素子１００のバックゲート電極として機能する。具体的には、第２ゲート電極１６０はチャネル部分のボディポテンシャルを固定する役割を有する。本実施形態では、第２ゲート電極１６０として、１０ｎｍの膜厚のチタン層と１００ｎｍの膜厚のアルミニウム層とで構成される積層構造を有する電極を用いる。しかし、これに限らず、第２ゲート電極１６０の材料としては、タングステン、タンタル、モリブデン、銅等を含む金属材料、又は、それらの金属材料を含む化合物材料を用いることができる。第２ゲート電極１６０は、例えば電子ビーム蒸着法により形成することができる。
　ソース電極１７０及びドレイン電極１８０は、それぞれチャネル層１４０との電気的な接続を得るための端子として機能する。本実施形態において、ソース電極１７０及びドレイン電極１８０は、第２ゲート電極１６０と同一の金属層で構成される。すなわち、ソース電極１７０及びドレイン電極１８０は、１０ｎｍの膜厚のチタン層と１００ｎｍの膜厚のアルミニウム層とで構成される積層構造を有する電極を用いる。ただし、この例に限らず、第２ゲート電極１６０とソース電極１７０及びドレイン電極１８０とを異なる金属材料で構成することも可能である。
　なお、図１では、ボトムゲート（第１ゲート電極１２０）をフロントゲートとし、トップゲート（第２ゲート電極１６０）をバックゲートとする例を示した。しかしながら、これとは逆に、ボトムゲートをバックゲートとし、トップゲートをフロントゲートとしてもよい。すなわち、ＩＧＺＯ膜で構成されるチャネル層の下に配置したゲート電極を用いてボディポテンシャルを固定する構成としてもよい。
［ポリシリコン膜とＩＧＺＯ膜との比較］
　前述のとおり、本実施形態の不揮発性記憶素子１００は、ゲート絶縁層１３０として、酸化ハフニウムを含む強誘電体を用い、チャネル層１４０として、ＩＧＺＯ膜を用いている。そこで、まずチャネル層１４０としてＩＧＺＯ膜を用いる利点について説明する。
　図２（Ａ）及び図２（Ｂ）は、チャネル層の材料の違いによるトランジスタ特性の違いを説明するための概念図である。図２（Ａ）において、基板２０１の上には、チャネル層２０２ａ、ゲート絶縁層２０３及びゲート電極２０４が配置されている。図２（Ａ）と図２（Ｂ）の違いは、図２（Ａ）ではチャネル層２０２ａとしてポリシリコン膜を用い、図２（Ｂ）ではチャネル層２０２ｂとしてＩＧＺＯ膜を用いている点である。
　図２（Ａ）に示されるように、チャネル層２０２ａとしてポリシリコン膜を用いた場合、膜の内部には、多くの結晶粒界２０５及び結晶欠陥２０６が存在する。これらの結晶粒界２０５及び結晶欠陥２０６が、チャネル層２０２ａのキャリア２０７の移動度の低下を招く。また、ゲート絶縁層２０３である強誘電体層とチャネル層２０２ａであるポリシリコン膜との間に誘電率の低い界面層（ｌｏｗ－ｋ層）２０８が形成されてしまう。誘電率の低い界面層２０８は、ゲート電極２０４に電圧を供給した際に、電圧損失の要因となる。さらに低品質な界面層２０８が生成した電荷トラップも素子特性の劣化（例えば、閾値のシフト、サブスレッショルド係数の劣化など）を招く要因となる。したがって、チャネル層２０２ａとしてポリシリコン膜を用いた場合、不揮発性記憶素子として低電圧動作が難しくなり、かつ信頼性が損なわれるという問題がある。
　これに対し、図２（Ｂ）に示されるように、チャネル層２０２ｂとしてＩＧＺＯ膜を用いた場合、前述のような誘電率の低い界面層２０８はほとんど形成されない。また、ＩＧＺＯ膜は、成膜した状態（すなわち、アモルファス状態）で十分なキャリア移動度を有するため、アニール処理により多結晶とする必要性がなく、結晶粒界及び結晶欠陥の影響を受けることがない。また、ＩＧＺＯ膜は、ｎ型の半導体材料として機能する。さらにＩＧＺＯ膜を用いた不揮発性記憶素子は、ジャンクションレスＦＥＴ（ｐｎ接合がないトランジスタ）として動作させることができる。そのため、図２（Ｂ）に示されるように、チャネルボディ（チャネルの中央付近）をキャリア２０７が移動し、キャリア２０７が界面層付近の電荷トラップの影響を受けにくい。したがって、チャネル層２０２ｂとしてＩＧＺＯ膜を用いることにより、信頼性の高い不揮発性記憶素子を実現することができる。
　なお、チャネル層としてＩＧＺＯ膜を用い、ゲート絶縁層として酸化ハフニウム系材料を用いた場合、前述のとおり界面特性に優れたＦｅＦＥＴを構成することができる。したがって、ジャンクションレスＦＥＴとして動作する場合に限らず、ｐ型の半導体材料と組み合わせてインバージョンモードで動作するＦＥＴに適用することも可能である。
［素子特性］
　本発明者らは、ＩＧＺＯ膜をチャネル層として用いた場合におけるトランジスタ特性について、ＩＧＺＯ膜の膜厚に対する依存性を調べた。図３は、ＩＧＺＯ膜をチャネル層としたトランジスタにおけるチャネル層の膜厚に対するＩｄ－Ｖｇ特性の依存性を示す図である。図３に示される曲線は、ゲート絶縁層として二酸化シリコン膜を用い、チャネル層としてＩＧＺＯ膜を用いたトランジスタのＩｄ－Ｖｇ特性である。ここでは、ソース－ドレイン間の電圧（Ｖｄｓ）を５０ｍＶに設定した。また、ＩＧＺＯ膜の膜厚は、５ｎｍ、１０ｎｍ、２０ｎｍ及び４０ｎｍに設定した。図４は、図３に示すＩｄ－Ｖｇ特性から求めた閾値（Ｖｔｈ）とサブスレッショルド係数（ＳＳ）を示す図である。
　図３及び図４に示されるように、ＩＧＺＯ膜の膜厚が薄くなるにつれて、トランジスタ特性に変化が見られた。具体的には、図４に示されるように、ＩＧＺＯ膜の膜厚が薄くなるにつれて、閾値が負から正へと変化し、サブスレッショルド係数が徐々に小さくなる傾向が見られた。なお、膜厚が５ｎｍの場合において、Ｉｄ－Ｖｇ特性及びサブスレッショルド係数の劣化が見られたが、本発明者らは、何らかの要因により正常なトランジスタ特性が得られなかった可能性が高いと考えている。
　理論上、室温における理想的なサブスレッショルド係数の値は６０ｍＶ／ｄｅｃであることが知られている。つまり、サブスレッショルド係数が６０ｍＶ／ｄｅｃとなるときのＩＧＺＯ膜の膜厚がチャネル層の膜厚として好適であると言える。図４に示される結果によれば、ＩＧＺＯ膜の膜厚が１０ｎｍ未満（好ましくは、８ｎｍ以下）となったとき、理想的なサブスレッショルド係数が得られることが分かった。以上の結果に基づき、本実施形態の不揮発性記憶素子１００は、チャネル層１４０の膜厚を１０ｎｍ未満（好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下）としている。
　図５は、本実施形態の不揮発性記憶素子１００におけるチャネル部分の拡大ＴＥＭ写真を示す図である。不揮発性記憶素子１００のチャネル部分は、第１ゲート電極（ＴｉＮ膜）１２０、ゲート絶縁層（ＨＺＯ膜）１３０、チャネル層（ＩＧＺＯ膜）１４０、保護絶縁層（ＳｉＯ2膜）１５０が順に積層されている。図５に示されるように、各層は、高い均一性で形成されている。図５に示す写真から、ＨＺＯ膜は、結晶化されていることが分かる。それに対し、ＩＧＺＯ膜は、アモルファス状態である。また、ＨＺＯ膜とＩＧＺＯ膜との間に、誘電率の低い界面層は形成されていないことが分かる。ゲート絶縁層１３０である強誘電体層（具体的には、ＨＺＯ膜）の均一性及び結晶性には、チャネル層１４０としてＩＧＺＯ膜が接していることが寄与している。
　図６は、結晶化後のＨＺＯ膜におけるＧＩ－ＸＲＤ（Ｇｒａｚｉｎｇ　Ｉｎｃｉｄｅｎｃｅ　Ｘ－Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）測定の結果を示す図である。具体的には、図６は、ＨＺＯ膜の上にキャップ膜としてＩＧＺＯ膜を設けた後に結晶化アニールを行った場合と、ＩＧＺＯ膜を設けずに結晶化アニールを行った場合とを比較した測定スペクトルを示している。図６に示されるように、ＩＧＺＯ膜をキャップ膜として設けた場合には、ＨＺＯ膜に直方晶が形成されたことを示すピーク（例えば「１１１ｏ」等のピーク）が現れている。ＨＺＯ膜が強誘電性を示すのは膜に直方晶が形成されたときであり、単斜晶では強誘電性を示さないことが知られている。そのため、図６の測定スペクトルによれば、ＩＧＺＯ膜によるキャッピングがＨＺＯ膜における強誘電層の形成に効果的に寄与していることが分かる。
　図７は、ＨＺＯ膜を誘電体とするキャパシタのＰ－Ｖ特性及びＩ－Ｖ特性を示す図である。具体的には、図７は、Ａｌ膜／Ｔｉ膜／ＩＧＺＯ膜／ＨＺＯ膜／ＴｉＮ膜で構成される積層構造で構成されるキャパシタを用いて１ｋＨｚの測定周波数で測定したＰ－Ｖ特性及びＩ－Ｖ特性を示している。図７に示されるように、測定結果において、良好な強誘電体のヒステリシス特性と自発分極による反転電流とが観測された。このことは、上述の積層構造が、強誘電体キャパシタとして良好な特性を示し得ることを意味する。
　図８は、ＨＺＯ膜を誘電体とするキャパシタ（具体的には、図７に示した構造を有するキャパシタ）の書き込み耐性を示す図である。ここで、横軸は、ストレス・サイクルであり、縦軸は、残留分極である。また、書き込み試験においては、振幅が±３Ｖの矩形波電圧を周期１マイクロ秒で入力した。四角いドットで示される点は、正電圧を上記キャパシタに印加してデータ「０」を書き込んだ後の残留分極であり、丸いドットで示される点は、負電圧を上記キャパシタに印加してデータ「１」を書き込んだ後の残留分極である。図８に示されるように、１×１０9回程度まで安定した書き込み特性を示すことが分かった。このように、上述の積層構造によって構成されるキャパシタは、劣化の抑制された信頼性の高いキャパシタであると言える。
　ここで、「Karine Florent、「Reliability Study of Ferroelectric Al:HfO2 Thin Films for DRAM and NAND Applications」、２０１７年８月３１日、IEEE Transactions on Electron Devices、Volume 64、Page(s):4091-4098、（２０１７年）」のＦｉｇ．５（ｂ）には、ポリシリコン膜及びＡｌ：ＨｆＯ2膜を用いたＳＩＳ構造のキャパシタについての書き込み耐性を示す測定結果が示されている。このとき、例えば３Ｖの電圧による測定結果によれば、書き込み回数が１０3回程度に到達すると劣化が見られ、最終的には１０5回程度でブレイクダウンしている。すなわち、酸化ハフニウム膜とＩＧＺＯ膜とで構成されるキャパシタに比べ、酸化ハフニウム膜とポリシリコン膜とで構成されるキャパシタは、書き込み最大回数が３桁以上低いことが分かる。この結果からも、ＦｅＦＥＴのチャネル層として、ポリシリコン膜に代えてＩＧＺＯ膜を用いることの優位性が分かる。
　次に、図９は、第１実施形態の不揮発性記憶素子１００を用いて測定したＩｄ－Ｖｇ特性を示す図である。図９に示す特性は、チャネル幅（Ｗ）及びチャネル長（Ｌ）を５０μｍとしている。ソース－ドレイン間の電圧（Ｖｄｓ）は、５０ｍＶの場合と１Ｖの場合とに分けて測定した。ソース－ゲート間の電圧（以下、「ゲート電圧」と呼ぶ）（Ｖｇ）は、消去／プログラム動作が起こらない範囲で掃引した。その結果、図９に示されるように、ほぼ理想的なジャンクションレスＦＥＴの特性が得られた。
　図１０は、図９に示したＩｄ－Ｖｇ特性から求めた電界効果移動度を示す図である。ここでは、比較例として、ゲート絶縁層に３０ｎｍの厚さの酸化シリコン膜を用いた場合についても示した。図１０に示されるように、１５ｎｍの厚さのＨＺＯ膜をゲート絶縁層とした場合と３０ｎｍの厚さの酸化シリコン膜をゲート絶縁層とした場合とで電界効果移動度に大きな差はなく、共に１０ｃｍ2／Ｖｓ程度の値が得られた。また、１０ｃｍ2／Ｖｓという値は、ＩＧＺＯ膜のホール移動度（Ｈａｌｌ　ｍｏｂｉｌｉｔｙ）と一致する。この結果は、本実施形態の不揮発性記憶素子１００が、バルク伝導（ｂｕｌｋ　ｃｏｎｄｕｃｔｉｏｎ）で動作することを意味する。すなわち、本実施形態の不揮発性記憶素子１００は、ほぼ理想的なジャンクションレスＦＥＴとして動作することが確認された。
　以上のように、図７から図１０に示した測定結果によれば、本実施形態の不揮発性記憶素子１００が、強誘電体キャパシタとしても、電界効果トランジスタとしても良好な特性を示すことが裏付けられた。
　次に、図１１は、チャネル層としてＩＧＺＯ膜を用いたＦｅＦＥＴのＩｄ－Ｖｇ特性およびＩｇ－Ｖｇ特性のシミュレーション結果を示す図である。具体的には、図１１の上側の図に示される特性は、ボディポテンシャル、すなわちチャネル部分の電位を固定しない場合の結果である。すなわち、上側の図においては、ボディポテンシャルがフローティング状態となっている。下側の図に示される特性は、ボディポテンシャルを固定した場合の結果である。すなわち、下側の図においては、バックゲート電極により、ボディポテンシャルが一定の電位（本実施形態では０Ｖ）に固定されている。なお、シミュレーションにおいては、チャネル長（Ｌｇ）を１０μｍとし、ソース－ドレイン間電圧（Ｖｄ）を５０ｍＶとした。
　図１１に示されるＩｄ－Ｖｇ特性のシミュレーション結果によれば、ボディポテンシャルがフローティング状態にあるとき、メモリウィンドウ（ＭＷ）は確認されない。しかしながら、ボディポテンシャルを一定の電位に固定した場合には、十分な幅のメモリウィンドウを確認することができた。つまり、本実施形態の不揮発性記憶素子１００において、ボディポテンシャルの固定は、メモリウィンドウの安定した形成に大きく影響することが確認された。
　以上のシミュレーション結果に基づき、本実施形態の不揮発性記憶素子１００は、図１に示されるように、バックゲート電極として第２ゲート電極１６０を設けた構成となっている。具体的には、不揮発性記憶素子１００は、第１ゲート電極１２０、ゲート絶縁層１３０及びチャネル層１４０で構成されるＦｅＦＥＴに対し、チャネル部分のボディポテンシャルを第２ゲート電極１６０で固定する構成を有する。
　図１２は、本実施形態の不揮発性記憶素子１００における消去／プログラム動作の後のＩｄ－Ｖｇ特性を示す図である。具体的には、図１２は、第１ゲート電極１２０のゲート電圧としてＶｇ＝－３Ｖを供給して消去動作を行った後のＩｄ－Ｖｇ特性と、Ｖｇ＝＋２．５Ｖでプログラム動作を行った後のＩｄ－Ｖｇ特性とを示している。チャネル幅は５０μｍとし、チャネル長は２０μｍとした。ソース－ドレイン間電圧（Ｖｄｓ）は、５０ｍＶである。また、第２ゲート電極１６０を用いてチャネル部分のボディポテンシャルは固定した。なお、グラフ内には、消去状態とプログラム状態における、それぞれのサブスレッショルド係数を併せて示した。
　図１２に示されるように、不揮発性記憶素子１００は、正常に消去状態とプログラム状態の２つの状態に遷移することが確認された。また、その際のメモリウィンドウは、約０．５Ｖであった。これらの結果は、概ねシミュレーション結果から予想されたとおりの結果である。また、消去状態及びプログラム状態の両方において、ほぼ理想的なサブスレッショルド係数が得られることも確認された。
　図１３は、本実施形態の不揮発性記憶素子１００におけるＩｄ－Ｖｇ特性及びＩｇ－Ｖｇ特性を示す図である。具体的には、図１３は、第１ゲート電極１２０のゲート電圧を－２Ｖから＋３．５Ｖの広い範囲で掃引した場合におけるＩｄ－Ｖｇ特性及びＩｇ－Ｖｇ特性を示している。チャネル幅は３０μｍとし、チャネル長は１０μｍとした。ソース－ドレイン間電圧（Ｖｄｓ）は、５０ｍＶである。また、第２ゲート電極１６０を用いてチャネル部分のボディポテンシャルを固定した。
　図１３に示されるように、Ｉｄ－Ｖｇ特性には、強誘電体に起因するヒステリシス特性が観測された。また、Ｉｇ－Ｖｇ特性には、強誘電体の自発分極反転に起因するピーク電流が観測された。具体的には、図１３において、消去動作後の正の電圧掃引の際に２つのピーク電流が表れている。
　低い方の電圧で観測されるピーク電流は、第１ゲート電極１２０とソース電極１７０との間、及び、第１ゲート電極１２０とドレイン電極１８０との間で観測される分極電流である。高い方の電圧で観測されるピーク電流は、第１ゲート電極１２０とチャネル層１４０との間で観測される分極電流である。この分極電流は、強誘電体（ゲート絶縁層１３０）の自発分極に起因する。また、これら２つのピーク電流は、プログラム動作後の負の電圧掃引では重なって観測される。
　図１３に示す結果は、図１１に示したシミュレーション結果と概ね一致しており、本実施形態の不揮発性記憶素子１００が、強誘電体メモリとして正常に動作することを裏付けている。
　図１４は、第１実施形態の不揮発性記憶素子１００における書き込み電圧（消去電圧及びプログラム電圧）に対する閾値の依存性を示す図である。図１４に示すグラフによれば、消去電圧（黒丸で示す）は、－０．５Ｖから－３．０Ｖの範囲でほぼ線形に制御可能であることが分かる。また、プログラム電圧（白丸で示す）は、２．０Ｖから５．０Ｖの範囲でほぼ線形に制御可能であることが分かる。以上のことから、本実施形態の不揮発性記憶素子１００は、５．０Ｖ以下の書き込み電圧で制御可能であると言える。したがって、本実施形態の不揮発性記憶素子１００は、一般的な集積回路で使用される５Ｖ電源を用いて動作可能であり、既存の集積回路に対して非常に親和性が高い。
　以上説明したとおり、本実施形態の不揮発性記憶素子１００は、チャネル層１４０として膜厚が１０ｎｍ未満のＩＧＺＯ膜を用い、ゲート絶縁層１３０としてＨＺＯ膜を用いた構造を有する。本実施形態の不揮発性記憶素子１００は、チャネル層１４０としてＩＧＺＯ膜を用いることにより、チャネル層としてポリシリコン膜を用いた従来の不揮発性記憶素子に比べて高い信頼性を実現している。
　また、上述のように、本実施形態の不揮発性記憶素子１００は、５．０Ｖ以下の電圧で消去／プログラム動作を制御できるため、低電圧で動作可能であるとともに消費電力を低く抑えることができる。これに対し、従来のフラッシュメモリは、トンネル酸化物層を介して基板とフローティングゲートとの間で電荷を移動させるために高電圧を与える必要がある。その結果、フラッシュメモリは、高電圧を発生するための昇圧回路が必要になるというデメリットを有する。
　さらに、本実施形態の不揮発性記憶素子１００は、第２ゲート電極１６０を用いてチャネル部分のボディポテンシャルを固定することにより、良好なメモリウィンドウを確保することができる。このように、本実施形態によれば、低電圧（例えばソース－ドレイン間の電圧が５０ｍＶ以下）で動作可能であり、消費電力が低く、高い信頼性を有する不揮発性記憶素子１００を得ることができる。
　なお、本実施形態では、第２ゲート電極１６０を用いてボディポテンシャルを一定の電位に固定する例を示したが、これに限らず、第２ゲート電極１６０の電位を可変としてプログラム動作と消去動作を補助することも可能である。
　また、上述のメモリウィンドウの幅は、チャネル層１４０及びゲート絶縁層１３０に形成される電界強度の影響を受ける。すなわち、チャネル層１４０と第２ゲート電極１６０とを絶縁分離する保護絶縁層１５０の膜厚に応じて変化する。
　図１５（Ａ）及び図１５（Ｂ）は、本実施形態の不揮発性記憶素子１００における保護絶縁層１５０の膜厚に対するメモリウィンドウの依存性を示す図である。この例において、ゲート絶縁層１３０の膜厚は１５ｎｍであり、チャネル層１４０の膜厚は８ｎｍである。保護絶縁層１５０の膜厚は、５ｎｍ、９ｎｍ、１２ｎｍ及び１５ｎｍとした。
　図１５（Ａ）に示されるように、保護絶縁層１５０の膜厚が薄くなるにつれて消去動作後の閾値が高くなる傾向が観測された。すなわち、図１５（Ｂ）に示されるように、保護絶縁層１５０の膜厚が薄くなるにつれてメモリウィンドウの幅が大きくなる方向にＩｄ－Ｖｇ特性が変化することが分かった。
　図１５（Ｂ）に示される結果によれば、保護絶縁層１５０の膜厚を１５ｎｍ以下とした場合に、メモリウィンドウの幅として０．８Ｖ以上の幅を確保できる。つまり、保護絶縁層１５０の膜厚は、薄い方が好ましい。しかしながら、本発明者らの知見によれば、保護絶縁層１５０の膜厚を厚くするにつれてリーク電流が小さくなるため、メモリ動作の信頼性を確保する点からは保護絶縁層１５０の膜厚は厚い方が好ましい。以上の事から、リーク電流を抑えつつメモリウィンドウの幅を十分確保するためには、保護絶縁層１５０の膜厚を８ｎｍ以上１５ｎｍ以下（さらに好ましくは、１１ｎｍ以上１３ｎｍ以下）とすることが好ましいと言える。また、チャネル層１４０の膜厚と保護絶縁層１５０の膜厚は、チャネル部分への電界形成に関して密接に関連していると考えられる。したがって、本実施形態の不揮発性記憶素子１００は、チャネル層１４０の膜厚に対する保護絶縁層１５０の膜厚の比が１．０以上１．８以下（好ましくは、１．４以上１．６以下）に設定されている。
　図２３（Ａ）及び図２３（Ｂ）は、本実施形態の不揮発性記憶素子１００におけるゲート絶縁層１３０の膜厚に対するメモリウィンドウの依存性を示す図である。この例において、保護絶縁層１５０の膜厚は１２ｎｍであり、チャネル層１４０の膜厚は８ｎｍである。チャネル長は、１０μｍである。ゲート絶縁層１３０の膜厚は、１０ｎｍ、１５ｎｍ、２０ｎｍ及び２５ｎｍである。
　図２３（Ａ）に示されるように、ゲート絶縁層１３０の膜厚が厚くなるにつれて閾値電圧の変化が大きくなる傾向が観測された。すなわち、図２３（Ｂ）に示されるように、ゲート絶縁層１３０の膜厚が厚くなるにつれてメモリウィンドウの幅が大きくなることが分かった。このような特性を示す理由は、ゲート絶縁層１３０の膜厚が厚くなると、その分だけ大きなゲート電圧を印加しないと、ゲート絶縁層１３０の中で分極が反転しないからである。したがって、適切なメモリウィンドウと閾値電圧とを得るためには、ゲート絶縁層１３０の膜厚を適切に設計することが望ましい。
　図２４（Ａ）及び図２４（Ｂ）は、本実施形態の不揮発性記憶素子１００におけるチャネル層１４０の膜厚に対するメモリウィンドウの依存性を示す図である。具体的には、図２４（Ａ）は、本実施形態の不揮発性記憶素子１００のチャネル層１４０の膜厚を５ｎｍ、６ｎｍ、７ｎｍ又は８ｎｍに設定したＩｄ－Ｖｇ特性のシミュレーション結果を示している。この例において、保護絶縁層１５０の膜厚は、１２ｎｍである。ゲート絶縁層１３０の膜厚は、１５ｎｍである。チャネル長は、１０μｍである。
　図２４（Ａ）及び図２４（Ｂ）に示す結果によれば、チャネル層１４０の膜厚が薄くなるにつれて閾値が正の方向に大きくなり、メモリウィンドウの幅が大きくなることが分かった。すなわち、本実施形態の不揮発性記憶素子１００は、バックゲート電極１６０を用いてメモリウィンドウを確保しつつ、チャネル層１４０の膜厚を適切に設定することにより、メモリウィンドウの幅も制御可能であることが分かった。
（第２実施形態）
　第２実施形態では、第１実施形態とは異なる構造の不揮発性記憶素子２００について説明する。第１実施形態と異なる点は、不揮発性記憶素子２００は、第１実施形態のようにバックゲート電極を用いてボディポテンシャルを固定するのではなく、チャネル長を短くすることによってボディポテンシャルを固定する点である。なお、図面を用いた説明において、第１実施形態と共通する部分については、第１実施形態と同じ符号を付すことにより詳細な説明を省略する場合がある。
　図１６は、第２実施形態の不揮発性記憶素子２００における素子構造を示す断面図である。第１実施形態と同様に、不揮発性記憶素子２００は、ＦｅＦＥＴである。ただし、本実施形態の不揮発性記憶素子２００におけるチャネル長（Ｌ）は、１μｍ以下に設計されている。なお、本実施形態において「チャネル長」とは、ソース電極１７０とドレイン電極１８０との間の距離をチャネル長とする。ここで、本実施形態の不揮発性記憶素子２００がチャネル長を１μｍ以下とする理由を以下に説明する。
　図１７は、ＩＧＺＯ膜をチャネル層とする不揮発性記憶素子におけるチャネル長に対するＩｄ－Ｖｇ特性の依存性を示す図である。具体的には、図１６に示した構造（ただし、チャネル長を除く。）を有する不揮発性記憶素子のチャネル長（Ｌ）を、０．１μｍ、０．５μｍ、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、又は１０μｍとした場合におけるＩｄ－Ｖｇ特性である。ここでは、ソース－ドレイン間の電圧（Ｖｄｓ）を５０ｍＶに設定した。また、ＩＧＺＯ膜の膜厚は８ｎｍとし、ＨＺＯ膜の膜厚は１５ｎｍとした。
　シミュレーション結果によれば、チャネル長が１０μｍ、５μｍ及び４μｍの場合は、メモリウィンドウがほとんど観測されず、チャネル長が３μｍ以下になった辺りから徐々にメモリウィンドウが観測されるようになった。そして、チャネル長が１μｍ、０．５μｍ、０．１μｍの場合は、ほぼメモリウィンドウの幅に変化はなかった。つまり、図１７の結果から、チャネル長が１μｍ以下であれば、十分にメモリウィンドウが開き、かつ、その幅に変化がないことが分かった。
　以上のことから、図１６に示した構造（ただし、チャネル長を除く。）を有する不揮発性記憶素子の場合、チャネル長が１μｍ以下であれば、第１実施形態のようにバックゲート電極を用いてボディポテンシャルを固定しなくても、十分な幅を有するメモリウィンドウを確保できることがわかった。本発明者らは、チャネル長を１μｍ以下としたときに十分な幅を有するメモリウィンドウを確保できる理由として、ボディポテンシャルがソース側電位及びドレイン側電位の影響を受けて固定されるためと考えている。
　ここで、図１８及び図１９は、チャネル層１４０及びゲート絶縁層１３０の内部における電位分布を示す図である。図１８及び図１９において、水平寸法Ｘ及び垂直寸法Ｙは、それぞれμｍ単位で示されている。ゲート電位及びドレイン電位は、ソース電位に対し、それぞれ－１０Ｖ、５０ｍＶとして計算した。図１８は、チャネル長が５０ｎｍである場合における強誘電体層（ＨＺＯ膜）及びチャネル層（ＩＧＺＯ膜）の電位を、１Ｖステップで示している。すなわち、図１８は、メモリウィンドウが開く条件における不揮発性記憶素子の電位分布に対応する。これに対し、図１９は、チャネル長が５μｍである場合における強誘電体層及びチャネル層の電位を、０．５Ｖステップで示している。ただし、図１９では、説明の便宜上、ソースから１２０ｎｍの範囲までを図示している。図１９は、メモリウィンドウが開かない条件における不揮発性記憶素子の電位分布に対応する。
　ここで、強誘電体層とチャネル層との界面近傍における電位（図１８及び図１９において、「Ｅａ」で表される電位）に着目して説明する。図１８に示されるように、チャネル長が相対的に短い場合、電位Ｅａの分布は、ソース電位及びドレイン電位の影響を強く受けて強誘電体層の側に押し込まれたような形状となっている。これに対し、図１９に示されるように、チャネル長が相対的に長い場合、電位Ｅａの分布は、ソースからある程度以上離れると、チャネル層内において緩やかに変化するような形状となっている。
　図１８及び図１９に示される結果は、チャネル長が５０ｎｍである場合、チャネル長が５μｍである場合に比べて、強誘電体層にかかる電圧が相対的に大きいことを意味する。つまり、チャネル長が５０ｎｍである場合、強誘電体の自発分極反転がより大きく起こり、ＦＥＴの閾値が増加する（すなわち、メモリウィンドウが開く）。これに対し、チャネル長が５μｍである場合、強誘電体層にかかる電圧が相対的に小さく、ＦＥＴの閾値が増加しない（すなわち、メモリウィンドウが開かない）。
　以上のように、チャネル層及び強誘電体層の内部における電位分布のシミュレーション結果からも、チャネル長を短くすることによってチャネル部分のボディポテンシャルを固定できることが分かる。すなわち、チャネル長を短くすることによってチャネル部分のボディポテンシャルが、ソース及びドレインの電位とカップリングする。これにより、強誘電体層（ゲート絶縁層）に、より大きい電圧を印加することができ、より大きな自発分極反転を起こすこと（閾値を増加させること）ができる。
　なお、図１８及び図１９では、ドレイン・ソース間電圧を５０ｍＶとして計算したが、消去動作の際には、ドレイン電圧として、５０ｍＶよりも大きな正の電圧を印加することも有効である。ドレイン電圧に大きな正の電圧を印加することにより、よりチャネル部分のボディポテンシャルを正に引き上げることができる。例えば、本実施形態の不揮発性記憶素子２００を動作させる際、消去時のドレイン電圧としては、０Ｖ以上３．３Ｖ以下、又は、０Ｖ以上５Ｖ以下とすることが好ましい。ここで、上限を３．３Ｖ又は５Ｖとした理由は、回路設計のしやすさを考慮すると、電源電圧を上限とすることが好ましいからである。なお、この段落の説明において、「ドレイン・ソース間電圧」とは、ドレイン電位とソース電位との間の電位差を指す。また、この段落の説明において、「ドレイン電圧」とは、基準電位とドレイン電極の電位との間の電位差を指す。
　図２０は、第２実施形態の不揮発性記憶素子２００におけるチャネル層１４０の膜厚に対するＩｄ－Ｖｇ特性の依存性を示す図である。具体的には、図２０は、本実施形態の不揮発性記憶素子２００のチャネル層１４０の膜厚を４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、又は８ｎｍに設定したＩｄ－Ｖｇ特性のシミュレーション結果を示している。ここでは、チャネル長は、１μｍに固定した。また、ＨＺＯ膜の膜厚は１０ｎｍとし、残留分極（Ｐｒ）は２０μＣ／ｃｍ2とした。
　図２０に示す結果によれば、チャネル層１４０の膜厚が薄くなるにつれて閾値が正の方向に大きくなり、メモリウィンドウの幅が大きくなった。すなわち、チャネル長が１μｍ以下である本実施形態の不揮発性記憶素子２００において、チャネル層１４０の膜厚を１０ｎｍ未満（好ましくは、１ｎｍ以上８ｎｍ以下）とすることは、十分なメモリウィンドウを確保する上で非常に有効であることが分かった。
　なお、本発明者らの知見によれば、メモリウィンドウの幅は、強誘電体の自発分極を大きくしたり、強誘電体の膜厚を厚くしたりしても大きくなる傾向にある。したがって、強誘電体であるゲート絶縁層１３０の自発分極又は膜厚を制御することによりメモリウィンドウの幅をある程度は制御することができる。しかしながら、経験上、メモリウィンドウの幅の制御には、チャネル層１４０の膜厚が最も影響するため、上述のように、チャネル層１４０の膜厚を１０ｎｍ未満とすることが有効である。
　以上説明したとおり、本実施形態の不揮発性記憶素子２００は、チャネル層１４０として膜厚が１０ｎｍ未満のＩＧＺＯ膜を用い、ゲート絶縁層１３０としてＨＺＯ膜を用いた構造を有する。そのため、本実施形態の不揮発性記憶素子２００は、第１実施形態と同様に、高い信頼性を有する。
　また、本実施形態の不揮発性記憶素子２００は、チャネル長（Ｌ）を１μｍ以下とすることにより、ソース側電位及びドレイン側電位を利用してチャネル部分のボディポテンシャルを固定し、良好なメモリウィンドウを確保することができる。このように、本実施形態によれば、第１実施形態と同様に、消費電力が低く、高い信頼性を有する不揮発性記憶素子２００を得ることができる。
　なお、本実施形態の構成に対して第１実施形態の構成を組み合わせ、チャネル長を１μｍ以下とした上で、さらにバックゲートを設けることも可能である。すなわち、図１６に示す構造において、図１に示されるように、保護絶縁層１５０を介してチャネル層１４０に対向する他のゲート電極（図示せず）を設けてもよい。これにより、さらに安定してボディポテンシャルを固定することができる。
　図２５（Ａ）及び図２５（Ｂ）は、本実施形態の不揮発性記憶素子２００におけるチャネル層１４０のチャネル長に対するメモリウィンドウの依存性を示す図である。具体的には、図２５（Ａ）は、本実施形態の不揮発性記憶素子２００のチャネル層１４０のチャネル長（Ｌ）を、２０ｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、１００ｎｍ、２００ｎｍ又は１μｍとした場合におけるＩｄ－Ｖｇ特性のシミュレーション結果を示している。この例において、ゲート絶縁層１３０の膜厚は、１５ｎｍである。チャネル層１４０の膜厚は、８ｎｍである。
　図２５（Ａ）及び図２５（Ｂ）に示されるように、チャネル長が１００ｎｍから１μｍの範囲では、メモリウィンドウの幅に大きな変化は見られない。しかしながら、チャネル長が５０ｎｍ以下の範囲において、メモリウィンドウの幅が急激に大きくなる傾向が観られた。これは、チャネル長が５０ｎｍ以下となると、ソース及びドレインのポテンシャルの影響がチャネル中央付近で強くなり、チャネル中央付近におけるポテンシャルの変動が大きくなり、閾値も大きく変化することに起因していると考えられる。
　チャネル長が１μｍを超える場合、ソース及びドレイン近傍のチャネル層１４０のポテンシャルは、ゲート絶縁層１３０の分極の影響を受けるものの、キャリアの伝導は、チャネル中央付近で律速される。したがって、ゲート絶縁層１３０の分極は、キャリアの伝導には殆ど影響せず、閾値の変化も小さいため、メモリウィンドウを十分に確保できない。これに対し、チャネル長が１μｍ以下の場合、ソース近傍及びドレイン近傍のポテンシャルがチャネル中央付近でカップリングを始める。したがって、ゲート絶縁層１３０の分極が、キャリアの伝導に影響を与え、閾値の変化が大きくなるため、メモリウィンドウを十分に確保することができる。チャネル長が５０ｎｍ以下となると、ソース近傍及びドレイン近傍のポテンシャルのチャネル中央付近におけるカップリングが顕著となる。したがって、ゲート絶縁層１３０の分極が、チャネル中央付近のポテンシャルに大きな変化を与え、閾値を大きく変化させるため、メモリウィンドウの幅の変化も大きくなる。
　以上のように、本実施形態の不揮発性記憶素子２００は、チャネル長を５０ｎｍ以下とすることにより、メモリウィンドウの幅をさらに大きく確保することが可能である。
　ここで、図２６は、本実施形態の不揮発性記憶素子２００におけるソース近傍のチャネル層１４０のポテンシャル分布を説明するための図である。具体的には、図２６（Ａ）は、消去動作時におけるソース近傍のゲート絶縁層１３０の分極分布を示す図である。図２６（Ｂ）は、消去動作時におけるソース近傍のチャネル層１４０のポテンシャル分布を示す図である。なお、図２６（Ａ）及び図２６（Ｂ）では、ソース近傍の挙動について説明するが、ドレイン近傍におけるポテンシャル分布についても同様である。このシミュレーションは、ゲート絶縁層１３０の膜厚を１５ｎｍとし、チャネル層１４０の膜厚を８ｎｍとして行った。
　図２６（Ａ）に示されるように、本実施形態の不揮発性記憶素子２００は、消去動作時において、ソース近傍におけるゲート絶縁層１３０で分極反転が生じる。また、図２６（Ｂ）に示されるように、ゲート絶縁層１３０の分極反転に起因して、ソース近傍のチャネル層１４０には、高いポテンシャル障壁が形成される。これは、不揮発性記憶素子２００のチャネル部分のボディポテンシャルが、チャネル長を１μｍ以下とすることで固定されるようになり、分極反転が起こりやすくなることに起因している。
　また、図２７は、本実施形態の不揮発性記憶素子２００におけるチャネル層１４０のポテンシャル分布を説明するための図である。具体的には、図２７（Ａ）は、チャネル長が３０ｎｍの場合におけるチャネル層１４０のポテンシャル分布を示す図である。図２７（Ｂ）は、チャネル長が１００ｎｍの場合におけるチャネル層１４０のポテンシャル分布を示す図である。このシミュレーションは、ゲート絶縁層１３０の膜厚を１５ｎｍとし、チャネル層１４０の膜厚を８ｎｍとして行った。
　図２７（Ａ）に示されるように、チャネル長が３０ｎｍの場合、チャネル中央付近においてチャネルのポテンシャルとソース及びドレインのポテンシャルが強くカップリングし、チャネルのポテンシャルを強く固定している。他方、図２７（Ｂ）に示されるように、チャネル長が１００ｎｍの場合、チャネル中央付近におけるポテンシャルのカップリングは僅かである。すなわち、これらのシミュレーション結果は、図２５（Ｂ）を用いて説明した結果を裏付けるものである。すなわち、チャネル長が短くなることによって、チャネル中央付近でのポテンシャルのカップリングが強くなり、より広範囲で強く分極反転が起こるようになり、メモリウィンドウが急増することを示している。
（第３実施形態）
　第３実施形態では、複数の不揮発性記憶素子３００を三次元構造で集積化した不揮発性記憶装置４００について説明する。具体的には、本実施形態の不揮発性記憶装置４００は、複数の不揮発性記憶素子３００がチャネルを共通にして直列に配置された３次元積層型構造を有する不揮発性記憶装置の一例である。このような３次元積層型構造は、３Ｄ－ＮＡＮＤフラッシュメモリと同様な構造である。
　図２１は、第３実施形態の不揮発性記憶素子３００における素子構造を示す断面斜視図である。図２２は、第３実施形態の不揮発性記憶装置４００における装置構造を示す断面図である。図２１に示される断面斜視図は、図２２の枠線４０で示される領域を拡大した図面に対応する。
　図２１に示されるように、不揮発性記憶素子３００は、少なくとも、チャネル層３１０、ゲート絶縁層３２０、及びゲート電極３３０を有するＦｅＦＥＴである。本実施形態では、複数の不揮発性記憶素子３００において、チャネル層３１０及びゲート絶縁層３２０が共通となっている。
　チャネル層３１０は、不揮発性記憶素子３００のチャネルとして機能する。本実施形態では、チャネル層３１０を構成する材料としてＩＧＺＯ膜を用いるが、第１実施形態と同様に、他の金属酸化物を用いてもよい。本実施形態において、チャネル層３１０の膜厚は、１０ｎｍ未満（好ましくは８ｎｍ以下）とする。なお、本実施形態では、チャネル層３１０は、ＡＬＤ法を用いて形成する。
　ゲート絶縁層３２０は、本実施形態の不揮発性記憶素子３００における強誘電体層に相当する。本実施形態では、ゲート絶縁層３２０を構成する材料として、ＨＺＯ膜を用いるが、第１実施形態と同様に、他の強誘電体層を用いてもよい。
　ゲート電極３３０は、不揮発性記憶素子３００のゲート電極として機能する。本実施形態では、ゲート電極３３０として窒化チタン（ＴｉＮ）で構成される化合物層を用いる。しかし、これに限らず、ゲート電極３３０の材料としては、タングステン、タンタル、モリブデン、アルミニウム、銅等を含む金属材料、又は、それらの金属材料を含む化合物材料を用いることができる。
　本実施形態の不揮発性記憶素子３００において、ゲート電極３３０の膜厚は、１μｍ以下（好ましくは５０ｎｍ以下）とする。図２１から明らかなように、ゲート電極３３０の膜厚は、不揮発性記憶素子３００の実効的なチャネル長（Ｌ）を画定する。そのため、第２実施形態と同様に、本実施形態の不揮発性記憶素子３００は、ゲート電極３３０の膜厚（すなわち、チャネル長）を１μｍ以下とすることにより、チャネル部分のボディポテンシャルを固定する構造となっている。
　絶縁層３４０は、隣接するゲート電極３３０の間を絶縁分離するための絶縁膜である。絶縁層３４０としては、酸化シリコン膜、窒化シリコン膜等の絶縁膜を用いることができる。本実施形態において、絶縁層３４０の膜厚は、特に制限はないが、１０ｎｍ以上５０ｎｍ以下（好ましくは、２０ｎｍ以上４０ｎｍ以下）とすることが好ましい。絶縁層３４０の膜厚が薄すぎると、隣接する不揮発性記憶素子３００が互いに影響を及ぼし合い、動作不良を起こす要因となり得る。また、絶縁層３４０の膜厚が厚すぎると、隣接する不揮発性記憶素子３００のチャネル間の距離が長くなり、キャリア移動の障壁となり得る。
　フィラー部材３５０は、円筒形状のチャネル層３１０の内側を充填する充填材として機能する。フィラー部材３５０としては、酸化シリコン、窒化シリコン、樹脂等の絶縁材料を用いることができる。
　図２２において、基板４１０の上には、ソース電極４２０が設けられている。基板４１０としては、絶縁表面を有するシリコン基板又は金属基板等を用いることができる。ソース電極４２０としては、チタン、アルミニウム、タングステン、タンタル、モリブデン、アルミニウム、銅等を含む金属材料、又は、それらの金属材料を含む化合物材料を用いることができる。なお、基板４１０として、ｎ型半導体基板（例えば、ｎ型シリコン基板）を用いてソースとして機能させ、図２２に示すソース電極４２０を省略することも可能である。
　複数の不揮発性記憶素子３００は、ソース電極４２０とドレイン電極４３０との間に直列に配置される。チャネル層３１０は、ソース電極４２０及びドレイン電極４３０に対して電気的に接続される。すなわち、本実施形態の不揮発性記憶装置４００において、複数の不揮発性記憶素子３００は、ソース電極４２０及びドレイン電極４３０も共有していると言える。
　ソース電極４２０は、金属材料で構成されるソース端子４４０に電気的に接続される。ドレイン電極４３０は、金属材料で構成されるドレイン端子４５０に電気的に接続される。ドレイン端子４５０は、不揮発性記憶装置４００のビットライン（図示せず）に接続される。また、複数のゲート電極３３０は、それぞれゲート端子４６０に電気的に接続される。複数のゲート端子４６０は、不揮発性記憶装置４００のワードライン（図示せず）に接続される。ソース端子４４０、ドレイン端子４５０及びゲート端子４６０は、パッシベーション層４７０に設けられたコンタクトホールを介して、それぞれソース電極４２０、ドレイン電極４３０及びゲート電極３３０と電気的に接続される。
　以上説明したように、本実施形態の不揮発性記憶装置４００は、複数の不揮発性記憶素子３００を高密度で集積化した三次元構造を有する。個々の不揮発性記憶素子３００は、チャネル長を１μｍ以下とすることによりソース側電位及びドレイン側電位を用いてチャネル部分のボディポテンシャルを固定する。すなわち、第１実施形態及び第２実施形態と同様に、消費電力が低く、高い信頼性を有する不揮発性記憶素子３００を用いて不揮発性記憶装置４００を実現することができる。このように、本実施形態によれば、大容量、低消費電力かつ高信頼性の不揮発性記憶装置４００を得ることができる。
（第４実施形態）
　第４実施形態では、第１実施形態及び第２実施形態とは異なる構成の不揮発性記憶素子にも適用可能な、不揮発性記憶装置の動作方法について説明する。第１実施形態及び第２実施形態と異なる点は、本実施形態の不揮発性記憶装置の動作方法においては、バックゲート電極を有しておらず、チャネル長が１μｍを超える不揮発性記憶素子にも適用できる点である。本実施形態の不揮発性記憶装置の動作方法は、第１実施形態及び第２実施形態で説明したシミュレーションでは、消去動作時のドレイン電圧を０Ｖとしている（シミュレーションの便宜上、消去動作時にも読み出し動作時と同様の５０ｍＶのドレイン・ソース間電圧を印加したため消去動作時に５０ｍＶのドレイン電圧が印加されていたことになるが、読み出し時のドレイン電流に与える影響はほぼ無視でき、実質的に消去動作時のドレイン電圧を０Ｖとした場合と変わりはない）のに対し、消去動作時に正のドレイン電圧（少なくとも５０ｍＶを超える正のドレイン電圧）を印加することによってメモリウィンドウを制御する点で異なる。
　本実施形態において、「ドレイン電圧」とは、基準電位とドレイン電極の電位との間の電位差を指す。また、「ソース電圧」とは、基準電位とソース電極の電位との間の電位差を指す。また、「ゲート電圧」とは、基準電位とゲート電極の電位との間の電位差を指す。また、「ドレイン・ソース間電圧」とは、ドレイン電位とソース電位との間の電位差を指す。本実施形態の不揮発性記憶装置の動作方法を、第１～３実施形態の不揮発性記憶装置に適用することにより、メモリウィンドウがさらに広い不揮発性記憶装置として使用することができる。
　図２８（Ａ）は、第４実施形態の不揮発性記憶素子において、印加するドレイン電圧をかえて消去動作（負のゲート電圧を印加することにより強誘電体層の分極方向を特定方向にそろえる動作）、またはプログラム動作（正のゲート電圧を印加することにより強誘電体層の分極方向を該特定方向と逆向きにそろえる動作）を行った後に、ドレイン・ソース間電圧を印加し、ゲート電圧を掃引して得たＩｄ－Ｖｇ特性を示す図である。プログラム動作時のドレイン電圧（以下、「プログラムドレイン電圧」と呼ぶ）はＩｄ－Ｖｇ特性のゲート電圧閾値にほとんど影響を与えないが、消去動作時のドレイン電圧（以下、「消去ドレイン電圧」と呼ぶ）はＩｄ－Ｖｇ特性のゲート電圧閾値に影響を与えることがわかる。
　図２８（Ｂ）は、第４実施形態の不揮発性記憶素子における消去ドレイン電圧に対するメモリウィンドウの依存性を示す図である。具体的には、図２８（Ｂ）は、消去ドレイン電圧をＶｄ＝０Ｖ、２Ｖ、又は、３Ｖとして強誘電体層の自発分極を消去した後に、ドレイン・ソース間電圧５０ｍＶを印加してゲート電圧を掃引した時のＩｄ－Ｖｇ特性のシミュレーション結果と、強誘電体層の自発分極をプログラムした後にドレイン・ソース間電圧５０ｍＶを印加してゲート電圧を掃引した時のＩｄ－Ｖｇ特性のシミュレーション結果との差から求められるメモリウィンドウの幅を示している。この例では、強誘電体層の膜厚は１５ｎｍ、チャネル層の膜厚は８ｎｍ、チャネル長は２μｍとして、シミュレーションを行った。
　本実施形態のシミュレーションでは、まず、負のゲート電圧と、消去ドレイン電圧を印加した状態で強誘電体層の自発分極を消去して消去状態を形成した。次に、ドレイン・ソース間電圧５０ｍＶを印加した状態でゲート電圧の掃引を行い、図２８（Ａ）に示すＩｄ－Ｖｇ特性を得た。例えば、消去ドレイン電圧Ｖｄが３Ｖの場合、負のゲート電圧を－５Ｖ、ソース電圧を０Ｖ、として消去動作を行い、その後、ドレイン・ソース間電圧を５０ｍＶとしてゲート電圧の掃引を行ってＩｄ－Ｖｇ特性を得た。消去ドレイン電圧Ｖｄが０Ｖの場合及び２Ｖの場合も同様の手順でＩｄ－Ｖｇ特性を得た。つまり、図２８（Ａ）では、消去ドレイン電圧Ｖｄが０Ｖ、２Ｖ及び３Ｖの場合に分けて消去動作を行い、ドレイン・ソース間電圧を５０ｍＶとしてゲート電圧の掃引を行った結果を示している。同様に、正のゲート電圧とプログラムドレイン電圧を印加した状態で強誘電体層の自発分極をプログラムしてプログラム状態を形成した。次に、ドレイン・ソース間電圧を５０ｍＶとした状態でゲート電圧の掃引を行い、図２８（Ａ）に示すＩｄ－Ｖｇ特性を得た。
　図２８（Ｂ）に示されるように、消去ドレイン電圧が大きいほど、メモリウィンドウが大きくなることが分かった。このことは、消去ドレイン電圧が大きいほど、負のゲート電圧による消去動作の際に、より大きな消去が起こっていることを意味する。これは、消去ドレイン電圧が大きいほど、ゲート電極とドレイン近傍のチャネル層との間のゲート絶縁層に、大きな電圧が印加されることに起因すると考えられる。なお、消去ドレイン電圧は大きい方が好ましいが、回路設計のしやすさを考慮すると、電源電圧を上限とすることが好ましい。例えば、電源電圧が３．３Ｖ又は５Ｖである場合には、消去ドレイン電圧は、０Ｖより大きく３．３Ｖ以下、又は、０Ｖより大きく５Ｖ以下とすることが好ましい。ただし、消去ドレイン電圧は、ゲートとドレインとの間のリーク電流の影響が問題とならない範囲とすることが望ましい。
　本実施形態では、消去動作時のソース電圧を０Ｖに固定したが、より強い消去動作を行うために、消去ドレイン電圧と同様に、消去動作時のソース電圧を正の電圧（例えば、消去ドレイン電圧と同じ電圧）としてもよい。特に第３実施形態においては、チャネル層は、基板の表面と略平行な方向において強誘電体層を介してゲート電極と重なる部分がチャネル、基板の表面と略平行な方向において絶縁層と重なる部分がソース及びドレインとして動作する不揮発性記憶素子が、ソース電極とドレイン電極との間に、複数個直列に配列された構造となっている。ある素子のソースが隣接する素子のドレインを兼ねる構成となっているため、各素子の消去ドレイン電圧を正の電圧とすることは、各素子の消去動作時のソース電圧も正の電圧にすることになる。
　以上のシミュレーション結果によれば、消去ドレイン電圧を正の電圧として消去状態を形成すれば、第１実施形態のようにバックゲート電極を設けたり、第２実施形態のようにチャネル長を１μｍ以下としたりしなくても、十分なメモリウィンドウを確保し得ることが分かる。さらに、消去ドレイン電圧を大きくするほど、大きなメモリウィンドウを確保できることが分かる。また、プログラムドレイン電圧は正の電圧でも０Ｖでも良いことがわかる。
　以上のように、本実施形態から次の事項が把握される。
（１）複数の不揮発性記憶素子を含む不揮発性記憶装置の動作方法であって、
　各不揮発性記憶素子は、
　金属酸化物を含むチャネル層と、
　前記チャネル層に接する酸化ハフニウムを含む強誘電体層と、
　前記強誘電体層を介して前記チャネル層に対向するゲート電極と、
　前記チャネル層に接するソース電極と、
　前記ソース電極と離間して前記チャネル層に接するドレイン電極と、
　を備え、
　前記複数の不揮発性記憶素子の少なくとも一部に、前記ゲート電極に負電圧のゲート電圧を印加し、前記ドレイン電極に第１ドレイン電圧を印加する消去動作と、
　前記複数の不揮発性記憶素子の少なくとも一部に、前記ゲート電極に正電圧のゲート電圧を印加し、前記ドレイン電極に第２ドレイン電圧を印加するプログラム動作と、
　を有し、
　前記第１ドレイン電圧が正の電圧である、不揮発性記憶装置の動作方法。
（２）前記第２ドレイン電圧が正の電圧、または０Ｖである、上記（１）に記載の不揮発性記憶装置の動作方法。
（３）前記第１ドレイン電圧は、前記第２ドレイン電圧よりも大きい、上記（１）に記載の不揮発性記憶装置の動作方法。
　本実施形態では、バックゲート電極を有しておらず、チャネル長が１μｍを超える不揮発性記憶素子を含む不揮発性記憶装置の動作方法について説明したが、この例に限られるものではない。本実施形態の動作方法は、第１実施形態及び第２実施形態に記載された不揮発性記憶素子を含む不揮発性記憶装置の動作方法として適用することも可能である。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。各実施形態の不揮発性記憶素子又は不揮発性記憶装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　また、上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１００、２００、３００…不揮発性記憶素子、１１０…基板、１２０…第１ゲート電極、１３０…ゲート絶縁層、１４０…チャネル層、１５０…保護絶縁層、１６０…第２ゲート電極、１７０…ソース電極、１８０…ドレイン電極、２０１…基板、２０２ａ、２０２ｂ…チャネル層、２０３…ゲート絶縁層、２０４…ゲート電極、２０５…結晶粒界、２０６…結晶欠陥、２０７…キャリア、２０８…界面層（ｌｏｗ－ｋ層）、３１０…チャネル層、３２０…ゲート絶縁層、３３０…ゲート電極、３４０…絶縁層、３５０…フィラー部材、４００…不揮発性記憶装置、４１０…基板、４２０…ソース電極、４３０…ドレイン電
極、４４０…ソース端子、４５０…ドレイン端子、４６０…ゲート端子、４７０…パッシベーション層

Claims (13)

  1. 　複数の不揮発性記憶素子を含む不揮発性記憶装置であって、
    　各不揮発性記憶素子は、
    　金属酸化物を含むチャネル層と、
    　前記チャネル層に接する酸化ハフニウムを含む強誘電体層と、
    　前記強誘電体層を介して前記チャネル層に対向する第１ゲート電極と、
    　前記チャネル層を介して前記強誘電体層に対向する絶縁層と、
    　前記絶縁層を介して前記チャネル層に対向する第２ゲート電極と、
    　を備える、不揮発性記憶装置。
  2. 　前記チャネル層のチャネル長が１μｍ以下である、請求項１に記載の不揮発性記憶装置。
  3. 　前記絶縁層が、酸化シリコンを含む、請求項１又は２に記載の不揮発性記憶装置。
  4. 　前記チャネル層の膜厚に対する前記絶縁層の膜厚の比が、１．０以上１．８以下である、請求項１乃至３のいずれか一項に記載の不揮発性記憶装置。
  5. 　複数の不揮発性記憶素子を含む不揮発性記憶装置であって、
    　各不揮発性記憶素子は、
    　金属酸化物を含むチャネル層と、
    　前記チャネル層に接する酸化ハフニウムを含む強誘電体層と、
    　前記強誘電体層を介して前記チャネル層に対向するゲート電極と、
    　を備え、
    　前記チャネル層のチャネル長が１μｍ以下である、不揮発性記憶装置。
  6. 　前記チャネル層のチャネル長が５０ｎｍ以下である、請求項５に記載の不揮発性記憶装置。
  7. 　前記金属酸化物が、ＩＧＺＯ、ＩＴＯ、ＩＺＯ、又はＩＴＺＯである、請求項１乃至６のいずれか一項に記載の不揮発性記憶装置。
  8. 　前記チャネル層の膜厚が１０ｎｍ未満である、請求項１乃至７のいずれか一項に記載の不揮発性記憶装置。
  9. 　前記強誘電体層の膜厚が５ｎｍ以上２０ｎｍ以下である、請求項１乃至８のいずれか一項に記載の不揮発性記憶装置。
  10. 　複数の不揮発性記憶素子を含む不揮発性記憶装置の動作方法であって、
    　各不揮発性記憶素子は、
    　金属酸化物を含むチャネル層と、
    　前記チャネル層に接する酸化ハフニウムを含む強誘電体層と、
    　前記強誘電体層を介して前記チャネル層に対向する第１ゲート電極と、
    　前記チャネル層を介して前記強誘電体層に対向する絶縁層と、
    　前記絶縁層を介して前記チャネル層に対向する第２ゲート電極と、
    　前記チャネル層に接するソース電極と、
    　前記ソース電極と離間して前記チャネル層に接するドレイン電極と、
    　を備え、
    　前記複数の不揮発性記憶素子の少なくとも一部に、前記第１ゲート電極に負電圧のゲート電圧を印加し、前記ドレイン電極に第１ドレイン電圧を印加する消去動作と、
    　前記複数の不揮発性記憶素子の少なくとも一部に、前記第１ゲート電極に正電圧のゲート電圧を印加し、前記ドレイン電極に第２ドレイン電圧を印加するプログラム動作と、
    　を有し、
    　前記第１ドレイン電圧が正の電圧である、不揮発性記憶装置の動作方法。
  11. 　複数の不揮発性記憶素子を含む不揮発性記憶装置の動作方法であって、
    　各不揮発性記憶素子は、
    　金属酸化物を含むチャネル層と、
    　前記チャネル層に接する酸化ハフニウムを含む強誘電体層と、
    　前記強誘電体層を介して前記チャネル層に対向するゲート電極と、
    　前記チャネル層に接するソース電極と、
    　前記ソース電極と離間して前記チャネル層に接するドレイン電極と、
    　を備え、
    　前記チャネル層のチャネル長が１μｍ以下であり、
    　前記複数の不揮発性記憶素子の少なくとも一部に、前記ゲート電極に負電圧のゲート電圧を印加し、前記ドレイン電極に第１ドレイン電圧を印加する消去動作と、
    　前記複数の不揮発性記憶素子の少なくとも一部に、前記ゲート電極に正電圧のゲート電圧を印加し、前記ドレイン電極に第２ドレイン電圧を印加するプログラム動作と、
    　を有し、
    　前記第１ドレイン電圧が正の電圧である、不揮発性記憶装置の動作方法。
  12. 　前記第２ドレイン電圧が正の電圧、または０Ｖである、請求項１０又は１１に記載の不揮発性記憶装置の動作方法。
  13. 　前記第１ドレイン電圧は、前記第２ドレイン電圧よりも大きい、請求項１０乃至１２のいずれか一項に記載の不揮発性記憶装置の動作方法。
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