KR20220034890A - 비휘발성 기억 장치 및 그 동작 방법 - Google Patents
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Abstract
비휘발성 기억 장치는 복수의 비휘발성 기억 소자를 포함한다. 비휘발성 기억 소자 각각은 금속 산화물을 포함하는 채널층과, 채널층에 접하는 산화하프늄을 포함하는 강유전체층과, 강유전체층을 개재하여 채널층에 대향하는 게이트 전극을 구비하되, 채널층의 채널 길이는 1㎛ 이하이다. 금속 산화물은 IGZO이더라도 좋고, 채널층의 막 두께는 10㎚ 미만이더라도 좋다. 또한, 강유전체층의 막 두께는 5㎚ 내지 20㎚이더라도 좋다.
Description
본 발명의 일 실시형태는 비휘발성 기억 소자에 관한 것이다. 특히, 게이트 절연층으로서 강유전체를 이용한 트랜지스터형 비휘발성 기억 소자(Ferroelectric Field Effect Transistor: 이하, 「FeFET」라고 표시함)에 관한 것이다.
최근, 반도체 시스템의 고도화에 따라, 일상생활의 다양한 장면에서 정보 통신이 필요하게 된다. 이른바 IoT(Internet of Things)를 실현하기 위해서는, 컴퓨터(예컨대, 서버)와 가전제품(종단 장치(edge device)라고도 함) 사이에서 대용량의 고속 정보 통신이 필요해진다. 이를 위해서는 가전제품에 대해 대용량의 고속 저장 메모리로서 비휘발성 메모리가 필요하다. 더욱이, 가전제품의 소형화에 따라, 비휘발성 메모리에는 저소비 전력인 것이 강하게 요구되고 있다.
비휘발성 메모리의 수요가 확대되는 동안에, 이전부터 알려진 강유전체 메모리가 새롭게 각광받고 있다. 상품화된 강유전체 메모리는, 전계효과 트랜지스터(FET)를 스위치, 강유전체를 커패시터로 하는 셀을 사용한 소자이다. 이 소자에서는, PZT(티탄산 지르콘산 연) 등의 압전 세라믹을 강유전체 재료로서 사용하고 있지만, PZT는 얇게 하면 강유전성을 잃는다고 하는 크기 효과가 있었다. 그 때문에, 플래시 메모리의 고밀도화가 진행될 수 있었던 것에 비해, 강유전체 메모리의 고밀도화는 거의 진행되지 않았다.
이와 같은 상황하에서, 2011년에, 산화하프늄(HfO2)에 Si 등의 원소를 도핑한 재료가 박막으로 강유전성을 나타내고, 그의 크기 효과는 공지의 PZT 등보다 상당히 적은 것이 공표되었다. 이들 산화하프늄계 재료를 사용한 강유전체 메모리는 CMOS 프로세스와의 정합성이 높고, 소거/프로그램 속도가 빠르고, 또한 저전압 동작에서 저소비 전력이라는 특징이 있다. 그 때문에, 최근에는, 산화하프늄계 재료를 게이트 절연층으로 이용하는 FeFET의 개발이 활발하다(예컨대, 비특허 문헌 1 및 비특허 문헌 2). 또한, 저장 메모리를 더욱 대용량화하기 위해, 복수의 FeFET를 3차원 구조로 집적화한 고밀도의 저소비 전력의 메모리도 제안되어 있다(예컨대, 비특허 문헌 3).
비특허 문헌 1: Min-Kyu Kim, Jang-Sik Lee, "Ferroelectric Analog Synaptic Transistors", [online], 2019년 1월 30일, American Chemical Society, [2019년 2월 13일 검색], 인터넷 <URL: https://pubs.acs.org/doi/abs/10. 1021/acs.nanolett.9b00180＞(2019년)
비특허 문헌 2: Yuxing Li, Renrong Liang, Jiabin Wang, Ying Zhang, He Tian, Houfang Liu, Songlin Li, Weiquan Mao, Yu Pang, Yutao Li, Yi Yang, Tian-Ling Ren, 「A Ferroelectric Thin Film Transistor Based on Annealing-Free HfZrO Film」, 2017년 7월 26일, IEEE Journal of the Electron Devices Society, Volume 5, Page(s): 378~383, (2017년)
비특허 문헌 3: K. Florent, M. Pesic, A. Subirats, K. Banerjee, S. Lavizzari, A. Arreghini, L. Di Piazza, G. Potoms, F. Sebaai, SRC McMitchell, M. Popovici, G. Groeseneken, J. Van Houdt, 「Vertical Ferroelectric HfO2 FET based on 3-D NAND Architecture: Towards Dense Low-Power Memory」, 2018 IEEE International Electron Devices Meeting(IEDM), Page(s):2.5.1~2.5.4, (2018년)
종래, FeFET의 채널층으로는, CMOS 공정과의 정합성이 양호한 단결정 실리콘이 사용되고 있었다. 그러나, 3차원 구조로 FeFET를 집적화하는 경우에는, 채널층으로 단결정 실리콘을 사용할 수 없다. 그 때문에, 상술한 비특허 문헌 3에서는, FeFET를 집적화하여 3차원 구조의 NAND형 플래시 메모리와 마찬가지 구조의 메모리를 구성하기 위해, 채널층으로 폴리실리콘막을 이용하고 있다.
그러나, 채널층으로서 폴리실리콘막을 이용한 FeFET에는 몇 가지 과제가 있다. 제 1 과제는 고집적화를 위해 박막화된 폴리실리콘막은 캐리어 이동도가 낮기 때문에, 판독 전류가 낮아지는 점이다. 제 2 과제는 게이트 절연층인 강유전체와 폴리실리콘막 사이에 유전율이 낮은 계면층(low-k 층)이 형성되어 버려, 전압 손실이 발생한다는 점이다. 제 3 과제는 저품질인 계면층에 기인하는 전하 트랩에 의해, FeFET의 신뢰성이 열화하여 버린다는 점이다. 따라서, 이들 과제를 해결하는 신뢰성이 높은 강유전체 메모리의 개발이 요구되고 있다.
본 발명의 과제 중 하나는 고집적화하여도 신뢰성이 높은 비휘발성 기억 소자를 제공하는 것이다.
본 발명의 일 실시형태에서의 비휘발성 기억 소자는, 금속 산화물을 포함하는 채널층과, 채널층에 접하는 산화하프늄을 포함하는 강유전체층과, 강유전체층을 통해 채널층에 대향하는 게이트 전극을 구비하되, 채널층의 채널 길이는 1㎛ 이하이다. 여기서, 「A를 통해 B에 대향하는 C」란, A의 적어도 일부, B의 적어도 일부 및 C의 적어도 일부가 만족해야 하는 관계이며, A의 전부, B의 전부 또는 C의 전부가 만족해야 하는 관계로 한정되는 것은 아니다.
본 발명의 일 실시형태에서의 비휘발성 기억 소자는, 금속 산화물을 포함하는 채널층과, 채널층에 접하는 산화하프늄을 포함하는 강유전체층과, 강유전체층을 통해 채널층에 대향하는 제 1 게이트 전극과, 채널층을 통해 강유전체층에 대향하는 절연층, 및 절연층을 통해 채널층에 대향하는 제 2 게이트 전극을 구비한다. 여기서, 절연층은 산화 실리콘을 포함하여도 좋다. 채널층의 막 두께에 대한 절연층의 막 두께의 비는 1.0 내지 1.8(바람직하게는 1.4 내지 1.6)이더라도 좋다.
비휘발성 기억 소자에서, 금속 산화물은, 예를 들어, In, Ga, Zn 및 Sn으로 이루어지는 군으로부터 선택되는 단수 또는 복수의 금속으로 이루어지는 산화물이 바람직하다. 예를 들어, 금속 산화물은 IGZO(인듐, 갈륨, 아연, 산소로 구성되는 금속 산화물), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide)이더라도 좋다. 단, 이것으로 한정되지 않고, 금속 산화물과 마찬가지의 특성이 있는 금속 산화물이라면 채널층으로 사용할 수 있다. 채널층의 막 두께는 10㎚ 미만(바람직하게는 8㎚ 이하, 더욱 바람직하게는 6㎚ 이하)이더라도 좋다. 또한, 채널층의 막 두께는 1㎚ 이상(바람직하게는 2㎚ 이상)이더라도 좋다. 또한, 강유전체층의 막 두께는 5㎚ 내지 20㎚이더라도 좋다.
더욱이, 본 발명의 일 실시형태에서의 비휘발성 기억 장치는, 비휘발성 기억 소자를 복수 포함하여 구성되어도 좋다.
본 발명의 일 실시형태에서의 비휘발성 기억 장치의 동작 방법은, 복수의 비휘발성 기억 소자를 포함하는 비휘발성 기억 장치의 동작 방법으로서, 각 비휘발성 기억 소자는 금속 산화물을 포함하는 채널층과, 채널층에 접하는 산화하프늄을 포함하는 강유전체층과, 강유전체층을 통하여 채널층에 대향하는 제 1 게이트 전극과, 채널층을 통해 강유전체층에 대향하는 절연층과, 절연층을 통해 채널층에 대향하는 제 2 게이트 전극과, 채널층에 접하는 소스 전극과, 소스 전극과 이격하여 채널층에 접하는 드레인 전극을 구비하되, 복수의 비휘발성 기억 소자의 적어도 일부에, 제 1 게이트 전극에 부(負) 전압의 게이트 전압을 인가하고, 드레인 전극에 제 1 드레인 전압을 인가하는 소거 동작과, 복수의 비휘발성 기억 소자의 적어도 일부에, 제 1 게이트 전극에 정(正) 전압의 게이트 전압을 인가하고, 드레인 전극에 제 2 드레인 전압을 인가하는 프로그램 동작을 포함하고, 제 1 드레인 전압은 정 전압이다.
본 발명의 일 실시형태에서의 비휘발성 기억 장치의 동작 방법은, 복수의 비휘발성 기억 소자를 포함하는 비휘발성 기억 장치의 동작 방법으로서, 각 비휘발성 기억 소자는, 금속 산화물을 포함하는 채널층과, 채널층에 접하는 산화하프늄을 포함하는 강유전체층과, 강유전체층을 통해 채널층에 대향하는 게이트 전극과, 채널층에 접하는 소스 전극과, 소스 전극과 이격하여 채널층에 접하는 드레인 전극을 구비하되, 채널층의 채널 길이가 1㎛ 이하이고, 복수의 비휘발성 기억 소자 중 적어도 일부에, 게이트 전압에 부 전압의 게이트 전압을 인가하고, 드레인 전극에 제 1 드레인 전압을 인가하는 소거 동작과, 복수의 비휘발성 기억 소자의 적어도 일부에, 게이트 전극에 정 전압의 게이트 전압을 인가하고, 드레인 전극에 제 2 드레인 전압을 인가하는 프로그램 동작을 포함하며, 제 1 드레인 전압은 정 전압이다.
제 2 드레인 전압은 정 전압 또는 0V이더라도 좋다. 또한, 제 1 드레인 전압은 제 2 드레인 전압보다 크더라도 좋다.
[도 1] 제 1 실시형태의 비휘발성 기억 소자에서의 소자 구조를 나타내는 단면도이다.
[도 2] 채널층의 재료 차이에 의한 트랜지스터 특성의 차이를 설명하기 위한 개념도이다.
[도 3] IGZO 막을 채널층으로 한 트랜지스터에서의 채널층의 막 두께에 대한 Id-Vg 특성의 의존성을 나타내는 도면이다.
[도 4] 도 3에 나타내는 Id-Vg 특성으로부터 구한 임계값(Vth) 및 서브 임계 계수(SS)를 나타내는 도면이다.
[도 5] 본 실시형태의 비휘발성 기억 소자에서의 채널 부분의 확대 TEM 사진을 나타내는 도면이다.
[도 6] 결정화 후의 HZO 막에 대한 GI-XRD 측정 결과를 나타내는 도면이다.
[도 7] HZO 막을 유전체로 하는 커패시터의 P-V 특성 및 I-V 특성을 나타내는 도면이다.
[도 8] HZO 막을 유전체로 하는 커패시터의 기입 내성을 나타내는 도면이다.
[도 9] 제 1 실시형태의 비휘발성 기억 소자를 이용하여 측정한 Id-Vg 특성을 나타내는 도면이다.
[도 10] 도 9에 나타낸 Id-Vg 특성으로부터 구한 전계효과 이동도를 나타내는 도면이다.
[도 11] 채널층으로서 IGZO 막을 이용한 FeFET의 Id-Vg 특성 및 Ig-Vg 특성의 시뮬레이션 결과를 나타내는 도면이다.
[도 12] 제 1 실시형태의 비휘발성 기억 소자에서의 소거/프로그래밍 동작 후의 Ig-Vg 특성을 나타내는 도면이다.
[도 13] 제 1 실시형태의 비휘발성 기억 소자에서의 Id-Vg 특성 및 Ig-Vg 특성을 나타내는 도면이다.
[도 14] 제 1 실시형태의 비휘발성 기억 소자에서의 기입 전압에 대한 임계값의 의존성을 나타내는 도면이다.
[도 15] 제 1 실시형태의 비휘발성 기억 소자에서의 보호 절연층의 막 두께에 대한 메모리 윈도우의 의존성을 나타내는 도면이다.
[도 16] 제 2 실시형태의 비휘발성 기억 소자에서의 소자 구조를 나타내는 단면도이다.
[도 17] IGZO 막을 채널층으로 하는 비휘발성 기억 소자에서의 채널 길이에 대한 Id-Vg 특성의 의존성을 나타내는 도면이다.
[도 18] 채널층 내부에서의 전위 분포를 나타내는 도면이다.
[도 19] 채널층 내부에서의 전위 분포를 나타내는 도면이다.
[도 20] 제 2 실시형태의 비휘발성 기억 소자에서의 채널층의 막 두께에 대한 Id-Vg 특성의 의존성을 나타내는 도면이다.
[도 21] 제 3 실시형태의 비휘발성 기억 소자에서의 소자 구조를 나타내는 단면 사시도이다.
[도 22] 제 3 실시형태의 비휘발성 기억 장치에서의 장치 구조를 나타내는 단면도이다.
[도 23] 제 1 실시형태의 비휘발성 기억 소자에서의 게이트 절연층의 막 두께에 대한 메모리 윈도우의 의존성을 나타내는 도면이다.
[도 24] 제 1 실시형태의 비휘발성 기억 소자에서의 채널층의 막 두께에 대한 메모리 윈도우의 의존성을 나타내는 도면이다.
[도 25] 제 2 실시형태의 비휘발성 기억 소자에서의 채널층의 채널 길이에 대한 메모리 윈도우의 의존성을 나타내는 도면이다.
[도 26] 제 2 실시형태의 비휘발성 기억 소자에서의 소스 근방의 채널층의 전위 분포를 설명하기 위한 도면이다.
[도 27] 제 2 실시형태의 비휘발성 기억 소자에서의 채널층의 전위 분포를 설명하기 위한 도면이다.
[도 28] 제 4 실시형태의 비휘발성 기억 소자에서의 소거 동작 시의 드레인 전압에 대한 메모리 윈도우의 의존성을 나타내는 도면이다.
[도 2] 채널층의 재료 차이에 의한 트랜지스터 특성의 차이를 설명하기 위한 개념도이다.
[도 3] IGZO 막을 채널층으로 한 트랜지스터에서의 채널층의 막 두께에 대한 Id-Vg 특성의 의존성을 나타내는 도면이다.
[도 4] 도 3에 나타내는 Id-Vg 특성으로부터 구한 임계값(Vth) 및 서브 임계 계수(SS)를 나타내는 도면이다.
[도 5] 본 실시형태의 비휘발성 기억 소자에서의 채널 부분의 확대 TEM 사진을 나타내는 도면이다.
[도 6] 결정화 후의 HZO 막에 대한 GI-XRD 측정 결과를 나타내는 도면이다.
[도 7] HZO 막을 유전체로 하는 커패시터의 P-V 특성 및 I-V 특성을 나타내는 도면이다.
[도 8] HZO 막을 유전체로 하는 커패시터의 기입 내성을 나타내는 도면이다.
[도 9] 제 1 실시형태의 비휘발성 기억 소자를 이용하여 측정한 Id-Vg 특성을 나타내는 도면이다.
[도 10] 도 9에 나타낸 Id-Vg 특성으로부터 구한 전계효과 이동도를 나타내는 도면이다.
[도 11] 채널층으로서 IGZO 막을 이용한 FeFET의 Id-Vg 특성 및 Ig-Vg 특성의 시뮬레이션 결과를 나타내는 도면이다.
[도 12] 제 1 실시형태의 비휘발성 기억 소자에서의 소거/프로그래밍 동작 후의 Ig-Vg 특성을 나타내는 도면이다.
[도 13] 제 1 실시형태의 비휘발성 기억 소자에서의 Id-Vg 특성 및 Ig-Vg 특성을 나타내는 도면이다.
[도 14] 제 1 실시형태의 비휘발성 기억 소자에서의 기입 전압에 대한 임계값의 의존성을 나타내는 도면이다.
[도 15] 제 1 실시형태의 비휘발성 기억 소자에서의 보호 절연층의 막 두께에 대한 메모리 윈도우의 의존성을 나타내는 도면이다.
[도 16] 제 2 실시형태의 비휘발성 기억 소자에서의 소자 구조를 나타내는 단면도이다.
[도 17] IGZO 막을 채널층으로 하는 비휘발성 기억 소자에서의 채널 길이에 대한 Id-Vg 특성의 의존성을 나타내는 도면이다.
[도 18] 채널층 내부에서의 전위 분포를 나타내는 도면이다.
[도 19] 채널층 내부에서의 전위 분포를 나타내는 도면이다.
[도 20] 제 2 실시형태의 비휘발성 기억 소자에서의 채널층의 막 두께에 대한 Id-Vg 특성의 의존성을 나타내는 도면이다.
[도 21] 제 3 실시형태의 비휘발성 기억 소자에서의 소자 구조를 나타내는 단면 사시도이다.
[도 22] 제 3 실시형태의 비휘발성 기억 장치에서의 장치 구조를 나타내는 단면도이다.
[도 23] 제 1 실시형태의 비휘발성 기억 소자에서의 게이트 절연층의 막 두께에 대한 메모리 윈도우의 의존성을 나타내는 도면이다.
[도 24] 제 1 실시형태의 비휘발성 기억 소자에서의 채널층의 막 두께에 대한 메모리 윈도우의 의존성을 나타내는 도면이다.
[도 25] 제 2 실시형태의 비휘발성 기억 소자에서의 채널층의 채널 길이에 대한 메모리 윈도우의 의존성을 나타내는 도면이다.
[도 26] 제 2 실시형태의 비휘발성 기억 소자에서의 소스 근방의 채널층의 전위 분포를 설명하기 위한 도면이다.
[도 27] 제 2 실시형태의 비휘발성 기억 소자에서의 채널층의 전위 분포를 설명하기 위한 도면이다.
[도 28] 제 4 실시형태의 비휘발성 기억 소자에서의 소거 동작 시의 드레인 전압에 대한 메모리 윈도우의 의존성을 나타내는 도면이다.
이하, 본 발명의 실시형태에 대하여, 도면 등을 참조하여 설명한다. 단, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양한 양태로 실시할 수 있고, 이하에 예시하는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 도면은, 설명을 보다 명확하게 하기 위해, 실제의 양태에 비해, 각 부분의 폭, 두께, 형상 등에 대하여 모식적으로 나타내는 경우가 있지만, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다. 본 명세서와 각 도면에서, 종래의 도면에 관하여 설명한 것과 마찬가지의 기능을 포함하는 요소에는, 동일한 부호를 부여하여, 중복하는 설명을 생략하는 경우가 있다.
이하에 설명하는 각 실시형태에서, 측정 또는 시뮬레이션의 온도 조건은 모두 실온이다.
(제 1 실시형태)
[소자 구조]
본 실시형태에서는, 본 발명의 일 실시형태에서의 비휘발성 기억 소자(100)에 대하여 도 1을 이용하여 설명한다. 다만, 도 1은 본 실시형태의 비휘발성 기억 소자(100)에서의 소자 구조의 컨셉을 나타내는 것이고, 이 예로 한정되는 것은 아니다.
도 1은 제 1 실시형태의 비휘발성 기억 소자(100)에서의 소자 구조를 나타내는 단면도이다. 도 1에 나타내는 바와 같이, 비휘발성 기억 소자(100)는 FeFET이다. 구체적으로, 비휘발성 기억 소자(100)는 적어도 제 1 게이트 전극(120), 게이트 절연층(130), 채널층(140), 보호 절연층(150), 제 2 게이트 전극(160), 소스 전극(170) 및 드레인 전극(180)을 포함한다.
기판(110)은 비휘발성 기억 소자(100)를 지지하는 베이스로서 기능한다. 본 실시형태에서는, 기판(110)으로서, 실리콘 기판상에 산화 실리콘을 마련한 구조체를 사용하지만, 이것으로 한정되는 것은 아니다.
제 1 게이트 전극(120)은 비휘발성 기억 소자(100)의 프론트 게이트 전극으로서 기능한다. 본 실시형태에서는, 제 1 게이트 전극(120)으로서, 20㎚의 막 두께의 질화티타늄(TiN)으로 구성되는 화합물층을 사용한다. 그러나, 이것으로 한정되지 않고, 제 1 게이트 전극(120)의 재료로는, 텅스텐, 탄탈, 몰리브덴, 알루미늄, 구리 등을 포함하는 금속 재료, 또는 이들 금속 재료를 포함하는 화합물 재료를 사용할 수 있다. 제 1 게이트 전극(120)은, 예를 들어, 스퍼터링법에 의해 형성될 수 있다.
게이트 절연층(130)은 본 실시형태의 비휘발성 기억 소자(100)에서의 강유전체층에 상당한다. 본 실시형태에서는, 게이트 절연층(130)을 구성하는 재료로서, 지르코늄을 첨가한 산화하프늄(이하, 「HZO」라고 표시함)을 사용한다. 다만, 이것으로 한정되지 않고, 게이트 절연층(130)으로서, 실리콘, 알루미늄, 가돌리늄, 이트륨, 란탄, 스트론튬 등을 첨가한 산화하프늄 등의 다른 강유전체층을 이용하여도 좋다. 본 실시형태에서는, 게이트 절연층(130)을 250℃의 온도 하에서의 ALD(Atomic Layer Deposition)법을 이용하여, 15㎚의 막 두께로 형성한다. 단, 게이트 절연층(130)의 막 두께는, 이 예로 한정되는 것은 아니고, 예를 들면, 5㎚ 내지 20㎚(바람직하게는, 10㎚ 내지 18㎚)로 할 수 있다.
채널층(140)은 비휘발성 기억 소자(100)의 채널로서 기능한다. 본 실시형태에서는, 채널층(140)을 구성하는 재료로서, IGZO라고 불리는 금속 산화물을 사용한다. IGZO는 반도체 특성을 나타내는 금속 산화물이며, 인듐, 갈륨, 아연 및 산소로 구성되는 화합물 재료이다. 구체적으로, IGZO는 In, Ga 및 Zn을 포함하는 산화물, 또는 이와 같은 산화물의 혼합물이다. IGZO의 조성은, 바람직하게는, In2 -xGaxO3(ZnO)m(0<x<2, m은 0 또는 6 미만의 자연수), 보다 바람직하게는 InGaO3(ZnO)m(m는 0 또는 6 미만의 자연수), 가장 바람직하게는 InGaO3(ZnO)이다. 후술하는 바와 같이, 본 실시형태의 비휘발성 기억 소자(100)는 채널층(140)으로 IGZO를 사용함으로써, 채널층으로 폴리실리콘막을 이용한 종래의 FeFET에 비해 높은 신뢰성을 실현하고 있다. 또한, 강유전체층인 게이트 절연층(130)과 채널층(140)이 접하는 것에 의해, 종래예에서 설명한 유전율이 낮은 계면층의 형성이 억제되어 있다. 또, 본 실시형태에서는, 채널층(140)으로서, 8㎚의 막 두께의 IGZO 막을 RF 스퍼터링법에 의해 형성한다. 본 발명자들의 지견에서는, 채널층(140)의 막 두께는 10㎚ 미만인 것이 바람직하다. 이 점에 대해서는 후술한다.
보호 절연층(150)은 채널층(140)을 보호하는 패시베이션층으로서 기능하는 유전체이다. 본 실시형태에서는, 보호 절연층(150)으로서, 실리콘 산화막(SiO)을 RF 스퍼터링법에 의해 형성한다. 단, 이것으로 한정되지 않고, 보호 절연층(150)으로는, 질화 실리콘막(SiN), 산질화 실리콘막(SiON) 등, 다른 절연층을 이용하여도 좋다. 또한, 본 실시형태에서는, 보호 절연층(150)의 막 두께(채널층(140)과 제 2 게이트 전극(160) 사이의 막 두께)를 12㎚로 했지만, 이것으로 한정되는 것은 아니다. 또, 본 명세서 중에서, 보호 절연층(150)의 막 두께는 실리콘 산화막(SiO2)의 환산 막 두께(EOT: Equivalent Oxide Thickness)인 것으로 한다.
본 실시형태에서, 보호 절연층(150)을 형성한 후, 후술하는 소스 전극(170) 및 드레인 전극(180)과 채널층(140)을 접속하기 위해, 보호 절연층(150)에 대하여 콘택트 홀을 형성된다. 콘택트 홀을 형성한 후, 질소 및 산소를 함유하는 분위기 중에서 500℃, 10초 동안의 RTA(Rapid Thermal Anneal) 처리를 행한다. 다만, RTA 처리의 온도는 400℃ 이하로 하는 것도 가능하다. 이 RTA 처리는 게이트 절연층(130)인 HZO 막을 결정화하기 위한 어닐링 처리이다.
제 2 게이트 전극(160)은 비휘발성 기억 소자(100)의 백 게이트 전극으로서 기능한다. 구체적으로, 제 2 게이트 전극(160)은 채널 부분의 본체 전위를 고정하는 역할을 한다. 본 실시형태에서는, 제 2 게이트 전극(160)으로서, 10㎚의 막 두께의 티타늄층과 100㎚의 막 두께의 알루미늄층으로 구성되는 적층 구조를 갖는 전극을 사용한다. 그러나, 이것으로 한정되지 않고, 제 2 게이트 전극(160)의 재료로는, 텅스텐, 탄탈, 몰리브덴, 구리 등을 포함하는 금속 재료, 또는 이들의 금속 재료를 포함하는 화합물 재료를 사용할 수 있다. 제 2 게이트 전극(160)은, 예를 들어, 전자빔 증착법에 의해 형성될 수 있다.
소스 전극(170) 및 드레인 전극(180)은 각각 채널층(140)과의 전기적인 접속을 얻기 위한 단자로서 기능한다. 본 실시형태에서, 소스 전극(170) 및 드레인 전극(180)은 제 2 게이트 전극(160)과 동일한 금속층으로 구성될 수 있다. 즉, 소스 전극(170) 및 드레인 전극(180)은 10㎚의 막 두께의 티타늄층과 100㎚의 막 두께의 알루미늄층으로 구성되는 적층 구조를 갖는 전극을 사용한다. 다만, 이 예로 한정되지 않고, 제 2 게이트 전극(160)과 소스 전극(170) 및 드레인 전극(180)을 서로 다른 금속 재료로 구성하는 것도 가능하다.
또, 도 1에서는 하부 게이트(제 1 게이트 전극(120))를 프론트 게이트로 하고, 상부 게이트(제 2 게이트 전극(160))를 백 게이트로 하는 예를 나타냈다. 그러나, 이와는 반대로, 하부 게이트를 백 게이트로 하고, 상부 게이트를 프론트 게이트로 하여도 좋다. 즉, IGZO 막으로 구성되는 채널층 아래에 배치된 게이트 전극을 이용하여 본체 전위를 고정하는 구성으로 하여도 좋다.
[폴리실리콘막과 IGZO 막의 비교]
전술한 바와 같이, 본 실시형태의 비휘발성 기억 소자(100)는, 게이트 절연층(130)으로서, 산화하프늄을 포함하는 강유전체를 사용하고, 채널층(140)으로서, IGZO 막을 사용하고 있다. 따라서, 우선 채널층(140)으로서 IGZO 막을 사용하는 이점에 대하여 설명한다.
도 2(a) 및 도 2(b)는 채널층의 재료의 차이에 의한 트랜지스터 특성의 차이를 설명하기 위한 개념도이다. 도 2(a)에서, 기판(201) 위에는 채널층(202a), 게이트 절연층(203) 및 게이트 전극(204)이 배치되어 있다. 도 2(a)와 도 2(b)의 차이는, 도 2(a)에서는, 채널층(202a)으로서, 폴리실리콘막을 사용하고, 도 2(b)에서는, 채널층(202b)으로서, IGZO 막을 사용하고 있다는 점이다.
도 2(a)에 나타내는 바와 같이, 채널층(202a)으로 폴리실리콘막을 사용한 경우, 막 내부에는 다수의 결정 입계(205) 및 결정 결함(206)이 존재한다. 이들 결정 입계(205) 및 결정 결함(206)은 채널층(202a)의 캐리어(207)의 이동도 저하를 초래한다. 또한, 게이트 절연층(203)인 강유전체층과 채널층(202a)인 폴리실리콘막 사이에 유전율이 낮은 계면층(low-k 층)(208)이 형성되어 버린다. 유전율이 낮은 계면층(208)은, 게이트 전극(204)에 전압을 공급했을 때, 전압 손실의 요인으로 된다. 더욱이, 저품질 계면층(208)에 의해 생성된 전하 트랩도 소자 특성의 열화(예컨대, 임계값의 시프트, 서브 임계 계수의 열화 등)를 초래하는 요인이 된다. 따라서, 채널층(202a)으로서 폴리실리콘막을 사용한 경우, 비휘발성 기억 소자로서 저전압 동작이 어려워지고, 또한 신뢰성이 손상된다고 하는 문제가 있다.
이것에 비해, 도 2(b)에 나타내는 바와 같이, 채널층(202b)으로서 IGZO 막을 사용한 경우, 전술한 바와 같은 유전율이 낮은 계면층(208)은 거의 형성되지 않는다. 또한, IGZO 막은 성막된 상태(즉, 비정질 상태)에서 캐리어 이동도가 충분하기 때문에, 어닐링 처리에 의해 다결정으로 할 필요가 없어, 결정 입계 및 결정 결함의 영향을 받는 것은 아니다. 또한, IGZO 막은 n형 반도체 재료로서 기능한다. 더욱이, IGZO 막을 이용한 비휘발성 기억 소자는 비접합 FET(pn 접합이 없는 트랜지스터)로서 작동시킬 수 있다. 이 때문에, 도 2(b)에 나타내는 바와 같이, 채널 본체(채널의 중앙 부근)를 캐리어(207)가 이동하고, 캐리어(207)가 계면층 부근의 전하 트랩의 영향을 받기 어렵다. 따라서, 채널층(202b)으로서 IGZO 막을 사용함으로써, 신뢰성이 높은 비휘발성 기억 소자를 실현할 수 있다.
또, 채널층으로서 IGZO 막을 사용하고, 게이트 절연층으로서 산화하프늄계 재료를 사용한 경우, 상술한 바와 같이, 계면 특성이 우수한 FeFET를 구성할 수 있다. 따라서, 비접합 FET로서 동작하는 경우로 한정되지 않고, p형 반도체 재료와 조합하여 인버전 모드로 동작하는 FET에 적용하는 것도 가능하다.
[소자 특성]
본 발명자들은, IGZO 막을 채널층으로 사용한 경우의 트랜지스터 특성에 대하여, IGZO 막의 막 두께에 대한 의존성을 조사했다. 도 3은 IGZO 막을 채널층으로 한 트랜지스터에서의 채널층의 막 두께에 대한 Id-Vg 특성의 의존성을 나타내는 도면이다. 도 3에 나타내는 곡선은 게이트 절연층으로서 이산화 실리콘막을 사용하여, 채널층으로서 IGZO 막을 사용한 트랜지스터의 Id-Vg 특성이다. 여기서, 소스-드레인 간 전압(Vds)을 50mV로 설정하였다. 또한, IGZO 막의 막 두께는 5㎚, 10㎚, 20㎚ 및 40㎚로 설정하였다. 도 4는 도 3에 나타내는 Id-Vg 특성으로부터 얻은 임계값(Vth)과 서브 임계 계수(SS)을 나타내는 도면이다.
도 3 및 도 4에 나타내는 바와 같이, IGZO 막의 막 두께가 얇아짐에 따라, 트랜지스터 특성에 변화가 보였다. 구체적으로는, 도 4에 나타내는 바와 같이, IGZO 막의 막 두께가 얇아짐에 따라, 임계값이 부에서 정으로 변화하고, 서브 임계 계수가 서서히 작아지는 경향을 보였다. 또, 막 두께가 5㎚인 경우에 Id-Vg 특성 및 서브 임계 계수의 열화가 보였지만, 본 발명자들은, 어떠한 요인에 의해 정상적인 트랜지스터 특성이 얻어지지 않았을 가능성이 높다고 생각하였다.
이론상 실온에서의 이상적인 서브 임계 계수의 값은 60mV/dec인 것이 알려졌다. 즉, 서브 임계 계수가 60mV/dec로 될 때의 IGZO 막의 막 두께가 채널층의 막 두께로 되어 바람직하다고 말할 수 있다. 도 4에 나타내는 결과에 의하면, IGZO 막의 막 두께가 10㎚ 미만(바람직하게는, 8㎚ 이하)으로 되었을 때, 이상적인 서브 임계 계수가 얻어지는 것을 알 수 있었다. 이상의 결과에 기초하여, 본 실시형태의 비휘발성 기억 소자(100)는 채널층(140)의 막 두께를 10㎚ 미만(바람직하게는 8㎚ 이하, 더욱 바람직하게는 6㎚ 이하)으로 하고 있다.
도 5는 본 실시형태의 비휘발성 기억 소자(100)의 채널 부분의 확대 TEM 사진을 나타내는 도면이다. 비휘발성 기억 소자(100)의 채널 부분은 제 1 게이트 전극(TiN 막)(120), 게이트 절연층(HZO 막)(130), 채널층(IGZO 막)(140), 보호 절연층(SiO2 막)(150)이 순차로 적층되어 있다. 도 5에 나타내는 바와 같이, 각 층은 높은 균일성으로 형성된다. 도 5에 나타내는 사진으로부터, HZO 막은 결정화되어 있는 것을 알 수 있다. 이것에 비해, IGZO 막은 비정질 상태이다. 또한, HZO 막과 IGZO 막 사이에 유전율이 낮은 계면층은 형성되어 있지 않은 것을 알 수 있다. 채널층(140)으로서 IGZO 막이 접하는 것은 게이트 절연층(130)인 강유전체층(구체적으로는, HZO 막)의 균일성 및 결정성에 기여하고 있다.
도 6은 결정화 후의 HZO 막에서의 GI-XRD(Grazing Incidence X-Ray Diffraction) 측정의 결과를 나타내는 도면이다. 구체적으로, 도 6은 HZO 막 위에 캡 막으로서 IGZO 막을 마련한 후에 결정화 어닐링을 행한 경우와, IGZO 막을 마련하지 않고 결정화 어닐링을 행한 경우를 비교한 측정 스펙트럼을 나타낸다. 도 6에 나타내는 바와 같이, IGZO 막을 캡 막으로 마련한 경우에는, HZO 막에 직방정(直方晶)이 형성된 것을 나타내는 피크(예컨대, 「111o」 등의 피크)가 나타난다. HZO 막이 강유전성을 나타내는 것은 막에 직방정이 형성되었을 때이며, 단사정(單斜晶)에서는 강유전성을 나타내지 않는 것이 알려졌다. 그 때문에, 도 6의 측정 스펙트럼에 의하면, IGZO 막에 의한 캡핑이 HZO 막에서의 강유전층의 형성에 효과적으로 기여하고 있는 것을 알 수 있다.
도 7은 HZO 막을 유전체로 하는 커패시터의 P-V 특성 및 I-V 특성을 나타내는 도면이다. 구체적으로, 도 7은 Al 막/Ti 막/IGZO 막/HZO 막/TiN 막의 적층 구조로 구성된 커패시터를 사용하여 1kHz의 측정 주파수로 측정한 P-V 특성 및 I -V 특성을 나타낸다. 도 7에 나타내는 바와 같이, 측정 결과에서, 양호한 강유전체의 히스테리시스 특성과 자발 분극에 의한 반전 전류가 관측되었다. 이것은 상술한 적층 구조가 강유전체 커패시터로서 양호한 특성을 나타낼 수 있음을 의미한다.
도 8은 HZO 막을 유전체로 하는 커패시터(구체적으로는, 도 7에 나타낸 구조를 포함하는 커패시터)의 기입 내성을 나타내는 도면이다. 여기서, 가로축은 스트레스 사이클이고, 세로축은 잔류 분극이다. 또한, 기입 시험에서는, 진폭이 ±3V인 구형파 전압을 주기 1 마이크로초로 입력하였다. 사각형 도트로 표시되는 점은, 정 전압을 커패시터에 인가하여 데이터 「0」을 기입한 후의 잔류 분극이며, 둥근 도트로 표시되는 점은, 부 전압을 커패시터에 인가하여 데이터 「1」을 기입한 후의 잔류 분극이다. 도 8에 나타내는 바와 같이, 1×109 회 정도까지 안정한 기입 특성을 나타내는 것을 알 수 있었다. 이와 같이, 상술한 적층 구조에 의해 구성되는 커패시터는, 열화가 억제된 신뢰성이 높은 커패시터라고 할 수 있다.
여기서, 「Karine Florent, 「Reliability Study of Ferroelectric Al:HfO2 Thin Films for DRAM and NAND Applications」, 2017년 8월 31일, IEEE Transactions on Electron Devices, Volume 64, Page(s): 4091~4098, (2017년)」의 도 5(b)에는 폴리실리콘막 및 Al:HfO2 막을 이용한 SIS 구조의 커패시터에 대한 기입 내성을 나타내는 측정 결과를 나타내고 있다. 이때, 예를 들면, 3V의 전압에 의한 측정 결과에 따르면, 기입 회수가 103회 정도에 도달하면 열화가 보이고, 최종적으로는 105회 정도로 브레이크 다운하고 있다. 즉, 산화하프늄막과 IGZO 막으로 구성되는 커패시터에 비해, 산화하프늄막과 폴리실리콘막으로 구성되는 커패시터는 기입 최대 회수가 3자리 이상 낮다는 것을 알 수 있다. 이 결과로부터도, FeFET의 채널층으로, 폴리실리콘막 대신 IGZO 막을 사용하는 것의 우위성을 알 수 있다.
다음으로, 도 9는 제 1 실시형태의 비휘발성 기억 소자(100)를 사용하여 측정한 Id-Vg 특성을 나타내는 도면이다. 도 9에 나타내는 특성은 채널 폭(W) 및 채널 길이(L)를 50㎛로 하고 있다. 소스-드레인 간 전압(Vds)은 50mV의 경우와 1V의 경우로 나누어 측정하였다. 소스-게이트 간 전압(이하, 「게이트 전압」이라고 함)(Vg)은 소거/프로그램 동작이 일어나지 않는 범위에서 스윕되었다. 그 결과, 도 9에 나타내는 바와 같이, 거의 이상적인 비접합 FET의 특성이 얻어졌다.
도 10은 도 9에 나타낸 Id-Vg 특성으로부터 구한 전계효과 이동도를 나타내는 도면이다. 여기서는, 비교예로서, 게이트 절연층에 30㎚ 두께의 실리콘 산화막을 사용한 경우에 대해서도 나타냈다. 도 10에 나타내는 바와 같이, 15㎚ 두께의 HZO 막을 게이트 절연층으로 한 경우와 30㎚ 두께의 실리콘 산화막을 게이트 절연층으로 한 경우에서, 전계효과 이동도에 큰 차이는 없고, 모두 10㎠/Vs 정도의 값을 얻었다. 또한, 10㎠/Vs라는 값은 IGZO 막의 홀 이동도(Hall mobility)와 일치한다. 이 결과는 본 실시형태의 비휘발성 기억 소자(100)가 벌크 전도(bulk conduction)로 동작한다는 것을 의미한다. 즉, 본 실시형태의 비휘발성 기억 소자(100)는 거의 이상적인 비접합 FET로서 동작하는 것이 확인되었다.
이상과 같이, 도 7 내지 도 10에 나타낸 측정 결과에 따르면, 본 실시형태의 비휘발성 기억 소자(100)는 강유전체 커패시터로 하여도, 전계효과 트랜지스터로 하여도 양호한 특성을 나타낸다는 것이 증명되었다.
다음으로, 도 11은 채널층으로서 IGZO 막을 사용한 FeFET의 Id-Vg 특성 및 Ig-Vg 특성의 시뮬레이션 결과를 나타내는 도면이다. 구체적으로, 도 11의 상부 도면에 도시된 특성은 본체 전위, 즉, 채널 부분의 전위를 고정하지 않은 경우의 결과이다. 즉, 상부 도면에서 본체 전위는 플로팅 상태로 되어 있다. 하부 도면에 표시되는 특성은 본체 전위가 고정된 경우의 결과이다. 즉, 하부 도면에서, 백 게이트 전극에 의해, 본체 전위가 일정한 전위(본 실시형태에서는 0V)로 고정되어 있다. 또, 시뮬레이션에서는 채널 길이(Lg)를 10㎛로 하고, 소스-드레인 간 전압(Vd)을 50mV로 하였다.
도 11에 나타내는 Id-Vg 특성의 시뮬레이션 결과에 따르면, 본체 전위가 플로팅 상태에 있을 때, 메모리 윈도우(MW)는 확인되지 않는다. 그러나, 본체 전위를 일정한 전위로 고정한 경우에는 충분한 폭의 메모리 윈도우를 확인할 수 있었다. 즉, 본 실시형태의 비휘발성 기억 소자(100)에서, 본체 전위의 고정은 메모리 윈도우의 안정된 형성에 크게 영향을 미치는 것으로 확인되었다.
이상의 시뮬레이션 결과에 기초하여, 본 실시형태의 비휘발성 기억 소자(100)는, 도 1에 나타내는 바와 같이, 백 게이트 전극으로서 제 2 게이트 전극(160)을 마련한 구성으로 되어 있다. 구체적으로, 비휘발성 기억 소자(100)는 제 1 게이트 전극(120), 게이트 절연층(130) 및 채널층(140)으로 구성되는 FeFET에 대해 채널 부분의 본체 전위를 제 2 게이트 전극(160)에서 고정하는 구성을 구비한다.
도 12는 본 실시형태의 비휘발성 기억 소자(100)에서의 소거/프로그램 동작 후의 Id-Vg 특성을 나타내는 도면이다. 구체적으로는, 도 12는, 제 1 게이트 전극(120)의 게이트 전압으로서 Vg = -3V를 공급하여 소거 동작을 행한 후의 Id-Vg 특성과, Vg = +2.5V로 프로그램 동작을 행한 후의 Id-Vg 특성을 나타낸다. 채널 폭은 50㎛로 하고, 채널 길이는 20㎛로 하였다. 소스-드레인 간 전압(Vds)은 50mV이다. 또한, 제 2 게이트 전극(160)을 이용하여 채널 부분의 본체 전위는 고정하였다. 또, 그래프 내에는 소거 상태와 프로그램 상태에서의, 각각의 서브 임계 계수를 함께 나타냈다.
도 12에 나타내는 바와 같이, 비휘발성 기억 소자(100)는, 정상적으로 소거 상태와 프로그램 상태의 2개의 상태로 천이하는 것이 확인되었다. 또한, 이때의 메모리 윈도우는 약 0.5V였다. 이들 결과는 일반적으로 시뮬레이션 결과로부터 예상된 그대로의 결과이다. 또한, 소거 상태 및 프로그램 상태의 양쪽 모두에서 거의 이상적인 서브 임계 계수를 얻을 수 있음도 확인되었다.
도 13은 본 실시형태의 비휘발성 기억 소자(100)의 Id-Vg 특성 및 Ig-Vg 특성을 나타내는 도면이다. 구체적으로, 도 13은 제 1 게이트 전극(120)의 게이트 전압을 -2V 내지 +3.5V의 넓은 범위에서 스윕한 경우의 Id-Vg 특성 및 Ig-Vg 특성을 나타낸다. 채널 폭은 30㎛로 하고, 채널 길이는 10㎛로 하였다. 소스-드레인 간 전압(Vds)은 50mV이다. 또한, 제 2 게이트 전극(160)을 이용하여 채널 부분의 본체 전위를 고정하였다.
도 13에 나타내는 바와 같이, Id-Vg 특성에는 강유전체에 기인하는 히스테리시스 특성이 관측되었다. 또한, Ig-Vg 특성에는 강유전체의 자발 분극 반전에 기인하는 피크 전류가 관측되었다. 구체적으로는, 도 13에서, 소거 동작 후의 정 전압 스윕 시에 2개의 피크 전류를 나타내고 있다.
낮은 쪽 전압에서 관측되는 피크 전류는, 제 1 게이트 전극(120)과 소스 전극(170) 사이, 및 제 1 게이트 전극(120)과 드레인 전극(180) 사이에서 관측되는 분극 전류이다. 높은 쪽 전압에서 관측되는 피크 전류는 제 1 게이트 전극(120)과 채널층(140) 사이에서 관측되는 분극 전류이다. 이 분극 전류는 강유전체(게이트 절연층(130))의 자발 분극에 기인한다. 또한, 이들 2개의 피크 전류는, 프로그램 동작 후의 부 전압 스윕에서는 겹쳐서 관측된다.
도 13에 나타내는 결과는, 도 11에 나타낸 시뮬레이션 결과와 거의 일치하고, 본 실시형태의 비휘발성 기억 소자(100)는, 강유전체 메모리로서, 정상적으로 동작한다는 것을 증명하고 있다.
도 14는, 제 1 실시형태의 비휘발성 기억 소자(100)에서의 기입 전압(소거 전압 및 프로그램 전압)에 대한 임계값의 의존성을 나타내는 도면이다. 도 14에 나타내는 그래프에 따르면, 소거 전압(검은 원으로 표시함)은 -0.5V 내지 -3.0V의 범위에서 거의 선형으로 제어할 수 있음을 알 수 있다. 또한, 프로그램 전압(흰 원으로 표시함)은 2.0V 내지 5.0V의 범위에서 거의 선형으로 제어할 수 있음을 알 수 있다. 이상으로부터, 본 실시형태의 비휘발성 기억 소자(100)는 5.0V 이하의 기입 전압으로 제어할 수 있다고 말할 수 있다. 따라서, 본 실시형태의 비휘발성 기억 소자(100)는 일반적인 집적 회로에서 사용되는 5V 전원을 이용하여 동작 가능하고, 기존의 집적 회로에 대하여 매우 친화성이 높다.
이상 설명한 바와 같이, 본 실시형태의 비휘발성 기억 소자(100)는 채널층(140)으로서 막 두께가 10㎚ 미만인 IGZO 막을 사용하고, 게이트 절연층(130)으로서 HZO 막을 이용한 구조를 포함한다. 본 실시형태의 비휘발성 기억 소자(100)는 채널층(140)으로서 IGZO 막을 사용함으로써, 채널층으로서 폴리실리콘막을 사용한 종래의 비휘발성 기억 소자에 비해 높은 신뢰성을 실현하고 있다.
또한, 상술한 바와 같이, 본 실시형태의 비휘발성 기억 소자(100)는 5.0V 이하의 전압으로 소거/프로그램 동작을 제어할 수 있기 때문에, 저전압으로 동작 가능함과 함께 소비 전력을 낮게 억제할 수 있다. 이에 비해, 종래의 플래시 메모리는 터널 산화층을 통해 기판과 플로팅 게이트 사이에서 전하를 이동시키기 위해 고전압을 인가할 필요가 있다. 그 결과, 플래시 메모리는 고전압을 발생시키기 위한 승압 회로가 필요하게 된다는 단점이 있다.
더욱이, 본 실시형태의 비휘발성 기억 소자(100)는 제 2 게이트 전극(160)을 이용하여 채널 부분의 본체 전위를 고정함으로써, 양호한 메모리 윈도우를 확보할 수 있다. 이와 같이, 본 실시형태에 의하면, 저전압(예컨대 소스-드레인 간 전압이 50mV 이하)으로 동작 가능하고, 소비 전력이 낮고, 신뢰성이 높은 비휘발성 기억 소자(100)를 얻을 수 있다.
또, 본 실시형태에서는 제 2 게이트 전극(160)을 사용하여 본체 전위를 일정 전위로 고정하는 예를 나타냈지만, 이것으로 한정되지 않고, 제 2 게이트 전극(160)의 전위를 가변으로 하여 프로그램 동작 및 소거 동작을 보조하는 것도 가능하다.
또한, 상술한 메모리 윈도우의 폭은 채널층(140) 및 게이트 절연층(130)에 형성되는 전계 강도의 영향을 받는다. 즉, 채널층(140)과 제 2 게이트 전극(160)을 절연 분리하는 보호 절연층(150)의 막 두께에 따라 변화한다.
도 15(a) 및 도 15(b)는 본 실시형태의 비휘발성 기억 소자(100)에서의 보호 절연층(150)의 막 두께에 대한 메모리 윈도우의 의존성을 나타내는 도면이다. 이 예에서, 게이트 절연층(130)의 막 두께는 15㎚이고, 채널층(140)의 막 두께는 8㎚이다. 보호 절연층(150)의 막 두께는 5㎚, 9㎚, 12㎚ 및 15㎚로 하였다.
도 15(a)에 나타내는 바와 같이, 보호 절연층(150)의 막 두께가 얇아짐에 따라, 소거 동작 후의 임계값이 높아지는 경향이 관측되었다. 즉, 도 15(b)에 나타내는 바와 같이, 보호 절연층(150)의 막 두께가 얇아짐에 따라 메모리 윈도우의 폭이 커지는 방향으로 Id-Vg 특성이 변화하는 것을 알았다.
도 15(b)에 나타내는 결과에 의하면, 보호 절연층(150)의 막 두께를 15㎚ 이하로 한 경우에, 메모리 윈도우의 폭으로서 0.8V 이상의 폭을 확보할 수 있다. 즉, 보호 절연층(150)의 막 두께는 얇은 것이 바람직하다. 그러나, 본 발명자들의 지견에 따르면, 보호 절연층(150)의 막 두께를 두껍게 할수록 누설 전류가 작아지기 때문에, 메모리 동작의 신뢰성을 확보하는 점에서 보호 절연층(150)의 막 두께는 두꺼운 편이 바람직하다. 이상으로부터, 누설 전류를 억제하면서 메모리 윈도우의 폭을 충분히 확보하기 위해서는, 보호 절연층(150)의 막 두께를 8㎚ 내지 15㎚(더 바람직하게는, 11㎚ 내지 13㎚)로 하는 것이 바람직하다고 말할 수 있다. 또한, 채널층(140)의 막 두께와 보호 절연층(150)의 막 두께는 채널 부분에의 전계 형성에 관해 밀접하게 관련되어 있는 것으로 생각된다. 따라서, 본 실시형태의 비휘발성 기억 소자(100)는 채널층(140)의 막 두께에 대한 보호 절연층(150)의 막 두께의 비가 1.0 내지 1.8(바람직하게는, 1.4 내지 1.6)로 설정되어 있다.
도 23(a) 및 도 23(b)는 본 실시형태의 비휘발성 기억 소자(100)에서의 게이트 절연층(130)의 막 두께에 대한 메모리 윈도우의 의존성을 나타내는 도면이다. 이 예에서, 보호 절연층(150)의 막 두께는 12㎚이고, 채널층(140)의 막 두께는 8㎚이다. 채널 길이는 10㎛이다. 게이트 절연층(130)의 막 두께는 10㎚, 15㎚, 20㎚ 및 25㎚이다.
도 23(a)에 나타내는 바와 같이, 게이트 절연층(130)의 막 두께가 두꺼워짐에 따라, 임계 전압의 변화가 커지는 경향이 관측되었다. 즉, 도 23(b)에 나타내는 바와 같이, 게이트 절연층(130)의 막 두께가 두꺼워짐에 따라 메모리 윈도우의 폭이 커지는 것을 알 수 있었다. 이와 같은 특성을 나타내는 이유는, 게이트 절연층(130)의 막 두께가 두꺼워짐에 따라, 그만큼 큰 게이트 전압을 인가하지 않으면, 게이트 절연층(130) 내에서 분극이 반전되지 않기 때문이다. 따라서, 적절한 메모리 윈도우 및 임계 전압을 얻기 위해서는 게이트 절연층(130)의 막 두께를 적절히 설계하는 것이 바람직하다.
도 24(a) 및 도 24(b)는 본 실시형태의 비휘발성 기억 소자(100)에서의 채널층(140)의 막 두께에 대한 메모리 윈도우의 의존성을 나타내는 도면이다. 구체적으로, 도 24(a)는, 본 실시형태의 비휘발성 기억 소자(100)의 채널층(140)의 막 두께를 5㎚, 6㎚, 7㎚ 또는 8㎚로 설정한 Id-Vg 특성의 시뮬레이션 결과를 나타내고 있다. 이 예에서, 보호 절연층(150)의 막 두께는 12㎚이다. 게이트 절연층(130)의 막 두께는 15㎚이다. 채널 길이는 10㎛이다.
도 24(a) 및 도 24(b)에 나타내는 결과에 따르면, 채널층(140)의 막 두께가 얇아짐에 따라, 임계값이 정 방향으로 커지고, 메모리 윈도우의 폭이 커지는 것을 알았다. 즉, 본 실시형태의 비휘발성 기억 소자(100)는 백 게이트 전극(160)을 사용하여 메모리 윈도우를 확보하면서, 채널층(140)의 막 두께를 적절히 설정함으로써, 메모리 윈도우의 폭도 제어할 수 있는 것을 알았다.
(제 2 실시형태)
제 2 실시형태에서는, 제 1 실시형태와는 다른 구조의 비휘발성 기억 소자(200)에 대하여 설명한다. 제 1 실시형태와 다른 점은, 비휘발성 기억 소자(200)가, 제 1 실시형태와 같이, 백 게이트 전극을 사용하여 본체 전위를 고정하는 것이 아니라, 채널 길이를 짧게 함으로써 본체 전위를 고정하는 점에 있다. 또, 도면을 이용한 설명에서, 제 1 실시형태와 공통되는 부분에 대해서는, 제 1 실시형태와 동일한 부호를 부여함으로써 상세한 설명을 생략하는 경우가 있다.
도 16은 제 2 실시형태의 비휘발성 기억 소자(200)의 소자 구조를 나타내는 단면도이다. 제 1 실시형태와 마찬가지로, 비휘발성 기억 소자(200)는 FeFET이다. 단, 본 실시형태의 비휘발성 기억 소자(200)에서의 채널 길이(L)는, 1㎛ 이하로 설계되어 있다. 또, 본 실시형태에서 「채널 길이」란, 소스 전극(170)과 드레인 전극(180) 사이의 거리를 채널 길이라고 한다. 여기서, 본 실시형태의 비휘발성 기억 소자(200)가 채널 길이를 1㎛ 이하로 하는 이유를 이하에 설명한다.
도 17은 IGZO 막을 채널층으로 하는 비휘발성 기억 소자에서의 채널 길이에 대한 Id-Vg 특성의 의존성을 나타내는 도면이다. 구체적으로는, 도 16에 나타낸 구조(단, 채널 길이는 제외함)를 포함하는 비휘발성 기억 소자의 채널 길이(L)를, 0.1㎛, 0.5㎛, 1㎛, 2㎛, 3㎛, 4㎛, 5㎛, 또는 10㎛로 한 경우의 Id-Vg 특성이다. 여기서, 소스-드레인 간 전압(Vds)을 50mV로 설정하였다. 또한, IGZO 막의 막 두께는 8㎚로 하고, HZO 막의 막 두께는 15㎚로 하였다.
시뮬레이션 결과에 의하면, 채널 길이가 10㎛, 5㎛ 및 4㎛인 경우에는, 메모리 윈도우가 거의 관측되지 않고, 채널 길이가 3㎛ 이하로 되는 근처로부터 서서히 메모리 윈도우가 관측되게 되었다. 그리고, 채널 길이가 1㎛, 0.5㎛, 0.1㎛인 경우에는, 거의 메모리 윈도우의 폭에 변화는 없었다. 즉, 도 17의 결과로부터, 채널 길이가 1㎛ 이하이면, 메모리 윈도우가 충분히 열리고, 또한, 그 폭에 변화가 없는 것을 알았다.
이상으로부터, 도 16에 나타낸 구조(단, 채널 길이는 제외함)를 포함하는 비휘발성 기억 소자의 경우, 채널 길이가 1㎛ 이하이면, 제 1 실시형태와 같이 백 게이트 전극을 사용하여, 본체 전위를 고정하지 않아도, 폭이 충분한 메모리 윈도우를 확보할 수 있는 것을 알았다. 본 발명자들은, 채널 길이를 1㎛ 이하로 했을 때, 폭이 충분한 메모리 윈도우를 확보할 수 있는 이유로서, 본체 전위가 소스측 전위 및 드레인측 전위의 영향을 받아 고정되기 때문이라고 생각하고 있다.
여기서, 도 18 및 도 19는 채널층(140) 및 게이트 절연층(130)의 내부에서의 전위 분포를 나타내는 도면이다. 도 18 및 도 19에서, 수평 치수 X 및 수직 치수 Y는 각각 ㎛ 단위로 나타내고 있다. 게이트 전위 및 드레인 전위는 소스 전위에 대하여 각각 -10V, 50mV로 계산하였다. 도 18은 채널 길이가 50㎚인 경우의 강유전체층(HZO 막) 및 채널층(IGZO 막)의 전위를 1V 간격으로 나타낸다. 즉, 도 18은 메모리 윈도우가 열리는 조건에서의 비휘발성 기억 소자의 전위 분포에 대응한다. 이것에 대하여, 도 19는 채널 길이가 5㎛인 경우의 강유전체층 및 채널층의 전위를 0.5V 간격으로 나타내고 있다. 다만, 도 19에서는, 설명의 편의상, 소스로부터 120㎚ 범위까지를 도시하고 있다. 도 19는 메모리 윈도우가 열리지 않은 조건에서의 비휘발성 기억 소자의 전위 분포에 대응한다.
여기서, 강유전체층과 채널층의 계면 근방에서의 전위(도 18 및 도 19에서, 「Ea」로 표시되는 전위)에 착안하여 설명한다. 도 18에 나타내는 바와 같이, 채널 길이가 상대적으로 짧은 경우, 전위 Ea의 분포는 소스 전위 및 드레인 전위의 영향을 강하게 받아 강유전체층 측에 압입된 것과 같은 형상으로 되어 있다. 이것에 대하여, 도 19에 나타내는 바와 같이, 채널 길이가 상대적으로 긴 경우, 전위 Ea의 분포는 소스로부터 어느 정도 이상 떨어지면, 채널층 내에서 완만하게 변화하는 것과 같은 형상으로 되어 있다.
도 18 및 도 19에 나타내는 결과는, 채널 길이가 50㎚인 경우, 채널 길이가 5㎛인 경우에 비해, 강유전체층에 걸리는 전압이 상대적으로 큰 것을 의미한다. 즉, 채널 길이가 50㎚인 경우, 강유전체의 자발 분극 반전이 더 크게 일어나, FET의 임계값이 증가한다(즉, 메모리 윈도우가 열림). 이것에 대하여, 채널 길이가 5㎛인 경우, 강유전체층에 걸리는 전압이 상대적으로 작고, FET의 임계값이 증가하지 않는다(즉, 메모리 윈도우가 열리지 않음).
이상과 같이, 채널층 및 강유전체층 내부에서의 전위 분포의 시뮬레이션 결과로부터도, 채널 길이를 짧게 함으로써 채널 부분의 본체 전위를 고정할 수 있음을 알 수 있다. 즉, 채널 길이를 짧게 함으로써 채널 부분의 본체 전위가 소스 및 드레인의 전위와 커플링된다. 이것에 의해, 강유전체층(게이트 절연층)에, 더 큰 전압을 인가할 수 있어, 더 큰 자발 분극 반전을 일으킬 수 있다(임계값을 증가시킬 수 있음).
또, 도 18 및 도 19에서는 드레인-소스 간 전압을 50mV로 계산했지만, 소거 동작 시에는, 드레인 전압으로서 50mV보다 큰 정 전압을 인가하는 것도 효과적이다. 드레인 전압에 큰 정 전압을 인가함으로써, 채널 부분의 본체 전위를 더욱 양으로 끌어올릴 수 있다. 예를 들면, 본 실시형태의 비휘발성 기억 소자(200)를 동작시킬 때, 소거 시의 드레인 전압으로는 0V 내지 3.3V, 또는 0V 내지 5V로 하는 것이 바람직하다. 여기서, 상한을 3.3V 또는 5V로 한 이유는, 회로 설계의 용이성을 고려하면, 전원 전압을 상한으로 하는 것이 바람직하기 때문이다. 또, 이 단락의 설명에서, 「드레인-소스 간 전압」이란, 드레인 전위와 소스 전위 사이의 전위차를 의미한다. 또한, 이 단락의 설명에서, 「드레인 전압」이란, 기준 전위와 드레인 전극의 전위 사이의 전위차를 의미한다.
도 20은 제 2 실시형태의 비휘발성 기억 소자(200)에서의 채널층(140)의 막 두께에 대한 Id-Vg 특성의 의존성을 나타내는 도면이다. 구체적으로, 도 20은 본 실시형태의 비휘발성 기억 소자(200)의 채널층(140)의 막 두께를 4㎚, 5㎚, 6㎚, 7㎚ 또는 8㎚로 설정한 Id-Vg 특성의 시뮬레이션 결과를 나타낸다. 여기서, 채널 길이는 1㎛로 고정하였다. 또한, HZO 막의 막 두께는 10㎚로 하고, 잔류 분극(Pr)은 20μC/㎠로 하였다.
도 20에 나타내는 결과에 따르면, 채널층(140)의 막 두께가 얇아짐에 따라, 임계값이 정의 방향으로 커지고, 메모리 윈도우의 폭이 커졌다. 즉, 채널 길이가 1㎛ 이하인 본 실시형태의 비휘발성 기억 소자(200)에서, 채널층(140)의 막 두께를 10㎚ 미만(바람직하게는, 1㎚ 내지 8㎚)으로 하는 것은 충분한 메모리 윈도우를 확보하는 데 있어서 매우 효과적인 것을 알았다.
또, 본 발명자들의 지견에 의하면, 메모리 윈도우의 폭은 강유전체의 자발 분극을 크게 하거나, 강유전체의 막 두께를 두껍게 하거나 하여도 커지는 경향이 있다. 따라서, 강유전체인 게이트 절연층(130)의 자발 분극 또는 막 두께를 제어함으로써 메모리 윈도우의 폭을 어느 정도 제어할 수 있다. 그러나, 경험상, 메모리 윈도우의 폭의 제어에는, 채널층(140)의 막 두께가 가장 영향을 미치기 때문에, 상술한 바와 같이, 채널층(140)의 막 두께를 10㎚ 미만으로 하는 것이 효과적이다.
이상 설명한 바와 같이, 본 실시형태의 비휘발성 기억 소자(200)는, 채널층(140)으로서 막 두께가 10㎚ 미만인 IGZO 막을 사용하고, 게이트 절연층(130)으로서 HZO 막을 이용한 구조를 포함한다. 그 때문에, 본 실시형태의 비휘발성 기억 소자(200)는 제 1 실시형태와 마찬가지로 신뢰성이 높다.
또한, 본 실시형태의 비휘발성 기억 소자(200)는, 채널 길이(L)를 1㎛ 이하로 함으로써, 소스측 전위 및 드레인측 전위를 이용하여 채널 부분의 본체 전위를 고정하고, 양호한 메모리 윈도우를 확보할 수 있다. 이와 같이, 본 실시형태에 의하면, 제 1 실시형태와 마찬가지로, 소비 전력이 낮고, 신뢰성이 높은 비휘발성 기억 소자(200)를 얻을 수 있다.
또, 본 실시형태의 구성에 대하여 제 1 실시형태의 구성을 조합하여 채널 길이를 1㎛ 이하로 한 후, 백 게이트를 더 설치하는 것도 가능하다. 즉, 도 16에 나타내는 구조에서, 도 1에 나타내는 바와 같이, 보호 절연층(150)을 통해 채널층(140)에 대향하는 다른 게이트 전극(도시하지 않음)을 마련하여도 좋다. 이것에 의해, 더욱 안정적으로 본체 전위를 고정할 수 있다.
도 25(a) 및 도 25(b)는 본 실시형태의 비휘발성 기억 소자(200)에서의 채널층(140)의 채널 길이에 대한 메모리 윈도우의 의존성을 나타내는 도면이다. 구체적으로는, 도 25(a)는, 본 실시형태의 비휘발성 기억 소자(200)의 채널층(140)의 채널 길이(L)를 20㎚, 30㎚, 40㎚, 50㎚, 100㎚, 200㎚ 또는 1㎛로 한 경우의 Id-Vg 특성의 시뮬레이션 결과를 나타낸다. 이 예에서, 게이트 절연층(130)의 막 두께는 15㎚이다. 채널층(140)의 막 두께는 8㎚이다.
도 25(a) 및 도 25(b)에 나타내는 바와 같이, 채널 길이가 100㎚ 내지 1㎛의 범위에서는, 메모리 윈도우의 폭에 큰 변화는 보이지 않는다. 그러나, 채널 길이가 50㎚ 이하인 범위에서, 메모리 윈도우의 폭이 급격히 커지는 경향이 관측되었다. 이것은, 채널 길이가 50㎚ 이하로 되면, 소스 및 드레인의 전위 영향이 채널 중앙 부근에서 강해지고, 채널 중앙 부근에서의 전위 변동이 커지고, 임계값도 크게 변화하는 것에 기인하고 있는 것으로 생각된다.
채널 길이가 1㎛를 초과하는 경우, 소스 및 드레인 근방의 채널층(140)의 전위는 게이트 절연층(130)의 분극의 영향을 받지만, 캐리어의 전도는 채널 중앙 부근에서 율속된다. 따라서, 게이트 절연층(130)의 분극은 캐리어의 전도에는 거의 영향을 미치지 않고, 임계값의 변화도 작기 때문에, 메모리 윈도우를 충분히 확보할 수 없다. 이것에 대하여, 채널 길이가 1㎛ 이하인 경우, 소스 근방 및 드레인 근방의 전위가 채널 중앙 부근에서 커플링을 시작한다. 따라서, 게이트 절연층(130)의 분극은 캐리어의 전도에 영향을 미처 임계값의 변화가 커지기 때문에, 메모리 윈도우를 충분히 확보할 수 있다. 채널 길이가 50㎚ 이하로 되면, 소스 근방 및 드레인 근방에서의 전위의 채널 중앙 부근에서의 커플링이 현저해진다. 따라서, 게이트 절연층(130)의 분극이 채널 중앙 부근의 전위에 큰 변화를 부여하여, 임계값을 크게 변화시키기 때문에, 메모리 윈도우의 폭의 변화도 커진다.
이상과 같이, 본 실시형태의 비휘발성 기억 소자(200)는 채널 길이를 50㎚ 이하로 함으로써, 메모리 윈도우의 폭을 더욱 크게 확보할 수 있다.
여기서, 도 26은 본 실시형태의 비휘발성 기억 소자(200)에서의 소스 근방의 채널층(140)의 전위 분포를 설명하기 위한 도면이다. 구체적으로, 도 26(a)는 소거 동작 시의 소스 근방의 게이트 절연층(130)의 분극 분포를 나타내는 도면이다. 도 26(b)는 소거 동작 시의 소스 근방의 채널층(140)의 전위 분포를 나타내는 도면이다. 또, 도 26(a) 및 도 26(b)에서는 소스 근방의 거동에 대하여 설명하지만, 드레인 근방에서의 전위 분포에 대해서도 마찬가지이다. 이 시뮬레이션은 게이트 절연층(130)의 막 두께를 15㎚로 하고, 채널층(140)의 막 두께를 8㎚로 하여 행하였다.
도 26(a)에 나타내는 바와 같이, 본 실시형태의 비휘발성 기억 소자(200)는, 소거 동작 시에, 소스 근방의 게이트 절연층(130)에서 분극 반전이 발생한다. 또한, 도 26(b)에 나타내는 바와 같이, 게이트 절연층(130)의 분극 반전에 기인하여, 소스 근방의 채널층(140)에는 높은 전위 장벽이 형성된다. 이것은, 비휘발성 기억 소자(200)의 채널 부분의 본체 전위가, 채널 길이를 1㎛ 이하로 하는 것에 의해 고정되게 되어, 분극 반전이 일어나기 쉬워지는 것에 기인하고 있다.
또한, 도 27은 본 실시형태의 비휘발성 기억 소자(200)에서의 채널층(140)의 전위 분포를 설명하기 위한 도면이다. 구체적으로, 도 27(a)는 채널 길이가 30㎚인 경우의 채널층(140)의 전위 분포를 나타내는 도면이다. 도 27(b)는 채널 길이가 100㎚인 경우의 채널층(140)의 전위 분포를 나타내는 도면이다. 이 시뮬레이션은 게이트 절연층(130)의 막 두께를 15㎚로 하고, 채널층(140)의 막 두께를 8㎚로 하여 행하였다.
도 27(a)에 나타내는 바와 같이, 채널 길이가 30㎚인 경우, 채널 중앙 부근에서 채널의 전위와 소스 및 드레인의 전위가 강하게 커플링되고, 채널의 전위를 강하게 고정한다. 다른 한편으로, 도 27(b)에 나타내는 바와 같이, 채널 길이가 100㎚인 경우, 채널 중앙 부근에서의 전위의 커플링은 약하다. 즉, 이들 시뮬레이션 결과는, 도 25(b)를 사용하여 설명한 결과를 뒷받침하는 것이다. 즉, 채널 길이가 짧아짐에 따라, 채널 중앙 부근에서의 전위의 커플링이 강해지고, 보다 광범위하고 강하게 분극 반전이 일어나게 되어, 메모리 윈도우가 급증하는 것을 나타내고 있다.
(제 3 실시형태)
제 3 실시형태에서는, 복수의 비휘발성 기억 소자(300)를 3차원 구조로 집적화한 비휘발성 기억 장치(400)에 대하여 설명한다. 구체적으로, 본 실시형태의 비휘발성 기억 장치(400)는 복수의 비휘발성 기억 소자(300)가 채널을 공통으로 하여 직렬로 배치된 3차원 적층형 구조를 갖는 비휘발성 기억 장치의 일례이다. 이와 같은 3차원 적층형 구조는 3D-NAND 플래시 메모리와 마찬가지의 구조이다.
도 21은 제 3 실시형태의 비휘발성 기억 소자(300)에서의 소자 구조를 나타내는 단면 사시도이다. 도 22는 제 3 실시형태의 비휘발성 기억 장치(400)에서의 장치 구조를 나타내는 단면도이다. 도 21에 나타내는 단면 사시도는, 도 22의 외곽선(40)으로 나타내는 영역을 확대한 도면에 대응한다.
도 21에 나타내는 바와 같이, 비휘발성 기억 소자(300)는 적어도 채널층(310), 게이트 절연층(320) 및 게이트 전극(330)을 갖는 FeFET이다. 본 실시형태에서는, 복수의 비휘발성 기억 소자(300)에서 채널층(310) 및 게이트 절연층(320)이 공통으로 되어 있다.
채널층(310)은 비휘발성 기억 소자(300)의 채널로서 기능한다. 본 실시형태에서는, 채널층(310)을 구성하는 재료로서 IGZO 막을 사용하지만, 제 1 실시형태와 마찬가지로, 다른 금속 산화물을 사용하여도 좋다. 본 실시형태에서, 채널층(310)의 막 두께는 10㎚ 미만(바람직하게는, 8㎚ 이하)이다. 또, 본 실시형태에서, 채널층(310)은 ALD 법을 사용하여 형성된다.
게이트 절연층(320)은 본 실시형태의 비휘발성 기억 소자(300)에서의 강유전체층에 상당한다. 본 실시형태에서, 게이트 절연층(320)을 구성하는 재료로서, HZO 막을 사용하지만, 제 1 실시형태와 마찬가지로 다른 강유전체층을 사용하여도 좋다.
게이트 전극(330)은 비휘발성 기억 소자(300)의 게이트 전극으로서 기능한다. 본 실시형태에서는 게이트 전극(330)으로서 질화티타늄(TiN)으로 구성되는 화합물층을 사용한다. 그러나, 이것으로 한정되지 않고, 게이트 전극(330)의 재료로는, 텅스텐, 탄탈, 몰리브덴, 알루미늄, 구리 등을 포함하는 금속 재료, 또는 이들의 금속 재료를 포함하는 화합물 재료를 사용할 수 있다.
본 실시형태의 비휘발성 기억 소자(300)에서, 게이트 전극(330)의 막 두께는 1㎛ 이하(바람직하게는, 50㎚ 이하)로 한다. 도 21로부터 명백한 바와 같이, 게이트 전극(330)의 막 두께는 비휘발성 기억 소자(300)의 실효적인 채널 길이(L)을 정의한다. 그 때문에, 제 2 실시형태와 마찬가지로, 본 실시형태의 비휘발성 기억 소자(300)는 게이트 전극(330)의 막 두께(즉, 채널 길이)를 1㎛ 이하로 함으로써, 채널 부분의 본체 전위를 고정하는 구조로 되어 있다.
절연층(340)은 인접하는 게이트 전극(330) 사이를 절연 분리하기 위한 절연층이다. 절연층(340)으로는 실리콘 산화막, 실리콘 질화막 등의 절연막을 사용할 수 있다. 본 실시형태에서, 절연층(340)의 막 두께는, 특별한 제한은 없지만, 10㎚ 내지 50㎚(바람직하게는, 20㎚ 내지 40㎚)로 하는 것이 바람직하다. 절연층(340)의 막 두께가 지나치게 얇으면, 인접하는 비휘발성 기억 소자(300)가 서로 영향을 미쳐 작동 불량을 일으키는 요인으로 될 수 있다. 또한, 절연층(340)의 막 두께가 지나치게 두꺼우면, 인접하는 비휘발성 기억 소자(300)의 채널 간 거리가 길어져, 캐리어 이동의 장벽으로 될 수 있다.
필러 부재(350)는 원통 형상의 채널층(310)의 내측을 충전하는 충전재로서 기능한다. 필러 부재(350)로는, 산화 실리콘, 질화 실리콘, 수지 등의 절연 재료를 사용할 수 있다.
도 22에서, 기판(410) 상에는, 소스 전극(420)이 마련되어 있다. 기판(410)으로는, 절연 표면을 갖는 실리콘 기판 또는 금속 기판 등을 사용할 수 있다. 소스 전극(420)으로는, 티타늄, 알루미늄, 텅스텐, 탄탈, 몰리브덴, 알루미늄, 구리 등을 포함하는 금속 재료, 또는 이들 금속 재료를 포함하는 화합물 재료를 사용할 수 있다. 또, 기판(410)으로서, n형 반도체 기판(예컨대, n형 실리콘 기판)을 사용하여 소스로서 기능시키고, 도 22에 나타내는 소스 전극(420)을 생략할 수도 있다.
복수의 비휘발성 기억 소자(300)는 소스 전극(420)과 드레인 전극(430) 사이에 직렬로 배치된다. 채널층(310)은 소스 전극(420) 및 드레인 전극(430)에 대하여 전기적으로 접속된다. 즉, 본 실시형태의 비휘발성 기억 장치(400)에서, 복수의 비휘발성 기억 소자(300)는 소스 전극(420) 및 드레인 전극(430)도 공유한다고 할 수 있다.
소스 전극(420)은 금속 재료로 구성되는 소스 단자(440)에 전기적으로 접속된다. 드레인 전극(430)은 금속 재료로 구성되는 드레인 단자(450)에 전기적으로 접속된다. 드레인 단자(450)는 비휘발성 기억 장치(400)의 비트선(도시되지 않음)에 접속된다. 또한, 복수의 게이트 전극(330)은 각각 게이트 단자(460)에 전기적으로 접속된다. 복수의 게이트 단자(460)는 비휘발성 기억 장치(400)의 워드선(도시하지 않음)에 접속된다. 소스 단자(440), 드레인 단자(450) 및 게이트 단자(460)는 패시베이션층(470)에 마련된 콘택트 홀을 통해, 각각 소스 전극(420), 드레인 전극(430) 및 게이트 전극(330)과 전기적으로 접속된다.
이상 설명한 바와 같이, 본 실시형태의 비휘발성 기억 장치(400)는, 복수의 비휘발성 기억 소자(300)를 고밀도로 집적화한 3차원 구조를 갖는다. 개개의 비휘발성 기억 소자(300)는 채널 길이를 1㎛ 이하로 하는 것에 의해, 소스 측 전위 및 드레인 측 전위를 이용하여 채널 부분의 본체 전위를 고정한다. 즉, 제 1 실시형태 및 제 2 실시형태와 마찬가지로, 소비 전력이 낮고 신뢰성이 높은 비휘발성 기억 소자(300)를 이용하여 비휘발성 기억 장치(400)를 실현할 수 있다. 이와 같이, 본 실시형태에 따르면, 대용량, 저소비 전력 또한 고신뢰성의 비휘발성 기억 장치(400)를 얻을 수 있다.
(제 4 실시형태)
제 4 실시형태에서는, 제 1 실시형태 및 제 2 실시형태와는 다른 구성의 비휘발성 기억 소자에도 적용 가능한 비휘발성 기억 장치의 동작 방법에 대해 설명한다. 제 1 실시형태 및 제 2 실시형태와 다른 점은 본 실시형태의 비휘발성 기억 장치의 동작 방법에서는 백 게이트 전극을 갖지 않고, 채널 길이가 1㎛를 초과하는 비휘발성 기억 소자에도 적용할 수 있는 점이다. 본 실시형태의 비휘발성 기억 장치의 동작 방법은, 제 1 실시형태 및 제 2 실시형태에서 설명한 시뮬레이션에서는, 소거 동작시의 드레인 전압을 0V로 하는(시뮬레이션의 편의상, 소거 동작 시에도 판독 동작 시와 마찬가지의 50mV의 드레인-소스 간 전압을 인가했기 때문에 소거 동작 시에 50mV의 드레인 전압이 인가된 것으로 되지만, 판독 시의 드레인 전류에 미치는 영향은 거의 무시할 수 있고, 실질적으로 소거 동작 시의 드레인 전압을 0V로 한 경우와 다르지 않은) 것인 데 대해, 소거 동작 시에 정의 드레인 전압(적어도 50mV를 초과하는 정의 드레인 전압)을 인가하는 것에 의해 메모리 윈도우를 제어하는 점에서 상이하다.
본 실시형태에서, 「드레인 전압 」이란, 기준 전위와 드레인 전극의 전위 사이의 전위차를 의미한다. 또한, 「소스 전압」이란, 기준 전위와 소스 전극의 전위 사이의 전위차를 의미한다. 또한, 「게이트 전압」이란, 기준 전위와 게이트 전극의 전위 사이의 전위차를 의미한다. 또한, 「드레인-소스 간 전압」이란, 드레인 전위와 소스 전위 사이의 전위차를 의미한다. 본 실시형태의 비휘발성 기억 장치의 동작 방법을, 제 1 내지 제 3 실시형태의 비휘발성 기억 장치에 적용함으로써, 메모리 윈도우가 더 넓은 비휘발성 기억 장치로 사용할 수 있다.
도 28(a)는, 제 4 실시형태의 비휘발성 기억 소자에서, 인가하는 드레인 전압을 변경하여 소거 동작(부의 게이트 전압을 인가함으로써 강유전체층의 분극 방향을 특정 방향으로 잡는 동작), 또는 프로그램 동작(정의 게이트 전압을 인가함으로써 강유전체층의 분극 방향을 그 특정 방향과 역방향으로 잡는 동작)을 행한 후에, 드레인-소스간 전압을 인가하고, 게이트 전압을 스윕하여 얻은 Id-Vg 특성을 나타내는 도면이다. 프로그램 동작 시의 드레인 전압(이하, 「프로그램 드레인 전압」이라 함)은 Id-Vg 특성의 게이트 전압 임계값에 거의 영향을 미치지 않지만, 소거 동작 시의 드레인 전압(이하, 「소거 드레인 전압」이라 함)은 Id-Vg 특성의 게이트 전압 임계값에 영향을 미친다는 것을 알 수 있다.
도 28(b)는, 제 4 실시형태의 비휘발성 기억 소자에서의 소거 드레인 전압에 대한 메모리 윈도우의 의존성을 나타내는 도면이다. 구체적으로는, 도 28(b)는, 소거 드레인 전압을 Vd = 0V, 2V 또는 3V로 하여 강유전체층의 자발 분극을 소거한 후에, 드레인-소스 간 전압 50mV를 인가하여 게이트 전압을 스윕했을 때의 Id-Vg 특성의 시뮬레이션 결과와, 강유전체층의 자발 분극을 프로그래밍한 후에 드레인-소스 간 전압 50mV를 인가하여 게이트 전압을 스윕했을 때의 Id-Vg 특성의 시뮬레이션 결과의 차이로부터 구해지는 메모리 윈도우의 폭을 나타내고 있다. 이 예에서는, 강유전체층의 막 두께는 15㎚, 채널층의 막 두께는 8㎚, 채널 길이는 2㎛로 하여 시뮬레이션을 행하였다.
본 실시형태의 시뮬레이션에서는, 우선, 부의 게이트 전압과, 소거 드레인 전압을 인가한 상태에서 강유전체층의 자발 분극을 소거하여 소거 상태를 형성하였다. 다음으로, 드레인-소스 간 전압 50mV를 인가한 상태에서 게이트 전압을 스윕하고, 도 28(a)에 나타내는 Id-Vg 특성을 얻었다. 예를 들면, 소거 드레인 전압 Vd가 3V인 경우, 부의 게이트 전압을 -5V, 소스 전압을 0V로 하여 소거 동작을 행하고, 그 후, 드레인-소스 간 전압을 50mV로 하여 게이트 전압을 스윕하여 Id-Vg 특성을 얻었다. 소거 드레인 전압 Vd가 0V인 경우 및 2V인 경우에도 마찬가지의 순서로 Id-Vg 특성을 얻었다. 즉, 도 28(a)에서는, 소거 드레인 전압 Vd가 0V, 2V 및 3V인 경우로 나누어 소거 동작을 행하고, 드레인-소스 간 전압을 50mV로 하여 게이트 전압을 스윕한 결과를 나타내고 있다. 마찬가지로, 정의 게이트 전압과 프로그램 드레인 전압을 인가한 상태에서 강유전체층의 자발 분극을 프로그래밍하여 프로그램 상태를 형성하였다. 다음으로, 드레인-소스 간 전압을 50mV로 한 상태에서 게이트 전압을 스윕하여, 도 28(a)에 나타내는 Id-Vg 특성을 얻었다.
도 28(b)에 나타내는 바와 같이, 소거 드레인 전압이 클수록 메모리 윈도우가 커지는 것을 알 수 있었다. 이것은 소거 드레인 전압이 클수록 부의 게이트 전압에 의한 소거 동작 시에, 더 큰 소거가 일어나고 있음을 의미한다. 이것은 소거 드레인 전압이 클수록 게이트 전극과 드레인 근방의 채널층 사이의 게이트 절연층에, 큰 전압이 인가되는 것에 기인하는 것으로 생각된다. 또, 소거 드레인 전압은 큰 편이 바람직하지만, 회로 설계의 용이성을 고려하면, 전원 전압을 상한으로 하는 것이 바람직하다. 예를 들면, 전원 전압이 3.3V 또는 5V인 경우에는, 소거 드레인 전압은 0V보다 크고 3.3V 이하로 하거나, 또는 0V보다 크고 5V 이하로 하는 것이 바람직하다. 다만, 소거 드레인 전압은 게이트와 드레인 사이의 누설 전류의 영향이 문제로 되지 않는 범위로 하는 것이 바람직하다.
본 실시형태에서는, 소거 동작 시의 소스 전압을 0V로 고정했지만, 더 강한 소거 동작을 행하기 위해, 소거 드레인 전압과 마찬가지로, 소거 동작 시의 소스 전원을 정 전압(예컨대, 소거 드레인 전압과 동일 전압)으로 하여도 좋다. 특히, 제 3 실시형태에서, 채널층은 기판의 표면과 대략 평행한 방향에서, 강유전체층을 통해 게이트 전극과 겹치는 부분이 채널, 기판의 표면과 대략 평행한 방향에서 절연층과 겹치는 부분이 소스 및 드레인으로서 동작하는 비휘발성 기억 소자가 소스 전극과 드레인 전극 사이에서, 복수개가 직렬 배열된 구조로 되어 있다. 어느 소자의 소스가 인접하는 소자의 드레인을 겸하는 구성으로 되어 있기 때문에, 각 소자의 소거 드레인 전압을 정 전압으로 하는 것은 각 소자의 소거 동작 시의 소스 전압도 정 전압으로 하는 것으로 된다.
이상의 시뮬레이션 결과에 의하면, 소거 드레인 전압을 정 전압으로 하여 소거 상태를 형성하면, 제 1 실시형태와 같이 백 게이트 전극을 마련하거나, 제 2 실시형태와 같이 채널 길이를 1㎛ 이하로 하거나 하지 않아도, 충분한 메모리 윈도우를 확보할 수 있음을 알 수 있다. 더욱이, 소거 드레인 전압을 증가시킬수록 큰 메모리 윈도우를 확보할 수 있음을 알 수 있다. 또한, 프로그램 드레인 전압은 정의 전압이더라도 0V이더라도 좋은 것을 알 수 있다.
이상과 같이, 본 실시형태로부터 다음 사항이 파악된다.
(1) 복수의 비휘발성 기억 소자를 포함하는 비휘발성 기억 장치의 동작 방법으로서,
각 비휘발성 기억 소자는,
금속 산화물을 포함하는 채널층과,
채널층에 접하는 산화하프늄을 포함하는 강유전체층과,
강유전체층을 통해 채널층에 대향하는 게이트 전극과,
채널층에 접하는 소스 전극
소스 전극과 이격하여 채널층에 접하는 드레인 전극
을 구비하되,
복수의 비휘발성 기억 소자의 적어도 일부에, 게이트 전극에 부 전압의 게이트 전압을 인가하고, 드레인 전극에 제 1 드레인 전압을 인가하는 소거 동작과,
복수의 비휘발성 기억 소자 중 적어도 일부에, 게이트 전극에 정 전압의 게이트 전압을 인가하고, 드레인 전극에 제 2 드레인 전압을 인가하는 프로그램 동작
을 갖고,
제 1 드레인 전압이 정 전압인, 비휘발성 기억 장치의 동작 방법.
(2) 제 2 드레인 전압은, 정 전압이거나 0V인, 상기 (1)에 기재된 비휘발성 기억 장치의 동작 방법.
(3) 제 1 드레인 전압은, 제 2 드레인 전압보다 큰, 상기 (1)에 기재된 비휘발성 기억 장치의 동작 방법.
본 실시형태에서는, 백 게이트 전극을 갖지 않고, 채널 길이가 1㎛를 초과하는 비휘발성 기억 소자를 포함하는 비휘발성 기억 장치의 동작 방법에 대하여 설명했지만, 이 예로 한정되는 것은 아니다. 본 실시형태의 동작 방법은 제 1 실시형태 및 제 2 실시형태에 기재된 비휘발성 기억 소자를 포함하는 비휘발성 기억 장치의 동작 방법으로 적용할 수도 있다.
본 발명의 실시형태로서 상술한 각 실시형태는, 서로 모순되지 않는 한, 적절히 조합하여 실시할 수 있다. 각 실시형태의 비휘발성 기억 소자 또는 비휘발성 기억 장치에 기초하여, 당업자가 적절히 구성 요소의 추가, 삭제 또는 설계 변경을 행한 것이나, 공정의 추가, 생략 또는 조건 변경을 행한 것도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 포함된다.
또한, 상술한 각 실시형태의 양태에 의한 작용 효과와는 다른 기타 작용 효과이더라도, 본 명세서의 기재로부터 명백한 것이거나, 당업자가 용이하게 예측할 수 있는 것에 대해서는, 당연히 본 발명에 의한 것이라고 해석된다.
100, 200, 300 … 비휘발성 기억 소자, 110 … 기판, 120 … 제 1 게이트 전극, 130 … 게이트 절연층, 140 … 채널층, 150 … 보호 절연층, 160 … 제 2 게이트 전극, 170 … 소스 전극, 180 … 드레인 전극, 201 … 기판, 202a, 202b … 채널층, 203 … 게이트 절연층, 204 … 게이트 전극, 205 … 결정 입계, 206 … 결정 결함, 207 … 캐리어, 208 … 계면층(로우-k층), 310 … 채널층, 320 … 게이트 절연층, 330 … 게이트 전극, 340 … 절연층, 350 … 필러 부재, 400 … 비휘발성 기억 장치, 410 … 기판, 420 … 소스 전극, 430 … 드레인 전극, 440 … 소스 단자, 450 … 드레인 단자, 460 … 게이트 단자, 470 … 패시베이션층
Claims (13)
- 복수의 비휘발성 기억 소자를 포함하는 비휘발성 기억 장치로서,
상기 비휘발성 기억 소자의 각각은,
금속 산화물을 포함하는 채널층과,
상기 채널층에 접하는 산화하프늄을 포함하는 강유전체층과,
상기 강유전체층을 통해 상기 채널층에 대향하는 제 1 게이트 전극과,
상기 채널층을 통해 상기 강유전체층에 대향하는 절연층, 및
상기 절연층을 통해 상기 채널층에 대향하는 제 2 게이트 전극
을 구비하는
비휘발성 기억 장치. - 제 1 항에 있어서,
상기 채널층의 채널 길이는, 1㎛ 이하인, 비휘발성 기억 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 절연층은, 산화 실리콘을 포함하는, 비휘발성 기억 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 채널층의 막 두께에 대한 상기 절연층의 막 두께의 비는, 1.0 내지 1.8인, 비휘발성 기억 장치. - 복수의 비휘발성 기억 소자를 포함하는 비휘발성 기억 장치로서,
상기 비휘발성 기억 소자의 각각은,
금속 산화물을 포함하는 채널층과,
상기 채널층에 접하는 산화하프늄을 포함하는 강유전체층과,
상기 강유전체층을 통해 상기 채널층에 대향하는 게이트 전극
을 구비하되,
상기 채널층의 채널 길이는, 1㎛ 이하인,
비휘발성 기억 장치. - 제 5 항에 있어서,
상기 채널층의 채널 길이는, 50㎚ 이하인, 비휘발성 기억 장치. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 금속 산화물은, IGZO, ITO, IZO 또는 ITZO인, 비휘발성 기억 장치. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 채널층의 막 두께는, 10㎚ 미만인, 비휘발성 기억 장치. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 강유전체층의 막 두께는, 5㎚ 내지 20㎚인, 비휘발성 기억 장치. - 복수의 비휘발성 기억 소자를 포함하는 비휘발성 기억 장치의 동작 방법으로서,
상기 비휘발성 기억 소자의 각각은,
금속 산화물을 포함하는 채널층과,
상기 채널층에 접하는 산화하프늄을 포함하는 강유전체층과,
상기 강유전체층을 통해 상기 채널층에 대향하는 제 1 게이트 전극과,
상기 채널층을 통해 상기 강유전체층에 대향하는 절연층과,
상기 절연층을 통해 상기 채널층에 대향하는 제 2 게이트 전극과,
상기 채널층에 접하는 소스 전극, 및
상기 소스 전극과 이격하여 상기 채널층에 접하는 드레인 전극
을 구비하되,
상기 복수의 비휘발성 기억 소자의 적어도 일부에, 상기 제 1 게이트 전극에 부 전압의 게이트 전압을 인가하고, 상기 드레인 전극에 제 1 드레인 전압을 인가하는 소거 동작과,
상기 복수의 비휘발성 기억 소자의 적어도 일부에, 상기 제 1 게이트 전극에 정 전압의 게이트 전압을 인가하고, 상기 드레인 전극에 제 2 드레인 전압을 인가하는 프로그램 동작
을 포함하되,
상기 제 1 드레인 전압은, 정 전압인,
비휘발성 기억 장치의 동작 방법. - 복수의 비휘발성 기억 소자를 포함하는 비휘발성 기억 장치의 동작 방법으로서,
상기 비휘발성 기억 소자의 각각은,
금속 산화물을 포함하는 채널층과,
상기 채널층에 접하는 산화하프늄을 포함하는 강유전체층과,
상기 강유전체층을 통해 상기 채널층에 대향하는 게이트 전극과,
상기 채널층에 접하는 소스 전극, 및
상기 소스 전극과 이격하여 상기 채널층에 접하는 드레인 전극
을 구비하되,
상기 채널층의 채널 길이는, 1㎛ 이하이고,
상기 복수의 비휘발성 기억 소자의 적어도 일부에, 상기 게이트 전극에 부 전압의 게이트 전압을 인가하고, 상기 드레인 전극에 제 1 드레인 전압을 인가하는 소거 동작과,
상기 복수의 비휘발성 기억 소자의 적어도 일부에, 상기 게이트 전극에 정 전압의 게이트 전압을 인가하고, 상기 드레인 전극에 제 2 드레인 전압을 인가하는 프로그램 동작
을 포함하고,
상기 제 1 드레인 전압은, 정 전압인,
비휘발성 기억 장치의 동작 방법. - 제 10 항 또는 제 11 항에 있어서,
상기 제 2 드레인 전압은, 정 전압 또는 0V인, 비휘발성 기억 장치의 동작 방법. - 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 제 1 드레인 전압은, 상기 제 2 드레인 전압보다 큰, 비휘발성 기억 장치의 동작 방법.
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