JP2021101477A - 半導体装置 - Google Patents

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哲弘 田中
Tetsuhiro Tanaka
哲弘 田中
一條　充弘
Mitsuhiro Ichijo
充弘 一條
俊弥 遠藤
Toshiya Endo
俊弥 遠藤
下村　明久
Akihisa Shimomura
明久 下村
勇司 恵木
Yuji Egi
勇司 恵木
祐朗 手塚
Yoshiaki Tezuka
祐朗 手塚
山崎　舜平
Shunpei Yamazaki
舜平 山崎
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Abstract

【課題】安定した電気特性を有するトランジスタを提供する。【解決手段】基板上に形成された第１の絶縁体と、第１の絶縁体の上に形成された第２の絶縁体と、第２の絶縁体の上面の少なくとも一部に接して形成された酸化物半導体と、酸化物半導体の上面の少なくとも一部に接して形成された第３の絶縁体と、酸化物半導体と電気的に接続された第１の導電体及び第２の導電体と、第３の絶縁体の上に形成された第４の絶縁体と、第４の絶縁体の上に形成され、少なくとも一部が第１の導電体と第２の導電体の間に位置するように形成された第３の導電体と、第３の導電体の上に形成された第５の絶縁体と、を有し、第１の絶縁体はハロゲン元素を含む半導体装置。【選択図】図１

Description

本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例え
ば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表
示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。ま
たは、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。ま
たは、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発
明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション
・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機
器は、半導体装置を有する場合がある。
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されて
いる。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている
。トランジスタに適用可能な半導体としてシリコンが知られている。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶
シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適
用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適で
ある。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用す
る場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いる
と好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ
光処理を行うことで形成する方法が知られる。
近年では、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタ
の開発が活発化している。酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ
−Ｚｎ酸化物を半導体素子へ利用することが開示されている（特許文献１参照。）。また
、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性
が開示されている（特許文献２参照。）。
酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタ、および
多結晶シリコンを用いたトランジスタとは異なる特徴を有する。例えば、酸化物半導体を
用いたトランジスタを適用した表示装置は、消費電力が低いことが知られている。酸化物
半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するト
ランジスタに用いることができる。また、酸化物半導体を用いたトランジスタは、高い電
界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。ま
た、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可
能であるため、設備投資を抑えられるメリットもある。
特開昭６３−２３９１１７ 特表平１１−５０５３７７
安定した電気特性を有するトランジスタを提供することを課題の一とする。または、非
導通時のリーク電流の小さいトランジスタを提供することを課題の一とする。または、高
い周波数特性を有するトランジスタを提供することを課題の一とする。または、ノーマリ
ーオフの電気特性を有するトランジスタを提供することを課題の一とする。または、サブ
スレッショルドスイング値の小さいトランジスタを提供することを課題の一とする。また
は、信頼性の高いトランジスタを提供することを課題の一とする。
または、該トランジスタを有する半導体装置を提供することを課題の一とする。または
、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体
装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、
新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供す
ることを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、基板上に形成された第１の絶縁体と、第１の絶縁体の上に形成され
た第２の絶縁体と、第２の絶縁体の上面の少なくとも一部に接して形成された酸化物半導
体と、酸化物半導体の上面の少なくとも一部に接して形成された第３の絶縁体と、酸化物
半導体と電気的に接続された第１の導電体及び第２の導電体と、第３の絶縁体の上に形成
された第４の絶縁体と、第４の絶縁体の上に形成され、少なくとも一部が第１の導電体と
第２の導電体の間に位置するように形成された第３の導電体と、第３の導電体の上に形成
された第５の絶縁体と、を有し、第１の絶縁体はハロゲン元素を含む半導体装置である。
また、本発明の一態様は、上記の発明において、第１の絶縁体の下に形成された第６の
絶縁体を有し、第６の絶縁体は、第１の絶縁体より水及び水素を透過させにくい半導体装
置である。
また、本発明の一態様は、上記の発明において、第６の絶縁体と第１の絶縁体の間に形
成され、且つ少なくとも一部が酸化物半導体と重なる第４の導電体を有する半導体装置で
ある。
また、本発明の一態様は、上記の発明において、第１の絶縁体に含まれる水は、昇温脱
離ガス分析において、水分子の脱離量が１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以
上１．４×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下である半導体装置である。
また、本発明の一態様は、上記の発明において、第４の導電体と第１の絶縁体の間に形
成された第７の絶縁体を有し、第７の絶縁体はハフニウムを含む半導体装置である。
また、本発明の一態様は、上記の発明において、第１の絶縁体と第７の絶縁体の積層膜
に含まれる水は、昇温脱離ガス分析において、水分子の脱離量が１．０×１０１３ｍｏｌ
ｅｃｕｌｅｓ／ｃｍ２以上１．４×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下である半導
体装置である。
また、本発明の一態様は、上記の発明において、第１の絶縁体と第７の絶縁体の積層膜
に含まれる水素は、昇温脱離ガス分析において、水素分子の脱離量が１．０×１０１３ｍ
ｏｌｅｃｕｌｅｓ／ｃｍ２以上１．２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下である
半導体装置である。
また、本発明の一態様は、上記の発明において、ハロゲン元素は、フッ素、塩素または
臭素のいずれかである半導体装置である。
安定した電気特性を有するトランジスタを提供することができる。または、非導通時の
リーク電流の小さいトランジスタを提供することができる。または、高い周波数特性を有
するトランジスタを提供することができる。または、ノーマリーオフの電気特性を有する
トランジスタを提供することができる。または、サブスレッショルドスイング値の小さい
トランジスタを提供することができる。または、信頼性の高いトランジスタを提供するこ
とができる。
または、該トランジスタを有する半導体装置を提供することができる。または、該半導
体装置を有するモジュールを提供することができる。または、該半導体装置、または該モ
ジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供す
ることができる。または、新規なモジュールを提供することができる。または、新規な電
子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタを説明する上面図および断面図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 成膜装置を説明する模式図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係る製造装置を示す上面図。 本発明の一態様に係るチャンバーを示す上面図。 本発明の一態様に係るチャンバーを示す上面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す斜視図および断面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様に係る電子機器を示す斜視図。 実施例で測定したＴＤＳ分析の結果のグラフ。 実施例で測定したＴＤＳ分析の結果のグラフ。 実施例で測定したＴＤＳ分析の結果のグラフ。 実施例で測定したＥＳＲ測定の結果のグラフ。 実施例で測定したＩｄ−Ｖｇ特性のグラフ。 実施例で測定したｓｈｉｆｔばらつきのグラフ。 実施例で測定したストレス試験の結果のグラフ。 実施例で測定した成膜速度の結果のグラフ。 実施例で測定したＴＤＳ分析から水素の放出量を算出したグラフ。 実施例で測定したＴＤＳ分析から水の放出量を算出したグラフ。 実施例で測定したＴＤＳ分析の結果のグラフ。 実施例で測定したＴＤＳ分析の結果のグラフ。 実施例で測定したＴＤＳ分析の結果のグラフ。 実施例で測定したＴＤＳ分析の結果のグラフ。 実施例で測定したＳＩＭＳ測定の結果のグラフ。 実施例で測定したＳＩＭＳ測定の結果のグラフ。 実施例で測定したＸＰＳ測定の結果のグラフ。 実施例で使用したＡＬＤのレシピを示す図。 実施例で測定したＴＤＳ分析の結果のグラフ、及びグラフから算出した水の放出量を算出したグラフ。 ＴＤＳ分析結果を示す図。 ＴＤＳ分析結果より積算放出量を算出した図。 ＴＤＳ分析結果を示す図。 ＴＤＳ分析結果を示す図。 ＴＤＳ分析結果を示す図。 ＴＤＳ分析結果を示す図。 ＴＤＳ分析結果より積算放出量を算出した図。 ＴＤＳ分析結果より積算放出量を算出した図。 ＴＤＳ分析結果より積算放出量を算出した図。 ＴＤＳ分析結果より積算放出量を算出した図。 酸化シリコンの結合状態を説明する図。 加熱処理を説明する図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 実施例で測定したストレス試験の結果のグラフ。 実施例で測定したＴＤＳ分析の結果のグラフ。 実施例で測定したＴＤＳ分析の結果のグラフ。 実施例で測定したＳＩＭＳ分析の結果のグラフ。 実施例で測定したＨＸ−ＰＥＳ分析の結果のグラフ。 実施例で測定したＩｄ−Ｖｇ特性、しきい値電圧及びＳｈｉｆｔのグラフ、及び本実施例で用いたトランジスタのモデルを示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易
に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるも
のではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は
異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じ
くし、特に符号を付さない場合がある。
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み
合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張され
ている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替
えることが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位
）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能であ
る。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさ
によって決定される。したがって、「接地電位」などと記載されている場合であっても、
電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場
合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場
合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積
層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」
などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数
詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」と
しての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳
密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」
と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導
体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」と
しての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳
密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」
と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導
体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃
度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半
導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動
度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半
導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２
族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば
、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒
素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を
形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不
純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１
５族元素などがある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラ
ンジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重
なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース
電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つ
のトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明
細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値
、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される
領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つの
トランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明
細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値
、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面
に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において
示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅
の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互い
に重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ
上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎ
ｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載し
た場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または
、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合が
ある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲
い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどに
よって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図
または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形
状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記
載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状
を有すると読み替えることができる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図１乃至図１２
を用いて説明する。
＜トランジスタの構成＞
以下では、本発明の一態様に係る半導体装置の一例としてトランジスタの構成について
説明する。
図１（Ａ）乃至図１（Ｃ）を用いてトランジスタ１０の構成について説明する。図１（
Ａ）はトランジスタ１０の上面図である。図１（Ｂ）は図１（Ａ）の一点鎖線Ａ１−Ａ２
に対応する断面図であり、図１（Ｃ）は図１（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面
図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ１０のチャネル長方
向における構造を示しており、一点鎖線Ａ３−Ａ４で示す領域では、トランジスタ１０の
チャネル幅方向における構造を示している。なお、トランジスタのチャネル長方向とは、
ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極
）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内
において、チャネル長方向に対して垂直の方向を意味する。また、図１（Ａ）において、
絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃは、導電体１０８ａ、１０８ｂなどと
ほぼ重なるように設けることができるが、上面図では見にくくなるため、絶縁体１０６ａ
、半導体１０６ｂ、絶縁体１０６ｃは少しずらして細い破線で表している。
トランジスタ１０は、基板１００上に形成された絶縁体１０４と、絶縁体１０４の上に
形成された絶縁体１０６ａと、絶縁体１０６ａの上面の少なくとも一部に接して形成され
た半導体１０６ｂと、半導体１０６ｂの上面の少なくとも一部に接して形成された絶縁体
１０６ｃと、半導体１０６ｂと電気的に接続された導電体１０８ａ及び導電体１０８ｂと
、絶縁体１０６ｃの上に形成された絶縁体１１２と、絶縁体１１２の上に形成され、少な
くとも一部が導電体１０８ａと導電体１０８ｂの間に位置するように形成された導電体１
１４と、導電体１１４の上に形成された絶縁体１１６と、を有する。
例えば、図１（Ａ）乃至図１（Ｃ）に示すように、トランジスタ１０は、基板１００の
上に形成された絶縁体１０１、導電体１０２、絶縁体１０５、絶縁体１０３及び絶縁体１
０４と、絶縁体１０４の上に形成された絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６
ｃ、と、半導体１０６ｂの上に形成された導電体１０８ａ、導電体１０８ｂ、導電体１１
０ａ及び導電体１１０ｂと、絶縁体１０６ｃの上に形成された絶縁体１１２と、絶縁体１
１２の上に形成された導電体１１４と、導電体１１４の上に形成された絶縁体１１６、絶
縁体１１８、導電体１２０ａ及び導電体１２０ｂと、を有する。
ここで、絶縁体１０１、絶縁体１０３、絶縁体１０４、絶縁体１０５、絶縁体１０６ａ
、絶縁体１０６ｃ、絶縁体１１２、絶縁体１１６及び絶縁体１１８は、絶縁膜又は絶縁層
ということもできる。また、導電体１０２、導電体１０８ａ、導電体１０８ｂ、導電体１
１０ａ、導電体１１０ｂ、導電体１１４、導電体１２０ａおよび導電体１２０ｂは、導電
膜又は導電層ということもできる。また、半導体１０６ｂは、半導体膜又は半導体層とい
うこともできる。
なお、詳細は後述するが、絶縁体１０６ａおよび絶縁体１０６ｃは、単独で用いる場合
、導電体、半導体または絶縁体として機能させることができる物質を用いる場合がある。
しかしながら、半導体１０６ｂと積層させてトランジスタを形成する場合、電子は半導体
１０６ｂ、半導体１０６ｂと絶縁体１０６ａの界面近傍、および半導体１０６ｂと絶縁体
１０６ｃの界面近傍を流れ、絶縁体１０６ａおよび絶縁体１０６ｃは当該トランジスタの
チャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１
０６ａおよび絶縁体１０６ｃを導電体及び半導体と記載せず、絶縁体と記載するものとす
る。
基板１００上に形成された絶縁体１０１の上に導電体１０２が形成されている。導電体
１０２の少なくとも一部は、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃ、と重な
っている。導電体１０２の上に接して、導電体１０２を覆うように絶縁体１０５が形成さ
れている。絶縁体１０５の上に絶縁体１０３が形成され、絶縁体１０３の上に絶縁体１０
４が形成されている。
絶縁体１０４の上に絶縁体１０６ａが形成され、絶縁体１０６ａの上面の少なくとも一
部に接して半導体１０６ｂが形成される。図１（Ｂ）においては、絶縁体１０６ａ及び半
導体１０６ｂの端部が概略一致するように絶縁体１０６ａ及び半導体１０６ｂが形成され
ているが、本実施の形態に示す半導体装置の構成はこれに限られるものではない。
半導体１０６ｂの上面の少なくとも一部に接して導電体１０８ａ及び導電体１０８ｂが
形成されている。導電体１０８ａと導電体１０８ｂは離間して形成されており、図１（Ａ
）に示すように導電体１１４を挟んで対向して形成されていることが好ましい。
半導体１０６ｂの上面の少なくとも一部に接して絶縁体１０６ｃが形成される。絶縁体
１０６ｃは、導電体１０８ａと導電体１０８ｂに挟まれる領域において絶縁体１０６ｂと
接することが好ましい。図１（Ｂ）において絶縁体１０６ｃは、導電体１０８ａ及び導電
体１０８ｂの上面を概略覆うように形成されているが、本実施の形態に示す半導体装置の
構成はこれに限られるものではない。
絶縁体１０６ｃの上に絶縁体１１２が形成される。絶縁体１１２の上に、導電体１０８
ａと導電体１０８ｂの間に重なるように導電体１１４が形成される。図１（Ｂ）において
絶縁体１１２と絶縁体１０６ｃの端部が概略一致するように、絶縁体１１２と絶縁体１０
６ｃが形成されているが、本実施の形態に示す半導体装置の構成はこれに限られるもので
はない。
導電体１１４及び絶縁体１１２の上に絶縁体１１６が形成され、絶縁体１１６の上に絶
縁体１１８が形成される。絶縁体１１８の上に導電体１２０ａ及び導電体１２０ｂが形成
されている。導電体１２０ａ及び導電体１２０ｂは、絶縁体１０６ｃ、絶縁体１１２、絶
縁体１１６及び絶縁体１１８に形成された開口を介して、導電体１０８ａ及び導電体１０
８ｂと接続されている。
なお、導電体１１４は、絶縁体１１２、絶縁体１０６ｃ、絶縁体１０４、絶縁体１０３
、絶縁体１０５などに形成された開口を介して導電体１０２と接続される構成としてもよ
い。
＜半導体＞
以下、半導体１０６ｂの詳細な構成について説明する。
なお、本項目においては、半導体１０６ｂとともに絶縁体１０６ａ、絶縁体１０６ｃの
詳細な構成についても説明する。
半導体１０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体１０６ｂは
、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導
体１０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ
、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆを表すとする。ただし、元素Ｍとして、前述の元素
を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギー
が高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である
。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有
する元素である。また、半導体１０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜
鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体１０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体１
０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、
亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などで
あっても構わない。
例えば、絶縁体１０６ａおよび絶縁体１０６ｃは、半導体１０６ｂを構成する酸素以外
の元素一種以上、または二種以上から構成される酸化物半導体である。半導体１０６ｂを
構成する酸素以外の元素一種以上、または二種以上から絶縁体１０６ａおよび絶縁体１０
６ｃが構成されるため、絶縁体１０６ａと半導体１０６ｂとの界面、および半導体１０６
ｂと絶縁体１０６ｃとの界面において、欠陥準位が形成されにくい。
絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃは、少なくともインジウムを含む
と好ましい。なお、絶縁体１０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を
１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０
ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａ
ｔｏｍｉｃ％より高いとする。また、半導体１０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉ
ｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ
％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％
より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、絶縁体１０６ｃがＩｎ−Ｍ−Ｚｎ
酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが
５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２
５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、絶縁体１０６ｃは
、絶縁体１０６ａと同種の酸化物を用いても構わない。ただし、絶縁体１０６ａまたは／
および絶縁体１０６ｃがインジウムを含まなくても構わない場合がある。例えば、絶縁体
１０６ａまたは／および絶縁体１０６ｃが酸化ガリウムまたはＧａ−Ｚｎ酸化物であって
も構わない。なお、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃに含まれる各
元素の原子数が、簡単な整数比にならなくても構わない。
例えば、スパッタリング法を用いて成膜する場合、絶縁体１０６ａまたは絶縁体１０６
ｃに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：２
：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１
：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ
＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：
Ｚｎ＝１：６：３、Ｉｎ：Ｍ：Ｚｎ＝１：６：４、Ｉｎ：Ｍ：Ｚｎ＝１：６：５、Ｉｎ：
Ｍ：Ｚｎ＝１：６：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：７、Ｉｎ：Ｍ：Ｚｎ＝１：６：８、Ｉ
ｎ：Ｍ：Ｚｎ＝１：６：９、Ｉｎ：Ｍ：Ｚｎ＝１：１０：１等がある。また、絶縁体１０
６ａまたは絶縁体１０６ｃに用いるターゲットの金属元素の原子数比をＭ：Ｚｎ＝１０：
１としてもよい。
また、例えば、スパッタリング法を用いて成膜する場合、半導体１０６ｂに用いるター
ゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ
：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：
２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝
４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等がある。特に、スパッタリングターゲッ
トとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導
体１０６ｂの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有す
る。そのため、絶縁体１０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム
原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さ
らに好ましくは９０％以上とする。
半導体１０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体１０
６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．
８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。ここで
、絶縁体１０６ａのエネルギーギャップは、半導体１０６ｂのエネルギーギャップより大
きい。また、絶縁体１０６ｃのエネルギーギャップは、半導体１０６ｂのエネルギーギャ
ップより大きい。
半導体１０６ｂは、絶縁体１０６ａまたは絶縁体１０６ｃよりも電子親和力の大きい酸
化物を用いる。例えば、半導体１０６ｂとして、絶縁体１０６ａおよび絶縁体１０６ｃよ
りも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅ
Ｖ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお
、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。言い換えると、絶縁
体１０６ａまたは絶縁体１０６ｃの伝導帯下端のエネルギー準位は、半導体１０６ｂの伝
導帯下端のエネルギー準位より真空準位に近い。
このとき、ゲート電圧を印加すると、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０
６ｃのうち、電子親和力の大きい半導体１０６ｂにチャネルが形成される。なお、高いゲ
ート電圧を印加すると、絶縁体１０６ａの半導体１０６ｂとの界面近傍、及び絶縁体１０
６ｃの半導体１０６ｂとの界面近傍においても電流が流れる場合がある。
上記の通り、絶縁体１０６ａおよび絶縁体１０６ｃは、単独で用いる場合、導電体、半
導体または絶縁体として機能させることができる物質からなる。しかしながら、半導体１
０６ｂと積層させてトランジスタを形成する場合、電子は半導体１０６ｂ、半導体１０６
ｂと絶縁体１０６ａの界面近傍、および半導体１０６ｂと絶縁体１０６ｃの界面近傍を流
れ、絶縁体１０６ａおよび絶縁体１０６ｃは当該トランジスタのチャネルとして機能しな
い領域を有する。このため、本明細書などにおいては、絶縁体１０６ａおよび絶縁体１０
６ｃを半導体と記載せず、絶縁体と記載するものとする。なお、絶縁体１０６ａおよび絶
縁体１０６ｃを絶縁体と記載するのは、あくまで半導体１０６ｂと比較してトランジスタ
の機能上絶縁体に近い機能を有するためなので、絶縁体１０６ａまたは絶縁体１０６ｃと
して、半導体１０６ｂに用いることができる物質を用いる場合もある。
ここで、絶縁体１０６ａと半導体１０６ｂとの間には、絶縁体１０６ａと半導体１０６
ｂとの混合領域を有する場合がある。また、半導体１０６ｂと絶縁体１０６ｃとの間には
、半導体１０６ｂと絶縁体１０６ｃとの混合領域を有する場合がある。混合領域は、欠陥
準位密度が低くなる。そのため、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃの
積層膜は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合とも
いう。）バンド図となる。なお、絶縁体１０６ａと半導体１０６ｂ、または絶縁体１０６
ｃと半導体１０６ｂは、それぞれの界面を明確に判別できない場合がある。
このとき、電子は、絶縁体１０６ａ中及び絶縁体１０６ｃ中ではなく、半導体１０６ｂ
中を主として移動する。上述したように、絶縁体１０６ａと半導体１０６ｂとの界面にお
ける欠陥準位密度、および半導体１０６ｂと絶縁体１０６ｃとの界面における欠陥準位密
度を低くすることによって、半導体１０６ｂ中で電子の移動が阻害されることが少なく、
トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くす
ることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動す
ると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合
にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体１０６ｂの上面または下
面（被形成面、ここでは絶縁体１０６ａの上面）の、１μｍ×１μｍの範囲における二乗
平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましく
は０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満と
すればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎ
ｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは
０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖ
ともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、よ
り好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ
・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用い
て測定することができる。
また、トランジスタのオン電流を高くするためには、絶縁体１０６ｃの厚さは小さいほ
ど好ましい。絶縁体１０６ｃの厚さは、絶縁体１０６ａの厚さより小さく、半導体１０６
ｂの厚さより小さいことが好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さ
らに好ましくは３ｎｍ以下の領域を有する絶縁体１０６ｃとすればよい。一方、絶縁体１
０６ｃは、チャネルの形成される半導体１０６ｂへ、隣接する絶縁体を構成する酸素以外
の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため
、絶縁体１０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上
、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する絶縁体１０
６ｃとすればよい。
また、信頼性を高くするためには、絶縁体１０６ａは厚いことが好ましい。例えば、１
０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは
６０ｎｍ以上の厚さの領域を有する絶縁体１０６ａとすればよい。絶縁体１０６ａの厚さ
を、厚くすることで、隣接する絶縁体と絶縁体１０６ａとの界面からチャネルの形成され
る半導体１０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下す
る場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好まし
くは８０ｎｍ以下の厚さの領域を有する絶縁体１０６ａとすればよい。
酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。
したがって、半導体１０６ｂのシリコン濃度は低いほど好ましい。例えば、半導体１０６
ｂと絶縁体１０６ａとの間に、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１６ａｔｏｍｓ／ｃ
ｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃ
ｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍ
ｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する
。また、半導体１０６ｂと絶縁体１０６ｃとの間に、ＳＩＭＳにおいて、１×１０１６ａ
ｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａ
ｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０
１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる
領域を有する。
また、半導体１０６ｂの水素濃度を低減するために、絶縁体１０６ａおよび絶縁体１０
６ｃの水素濃度を低減すると好ましい。絶縁体１０６ａおよび絶縁体１０６ｃは、ＳＩＭ
Ｓにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下
、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下
、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３
以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／
ｃｍ３以下の水素濃度となる領域を有する。また、半導体１０６ｂの窒素濃度を低減する
ために、絶縁体１０６ａおよび絶縁体１０６ｃの窒素濃度を低減すると好ましい。絶縁体
１０６ａおよび絶縁体１０６ｃは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３
以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３
以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃ
ｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍ
ｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
本実施の形態に示す絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃ、特に半導体
１０６ｂは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）酸化物半導体
であり、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶことができる。高純
度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、
キャリア密度を低くすることができる。従って、該酸化物半導体にチャネル領域が形成さ
れるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう
。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導
体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度
真性または実質的に高純度真性である酸化物半導体は、オフ電流が著しく小さく、チャネ
ル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレ
イン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導
体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得
ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体にチャネル領
域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタと
することができる。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するま
でに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラ
ップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性
が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカ
リ土類金属等がある。
絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃに含まれる水素は、金属原子と結
合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分
）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成さ
れる場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアであ
る電子を生成することがある。特に酸素欠損にトラップされた水素は、半導体のバンド構
造に対して浅いドナー準位を形成することがある。従って、水素が含まれている酸化物半
導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、絶縁体１０６
ａ、半導体１０６ｂ及び絶縁体１０６ｃは水素ができる限り低減されていることが好まし
い。具体的には、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃにおいて、ＳＩＭ
Ｓ分析により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５
×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以
下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０
１６ａｔｏｍｓ／ｃｍ３以下とする。
絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃにおいて、第１４族元素の一つで
あるシリコンや炭素が含まれると、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃ
において酸素欠損が増加し、ｎ型化してしまう。このため、絶縁体１０６ａ、半導体１０
６ｂ及び絶縁体１０６ｃにおけるシリコンや炭素の濃度と、絶縁体１０６ａ、半導体１０
６ｂ及び絶縁体１０６ｃとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得ら
れる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍ
ｓ／ｃｍ３以下とする。
また、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃにおいて、ＳＩＭＳ分析に
より得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／
ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及び
アルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トラン
ジスタのオフ電流が増大してしまうことがある。このため、絶縁体１０６ａ、半導体１０
６ｂ及び絶縁体１０６ｃのアルカリ金属またはアルカリ土類金属の濃度を低減することが
好ましい。
また、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃに窒素が含まれていると、
キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が
含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。
従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、
例えば、ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下
にすることが好ましい。
ここで、図１（Ｄ）に絶縁体１０６ａ及び半導体１０６ｂの中央近傍の拡大断面図を示
す。図１（Ｂ）及び（Ｄ）に示すように、半導体１０６ｂ又は絶縁体１０６ｃなどの導電
体１０８ａ又は導電体１０８ｂと接する領域（図１（Ｂ）及び図１（Ｄ）では点線で表示
）に低抵抗領域１０９ａ及び低抵抗領域１０９ｂが形成されることがある。低抵抗領域１
０９ａ及び低抵抗領域１０９ｂは、主に、半導体１０６ｂが接した導電体１０８ａ又は導
電体１０８ｂに酸素を引き抜かれる、または導電体１０８ａ又は導電体１０８ｂに含まれ
る導電材料が半導体１０６ｂ中の元素と結合することにより形成される。このような低抵
抗領域１０９ａ及び低抵抗領域１０９ｂが形成されることにより、導電体１０８ａ又は導
電体１０８ｂと半導体１０６ｂとの接触抵抗を低減することが可能となるのでトランジス
タ１０のオン電流を増大させることができる。
また、図示してはいないが、絶縁体１０６ａと導電体１０８ａ又は導電体１０８ｂとが
接する領域においても低抵抗領域が形成されることもある。また、以降の図面においても
同様の点線は低抵抗領域を指し示すものとする。
また、図１（Ｄ）に示すように、半導体１０６ｂは、導電体１０８ａと導電体１０８ｂ
の間に導電体１０８ａ及び導電体１０８ｂと重なった領域より膜厚の薄い領域を有するこ
とがある。これは、導電体１０８ａ及び導電体１０８ｂを形成する際に、半導体１０６ｂ
の上面の一部を除去することにより形成される。半導体１０６ｂの上面には、導電体１０
８ａ及び導電体１０８ｂとなる導電体を成膜した際に、低抵抗領域１０９ａ及び１０９ｂ
と同様の抵抗の低い領域が形成される場合がある。このように、半導体１０６ｂの上面の
導電体１０８ａと導電体１０８ｂの間に位置する領域を除去することにより、半導体１０
６ｂの上面の抵抗が低い領域にチャネルが形成されることを防ぐことができる。また、以
降の図面において、拡大図などで膜厚の薄い領域を示さない場合でも、同様の膜厚の薄い
領域が形成されている場合がある。
なお、上述の絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃの３層構造は一例で
ある。例えば、絶縁体１０６ａまたは絶縁体１０６ｃのいずれか一方を設けない２層構造
としてもよい。また、絶縁体１０６ａまたは絶縁体１０６ｃの両方を設けない単層構造と
してもよい。または、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃに加えて１層
以上を有するｎ層構造（ｎは４以上の整数）としても構わない。なお、追加する層として
、絶縁体１０６ａ、半導体１０６ｂまたは絶縁体１０６ｃのいずれかに用いることができ
る材料を用いればよい。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分け
られる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅ
ｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化
物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−
ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などが
ある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ
−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配
置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さ
ない、などといわれている。
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍ
ｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域
において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。
一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定
な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化
物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって
解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４
の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行
うと、図２（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピー
クは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳで
は、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともい
う。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ
−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、
ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定
し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）
を行っても、図２（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺ
ｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２（Ｃ）に示すよう
に（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲ
Ｄを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であること
が確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプロ
ーブ径が３００ｎｍの電子線を入射させると、図２（Ｄ）に示すような回折パターン（制
限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉｎ
ＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回
折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面
または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に
垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２（Ｅ）に
示す。図２（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径
が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレット
のａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２（Ｅ）における第１リン
グは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考え
られる。また、図２（Ｅ）における第２リングは（１１０）面などに起因すると考えられ
る。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍ
ｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析
像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができ
る。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡ
Ｃ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図３（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能Ｔ
ＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂ
ｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分
解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、
例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによ
って観察することができる。
図３（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することが
できる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわ
かる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこと
もできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎ
ｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ
−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上
面と平行となる。
また、図３（Ｂ）および図３（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−
ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３（Ｄ）および図３（Ｅ）は、それぞ
れ図３（Ｂ）および図３（Ｃ）を画像処理した像である。以下では、画像処理の方法につ
いて説明する。まず、図３（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅ
ｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像
において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理
する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓ
ｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を
取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング
像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示して
いる。
図３（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、
一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部であ
る。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレ
ットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図３（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線
で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確
認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形
や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによ
って結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面
方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離
が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において
複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、Ｃ
ＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐ
ｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもで
きる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の
混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−Ｏ
Ｓは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合が
ある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャ
リア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップ
となる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体で
ある。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満
、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上の
キャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真
性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低
く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対
し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れな
い。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎ
ｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４
（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測され
る。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナ
ノビーム電子回折パターン）を図４（Ｂ）に示す。図４（Ｂ）より、リング状の領域内に
複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子
線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射さ
せることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると
、図４（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測
される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序
性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているた
め、規則的な電子回折パターンが観測されない領域もある。
図４（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分
解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所など
のように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない
領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさで
あり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１
０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある
。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合が
ある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性が
ある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特
に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見
られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶
質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを
、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化
物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有
する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くな
る。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのた
め、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。
図５に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図５（Ａ）は電
子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図５（Ｂ）は
４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解
能断面ＴＥＭ像である。図５（Ａ）および図５（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照
射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域
は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と
推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すた
め、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いず
れの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ
−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られてい
る。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と
同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、
以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺ
ｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応
する。
図６は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である
。なお、上述した格子縞の長さを結晶部の大きさとしている。図６より、ａ−ｌｉｋｅ
ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていく
ことがわかる。図６より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだっ
た結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎ
ｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−Ｏ
ＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−
／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図６より、電
子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞ
れ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴ
ＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加
速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径
を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとん
ど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて
、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比
べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結
晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡ
Ｃ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結
晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ
３未満となる。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合
わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。
所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ
、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜基板、絶縁体、導電体＞
以下に、トランジスタ１０の半導体以外の各構成要素について詳細な説明を行う。
基板１００は、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶
縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア
基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板
としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン
、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムな
どの半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導
体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。
導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。また
は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁
体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設け
られた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、こ
れらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容
量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板１００として、トランジスタ作製時の加熱処理に耐えうる可とう性基板を用
いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の
基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１
００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離
層を設けるとよい。なお、基板１００として、繊維を編みこんだシート、フィルムまたは
箔などを用いてもよい。また、基板１００が伸縮性を有してもよい。また、基板１００は
、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の
形状に戻らない性質を有してもよい。基板１００の厚さは、例えば、５μｍ以上７００μ
ｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００
μｍ以下とする。基板１００を薄くすると、半導体装置を軽量化することができる。また
、基板１００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折
り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落
下などによって基板１００上の半導体装置に加わる衝撃などを緩和することができる。即
ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板１００としては、例えば、金属、合金、樹脂もしくはガラス、
またはそれらの繊維などを用いることができる。可とう性基板である基板１００は、線膨
張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１００と
しては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×
１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポ
リオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート
、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基
板１００として好適である。
絶縁体１０１は、水素又は水をブロックする機能を有する絶縁体を用いる。絶縁体１０
６ａ、半導体１０６ｂ、絶縁体１０６ｃ近傍に設けられる絶縁体中の水素や水は、酸化物
半導体としても機能する絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃ中にキャリア
を生成する要因の一つとなる。これによりトランジスタ１０の信頼性が低下するおそれが
ある。特に基板１００としてスイッチ素子などのシリコン系半導体素子を設けた基板を用
いる場合、当該半導体素子のダングリングボンドを終端するために水素が用いられ、当該
水素がトランジスタ１０まで拡散するおそれがある。これに対して水素又は水をブロック
する機能を有する絶縁体１０１を設けることによりトランジスタ１０の下層から水素又は
水が拡散するのを抑制し、トランジスタ１０の信頼性を向上させることができる。絶縁体
１０１は、絶縁体１０５又は絶縁体１０４より水素または水を透過させにくいことが好ま
しい。
また、絶縁体１０１は酸素をブロックする機能も有することが好ましい。絶縁体１０１
が絶縁体１０４から拡散する酸素をブロックすることにより、絶縁体１０４から絶縁体１
０６ａ、半導体１０６ｂ、絶縁体１０６ｃに効果的に酸素を供給することができる。
絶縁体１０１としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリ
ウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、
酸化窒化ハフニウム等を用いることができる。これらを絶縁体１０１として用いることに
より、酸素、水素又は水の拡散をブロックする効果を示す絶縁膜として機能することがで
きる。また、絶縁体１０１としては、例えば、窒化シリコン、窒化酸化シリコン等を用い
ることができる。これらを絶縁体１０１として用いることにより、水素、水の拡散をブロ
ックする効果を示す絶縁膜として機能することができる。なお、本明細書等において、窒
化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものを指し、酸化
窒化シリコンとは、その組成として窒素よりも酸素の含有量が多いものを指す。
導電体１０２は、導電体１０８ａと導電体１０８ｂに挟まれる領域において、少なくと
も一部が半導体１０６ｂと重なることが好ましい。導電体１０２は、トランジスタ１０の
バックゲートとして機能する。このような導電体１０２を設けることにより、トランジス
タ１０のしきい値電圧の制御を行うことができる。しきい値電圧の制御を行うことによっ
て、トランジスタ１０のゲート（導電体１１４）に印加された電圧が低い、例えば印加さ
れた電圧が０Ｖ以下のときに、トランジスタ１０が導通状態となることを防ぐことができ
る。つまり、トランジスタ１０の電気特性を、よりノーマリーオフの方向にシフトさせる
ことが容易になる。
導電体１０２としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アル
ミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イッ
トリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルお
よびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば
、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電
体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタン
および窒素を含む導電体などを用いてもよい。
絶縁体１０５は導電体１０２を覆うように設けられる。絶縁体１０５は、後述する絶縁
体１０４または絶縁体１１２と同様の絶縁体を用いることができる。
絶縁体１０３は絶縁体１０５を覆うように設けられる。絶縁体１０３は、酸素をブロッ
クする機能を有することが好ましい。このような絶縁体１０３を設けることにより絶縁体
１０４から導電体１０２が酸素を引き抜くことを防ぐことができる。これにより、絶縁体
１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに効果的に酸素を供給する
ことができる。また、絶縁体１０３の被覆性を高くすることにより、より絶縁体１０４か
ら引き抜かれる酸素をより低減し、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、
絶縁体１０６ｃに、より効果的に酸素を供給することができる。
絶縁体１０３としては、ホウ素、アルミニウム、シリコン、スカンジウム、チタン、ガ
リウム、イットリウム、ジルコニウム、インジウム、ランタン、セリウム、ネオジム、ハ
フニウムまたはタリウムを有する酸化物または窒化物を用いる。好ましくは、酸化ハフニ
ウムまたは酸化アルミニウムを用いる。
なお、絶縁体１０５、絶縁体１０３及び絶縁体１０４において、絶縁体１０３が電子捕
獲領域を有すると好ましい。絶縁体１０５および絶縁体１０４が電子の放出を抑制する機
能を有するとき、絶縁体１０３に捕獲された電子は、負の固定電荷のように振舞う。した
がって、絶縁体１０３に電子を注入することにより、トランジスタ１０のしきい値電圧を
変化させることができる。絶縁体１０３への電子の注入は、導電体１０２にプラスまたは
マイナスの電位を印加することで行うことができる。
また、導電体１０２に電位を印加する時間、または／および印加する電位によって、電
子の注入量を調整することができるため、トランジスタのしきい値電圧を所望の値とする
ことができる。導電体１０２に印加する電位は、絶縁体１０５においてトンネル電流が流
れる程度とすればよく、例えば、２０Ｖ以上６０Ｖ以下、好ましくは２４Ｖ以上５０Ｖ以
下、さらに好ましくは３０Ｖ以上４５Ｖ以下の電位を印加すればよい。電位の印加時間は
、例えば、０．１秒以上、２０秒以下、好ましくは０．２秒以上１０秒以下の範囲とすれ
ばよい。
また、絶縁体１０３中に含まれる水素または水が少ないことが好ましい。例えば、絶縁
体１０３は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下ま
たは１００℃以上５００℃以下の表面温度の範囲で、水分子の脱離量が１．０×１０１３
ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、さ
らに１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上３．０×１０１５ｍｏｌｅｃｕｌ
ｅｓ／ｃｍ２以下となることが好ましい。ＴＤＳ分析を用いた分子の放出量の測定方法の
詳細については、後述する。
絶縁体１０４は、膜中に含まれる水または水素の量が少ないことが好ましい。また、絶
縁体１０４は過剰酸素を有する絶縁体であることが好ましい。例えば、絶縁体１０４とし
ては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリ
コン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、
ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で
用いればよい。例えば、絶縁体１０４としては、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムまたは酸化タンタルを用いればよい。好ましくは、酸化シリコンまたは酸
化窒化シリコンを用いる。
絶縁体１０４中に含まれる水または水素の量は、少ないことが好ましい。例えば、絶縁
体１０４は、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以上５００℃以
下の表面温度の範囲で、水分子の脱離量が１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２
以上１．４×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、さらに１．０×１０１３ｍｏｌ
ｅｃｕｌｅｓ／ｃｍ２以上４．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、さらに１
．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上２．０×１０１５ｍｏｌｅｃｕｌｅｓ／
ｃｍ２以下となることが好ましい。また、ＴＤＳ分析にて、１００℃以上７００℃以下ま
たは１００℃以上５００℃以下の表面温度の範囲で、水素分子の脱離量が１．０×１０１
３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、
さらに１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上９．０×１０１４ｍｏｌｅｃｕ
ｌｅｓ／ｃｍ２以下となることが好ましい。なお、ＴＤＳ分析を用いた分子の放出量の測
定方法の詳細については、後述する。
上述の通り、水、水素などの不純物は、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１
０６ｃ、特に半導体１０６ｂにおいて、欠陥準位を形成し、トランジスタの電気特性を変
動させる要因となる。このため、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃの
下に設けられている、絶縁体１０４中の水または水素量を低減することにより、絶縁体１
０４から水、水素などが半導体１０６ｂなどに供給されて欠陥準位が形成されることを、
低減できる。このように欠陥準位密度が低減された酸化物半導体を用いることにより、安
定した電気特性を有するトランジスタを提供することができる。
詳細は後述するが、絶縁体１０４、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６
ｃなどにおいては、脱水化、脱水素化、または酸素欠損低減などのために、加熱処理を行
う必要がある。しかしながら、高温の加熱処理を行うことにより、絶縁体１０４より下の
層が劣化する恐れがある。特に、本実施の形態に示すトランジスタ１０を、半導体１０６
ｂとは異なる半導体（例えば、シリコンなど）を活性層とする半導体素子層の上に積層し
て形成する場合、当該加熱処理によって、半導体素子層に含まれる、各種素子、配線など
が損傷または変質する恐れがある。
例えば、シリコン基板上に半導体素子層を形成する場合、素子の微細化を図るため、各
素子の低抵抗化が求められる。例えば、配線材料として抵抗率の低いＣｕ配線を形成する
、トランジスタのソース領域及びドレイン領域の形成のために、当該領域にニッケルシリ
サイドを設けるなどが挙げられる。しかしながら、Ｃｕ配線もニッケルシリサイドも耐熱
性が低いという特徴を持つ。例えば、Ｃｕ配線の高温熱処理により、ボイドやヒロックが
形成される、またはＣｕが拡散するなどの劣化が発生する。また、ニッケルシリサイドの
高温熱処理により、シリサイド領域が拡張されトランジスタのソース領域とドレイン領域
が短絡するなどの劣化が発生する。
このため、上記の加熱処理は、下層の半導体素子層を劣化させない温度範囲で行う必要
がある。しかしながら、成膜時の絶縁体１０４に多量の水、水素が含まれている場合、下
層の半導体素子層を劣化させない温度範囲で加熱処理を行っても、絶縁体１０４から水、
水素などを十分に除去することができない。さらに、絶縁体１０６ａ、半導体１０６ｂ及
び絶縁体１０６ｃの成膜後に同様の温度範囲で加熱処理を行うと、絶縁体１０４から水、
水素などが半導体１０６ｂなどに供給されて欠陥準位が形成されてしまう。
これに対して、本実施の形態に示す絶縁体１０４は、上記のように水、水素の含有量が
低減されているため、比較的低温（例えば、３５０℃以上４４５℃以下程度の温度範囲）
の加熱で十分に水、水素などを除去することができる。さらに、絶縁体１０６ａ、半導体
１０６ｂ及び絶縁体１０６ｃの成膜後に同様の温度範囲で加熱処理を行っても、絶縁体１
０４に含まれる水、水素などが十分に低減されているので、半導体１０６ｂなどに欠陥準
位が形成されるのを抑制することができる。
絶縁体１０４の成膜は、比較的低温で高品質の膜が得られるＰＥＣＶＤ法を用いて成膜
するのが好ましい。しかしながら、例えば、酸化シリコン膜などをＰＥＣＶＤ法で成膜す
る場合、原料ガスとしてシリコン水素化物などが用いられることが多く、成膜時に絶縁体
１０４中に水素、水などが導入されてしまう。そのため、本実施の形態に示す絶縁体１０
４の成膜は、原料ガスとしてハロゲン化ケイ素を用いて行うことが好ましい。ここで、ハ
ロゲン化ケイ素としては、例えば、ＳｉＦ４（四フッ化ケイ素）、ＳｉＣｌ４（四塩化ケ
イ素）、ＳｉＨＣｌ３（三塩化ケイ素）、ＳｉＨ２Ｃｌ２（ジクロルシラン）またはＳｉ
Ｂｒ４（四臭化ケイ素）などを用いることができる。
絶縁体１０４の成膜に、原料ガスとしてハロゲン化ケイ素を用いることにより、絶縁体
１０４中にハロゲンが含まれる場合がある。また、絶縁体１０４の成分とハロゲンが共有
結合を形成する場合がある。例えば、ＳｉＦ４を原料ガスとして絶縁体１０４を成膜した
場合、絶縁体１０４中に、フッ素が含まれ、Ｓｉ−Ｆの共有結合が形成される場合がある
。ここで、ＳｉＦの共有結合を有する絶縁体１０４は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−
ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いた評価で６８
５．４ｅＶ以上６８７．５ｅＶ以下の範囲にスペクトルのピークを有することがある。
また、絶縁体１０４の成膜に、原料ガスとしてハロゲン化ケイ素を用いる場合、ハロゲ
ン化ケイ素に加えてシリコン水素化物を加えてもよい。これにより、シリコン水素化物だ
けを原料ガスにした場合より絶縁体１０４中の水素、水の含有量を減らし、且つハロゲン
化ケイ素だけを原料ガスとした場合より成膜速度の向上を図ることができる。例えば、Ｓ
ｉＦ４とＳｉＨ４を原料ガスとして絶縁体１０４の成膜を行えばよい。なお、ＳｉＦ４と
ＳｉＨ４の流量の割合は、絶縁体１０４中の水、水素の含有量と成膜速度を考慮して適宜
設定すればよい。絶縁体１０４の成膜方法の詳細については後述する。
また、絶縁体１０４だけでなく、絶縁体１０１と絶縁体１０６ａの間に設けられる絶縁
体の積層膜（本実施の形態においては、絶縁体１０５、絶縁体１０３及び絶縁体１０４の
積層膜）に含まれる水、または水素の量が少ないことが好ましい。上述のように、絶縁体
１０１を水、水素をブロックする機能を有する絶縁体とすると、絶縁体１０６ａ、半導体
１０６ｂとなる酸化物を成膜するときに、当該酸化物に供給される水、水素は、絶縁体１
０５、絶縁体１０３及び絶縁体１０４に含まれるものである。このため、絶縁体１０６ａ
、半導体１０６ｂとなる酸化物を成膜するときに、絶縁体１０５、絶縁体１０３及び絶縁
体１０４の積層膜に含まれる水、または水素の量が十分少なければ、絶縁体１０６ａ、半
導体１０６ｂに水または水素が供給されるのを低減することができる。
例えば、絶縁体１０５、絶縁体１０３及び絶縁体１０４の積層膜は、ＴＤＳ分析にて、
１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、水分子
の脱離量が１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．４×１０１６ｍｏｌｅ
ｃｕｌｅｓ／ｃｍ２以下、さらに１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上４．
０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、さらに１．０×１０１３ｍｏｌｅｃｕｌ
ｅｓ／ｃｍ２以上２．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となることが好まし
い。また、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下
の表面温度の範囲で、水素分子の脱離量が１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２
以上１．２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、さらに１．０×１０１３ｍｏｌ
ｅｃｕｌｅｓ／ｃｍ２以上９．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となること
が好ましい。なお、ＴＤＳ分析を用いた分子の放出量の測定方法の詳細については、後述
する。
また、このような、水、水素が低減された絶縁体は絶縁体１０４だけでなく、他の絶縁
体に用いてもよい。例えば、絶縁体１０５に用いてもよいし、後述する、絶縁体１１２、
絶縁体１１８に用いてもよい。また、水素又は水に対するブロック性を満たすならば、絶
縁体１０１、絶縁体１１６などに用いてもよい。また、絶縁体１０１より下に半導体素子
層又は配線層などを設ける場合、当該半導体素子層または配線層の層間絶縁膜として用い
てもよい。また、絶縁体１１８の上に半導体素子層又は配線層などを設ける場合、当該半
導体素子層または配線層の層間絶縁膜として用いてもよい。
また、絶縁体１０４は過剰酸素を有する絶縁体であることが好ましい。このような絶縁
体１０４を設けることにより、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁
体１０６ｃに酸素を供給することができる。当該酸素により、酸化物半導体である絶縁体
１０６ａ、半導体１０６ｂ、絶縁体１０６ｃの欠陥となる酸素欠損を低減することができ
る。これにより、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃを欠陥準位密度が低
い、安定な特性を有する酸化物半導体とすることができる。
なお、本明細書などにおいて、過剰酸素とは、例えば、化学量論的組成を超えて含まれ
る酸素をいう。または、過剰酸素とは、例えば、加熱することで当該過剰酸素が含まれる
膜又は層から放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動すること
ができる。過剰酸素の移動は、膜や層の原子間を移動する場合や、膜や層を構成する酸素
と置き換わりながら玉突き的に移動する場合などがある。
過剰酸素を有する絶縁体１０４は、ＴＤＳ分析にて、１００℃以上７００℃以下または
１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４ｍ
ｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より
好ましくは、１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上５．０×１０１５ｍｏｌ
ｅｃｕｌｅｓ／ｃｍ２以下となる。
ＴＤＳ分析を用いた分子の放出量の測定方法について、酸素の放出量を例として、以下
に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に
比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、およ
び測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す
式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガ
スの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する
可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７
の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在
比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準
試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、
ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値
である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細
に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子
科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として
一定量の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素
原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素
分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量に
ついても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分
子の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある
。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ
３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（Ｅ
ＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に
非対称の信号を有することもある。
また、絶縁体１０４は、基板１００からの不純物の拡散を防止する機能を有してもよい
。
また、上述の通り半導体１０６ｂの上面又は下面は平坦性が高いことが好ましい。この
ため、絶縁体１０４の上面に化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって平坦化処理を行って平坦性の向上を図って
もよい。
導電体１０８ａ及び導電体１０８ｂは、それぞれトランジスタ１０のソース電極または
ドレイン電極のいずれかとして機能する。
導電体１０８ａ及び導電体１０８ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、
シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、
亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウ
ム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で
用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅お
よびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素
を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
ここで、導電体１０８ａ及び１０８ｂの下面が絶縁体１０４の上面と接しないことが好
ましい。例えば、図１（Ｂ）に示すように、導電体１０８ａ及び導電体１０８ｂの下面が
半導体１０６ｂの上面のみに接して形成されていればよい。このような構成にすることに
より、導電体１０８ａ及び導電体１０８ｂの下面において、絶縁体１０４から酸素を引き
抜くことが抑制できる。これにより、導電体１０８ａ及び導電体１０８ｂの一部が酸化し
て抵抗率が増大することを抑制し、且つ絶縁体１０４から絶縁体１０６ａ、半導体１０６
ｂおよび絶縁体１０６ｃに効果的に酸素を供給することができる。
また、導電体１０８ａ及び１０８ｂは、導電体１１４と重ならない領域において、少な
くとも一部が絶縁体１０６ｃを介して絶縁体１１２と重なることが好ましい。例えば、図
１（Ｂ）に示すように、導電体１０８ａ及び導電体１０８ｂの上面の大部分を絶縁体１０
６ｃで覆う構成にすればよい。このような構成にすることにより、導電体１０８ａ及び導
電体１０８ｂの上面において、絶縁体１１２から酸素を引き抜くことが抑制できる。これ
により、導電体１０８ａ及び導電体１０８ｂの一部が酸化して抵抗率が増大することを抑
制し、且つ絶縁体１１２から絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃに効
果的に酸素を供給することができる。
絶縁体１１２は、トランジスタ１０のゲート絶縁膜として機能する。絶縁体１１２は、
絶縁体１０４と同様に過剰酸素を有する絶縁体としてもよい。このような絶縁体１１２を
設けることにより、絶縁体１１２から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃ
に酸素を供給することができる。
絶縁体１１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、
アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウ
ム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単
層で、または積層で用いればよい。例えば、絶縁体１１２としては、酸化アルミニウム、
酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン
、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタ
ン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
導電体１１４はトランジスタ１０のゲート電極として機能する。導電体１１４としては
、導電体１０２として用いることができる導電体を用いればよい。
ここで、図１（Ｃ）に示すように、導電体１０２および導電体１１４の電界によって、
半導体１０６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導
体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（
ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体１０６ｂの全体（上面、下面お
よび側面）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソー
ス−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることが
できる。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体１０６ｂの側面に
もチャネルが形成される。したがって、半導体１０６ｂが厚いほどチャネル領域は大きく
なる。即ち、半導体１０６ｂが厚いほど、トランジスタのオン電流を高くすることができ
る。また、半導体１０６ｂが厚いほど、キャリアの制御性の高い領域の割合が増えるため
、サブスレッショルドスイング値を小さくすることができる。例えば、１０ｎｍ以上、好
ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上の
厚さの領域を有する半導体１０６ｂとすればよい。ただし、半導体装置の生産性が低下す
る場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好まし
くは１５０ｎｍ以下の厚さの領域を有する半導体１０６ｂとすればよい。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタ
に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導
体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、
トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下
、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ま
しくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領
域を有する。
絶縁体１１６は、トランジスタ１０の保護絶縁膜として機能する。ここで絶縁体１１６
の膜厚としては、例えば５ｎｍ以上、又は２０ｎｍ以上とすることができる。また、絶縁
体１１６は少なくとも一部が絶縁体１０４の上面又は絶縁体１１２の上面と接して形成さ
れることが好ましい。
絶縁体１１６としては、例えば、炭素、窒素、酸素、フッ素、マグネシウム、アルミニ
ウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジル
コニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、ま
たは積層で用いればよい。絶縁体１１６は酸素、水素、水、アルカリ金属、アルカリ土類
金属等をブロックする効果を有することが好ましい。このような絶縁体としては、例えば
、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸
化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の
代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。
酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化
窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハ
フニウム等がある。
ここで絶縁体１１６の成膜は、スパッタリング法を用いて行うことが好ましく、酸素を
含む雰囲気下でスパッタリング法を用いて行うことがより好ましい。スパッタリング法で
絶縁体１１６の成膜をおこなうことにより、成膜と同時に絶縁体１０４又は絶縁体１１２
の表面（絶縁体１１６成膜後は絶縁体１０４又は絶縁体１１２と絶縁体１１６の界面）近
傍に酸素が添加される。
絶縁体１１６は、絶縁体１０４及び絶縁体１１２より酸素を透過させにくい絶縁体であ
り、酸素をブロックする機能を有することが好ましい。このような絶縁体１１６を設ける
ことにより、絶縁体１０４及び絶縁体１１２から絶縁体１０６ａ、半導体１０６ｂ及び絶
縁体１０６ｃに酸素を供給する際に、当該酸素が絶縁体１１６の上方に外部放出されてし
まうことを防ぐことができる。
なお、酸化アルミニウムは、水素、水分などの不純物、および酸素の両方に対して膜を
透過させない遮断効果が高いので絶縁体１１６に適用するのに好ましい。
また、絶縁体１１６は、上述の絶縁体１０６ａまたは絶縁体１０６ｃとして用いること
ができる酸化物を用いることもできる。これらの酸化物はスパッタリング法を用いて比較
的容易に成膜できるので、絶縁体１０４及び絶縁体１１２に効果的に酸素を添加すること
ができる。このような絶縁体１１６としては、Ｉｎを含む酸化絶縁物を用いることが好ま
しく、例えば、Ｉｎ−Ａｌ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いれ
ばよい。Ｉｎを含む酸化絶縁物はスパッタリング法で成膜する際に発生するパーティクル
数が少ないので、絶縁体１１６として用いるのに好適である。
絶縁体１１８は、層間絶縁膜として機能する。絶縁体１１８としては、絶縁体１０５と
して用いることができる絶縁体を用いればよい。
導電体１２０ａ及び導電体１２０ｂは、トランジスタ１０のソース電極またはドレイン
電極に電気的に接続された配線として機能する。導電体１２０ａ及び導電体１２０ｂとし
ては、導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよ
い。
以上のような構成とすることにより、安定した電気特性を有するトランジスタを提供す
ることができる。または、非導通時のリーク電流の小さいトランジスタを提供することが
できる。または、高い周波数特性を有するトランジスタを提供することができる。または
、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、サ
ブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信
頼性の高いトランジスタを提供することができる。
＜トランジスタの変形例＞
以下、トランジスタ１０の変形例について図７乃至図１２を用いて説明する。なお、図
７乃至図１２は、図１（Ｂ）及び図１（Ｃ）と同様に、トランジスタのチャネル長方向の
断面図とトランジスタのチャネル幅方向の断面図になる。
図７（Ａ）（Ｂ）に示すトランジスタ１２は、絶縁体１０５が形成されていない点にお
いてトランジスタ１０と異なる。これにより、導電体１０２は絶縁体１０１と絶縁体１０
３に囲われて設けられる。ここで、絶縁体１０１及び絶縁体１０３が酸素をブロックする
機能を有することが好ましい。このような構成とすることにより、絶縁体１０４などから
酸素を引き抜かれて導電体１０２が酸化することを防ぐことができる。これにより、導電
体１０２の一部が酸化して抵抗率が増大することを抑制し、且つ絶縁体１０６ａ、半導体
１０６ｂ、絶縁体１０６ｃに効果的に酸素を供給することができる。
図７（Ｃ）（Ｄ）に示すトランジスタ１４は、絶縁体１０３、絶縁体１０５が形成され
ていない点においてトランジスタ１０と異なる。これにより、絶縁体１０４が導電体１０
２を覆うように設けられる。ここで、絶縁体１０１が酸素をブロックする機能を有するこ
とが好ましい。このような構成とすることにより、絶縁体１０４から絶縁体１０６ａ、半
導体１０６ｂ、絶縁体１０６ｃに酸素を供給するときに、絶縁体１０４中に拡散した酸素
が絶縁体１０４より下層に拡散することを防ぐことができる。これにより、絶縁体１０６
ａ、半導体１０６ｂ、絶縁体１０６ｃに効果的に酸素を供給することができる。
また、トランジスタ１４において、導電体１０２としては、Ｒｕ、窒化チタン、タング
ステンシリサイド、白金、イリジウム、酸化ルテニウム、酸化イリジウムなどの耐酸化性
の強い導電体を用いればよい。このような構成とすることにより、絶縁体１０４の成膜雰
囲気に含まれるフッ素などのハロゲンに対して、導電体１０２が強い耐酸化性を有するの
で、酸化されることを抑制することができる。
図８（Ａ）（Ｂ）に示すトランジスタ１６は、導電体１０２、絶縁体１０３、絶縁体１
０５が形成されていない点においてトランジスタ１０と異なる。ここで、絶縁体１０１が
酸素をブロックする機能を有することが好ましい。このような構成とすることにより、絶
縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに酸素を供給するとき
に、絶縁体１０４中に拡散した酸素が絶縁体１０４より下層に拡散することを防ぐことが
できる。これにより、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに効果的に酸素
を供給することができる。
図８（Ｃ）（Ｄ）に示すトランジスタ１８は、導電体１０２に代わって導電体１０２ａ
の上に導電体１０２ｂが設けられる積層構造としている点において、トランジスタ１４と
異なる。導電体１０２ａとしては、導電体１０２として用いることができる導電体を用い
ればよく、導電体１０２ｂとしては、Ｒｕ、窒化チタン、タングステンシリサイド、白金
、イリジウム、酸化ルテニウム、酸化イリジウムなどの耐酸化性の強い導電体を用いれば
よい。このような構成とすることにより、絶縁体１０４の成膜雰囲気に含まれるフッ素な
どのハロゲンに対して、導電体１０２ｂが強い耐酸化性を有するので、導電体１０２ａが
酸化されることを抑制することができる。
図９（Ａ）（Ｂ）に示すトランジスタ２０は、絶縁体１０７が絶縁体１０１上に設けら
れており、絶縁体１０７中の開口に導電体１０２が埋め込まれている点において、トラン
ジスタ１０と異なる。ここで、絶縁体１０７としては、絶縁体１０５として用いることが
できる絶縁体を用いればよい。また、絶縁体１０７及び導電体１０２の上面は、ＣＭＰ法
などによって平坦化処理を行って平坦性の向上を図ることが好ましい。これにより、バッ
クゲートとして機能する導電体１０２を設けても、半導体１０６ｂを形成する面の平坦性
が損なわれないため、キャリアの移動度を向上させ、トランジスタ２０のオン電流を増大
させることができる。また、導電体１０２の形状に起因する絶縁体１０４表面の段差がな
くなることにより、導電体１０８ａ、１０８ｂのドレインとして機能するものと導電体１
０２との間で、絶縁体１０４の段差部を介して発生するリーク電流を低減することができ
る。これによりトランジスタ２０のオフ電流を低減することができる。
図１０（Ａ）（Ｂ）に示すトランジスタ２２は、導電体１０８ａ、導電体１０８ｂ及び
絶縁体１０４の上を覆って絶縁体１１７が形成され、絶縁体１１７に半導体１０６ｂに達
する開口が設けられ、当該開口に絶縁体１０６ｃ、絶縁体１１２、導電体１１４が埋め込
まれるように設けられている点において、トランジスタ２０と異なる。また、当該開口に
よって、導電体１０８ａと導電体１０８ｂは、離間させられている。トランジスタ２２は
、ゲート電極として機能する導電体１１４が、絶縁体１１７などによって形成される開口
部を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成されるので、ＴＧＳＡ ｓ
−ｃｈａｎｎｅｌ ＦＥＴ（Ｔｒｅｎｃｈ Ｇａｔｅ Ｓｅｌｆ Ａｌｉｇｎ ｓ−ｃｈ
ａｎｎｅｌ ＦＥＴ）と呼ぶこともできる。
ここで、絶縁体１１７は、絶縁体１０４に用いることができる絶縁体を用いて形成すれ
ばよい。また、絶縁体１１７の上面はＣＭＰ法などによって平坦化すればよい。
ここで、上記絶縁体１０４と同様に絶縁体１１７を成膜する際にＳｉＦ４などのハロゲ
ン化ケイ素を用いると、フッ素などのハロゲンが絶縁体１１７中に含まれる。これにより
熱処理時に絶縁体１１７中の酸素がフッ素と置換して酸素が脱離する。脱離した酸素が絶
縁体１０６ａ、半導体１０６ｂに供給される構成としてもよい。また、フッ素などのハロ
ゲンを絶縁体１１７中に含ませて絶縁体１１７を比誘電率が３．５未満、より好ましくは
３未満のｌｏｗ−ｋ膜として機能させることが好ましい。絶縁体１１７をこのような構成
とすることにより、さらに寄生容量を低減することができる。
トランジスタ２２では、導電体１０８ａと導電体１１４の間に絶縁体１１７、絶縁体１
０６ｃ及び絶縁体１１２が設けられる。また、導電体１０８ｂと導電体１１４の間に絶縁
体１１７、絶縁体１０６ｃ及び絶縁体１１２が設けられる。よって、導電体１０８ａの上
面と導電体１１４の下面の間の距離、及び導電体１０８ｂの上面と導電体１１４の下面の
間の距離を、絶縁体１１７の膜厚の分だけ広げることができる。これにより、導電体１１
４と導電体１０８ａまたは導電体１０８ｂが重なる領域に発生する寄生容量を低減するこ
とができる。寄生容量を低減することにより、トランジスタのスイッチング速度を向上さ
せることができるので、高い周波数特性を有するトランジスタを提供することができる。
図１０（Ｃ）（Ｄ）に示すトランジスタ２４は、絶縁体１１７、絶縁体１０６ｃ、絶縁
体１１２及び導電体１１４の上面が概略一致しており、平坦に設けられている点において
、トランジスタ２２と異なる。これは、絶縁体１１７、絶縁体１０６ｃ、絶縁体１１２及
び導電体１１４の上面をＣＭＰ法などによって平坦化すればよい。
これにより、導電体１１４と導電体１０８ａまたは導電体１０８ｂが重なる領域がほぼ
形成されなくなるので、トランジスタ２４のゲート―ソース間、及びゲート―ドレイン間
に発生する寄生容量を低減することができる。寄生容量を低減することにより、トランジ
スタのスイッチング速度を向上させることができるので、高い周波数特性を有するトラン
ジスタを提供することができる。
図１１（Ａ）（Ｂ）に示すトランジスタ２９は、絶縁体１０７が絶縁体１０１上に設け
られており、絶縁体１０７中の開口に導電体１０２が埋め込まれている点において、トラ
ンジスタ２４と異なる。また、絶縁体１０６ｃが、絶縁体１０６ａおよび半導体１０６ｂ
を覆っている点においても、トランジスタ２４と異なる。トランジスタ２９は、絶縁体１
１７の開口部の側面に絶縁体１０６ｃが設けられない。そのため、絶縁体１１７の開口部
における導電体１１４のチャネル長方向の長さを、トランジスタ２４などよりも長くする
ことができる。
なお、トランジスタ２９において、導電体１０８ａおよび導電体１０８ｂの上面および
側面には、それぞれ金属酸化物１１１ａおよび金属酸化物１１１ｂが設けられている。金
属酸化物１１１ａおよび金属酸化物１１１ｂは、導電体１０８ａおよび導電体１０８ｂの
上面よりも側面において厚く形成される場合がある。これは、導電体１０８ａおよび導電
体１０８ｂの上面と側面とで、金属酸化物１１１ａおよび金属酸化物１１１ｂの形成され
る工程が異なることに起因する。
金属酸化物１１１ａおよび金属酸化物１１１ｂは、例えば、絶縁体１１７の成膜時、絶
縁体１１２の成膜時、またはプラズマ処理などのいずれか一以上の工程によって、導電体
１０８ａおよび導電体１０８ｂが酸化することで形成される。その場合、金属酸化物１１
１ａおよび金属酸化物１１１ｂは、導電体１０８ａおよび導電体１０８ｂを構成する元素
を有する酸化物となる。
導電体１０８ａおよび金属酸化物１１１ａを併せた体積は、金属酸化物１１１ａ形成前
の導電体１０８ａの体積よりも大きくなる場合がある。同様に、導電体１０８ｂおよび金
属酸化物１１１ｂを併せた体積は、金属酸化物１１１ｂ形成前の導電体１０８ｂの体積よ
りも大きくなる場合がある。
導電体１０８ａおよび導電体１０８ｂの上面および側面に、それぞれ金属酸化物１１１
ａおよび金属酸化物１１１ｂが設けられることによって、トランジスタ２９は、ドレイン
電極端部における電界集中が緩和される構造となる。したがって、トランジスタ２９を、
信頼性が高く、短チャネル効果が小さいトランジスタとすることができる。
ただし、金属酸化物１１１ａおよび金属酸化物１１１ｂは、トランジスタ２９の場合だ
けに限定されない。例えば、他のトランジスタが金属酸化物１１１ａおよび金属酸化物１
１１ｂを有していても構わない。
図１２（Ａ）（Ｂ）に示すトランジスタ２６は、導電体１０８ａ及び導電体１０８ｂが
設けられていない点、及び導電体１１４及び絶縁体１１２の端部側面が概略一致して設け
られている点において、トランジスタ２０と異なる。上記のトランジスタ１０などはトラ
ンジスタ製造工程において、ソース領域又はドレイン領域として機能する低抵抗領域１０
９ａ、１０９ｂをゲートとして機能する導電体１１４の形成前に形成する、ｇａｔｅ ｌ
ａｓｔ方式である。これに対して、トランジスタ２６はトランジスタ製造工程において、
ソース領域又はドレイン領域として機能する低抵抗領域１０９ａ、１０９ｂをゲートとし
て機能する導電体１１４の形成後に形成する、ｇａｔｅ ｆｉｒｓｔ方式である。
トランジスタ２６において、低抵抗領域１０９ａ及び低抵抗領域１０９ｂは、絶縁体１
１６に含まれる元素の少なくとも一が含まれる。低抵抗領域１０９ａ及び低抵抗領域１０
９ｂの一部が、半導体１０６ｂの導電体１１４と重なる領域（チャネル形成領域）と概略
接するか、当該領域の一部と重なることが好ましい。
また、低抵抗領域１０９ａ及び低抵抗領域１０９ｂは、絶縁体１１６に含まれる元素が
添加されているため、半導体１０６ｂの低抵抗領域１０９ａ及び低抵抗領域１０９ｂを除
く領域（例えば、半導体１０６ｂの導電体１１４と重なる領域）よりも、ＳＩＭＳ分析に
より得られる当該元素の濃度が高くなる。
低抵抗領域１０９ａ及び低抵抗領域１０９ｂに添加される元素としては、例えば、ホウ
素、マグネシウム、アルミニウム、シリコン、チタン、バナジウム、クロム、ニッケル、
亜鉛、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ニオブ、モリブデン、イ
ンジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタルまたはタングス
テンなどが好ましい。これらの元素は、比較的酸化物を形成しやすく、当該酸化物は半導
体または絶縁体として機能しうるため、絶縁体１０６ａ、半導体１０６ｂまたは絶縁体１
０６ｃに添加元素として好適である。例えば、低抵抗領域１０９ａ及び低抵抗領域１０９
ｂに上記の元素が１×１０１４ ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上２×１０１６ｍｏｌｅ
ｃｕｌｅｓ／ｃｍ２以下含まれることが好ましい。また、絶縁体１０６ｃにおける低抵抗
領域１０９ａと低抵抗領域１０９ｂは、絶縁体１０６ｃの低抵抗領域１０９ａ及び低抵抗
領域１０９ｂではない領域（例えば、絶縁体１０６ｃの導電体１１４と重なる領域）より
、上述の元素の濃度が高い。
また、低抵抗領域１０９ａ及び低抵抗領域１０９ｂは、窒素を含ませることによりｎ型
化させることができるので、半導体１０６ｂの低抵抗領域１０９ａ及び低抵抗領域１０９
ｂを除く領域（例えば、半導体１０６ｂの導電体１１４と重なる領域）よりも、ＳＩＭＳ
分析により得られる窒素濃度が高くなる。
このような低抵抗領域１０９ａ及び低抵抗領域１０９ｂが形成されることにより、導電
体１０８ａ又は導電体１０８ｂと絶縁体１０６ａ、半導体１０６ｂ又は絶縁体１０６ｃと
の接触抵抗を低減することが可能となるのでトランジスタ１０のオン電流を増大させるこ
とができる。
また、トランジスタ２６では、半導体１０６ｂが絶縁体１０６ａ及び絶縁体１０６ｃに
よって包み込まれるように設けられている。よって、半導体１０６ｂの端部側面、特にチ
ャネル幅方向の端部側面近傍が、絶縁体１０６ａ及び絶縁体１０６ｃと接して設けられて
いる。これにより、半導体１０６ｂの端部側面近傍において、絶縁体１０６ａ又は絶縁体
１０６ｃとの間に連続接合が形成され、欠陥準位密度が低減される。よって、低抵抗領域
１０９ａ及び低抵抗領域１０９ｂを設けることによりオン電流が流れやすくなっても、半
導体１０６ｂのチャネル幅方向の端部側面が寄生チャネルとならず、安定した電気特性を
得ることができる。
図１２（Ｃ）（Ｄ）に示すトランジスタ２８は、絶縁体１１２及び導電体１１４が設け
られていない点において、トランジスタ１０と異なる。つまり、トランジスタ２８は、所
謂ボトムゲート型のトランジスタである。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の作製方法について、図１３乃至
図１９を用いて説明する。
＜トランジスタの作製方法＞
以下において、図１３乃至図１５を用いてトランジスタ１０の作製方法について説明す
る。
まずは、基板１００を準備する。基板１００に用いる基板としては上述の基板を用いれ
ばよい。
次に、絶縁体１０１を成膜する。絶縁体１０１としては上述の絶縁体を用いればよい。
絶縁体１０１の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕ
ｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ
Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙ
ｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
次に、導電体１０２となる導電体を成膜する。導電体１０２となる導電体としては、上
述の導電体を用いることができる。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢ
Ｅ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１０
２を形成する（図１３（Ａ）（Ｂ）参照。）。なお、単にレジストを形成するという場合
、レジストの下に反射防止層を形成する場合も含まれる。
レジストは、対象物をエッチングなどによって加工した後で除去する。レジストの除去
には、プラズマ処理または／およびウェットエッチングを用いる。なお、プラズマ処理と
しては、プラズマアッシングが好適である。レジストなどの除去が不十分な場合、０．０
０１ｖｏｌｕｍｅ％以上１ｖｏｌｕｍｅ％以下の濃度のフッ化水素酸または／およびオゾ
ン水などによって取り残したレジストなどを除去しても構わない。
次に、絶縁体１０５を成膜する。絶縁体１０５としては上述の絶縁体を用いればよい。
絶縁体１０５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ
法などを用いて行うことができる。また、絶縁体１０５中に含まれる水、または水素を低
減するために基板を加熱しながら成膜を行ってもよい。例えば、トランジスタ１０より下
に半導体素子層が設けられている場合に比較的低い温度範囲（例えば、３５０℃以上４４
５℃以下程度の温度範囲）で加熱してもよい。
また、後述する絶縁体１０４と同様の方法を用いてＰＥＣＶＤ法で成膜することにより
、絶縁体１０５に含まれる水、または水素を低減してもよい。
次に、絶縁体１０３を成膜する。絶縁体１０３としては上述の絶縁体を用いればよい。
絶縁体１０３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ
法などを用いて行うことができる。また、絶縁体１０３中に含まれる水、または水素を低
減するために基板を加熱しながら成膜を行ってもよい。例えば、トランジスタ１０より下
に半導体素子層が設けられている場合に比較的低い温度範囲（例えば、３５０℃以上４４
５℃以下程度の温度範囲）で加熱してもよい。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ
Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ Ｃ
ＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用
いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ
（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＴＣＶＤ法は、プラズマ
を用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法であ
る。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）な
どは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄
積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合があ
る。一方、プラズマを用いないＴＣＶＤ法の場合、こういったプラズマダメージが生じな
いため、半導体装置の歩留まりを高くすることができる。また、ＴＣＶＤ法では、成膜中
のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法
である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜
が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法と
は異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがっ
て、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特
に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比
の高い開口部の表面を被覆する場合などに好適である。またこれにより、成膜した膜にピ
ンホールなどが形成されにくくなる。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、
成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合も
ある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御する
ことができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意
の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜
しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜
することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用
いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短く
することができる。したがって、半導体装置の生産性を高めることができる場合がある。
従来のＣＶＤ法を利用した成膜装置は、成膜の際、反応のための原料ガスの１種または
複数種がチャンバーに同時に供給される。ＡＬＤ法を利用した成膜装置は、反応のための
原料ガス（プリカーサとも呼ぶ）と反応剤として機能するガス（リアクタントとも呼ぶ）
を交互にチャンバーに導入し、これらのガスの導入を繰り返すことで成膜を行う。なお、
導入ガスの切り替えは、例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）
を切り替えて行うことができる。
例えば、以下のような手順で成膜を行う。まず、プリカーサをチャンバーに導入し、基
板表面にプリカーサを吸着させる（第１ステップ）。ここで、プリカーサが基板表面に吸
着することにより、表面化学反応の自己停止機構が作用し、基板上のプリカーサの層の上
にさらにプリカーサが吸着することはない。なお、表面化学反応の自己停止機構が作用す
る基板温度の適正範囲をＡＬＤ Ｗｉｎｄｏｗとも呼ぶ。ＡＬＤ Ｗｉｎｄｏｗは、プリ
カーサの温度特性、蒸気圧、分解温度などによって決まる。次に、不活性ガス（アルゴン
、或いは窒素など）などをチャンバーに導入し、余剰なプリカーサや反応生成物などをチ
ャンバーから排出する（第２ステップ）。また、不活性ガスを導入する代わりに真空排気
によって、余剰なプリカーサや反応生成物などをチャンバーから排出してもよい。次に、
リアクタント（例えば、酸化剤（Ｈ２Ｏ、Ｏ３など））をチャンバーに導入し、基板表面
吸着したプリカーサと反応させて、膜の構成分子を基板に吸着させたままプリカーサの一
部を除去する（第３ステップ）。次に、不活性ガスの導入または真空排気によって、余剰
なリアクタントや反応生成物などをチャンバーから排出する（第４ステップ）。
なお、第３ステップにおけるリアクタントの導入と、第４ステップにおける不活性ガス
の導入を複数回繰り返し行ってもよい。つまり、第１ステップ、第２ステップの後に、第
３ステップ、第４ステップ、第３ステップ、第４ステップ…、と第３ステップと第４ステ
ップを繰り返し行ってもよい。
例えば、第３ステップで酸化剤としてＯ３を導入し、第４ステップでＮ２パージを行い
、この工程を複数回繰り返してもよい。
また、第３ステップと第４ステップを繰り返す場合、必ずしも同じ種類のリアクタント
の導入を繰り返す必要はない。例えば、１回目の第３ステップで酸化剤としてＨ２Ｏを用
い、２回目以降の第３ステップで酸化剤としてＯ３を用いてもよい。
このようにして、チャンバー内で酸化剤の導入と不活性ガスの導入（または真空排気）
を短時間で複数回繰り返すことで、基板表面に吸着したプリカーサから、余分な水素原子
などをより確実に取り除き、チャンバーの外に排除することができる。また、酸化剤の種
類を２種類に増やすことにより、基板表面に吸着したプリカーサから、余分な水素原子な
どをより多く取り除くことができる。このように、成膜中に水素原子が膜中に取り込まれ
ないようにすることにより成膜した絶縁体１０３などに含まれる水、水素などを低減する
ことができる。
このような方法を用いることにより、絶縁体１０３を、ＴＤＳ分析にて１００℃以上７
００℃以下または１００℃以上５００℃以下の表面温度の範囲で、水分子の脱離量が１．
０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃ
ｍ２以下、さらに好ましくは１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上３．０×
１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる絶縁体とすることができる。
このようにして、基板表面に第１の単一層を成膜することができ、第１乃至第４ステッ
プを再び行うことで、第１の単一層の上に第２の単一層を積層することができる。第１乃
至第４ステップを、ガス導入を制御しつつ、膜が所望の厚さになるまで複数回繰り返すこ
とで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、繰り返す回数に
よって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを
作製する場合に適している。
ＡＬＤ法は、熱エネルギーを用いてプリカーサを反応させて行う成膜方法である。さら
に、上記のリアクタントの反応において、プラズマを用いてリアクタントをラジカル状態
として処理を行うＡＬＤ法をプラズマＡＬＤ法と呼ぶことがある。またこれに対して、プ
リカーサ及びリアクタントの反応を熱エネルギーで行うＡＬＤ法を熱ＡＬＤ法と呼ぶこと
がある。
ＡＬＤ法は、極めて薄い膜を均一な膜厚で成膜することができる。また、凹凸を有する
面に対しても、表面被覆率が高い。
また、プラズマＡＬＤ法により成膜することで、熱ＡＬＤ法に比べてさらに低温での成
膜が可能となる。プラズマＡＬＤ法は、例えば、１００度以下でも成膜速度を低下させず
に成膜することができる。また、プラズマＡＬＤ法では、酸化剤だけでなく、窒素ガスな
ど多くのリアクタントを用いることができるので、酸化物だけでなく、窒化物、フッ化物
、金属など多くの種類の膜を成膜することができる。
また、プラズマＡＬＤ法を行う場合には、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐ
ｌｅｄ Ｐｌａｓｍａ）などのように基板から離れた状態でプラズマを発生させることも
できる。このようにプラズマを発生させることにより、プラズマダメージを抑えることが
できる。
ここで、ＡＬＤ法を用いて成膜することが可能な装置の一例として、成膜装置１０００
の構成について、図１６（Ａ）及び図１６（Ｂ）を用いて説明する。図１６（Ａ）は、マ
ルチチャンバー型の成膜装置１０００の模式図であり、図１６（Ｂ）は、成膜装置１００
０に用いることができるＡＬＤ装置の断面図である。
《成膜装置の構成例》
成膜装置１０００は、搬入室１００２と、搬出室１００４と、搬送室１００６と、成膜室
１００８と、成膜室１００９と、成膜室１０１０と、搬送アーム１０１４と、を有する。
ここで、搬入室１００２、搬出室１００４、成膜室１００８乃至１０１０は、搬送室１０
０６と接続されている。これにより、成膜室１００８乃至１０１０において大気に曝すこ
となく、連続成膜を行うことができ、膜中に不純物が混入するのを防ぐことができる。
なお、搬入室１００２、搬出室１００４、搬送室１００６、成膜室１００８乃至１０１
０は、水分の付着などを防ぐため、露点が管理された不活性ガス（窒素ガス等）を充填さ
せておくことが好ましく、減圧を維持させることが望ましい。
また、成膜室１００８乃至１０１０には、ＡＬＤ装置を用いることができる。また、成
膜室１００８乃至１０１０のいずれかにＡＬＤ装置以外の成膜装置を用いる構成としても
よい。成膜室１００８乃至１０１０に用いる成膜装置としては、例えば、スパッタリング
装置、ＰＥＣＶＤ装置、ＴＣＶＤ装置、ＭＯＣＶＤ装置などがある。
例えば、成膜室１００８乃至１０１０に、ＡＬＤ装置とＰＥＣＶＤ装置を設ける構成と
することで、図１（Ｂ）（Ｃ）に示すトランジスタ１０の酸化シリコンからなる絶縁体１
０５をＰＥＣＶＤ法で成膜し、酸化ハフニウムからなる絶縁体１０３をＡＬＤ法で成膜し
、ハロゲンを含む酸化シリコンからなる絶縁体１０４をＰＥＣＶＤ法で成膜することがで
きる。一連の成膜は膜を大気に曝すことなく、連続で行われるので、膜中に不純物が混入
することなく成膜を行うことができる。
また、成膜装置１０００は、搬入室１００２、搬出室１００４、成膜室１００８乃至１
０１０を有する構成としているが、本発明はこれに限られるものではない。成膜装置１０
００の成膜室を４個以上にする構成としてもよいし、熱処理やプラズマ処理を行うための
処理室を追加する構成としてもよい。また、成膜装置１０００は枚葉式としてもよいし、
複数の基板を一括で成膜するバッチ式にしてもよい。
《ＡＬＤ装置》
次に、成膜装置１０００に用いることができるＡＬＤ装置の構成について説明する。ＡＬ
Ｄ装置は、成膜室（チャンバー１０２０）と、原料供給部１０２１ａ、１０２１ｂと、流
量制御器である高速バルブ１０２２ａ、１０２２ｂと、原料導入口１０２３ａ、１０２３
ｂと、原料排出口１０２４と、排気装置１０２５を有する。チャンバー１０２０内に設置
される原料導入口１０２３ａ、１０２３ｂは供給管やバルブを介して原料供給部１０２１
ａ、１０２１ｂとそれぞれ接続されており、原料排出口１０２４は、排出管やバルブや圧
力調整器を介して排気装置１０２５と接続されている。
また、図１６（Ｂ）に示すようにチャンバー１０２０にプラズマ発生装置１０２８を接
続することにより、熱ＡＬＤ法に加えて、プラズマＡＬＤ法で成膜を行うことができる。
プラズマＡＬＤ法では、低温でも成膜レートを落とさず成膜ができるので、成膜効率の低
い枚葉式の成膜装置で用いるとよい。
チャンバー内部にはヒータを備えた基板ホルダ１０２６があり、その基板ホルダ１０２
６上に被成膜させる基板１０３０を配置する。
原料供給部１０２１ａ、１０２１ｂでは、気化器や加熱手段などによって固体の原料や
液体の原料から原料ガスを形成する。または、原料供給部１０２１ａ、１０２１ｂは、気
体の原料ガスを供給する構成としてもよい。
また、原料供給部１０２１ａ、１０２１ｂを２つ設けている例を示しているが特に限定
されず、３つ以上設けてもよい。また、高速バルブ１０２２ａ、１０２２ｂは時間で精密
に制御することができ、原料ガスと不活性ガスのいずれか一方を供給する構成となってい
る。高速バルブ１０２２ａ、１０２２ｂは原料ガスの流量制御器であり、かつ、不活性ガ
スの流量制御器とも言える。
図１６（Ｂ）に示す成膜装置では、基板１０３０を基板ホルダ１０２６上に搬入し、チ
ャンバー１０２０を密閉状態とした後、基板ホルダ１０２６のヒータ加熱により基板１０
３０を所望の温度（例えば、８０℃以上、１００℃以上または１５０℃以上）とし、原料
ガスの供給と、排気装置１０２５による排気と、不活性ガスの供給と、排気装置１０２５
による排気とを繰りかえすことで薄膜を基板表面に形成する。
図１６（Ｂ）に示す成膜装置では、原料供給部１０２１ａ、１０２１ｂで用いる原料（
揮発性有機金属化合物など）を適宜選択することにより、ハフニウム、アルミニウム、タ
ンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む
）を含んで構成される絶縁層を成膜することができる。具体的には、酸化ハフニウムを含
んで構成される絶縁層、酸化アルミニウムを含んで構成される絶縁層、ハフニウムシリケ
ートを含んで構成される絶縁層、またはアルミニウムシリケートを含んで構成される絶縁
層などを成膜することができる。また、原料供給部１０２１ａ、１０２１ｂで用いる原料
（揮発性有機金属化合物など）を適宜選択することにより、タングステン層、チタン層な
どの金属層や、窒化チタン層などの窒化物層などの薄膜を成膜することもできる。
例えば、ＡＬＤ装置により酸化ハフニウム層を形成する場合には、溶媒とハフニウム前
駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウ
ム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾ
ン（Ｏ３）の２種類のガスを用いる。この場合、原料供給部１０２１ａから供給する第１
の原料ガスがＴＤＭＡＨであり、原料供給部１０２１ｂから供給する第２の原料ガスがオ
ゾンとなる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）
２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウ
ムなどがある。
ＡＬＤ装置により酸化アルミニウム層を形成する場合には、溶媒とアルミニウム前駆体
化合物（ＴＭＡ：トリメチルアルミニウムなど）を含む液体を気化させた原料ガスと、酸
化剤としてＨ２Ｏの２種類のガスを用いる。この場合、原料供給部１０２１ａから供給す
る第１の原料ガスがＴＭＡであり、原料供給部１０２１ｂから供給する第２の原料ガスが
Ｈ２Ｏとなる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また
、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミ
ニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナ
ート）などがある。
なお、ＡＬＤ装置によりタングステン層を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガ
スを順次繰り返し導入して初期タングステン層を形成し、その後、ＷＦ６ガスとＨ２ガス
を順次繰り返し導入してタングステン層を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ
４ガスを用いてもよい。これらのガスは、マスフローコントローラによって制御する装置
構成としてもよい。
次に、絶縁体１０４を成膜する（図１３（Ｃ）（Ｄ）参照）。絶縁体１０４としては上
述の絶縁体を用いればよい。絶縁体１０４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢ
Ｅ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
絶縁体１０４の成膜は、ＣＶＤ法を用いて行うことが好ましく、特にＰＥＣＶＤ法を用
いて行うことが好ましい。
絶縁体１０４をＰＥＣＶＤ法で成膜する場合、原料ガスとしては、水素を含まない又は
水素の含有量が少ない物質を用いることが好ましく、例えば、ハロゲン化物を用いること
が好ましい。例えば、絶縁体１０４として酸化シリコン又は酸化窒化シリコンを成膜する
場合、原料ガスとしてハロゲン化ケイ素を用いることが好ましく、例えば、ＳｉＦ４（四
フッ化ケイ素）、ＳｉＣｌ４（四塩化ケイ素）、ＳｉＨＣｌ３（三塩化ケイ素）、ＳｉＨ
２Ｃｌ２（ジクロルシラン）またはＳｉＢｒ４（四臭化ケイ素）などを用いることができ
る。
絶縁体１０４をＰＥＣＶＤ法で成膜する際、酸化性ガス（例えばＮ２Ｏなど）を導入し
て成膜を行う。上記ハロゲン化ケイ素はＳｉＨ４と比較すると反応性が低いため、酸化性
ガスが絶縁体１０３に作用しやすい。これにより、絶縁体１０３中に含まれる水又は水素
が当該酸化性ガスによって脱離され、絶縁体１０３中に含まれる水、水素量の低減を図る
ことができる可能性がある。
また、絶縁体１０４の成膜に、原料ガスとしてハロゲン化ケイ素を用いる場合、ハロゲ
ン化ケイ素に加えてシリコン水素化物を加えてもよい。これにより、シリコン水素化物だ
けを原料ガスにした場合より絶縁体１０４中の水素、水の含有量を減らし、且つハロゲン
化ケイ素だけを原料ガスとした場合より成膜速度の向上を図ることができる。例えば、Ｓ
ｉＦ４とＳｉＨ４を原料ガスとして絶縁体１０４の成膜を行えばよい。例えば、ＳｉＨ４
の流量を１ｓｃｃｍより大きく１０ｓｃｃｍ未満、より好ましくは、２ｓｃｃｍ以上４ｓ
ｃｃｍ以下とすることにより、絶縁体１０４中の水、水素の含有量と成膜速度の両方を比
較的良好に得ることができる。ただし、ＳｉＦ４及びＳｉＨ４の流量の割合は、絶縁体１
０４中の水、水素の含有量と成膜速度を考慮して適宜設定することができる。
また、絶縁体１０４中に含まれる水、または水素を低減するために基板を加熱しながら
成膜を行うことが好ましい。例えば、トランジスタ１０より下に半導体素子層が設けられ
ている場合に比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）
で加熱しても、下記に示す方法で絶縁体１０４を成膜することにより、十分に水、水素な
どを除去することができる。
また、基板に絶縁体１０４を成膜する前に、ＳｉＨ４をチャンバーに導入することによ
り、フッ素を含む酸化シリコンを成膜することが難しい酸化ハフニウム膜上にも、比較的
容易にフッ素を含む酸化シリコンを成膜することができる。
このような方法を用いることにより、絶縁体１０４を、ＴＤＳ分析にて、１００℃以上
７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、水分子の脱離量が１
．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．４×１０１６ｍｏｌｅｃｕｌｅｓ／
ｃｍ２以下、さらに１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上４．０×１０１５
ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、さらに１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２
以上２．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる絶縁体とすることができる
。また、絶縁体１０４を、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以
上５００℃以下の表面温度の範囲で、水素分子の脱離量が１．０×１０１３ｍｏｌｅｃｕ
ｌｅｓ／ｃｍ２以上１．２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、さらに１．０×
１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上９．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２
以下となる絶縁体することができる。
また、後で形成する半導体１０６ｂの上面又は下面は平坦性が高いことが好ましい。こ
のため、絶縁体１０４の上面にＣＭＰ処理などの平坦化処理を行って平坦性の向上を図っ
てもよい。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０５、絶縁体
１０３及び絶縁体１０４中の水、または水素をさらに低減させることができる。また、絶
縁体１０４に過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上
６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５
７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐ
ｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行っても
よい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補う
ために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を
行ってもよい。加熱処理によって、絶縁体１２６ａ及び半導体１２６ｂの結晶性を高める
ことや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱に
よるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間
で済むため、生産性を高めるために有効である。
なお、トランジスタ１０より下に半導体素子層が設けられている場合、比較的低い温度
範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱することができる。例
えば、絶縁体１０５、絶縁体１０３及び絶縁体１０４の成膜時の基板加熱温度のいずれか
のうち最も高い加熱温度以下とすることが好ましい。
次に、絶縁体１２６ａを成膜する。絶縁体１２６ａとしては上述の絶縁体１０６ａとし
て用いることができる絶縁体または半導体などを用いればよい。絶縁体１２６ａの成膜は
、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うこ
とができる。
次に、半導体１２６ｂを成膜する。半導体１２６ｂとしては上述の半導体１０６ｂとし
て用いることができる半導体を用いればよい。半導体１２６ｂの成膜は、スパッタリング
法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお
、絶縁体１２６ａの成膜と、半導体１２６ｂの成膜と、を大気に暴露することなく連続で
行うことで、膜中および界面への不純物の混入を低減することができる。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１２６ａ、半導
体１２６ｂの水素濃度を低減させることができる場合がある。また、絶縁体１２６ａ及び
半導体１２６ｂの酸素欠損を低減させることができる場合がある。加熱処理は、２５０℃
以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以
上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０
ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行っ
てもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を
補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処
理を行ってもよい。加熱処理によって、絶縁体１２６ａ及び半導体１２６ｂの結晶性を高
めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加
熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短
時間で済むため、生産性を高めるために有効である。絶縁体１２６ａ及び半導体１２６ｂ
としてＣＡＡＣ−ＯＳを用いる場合、加熱処理を行うことで、ピーク強度が高くなり、半
値全幅が小さくなる。即ち、加熱処理によってＣＡＡＣ−ＯＳの結晶性が高くなる。
なお、トランジスタ１０より下に半導体素子層が設けられている場合、比較的低い温度
範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱することができる。例
えば、絶縁体１０５、絶縁体１０３及び絶縁体１０４の成膜時の基板加熱温度、または絶
縁体１０４成膜後の加熱処理の温度、のいずれかのうち最も高い加熱温度以下とすること
が好ましい。上記に示す方法で絶縁体１０４を成膜することにより絶縁体１０４中の水、
水素などを十分除去できているので、絶縁体１２６ａ及び半導体１２６ｂに水又は水素が
供給されるのを十分低減することができる。
当該加熱処理により、絶縁体１０４から絶縁体１２６ａ、及び半導体１２６ｂに酸素を
供給することができる。絶縁体１０４に対して加熱処理を行うことにより、極めて容易に
酸素を絶縁体１２６ａ及び半導体１２６ｂに供給することができる。
ここで、絶縁体１０３は、酸素をブロックするバリア膜として機能する。絶縁体１０３
が絶縁体１０４の下に設けられていることにより、絶縁体１０４中に拡散した酸素が絶縁
体１０４より下層に拡散することを防ぐことができる。
このように絶縁体１２６ａ及び半導体１２６ｂに酸素を供給し、酸素欠損を低減させる
ことにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体
とすることができる。
また、高密度プラズマ処理などを行ってもよい。高密度プラズマは、マイクロ波を用い
て生成すればよい。高密度プラズマ処理では、例えば、酸素、亜酸化窒素などの酸化性ガ
スを用いればよい。または、酸化性ガスと、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、の
混合ガスを用いてもよい。高密度プラズマ処理において、基板にバイアスを印加してもよ
い。これにより、プラズマ中の酸素イオンなどを基板側に引き込むことができる。高密度
プラズマ処理は基板を加熱しながら行ってもよい。例えば、上記加熱処理の代わりに高密
度プラズマ処理を行う場合、上記加熱処理の温度より低温で同様の効果を得ることができ
る。高密度プラズマ処理は、絶縁体１２６ａの成膜前に行ってもよいし、絶縁体１１２の
成膜後に行ってもよいし、絶縁体１１６の成膜後などに行ってもよい。
次に、導電体１２８を成膜する（図１３（Ｅ）（Ｆ）参照。）。導電体１２８としては
上述の導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよ
い。導電体１２８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、Ａ
ＬＤ法などを用いて行うことができる。
次に、導電体１２８上にレジストなどを形成し、該レジストなどを用いて加工し、導電
体１０８ａ及び導電体１０８ｂを形成する。
次に、半導体１２６ｂ上にレジストなどを形成し、該レジストなど、導電体１０８ａ及
び導電体１０８ｂを用いて加工し、絶縁体１０６ａ及び半導体１０６ｂを形成する（図１
３（Ｇ）（Ｈ）参照。）。
また、ここで、半導体１０６ｂの導電体１０８ａ及び導電体１０８ｂと接する領域にお
いて、低抵抗領域１０９ａ及び低抵抗領域１０９ｂが形成されることがある。また、半導
体１０６ｂは、導電体１０８ａと導電体１０８ｂの間に導電体１０８ａ及び導電体１０８
ｂと重なった領域より膜厚の薄い領域を有することがある。これは、導電体１０８ａ及び
導電体１０８ｂを形成する際に、半導体１０６ｂの上面の一部を除去することにより形成
される。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０４、絶縁体
１０３及び絶縁体１０５、絶縁体１０６ａ及び半導体１０６ｂ中の水、または水素をさら
に低減させることができる。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０
℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処
理は、不活性ガス雰囲気で行ってもよい。また、酸化性ガスを含む雰囲気で行ってもよい
。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処
理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１
０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装
置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、
生産性を高めるために有効である。
なお、トランジスタ１０より下に半導体素子層が設けられている場合、下層の半導体素
子層を劣化させないように、比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程
度の温度範囲）で加熱することが好ましい。
ここで、成膜時の絶縁体１０４に多量の水、水素が含まれている場合、下層の半導体素
子層を劣化させない温度範囲で加熱処理を行っても、絶縁体１０４から水、水素などを十
分に除去することができないおそれがある。さらに、絶縁体１０６ｃの成膜後に同様の温
度範囲で加熱処理を行うと、絶縁体１０４から水、水素などが半導体１０６ｂなどに供給
されて欠陥準位が形成されるおそれがある。
これに対して、上記のように、絶縁体１０６ａ及び半導体１０６ｂを形成し、絶縁体１
０４の表面が露出されている段階で熱処理を行うことにより、絶縁体１０６ａ及び半導体
１０６ｂに水、水素が供給されるのを抑制しながら、絶縁体１０４、絶縁体１０３及び絶
縁体１０５中の水、または水素をさらに低減させることができる。絶縁体１０４、絶縁体
１０３及び絶縁体１０５中の水、または水素をさらに低減させることにより、比較的低温
（例えば、３５０℃以上４４５℃以下程度の温度範囲）の加熱で十分に水、水素などを除
去することができ、半導体１０６ｂなどに欠陥準位が形成されることを抑制することがで
きる。このようにして信頼性の高いトランジスタを提供することができる。
また、上述の絶縁体１０６ａ及び半導体１０６ｂを形成する際に、水素および炭素など
の不純物を含むエッチングガスなどを用いる場合、絶縁体１０６ａ及び半導体１０６ｂな
どに水素および炭素などの不純物が取り込まれる場合がある。このように絶縁体１０６ａ
及び半導体１０６ｂの形成後にさらに熱処理を行うことにより、エッチングの際に取り込
まれた水素および炭素などの不純物を脱離させることができる。
また、熱処理の代わりに上述の高密度プラズマ処理を行ってもよいし、熱処理の後で上
述の高密度プラズマ処理を行ってもよい。これにより、半導体１０６ｂなどにおいて、取
り込まれた水素および炭素などの不純物を脱離させ、酸素欠損を酸素で埋めることができ
る。
なお、導電体１２８を形成した後、絶縁体１２６ａ、半導体１２６ｂ、導電体１２８を
一括して加工し、絶縁体１０６ａと、半導体１０６ｂと、及び半導体１０６ｂと重畳する
形状の導電体と、を形成し、半導体１０６ｂと重畳する形状の導電体をさらに加工して導
電体１０８ａ及び導電体１０８ｂを形成してもよい。
次に、絶縁体１２６ｃを成膜する。絶縁体１２６ｃとしては上述の絶縁体１０６ｃとし
て用いることができる絶縁体または半導体などを用いればよい。絶縁体１２６ｃの成膜は
、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うこ
とができる。絶縁体１２６ｃの成膜の前に、半導体１０６ｂ、導電体１０８ａおよび導電
体１０８ｂの表面をエッチングしても構わない。例えば、希ガスを含むプラズマを用いて
エッチングすることができる。その後、大気に暴露することなく連続で絶縁体１２６ｃを
成膜することにより、半導体１０６ｂ、導電体１０８ａおよび導電体１０８ｂと、絶縁体
１０６ｃと、の界面への不純物の混入を低減することができる。膜と膜との界面などに存
在する不純物は、膜中の不純物よりも拡散しやすい場合がある。そのため、該不純物の混
入を低減することにより、トランジスタに安定した電気特性を付与することができる。
次に、絶縁体１３２を成膜する。絶縁体１３２としては上述の絶縁体１１２として用い
ることができる絶縁体を用いればよい。絶縁体１３２の成膜は、スパッタリング法、ＣＶ
Ｄ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体
１２６ｃの成膜と、絶縁体１３２の成膜と、を大気に暴露することなく連続で行うことで
、膜中および界面への不純物の混入を低減することができる。
次に、導電体１３４を成膜する（図１４（Ａ）（Ｂ）参照。）。導電体１３４としては
、上述の導電体１１４として用いることができる導電体を用いればよい。導電体１３４の
成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて
行うことができる。なお、絶縁体１３２の成膜と、導電体１３４の成膜と、を大気に暴露
することなく連続で行うことで、膜中および界面への不純物の混入を低減することができ
る。
次に、導電体１３４上にレジストなどを形成し、該レジストなどを用いて加工し、導電
体１１４を形成する。
次に、導電体１１４及び絶縁体１３２上にレジストなどを形成し、該レジストなどを用
いて加工し、絶縁体１０６ｃ及び絶縁体１１２を形成する（図１４（Ｃ）（Ｄ）参照。）
。なお、このとき、後に形成する導電体１２０ａ及び導電体１２０ｂが導電体１０８ａ及
び導電体１０８ｂと接する領域を露出するように絶縁体１０６ｃ及び絶縁体１１２を形成
してもよい。
次に、絶縁体１１６を成膜する（図１４（Ｅ）（Ｆ）参照。）。絶縁体１１６としては
上述の絶縁体を用いればよい。絶縁体１１６の成膜は、スパッタリング法、ＣＶＤ法、Ｍ
ＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
ここで、絶縁体１１６として、酸化アルミニウムなどの酸素、水素、水等のブロッキン
グ効果を有する酸化物絶縁膜を設けることが好ましい。
絶縁体１１６の成膜は、プラズマを用いて行うことが好ましく、スパッタリング法を用
いて行うことがより好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うこと
がさらに好ましい。
スパッタリング法としては、スパッタ用電源に直流電源を用いるＤＣ（Ｄｉｒｅｃｔ
Ｃｕｒｒｅｎｔ）スパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパ
ッタ法、スパッタ用電源に高周波電源を用いるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）
スパッタリング法を用いてもよい。また、チャンバー内部に磁石機構を備えたマグネトロ
ンスパッタリング法、成膜中に基板にも電圧をかけるバイアススパッタリング法、反応性
ガス雰囲気で行う反応性スパッタリング法などを用いてもよい。また、上述のＰＥＳＰ又
はＶＤＳＰを用いてもよい。なお、スパッタリングの酸素ガス流量や成膜電力は、酸素の
添加量などに応じて適宜決定すればよい。
スパッタリング法で絶縁体１１６の成膜をおこなうことにより、成膜と同時に絶縁体１
０４又は絶縁体１１２の表面（絶縁体１１６成膜後は絶縁体１０４又は絶縁体１１２と絶
縁体１１６の界面）近傍に酸素が添加される。ここで、酸素は、例えば、酸素ラジカルと
して絶縁体１０４又は絶縁体１１２に添加されるが、酸素が添加されるときの状態はこれ
に限定されない。酸素は、酸素原子、又は酸素イオンなどの状態で絶縁体１０４又は絶縁
体１１２に添加されてもよい。なお、酸素の添加に伴い、絶縁体１０４又は絶縁体１１２
中に酸素が化学量論的組成を超えて含まれる場合があり、このときの酸素を過剰酸素と呼
ぶこともできる。
次に、加熱処理を行うことが好ましい（図１５（Ａ）（Ｂ）参照）。加熱処理を行うこ
とにより、絶縁体１０４又は絶縁体１１２に添加した酸素を拡散させ、絶縁体１０６ａ、
半導体１０６ｂ、絶縁体１０６ｃに供給することができる。加熱処理は、２５０℃以上６
５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。加熱処理は、不活性ガ
ス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気
で行う。加熱処理は減圧状態で行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置
を用いることもできる。
また、当該加熱処理は、半導体１２６ｂ成膜後の加熱処理よりも低い温度が好ましい。
半導体１２６ｂ成膜後の加熱処理との温度差は、２０℃以上１５０℃以下、好ましくは４
０℃以上１００℃以下とする。これにより、絶縁体１０４などから余分に過剰酸素（酸素
）が放出することを抑えることができる。なお、絶縁体１１８成膜後の加熱処理は、同等
の加熱処理を各層の成膜時の加熱によって兼ねることができる場合（例えば絶縁体１１８
の成膜で同等の加熱が行われる場合）、行わなくてもよい場合がある。
当該加熱処理により、上記絶縁体１１６の成膜により、絶縁体１０４及び絶縁体１１２
中に添加された酸素（以下、酸素１８６とする）を絶縁体１０４又は絶縁体１１２中に拡
散させる（図１５（Ａ）（Ｂ）参照）。絶縁体１１６は、絶縁体１０４又は絶縁体１１２
より酸素を透過させにくい絶縁体であり、酸素をブロックするバリア膜として機能する。
このような絶縁体１１６が絶縁体１０４又は絶縁体１１２上に形成されているので、絶縁
体１０４又は絶縁体１１２中を拡散する酸素１８６が絶縁体１０４又は絶縁体１１２の上
方に拡散せず、絶縁体１０４又は絶縁体１１２を主に横方向又は下方向に拡散していく。
絶縁体１０４又は絶縁体１１２中を拡散する酸素１８６は、絶縁体１０６ａ、絶縁体１
０６ｃ及び半導体１０６ｂに供給される。このとき、酸素をブロックする機能を有する絶
縁体１０３が絶縁体１０４の下に設けられていることにより、絶縁体１０４中に拡散した
酸素１８６が絶縁体１０４より下層に拡散することを防ぐことができる。
このようにして、絶縁体１０６ａ、絶縁体１０６ｃ及び半導体１０６ｂ、特に半導体１
０６ｂでチャネルが形成される領域に酸素１８６を効果的に供給することができる。この
ように絶縁体１０６ａ、絶縁体１０６ｃ及び半導体１０６ｂに酸素を供給し、酸素欠損を
低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸
化物半導体とすることができる。
なお、絶縁体１１６成膜後の加熱処理は、絶縁体１１６成膜後ならばいつ行ってもよい
。例えば、絶縁体１１８の形成後に行ってもよいし、導電体１２０ａ及び１２０ｂの形成
後に行ってもよい。
次に、絶縁体１１８を成膜する。絶縁体１１８としては上述の絶縁体を用いればよい。
絶縁体１１８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ
法などを用いて行うことができる。
次に、絶縁体１１８上にレジストなどを形成し、絶縁体１１８、絶縁体１１６、絶縁体
１１２及び絶縁体１０６ｃに開口を形成する。それから、導電体１２０ａ及び導電体１２
０ｂとなる導電体を成膜する。導電体１２０ａ及び導電体１２０ｂとなる導電体としては
、上述の導電体を用いることができる。導電体の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１２
０ａ及び導電体１２０ｂを形成する（図１５（Ｃ）（Ｄ）参照。）。
以上の工程により、本発明の一態様に係るトランジスタを作製することができる。
以下において、図１７乃至図１９を用いてトランジスタ２９の作製方法について説明す
る。なお、トランジスタ２９の作製方法については、適宜上述したトランジスタの作製方
法を参酌することができる。
まずは、基板１００を準備する。基板１００に用いる基板としては上述の基板を用いれ
ばよい。
次に、絶縁体１０１を成膜する。絶縁体１０１としては上述の絶縁体を用いればよい。
次に、絶縁体１０７となる絶縁体を成膜する。絶縁体としては上述の絶縁体を用いれば
よい。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ
法などを用いて行うことができる。
次に、絶縁体上にレジストなどを形成し、該レジストなどを用いて加工し、開口部を有
する絶縁体１０７を形成する。
次に、導電体１０２となる導電体を成膜する。導電体１０２となる導電体としては、上
述の導電体を用いることができる。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢ
Ｅ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体１０７が露出するまで導電体を研磨し、導電体１０２を形成する（図１７
（Ａ）（Ｂ）参照。）。研磨は、ＣＭＰ処理などによって行うことができる。
次に、絶縁体１０５を成膜する。絶縁体１０５としては上述の絶縁体を用いればよい。
絶縁体１０５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ
法などを用いて行うことができる。また、絶縁体１０５中に含まれる水、または水素を低
減するために基板を加熱しながら成膜を行ってもよい。例えば、トランジスタ２９より下
に半導体素子層が設けられている場合に比較的低い温度範囲（例えば、３５０℃以上４４
５℃以下程度の温度範囲）で加熱してもよい。
また、前述した絶縁体１０４と同様の方法を用いてＰＥＣＶＤ法で成膜することにより
、絶縁体１０５に含まれる水、または水素を低減してもよい。
次に、絶縁体１０３を成膜する。絶縁体１０３としては上述の絶縁体を用いればよい。
絶縁体１０３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ
法などを用いて行うことができる。また、絶縁体１０３中に含まれる水、または水素を低
減するために基板を加熱しながら成膜を行ってもよい。例えば、トランジスタ１０より下
に半導体素子層が設けられている場合に比較的低い温度範囲（例えば、３５０℃以上４４
５℃以下程度の温度範囲）で加熱してもよい。
次に、絶縁体１０４を成膜する（図１７（Ｃ）（Ｄ）参照。）。絶縁体１０４としては
上述の絶縁体を用いればよい。絶縁体１０４の成膜は、スパッタリング法、ＣＶＤ法、Ｍ
ＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
また、後で形成する半導体１０６ｂの上面又は下面は平坦性が高いことが好ましい。こ
のため、絶縁体１０４の上面にＣＭＰ処理などの平坦化処理を行って平坦性の向上を図っ
てもよい。
次に、加熱処理を行うことが好ましい。
次に、絶縁体１０６ａとなる絶縁体を成膜する。絶縁体としては上述の絶縁体１０６ａ
として用いることができる絶縁体または半導体などを用いればよい。絶縁体の成膜は、ス
パッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことが
できる。
次に、半導体１０６ｂとなる半導体を成膜する。半導体としては上述の半導体１０６ｂ
として用いることができる半導体を用いればよい。半導体の成膜は、スパッタリング法、
ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶
縁体の成膜と、半導体の成膜と、を大気に暴露することなく連続で行うことで、膜中およ
び界面への不純物の混入を低減することができる。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０５、絶縁体
１０３及び絶縁体１０４中の水、または水素をさらに低減させることができる。また、絶
縁体１０４に過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上
６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５
７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐ
ｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行っても
よい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補う
ために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を
行ってもよい。加熱処理によって、絶縁体１０６ａとなる絶縁体、半導体１０６ｂとなる
半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。加
熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処
理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
なお、トランジスタ１０より下に半導体素子層が設けられている場合、比較的低い温度
範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱することができる。例
えば、絶縁体１０５、絶縁体１０３及び絶縁体１０４の成膜時の基板加熱温度のいずれか
のうち最も高い加熱温度以下とすることが好ましい。
ここで、上記絶縁体１０４を成膜する際に、ＳｉＦ４などのハロゲン化ケイ素を用いる
と、フッ素などのハロゲンが絶縁体１０４中に含まれる。上記熱処理時に絶縁体１０４中
の酸素がフッ素と置換して、酸素が放出され（ＳｉＯ＋Ｆ → ＳｉＦ＋Ｏ）、絶縁体１
０６ａとなる絶縁体、半導体１０６ｂとなる半導体に供給されていると推察することがで
きる。以下にそのメカニズムを説明する。
＜フッ素を有する酸化シリコン＞
以下では、過剰酸素を有する絶縁体の一例であるフッ素を有する酸化シリコンについて
、図７４を用いて説明する。
シリコン１原子につき、酸素２原子を有する酸化シリコン（ＳｉＯ２）を仮定する。図
７４（Ａ）に示すように、１個のシリコン原子は４個の酸素原子と結合している。また、
１個の酸素原子は２個のシリコン原子と結合している。
酸化シリコン中にフッ素原子が２個入ると、２個のシリコン原子と結合していた１個の
酸素原子の結合が切れる（…Ｓｉ−Ｏ−Ｓｉ… ＋ ２Ｆ → …Ｓｉ− −Ｏ− −Ｓ
ｉ… ＋ ２Ｆ）。そして、フッ素原子と、酸素原子との結合の切れたシリコン原子と、
が結合する（…Ｓｉ− −Ｏ− −Ｓｉ… ＋ ２Ｆ → …Ｓｉ−Ｆ Ｆ−Ｓｉ… ＋
Ｏ）。このとき、結合の切れた酸素原子は過剰酸素となる（図７４（Ｂ）参照。）。
酸化シリコンに含まれる過剰酸素によって、酸化物半導体の酸素欠損を低減することが
できる。酸化物半導体の酸素欠損は正孔トラップなどとなる。したがって、酸化シリコン
が過剰酸素を有することで、トランジスタに安定した電気特性を付与することができる。
このように、酸化シリコンにフッ素が入ることにより、過剰酸素の生成が起こる。なお
、酸化物半導体中の酸素欠損を低減することに過剰酸素が消費された場合、酸化シリコン
の酸素はフッ素が入る前よりも少なくなる。
トランジスタに安定した電気特性を付与し、ノーマリーオフの電気特性に近づけるため
には、過剰酸素を十分な量とすればよい。
＜加熱処理について＞
ここで、加熱処理を行う際に用いることのできる炉の制御方法について、図７５を用い
て説明する。なお、説明に用いる加熱処理の雰囲気は一例であるため、適宜変更してもよ
い。
図７５（Ａ）は、雰囲気を切り替えて２回の加熱処理を行った例である。まず、炉に被
処理物を入れる。次に、炉に窒素ガスを入れ、第１の温度にする。次に、第２の温度まで
１時間で昇温する。次に、第２の温度で１時間保持する。次に、第３の温度まで１時間で
降温する。次に、炉に窒素ガスおよび酸素ガスを入れる。次に、第３の温度で１時間保持
する。次に、第４の温度まで１時間で昇温する。次に、第４の温度で１時間保持する。次
に、第５の温度まで１時間で降温する。次に、炉から被処理物を取り出す。
なお、第１の温度、第３の温度および第５の温度は、被処理物の出し入れが可能な温度
範囲（例えば、５０℃以上２００℃以下）である。第１の温度、第３の温度および第５の
温度が低すぎると、降温するための時間が長くなるため生産性が低くなる場合がある。ま
た、第１の温度および第５の温度が高すぎると、被処理物の出し入れの際に被処理物の損
傷が起こる場合がある。なお、第２の温度および第４の温度は、それぞれの雰囲気におけ
る加熱処理の最大温度（例えば、２５０℃以上６５０℃以下）である。本明細書において
、加熱処理を行った時間と記載した場合、それぞれの雰囲気において最大温度で保持した
時間を示す。
図７５（Ａ）に示す方法では、２種の雰囲気において加熱処理を各１時間行う場合、合
計７時間を要することがわかる。
図７５（Ｂ）は、雰囲気を切り替えずに１回の加熱処理を行った例である。まず、炉に
被処理物を入れる。次に、炉に超乾燥空気（ＣＤＡ：Ｃｌｅａｎ Ｄｒｙ Ａｉｒ）を入
れ、第６の温度にする。ＣＤＡとは、水の含有量が２０ｐｐｍ以下、１ｐｐｍ以下または
１０ｐｐｂ以下の空気である。次に、第７の温度まで１時間で昇温する。次に、第７の温
度で２時間保持する。次に、第８の温度まで１時間で降温する。次に、炉から被処理物を
取り出す。
なお、第６の温度および第８の温度は、被処理物の出し入れが可能な温度範囲である。
なお、第７の温度は、それぞれの雰囲気における加熱処理の最大温度である。
図７５（Ｂ）に示す方法では、１種の雰囲気において加熱処理を２時間行う場合、合計
４時間を要することがわかる。
図７５（Ｃ）は、雰囲気を切り替えて１回の加熱処理を行った例である。まず、炉に被
処理物を入れる。次に、炉に窒素ガスを入れ、第９の温度にする。次に、第１０の温度ま
で１時間で昇温する。次に、第１０の温度で１時間保持する。次に、炉にＣＤＡを入れる
。次に、第１０の温度で１時間保持する。次に、第１１の温度まで１時間で降温する。次
に、炉から被処理物を取り出す。
なお、第９の温度および第１１の温度は、被処理物の出し入れが可能な温度範囲である
。なお、第１０の温度は、それぞれの雰囲気における加熱処理の最大温度である。
図７５（Ｃ）に示す方法では、２種の雰囲気において加熱処理を２時間行う場合、合計
４時間を要することがわかる。
なお、図７５（Ｂ）および図７５（Ｃ）に示すような方法で加熱処理を行うことで、図
７５（Ａ）よりも加熱処理の時間を短縮することができる。その結果、半導体装置の生産
性を高くすることができる。
次に、半導体上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１０
６ａ及び半導体１０６ｂを形成する（図１７（Ｅ）（Ｆ）参照。）。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０５、絶縁体
１０３及び絶縁体１０４中の水、または水素をさらに低減させることができる。また、絶
縁体１０４に過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上
６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５
７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐ
ｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行っても
よい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補う
ために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を
行ってもよい。加熱処理によって、絶縁体１０６ａとなる絶縁体、半導体１０６ｂとなる
半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。加
熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処
理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
なお、トランジスタ１０より下に半導体素子層が設けられている場合、比較的低い温度
範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱することができる。例
えば、絶縁体１０５、絶縁体１０３及び絶縁体１０４の成膜時の基板加熱温度のいずれか
のうち最も高い加熱温度以下とすることが好ましい。
次に、絶縁体１０６ｃを成膜する（図１７（Ｇ）（Ｈ）参照。）。絶縁体１０６ｃとし
ては上述の絶縁体１０６ｃとして用いることができる絶縁体または半導体などを用いれば
よい。絶縁体１０６ｃの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法
、ＡＬＤ法などを用いて行うことができる。
次に、導電体１０８ａおよび導電体１０８ｂとなる導電体を成膜する。導電体としては
上述の導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよ
い。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法
などを用いて行うことができる。
また、ここで、半導体１０６ｂおよび絶縁体１０６ｃの、導電体１０８となる導電体の
近傍の領域において、低抵抗領域１０９が形成されることがある。
次に、導電体上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１０
８を形成する。
次に、絶縁体１１０となる絶縁体１１３を成膜する。絶縁体１１３としては上述の絶縁
体１１０として用いることができる絶縁体を用いればよい。絶縁体１１３の成膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことがで
きる。
絶縁体１１３を成膜する際、導電体１０８の上面および側面の一部が酸化し、金属酸化
物１１１が形成される場合がある（図１８（Ａ）（Ｂ）参照。）。
次に、絶縁体１１３上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁
体１１０、金属酸化物１１１ａ、金属酸化物１１１ｂ、導電体１０８ａおよび導電体１０
８ｂを形成する（図１８（Ｃ）（Ｄ）参照。）。
次に、高密度プラズマ処理を行ってもよい。高密度プラズマ処理は、酸素雰囲気で行う
と好ましい。酸素雰囲気とは、酸素原子を有する気体雰囲気であり、酸素、オゾンまたは
窒素酸化物（一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素、四酸化二窒素、五
酸化二窒素など）雰囲気をいう。また、酸素雰囲気において、窒素、または希ガス（ヘリ
ウム、アルゴンなど）の不活性気体が含まれてもよい。このように酸素雰囲気での高密度
プラズマ処理を行うことによって、例えば炭素、水素などを脱離させることができる。ま
た、酸素雰囲気で高密度プラズマ処理を行うことによって、被処理物から炭化水素などの
有機化合物も脱離させやすい。
また、高密度プラズマ処理の前後にアニール処理を行ってもよい。なお、プラズマの密
度を高くするためには、十分な量のガスを流すことが好ましい場合がある。ガスの量が十
分でないと、ラジカルの生成速度よりも失活速度が高くなる場合がある。例えば、ガスを
１００ｓｃｃｍ以上、３００ｓｃｃｍ以上または８００ｓｃｃｍ以上流すと好ましい場合
がある。
高密度プラズマ処理は、例えば、周波数０．３ＧＨｚ以上３．０ＧＨｚ以下、０．７Ｇ
Ｈｚ以上１．１ＧＨｚ以下、または２．２ＧＨｚ以上２．８ＧＨｚ以下（代表的には２．
４５ＧＨｚ）の高周波発生器を用いて発生させたマイクロ波を用いればよい。また、処理
圧力を１０Ｐａ以上５０００Ｐａ以下、好ましくは２００Ｐａ以上１５００Ｐａ以下、さ
らに好ましくは３００Ｐａ以上１０００Ｐａ以下、基板温度を１００℃以上６００℃以下
（代表的には４００℃）とし、酸素とアルゴンとの混合ガスを用いて行うことができる。
高密度プラズマは、例えば２．４５ＧＨｚのマイクロ波を用いることによって生成され
、電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、電子温度が２ｅＶ以
下、またはイオンエネルギーが５ｅＶ以下を有すると好ましい。このような高密度プラズ
マ処理は、ラジカルの運動エネルギーが小さく、従来のプラズマ処理と比較してプラズマ
によるダメージが少ない。そのため、欠陥の少ない膜を形成することができる。マイクロ
波を発生するアンテナから被処理物までの距離は５ｍｍ以上１２０ｍｍ以下、好ましくは
２０ｍｍ以上６０ｍｍ以下とするとよい。
または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）バイアスを印加するプラズ
マ電源を有してもよい。ＲＦバイアスの周波数は、例えば１３．５６ＭＨｚまたは２７．
１２ＭＨｚなどを用いればよい。高密度プラズマを用いることより高密度の酸素イオンを
生成することができ、基板側にＲＦバイアスを印加することで高密度プラズマによって生
成された酸素イオンを効率よく被処理物に導くことができる。また、アスペクト比の高い
開口部の内部などにも効率よく酸素イオンを導くことができる。そのため、基板バイアス
を印加しながら、高密度プラズマ処理を行うことが好ましい。
また、高密度プラズマ処理の後、大気に暴露することなく連続してアニール処理を行っ
てもよい。また、高密度プラズマ処理は、アニール処理の後、大気に暴露することなく連
続して行ってもよい。高密度プラズマ処理と、アニール処理と、を連続して行うことによ
って、処理の間で不純物が混入することを抑制できる。また、酸素雰囲気で高密度プラズ
マ処理を行った後、アニール処理を行うことによって、被処理物へ添加された酸素のうち
、酸素欠損の補償に使用されなかった不要な酸素を脱離させることができる。また、上記
アニール処理は、例えばランプアニールなどにより行えばよい。
また、高密度プラズマ処理の処理時間は、３０秒以上１２０分以下、１分以上９０分以
下、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
また、アニール処理は、２５０℃以上８００℃以下、３００℃以上７００℃以下または
４００℃以上６００℃以下の処理時間は、３０秒以上１２０分以下、１分以上９０分以下
、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
高密度プラズマ処理または／およびアニール処理を行うことによって、半導体１０６ｂ
のチャネル形成領域となる領域の欠陥準位を低減することができる。即ち、チャネル形成
領域を高純度真性とすることができる。その際に、低抵抗領域１０９の一部も高抵抗化し
、低抵抗領域１０９ａおよび低抵抗領域１０９ｂに分離される。また、導電体１０８ａお
よび導電体１０８ｂの側面には、金属酸化物１１１ａおよび金属酸化物１１１ｂが形成さ
れる（図１８（Ｅ）（Ｆ）参照）。
次に、絶縁体１３２を成膜する。絶縁体１３２としては上述の絶縁体１１２として用い
ることができる絶縁体を用いればよい。絶縁体１３２の成膜は、スパッタリング法、ＣＶ
Ｄ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体
１２６ｃの成膜と、絶縁体１３２の成膜と、を大気に暴露することなく連続で行うことで
、膜中および界面への不純物の混入を低減することができる。
次に、導電体１３４を成膜する（図１９（Ａ）（Ｂ）参照。）。導電体１３４としては
、上述の導電体１１４として用いることができる導電体を用いればよい。導電体１３４の
成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて
行うことができる。なお、絶縁体１３２の成膜と、導電体１３４の成膜と、を大気に暴露
することなく連続で行うことで、膜中および界面への不純物の混入を低減することができ
る。
次に、導電体１３４、絶縁体１３２、及び絶縁体１１３を絶縁体１１３が露出するまで
研磨をすることで、導電体１１４、絶縁体１１２および絶縁体１１０を形成する（図１９
（Ｃ）（Ｄ）参照。）。導電体１１４および絶縁体１１２は、それぞれトランジスタ２９
のゲート電極およびゲート絶縁体としての機能を有する。上述した方法によって、導電体
１１４および絶縁体１１２を自己整合的に形成することができる。
次に、絶縁体１１６を成膜する（図１９（Ｅ）（Ｆ）参照。）。絶縁体１１６としては
上述の絶縁体を用いればよい。絶縁体１１６の成膜は、スパッタリング法、ＣＶＤ法、Ｍ
ＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、加熱処理を行うことが好ましい。
以上の工程により、本発明の一態様に係るトランジスタを作製することができる。
本実施の形態に示す方法を用いてトランジスタを作製することにより、半導体１０６ｂ
などに水、水素などが供給されるのを抑制することができる。これにより、安定した電気
特性を有するトランジスタを提供することができる。または、非導通時のリーク電流の小
さいトランジスタを提供することができる。または、ノーマリーオフの電気特性を有する
トランジスタを提供することができる。または、サブスレッショルドスイング値の小さい
トランジスタを提供することができる。または、信頼性の高いトランジスタを提供するこ
とができる。
さらに、本実施の形態に示す方法を用いてトランジスタを作製することにより、比較的
低い温度範囲の加熱処理で、半導体１０６ｂなどに水、水素などが供給されるのを抑制す
ることができるので、当該トランジスタの下の層などに、半導体素子層または配線層など
を形成していても、高温で劣化させることなく、当該トランジスタの作製を行うことがで
きる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態３）
＜製造装置＞
以下では、本発明の一態様に係る高密度プラズマ処理を行う製造装置について説明する
。
まずは、半導体装置などの製造時に不純物の混入が少ない製造装置の構成について図２
０、図２１および図２２を用いて説明する。
図２０は、枚葉式マルチチャンバーの製造装置２７００の上面図を模式的に示している
。製造装置２７００は、基板を収容するカセットポート２７６１と、基板のアライメント
を行うアライメントポート２７６２と、を備える大気側基板供給室２７０１と、大気側基
板供給室２７０１から、基板を搬送する大気側基板搬送室２７０２と、基板の搬入を行い
、かつ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室
２７０３ａと、基板の搬出を行い、かつ室内の圧力を減圧から大気圧、または大気圧から
減圧へ切り替えるアンロードロック室２７０３ｂと、真空中の基板の搬送を行う搬送室２
７０４と、チャンバー２７０６ａと、チャンバー２７０６ｂと、チャンバー２７０６ｃと
、チャンバー２７０６ｄと、を有する。
また、大気側基板搬送室２７０２は、ロードロック室２７０３ａおよびアンロードロッ
ク室２７０３ｂと接続され、ロードロック室２７０３ａおよびアンロードロック室２７０
３ｂは、搬送室２７０４と接続され、搬送室２７０４は、チャンバー２７０６ａ、チャン
バー２７０６ｂ、チャンバー２７０６ｃおよびチャンバー２７０６ｄと接続する。
なお、各室の接続部にはゲートバルブＧＶが設けられており、大気側基板供給室２７０
１と、大気側基板搬送室２７０２を除き、各室を独立して真空状態に保持することができ
る。また、大気側基板搬送室２７０２には搬送ロボット２７６３ａが設けられており、搬
送室２７０４には搬送ロボット２７６３ｂが設けられている。搬送ロボット２７６３ａお
よび搬送ロボット２７６３ｂによって、製造装置２７００内で基板を搬送することができ
る。
搬送室２７０４および各チャンバー２７０６ａ乃至２７０６ｄの背圧（全圧）は、例え
ば、１×１０−４Ｐａ以下、好ましくは３×１０−５Ｐａ以下、さらに好ましくは１×１
０−５Ｐａ以下とする。また、搬送室２７０４および各チャンバー２７０６ａ乃至２７０
６ｄの質量電荷比（ｍ／ｚ）が１８である気体分子（原子）の分圧は、例えば、３×１０
−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以
下とする。また、搬送室２７０４および各チャンバー２７０６ａ乃至２７０６ｄのｍ／ｚ
が２８である気体分子（原子）の分圧は、例えば、３×１０−５Ｐａ以下、好ましくは１
×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下とする。また、搬送室２７
０４および各チャンバー２７０６ａ乃至２７０６ｄのｍ／ｚが４４である気体分子（原子
）の分圧は、例えば、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに
好ましくは３×１０−６Ｐａ以下とする。
なお、搬送室２７０４および各チャンバー２７０６ａ乃至２７０６ｄ内の全圧および分
圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極
形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ ＣＧＭ−０５１を用いればよい。
また、搬送室２７０４および各チャンバー２７０６ａ乃至２７０６ｄは、外部リークま
たは内部リークが少ない構成とすることが望ましい。例えば、搬送室２７０４および各チ
ャンバー２７０６ａ乃至２７０６ｄのリークレートは、３×１０−６Ｐａ・ｍ３／ｓ以下
、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下とする。また、例えば、ｍ／ｚが１８であ
る気体分子（原子）のリークレートが１×１０−７Ｐａ・ｍ３／ｓ以下、好ましくは３×
１０−８Ｐａ・ｍ３／ｓ以下とする。また、例えば、ｍ／ｚが２８である気体分子（原子
）のリークレートが１×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ
３／ｓ以下とする。また、例えば、ｍ／ｚが４４である気体分子（原子）のリークレート
が３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下とする
。
なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧か
ら導出すればよい。リークレートは、外部リークおよび内部リークに依存する。外部リー
クは、微小な穴やシール不良などによって真空系外から気体が流入することである。内部
リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因
する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの両面
から対策をとる必要がある。
例えば、搬送室２７０４および各チャンバー２７０６ａ乃至２７０６ｄの開閉部分はメ
タルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム
、または酸化クロムによって被覆された金属を用いると好ましい。メタルガスケットはＯ
リングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウ
ム、酸化クロムなどによって被覆された金属の不動態を用いることで、メタルガスケット
から放出される不純物を含む放出ガスが抑制され、内部リークを低減することができる。
また、製造装置２７００を構成する部材として、不純物を含む放出ガスの少ないアルミ
ニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前
述の部材を鉄、クロムまたはニッケルなどを含む合金に被覆して用いてもよい。鉄、クロ
ムまたはニッケルなどを含む合金は、剛性があり、熱に強く、また加工に適している。こ
こで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放
出ガスを低減できる。
または、前述の製造装置２７００の部材をフッ化鉄、酸化アルミニウム、酸化クロムな
どで被覆してもよい。
製造装置２７００の部材は、極力金属のみで構成することが好ましく、例えば石英など
で構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、
酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。
搬送室２７０４および各チャンバー２７０６ａ乃至２７０６ｄに存在する吸着物は、内
壁などに吸着しているために搬送室２７０４および各チャンバー２７０６ａ乃至２７０６
ｄの圧力に影響しないが、搬送室２７０４および各チャンバー２７０６ａ乃至２７０６ｄ
を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はない
ものの、排気能力の高いポンプを用いて、搬送室２７０４および各チャンバー２７０６ａ
乃至２７０６ｄに存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重
要である。なお、吸着物の脱離を促すために、搬送室２７０４および各チャンバー２７０
６ａ乃至２７０６ｄをベーキングしてもよい。ベーキングすることで吸着物の脱離速度を
１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよ
い。このとき、不活性ガスを搬送室２７０４および各チャンバー２７０６ａ乃至２７０６
ｄに導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速
度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同
程度に加熱することで、吸着物の脱離速度をさらに高めることができる。ここで不活性ガ
スとして希ガスを用いると好ましい。
または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで搬送室２７
０４および各チャンバー２７０６ａ乃至２７０６ｄ内の圧力を高め、一定時間経過後に再
び搬送室２７０４および各チャンバー２７０６ａ乃至２７０６ｄを排気する処理を行うと
好ましい。加熱したガスの導入により搬送室２７０４および各チャンバー２７０６ａ乃至
２７０６ｄ内の吸着物を脱離させることができ、搬送室２７０４および各チャンバー２７
０６ａ乃至２７０６ｄ内に存在する不純物を低減することができる。なお、この処理は２
回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である
。具体的には、温度が４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下であ
る不活性ガスまたは酸素などを導入することで搬送室２７０４および各チャンバー２７０
６ａ乃至２７０６ｄ内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１
ｋＰａ以下、さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以
上３００分以下、好ましくは５分以上１２０分以下とすればよい。その後、搬送室２７０
４および各チャンバー２７０６ａ乃至２７０６ｄを５分以上３００分以下、好ましくは１
０分以上１２０分以下の期間排気する。
次に、チャンバー２７０６ｂおよびチャンバー２７０６ｃについて図２１に示す断面模
式図を用いて説明する。
チャンバー２７０６ｂおよびチャンバー２７０６ｃは、例えば、被処理物に高密度プラ
ズマ処理を行うことが可能なチャンバーである。なお、チャンバー２７０６ｂと、チャン
バー２７０６ｃと、は高密度プラズマ処理を行う際の雰囲気が異なるのみである。そのほ
かの構成については共通するため、以下ではまとめて説明を行う。
チャンバー２７０６ｂおよびチャンバー２７０６ｃは、スロットアンテナ板２８０８と
、誘電体板２８０９と、基板ステージ２８１２と、排気口２８１９と、を有する。また、
チャンバー２７０６ｂおよびチャンバー２７０６ｃの外などには、ガス供給源２８０１と
、バルブ２８０２と、高周波発生器２８０３と、導波管２８０４と、モード変換器２８０
５と、ガス管２８０６と、導波管２８０７と、マッチングボックス２８１５と、高周波電
源２８１６と、真空ポンプ２８１７と、バルブ２８１８と、が設けられる。
高周波発生器２８０３は、導波管２８０４を介してモード変換器２８０５と接続してい
る。モード変換器２８０５は、導波管２８０７を介してスロットアンテナ板２８０８に接
続している。スロットアンテナ板２８０８は、誘電体板２８０９と接して配置される。ま
た、ガス供給源２８０１は、バルブ２８０２を介してモード変換器２８０５に接続してい
る。そして、モード変換器２８０５、導波管２８０７および誘電体板２８０９を通るガス
管２８０６によって、チャンバー２７０６ｂおよびチャンバー２７０６ｃにガスが送られ
る。また、真空ポンプ２８１７は、バルブ２８１８および排気口２８１９を介して、チャ
ンバー２７０６ｂおよびチャンバー２７０６ｃからガスなどを排気する機能を有する。ま
た、高周波電源２８１６は、マッチングボックス２８１５を介して基板ステージ２８１２
に接続している。
基板ステージ２８１２は、基板２８１１を保持する機能を有する。例えば、基板２８１
１を静電チャックまたは機械的にチャックする機能を有する。また、高周波電源２８１６
から電力を供給される電極としての機能を有する。また、内部に加熱機構２８１３を有し
、基板２８１１を加熱する機能を有する。
真空ポンプ２８１７としては、例えば、ドライポンプ、メカニカルブースターポンプ、
イオンポンプ、チタンサブリメーションポンプ、クライオポンプまたはターボ分子ポンプ
などを用いることができる。また、真空ポンプ２８１７に加えて、クライオトラップを用
いてもよい。クライオポンプおよびクライオトラップを用いると、水を効率よく排気でき
て特に好ましい。
また、加熱機構２８１３としては、例えば、抵抗発熱体などを用いて加熱する加熱機構
とすればよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、
加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌｉｎｇ）またはＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌｉｎｇ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）
を用いることができる。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、
不活性ガスが用いられる。
また、ガス供給源２８０１は、マスフローコントローラを介して、精製機と接続されて
いてもよい。ガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用い
ることが好ましい。例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を
用いればよい。
誘電体板２８０９としては、例えば、酸化シリコン（石英）、酸化アルミニウム（アル
ミナ）または酸化イットリウム（イットリア）などを用いればよい。また、誘電体板２８
０９の表面に、さらに別の保護層が形成されていてもよい。保護層としては、酸化マグネ
シウム、酸化チタン、酸化クロム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、
酸化シリコン、酸化アルミニウムまたは酸化イットリウムなどを用いればよい。誘電体板
２８０９は、後述する高密度プラズマ２８１０の特に高密度領域に曝されることになるた
め、保護層を設けることで損傷を緩和することができる。その結果、処理時のパーティク
ルの増加などを抑制することができる。
高周波発生器２８０３では、例えば、０．３ＧＨｚ以上３．０ＧＨｚ以下、０．７ＧＨ
ｚ以上１．１ＧＨｚ以下、または２．２ＧＨｚ以上２．８ＧＨｚ以下のマイクロ波を発生
させる機能を有する。高周波発生器２８０３で発生させたマイクロ波は、導波管２８０４
を介してモード変換器２８０５に伝わる。モード変換器２８０５では、ＴＥモードとして
伝わったマイクロ波がＴＥＭモードに変換される。そして、マイクロ波は、導波管２８０
７を介してスロットアンテナ板２８０８に伝わる。スロットアンテナ板２８０８は、複数
のスロット孔が設けられており、マイクロ波は該スロット孔および誘電体板２８０９を通
過する。そして、誘電体板２８０９の下方に電界を生じさせ、高密度プラズマ２８１０を
生成することができる。高密度プラズマ２８１０には、ガス供給源２８０１から供給され
たガス種に応じたイオンおよびラジカルが存在する。例えば、酸素ラジカルまたは窒素ラ
ジカルなどが存在する。
このとき、高密度プラズマ２８１０で生成されたイオンおよびラジカルによって、基板
２８１１上の膜などを改質することができる。なお、高周波電源２８１６を用いて、基板
２８１１側にバイアスを印加すると好ましい場合がある。高周波電源２８１６には、例え
ば、１３．５６ＭＨｚ、２７．１２ＭＨｚなどの周波数のＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕ
ｅｎｃｙ）電源を用いればよい。基板側にバイアスを印加することで、高密度プラズマ２
８１０中のイオンを基板２８１１上の膜などの開口部の奥まで効率よく到達させることが
できる。
例えば、チャンバー２７０６ｂでは、ガス供給源２８０１から酸素を導入することで高
密度プラズマ２８１０を用いた酸素ラジカル処理を行い、チャンバー２７０６ｃでは、ガ
ス供給源２８０１から窒素を導入することで高密度プラズマ２８１０を用いた窒素ラジカ
ル処理を行うことができる。
次に、チャンバー２７０６ａおよびチャンバー２７０６ｄについて図２２に示す断面模
式図を用いて説明する。
チャンバー２７０６ａおよびチャンバー２７０６ｄは、例えば、被処理物に電磁波の照
射を行うことが可能なチャンバーである。なお、チャンバー２７０６ａと、チャンバー２
７０６ｄと、は電磁波の種類が異なるのみである。そのほかの構成については共通する部
分が多いため、以下ではまとめて説明を行う。
チャンバー２７０６ａおよびチャンバー２７０６ｄは、一または複数のランプ２８２０
と、基板ステージ２８２５と、ガス導入口２８２３と、排気口２８３０と、を有する。ま
た、チャンバー２７０６ａおよびチャンバー２７０６ｄの外などには、ガス供給源２８２
１と、バルブ２８２２と、真空ポンプ２８２８と、バルブ２８２９と、が設けられる。
ガス供給源２８２１は、バルブ２８２２を介してガス導入口２８２３に接続している。
真空ポンプ２８２８は、バルブ２８２９を介して排気口２８３０に接続している。ランプ
２８２０は、基板ステージ２８２５と向かい合って配置されている。基板ステージ２８２
５は、基板２８２４を保持する機能を有する。また、基板ステージ２８２５は、内部に加
熱機構２８２６を有し、基板２８２４を加熱する機能を有する。
ランプ２８２０としては、例えば、可視光または紫外光などの電磁波を放射する機能を
有する光源を用いればよい。例えば、波長１０ｎｍ以上２５００ｎｍ以下、５００ｎｍ以
上２０００ｎｍ以下、または４０ｎｍ以上３４０ｎｍ以下にピークを有する電磁波を放射
する機能を有する光源を用いればよい。
例えば、ランプ２８２０としては、ハロゲンランプ、メタルハライドランプ、キセノン
アークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなど
の光源を用いればよい。
例えば、ランプ２８２０から放射される電磁波は、その一部または全部が基板２８２４
に吸収されることで基板２８２４上の膜などを改質することができる。例えば、欠陥の生
成もしくは低減、または不純物の除去などができる。なお、基板２８２４を加熱しながら
行うと、効率よく、欠陥の生成もしくは低減、または不純物の除去などができる。
または、例えば、ランプ２８２０から放射される電磁波によって、基板ステージ２８２
５を発熱させ、基板２８２４を加熱してもよい。その場合、基板ステージ２８２５の内部
に加熱機構２８２６を有さなくてもよい。
真空ポンプ２８２８は、真空ポンプ２８１７についての記載を参照する。また、加熱機
構２８２６は、加熱機構２８１３についての記載を参照する。また、ガス供給源２８２１
は、ガス供給源２８０１についての記載を参照する。
以上の製造装置を用いることで、被処理物への不純物の混入を抑制しつつ、膜の改質な
どが可能となる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態４）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装
置の回路の一例について説明する。
＜回路＞
以下では、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例
について説明する。
＜ＣＭＯＳインバータ＞
図２３（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型の
トランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭ
ＯＳインバータの構成を示している。
＜半導体装置の構造＞
図２４は、図２３（Ａ）に対応する半導体装置の断面図である。図２４に示す半導体装
置は、トランジスタ２２００と、トランジスタ２１００と、を有する。また、トランジス
タ２１００は、トランジスタ２２００の上方に配置する。なお、トランジスタ２１００と
して、図９（Ａ）（Ｂ）に示したトランジスタ２０を用いた例を示しているが、本発明の
一態様に係る半導体装置は、これに限定されるものではない。上述の実施の形態において
記載したトランジスタをトランジスタ２１００として用いることができる。よって、トラ
ンジスタ２１００については、適宜上述したトランジスタについての記載を参酌する。
図２４に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである
。トランジスタ２２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中
の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
トランジスタ２２００において、領域４７２ａおよび領域４７２ｂは、ソース領域およ
びドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機
能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導
電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。
即ち、導電体４５４に印加する電位によって、領域４７２ａと領域４７２ｂとの間の導通
・非導通を制御することができる。
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、
または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜
鉛、酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板４５０
として単結晶シリコン基板を用いる。
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。た
だし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用
いても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与
する不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であって
も構わない。
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、
トランジスタ２２００のオン特性を向上させることができる。
領域４７２ａおよび領域４７２ｂは、ｐ型の導電型を付与する不純物を有する領域であ
る。このようにして、トランジスタ２２００はｐチャネル型トランジスタを構成する。
なお、トランジスタ２２００は、領域４６０などによって隣接するトランジスタと分離
される。領域４６０は、絶縁性を有する領域である。
図２４に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電
体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８
ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導
電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９
６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、
絶縁体４８９と、絶縁体４９０と、絶縁体４９１と、絶縁体４９２と、絶縁体４９３と、
絶縁体４９４と、を有する。
絶縁体４６４は、トランジスタ２２００上に配置する。また、絶縁体４６６は、絶縁体
４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体
４８９は、絶縁体４６８上に配置する。また、トランジスタ２１００は、絶縁体４８９上
に配置する。また、絶縁体４９３は、トランジスタ２１００上に配置する。また、絶縁体
４９４は、絶縁体４９３上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導
電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、
導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開
口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電
体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開
口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが
埋め込まれている。
また、絶縁体４８９は、トランジスタ２１００のチャネル形成領域と重なる開口部と、
導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、
開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込ま
れている。
導電体４７４ａは、トランジスタ２１００のゲート電極としての機能を有しても構わな
い。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ２１
００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７
４ａとトランジスタ２１００のゲート電極としての機能を有する導電体５０４とを電気的
に接続しても構わない。こうすることで、トランジスタ２１００のオン電流を大きくする
ことができる。また、パンチスルー現象を抑制することができるため、トランジスタ２１
００の飽和領域における電気特性を安定にすることができる。なお、導電体４７４ａは上
記実施の形態の導電体１０２に相当するため、詳細については導電体１０２の記載を参酌
することができる。
また、絶縁体４９０は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開
口部と、を有する。なお、絶縁体４９０は上記実施の形態の絶縁体１０３に相当するため
、詳細については絶縁体１０３の記載を参酌することができる。上記実施の形態に記載し
たように、開口部を除いて導電体４７４ａ乃至４７４ｃの上を覆うように絶縁体４９０を
設けることにより、絶縁体４９１から導電体４７４ａ乃至４７４ｃが酸素を引き抜くこと
を防ぐことができる。これにより、絶縁体４９１からトランジスタ２１００の酸化物半導
体に効果的に酸素を供給することができる。
また、絶縁体４９１は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開
口部と、を有する。なお、絶縁体４９１は上記実施の形態の絶縁体１０４に相当するため
、詳細については絶縁体１０４の記載を参酌することができる。
上記実施の形態に示したように、絶縁体４９１の水、水素の含有量を低減することによ
り、トランジスタ２１００の酸化物半導体に欠陥準位が形成されるのを抑制することがで
きる。これにより、トランジスタ２１００の電気特性を安定させることができる。
また、このような、水、水素が低減された絶縁体は絶縁体４９１だけでなく、他の絶縁
体に用いてもよい。例えば、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３
などに用いてもよい。
また、図２４においては、トランジスタ２０における絶縁体１０５、絶縁体１０１に相
当する絶縁体を図示していないが、もちろんこれらを設ける構成としてもよい。例えば、
絶縁体４６８と絶縁体４８９の間に絶縁体１０１に相当する絶縁体を設けてもよいし、絶
縁体４８９と絶縁体４９０の間に絶縁体１０５に相当する絶縁体を設けてもよい。特に、
絶縁体４６８と絶縁体４８９の間に絶縁体１０１に相当する、水、水素などをブロックす
る機能を有する絶縁体を設け、上記のように絶縁体４９１の水、水素の含有量を低減する
ことにより、トランジスタ２１００の酸化物半導体に欠陥準位が形成されるのをさらに抑
制することができる。
また、絶縁体４９２は、トランジスタ２１００のソース電極またはドレイン電極の一方
である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１０
０のソース電極またはドレイン電極の他方である導電体５１６ａに達する開口部と、トラ
ンジスタ２１００のゲート電極である導電体５０４に達する開口部と、導電体４７４ｃに
達する開口部と、を有する。なお、絶縁体４９２は上記実施の形態の絶縁体１１６に相当
するため、詳細については絶縁体１１６の記載を参酌することができる。
また、絶縁体４９３は、トランジスタ２１００のソース電極またはドレイン電極の一方
である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１０
０のソース電極またはドレイン電極の他方である導電体５１６ａに達する開口部と、トラ
ンジスタ２１００のゲート電極である導電体５０４に達する開口部と、導電体４７４ｃに
達する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６
ｂ、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口
部は、さらにトランジスタ２１００などの構成要素のいずれかが有する開口部を介する場
合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂおよび導電
体４９６ｄに達する開口部と、導電体４９６ｃに達する開口部と、を有する。また、開口
部には、それぞれ導電体４９８ａ、導電体４９８ｂまたは導電体４９８ｃが埋め込まれて
いる。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３および絶縁
体４９４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミ
ニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジ
ルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、
または積層で用いればよい。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３または絶縁
体４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を
有することが好ましい。トランジスタ２１００の近傍に、水素などの不純物および酸素を
ブロックする機能を有する絶縁体を配置することによって、トランジスタ２１００の電気
特性を安定にすることができる。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホ
ウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素
、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジ
ム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ
、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７４ａ、導電体４７４ｂ
、導電体４７４ｃ、導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ、導電体４９６ｄ
、導電体４９８ａ、導電体４９８ｂおよび導電体４９８ｃとしては、例えば、ホウ素、窒
素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバル
ト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニ
ウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単
層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウム
を含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウ
ム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、図２５に示す半導体装置は、図２４に示した半導体装置のトランジスタ２２００
の構造が異なるのみである。よって、図２５に示す半導体装置については、図２４に示し
た半導体装置の記載を参酌する。具体的には、図２５に示す半導体装置は、トランジスタ
２２００がＦｉｎ型である場合を示している。トランジスタ２２００をＦｉｎ型とするこ
とにより、実効上のチャネル幅が増大することによりトランジスタ２２００のオン特性を
向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、
トランジスタ２２００のオフ特性を向上させることができる。
また、図２６に示す半導体装置は、図２４に示した半導体装置のトランジスタ２２００
の構造が異なるのみである。よって、図２６に示す半導体装置については、図２４に示し
た半導体装置の記載を参酌する。具体的には、図２６に示す半導体装置は、トランジスタ
２２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。図２６に
は、絶縁体４５２によって領域４５６が半導体基板４５０と分離されている構造を示す。
半導体基板４５０としてＳＯＩ基板を用いることによって、パンチスルー現象などを抑制
することができるためトランジスタ２２００のオフ特性を向上させることができる。なお
、絶縁体４５２は、半導体基板４５０を絶縁体化させることによって形成することができ
る。例えば、絶縁体４５２としては、酸化シリコンを用いることができる。
図２４乃至図２６に示した半導体装置は、半導体基板を用いてｐチャネル型トランジス
タを作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮
小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャ
ネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製し
た場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くするこ
とができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型
トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロート
レンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル
型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを
高くすることができる場合がある。
＜ＣＭＯＳアナログスイッチ＞
また図２３（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２
７に示す。
図２７（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２
の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、
トランジスタ３３００としては、上述のトランジスタ２１００と同様のトランジスタを用
いることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３
３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジ
スタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり
記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、また
はリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半
導体装置となる。
図２７（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的
に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続され
る。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気
的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続され
ている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース
、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３
００５は容量素子３４００の電極の他方と電気的に接続されている。
図２７（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能と
いう特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能で
ある。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、ト
ランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とす
る。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および
容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トラ
ンジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異な
る二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。
）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジ
スタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とする
ことにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって
保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を
与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配
線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジス
タ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電
荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００
のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌ
より低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００
を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したが
って、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることに
より、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦ
ＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（
＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦ
ＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜
Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このた
め、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読
み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情
報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノ
ードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような
電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモ
リセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセ
ルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態
」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えるこ
とで所望のメモリセルの情報のみを読み出せる構成とすればよい。
なお、上記においては、２種類の電荷をノードＦＧに保持する例について示したが、本
発明に係る半導体装置はこれに限られるものではない。例えば、半導体装置のノードＦＧ
に３種類以上の電荷を保持できる構成としてもよい。このような構成とすることにより、
当該半導体装置を多値化して記憶容量の増大を図ることができる。
＜記憶装置１の構造＞
図２８は、図２７（Ａ）に対応する半導体装置の断面図である。図２８に示す半導体装
置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有す
る。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上
方に配置する。なお、トランジスタ３３００としては、上述したトランジスタ２１００に
ついての記載を参照する。また、トランジスタ３２００としては、図２４に示したトラン
ジスタ２２００についての記載を参照する。なお、図２４では、トランジスタ２２００が
ｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチ
ャネル型トランジスタであっても構わない。
図２８に示すトランジスタ３２００は、半導体基板４５０を用いたトランジスタである
。トランジスタ３２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中
の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
図２８に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電
体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８
ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導
電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９
６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、
絶縁体４８９と、絶縁体４９０と、絶縁体４９１と、絶縁体４９２と、絶縁体４９３と、
絶縁体４９４と、を有する。
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体
４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体
４８９は、絶縁体４６８上に配置する。また、トランジスタ３３００は、絶縁体４８９上
に配置する。また、絶縁体４９３は、トランジスタ３３００上に配置する。また、絶縁体
４９４は、絶縁体４９３上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導
電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、
導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開
口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電
体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開
口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが
埋め込まれている。
また、絶縁体４８９は、トランジスタ３３００のチャネル形成領域と重なる開口部と、
導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、
開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込ま
れている。
導電体４７４ａは、トランジスタ３３００のボトムゲート電極としての機能を有しても
構わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジス
タ３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電
体４７４ａとトランジスタ３３００のトップゲート電極である導電体５０４とを電気的に
接続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくするこ
とができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３０
０の飽和領域における電気特性を安定にすることができる。
また、絶縁体４９０は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開
口部と、を有する。なお、絶縁体４９０は上記実施の形態の絶縁体１０３に相当するため
、詳細については絶縁体１０３の記載を参酌することができる。上記実施の形態に記載し
たように、開口部を除いて導電体４７４ａ乃至４７４ｃの上を覆うように絶縁体４９０を
設けることにより、絶縁体４９１から導電体４７４ａ乃至４７４ｃが酸素を引き抜くこと
を防ぐことができる。これにより、絶縁体４９１からトランジスタ３３００の酸化物半導
体に効果的に酸素を供給することができる。
また、絶縁体４９１は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開
口部と、を有する。なお、絶縁体４９１は上記実施の形態の絶縁体１０４に相当するため
、詳細については絶縁体１０４の記載を参酌することができる。
上記実施の形態に示したように、絶縁体４９１の水、水素の含有量を低減することによ
り、トランジスタ２１００の酸化物半導体に欠陥準位が形成されるのを抑制することがで
きる。これにより、トランジスタ２１００の電気特性を安定させることができる。
また、このような、水、水素が低減された絶縁体は絶縁体４９１だけでなく、他の絶縁
体に用いてもよい。例えば、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３
などに用いてもよい。
また、図２４においては、トランジスタ２０における絶縁体１０５、絶縁体１０１に相
当する絶縁体を図示していないが、もちろんこれらを設ける構成としてもよい。例えば、
絶縁体４６８と絶縁体４８９の間に絶縁体１０１に相当する絶縁体を設けてもよいし、絶
縁体４８９と絶縁体４９０の間に絶縁体１０５に相当する絶縁体を設けてもよい。特に、
絶縁体４６８と絶縁体４８９の間に絶縁体１０１に相当する、水、水素などをブロックす
る機能を有する絶縁体を設け、上記のように絶縁体４９１の水、水素の含有量を低減する
ことにより、トランジスタ３３００の酸化物半導体に欠陥準位が形成されるのをさらに抑
制することができる。
また、絶縁体４９２は、トランジスタ３３００のソース電極またはドレイン電極の一方
である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３０
０のソース電極またはドレイン電極の他方である導電体５１６ａと絶縁体５１１を介して
重なる導電体５１４に達する開口部と、トランジスタ３３００のゲート電極である導電体
５０４に達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方
である導電体５１６ａを通って、導電体４７４ｃに達する開口部と、を有する。なお、絶
縁体４９２は上記実施の形態の絶縁体１１６に相当するため、詳細については絶縁体１１
６の記載を参酌することができる。
また、絶縁体４９３は、トランジスタ３３００のソース電極またはドレイン電極の一方
である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３０
０のソース電極またはドレイン電極の他方である導電体５１６ａと絶縁体５１１を介して
重なる導電体５１４に達する開口部と、トランジスタ３３００のゲート電極である導電体
５０４に達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方
である導電体５１６ａを通って、導電体４７４ｃに達する開口部と、を有する。また、開
口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９
６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ３３００な
どの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂに達する開
口部と、導電体４９６ｃに達する開口部と、を有する。また、開口部には、それぞれ導電
体４９８ａ、導電体４９８ｂまたは導電体４９８ｃが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３または絶縁
体４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を
有することが好ましい。トランジスタ３３００の近傍に、水素などの不純物および酸素を
ブロックする機能を有する絶縁体を配置することによって、トランジスタ３３００の電気
特性を安定にすることができる。
トランジスタ３２００のソースまたはドレインは、導電体４８０ｂと、導電体４７８ｂ
と、導電体４７６ａと、導電体４７４ｂと、導電体４９６ｃと、を介してトランジスタ３
３００のソース電極またはドレイン電極の一方である導電体５１６ｂと電気的に接続する
。また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、
導電体４７８ｃと、導電体４７６ｂと、導電体４７４ｃと、導電体４９６ｄと、を介して
トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと電
気的に接続する。
容量素子３４００は、トランジスタ３３００のソース電極またはドレイン電極の他方で
ある導電体５１６ａと、導電体５１４と、絶縁体５１１と、を有する。なお、絶縁体５１
１は、トランジスタ３３００のゲート絶縁体として機能する絶縁体と同一工程を経て形成
できるため、生産性を高めることができて好ましい場合がある。また、導電体５１４とし
て、トランジスタ３３００のゲート電極として機能する導電体５０４と同一工程を経て形
成した層を用いると、生産性を高めることができて好ましい場合がある。
そのほかの構造については、適宜図２４などについての記載を参酌することができる。
なお、図２９に示す半導体装置は、図２８に示した半導体装置のトランジスタ３２００
の構造が異なるのみである。よって、図２９に示す半導体装置については、図２８に示し
た半導体装置の記載を参酌する。具体的には、図２９に示す半導体装置は、トランジスタ
３２００がＦｉｎ型である場合を示している。Ｆｉｎ型であるトランジスタ３２００につ
いては、図２５に示したトランジスタ２２００の記載を参照する。なお、図２５では、ト
ランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トラン
ジスタ３２００がｎチャネル型トランジスタであっても構わない。
また、図３０に示す半導体装置は、図２８に示した半導体装置のトランジスタ３２００
の構造が異なるのみである。よって、図３０に示す半導体装置については、図２８に示し
た半導体装置の記載を参酌する。具体的には、図３０に示す半導体装置は、トランジスタ
３２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。ＳＯＩ基
板である半導体基板４５０に設けられたトランジスタ３２００については、図２６に示し
たトランジスタ２２００の記載を参照する。なお、図２６では、トランジスタ２２００が
ｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチ
ャネル型トランジスタであっても構わない。
＜記憶装置２＞
図２７（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図２７（Ａ）
に示した半導体装置と異なる。この場合も図２７（Ａ）に示した半導体装置と同様の動作
により情報の書き込みおよび保持動作が可能である。
図２７（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジ
スタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４０
０とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その
結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容
量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によっ
て、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第
３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３
の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ
×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量
素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとする
と、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×
Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（
＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこ
とができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたト
ランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタ
を駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適
用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッ
シュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能と
なるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない
場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶
内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起
こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の
注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化とい
った問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリ
で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装
置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行
われるため、高速な動作が可能となる。
＜記憶装置３＞
図２７（Ａ）に示す半導体装置（記憶装置）の変形例について、図３１に示す回路図を
用いて説明する。
図３１に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量
素子４５００及び容量素子４６００と、を有する。ここでトランジスタ４１００は、上述
のトランジスタ３２００と同様のトランジスタを用いることができ、トランジスタ４２０
０乃至４４００は、上述のトランジスタ３３００と同様のトランジスタを用いることがで
きる。なお、図３１に示す半導体装置は、図３１では図示を省略したが、マトリクス状に
複数設けられる。図３１に示す半導体装置は、配線４００１、配線４００３、配線４００
５乃至４００９に与える信号又は電位に従って、データ電圧の書き込み、読み出しを制御
することができる。
トランジスタ４１００のソース又はドレインの一方は、配線４００３に接続される。ト
ランジスタ４１００のソース又はドレインの他方は、配線４００１に接続される。なお図
３１では、トランジスタ４１００の導電型をｐチャネル型として示すが、ｎチャネル型で
もよい。
図３１に示す半導体装置は、２つのデータ保持部を有する。例えば第１のデータ保持部
は、ノードＦＧ１に接続されるトランジスタ４４００のソース又はドレインの一方、容量
素子４６００の一方の電極、及びトランジスタ４２００のソース又はドレインの一方の間
で電荷を保持する。また、第２のデータ保持部は、ノードＦＧ２に接続されるトランジス
タ４１００のゲート、トランジスタ４２００のソース又はドレインの他方、トランジスタ
４３００のソース又はドレインの一方、及び容量素子４５００の一方の電極の間で電荷を
保持する。
トランジスタ４３００のソース又はドレインの他方は、配線４００３に接続される。ト
ランジスタ４４００のソース又はドレインの他方は、配線４００１に接続される。トラン
ジスタ４４００のゲートは、配線４００５に接続される。トランジスタ４２００のゲート
は、配線４００６に接続される。トランジスタ４３００のゲートは、配線４００７に接続
される。容量素子４６００の他方の電極は、配線４００８に接続される。容量素子４５０
０の他方の電極は、配線４００９に接続される。
トランジスタ４２００乃至４４００は、データ電圧の書き込みと電荷の保持を制御する
スイッチとしての機能を有する。なおトランジスタ４２００乃至４４００は、非導通状態
においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いら
れることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸
化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトラ
ンジスタは、オフ電流が低い、シリコンを有するトランジスタと重ねて作製できる等の利
点がある。なお図３１では、トランジスタ４２００乃至４４００の導電型をｎチャネル型
として示すが、ｐチャネル型でもよい。
トランジスタ４２００及びトランジスタ４３００と、トランジスタ４４００とは、酸化
物半導体を用いたトランジスタであっても別層に設けることが好ましい。すなわち、図３
１に示す半導体装置は、図３１に示すように、トランジスタ４１００を有する第１の層４
０２１と、トランジスタ４２００及びトランジスタ４３００を有する第２の層４０２２と
、トランジスタ４４００を有する第３の層４０２３と、で構成されることが好ましい。ト
ランジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体
装置の小型化を図ることができる。
次いで、図３１に示す半導体装置への情報の書き込み動作について説明する。
最初に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の書き込み動作（以下
、書き込み動作１とよぶ。）について説明する。なお、以下において、ノードＦＧ１に接
続されるデータ保持部に書きこむデータ電圧をＶＤ１とし、トランジスタ４１００の閾値
電圧をＶｔｈとする。
書き込み動作１では、配線４００３をＶＤ１とし、配線４００１を接地電位とした後に
、電気的に浮遊状態とする。また配線４００５、４００６をハイレベルにする。また配線
４００７乃至４００９をローレベルにする。すると、電気的に浮遊状態にあるノードＦＧ
２の電位が上昇し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４
００１の電位が上昇する。またトランジスタ４４００、トランジスタ４２００が導通状態
となる。そのため、配線４００１の電位の上昇につれて、ノードＦＧ１、ＦＧ２の電位が
上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でゲートとソースとの間
の電圧（Ｖｇｓ）がトランジスタ４１００の閾値電圧Ｖｔｈになると、トランジスタ４１
００を流れる電流が小さくなる。そのため、配線４００１、ノードＦＧ１、ＦＧ２の電位
の上昇は止まり、ＶＤ１からＶｔｈだけ下がった「ＶＤ１−Ｖｔｈ」で一定となる。
つまり、配線４００３に与えたＶＤ１は、トランジスタ４１００に電流が流れることで
、配線４００１に与えられ、ノードＦＧ１、ＦＧ２の電位が上昇する。電位の上昇によっ
て、ノードＦＧ２の電位が「ＶＤ１−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓ
がＶｔｈとなるため、電流が止まる。
次に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、
書き込み動作２とよぶ。）について説明する。なお、ノードＦＧ２に接続されるデータ保
持部に書きこむデータ電圧をＶＤ２として説明する。
書き込み動作２では、配線４００１をＶＤ２とし、配線４００３を接地電位とした後に
、電気的に浮遊状態とする。また配線４００７をハイレベルにする。また配線４００５、
４００６、４００８、４００９をローレベルにする。トランジスタ４３００を導通状態と
して配線４００３をローレベルにする。そのため、ノードＦＧ２の電位もローレベルにま
で低下し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００３の
電位が上昇する。またトランジスタ４３００が導通状態となる。そのため、配線４００３
の電位の上昇につれて、ノードＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、
トランジスタ４１００でＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ
４１００を流れる電流が小さくなる。そのため、配線４００３、ノードＦＧ２の電位の上
昇は止まり、ＶＤ２からＶｔｈだけ下がった「ＶＤ２−Ｖｔｈ」で一定となる。
つまり、配線４００１に与えたＶＤ２は、トランジスタ４１００に電流が流れることで
、配線４００３に与えられ、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノー
ドＦＧ２の電位が「ＶＤ２−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈ
となるため、電流が止まる。このとき、ノードＦＧ１の電位は、トランジスタ４２００、
４４００共に非導通状態であり、書き込み動作１で書きこんだ「ＶＤ１−Ｖｔｈ」が保持
される。
図３１に示す半導体装置では、複数のデータ保持部にデータ電圧を書きこんだのち、配
線４００９をハイレベルにして、ノードＦＧ１、ＦＧ２の電位を上昇させる。そして、各
トランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持す
る。
以上説明したノードＦＧ１、ＦＧ２へのデータ電圧の書き込み動作によって、複数のデ
ータ保持部にデータ電圧を保持させることができる。なお書きこまれる電位として、「Ｖ
Ｄ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデ
ータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデー
タを保持する場合、１６値の「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を取り得る。
次いで、図３１に示す半導体装置からの情報の読み出し動作について説明する。
最初に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の読み出し動作（以下
、読み出し動作１とよぶ。）について説明する。
読み出し動作１では、プリチャージを行ってから電気的に浮遊状態とした、配線４００
３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９を
ローレベルとして、電気的に浮遊状態にあるノードＦＧ２の電位を「ＶＤ２−Ｖｔｈ」と
する。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流
が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電
位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００
のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流
が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ２−Ｖｔｈ
」からＶｔｈだけ大きい値である「ＶＤ２」となる。この配線４００３の電位は、ノード
ＦＧ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデ
ータ電圧はＡ／Ｄ変換を行い、ノードＦＧ２に接続されるデータ保持部のデータを取得す
る。
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレ
ベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が
流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ２」となる。トラ
ンジスタ４１００では、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとな
るため、電流が止まる。そして、配線４００３には、書き込み動作２で書きこんだ「ＶＤ
２」が読み出される。
ノードＦＧ２に接続されるデータ保持部のデータを取得したら、トランジスタ４３００
を導通状態として、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」を放電させる。
次に、ノードＦＧ１に保持される電荷をノードＦＧ２に分配し、ノードＦＧ１に接続さ
れるデータ保持部のデータ電圧を、ノードＦＧ２に接続されるデータ保持部に移す。ここ
で、配線４００１、４００３をローレベルとする。配線４００６をハイレベルにする。ま
た、配線４００５、配線４００７乃至４００９をローレベルにする。トランジスタ４２０
０が導通状態となることで、ノードＦＧ１の電荷が、ノードＦＧ２との間で分配される。
ここで、電荷の分配後の電位は、書きこんだ電位「ＶＤ１−Ｖｔｈ」から低下する。そ
のため、容量素子４６００の容量値は、容量素子４５００の容量値よりも大きくしておく
ことが好ましい。あるいは、ノードＦＧ１に書きこむ電位「ＶＤ１−Ｖｔｈ」は、同じデ
ータを表す電位「ＶＤ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量
値の比を変えること、予め書きこむ電位を大きくしておくことで、電荷の分配後の電位の
低下を抑制することができる。電荷の分配による電位の変動については、後述する。
次に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、
読み出し動作２とよぶ。）について説明する。
読み出し動作２では、プリチャージを行ってから電気的に浮遊状態とした、配線４００
３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９は
、プリチャージ時にハイレベルとして、その後ローレベルとする。配線４００９をローレ
ベルとすることで、電気的に浮遊状態にあるノードＦＧ２を電位「ＶＤ１−Ｖｔｈ」とす
る。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が
流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位
の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００の
Ｖｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が
小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ１−Ｖｔｈ」
からＶｔｈだけ大きい値である「ＶＤ１」となる。この配線４００３の電位は、ノードＦ
Ｇ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデー
タ電圧はＡ／Ｄ変換を行い、ノードＦＧ１に接続されるデータ保持部のデータを取得する
。以上が、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作である
。
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレ
ベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が
流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ１」となる。トラ
ンジスタ４１００では、ノードＦＧ２の「ＶＤ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとな
るため、電流が止まる。そして、配線４００３には、書き込み動作１で書きこんだ「ＶＤ
１」が読み出される。
以上説明したノードＦＧ１、ＦＧ２からのデータ電圧の読み出し動作によって、複数の
データ保持部からデータ電圧を読み出すことができる。例えば、ノードＦＧ１及びノード
ＦＧ２にそれぞれ４ビット（１６値）のデータを保持することで計８ビット（２５６値）
のデータを保持することができる。また、図３１においては、第１の層４０２１乃至第３
の層４０２３からなる構成としたが、さらに層を形成することによって、半導体装置の面
積を増大させず記憶容量の増加を図ることができる。
なお読み出される電位は、書きこんだデータ電圧よりＶｔｈだけ大きい電圧として読み
出すことができる。そのため、書き込み動作で書きこんだ「ＶＤ１−Ｖｔｈ」や「ＶＤ２
−Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセル
あたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づける
ことができるため、データの信頼性に優れたものとすることができる。
また、図３２に図３１に対応する半導体装置の断面図を示す。図３２に示す半導体装置
は、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００及び容量素子
４６００と、を有する。ここで、トランジスタ４１００は第１の層４０２１に形成され、
トランジスタ４２００、４３００、及び容量素子４５００は第２の層４０２２に形成され
、トランジスタ４４００及び容量素子４６００は第３の層４０２３に形成される。
ここで、トランジスタ４２００乃至４４００としてはトランジスタ３３００の記載を、
トランジスタ４１００としてはトランジスタ３２００の記載を参酌することができる。ま
た、その他の配線、絶縁体等についても適宜図２８の記載を参酌することができる。
なお、図２８に示す半導体装置の容量素子３４００では導電層を基板に対して平行に設
けて容量を形成する構成としたが、容量素子４５００、４６００では、トレンチ状に導電
層を設けて、容量を形成する構成としている。このような構成とすることで、同じ占有面
積であっても大きい容量値を確保することができる。
＜記憶装置４＞
図２７（Ｃ）に示す半導体装置は、トランジスタ３５００、第６の配線３００６を有す
る点で図２７（Ａ）に示した半導体装置と異なる。この場合も図２７（Ａ）に示した半導
体装置と同様の動作により情報の書き込みおよび保持動作が可能である。また、トランジ
スタ３５００としては上記のトランジスタ３２００と同様のトランジスタを用いればよい
。
第６の配線３００６は、トランジスタ３５００のゲートと電気的に接続され、トランジ
スタ３５００のソース、ドレインの一方はトランジスタ３２００のドレインと電気的に接
続され、トランジスタ３５００のソース、ドレインの他方は第３の配線３００３と電気的
に接続される。
図３３は、図２７（Ｃ）に示す半導体装置の断面図の一例を示す。図３４は、図３３に
示すＢ１−Ｂ２方向と概略垂直なＢ３−Ｂ４方向の断面の一例を示す。図３３及び図３４
に示す、図２７（Ｃ）に示す半導体装置は、層１６２７乃至層１６３１の５つの層を有す
る。層１６２７はトランジスタ３２００、トランジスタ３５００、トランジスタ３６００
を有する。層１６２８及び層１６２９はトランジスタ３３００を有する。
層１６２７は、基板１４００と、基板１４００上のトランジスタ３２００、トランジス
タ３５００、トランジスタ３６００と、トランジスタ３２００等の上の絶縁体１４６４と
、プラグ１５４１等のプラグを有する。プラグ１５４１等は例えばトランジスタ３２００
等のゲート電極、ソース電極またはドレイン電極等に接続する。プラグ１５４１は、絶縁
体１４６４を埋めるように形成されることが好ましい。
トランジスタ３２００、トランジスタ３５００、トランジスタ３６００については、ト
ランジスタ２２００の記載を参酌することができる。
絶縁体１４６４として例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化
アルミニウムなどを用いればよい。
絶縁体１４６４はスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶ
Ｄ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法などにより形成することができる
。特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆
性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、
熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
また、絶縁体１４６４として、炭化窒化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｏｎｉｔ
ｒｉｄｅ）、酸化炭化シリコン（ｓｉｌｉｃｏｎ ｏｘｙｃａｒｂｉｄｅ）などを用いる
ことができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰ
ＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（
Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、ＢＰＳＧ等
は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセスキオキ
サン）等を塗布法を用いて形成してもよい。
絶縁体１４６４は単層でもよく、複数の材料を積層して用いてもよい。
ここで、図３３には絶縁体１４６４を絶縁体１４６４ａと、絶縁体１４６４ａ上の絶縁
体１４６４ｂとの２層とする例を示す。
絶縁体１４６４ａは、トランジスタ３２００の領域１４７６、トランジスタ３２００等
のゲートとして機能する導電体１４５４等との密着性や、被覆性がよいことが好ましい。
絶縁体１４６４ａの一例として、ＣＶＤ法で形成した窒化シリコンを用いることができ
る。ここで絶縁体１４６４ａは水素を有すると好ましい場合がある。絶縁体１４６４ａが
水素を有することにより、基板１４００が有する欠陥等を低減し、トランジスタ３２００
等の特性を向上させる場合がある。例えば基板１４００としてシリコンを有する材料を用
いた場合には、水素によりシリコンのダングリングボンド等の欠陥を終端することができ
る。
ここで導電体１４５４等の絶縁体１４６４ａの下の導電体と、導電体１５１１等の絶縁
体１４６４ｂ上に形成される導電体との間に形成される寄生容量は小さいことが好ましい
。よって、絶縁体１４６４ｂは誘電率が低いことが好ましい。絶縁体１４６４ｂは、トラ
ンジスタ３２００などのゲート絶縁体として機能する絶縁体１４６２よりも誘電率が低い
ことが好ましい。また、絶縁体１４６４ｂは、絶縁体１４６４ａよりも誘電率が低いこと
が好ましい。例えば、絶縁体１４６４ｂの比誘電率は４未満が好ましく、３未満がより好
ましい。また例えば、絶縁体１４６４ｂの比誘電率は、絶縁体１４６４ａの比誘電率の０
．７倍以下が好ましく、０．６倍以下がより好ましい。
ここで一例として、絶縁体１４６４ａに窒化シリコンを、絶縁体１４６４ｂにＵＳＧを
用いることができる。
ここで、絶縁体１４６４ａおよび絶縁体１５８１ａ等に窒化シリコンや、炭化窒化シリ
コンなどの銅の透過性の低い材料を用いることにより、導電体１５１１等に銅を用いた場
合に、絶縁体１４６４ａおよび絶縁体１５８１ａ等の上下の層への銅の拡散を抑制できる
場合がある。
また、例えば導電体１５１１ａに覆われていない導電体１５１１ｂの上面から、絶縁体
１５８４等を介して上層に銅などの不純物が拡散する可能性がある。よって、導電体１５
１１ｂ上の絶縁体１５８４は、銅などの不純物の透過性が低い材料を用いることが好まし
い。例えば、絶縁体１５８４を、絶縁体１５８１ａおよび絶縁体１５８１ｂの積層構造の
ように積層構造とすればよい。
層１６２８は、絶縁体１５８１と、絶縁体１５８１上の絶縁体１５８４と、絶縁体１５
８４上の絶縁体１５７１と、絶縁体１５７１上の絶縁体１５８５と、を有する。また、絶
縁体１４６４上の導電体１５１１等と、導電体１５１１等に接続するプラグ１５４３等と
、絶縁体１５７１上の導電体１５１３と、を有する。導電体１５１１は絶縁体１５８１に
埋め込まれるように形成されることが好ましい。プラグ１５４３等は絶縁体１５８４およ
び絶縁体１５７１に埋め込まれるように形成されることが好ましい。導電体１５１３は、
絶縁体１５８５に埋め込まれるように形成されることが好ましい。
また、層１６２８は、導電体１４１３を有してもよい。導電体１４１３は、絶縁体１５
８５に埋め込まれるように形成されることが好ましい。
絶縁体１５８４および絶縁体１５８５として例えば、酸化シリコン、酸化窒化シリコン
、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸
化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体１５８４および絶縁体１５８５は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、
ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法などによ
り形成することができる。特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法に
よって成膜すると、被覆性を向上させることができるため好ましい。さらにテトラエトキ
シシラン（ＴＥＯＳ：Ｓｉ（ＯＣ２Ｈ５）４）を成膜ガスとして用いて成膜することが好
ましく、加熱しながら成膜することがより好ましい。このように絶縁体１５８４、絶縁体
１５８５などを成膜することにより、膜中の水素濃度を低減することができる。なお、加
熱する場合、比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）
で加熱することが好ましい。また、このように膜中の水素濃度を低減した絶縁体を他の層
間絶縁膜として用いてもよい。
なおプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ
法が好ましい。
また、１５８４および絶縁体１５８５として、炭化シリコン、炭化窒化シリコン（ｓｉ
ｌｉｃｏｎ ｃａｒｂｏｎｉｔｒｉｄｅ）、酸化炭化シリコン（ｓｉｌｉｃｏｎ ｏｘｙ
ｃａｒｂｉｄｅ）などを用いることができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａ
ｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等を用いること
ができる。ＵＳＧ、ＢＰＳＧ等は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば
、ＨＳＱ（水素シルセスキオキサン）等を塗布法を用いて形成してもよい。
絶縁体１５８４および絶縁体１５８５は単層でもよく、複数の材料を積層して用いても
よい。
絶縁体１５８１は複数の層を積層して形成してもよい。例えば図３３に示すように、絶
縁体１５８１は絶縁体１５８１ａと、絶縁体１５８１ａ上の絶縁体１５８１ｂの２層とし
てもよい。
またプラグ１５４３は、絶縁体１５７１上に凸部を有する。
導電体１５１１、導電体１５１３、導電体１４１３、プラグ１５４３等として、金属材
料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。例えば、
アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、ニオブ、
モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする
合金を単層構造または積層構造として用いることができる。また、窒化タングステン、窒
化モリブデン、窒化チタンなどの金属窒化物を用いることができる。
ここで、導電体１５１１、導電体１５１３等の導電体は図２７（Ｃ）に示す半導体装置
の配線として機能することが好ましい。よって、これらの導電体を、配線、あるいは配線
層と呼ぶ場合がある。また、これらの導電体間は、プラグ１５４３等のプラグで接続され
ることが好ましい。
絶縁体１５８１は、絶縁体１４６４の記載を参照すればよい。また、絶縁体１５８１は
単層でもよく、複数の材料を積層して用いてもよい。ここで、図３３には絶縁体１５８１
を絶縁体１５８１ａと、絶縁体１５８１ａ上の絶縁体１５８１ｂとの２層とする例を示す
。絶縁体１５８１ａおよび絶縁体１５８１ｂに用いることのできる材料や、形成方法につ
いてはそれぞれ、絶縁体１４６４ａおよび絶縁体１４６４ｂに用いることのできる材料や
形成方法の記載を参照することができる。
絶縁体１５８１ａの一例として、ＣＶＤ法で形成した窒化シリコンを用いることができ
る。ここで、図２７（Ｃ）に示す半導体装置が有する半導体素子、例えばトランジスタ３
３００等において、水素が該半導体素子に拡散することにより該半導体素子の特性が低下
する場合がある。よって絶縁体１５８１ａとして水素の脱離量が少ない膜を用いることが
好ましい。水素の脱離量は、例えば昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅ
ｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。
絶縁体１５８１ａの水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲に
おいて、水素原子に換算した脱離量が例えば５×１０２０ａｔｏｍｓ／ｃｍ３以下、好ま
しくは２×１０２０ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０２０ａｔｏｍｓ／
ｃｍ３以下である。または、絶縁体１５８１ａは、水素原子に換算した脱離量は、絶縁膜
の面積あたりで例えば５×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは２×１０１５ａ
ｔｏｍｓ／ｃｍ２以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ２以下であればよ
い。
また、このような水素の脱離量が少ない窒化シリコンは、絶縁体１５８１ａだけでなく
、図３３に示す絶縁体１５８１ａより上の層の絶縁体に用いてもよい。また、上記窒化シ
リコンに代えて、上記実施の形態に示す、水素、水が低減された絶縁体１０４と同様の絶
縁体を用いてもよい。
また絶縁体１５８１ｂは、絶縁体１５８１ａよりも誘電率が低いことが好ましい。例え
ば、絶縁体１５８１ｂの比誘電率は４未満が好ましく、３未満がより好ましい。また例え
ば、絶縁体１５８１ｂの比誘電率は、絶縁体１５８１ａの比誘電率の０．７倍以下が好ま
しく、０．６倍以下がより好ましい。
絶縁体１５７１は不純物の透過性が低い絶縁性材料を用いて形成することが好ましい。
例えば、絶縁体１５７１は酸素の透過性が低いことが好ましい。また例えば、絶縁体１５
７１は水素の透過性が低いことが好ましい。また例えば、絶縁体１５７１は水の透過性が
低いことが好ましい。
絶縁体１５７１として例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸
化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、窒化シリコン等を単層または積層で用
いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸
化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イッ
トリウム、酸化ジルコニウム、酸化ガリウムを添加してもよい。またはこれらの絶縁体を
窒化処理して酸化窒化物としてもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン
または窒化シリコンを積層して用いてもよい。特に、酸化アルミニウムは水や水素に対す
るバリア性に優れているため好ましい。
また、絶縁体１５７１として例えば、炭化シリコン、炭化窒化シリコン、酸化炭化シリ
コンなどを用いてもよい。
絶縁体１５７１は水や水素の透過性が低い材料の層に、他の絶縁材料を含む層を積層さ
せて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む層、金属酸化物
を含む層などを積層させて用いてもよい。
ここで例えば、図２７（Ｃ）に示す半導体装置が絶縁体１５７１を有することにより、
導電体１５１３、導電体１４１３等が有する元素が、絶縁体１５７１およびその下層（絶
縁体１５８４、絶縁体１５８１、層１６２７等）へ拡散することを抑制できる。
ここで絶縁体１５７１の誘電率が絶縁体１５８４よりも高い場合には、絶縁体１５７１
の膜厚は絶縁体１５８４の膜厚よりも小さいことが好ましい。ここで絶縁体１５８４の比
誘電率は例えば、絶縁体１５７１の比誘電率の好ましくは０．７倍以下、より好ましくは
０．６倍以下である。また例えば、絶縁体１５７１の膜厚は好ましくは５ｎｍ以上２００
ｎｍ以下、より好ましくは５ｎｍ以上６０ｎｍ以下であり、絶縁体１５８４の膜厚は好ま
しくは３０ｎｍ以上８００ｎｍ以下、より好ましくは５０ｎｍ以上５００ｎｍ以下である
。また、例えば絶縁体１５７１の膜厚は絶縁体１５８４の膜厚の３分の１以下であること
が好ましい。
層１６２９は、トランジスタ３３００と、プラグ１５４４およびプラグ１５４４ｂ等の
プラグと、を有する。プラグ１５４４およびプラグ１５４４ｂ等のプラグは、層１６２８
が有する導電体１５１３や、トランジスタ３３００が有するゲート電極、ソース電極また
はドレイン電極と接続する。トランジスタ３３００の構成は上記トランジスタ２０、トラ
ンジスタ２１００などの記載を参酌することができる。
トランジスタ３３００は、導電体１４１３、絶縁体１５７１ａ、絶縁体１４０２、導電
体１４１６ａ、導電体１４１６ｂ、導電体１４０４、絶縁体１４０８、絶縁体１５９１を
有している。導電体１４１３は導電体１０２、絶縁体１５７１ａは絶縁体１０３、絶縁体
１４０２は絶縁体１０４、導電体１４１６ａは導電体１０８ａ、導電体１４１６ｂは導電
体１０８ｂ、導電体１４０４は導電体１１４、絶縁体１４０８は絶縁体１１６、絶縁体１
５９１は絶縁体１１８を参酌することができる。
また、図７６及び図７７に示すように、トランジスタ２０における絶縁体１０５に相当
する絶縁体１４０２ａを設ける構成としてもよい。なお、図７６及び図７７は、図３３及
び図３４に対応しており、絶縁体１４０２ａが設けられている点においてのみ図３３及び
図３４と異なる。例えば、絶縁体１５８５と絶縁体１５７１ａの間に絶縁体１４０２ａを
設けてもよい。ここで、絶縁体１４０２ａ、絶縁体１５７１ａ及び絶縁体１４０２におい
て、絶縁体１５７１ａが電子捕獲領域を有すると好ましい。絶縁体１４０２ａおよび絶縁
体１４０２が電子の放出を抑制する機能を有するとき、絶縁体１５７１ａに捕獲された電
子は、負の固定電荷のように振舞う。したがって、絶縁体１５７１ａに電子を注入するこ
とにより、トランジスタ３３００のしきい値電圧を変化させることができる。絶縁体１５
７１ａへの電子の注入は、導電体１４１３にプラスまたはマイナスの電位を印加すること
で行うことができる。
また、導電体１４１３に電位を印加する時間、または／および印加する電位によって、
電子の注入量を調整することができるため、トランジスタのしきい値電圧を所望の値とす
ることができる。導電体１４１３に印加する電位は、絶縁体１４０２ａにおいてトンネル
電流が流れる程度とすればよく、例えば、２０Ｖ以上６０Ｖ以下、好ましくは２４Ｖ以上
５０Ｖ以下、さらに好ましくは３０Ｖ以上４５Ｖ以下の電位を印加すればよい。電位の印
加時間は、例えば、０．１秒以上、２０秒以下、好ましくは０．２秒以上１０秒以下の範
囲とすればよい。
上記実施の形態と同様に、絶縁体１５７１とトランジスタ２０の絶縁体１０６ａに相当
する絶縁体の間に設けられる絶縁体の積層膜（本実施の形態においては、絶縁体１５８５
、絶縁体１４０２ａ、絶縁体１５７１ａ、絶縁体１４０２の積層膜）に含まれる水、また
は水素の量が少ないことが好ましい。上述のように、絶縁体１５７１を水、水素をブロッ
クする機能を有する絶縁体とすると、トランジスタ２０の絶縁体１０６ａ及び半導体１０
６ｂとなる酸化物を成膜するときに、当該酸化物に供給される水、水素は、絶縁体１５８
５、絶縁体１４０２ａ、絶縁体１５７１ａ、絶縁体１４０２に含まれるものである。この
ため、当該酸化物を成膜するときに、絶縁体１５８５、絶縁体１４０２ａ、絶縁体１５７
１ａ及び絶縁体１４０２の積層膜、その中でも特に絶縁体１４０２に含まれる水、または
水素の量が十分少なければ、当該酸化物に水または水素が供給されるのを低減することが
できる。
また、導電体１４１６ａおよび導電体１４１６ｂは、その上面に接して形成されるプラ
グ１５４４ｂが有する元素の透過性が低い材料を有することが好ましい。
また、導電体１４１６ａおよび導電体１４１６ｂを積層膜としてもよい。ここで一例と
して、導電体１４１６ａおよび導電体１４１６ｂを第１の層および第２の層の積層とする
。ここで酸化物半導体層の上に第１の層を形成し、第１の層上に第２の層を形成する。第
１の層として例えばタングステンを用い、第２の層として例えば窒化タンタルを用いる。
ここでプラグ１５４４ｂ等として例えば銅を用いる。銅は抵抗が小さく、プラグや配線等
の導電体として用いることが好ましい。一方、銅は拡散しやすく、トランジスタの半導体
層やゲート絶縁膜等へ拡散することによりトランジスタ特性を低下させる場合がある。こ
こで導電体１４１６ａおよび導電体１４１６ｂが窒化タンタルを有することにより、プラ
グ１５４４ｂ等が有する銅が酸化物半導体層へ拡散することを抑制できる場合がある。
本発明の一態様の図２７（Ｃ）に示す半導体装置は、プラグや配線等が半導体素子の特
性低下を招く元素および化合物を有する場合に、該元素や化合物が半導体素子へ拡散する
ことを抑制する構造を有することが好ましい。
層１６３０は、絶縁体１５９２と、導電体１５１４等の導電体と、プラグ１５４５等の
プラグと、を有する。プラグ１５４５等は、導電体１５１４等の導電体と接続する。
層１６３１は、容量素子３４００と、を有する。容量素子３４００は、導電体１５１６
と、導電体１５１７と、絶縁体１５７２と、を有する。絶縁体１５７２は、導電体１５１
６と導電体１５１７で挟まれる領域を有する。また、層１６３１は、絶縁体１５９４と、
導電体１５１７上のプラグ１５４７を有することが好ましい。プラグ１５４７は絶縁体１
５９４に埋め込まれるように形成されることが好ましい。また、層１６３１は、層１６３
０が有するプラグに接続する導電体１５１６ｂと、導電体１５１６ｂ上のプラグ１５４７
ｂを有することが好ましい。
また層１６３１は、プラグ１５４７やプラグ１５４７ｂに接続する、配線層を有しても
よい。図３３に示す例では、配線層はプラグ１５４７やプラグ１５４７ｂに接続する導電
体１５１８等と、導電体１５１８上のプラグ１５４８と、絶縁体１５９５と、プラグ１５
４８上の導電体１５１９と、導電体１５１９上の絶縁体１５９９とを有する。プラグ１５
４８は絶縁体１５９５に埋め込まれるように形成されることが好ましい。また、絶縁体１
５９９は、導電体１５１９上に開口部を有する。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態５）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した撮像装置
の一例について説明する。
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
図３５（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像
装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺
回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ
列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する
。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ
複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有
する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０お
よび周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合があ
る。例えば、周辺回路２６０は周辺回路の一部といえる。
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光
Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変
換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に形成しても
よい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。な
お、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９
０のいずれか一以上を省略してもよい。
また、図３５（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画
素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向およ
び列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００に
おける撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの
副画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせ
ることで、カラー画像表示を実現するための情報を取得することができる。
図３６（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。
図３６（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタが
設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域の
光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」とも
いう）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１
２（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとし
て機能させることができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２
３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、
副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２
５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続され
た配線２４８および配線２４９を、それぞれ配線２４８［ｎ］および配線２４９［ｎ］と
記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ
］と記載する。なお、図３６（Ａ）において、ｍ列目の画素２１１が有する副画素２１２
Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を
配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂ
と記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域の光を透過するカラー
フィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有す
る。図３６（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）
に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列
に配置された画素２１１が有する副画素２１２の接続例を示す。図３６（Ｂ）において、
ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがス
イッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、
ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。ま
た、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂ
がスイッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定
されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフ
ィルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画
素２１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが
設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた
副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（
Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加
えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２
１１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素
２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図３６（Ａ）において、赤の波長帯域の光を検出する副画素２１２、緑
の波長帯域の光を検出する副画素２１２、および青の波長帯域の光を検出する副画素２１
２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数
比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または
、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例え
ば、同じ波長帯域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、
撮像装置２００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ
）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用
いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和するこ
とを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像
装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図３７
の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レ
ンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具
体的には、図３７（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２
５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路
２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７
の一部によって遮光されてしまうことがある。したがって、図３７（Ｂ）に示すように光
電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２
０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６
を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供するこ
とができる。
図３７に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成され
た光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を
用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、
セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合
金等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて
、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子
２２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図３６に示す副画素２１２に加
えて、第１のフィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、
を用いて画素を構成する一例について説明する。
図３８（Ａ）、図３８（Ｂ）は、撮像装置を構成する素子の断面図である。図３８（Ａ
）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３
５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３
５２およびトランジスタ３５３、ならびにシリコン基板３００に設けられたフォトダイオ
ード３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７
０および配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード
３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダ
イオード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層
３２０と、層３２０と接して設けられ、トランジスタ３５２およびトランジスタ３５３を
有する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層
３４０を備えている。
なお図３８（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３
５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする
。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保するこ
とができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオー
ド３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３
１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３１０を
省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
なおシリコンを用いたトランジスタのみを用いて画素を構成する場合には、層３３０を
省略すればよい。層３３０を省略した断面図の一例を図３８（Ｂ）に示す。
なお、シリコン基板３００は、ＳＯＩ基板であってもよい。また、シリコン基板３００
に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化ア
ルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を
用いることもできる。
ここで、トランジスタ３５１およびフォトダイオード３６０を有する層３１０と、トラ
ンジスタ３５２およびトランジスタ３５３を有する層３３０と、の間には絶縁体３８０が
設けられる。ただし、絶縁体３８０の位置は限定されない。
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンの
ダングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一
方、トランジスタ３５２およびトランジスタ３５３などの近傍に設けられる絶縁体中の水
素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ
３５２およびトランジスタ３５３などの信頼性を低下させる要因となる場合がある。した
がって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジ
スタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０
を設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジス
タ３５１の信頼性を向上させることができる。さらに、絶縁体３８０より下層から、絶縁
体３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５２およびト
ランジスタ３５３などの信頼性を向上させることができる。
絶縁体３８０としては、例えば、酸素または水素をブロックする機能を有する絶縁体を
用いる。
また、図３８（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、
層３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画
素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図３９（Ａ１）および図３９（Ｂ１）に示すように、撮像装置の一部または全部
を湾曲させてもよい。図３９（Ａ１）は、撮像装置を同図中の一点鎖線Ｘ１−Ｘ２の方向
に湾曲させた状態を示している。図３９（Ａ２）は、図３９（Ａ１）中の一点鎖線Ｘ１−
Ｘ２で示した部位の断面図である。図３９（Ａ３）は、図３９（Ａ１）中の一点鎖線Ｙ１
−Ｙ２で示した部位の断面図である。
図３９（Ｂ１）は、撮像装置を同図中の一点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、
同図中の一点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図３９（Ｂ２）は、
図３９（Ｂ１）中の一点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３９（Ｂ３）は
、図３９（Ｂ１）中の一点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、
撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば
、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型
化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができ
る。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態６）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置など
の半導体装置を含むＣＰＵの一例について説明する。
＜ＣＰＵの構成＞
図４０は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図
である。
図４０に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有
している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ
１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん
、図４０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはそ
の用途によって多種多様な構成を有している。例えば、図４０に示すＣＰＵまたは演算回
路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作する
ような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は
、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信
号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上
記各種回路に供給する。
図４０に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることがで
きる。
図４０に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９
６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素
子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選
択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。
容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが
行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図４１は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一
例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源
遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４
と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有
する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１
２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子
、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２０
０への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには
ＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とす
る。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とす
る。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用
いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）
のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の
端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第
２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３
はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２
の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通
状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースと
ドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソー
スとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力
される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり
、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極の
うちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続
部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電
位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッ
チ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に
接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレイン
の他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの
一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４の
ソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続
される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他
方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と
、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一
対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低
電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができ
る。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる
配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの
他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ
等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２
０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮ
Ｄ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等
を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３お
よびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第
２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第
２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状
態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデー
タに対応する信号が入力される。図４１では、回路１２０１から出力された信号が、トラ
ンジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３
の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は
、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介
して回路１２０１に入力される。
なお、図４１では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースと
ドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して
回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端
子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を
反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に
、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場
合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）から出力される信号を当該ノードに入力することができる。
また、図４１において、記憶素子１２００に用いられるトランジスタのうち、トランジ
スタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１
９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜また
はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素
子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトラ
ンジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外
にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのト
ランジスタは酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成さ
れるトランジスタとすることもできる。
図４１における回路１２０１には、例えばフリップフロップ回路を用いることができる
。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用い
ることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有す
るシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのた
め、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２
００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり
保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（デー
タ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ
動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１
が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジス
タ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再
開された後、容量素子１２０８に保持された信号によって、トランジスタ１２１０の導通
状態、または非導通状態が切り替わり、その状態に応じて信号を回路１２０２から読み出
すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動
していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなど
の記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐ
ことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復
帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、ま
たは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力
を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ
（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ
Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態７）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した表示装置
について、図４２および図４３を用いて説明する。
＜表示装置の構成＞
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素
子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧
によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃ
ｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例と
してＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶
表示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルに
コントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。
また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプ
リント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が
直接実装されたモジュールも全て表示装置に含むものとする。
図４２は、本発明の一態様に係るＥＬ表示装置の一例である。図４２（Ａ）に、ＥＬ表
示装置の画素の回路図を示す。図４２（Ｂ）は、ＥＬ表示装置全体を示す上面図である。
また、図４２（Ｃ）は、図４２（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面であ
る。
図４２（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子
（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しな
くても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接
続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定され
た内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明
細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として
複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない
。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗
素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、
発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当
業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少
なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。
つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定さ
れた発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。
したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一
態様として開示されているものであり、発明の一態様を構成することが可能である。また
は、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様とし
て開示されているものであり、発明の一態様を構成することが可能である。
図４２（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、
容量素子７４２と、発光素子７１９と、を有する。
なお、図４２（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加
することが可能である。逆に、図４２（Ａ）の各ノードにおいて、トランジスタ、スイッ
チ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方
の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電
極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジス
タ７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線
７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお
、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用い
ることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。ま
た、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトラン
ジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７
４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用
することができる。
図４２（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板
７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、Ｆ
ＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回
路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３
５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図４２（Ｃ）は、図４２（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面
図である。
図４２（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７０４ａと、導
電体７０４ａ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１
２ｂ上にあり導電体７０４ａと重なる半導体７０６ａおよび半導体７０６ｂと、半導体７
０６ａおよび半導体７０６ｂと接する導電体７１６ａおよび導電体７１６ｂと、半導体７
０６ｂ上、導電体７１６ａ上および導電体７１６ｂ上の絶縁体７１８ａと、絶縁体７１８
ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあ
り半導体７０６ｂと重なる導電体７１４ａと、を有する構造を示す。なお、トランジスタ
７４１の構造は一例であり、図４２（Ｃ）に示す構造と異なる構造であっても構わない。
したがって、図４２（Ｃ）に示すトランジスタ７４１において、導電体７０４ａはゲー
ト電極としての機能を有し、絶縁体７１２ａおよび絶縁体７１２ｂはゲート絶縁体として
の機能を有し、導電体７１６ａはソース電極としての機能を有し、導電体７１６ｂはドレ
イン電極としての機能を有し、絶縁体７１８ａ、絶縁体７１８ｂおよび絶縁体７１８ｃは
ゲート絶縁体としての機能を有し、導電体７１４ａはゲート電極としての機能を有する。
なお、半導体７０６ａ、７０６ｂは、光が当たることで電気特性が変動する場合がある。
したがって、導電体７０４ａ、導電体７１６ａ、導電体７１６ｂ、導電体７１４ａのいず
れか一以上が遮光性を有すると好ましい。
なお、絶縁体７１８ａおよび絶縁体７１８ｂの界面を破線で表したが、これは両者の境
界が明確でない場合があることを示す。例えば、絶縁体７１８ａおよび絶縁体７１８ｂと
して、同種の絶縁体を用いた場合、観察手法によっては両者の区別が付かない場合がある
。
図４２（Ｃ）には、容量素子７４２として、基板上の導電体７０４ｂと、導電体７０４
ｂ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあ
り導電体７０４ｂと重なる導電体７１６ａと、導電体７１６ａ上の絶縁体７１８ａと、絶
縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１
８ｃ上にあり導電体７１６ａと重なる導電体７１４ｂと、を有し、導電体７１６ａおよび
導電体７１４ｂの重なる領域で、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去され
ている構造を示す。
容量素子７４２において、導電体７０４ｂおよび導電体７１４ｂは一方の電極として機
能し、導電体７１６ａは他方の電極として機能する。
したがって、容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製するこ
とができる。また、導電体７０４ａおよび導電体７０４ｂを同種の導電体とすると好まし
い。その場合、導電体７０４ａおよび導電体７０４ｂは、同一工程を経て形成することが
できる。また、導電体７１４ａおよび導電体７１４ｂを同種の導電体とすると好ましい。
その場合、導電体７１４ａおよび導電体７１４ｂは、同一工程を経て形成することができ
る。
図４２（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である
。したがって、図４２（Ｃ）は表示品位の高いＥＬ表示装置である。なお、図４２（Ｃ）
に示す容量素子７４２は、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くする
ため、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去された構造を有するが、本発明
の一態様に係る容量素子はこれに限定されるものではない。例えば、導電体７１６ａおよ
び導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ｃの一部が除去された構造
を有しても構わない。
トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで
、絶縁体７２０は、トランジスタ７４１のソース電極として機能する導電体７１６ａに達
する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７
８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続してもよい。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。
隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置され
る。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２およ
び導電体７８３の重なる領域が、発光素子７１９となる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説
明する。
図４３（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図４３に示す画素
は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（
液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され
、ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電
気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電
気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお
、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と
、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図４２（Ｂ）の
一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図４３（Ｂ）に示す。図４３（Ｂ）に
おいて、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７
３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体
または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素
子７５２は、容量素子７４２についての記載を参照する。なお、図４３（Ｂ）には、図４
２（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定され
ない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小
さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷が
リークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができ
る。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態
とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい
液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため
、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる
。
トランジスタ７５１および容量素子７５２上には、絶縁体７２１が配置される。ここで
、絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、
導電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジス
タ７５１と電気的に接続する。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２
上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体
７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９
５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７
９７が配置される。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供する
ことができる、または、表示品位の高い表示装置を提供することができる。または、高精
細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光
素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または
様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例
えば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉ
ｔｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子
放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ
）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニ
カル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭ
Ｓ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレー
ション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エ
レクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用
いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的
作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していて
も良い。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素
子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）ま
たはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ
Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表
示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディ
スプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ
）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示
装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射
型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極と
しての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニ
ウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡ
Ｍなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減する
ことができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラフ
ァイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜とし
てもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化
物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。
さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成すること
ができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に
、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜し
てもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、ス
パッタリング法で成膜することも可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態８）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した電子機器
について説明する。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメ
ラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディス
プレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディ
オプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入
れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４４に
示す。
図４４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０
８等を有する。なお、図４４（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表
示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
図４４（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部
９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１
３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられて
いる。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されてお
り、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能であ
る。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体
９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１
３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された
表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタ
ッチパネルを設けることで付加することができる。または、位置入力装置としての機能は
、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加す
ることができる。
図４４（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、
キーボード９２３、ポインティングデバイス９２４等を有する。
図４４（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９
３３等を有する。
図４４（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３
、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレン
ズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられ
ている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されて
おり、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能で
ある。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９
４２との間の角度にしたがって切り替える構成としてもよい。
図４４（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライ
ト９５４等を有する。
なお、本実施の形態において、本発明の一態様について述べた。ただし、本発明の一態
様は、これらに限定されない。つまり、本実施の形態などでは、様々な発明の態様が記載
されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態
様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体
を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては
、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタの
チャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を
有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様
々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースド
レイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリ
コン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、また
は、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によって
は、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタ
のチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体
を有していなくてもよい。
本実施例では、シリコン基板上に、酸化シリコン膜、酸化ハフニウム膜、フッ素を含む
酸化シリコン膜を積層した試料を作製し、ＴＤＳ及びＥＳＲを用いて分析した結果につい
て説明する。ＴＤＳの評価では、フッ素を含む酸化シリコン膜を成膜するときの基板温度
をそれぞれ、３５０℃、４００℃、４４５℃として、３種類の試料１Ａ乃至試料１Ｃを作
製して評価を行った。さらにＥＳＲの評価では、試料１Ａ乃至試料１Ｃと同じ構造の試料
に対して、熱処理を行わない試料１Ａ−１乃至試料１Ｃ−１、４１０℃で熱処理を行った
試料１Ａ−２乃至試料１Ｃ−２、４９０℃で熱処理を行った試料１Ａ−３乃至試料１Ｃ−
３、５５０℃で熱処理を行った試料１Ａ−４乃至試料１Ｃ−４、を作製して評価を行った
。
ＴＤＳの評価に用いた試料の作製方法について説明する。まず、シリコンウェハを熱酸
化し、シリコンウェハ表面に１００ｎｍの酸化シリコン膜を形成した。熱酸化の条件は９
５０℃で４時間であり、熱酸化の雰囲気は、３体積％ＨＣｌを含む酸素雰囲気とした。
次に、酸化シリコン膜上にＡＬＤ法を用いて２０ｎｍの酸化ハフニウム膜を成膜した。
ＡＬＤ法による成膜では、基板温度を２００℃とし、テトラキスジメチルアミドハフニウ
ム（ＴＤＭＡＨ）を含む固体を気化させた原料ガスと、酸化剤としてＯ３ガスを用いた。
次に、酸化ハフニウム膜上にＰＥＣＶＤ法を用いて３０ｎｍのフッ素を含む酸化シリコ
ン膜を成膜した。フッ素を含む酸化シリコン膜の成膜前に、ＳｉＨ４を２００ｓｃｃｍで
２０秒流す前処理を行った。成膜条件は、成膜ガスとしてＳｉＦ４を１．５ｓｃｃｍ、Ｎ
２Ｏを１０００ｓｃｃｍ、Ａｒを１０００ｓｃｃｍ用い、ＲＦ電源周波数を６０ＭＨｚ、
ＲＦ電源パワーを８００Ｗとし、成膜圧力を１３３Ｐａとした。そして、試料１Ａでは基
板温度を３５０℃とし、試料１Ｂでは基板温度を４００℃とし、試料１Ｃでは基板温度を
４４５℃とした。
以上のようにして作製した試料１Ａ乃至１Ｃに、ＴＤＳ分析を行った結果を図４５、図
４６、図４７に示す。なお、当該ＴＤＳ分析においては、水素分子に相当する質量電荷比
ｍ／ｚ＝２の放出量と、水分子に相当する質量電荷比ｍ／ｚ＝１８の放出量と、フッ素原
子に相当する質量電荷比ｍ／ｚ＝１９の放出量と、酸素分子に相当する質量電荷比ｍ／ｚ
＝３２の放出量と、を測定した。図４５（Ａ）、図４６（Ａ）及び図４７（Ａ）に水素の
測定結果を、図４５（Ｂ）、図４６（Ｂ）及び図４７（Ｂ）に水の測定結果を、図４５（
Ｃ）、図４６（Ｃ）及び図４７（Ｃ）にフッ素の測定結果を、図４５（Ｄ）、図４６（Ｄ
）及び図４７（Ｄ）に酸素の測定結果を示す。図４５乃至図４７で横軸は基板の加熱温度
［℃］をとり、縦軸はそれぞれの質量電荷比の放出量に比例する強度をとる。
また、図４５（Ａ）、（Ｂ）、（Ｄ）、図４６（Ａ）、（Ｂ）、（Ｄ）、図４７（Ａ）
、（Ｂ）、（Ｄ）に示すプロファイルから算出される、試料１Ａ乃至試料１Ｃの水素分子
、水分子、酸素分子の放出量を表１に示す。なお、水素分子、水分子、酸素分子の放出量
は、ＴＤＳプロファイルのバックグラウンドの値を最小値として算出した。また、フッ素
を含む酸化シリコンの代わりに、ＰＥＣＶＤ法でＳｉＨ４を用いて基板温度を４００℃と
して酸化シリコンを成膜した参考例１と、ＰＥＣＶＤ法でＳｉＨ４を用いて基板温度を５
００℃として酸化シリコンを成膜した参考例２についても、それぞれの分子の放出量を掲
載している。
Figure 2021101477
表１などに示すように、試料１Ａでは、水素分子放出量が１．２０×１０１５ｍｏｌｅ
ｃｕｌｅｓ／ｃｍ２となり、水分子放出量が１．７８×１０１５ｍｏｌｅｃｕｌｅｓ／ｃ
ｍ２となった。試料１Ｂでは、水素分子放出量が８．５８×１０１４ｍｏｌｅｃｕｌｅｓ
／ｃｍ２となり、水分子放出量が１．２３×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となっ
た。試料１Ｃでは、水素分子放出量が８．２３×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２と
なり、水分子放出量が１．０８×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となった。
ここで、基板温度を４００℃として酸化シリコンを成膜した参考例１では、水素分子放
出量が１．１８×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、水分子放出量が１．４２
×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２となった。これに対して、基板温度を５００℃と
して酸化シリコンを成膜した参考例２では、水素分子放出量が７．０３×１０１４ｍｏｌ
ｅｃｕｌｅｓ／ｃｍ２となり、水分子放出量が３．１９×１０１５ｍｏｌｅｃｕｌｅｓ／
ｃｍ２となった。このように、基板温度５００℃の参考例２では、基板温度４００℃の参
考例１より水素、水の分子放出量、特に水の分子放出量をかなり抑制することができてい
る。
試料１Ａ乃至試料１Ｃでは、基板温度３５０℃乃至４４５℃としたにも関わらず、基板
温度５００℃の参考例２より良好な水分子放出量になった。特に基板温度４００℃の参考
例１と比較すると、試料１Ａ乃至試料１Ｃの水分子放出量は１０分の１程度に、もしくは
それ以上に抑制されており、非常に顕著な効果が見られた。水素分子放出量については、
試料１Ａが基板温度４００℃の参考例１と同程度であったが、試料１Ｂ及び試料１Ｃは基
板温度５００℃の参考例２と同程度であった。ただし、水素分子放出量については参考例
１と参考例２を比較しても水分子放出量ほど大きな差は見られなかった。
このように、本実施例に示す方法を用いて作製した試料１Ａ乃至試料１Ｃは、基板温度
３５０℃乃至４４５℃の比較的低温の条件で成膜したにも関わらず、基板温度５００℃の
条件で成膜した参考例２と同程度に不純物である水又は水素を低減することができた。
以上より、例えば、先の実施の形態に示すトランジスタにおいて、酸化物半導体の下面
に接して設けられ、ゲート絶縁膜として機能する、絶縁体１０５、絶縁体１０３、絶縁体
１０４の積層膜において、ＴＤＳ分析における水素分子の脱離量は、１．２×１０１５ｍ
ｏｌｅｃｕｌｅｓ／ｃｍ２以下とすることが好ましく、９．０×１０１４ｍｏｌｅｃｕｌ
ｅｓ／ｃｍ２以下とすることがより好ましい。同様に、当該積層膜において、ＴＤＳ分析
における水分子の脱離量は、１．４×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下とするこ
とが好ましく、４．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下とすることがより好ま
しく、２．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下とすることがより好ましい。
なお、本実施例においては絶縁体１０５、絶縁体１０３、絶縁体１０４の積層膜を試料
としており、試料１Ａ乃至試料１Ｃの水分子放出量、水素分子放出量は、絶縁体１０４か
ら放出された量に加えて、絶縁体１０５及び絶縁体１０３から放出され絶縁体１０４を貫
通した量である。よって、絶縁体１０４単膜で評価した場合、絶縁体１０４の水分子放出
量、水素分子放出量について、本実施例の積層膜と同程度もしくはそれ以下であることが
推測される。
上述の通り、試料１Ａ乃至試料１Ｃに示す構造の積層膜は、基板温度３５０℃乃至４４
５℃という比較的低い温度でＰＥＣＶＤ法を用いて成膜することができる。そして、この
ように成膜した積層膜においても、上記の通り十分に水、水素などを低減することができ
る。
なお、表１などで示されるように、試料１Ａ乃至試料１Ｃは、ＴＤＳ分析において、酸
素分子の放出が見られる。よって、試料１Ａ乃至試料１Ｃに示す構造の積層膜を酸化物半
導体の下に設けることにより、当該酸化物半導体に酸素を供給することができる。熱処理
時にフッ素を含む酸化シリコン中の酸素がフッ素と置換して、酸素が放出されている（Ｓ
ｉＯ＋Ｆ → ＳｉＦ＋Ｏ）と推察することができる。
なお、試料１Ａ乃至試料１Ｃに示す構造の積層膜では、図４５（Ｃ）、４６（Ｃ）、図
４７（Ｃ）に示すように、ＴＤＳ分析において、フッ素の放出が見られる。
次に、ＥＳＲの評価に用いた試料の作製方法について説明する。まず、上記試料１Ａと
同様の構造である試料１Ａ−１乃至試料１Ａ−４を準備した。同様に、上記試料１Ｂと同
様の構造である試料１Ｂ−１乃至試料１Ｂ−４を準備した。同様に、上記試料１Ｃと同様
の構造である試料１Ｃ−１乃至試料１Ｃ−４を準備した。
次に、試料１Ａ−２、１Ｂ−２、１Ｃ−２に、酸素雰囲気下で４１０℃１時間の加熱処
理を行った。また、試料１Ａ−３、１Ｂ−３、１Ｃ−３に、酸素雰囲気下で４９０℃１時
間の加熱処理を行った。試料１Ａ−４、１Ｂ−４、１Ｃ−４に、酸素雰囲気下で５５０℃
１時間の加熱処理を行った。なお、試料１Ａ−１、１Ｂ−１、１Ｃ−１には加熱処理を行
わなかった。
以上のようにして作製した試料に、ＥＳＲ分析を行った結果を図４８に示す。ＥＳＲ分
析は、測定温度１０Ｋ、マイクロ波電力０．１ｍＷ、周波数９．５６ＧＨｚとして測定を
行った。
本実施例では、上述の構造の積層膜中に、上記実施の形態に記載したＮＯ２が含まれる
か、ＥＳＲ分析を用いて評価した。酸化シリコン中にＮＯ２が含まれると、１００Ｋ以下
のＥＳＲにおいてｇ値が２．０３７以上２．０３９以下の第１の吸収線、ｇ値が２．００
１以上２．００３以下の第２の吸収線、およびｇ値が１．９６４以上１．９６６以下の第
３の吸収線を有するシグナルが観測される場合がある。なお、第１の吸収線および第２の
吸収線の間隔、ならびに第２の吸収線および第３の吸収線の間隔は、ＸバンドのＥＳＲ測
定において約５ｍＴとなる。したがって、窒素酸化物の少ない酸化シリコンは、ＮＯ２に
起因するスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３未満となる。
図４８で横軸は各種試料に対応し、縦軸は上記第１乃至第３の吸収線に対応するシグナ
ルのスピン密度［ｓｐｉｎｓ／ｃｍ３］ををとる。
図４８に示す通り、全ての試料で第１乃至第３の吸収線に対応するシグナルのスピン密
度は大変低く、ほとんどＮＯ２は存在しないとみなすことができる。また、試料１Ａ−１
、試料１Ｂ−１、試料１Ｃ−１、試料１Ｃ−４以外の試料では、スピン密度が検出下限よ
り下となっているので、酸素雰囲気下における加熱処理により、さらに積層膜中のＮＯ２
を低減できる傾向が見られる。
このように、本実施例に示す試料と同じ構造の積層膜を、例えば、上記実施の形態に示
すトランジスタの絶縁体１０５、絶縁体１０３、絶縁体１０４として用いることにより、
絶縁体中のＮＯ２が低減されるため、当該トランジスタに安定した電気特性を与えること
ができる。
本実施例では、本発明の一態様に係るトランジスタとして、酸化物半導体の下面に接し
て設けられ、ゲート絶縁膜として機能する積層膜を、水素の含有量を低減して、試料２Ａ
を作製した。また、比較例として、当該積層膜の水素の含有量の低減を図っていない試料
２Ｂを作製した。そして、試料２Ａ及び試料２Ｂのトランジスタの電気特性と信頼性につ
いて評価を行った。
なお、トランジスタの構成については、図１などを参照することができ、トランジスタ
の作製方法については、図１３乃至図１５などを参照することができる。
まず、基板１００として、厚さが１００ｎｍの酸化シリコンと、厚さが２８０ｎｍの窒
化酸化シリコンと、厚さが３００ｎｍの酸化シリコンと、厚さが３００ｎｍの酸化シリコ
ンと、がこの順に積層されたシリコン基板を準備した。
次に、絶縁体１０１として、スパッタリング法によって厚さが５０ｎｍの酸化アルミニ
ウムを成膜した。
次に、スパッタリング法によって厚さが１５０ｎｍのタングステンを成膜した。次に、
タングステン上にレジストを形成し、該レジストを用いて加工し、導電体１０２を形成し
た。
次に、絶縁体１０５として、ＰＥＣＶＤ法によって厚さが１０ｎｍの酸化シリコンを成
膜した。
次に、絶縁体１０３として、ＡＬＤ法によって厚さが２０ｎｍの酸化ハフニウムを成膜
した。ＡＬＤ法による成膜では、基板温度を２００℃とし、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ）を含む固体を気化させた原料ガスと、酸化剤としてＯ３ガスを用
いた。
次に、絶縁体１０４として、ＰＥＣＶＤ法を用いて厚さが３０ｎｍの酸化シリコンを成
膜した。ここで、試料２Ａでは絶縁体１０４として、成膜ガスにＳｉＦ４を用いてフッ素
を含む酸化シリコンを成膜し、試料２Ｂでは絶縁体１０４として、成膜ガスにＳｉＨ４を
用いて酸化シリコンを成膜した。
試料２Ａでは、フッ素を含む酸化シリコン膜の成膜前に、ＳｉＨ４を２００ｓｃｃｍで
２０秒流す前処理を行った。試料２Ａの絶縁体１０４の成膜条件は、成膜ガスとしてＳｉ
Ｆ４を１．５ｓｃｃｍ、Ｎ２Ｏを１０００ｓｃｃｍ、Ａｒを１０００ｓｃｃｍ用い、ＲＦ
電源周波数を６０ＭＨｚ、ＲＦ電源パワーを８００Ｗとし、成膜圧力を１３３Ｐａとし、
基板温度を４００℃とした。
試料２Ｂの絶縁体１０４の成膜条件は、成膜ガスとしてＳｉＨ４を１ｓｃｃｍ、Ｎ２Ｏ
を８００ｓｃｃｍ用い、ＲＦ電源周波数を６０ＭＨｚ、ＲＦ電源パワーを１５０Ｗとし、
成膜圧力を４０Ｐａとし、基板温度を４００℃とした。
次に、酸素雰囲気下で４１０℃１時間の加熱処理を行った。
次に、絶縁体１０６ａとなる酸化物として、ＤＣスパッタリング法によって厚さが４０
ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜には、
Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］ターゲットを用い、成膜ガスとしてアルゴン
ガス４０ｓｃｃｍおよび酸素ガス５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ（キャノンア
ネルバ製ミニチュアゲージＭＧ−２によって計測した。）とし、成膜電力を５００Ｗとし
、基板温度を２００℃とし、ターゲット−基板間距離を６０ｍｍとした。
次に、半導体１０６ｂとなる酸化物として、ＤＣスパッタリング法によって厚さが２０
ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜には、
Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］ターゲットを用い、成膜ガスとしてアルゴン
ガス３０ｓｃｃｍおよび酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ（キャノン
アネルバ製ミニチュアゲージＭＧ−２によって計測した。）とし、成膜電力を５００Ｗと
し、基板温度を３００℃とし、ターゲット−基板間距離を６０ｍｍとした。
次に、窒素雰囲気下で４００℃１時間の加熱処理を行い、さらに酸素雰囲気下で４００
℃１時間の加熱処理を行った。
次に、導電体１０８ａ、１０８ｂとなる導電体として、ＤＣスパッタリング法によって
厚さが５０ｎｍのタングステンを成膜した。
次に、当該導電体上にレジストを形成し、該レジストを用いて加工し、導電体１０８ａ
および導電体１０８ｂを形成した。
次に、レジスト、導電体１０８ａおよび導電体１０８ｂを用いて、上記酸化物を加工し
、絶縁体１０６ａ及び半導体１０６ｂを形成した。
次に、絶縁体１０６ｃとなる酸化物として、ＤＣスパッタリング法によって厚さが５ｎ
ｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜には、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］ターゲットを用い、成膜ガスとしてアルゴンガ
ス３０ｓｃｃｍおよび酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電
力を５００Ｗとし、基板温度を２００℃とし、ターゲット−基板間距離を６０ｍｍとした
。
次に、絶縁体１１２となる酸化窒化物として、ＰＥＣＶＤ法によって厚さが１３ｎｍの
酸化窒化シリコンを成膜した。
次に、導電体１１４となる導電体として、ＤＣスパッタリング法によって厚さが３０ｎ
ｍの窒化チタンと、厚さが１３５ｎｍのタングステンと、をこの順に成膜した。次に、当
該導電体上にレジストを形成し、該レジストを用いて加工し、導電体１１４を形成した。
次に、レジストを用いて、上記酸化物及び酸化窒化物を加工し、絶縁体１０６ｃ及び絶
縁体１１２を形成した。
次に、絶縁体１１６として、ＲＦスパッタリング法によって厚さが１４０ｎｍの酸化ア
ルミニウムを成膜した。なお、成膜ガスとしてアルゴンガス２５ｓｃｃｍおよび酸素ガス
２５ｓｃｃｍを用い、成膜圧力を０．４Ｐａとし、成膜電力を２５００Ｗとし、基板温度
を２５０℃とし、ターゲット−基板間距離を６０ｍｍとした。
次に、酸素雰囲気下で４００℃１時間の加熱処理を行った。
次に、ＰＥＣＶＤ法によって厚さが３００ｎｍの酸化窒化シリコンを成膜した。
次に、ＤＣスパッタリング法によって厚さが５０ｎｍのチタンと、厚さが２００ｎｍの
アルミニウムと、厚さが５０ｎｍのチタンと、をこの順に成膜した。次にこの膜をレジス
トを用いて加工して導電体１２０ａ及び導電体１２０ｂを形成した。
以上のようにして、チャネル長Ｌが０．１８μｍ、チャネル幅Ｗが０．２７μｍのトラ
ンジスタを作製した。
試料２Ａ及び試料２ＢについてＩｄ−Ｖｇ特性（ドレイン電流−ゲート電圧特性）を測
定した。Ｉｄ−Ｖｇ特性の測定は、バックゲート電圧を０Ｖの条件で行った。他の測定条
件は、ドレイン電圧を０．１Ｖまたは１．８Ｖとし、ゲート電圧を−３．０Ｖから３．０
Ｖまで０．１Ｖステップで掃引させた。
試料２Ａ及び試料２ＢのＩｄ−Ｖｇ特性の測定結果を図４９（Ａ）及び図４９（Ｂ）に
示す。図４９（Ａ）及び図４９（Ｂ）は、横軸にゲート電圧Ｖｇ［Ｖ］、左側の縦軸にド
レイン電流Ｉｄ［Ａ］、右側の縦軸に電界効果移動度μＦＥ［ｃｍ２／Ｖｓ］をとる。ま
た、図４９（Ａ）及び図４９（Ｂ）において、ドレイン電流を実線で示し、電界効果移動
度を破線で示している。
ＳｉＨ４を用いて絶縁体１０４を成膜し、膜中に多くの水分子、水素分子が含まれる試
料２Ｂでは、図４９（Ｂ）に示すように、トランジスタ特性にばらつきが見られ、全体的
にドレイン電流の立ち上がりのゲート電圧がマイナス側にシフトしていた。これに対して
、ＳｉＦ４を用いて絶縁体１０４を成膜し、膜中の水分子、水素分子を低減した試料２Ａ
は、図４９（Ａ）に示すように、良好な電気特性を示している。試料２Ａでは、バックゲ
ート電圧０Ｖ、ドレイン電圧Ｖｄ＝０．１Ｖにおいて、電界効果移動度も３．５ｃｍ２／
Ｖｓと良好な値であり、サブスレッショルドスイング値（Ｓ値）も１２４．２ｍＶ／ｄｅ
ｃと良好な値であった。
次に、試料２Ａのトランジスタのしきい値電圧ＶｔｈおよびＳｈｉｆｔを算出する。
ここで、本明細書におけるしきい値電圧及びＳｈｉｆｔについて説明する。しきい値電
圧は、ゲート電圧Ｖｇ［Ｖ］を横軸、ドレイン電流の平方根Ｉｄ１／２［Ａ］を縦軸とし
てプロットしたＶｇ−Ｉｄ曲線において、曲線上の傾きが最大である点における接線と、
Ｉｄ１／２＝０の直線（すなわちＶｇ軸）との交点におけるゲート電圧と定義する。なお
、ここでは、ドレイン電圧Ｖｄ＝１．８Ｖとして、しきい値電圧を算出する。
また、Ｉｄ−Ｖｇ特性におけるドレイン電流の立ち上がりのゲート電圧をＳｈｉｆｔと
呼ぶ。本明細書におけるＳｈｉｆｔは、ゲート電圧Ｖｇ［Ｖ］を横軸、ドレイン電流Ｉｄ
［Ａ］の対数を縦軸としてプロットしたＶｇ−Ｉｄ曲線において、曲線上の傾きが最大で
ある点における接線と、Ｉｄ＝１．０×１０−１２［Ａ］の直線との交点におけるゲート
電圧と定義する。なお、ここではドレイン電圧Ｖｄ＝１．８Ｖとして、Ｓｈｉｆｔを算出
する。
試料２Ａにおいて、バックゲート電圧０Ｖでは、トランジスタのしきい値電圧は１．１
３Ｖ、Ｓｈｉｆｔは０．１７Ｖであり、トランジスタはバックゲート電圧０Ｖでもノーマ
リーオフの電気特性を示している。
ここで、試料２Ａの絶縁体１０５、絶縁体１０３及び絶縁体１０４の積層膜は、実施例
１の試料１Ａと、試料２Ｂの絶縁体１０５、絶縁体１０３及び絶縁体１０４の積層膜は、
実施例１の参考例１と対応させて作製している。よって、絶縁体１０５、絶縁体１０３及
び絶縁体１０４の積層膜の水分子又は水素分子の放出量、特に水分子の放出量を、上記実
施例に記載した範囲とすることにより、良好なトランジスタ特性が得られることが示され
た。さらに、当該トランジスタの作製工程における加熱温度は４００℃程度であったが、
良好なトランジスタ特性が得られることが示された。
以上の結果から、酸化物半導体の下面に接して設けられる絶縁体１０４を、ＰＥＣＶＤ
法においてＳｉＦ４を用いて成膜し、絶縁体１０４中の水、水素などを低減することによ
り、絶縁体１０４から水、水素などが半導体１０６ｂなどに供給されて欠陥準位が形成さ
れるのを低減できることが示唆される。このように欠陥準位密度が低減された酸化物半導
体を用いることにより、安定した電気特性を有するトランジスタを提供することができる
。
次に、試料２Ａの作製における、絶縁体１０４成膜後の加熱処理の温度と、半導体１０
６ｂとなる酸化物を成膜した後の加熱処理の温度を条件分けして試料２Ａ−１乃至試料２
Ａ−３を作製し、作製した各基板の面内２５点において、Ｓｈｉｆｔのばらつきについて
調べた。ここで、試料２Ａ−１では、絶縁体１０４成膜後の加熱処理の温度を５５０℃と
し、半導体１０６ｂとなる酸化物を成膜した後の加熱処理の温度を５５０℃とした。また
、試料２Ａ−２では、絶縁体１０４成膜後の加熱処理の温度を４９０℃とし、半導体１０
６ｂとなる酸化物を成膜した後の加熱処理の温度を４５０℃とした。また、試料２Ａ−３
では、絶縁体１０４成膜後の加熱処理の温度を４１０℃とし、半導体１０６ｂとなる酸化
物を成膜した後の加熱処理の温度を４００℃とした。つまり、試料２Ａ−３は、上記試料
２Ａと同じ条件で熱処理を行った。
結果を図５０に示す。図５０は、横軸は試料２Ａ−１乃至試料２Ａ−３を示しており、
縦軸はＳｈｉｆｔ［Ｖ］をとる。
図５０に示すように、試料２Ａ−１乃至試料２Ａ−３は全て基板面内でのＳｈｉｆｔの
ばらつきが小さい。特に試料２Ａと同じく熱処理の温度が比較的小さい試料２Ａ−３も、
熱処理の温度が高い試料２Ａ−１、試料２Ａ−２と同程度のＳｈｉｆｔのばらつきであっ
た。
次に、各種ストレス試験に対する試料２Ａの電気特性の変動を測定した。
図５１（Ａ）にプラスゲートＢＴ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験
の結果を示す。なお、以下のストレス試験では基板温度１５０℃で行う。プラスゲートＢ
Ｔストレス試験では、まず、バックゲート電圧を０Ｖ、ドレイン電圧を０．１Ｖまたは１
．８Ｖとし、ゲート電圧を−３．０Ｖから３．０Ｖまで０．１Ｖステップで掃引させるこ
とでストレス試験前のＩｄ−Ｖｇ特性を測定する。次に、ドレイン電圧を０Ｖ、バックゲ
ート電圧を０Ｖとし、ゲート電圧として３．３Ｖを１時間印加してストレス試験後のＩｄ
−Ｖｇ特性を測定した。なお、測定は、ストレス印加後、１００秒、３００秒、６００秒
、１０００秒、３０分、１時間後に行い、以下においては、ストレス印加後１時間後の値
を記載している。図５１（Ａ）に示すように、１時間のプラスゲートＢＴストレス試験前
後のＳｈｉｆｔの変動値（ΔＳｈｉｆｔ）は小さく、０．１９Ｖであった。
また、同様の条件で、ストレス印加後、６００秒、１時間、５時間、１２時間後に測定
を行った、プラスゲートＢＴストレス試験の結果を、図７８（Ａ）に示す。１２時間後に
測定したΔＳｈｉｆｔは０．２９Ｖであり、１時間後に測定したΔＳｈｉｆｔより若干大
きくなっていた。
図５１（Ｂ）にマイナスゲートＢＴストレス試験の結果を示す。なお、以下のストレス
試験では基板温度１５０℃で行う。マイナスゲートＢＴストレス試験では、まず、バック
ゲート電圧を０Ｖ、ドレイン電圧を０．１Ｖまたは１．８Ｖとし、ゲート電圧を−３．０
Ｖから３．０Ｖまで０．１Ｖステップで掃引させることでストレス試験前のＩｄ−Ｖｇ特
性を測定する。次に、ドレイン電圧を０Ｖ、バックゲート電圧を０Ｖとし、ゲート電圧と
して−３．３Ｖを１時間印加してストレス試験後のＩｄ−Ｖｇ特性を測定した。なお、測
定は、ストレス印加後、１００秒、３００秒、６００秒、１０００秒、３０分、１時間後
に行い、以下においては、ストレス印加後１時間後の値を記載している。図５１（Ｂ）に
示すように、１時間のマイナスゲートＢＴストレス試験前後のΔＳｈｉｆｔは小さく、０
．１３Ｖであった。
また、同様の条件で、ストレス印加後、６００秒、１時間、５時間、１２時間後に測定
を行った、マイナスゲートＢＴストレス試験の結果を、図７８（Ｂ）に示す。１２時間後
に測定したΔＳｈｉｆｔは０．１５Ｖであり、１時間後に測定したΔＳｈｉｆｔとほぼ変
わらなかった。
図５１（Ｃ）にプラスドレインＢＴストレス試験の結果を示す。なお、以下のストレス
試験では基板温度１５０℃で行う。プラスドレインＢＴストレス試験では、まず、バック
ゲート電圧を０Ｖ、ドレイン電圧を０．１Ｖまたは１．８Ｖとし、ゲート電圧を−３．０
Ｖから３．０Ｖまで０．１Ｖステップで掃引させることでストレス試験前のＩｄ−Ｖｇ特
性を測定する。次に、ゲート電圧を０Ｖ、バックゲート電圧を０Ｖとし、ドレイン電圧と
して１．８Ｖを１時間印加してストレス試験後のＩｄ−Ｖｇ特性を測定した。なお、測定
は、ストレス印加後、１００秒、３００秒、６００秒、１０００秒、３０分、１時間後に
行い、以下においては、ストレス印加後１時間後の値を記載している。図５１（Ｃ）に示
すように、１時間のプラスドレインＢＴストレス試験前後のΔＳｈｉｆｔは小さく、０．
０１Ｖであった。
また、同様の条件で、ストレス印加後、６００秒、１時間、５時間、１２時間後に測定
を行った、プラスドレインＢＴストレス試験の結果を、図７８（Ｃ）に示す。１２時間後
に測定したΔＳｈｉｆｔは−０．０１であり、１時間後に測定したΔＳｈｉｆｔとほぼ変
わらなかった。
図５１（Ｄ）にマイナスバックゲートＢＴストレス試験の結果を示す。なお、以下のス
トレス試験では基板温度１５０℃で行う。マイナスバックゲートＢＴストレス試験では、
まず、バックゲート電圧を−５Ｖ、ドレイン電圧を０．１Ｖまたは１．８Ｖとし、ゲート
電圧を−３．０Ｖから３．０Ｖまで０．１Ｖステップで掃引させることでストレス試験前
のＩｄ−Ｖｇ特性を測定する。次に、ドレイン電圧を０Ｖ、ゲート電圧を０Ｖとし、バッ
クゲート電圧として−５Ｖを１時間印加してストレス試験後のＩｄ−Ｖｇ特性を測定した
。なお、測定は、ストレス印加後、１００秒、３００秒、６００秒、１０００秒、３０分
、１時間後に行い、以下においては、ストレス印加後１時間後の値を記載している。図５
１（Ｄ）に示すように、１時間のマイナスバックゲートＢＴストレス試験前後のΔＳｈｉ
ｆｔは小さく、０．０２Ｖであった。
また、同様の条件で、ストレス印加後、６００秒、１時間、５時間、１２時間後に測定
を行った、マイナスバックゲートＢＴストレス試験の結果を、図７８（Ｄ）に示す。１２
時間後に測定したΔＳｈｉｆｔは０．０５Ｖであり、１時間後に測定したΔＳｈｉｆｔと
ほぼ変わらなかった。
以上に示すように、酸化物半導体の下面に接して設けられる絶縁体１０４を、ＰＥＣＶ
Ｄ法においてＳｉＦ４を用いて成膜し、絶縁体１０４中の水、水素などを低減しても、各
種ストレス試験によるトランジスタの電気特性の変動は小さかった。よって、本実施例に
示す構成とすることにより、信頼性の高いトランジスタを提供することができる。
また、試料２Ａの絶縁体１０５、絶縁体１０３及び絶縁体１０４の積層膜は、実施例１
の試料１Ａと、試料２Ｂの絶縁体１０５、絶縁体１０３及び絶縁体１０４の積層膜は、実
施例１の参考例１と対応させて作製している。よって、絶縁体１０５、絶縁体１０３及び
絶縁体１０４の積層膜の水分子又は水素分子の放出量、特に水分子の放出量を、上記実施
例１に記載した範囲とすることにより、トランジスタの信頼性が良好になることが示され
た。さらに、当該トランジスタの作製工程における加熱温度は４００℃程度であったが、
良好なトランジスタ特性が得られることが示された。
本実施例では、シリコン基板上に、酸化シリコン膜を成膜し、その上にＳｉＨ４とＳｉ
Ｆ４を導入してフッ素を含む酸化シリコン膜を成膜した試料を作製し、ＴＤＳ及びＳＩＭ
Ｓを用いて分析した結果について説明する。本実施例においては、試料３Ａ−１乃至試料
３Ａ−８としてＳｉＦ４を流量１．５ｓｃｃｍで固定し、ＳｉＨ４の流量を条件分けした
試料を作製した。また、試料３Ｂ−１乃至試料３Ｂ−８としてＳｉＦ４を流量１０ｓｃｃ
ｍで固定し、ＳｉＨ４の流量を条件分けした試料を作製した。
試料３Ａ−１乃至試料３Ａ−８、試料３Ｂ−１乃至試料３Ｂ−８の作製方法について説
明する。まず、シリコンウェハを熱酸化し、シリコンウェハ表面に１００ｎｍの酸化シリ
コン膜を形成した。熱酸化の条件は９５０℃で４時間であり、熱酸化の雰囲気は、３体積
％ＨＣｌを含む酸素雰囲気とした。
次に、酸化シリコン膜上にＰＥＣＶＤ法を用いて３００ｎｍのフッ素を含む酸化シリコ
ン膜を成膜した。成膜条件は、成膜ガスとしてＮ２Ｏを１０００ｓｃｃｍ、Ａｒを１００
０ｓｃｃｍ用い、ＲＦ電源周波数を６０ＭＨｚ、ＲＦ電源パワーを８００Ｗとし、成膜圧
力を１３３Ｐａ、基板温度を４００℃とした。そして、試料３Ａ−１乃至試料３Ａ−８に
おいてはＳｉＦ４を１．５ｓｃｃｍとし、試料３Ｂ−１乃至試料３Ｂ−８においてはＳｉ
Ｆ４を１０ｓｃｃｍとした。さらに、試料３Ａ−１及び試料３Ｂ−１ではＳｉＨ４を０ｓ
ｃｃｍ、試料３Ａ−２及び試料３Ｂ−２ではＳｉＨ４を０．２ｓｃｃｍ、試料３Ａ−３及
び試料３Ｂ−３ではＳｉＨ４を１ｓｃｃｍ、試料３Ａ−４及び試料３Ｂ−４ではＳｉＨ４
を２ｓｃｃｍ、試料３Ａ−５及び試料３Ｂ−５ではＳｉＨ４を４ｓｃｃｍ、試料３Ａ−６
及び試料３Ｂ−６ではＳｉＨ４を８ｓｃｃｍ、試料３Ａ−７及び試料３Ｂ−７ではＳｉＨ
４を１０ｓｃｃｍ、試料３Ａ−８及び試料３Ｂ−８ではＳｉＨ４を２０ｓｃｃｍ、とした
。
以上のようにして作製した試料３Ａ−１乃至試料３Ａ−８、及び試料３Ｂ−１乃至試料
３Ｂ−８についてフッ素を含む酸化シリコン膜の成膜速度を算出した結果を図５２に示す
。図５２で横軸はそれぞれの試料におけるＳｉＨ４の流量［ｓｃｃｍ］をとり、縦軸はそ
れぞれの試料における成膜速度［ｎｍ／ｍｉｎ］をとる。
図５２に示す通り、試料３Ａ−１乃至試料３Ａ−８、及び試料３Ｂ−１乃至試料３Ｂ−
８において、ＳｉＨ４流量を増加させることにより、成膜速度が増加する傾向が見える。
ただし、ＳｉＨ４の流量が同じ試料で比較すると、試料３Ｂ−１乃至試料３Ｂ−８の方が
試料３Ａ−１乃至試料３Ａ−８より成膜速度が若干大きくなっていた。この成膜速度の差
は、ＳｉＨ４の流量が大きくなるにつれて顕著になっていた。
試料３Ａ−１乃至試料３Ａ−８、及び試料３Ｂ−１乃至試料３Ｂ−８に、ＴＤＳ分析を
行った結果を図５５乃至図５８に示す。なお、当該ＴＤＳ分析においては、水素分子に相
当する質量電荷比ｍ／ｚ＝２の放出量と、水分子に相当する質量電荷比ｍ／ｚ＝１８の放
出量を測定した。試料３Ａ−１乃至試料３Ａ−８のＴＤＳ評価については、図５５（Ａ）
乃至（Ｈ）に水素の測定結果を、図５６（Ａ）乃至（Ｈ）に水の測定結果を示す。試料３
Ｂ−１乃至試料３Ｂ−８のＴＤＳ評価については、図５７（Ａ）乃至（Ｈ）に水素の測定
結果を、図５８（Ａ）乃至（Ｈ）に水の測定結果を示す。図５５乃至図５８で横軸は基板
の加熱温度［℃］をとり、縦軸はそれぞれの質量電荷比の放出量に比例する強度をとる。
また、図５５及び図５７に示す水素の測定結果から算出される、試料３Ａ−１乃至試料
３Ａ−８、及び試料３Ｂ−１乃至試料３Ｂ−８における水素分子の放出量を図５３に示す
。ここで、図５３（Ａ）では、横軸はそれぞれの試料におけるＳｉＨ４の流量［ｓｃｃｍ
］をとり、縦軸はそれぞれの水素分子の放出量［ｍｏｌｅｃｕｌｅｓ／ｃｍ２］をとる。
図５３（Ｂ）では、横軸はそれぞれの試料における成膜速度［ｎｍ／ｍｉｎ］をとり、縦
軸はそれぞれの水素分子の放出量［ｍｏｌｅｃｕｌｅｓ／ｃｍ２］をとる。
また、図５６及び図５８に示す水の測定結果から算出される、試料３Ａ−１乃至試料３
Ａ−８、及び試料３Ｂ−１乃至試料３Ｂ−８における水分子の放出量を図５４に示す。こ
こで、図５４（Ａ）では、横軸はそれぞれの試料におけるＳｉＨ４の流量［ｓｃｃｍ］を
とり、縦軸はそれぞれの水分子の放出量［ｍｏｌｅｃｕｌｅｓ／ｃｍ２］をとる。図５４
（Ｂ）では、横軸はそれぞれの試料における成膜速度［ｎｍ／ｍｉｎ］をとり、縦軸はそ
れぞれの水分子の放出量［ｍｏｌｅｃｕｌｅｓ／ｃｍ２］をとる。
図５３（Ａ）（Ｂ）及び図５４（Ａ）（Ｂ）に示すように、試料３Ａ−１乃至試料３Ａ
−８、及び試料３Ｂ−１乃至試料３Ｂ−８において、ＳｉＨ４流量を増加させる又は成膜
速度を増加させることにより、水素、水ともに放出量が増加している傾向が見られる。そ
れに対して、図５３（Ａ）（Ｂ）及び図５４（Ａ）（Ｂ）において、試料３Ａ−１乃至試
料３Ａ−８と、試料３Ｂ−１乃至試料３Ｂ−８と、を比較してもグラフの傾向に有意差は
見られず、ＳｉＦ４の流量による大きな傾向の違いはないようであった。
水素については図５５及び図５７に示すように、試料３Ａ−１乃至試料３Ａ−８、及び
試料３Ｂ−１乃至試料３Ｂ−８において、いずれの温度においてもプロファイルに大きな
ピークは見られず、放出量もかなり少なかった。
また、水については図５６及び図５８に示すように、試料３Ａ−１乃至試料３Ａ−８、
及び試料３Ｂ−１乃至試料３Ｂ−８において、基板温度１００℃近傍においてプロファイ
ルに大きなピークが見られ、水の放出が確認できた。また、試料３Ａ−１乃至試料３Ａ−
８、及び試料３Ｂ−１乃至試料３Ｂ−８において、ＳｉＨ４の流量が大きくなると、より
高温域のピークの裾が基板温度４００℃近傍から立ち上がり始めていることが確認できた
。
図５４（Ａ）に示すように、ＳｉＨ４の流量が少ない試料３Ｂ−１乃至試料３Ｂ−４に
おいて、水分子放出量がかなり大きくなっている。これに対して、図５８（Ａ）乃至（Ｄ
）に示す試料３Ｂ−１乃至３Ｂ−８の水分子放出量を見ると、いずれも基板温度１００℃
近傍に非常に大きなピークが見られる。つまり、試料３Ｂ−１乃至試料３Ｂ−４における
水分子放出量の大きな要因はこの１００℃近傍のピークに対応する水分子と考えられる。
当該ピークに対応する水分子は基板温度１００℃程度で基板加熱することにより除去する
ことができるので、１００℃程度の基板加熱により試料３Ｂ−１乃至試料３Ｂ−４におけ
る水分子放出量を大きく低減することができる。
以上のように、ＳｉＨ４の流量に依存する、フッ素を含む酸化シリコン膜の成膜速度と
、膜中に含まれる水素、水の含有量は、トレードオフの関係となることが示された。例え
ば、図５２及び図５４（Ａ）に示すように、ＳｉＨ４の流量を１ｓｃｃｍより大きく１０
ｓｃｃｍ未満、より好ましくは、２ｓｃｃｍ以上４ｓｃｃｍ以下とすることにより、絶縁
体１０４中の水、水素の含有量と成膜速度の両方を比較的良好に得ることができる。ただ
し、ＳｉＨ４の流量の割合は、フッ素を含む酸化シリコン膜中の水、水素の含有量と、成
膜速度と、を考慮して適宜設定することが好ましい。
次に、試料３Ａ−１乃至試料３Ａ−８、及び試料３Ｂ−１乃至試料３Ｂ−８にＳＳＤＰ
−ＳＩＭＳ分析を行ってＨ、Ｆ、Ｎを検出した結果を図５９及び図６０に示す。なお、図
５９及び図６０では、各試料において、酸化シリコン膜とフッ素を含む酸化シリコン膜の
界面の５０ｎｍ上から当該界面の１００ｎｍ上までの範囲で検出された各元素の濃度の平
均値をグラフに表している。図５９に試料３Ａ−１乃至試料３Ａ−８の結果を示し、図５
９（Ａ）はＨの検出結果を、図５９（Ｂ）はＦの検出結果を、図５９（Ｃ）はＮの検出結
果を示す。また、図６０に試料３Ｂ−１乃至試料３Ｂ−８の結果を示し、図６０（Ａ）は
Ｈの検出結果を、図６０（Ｂ）はＦの検出結果を、図６０（Ｃ）はＮの検出結果を示す。
図５９及び図６０で横軸はそれぞれの試料におけるＳｉＨ４の流量［ｓｃｃｍ］をとり、
縦軸はそれぞれの試料における上記の平均の濃度［ａｔｏｍｓ／ｃｍ３］をとる。なお、
ＳＩＭＳ測定は、アルバック・ファイ社製四重極型質量分析装置（ＡＤＥＰＴ１０１０特
型）を用いた。
図５９（Ａ）及び図６０（Ａ）に示すように、本ＳＩＭＳ測定においても、試料３Ａ−
１乃至試料３Ａ−８、及び試料３Ｂ−１乃至試料３Ｂ−８において、ＳｉＨ４の流量の増
加に伴い水素濃度が増加する傾向が見られた。また、試料３Ａ−１乃至試料３Ａ−８、及
び試料３Ｂ−１乃至試料３Ｂ−８において、全体的に水素濃度は１×１０２０ａｔｏｍｓ
／ｃｍ３乃至１×１０２１ａｔｏｍｓ／ｃｍ３の範囲内であり、大きな増大は見られなか
った。
図５９（Ｂ）及び図６０（Ｂ）に示すように、試料３Ａ−１乃至試料３Ａ−８、及び試
料３Ｂ−１乃至試料３Ｂ−８において、ＳｉＨ４の流量の増加に伴いフッ素濃度が減少す
る傾向が見られた。試料３Ａ−１乃至試料３Ａ−８ではフッ素濃度は１×１０２０ａｔｏ
ｍｓ／ｃｍ３乃至１×１０２１ａｔｏｍｓ／ｃｍ３程度の範囲であるのに対して、試料３
Ｂ−１乃至試料３Ｂ−８ではフッ素濃度は１×１０２１ａｔｏｍｓ／ｃｍ３乃至１×１０
２２ａｔｏｍｓ／ｃｍ３程度の範囲であり、ＳｉＦ４の流量の増加に伴い、膜中のフッ素
濃度も大きくなっていた。
また、図５９（Ｃ）及び図６０（Ｃ）に示すように、試料３Ａ−１乃至試料３Ａ−８、
及び試料３Ｂ−１乃至試料３Ｂ−８において、窒素濃度はＳｉＨ４の流量の増加に伴う明
確な傾向は見られなかった。ＳｉＨ４の流量が小さい領域では試料３Ａ−１乃至試料３Ａ
−８と、試料３Ｂ−１乃至試料３Ｂ−８で傾向が異なり、ＳｉＨ４の流量が大きい領域で
は、試料３Ａ−１乃至試料３Ａ−８と、試料３Ｂ−１乃至試料３Ｂ−８とでほぼ同等の濃
度であった。
また、本実施例においては、シリコン基板上に、酸化シリコン膜、酸化窒化シリコン膜
、酸化ハフニウム膜、フッ素を含む酸化シリコン膜を積層した試料を作製し、Ｘ線光電子
分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ
）を用いた評価も行った。ＸＰＳの評価では、比較例として最表面にＰＥＣＶＤ法を用い
て酸化シリコンを成膜した試料３Ｃ−１と、最表面にＰＥＣＶＤ法を用いてフッ素を含む
酸化シリコンを成膜した試料３Ｃ−２と、最表面にＰＥＣＶＤ法を用いて、０．２ｓｃｃ
ｍのＳｉＨ４を含む成膜ガスでフッ素を含む酸化シリコンを成膜した試料３Ｃ−３と、最
表面にＰＥＣＶＤ法を用いて、４ｓｃｃｍのＳｉＨ４を含む成膜ガスでフッ素を含む酸化
シリコンを成膜した試料３Ｃ−４と、を作製した。
ＸＰＳの評価に用いた試料の作製方法について説明する。まず、シリコンウェハを熱酸
化し、シリコンウェハ表面に１００ｎｍの酸化シリコン膜を形成した。熱酸化の条件は９
５０℃で４時間であり、熱酸化の雰囲気は、３体積％ＨＣｌを含む酸素雰囲気とした。
次に、酸化シリコン膜上に、ＰＥＣＶＤ法を用いて基板温度を４００℃として１０ｎｍ
の酸化窒化シリコン膜を成膜した。
次に、酸化窒化シリコン膜上に、ＡＬＤ法を用いて２０ｎｍの酸化ハフニウム膜を成膜
した。ＡＬＤ法による成膜では、基板温度を２００℃とし、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ）を含む固体を気化させた原料ガスと、酸化剤としてＯ３ガスを用
いた。
次に、酸化ハフニウム膜上にＰＥＣＶＤ法を用いて３０ｎｍのフッ素を含む酸化シリコ
ン膜を成膜した。なお、試料３Ｃ−１は比較例としてＰＥＣＶＤ法を用いて、基板温度５
００℃で酸化シリコン膜を成膜した。
試料３Ｃ−２乃至試料３Ｃ−４では、フッ素を含む酸化シリコン膜の成膜前に、ＳｉＨ
４を２００ｓｃｃｍで２０秒流す前処理を行った。成膜条件は、成膜ガスとしてＳｉＦ４
を１．５ｓｃｃｍ、Ｎ２Ｏを１０００ｓｃｃｍ、Ａｒを１０００ｓｃｃｍ用い、ＲＦ電源
周波数を６０ＭＨｚ、ＲＦ電源パワーを８００Ｗとし、成膜圧力を１３３Ｐａ、基板温度
を４００℃とした。そして、試料３Ｃ−３ではさらに０．２ｓｃｃｍのＳｉＨ４を加えた
成膜ガスを用い、試料３Ｃ−４ではさらに４ｓｃｃｍのＳｉＨ４を加えた成膜ガスを用い
た。
以上のようにして作製した試料３Ｃ−１乃至３Ｃ−４に、ＸＰＳ分析を行った結果を図
６１に示す。図６１（Ａ）はＳｉの２ｐ軌道に対応するスペクトルを表し、図６１（Ｂ）
はＯの１ｓ軌道に対応するスペクトルを表し、図６１（Ｃ）はＦの１ｓ軌道に対応するス
ペクトルを表す。図６１で横軸は結合エネルギー［ｅＶ］をとり、縦軸はスペクトル強度
を表す。また、表２に試料３Ｃ−１乃至試料３Ｃ−４における、Ｓｉ、Ｏ、Ｃ、Ｆの組成
［ａｔｏｍｉｃ％］を表す。
Figure 2021101477
図６１（Ａ）（Ｂ）に示すように、試料３Ｃ−１乃至試料３Ｃ−４において、シリコン
及び酸素の量については大きな差は見られなかった。ただし、酸素とフッ素について見る
と、表２に示すように、成膜ガス中におけるＳｉＨ４の流量が小さくなり、相対的にＳｉ
Ｆ４の流量が大きくなるにつれて、フッ素の組成が大きくなり、それに対応して酸素の組
成が小さくなっている。
また、図６１（Ｃ）に示すように、成膜ガス中におけるＳｉＦ４の流量が相対的に大き
い試料３Ｃ−２及び試料３Ｃ−３においては、Ｆの１ｓ軌道は大きなピークを表している
。このピークは、ＳｉＦの共有結合（６８５．４ｅＶ以上６８７．５ｅＶ以下、中央値は
６８６．５ｅＶ）の範囲に含まれており、試料３Ｃ−２及び試料３Ｃ−３の表面において
ＳｉＦの共有結合が形成されていることを示している。
本実施例では、シリコン基板上にＡＬＤ法またはＭＯＣＶＤ法を用いて酸化ハフニウム
膜を成膜した試料を作製し、ＴＤＳを用いて分析した結果について説明する。本実施例で
は、３種類の試料４Ａ乃至試料４Ｃを作製した。試料４Ａは、ＡＬＤ法を用いてＴＤＭＡ
Ｈを含むガスとＯ３の２種類のガスで成膜を行い、試料４Ｂは、ＡＬＤ法を用いてＴＤＭ
ＡＨを含むガスとＯ３とＨ２Ｏの３種類のガスで成膜を行い、試料４Ｃは、ＭＯＣＶＤ法
を用いて成膜を行った。
以下、試料４Ａ乃至試料４Ｃの作製方法について説明する。
試料４Ａでは、シリコン基板上にＡＬＤ法を用いて２０ｎｍの酸化ハフニウム膜を成膜
した。ＡＬＤ法による成膜では、基板温度を２００℃とし、ＴＤＭＡＨを含む固体を気化
させた原料ガスと、酸化剤としてＯ３ガスを用いた。試料４Ａの成膜ガスのタイミングチ
ャートを図６２（Ａ）に示す。
図６２（Ａ）に示すように、試料４Ａの成膜では、まず、Ｏ３によるチャンバーのパー
ジを行う。Ｏ３パージは、０．０２５秒のＯ３の導入を２０回繰り返し行った。次にＴＤ
ＭＡＨを含む固体を気化させた原料ガスを０．５秒導入し、４５秒Ｎ２でパージし、Ｏ３
を０．１秒導入し、２５秒Ｎ２でパージした。以下、ＴＤＭＡＨ導入、Ｎ２パージ、Ｏ３
導入、Ｎ２パージを１サイクルとして、２０ｎｍの膜厚が得られるまで当該サイクルを繰
り返した。
試料４Ｂでは、シリコン基板上にＡＬＤ法を用いて２０ｎｍの酸化ハフニウム膜を成膜
した。ＡＬＤ法による成膜では、基板温度を２００℃とし、ＴＤＭＡＨを含む固体を気化
させた原料ガスと、酸化剤としてＯ３及びＨ２Ｏの３種類の成膜ガスを用いた。試料４Ｂ
の成膜ガスのタイミングチャートを図６２（Ｂ）に示す。
図６２（Ｂ）に示すように、試料４Ｂの成膜では、ＴＤＭＡＨを含む固体を気化させた
原料ガスを０．５秒導入し、４５秒Ｎ２でパージし、Ｈ２Ｏを０．０３秒導入し、５秒Ｎ
２でパージした。さらにＯ３を０．１秒導入し、５秒Ｎ２でパージし、このＯ３の導入と
Ｎ２パージを１０回繰り返した。以下、ＴＤＭＡＨ導入、Ｎ２パージ、Ｈ２Ｏ導入、Ｎ２
パージ、Ｏ３導入及びＮ２パージ１０回、を１サイクルとして、２０ｎｍの膜厚が得られ
るまで当該サイクルを繰り返した。
試料４Ｃでは、シリコン基板上にＭＯＣＶＤ法を用いて２０ｎｍの酸化ハフニウム膜を
成膜した。試料４Ｃの成膜では、テトラキス（エチルメチルアミノ）ハフニウム（ＴＥＭ
ＡＨ）をエチルシクロヘキサン（ＥＣＨ）中に０．１ｍｏｌ／ｌの濃度で溶かした溶液を
流量０．１ｓｃｃｍで気化室に供給し、当該気化室からチャンバー内にＴＥＭＡＨを含む
ガスを導入した。他の成膜条件は、他の成膜ガスとしてＯ２を１０００ｓｃｃｍ、Ａｒを
１８００ｓｃｃｍ、Ｎ２を１０８０ｓｃｃｍ用い、成膜圧力を１０００Ｐａ、基板温度を
４００℃とした。
以上のようにして作製した試料４Ａ乃至４Ｃに、ＴＤＳ分析を行った結果を図６３（Ａ
）に示す。なお、当該ＴＤＳ分析においては、水分子に相当する質量電荷比ｍ／ｚ＝１８
の放出量を測定した。図６３（Ａ）で横軸は基板の加熱温度［℃］をとり、縦軸はそれぞ
れの質量電荷比の放出量に比例する強度をとる。
また、図６３（Ａ）に示すプロファイルから算出される、試料４Ａ乃至試料４Ｃの水分
子の放出量を図６３（Ｂ）に示す。図６３（Ｂ）で横軸は各種試料を示し、縦軸はそれぞ
れの水分子の放出量［ｍｏｌｅｃｕｌｅｓ／ｃｍ２］をとる。
図６３（Ａ）及び図６３（Ｂ）に示すように、試料４Ｂ及び試料４Ｃで、水分子の放出
量を試料４Ａの約４分の１程度にすることができた。ここで、試料４Ａの水分子の放出量
は１．１×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２であり、試料４Ｂの水分子の放出量は２
．８×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２であり、試料４Ｃの水分子の放出量は２．５
×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２であった。このように、試料４Ｂ及び試料４Ｃで
は、ＴＤＳ分析で測定した水分子の脱離量が、先の実施の形態で示したように、１．０×
１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２
以下の範囲を満たし、さらに１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上３．０×
１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下の範囲も満たした。
試料４Ｂにおいては、酸化剤として機能するＯ３の導入とＮ２パージを短時間で複数回
繰り返すことで、基板表面に吸着したＴＥＭＡＨから、余分な水素原子などをより確実に
取り除き、チャンバーの外に排除することができる。また、酸化剤の種類をＯ３とＨ２Ｏ
の２種類に増やすことにより、基板表面に吸着したＴＥＭＡＨから、余分な水素原子など
をより多く取り除くことができると推察される。このように、成膜中に水素原子が膜中に
取り込まれないようにすることにより成膜した酸化ハフニウム膜に含まれる水を低減する
ことができる。
また、試料４Ｃにおいては、ＡＬＤ Ｗｉｎｄｏｗの温度範囲で成膜を行う試料４Ａと
比較して、比較的容易に高温（例えば、２００℃以上）で成膜を行うことができるため、
容易に膜中の水素、水を低減することができると推察される。
このように、ＡＬＤ法またはＭＯＣＶＤ法を用いて膜中の水素、水が低減された酸化ハ
フニウム膜を作製することができる。
本実施例では、窒化シリコン膜の成膜条件と、窒化シリコン膜からの水素および水の脱
離量の関係について、ＴＤＳ分析により評価を行った。
＜成膜フロー＞
窒化シリコンの成膜のフローについて説明する。成膜にはＰＥＣＶＤ法を用いる。
まず、成膜を行うための準備を行う。準備は、ステップＳ００１およびステップＳ００
２からなる。ステップＳ００１として、チャンバーのクリーニングを行う。クリーニング
を行うことにより、例えばチャンバーの内壁などに成膜された膜を除去することができる
。クリーニングのガスとしてＮＦ３ガスを用い、ＲＦ電源を用いて電圧を印加して行う。
次に、ステップＳ００２として、Ｐｒｅ−ｃｏａｔｉｎｇとして、膜厚０．８９μｍの成
膜を行う。
次に、試料の成膜を行う。試料の成膜はステップＳ１０１乃至ステップＳ１０６よりな
る。ステップＳ１０１乃至ステップＳ１０６については後述する。第１の試料の成膜を行
った後、第２の試料、第３の試料、と複数の試料について、順次成膜を行い、累積の処理
膜厚が所定の量、ここでは２０μｍに達したら、再度ステップＳ００１乃至ステップＳ０
０２を行う。
試料の成膜について、詳細を述べる。試料の成膜として、ステップＳ１０１乃至ステッ
プＳ１０６を行った。ステップＳ１０１乃至ステップＳ１０６において、基板温度は４０
０℃とした。
ステップＳ１０１として、ＲＦ電源をオフとし、ＡＰＣ（Ａｕｔｏ Ｐｒｅｓｓｕｒｅ
Ｃｏｎｔｒｏｌｌｅｒ）をオフとし、電極間距離を１７ｍｍとし、ガスとしてシランを
用い、２分間処理を行った。シランの流量は８００ｓｃｃｍとした。ここでステップＳ１
０１を「シランフラッシュ（Ｓｉｌａｎｅ Ｆｌｕｓｈ）」と呼ぶ場合がある。
次いで、ステップＳ１０２として、ＲＦ電源をオフとし、圧力、電極間距離、およびガ
ス流量をステップＳ１０３で用いる条件と同じ条件に設定し、ガス流量と圧力を安定させ
るために２０秒間処理を行った。
次いで、ステップＳ１０３として、ＲＦ電源の電力、圧力、電極間距離、およびガス流
量を後述する条件に設定し、窒化シリコン膜の成膜を行った。ここで、ステップＳ１０３
の処理時間は、所望の膜厚に合わせて決めればよい。
次いで、ステップＳ１０４として、ＲＦ電源をオフとし、圧力を１３３Ｐａとし、電極
間距離を１５ｍｍとし、ガスとして窒素を用い、１５秒間処理を行った。窒素の流量を２
０００ｓｃｃｍとした。
次いで、ステップＳ１０５として、ＲＦ電源の電力を１０Ｗとし、圧力を１３３Ｐａと
し、電極間距離を１５ｍｍとし、ガスとして窒素を用い、１分間処理を行った。窒素の流
量を２０００ｓｃｃｍとした。
次いで、ステップＳ１０６として、ＲＦ電源をオフとし、圧力を１３３Ｐａとし、電極
間距離を６５ｍｍとして基板を基板搬送位置に移動させ、ガスとしてアルゴンを用い、２
０秒間処理を行った。アルゴンの流量を２５０ｓｃｃｍとした。
＜試料の作製＞
次に、ＰＥＣＶＤ法を用いて窒化シリコン膜の成膜を行う場合に、成膜フローと得られ
る窒化シリコン膜の水素及び水の放出量の関係を調査した。
まず、１２６．６ｍｍ角、厚さ０．７ｍｍのｐ型シリコンウェハを準備した。次に、シ
リコンウェハに対して、熱酸化により厚さ１００ｎｍの酸化シリコン膜を形成した。次に
、ウェハの分断を行い、３５ｍｍ角の大きさに分断された試料を４つ準備した（試料Ａ０
１乃至試料Ａ０４とする）。
次に、酸化シリコン膜上に、ＰＥＣＶＤ法を用いて、厚さ１００ｎｍの窒化シリコンを
成膜した。
試料Ａ０１および試料Ａ０２については、上述のステップＳ１０１乃至ステップＳ１０
６を行って、窒化シリコンを成膜した（ｗｉｔｈ Ｓ１０１／Ｓ１０４／Ｓ１０５）。
試料Ａ０３および試料Ａ０４については上述のステップＳ１０２を行い、その後ステッ
プＳ１０３を行い、その後ステップＳ１０６を行って、窒化シリコンを成膜した（ｗ／ｏ
Ｓ１０１／Ｓ１０４／Ｓ１０５）。
ここでステップＳ１０３において、ＲＦ電源の電力を９００Ｗとし、圧力を４０Ｐａと
し、電極間距離を１７ｍｍとし、ガスとして、シラン、窒素およびアンモニアを用いた。
また、シランの流量を２０ｓｃｃｍ、窒素の流量を５００ｓｃｃｍ、アンモニアの流量を
１０ｓｃｃｍとした。
なお、試料Ａ０１および試料Ａ０３を成膜する直前のチャンバーの累積膜厚は、約０．
９μｍであった。また、試料Ａ０２および試料Ａ０４を成膜する直前のチャンバーの累積
膜厚は、約２．８μｍであった。
＜ＴＤＳ分析＞
次に、作製した試料Ａ０１乃至試料Ａ０４に対して、ＴＤＳ測定を行った。なお、ＴＤ
Ｓ測定を行う際に試料Ａ０１乃至試料Ａ０４は１ｃｍ角に分断した。
試料Ａ０１および試料Ａ０３のＴＤＳ分析を図６４に示す。図６４（Ａ）は質量電荷比
であるｍ／ｚが２（Ｈ２など）の結果を、図６４（Ｂ）はｍ／ｚが１８（Ｈ２Ｏなど）の
結果を示す。また、試料Ａ０１乃至試料Ａ０４について、ＴＤＳ分析結果を全温度範囲に
ついて積算して算出した放出量を図６５に示す。ここで図６５においては、ｍ／ｚ＝２の
結果は全て水素に、ｍ／ｚ＝１８の結果は全て水に、起因すると仮定している。
図６４、図６５より、ステップＳ１０１、Ｓ１０４およびＳ１０５を行った試料Ａ０１
およびＡ０２では、水素の放出量を低く抑えられることがわかった。得られた水素放出量
はともに２．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であった。ステップＳ１０１
（Ｓｉｌａｎｅ Ｆｌｕｓｈ）が水素の放出の抑制に寄与する可能性が考えられる。
また、累積膜厚が厚くなるのに伴い、ステップＳ１０１、Ｓ１０４およびＳ１０５を行
なわなかった条件においても水素量が低減し、試料Ａ０４の水素放出量は９．０×１０１
５ｍｏｌｅｃｕｌｅｓ／ｃｍ２であった。
本実施例では、窒化シリコン膜からの水素および水の脱離量について、ＴＤＳ分析によ
り評価を行った。
＜試料の作製＞
以下に試料の作製方法について説明する。まず、１２６．６ｍｍ角のｐ型シリコンウェ
ハを２枚準備した。次に、それぞれのシリコンウェハに対して、熱酸化により厚さ１００
ｎｍの酸化シリコン膜を形成した。その後、酸化膜を形成した２枚のシリコンウェハをそ
れぞれ分断した。２枚のウェハから、３５ｍｍ角の大きさに分断された試料を１７個作製
した。得られた１７個の３５ｍｍ角の試料を、試料Ｂ０１乃至試料Ｂ１７とする。
次に、試料Ｂ０１乃至試料Ｂ１７のそれぞれに対し、酸化シリコン膜上に厚さ１００ｎ
ｍの窒化シリコン膜を成膜した。成膜には、ＰＥＣＶＤ法を用いた。成膜には実施例５に
示したステップＳ１０１乃至ステップＳ１０６を用いた。
以下に試料Ｂ０１乃至試料Ｂ１７について、ステップＳ１０３に用いる条件について説
明する。基板温度を４００℃とした。ＲＦ電源の周波数は２７ＭＨｚとした。電極間の距
離は１７ｍｍとした。窒素の流量は５００ｓｃｃｍとした。シランの流量をＡ［ｓｃｃｍ
］、アンモニアの流量をＢ［ｓｃｃｍ］、ＲＦ電源の電力をＣ［Ｗ］、成膜時の圧力をＤ
［Ｐａ］とした。以下に、試料Ｂ０１乃至試料Ｂ１７の成膜に用いたＡ乃至Ｄの値を記載
する。
試料Ｂ０１の条件を記載する。電力Ｃを９００［Ｗ］とし、圧力Ｄを４０［Ｐａ］とし
、アンモニアの流量Ｂを１０［ｓｃｃｍ］とした。シランの流量Ａは２０［ｓｃｃｍ］と
した。
試料Ｂ０２乃至試料Ｂ０５は、試料Ｂ０１の条件に対してシラン流量を振った条件とし
た。試料Ｂ０２乃至試料Ｂ０５の成膜条件を記載する。シランの流量Ａ［ｓｃｃｍ］は、
試料Ｂ０２は１２、試料Ｂ０３は１６、試料Ｂ０４は２４、試料Ｂ０５は２８とした。電
力Ｃを９００［Ｗ］とし、圧力Ｄを４０［Ｐａ］とし、アンモニアの流量Ｂを１０［ｓｃ
ｃｍ］とした。
試料Ｂ０６乃至試料Ｂ０９は、試料Ｂ０１の条件に対してアンモニア流量を振った条件
とした。試料Ｂ０６乃至試料Ｂ０９の成膜条件を記載する。アンモニアの流量Ｂ［ｓｃｃ
ｍ］は、試料Ｂ０６は０、試料Ｂ０７は２０、試料Ｂ０８は３０、試料Ｂ０９は４０とし
た。電力Ｃを９００［Ｗ］とし、圧力Ｄを４０［Ｐａ］とし、シランの流量Ａを２０［ｓ
ｃｃｍ］とした。
試料Ｂ１０乃至試料Ｂ１３は、試料Ｂ０１の条件に対して電力を振った条件とした。試
料Ｂ１０乃至試料Ｂ１３の成膜条件を記載する。電力Ｃ［Ｗ］は、試料Ｂ１０は６００、
試料Ｂ１１は７００、試料Ｂ１２は８００、試料Ｂ１３は１０００とした。圧力Ｄを４０
［Ｐａ］とし、シランの流量Ａを２０［ｓｃｃｍ］とし、アンモニアの流量Ｂを１０［ｓ
ｃｃｍ］とした。
試料Ｂ１４乃至試料Ｂ１７は、試料Ｂ０１の条件に対して圧力を振った条件とした。試
料Ｂ１４乃至試料Ｂ１７の成膜条件を記載する。圧力Ｄ［Ｐａ］は、試料Ｂ１４は３０、
試料Ｂ１５は５０、試料Ｂ１６は１００、試料Ｂ１７は１５０とした。電力Ｃを９００［
Ｗ］とし、シランの流量Ａを２０［ｓｃｃｍ］とし、アンモニアの流量Ｂを１０［ｓｃｃ
ｍ］とした。
以上の工程により、窒化シリコン膜が成膜された試料Ｂ０１乃至試料Ｂ１７を得た。
＜ＴＤＳ分析＞
次に、作製した試料Ｂ０１乃至試料Ｂ１７に対して、ＴＤＳ測定を行った。なお、ＴＤ
Ｓ測定を行う際に試料Ｂ０１乃至試料Ｂ１７は１ｃｍ角に分断した。
シラン流量の条件振りを行った結果として、試料Ｂ０１乃至試料Ｂ０５のＴＤＳ分析を
図６６に示す。図６６（Ａ）は質量電荷比であるｍ／ｚが２（Ｈ２など）の結果を、図６
６（Ｂ）はｍ／ｚが１８（Ｈ２Ｏなど）の結果を示す。図中の数字はシラン流量を示す。
アンモニア流量の条件振りを行った結果として、試料Ｂ０１、および試料Ｂ０６乃至試
料Ｂ０９のＴＤＳ分析を図６７に示す。図６７（Ａ）はｍ／ｚが２（Ｈ２など）の結果を
、図６７（Ｂ）はｍ／ｚが１８（Ｈ２Ｏなど）の結果を示す。図中の数字はアンモニア流
量を示す。
ＲＦ電源の電力の条件振りを行った結果として、試料Ｂ０１、および試料Ｂ１０乃至試
料Ｂ１３のＴＤＳ分析を図６８に示す。図６８（Ａ）はｍ／ｚが２（Ｈ２など）の結果を
、図６８（Ｂ）はｍ／ｚが１８（Ｈ２Ｏなど）の結果を示す。図中の数字は電力の値を示
す。
成膜圧力の条件振りを行った結果として、試料Ｂ０１、および試料Ｂ１４乃至試料Ｂ１
７のＴＤＳ分析を図６９に示す。図６９（Ａ）はｍ／ｚが２（Ｈ２など）の結果を、図６
９（Ｂ）はｍ／ｚが１８（Ｈ２Ｏなど）の結果を示す。図中の数字は圧力の値を示す。
図７０（Ａ）、図７１（Ａ）、図７２（Ａ）および図７３（Ａ）には、図６６（Ａ）、
図６７（Ａ）、図６８（Ａ）および図６９（Ａ）のＴＤＳ分析結果を全温度範囲について
積算して算出した放出量を示す。図７０（Ａ）、図７１（Ａ）、図７２（Ａ）および図７
３（Ａ）の横軸はそれぞれシラン流量、アンモニア流量、圧力、および電力である。ここ
では、ｍ／ｚ＝２の結果は全て水素に起因すると仮定している。
図７０（Ｂ）、図７１（Ｂ）、図７２（Ｂ）および図７３（Ｂ）には、図６６（Ｂ）、
図６７（Ｂ）、図６８（Ｂ）および図６９（Ｂ）のＴＤＳ分析結果を全温度範囲について
積算して算出した放出量を示す。図７０（Ｂ）、図７１（Ｂ）、図７２（Ｂ）および図７
３（Ｂ）の横軸はそれぞれシラン流量、アンモニア流量、圧力、および電力である。ここ
では、ｍ／ｚ＝１８の結果は全て水に起因すると仮定している。
［ｍ／ｚ＝２の結果］
まず、ｍ／ｚ＝２の結果について説明する。図６６（Ａ）および図７０（Ａ）より、シ
ラン流量が１２ｓｃｃｍの条件に対して、１６ｓｃｃｍ以上の条件では、水素分子の放出
が開始される温度が高くなり、水素分子の放出量が減少する傾向がみられた。図６７（Ａ
）および図７１（Ａ）より、水素分子の放出量はアンモニア流量の条件に強く依存してお
り、０ｓｃｃｍで水素分子の放出量が最も小さく、アンモニア流量の増加に伴い水素分子
の放出量が増加する傾向がみられた。０ｓｃｃｍにおける水素分子の放出量は１．３×１
０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２であった。図６８（Ａ）、図６９（Ａ）、図７２（Ａ
）および図７３（Ａ）より、水素分子の放出量は、ＲＦ電源の電力および成膜圧力への依
存性が小さいことが示唆された。以上より、窒化シリコンにおいて、成膜時のシランの流
量を１６ｓｃｃｍ以上とすることにより水素分子の放出の開始温度を高くできることが示
唆された。また、アンモニア流量を小さくすることにより、水素分子の放出が抑制される
ことが示唆された。
［ｍ／ｚ＝１８の結果］
次に、ｍ／ｚ＝１８の結果について説明する。図６６（Ｂ）より、シラン流量が２８ｓ
ｃｃｍの条件において３００℃近傍で若干の水分子の放出増加がみられた。図６７（Ｂ）
より、アンモニア流量が４０ｓｃｃｍの条件において、３００℃近傍で若干の水分子の放
出増加がみられた。図６８（Ｂ）より、電力が７００Ｗの条件において、３００℃近傍に
おいて水分子の放出量の顕著な増加がみられ、８００Ｗ以上では水分子の放出量が抑えら
れた。８００Ｗ以上の電力において水分子の放出が抑制できる可能性がある。図７２（Ｂ
）より、８００Ｗの電力における水分子の放出量の積算値は、４．２×１０１４ｍｏｌｅ
ｃｕｌｅｓ／ｃｍ２と低い値を得ることができた。
本実施例では、シリコン基板上に窒化シリコン膜を成膜した試料７Ａと、シリコン基板
上に酸化シリコン膜を成膜した試料７Ｂを作製し、ＴＤＳ分析した結果について説明する
。
ＴＤＳの評価に用いた試料の作製方法について説明する。試料７Ａでは、シリコンウェ
ハ上にＰＥＣＶＤ法を用いて５０ｎｍの窒化シリコンを成膜した。成膜条件は、成膜ガス
としてＳｉＨ４を２０ｓｃｃｍ、ＮＨ３を１０ｓｃｃｍ、Ｎ２を５００ｓｃｃｍ用い、Ｒ
Ｆ電源周波数を２７ＭＨｚ、ＲＦ電源パワーを９００Ｗとし、成膜圧力を４０Ｐａ、基板
温度を４００℃とした。
また、試料７Ｂでは、シリコンウェハ上にＰＥＣＶＤ法を用いて５０ｎｍの酸化シリコ
ンを成膜した。成膜条件は、成膜ガスとして、テトラエトキシシラン（ＴＥＯＳ：Ｓｉ（
ＯＣ２Ｈ５）４）を１５ｓｃｃｍ、Ｏ２を７５０ｓｃｃｍ用い、ＲＦ電源周波数を２７Ｍ
Ｈｚ、ＲＦ電源パワーを３００Ｗとし、成膜圧力を１００Ｐａ、基板温度を４００℃とし
た。
以上のようにして作製した試料７Ａ及び試料７Ｂに、ＴＤＳ分析を行った結果を図７９
及び図８０に示す。なお、当該ＴＤＳ分析においては、水素分子に相当する質量電荷比ｍ
／ｚ＝２の放出量と、水分子に相当する質量電荷比ｍ／ｚ＝１８の放出量を測定した。図
７９（Ａ）及び図８０（Ａ）に水素の測定結果を、図７９（Ｂ）及び図８０（Ｂ）に水の
測定結果を示す。図７９及び図８０で横軸は基板の加熱温度［℃］をとり、縦軸はそれぞ
れの質量電荷比の放出量に比例する強度をとる。
また、図７９及び図８０に示すプロファイルから算出される、試料７Ａ及び試料７Ｂの
水素分子及び水分子の放出量を算出した。その結果、試料７Ａでは、水素分子の放出量が
１．７×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、水分子放出量が６．３×１０１４
ｍｏｌｅｃｕｌｅｓ／ｃｍ２となった。また、試料７Ｂでは、水素分子の放出量が１．３
×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、水分子放出量が２．１×１０１５ｍｏｌ
ｅｃｕｌｅｓ／ｃｍ２となった。このように、試料７Ａ及び試料７Ｂに含まれる、水素分
子、水分子は比較的少なかった。
図７９（Ａ）及び図８０（Ａ）（Ｂ）に示すように、基板温度４００℃以下では、水素
分子及び水分子のプロファイルに大きなピークは見られない。また、図７９（Ｂ）では基
板温度４００℃以下で水分子のプロファイルにピークが見られるが、全体的にピーク強度
が小さい。このため、上記実施の形態に示す、絶縁体１０４成膜時の基板加熱温度（例え
ば、３５０℃以上４４５℃以下程度の温度）では、本実施例に示す窒化シリコン膜及び酸
化シリコン膜から放出される水素又は水は少ないことが推測される。よって、本実施例に
示す窒化シリコン膜及び酸化シリコン膜は、上記実施の形態に示す絶縁体１０４より下層
に設けても、絶縁体１０４の成膜時または成膜後の熱処理で、水素または水などの不純物
を酸化物半導体にほとんど供給することはない。
このため、例えば試料７Ａの窒化シリコン膜は、上記実施の形態で図３３及び図３４に
示す絶縁体１５８１ａなどに、水素拡散抑制膜として設けることができる。また、例えば
試料７Ｂの酸化シリコン膜は、上記実施の形態で図３３及び図３４に示す絶縁体１５８４
などに、層間絶縁膜として設けることができる。
本実施例では、シリコン基板上にＩｎ−Ｇａ−Ｚｎ酸化物を成膜し、当該酸化物の一部
をエッチングしてから熱処理を行った試料を作製し、ＳＩＭＳ及び硬Ｘ線光電子分光（Ｈ
ａｒｄ Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＨＸ−
ＰＥＳ）、を用いて分析した結果について説明する。
最初に、ＳＩＭＳ分析に用いた試料の作製方法について説明する。ＳＩＭＳ分析では、
試料８Ａ乃至試料８Ｈの計８サンプルを作製した。
まず、シリコンウェハ上にＤＣスパッタリング法を用いて厚さが１００ｎｍのＩｎ−Ｇ
ａ−Ｚｎ酸化物を成膜した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜には、Ｉｎ：Ｇａ：Ｚ
ｎ＝１：１：１［原子数比］ターゲットを用いており、以下当該酸化物を、Ｉｎ−Ｇａ−
Ｚｎ酸化物（１１１）と呼ぶ場合がある。また、成膜ガスとしてアルゴンガス３０ｓｃｃ
ｍおよび酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ（キャノンアネルバ製ミニ
チュアゲージＭＧ−２によって計測した。）とし、成膜電力を５００Ｗとし、基板温度を
３００℃とし、ターゲット−基板間距離を６０ｍｍとした。
次に、試料８Ｂ乃至試料８Ｈについて、窒素雰囲気下で４５０℃１時間の加熱処理を行
い、さらに酸素雰囲気下で４５０℃１時間の加熱処理を行った。
次に、試料８Ｂ乃至試料８Ｈについて、Ｉｎ−Ｇａ−Ｚｎ酸化物（１１１）にＩＣＰド
ライエッチング法を用いて、約２０ｎｍ膜厚を削減した。Ｉｎ−Ｇａ−Ｚｎ酸化物（１１
１）のエッチングは、ＩＣＰドライエッチング法により３ステップで行った。１ｓｔステ
ップの処理条件は、圧力を１．２Ｐａ、ＲＦ電源の電力を上部側１０００Ｗ、下側を４０
０Ｗ、エッチングガスをメタン２０ｓｃｃｍ、アルゴン８０ｓｃｃｍ、処理時間を５３ｓ
ｅｃとした。２ｎｄステップの処理条件は、圧力を５．２Ｐａ、ＲＦ電源の電力を上部側
５００Ｗ、下側を５０Ｗ、エッチングガスを酸素２００ｓｃｃｍ、処理時間を３ｓｅｃと
した。３ｒｄステップの処理条件は、圧力を２．６Ｐａ、ＲＦ電源の電力を上部側５００
Ｗ、下側を５０Ｗ、エッチングガスを酸素２００ｓｃｃｍ、処理時間を６０ｓｅｃとした
。
次に、試料８Ｃ乃至試料８Ｅについて、窒素雰囲気下で１時間の加熱処理を行い、試料
８Ｆ乃至試料８Ｈについて、酸素雰囲気下で１時間の加熱処理を行った。ここで、試料８
Ｃ及び試料８Ｆは３００℃で加熱処理を行い、試料８Ｄ及び試料８Ｇは３５０℃で加熱処
理を行い、試料８Ｅ及び試料８Ｈは４００℃で加熱処理を行った。
つまり、試料８ＡはＩｎ−Ｇａ−Ｚｎ酸化物（１１１）成膜まで行ったサンプルであり
、試料８ＢはＩｎ−Ｇａ−Ｚｎ酸化物（１１１）のエッチングまで行ったサンプルであり
、試料８Ｃ乃至８Ｅはエッチング後の窒素雰囲気で加熱処理を行ったサンプルであり、試
料８Ｆ乃至８Ｈはエッチング後の酸素雰囲気で加熱処理を行ったサンプルである。
以上のようにして作製した試料８Ａ乃至試料８Ｈに、ＳＩＭＳ分析を行った結果を図８
１（Ａ）（Ｂ）に示す。図８１（Ａ）は試料８Ａ乃至８Ｅのグラフであり、図８１（Ｂ）
は試料８Ａ、８Ｂ及び８Ｆ乃至８Ｈのグラフである。図８１（Ａ）（Ｂ）で横軸はＤｅｐ
ｔｈ（Ｉｎ−Ｇａ−Ｚｎ酸化物（１１１）の表面を基準とする深さ）［ｎｍ］をとり、縦
軸は水素濃度［ａｔｏｍｓ／ｃｍ３］をとる。なお、当該ＳＩＭＳ分析は、Ｉｎ−Ｇａ−
Ｚｎ酸化物（１１１）の表面（Ｄｅｐｔｈ：０ｎｍ）からシリコンウェハの方向に向かっ
て分析を進めており、Ｉｎ−Ｇａ−Ｚｎ酸化物（１１１）の表面から深さ６０ｎｍまでが
定量範囲になる。また、ＳＩＭＳ測定は、アルバック・ファイ社製四重極型質量分析装置
（ＡＤＥＰＴ１０１０特型）を用いた。
図８１（Ａ）（Ｂ）に示すように、試料８Ａでは水素濃度がかなりバックグラウンドに
近い値を示している。これに対して、試料８Ｂでは、Ｉｎ−Ｇａ−Ｚｎ酸化物（１１１）
の表面近傍で水素濃度が１×１０２２ａｔｏｍｓ／ｃｍ３程度になり、表面から５０ｎｍ
程度より深い領域で試料８Ａと同程度の水素濃度になっている。このように試料８Ｂでは
、表面から５０ｎｍ程度の深さまで水素が拡散している様子が見られる。この水素は、試
料８Ｂを作製する際のエッチングガスに用いられたメタンに起因することが推測される。
また、図８１（Ａ）に示すように、試料８Ｃ乃至試料８Ｅでは、試料８Ｂと比較して、
少なくともＩｎ−Ｇａ−Ｚｎ酸化物（１１１）の表面から深さ３０ｎｍ程度までの領域に
おいて、水素濃度が低減している。これは、エッチングによってＩｎ−Ｇａ−Ｚｎ酸化物
（１１１）中に拡散した水素が、その後の窒素雰囲気の加熱処理によって脱離させられた
ことを示唆している。
ただし、３００℃で加熱処理した試料８Ｃは水素濃度が１×１０２０ａｔｏｍｓ／ｃｍ
３程度であり、３５０℃で加熱処理した試料８Ｄは水素濃度が１．２×１０１９ａｔｏｍ
ｓ／ｃｍ３程度となっている。これに対して４００℃で加熱処理した試料８Ｅは、ほぼ試
料８Ａと同程度の水素濃度となっている。これは、試料８Ｃ及び試料８Ｄでは、加熱温度
が低いために、Ｉｎ−Ｇａ−Ｚｎ酸化物（１１１）中の酸素欠損のサイトにおいて水素の
トラップと脱離が競合して膜中の水素濃度が平衡状態になってしまっていると推測される
。さらに、窒素雰囲気下での加熱処理中は、酸素が脱離して酸素欠損が増加するため、よ
り酸素欠損のサイトにトラップされる水素原子の量が増加することになる。
また、図８１（Ｂ）に示すように、試料８Ｆ乃至試料８Ｈでは、試料８Ｂと比較して、
少なくともＩｎ−Ｇａ−Ｚｎ酸化物（１１１）の表面から深さ４０ｎｍ程度までの領域に
おいて、水素濃度が低減している。これは、エッチングによってＩｎ−Ｇａ−Ｚｎ酸化物
（１１１）中に拡散した水素が、その後の酸素雰囲気の加熱処理によって脱離させられた
ことを示唆している。
ただし、３００℃で加熱処理した試料８Ｆは水素濃度が１．１×１０１９ａｔｏｍｓ／
ｃｍ３程度となっている。これに対して３５０℃で加熱処理した試料８Ｇ、及び４００℃
で加熱処理した試料８Ｈは、ほぼ試料８Ａと同程度の水素濃度となっている。これは、試
料８Ｆでは、加熱温度が低いために、Ｉｎ−Ｇａ−Ｚｎ酸化物（１１１）中の酸素欠損の
サイトにおいて水素のトラップと脱離が競合して膜中の水素濃度が平衡状態になってしま
っていると推測される。
ここで、酸素雰囲気で加熱処理した試料８Ｆ乃至試料８Ｈは、窒素雰囲気で加熱した試
料８Ｃ乃至８Ｅと比較して、低い温度の加熱処理でもより水素濃度を低減できている。こ
れは、試料８Ｆ乃至試料８Ｈでは、酸素雰囲気で加熱処理することによって酸素を供給し
て酸素欠損を低減することができるため、加熱処理中に酸素欠損にトラップされる水素の
量を低減することができるためと考えられる。
次に、ＨＸ−ＰＥＳ分析の結果について説明する。ＨＸ−ＰＥＳ分析に用いた試料は、
試料８Ａと同様の方法で作製した試料８Ｉと、試料８Ｂと同様の方法で作製した試料８Ｊ
と、試料８Ｇと同様の方法で作製した試料８Ｋの計３サンプルである。
試料８Ｉ乃至試料８ＫにＨＸ−ＰＥＳ分析を行った結果を図８２に示す。図８２におい
て、横軸は結合エネルギー［ｅＶ］を示し、縦軸は信号の強度（任意単位）をとる。なお
、図８２に示すデータはＡｕのフェルミ準位を元に定量化しており、横軸０ｅＶはＩｎ−
Ｇａ−Ｚｎ酸化物（１１１）のフェルミ準位に近いエネルギーである。また、横軸の０ｅ
Ｖ乃至３．２ｅＶの領域がＩｎ−Ｇａ−Ｚｎ酸化物（１１１）のエネルギーギャップに対
応する。
図８２に示すように、試料８Ｉに対して試料８Ｊは０ｅＶ乃至３．２ｅＶの領域におい
て信号の強度が大きい。試料８Ｊのグラフは、２．８ｅＶ近傍と０乃至０．５ｅＶの領域
にピークを持っている。上記の通り、０ｅＶ乃至３．２ｅＶの領域はＩｎ−Ｇａ−Ｚｎ酸
化物（１１１）のエネルギーギャップに対応しているので、２．８ｅＶ近傍と０乃至０．
５ｅＶ近傍のピークを持つ試料８Ｊはエネルギーギャップ内に欠陥準位が形成されている
ことになる。なお、上記のピーク位置などは、例えば、グラフの解析方法によって値が変
化する場合がある。
試料８Ｊの２．８ｅＶ近傍のピークは、エネルギーギャップの深い準位に位置し、Ｉｎ
−Ｇａ−Ｚｎ酸化物（１１１）の酸素欠損に対応する欠陥準位と推測される。また、試料
８Ｊの０乃至０．５ｅＶの領域のピークは、エネルギーギャップの浅い準位に位置し、Ｉ
ｎ−Ｇａ−Ｚｎ酸化物（１１１）の酸素欠損にトラップされた水素に対応する欠陥準位と
推測される。このように、上記のエッチングを行ったＩｎ−Ｇａ−Ｚｎ酸化物（１１１）
中には、酸素欠損及び、酸素欠損にトラップされた水素が形成されることが示された。
これに対して、エッチング後に酸素雰囲気で加熱処理を行った試料８Ｋは、ほぼ試料８
Ｉと同じ形状のグラフであり、試料８Ｊで見られた２．８ｅＶ近傍と０乃至０．５ｅＶの
領域のピークも明らかに低減している。ただし、試料８Ｋにおいても、２．８ｅＶ近傍の
ピークは若干現れており、その部分において試料８Ｉより信号の強度が若干強くなってい
る。このように、上記エッチングによりＩｎ−Ｇａ−Ｚｎ酸化物（１１１）中に形成され
た酸素欠損、及び酸素欠損にトラップされた水素は、加熱処理によって低減されることが
示された。
以上から、上記実施の形態において、半導体１０６ｂをパターン形成した後で、熱処理
を行うことにより、半導体１０６ｂ中に拡散した水素を脱離させることができることが示
された。これにより、水素などが半導体１０６ｂ中に拡散して欠陥準位が形成されること
を低減できる。このように欠陥準位密度が低減された酸化物半導体を用いることにより、
安定した電気特性を有するトランジスタを提供することができる。
本実施例では、絶縁体１０３に電子捕獲領域を有するトランジスタとして、試料９Ａ及
び試料９Ｂを作製し、絶縁体１０３に電子を注入することにより変化する当該トランジス
タのしきい値電圧について評価した。
なお、トランジスタの構成については、図９などを参照することができ、トランジスタ
の作製方法については、図１３乃至図１５などを参照することができる。
まず、基板１００として、厚さが１００ｎｍの酸化シリコンと、厚さが２８０ｎｍの窒
化酸化シリコンと、厚さが３００ｎｍの酸化シリコンと、厚さが３００ｎｍの酸化シリコ
ンと、がこの順に積層されたシリコン基板を準備した。
次に、絶縁体１０１として、スパッタリング法によって厚さが３５ｎｍの酸化アルミニ
ウムを成膜した。
次に、ＰＥＣＶＤ法によって厚さが１５０ｎｍの酸化シリコンを成膜した。当該酸化シ
リコン上にレジストを形成し、該レジストを用いて加工し、絶縁体１０７を形成した。
次にＣＶＤ法によって厚さが５ｎｍの窒化チタンを成膜し、その上に厚さが２５０ｎｍ
のタングステンを成膜した。それから、ＣＭＰ処理を行って、絶縁体１０７に埋め込むよ
うに導電体１０２を形成した。
次に、絶縁体１０５として、ＰＥＣＶＤ法によって厚さが１０ｎｍの酸化シリコンを成
膜した。成膜条件は、成膜ガスとしてＳｉＨ４を１ｓｃｃｍ、Ｎ２Ｏを８００ｓｃｃｍ用
い、ＲＦ電源周波数を６０ＭＨｚ、ＲＦ電源パワーを１５０Ｗとし、成膜圧力を４０Ｐａ
とし、基板温度を５００℃とした。
次に、絶縁体１０３として、ＡＬＤ法によって厚さが２０ｎｍの酸化ハフニウムを成膜
した。ＡＬＤ法による成膜では、基板温度を２００℃とし、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ）を含む固体を気化させた原料ガスと、酸化剤としてＯ３ガスを用
いた。
次に、絶縁体１０４として、ＰＥＣＶＤ法を用いて厚さが３０ｎｍの酸化シリコンを成
膜した。成膜条件は、成膜ガスとしてＳｉＨ４を１ｓｃｃｍ、Ｎ２Ｏを８００ｓｃｃｍ用
い、ＲＦ電源周波数を６０ＭＨｚ、ＲＦ電源パワーを１５０Ｗとし、成膜圧力を４０Ｐａ
とし、基板温度を５００℃とした。
次に、酸素雰囲気下で４９０℃１時間の加熱処理を行った。
次に、絶縁体１０６ａとなる酸化物として、ＤＣスパッタリング法によって厚さが２０
ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜には、
Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］ターゲットを用い、成膜ガスとしてアルゴン
ガス４０ｓｃｃｍおよび酸素ガス５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ（キャノンア
ネルバ製ミニチュアゲージＭＧ−２によって計測した。）とし、成膜電力を５００Ｗとし
、基板温度を２００℃とし、ターゲット−基板間距離を６０ｍｍとした。
次に、半導体１０６ｂとなる酸化物として、ＤＣスパッタリング法によって厚さが１５
ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜には、
Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］ターゲットを用い、成膜ガスとしてアルゴン
ガス３０ｓｃｃｍおよび酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ（キャノン
アネルバ製ミニチュアゲージＭＧ−２によって計測した。）とし、成膜電力を５００Ｗと
し、基板温度を３００℃とし、ターゲット−基板間距離を６０ｍｍとした。
次に、窒素雰囲気下で４５０℃１時間の加熱処理を行い、さらに酸素雰囲気下で４５０
℃１時間の加熱処理を行った。
次に、導電体１０８ａ、１０８ｂとなる導電体として、ＤＣスパッタリング法によって
厚さが２０ｎｍのタングステンを成膜した。
次に、当該導電体上にレジストを形成し、当該レジストを用いて加工し、絶縁体１０６
ａ、半導体１０６ｂ、および島状の導電体を形成した。
次に、当該島状の導電体上にレジストを形成し、当該レジストを用いて加工し、導電体
１０８ａ及び導電体１０８ｂを形成した。
次に、絶縁体１０６ｃとなる酸化物として、ＤＣスパッタリング法によって厚さが５ｎ
ｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜には、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］ターゲットを用い、成膜ガスとしてアルゴンガ
ス３０ｓｃｃｍおよび酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電
力を５００Ｗとし、基板温度を２００℃とし、ターゲット−基板間距離を６０ｍｍとした
。
次に、絶縁体１１２となる酸化窒化物として、ＰＥＣＶＤ法によって厚さが１０ｎｍの
酸化窒化シリコンを成膜した。
次に、導電体１１４となる導電体として、ＤＣスパッタリング法によって厚さが１０ｎ
ｍの窒化チタンと、厚さが３０ｎｍのタングステンと、をこの順に成膜した。次に、当該
導電体上にレジストを形成し、該レジストを用いて加工し、導電体１１４を形成した。
次に、レジストを用いて、上記酸化物及び酸化窒化物を加工し、絶縁体１０６ｃ及び絶
縁体１１２を形成した。
次に、絶縁体１１６として、ＲＦスパッタリング法によって厚さが４０ｎｍの酸化アル
ミニウムを成膜した。なお、成膜ガスとしてアルゴンガス２５ｓｃｃｍおよび酸素ガス２
５ｓｃｃｍを用い、成膜圧力を０．４Ｐａとし、成膜電力を２５００Ｗとし、基板温度を
２５０℃とし、ターゲット−基板間距離を６０ｍｍとした。
次に、酸素雰囲気下で４００℃１時間の加熱処理を行った。
次に、ＰＥＣＶＤ法によって厚さが１５０ｎｍの酸化窒化シリコンを成膜した。
次に、ＤＣスパッタリング法によって厚さが５０ｎｍのチタンと、厚さが２００ｎｍの
アルミニウムと、厚さが５０ｎｍのチタンと、をこの順に成膜した。次にこの膜をレジス
トを用いて加工して導電体１２０ａ及び導電体１２０ｂを形成した。
以上の工程によって、試料９Ａとして、チャネル長Ｌが６４ｎｍ、チャネル幅Ｗが５１
ｎｍのトランジスタを作製した。また、同様の方法を用いて試料９Ｂとして、チャネル長
Ｌが４３ｎｍ、チャネル幅Ｗが４４ｎｍのトランジスタを作製した。
本実施例では、図８３（Ｅ）に示すように、試料９Ａ及び試料９Ｂについて、バックゲ
ート（導電体１０２）に電位を印加して絶縁体１０３に電子の注入を行って、トランジス
タのしきい値電圧を変化させる。ここで、バックゲート電圧Ｖｂｇ＝４０Ｖ、ドレイン電
圧Ｖｄ＝０Ｖ、ソース電圧＝０Ｖ、トップゲート（導電体１１４）電圧Ｖｇ＝０Ｖとして
絶縁体１０３への電子の注入を行った。なお、バックゲート電圧の印加時間は、０秒、０
．４秒、０．８秒、１．２秒、１．６秒、２．０秒及び２．４秒とし、それぞれの電子注
入条件において、Ｉｄ−Ｖｇ特性を測定した。Ｉｄ−Ｖｇ特性の測定は、バックゲート電
圧を０Ｖとし、ドレイン電圧を１．８Ｖとし、ゲート電圧を−３．０Ｖから３．０Ｖまで
０．１Ｖステップで掃引させた。
試料９Ａ及び試料９ＢのＩｄ−Ｖｇ特性の測定結果を図８３（Ａ）及び図８３（Ｃ）に
示す。図８３（Ａ）及び図８３（Ｃ）は、横軸にゲート電圧Ｖｇ［Ｖ］、縦軸にドレイン
電流Ｉｄ［Ａ］をとる。また、図８３（Ａ）のグラフから算出した試料９Ａのしきい値電
圧Ｖｔｈ及びＳｈｉｆｔを図８３（Ｂ）に示す。同様に、図８３（Ｃ）のグラフから算出
した試料９Ｂのしきい値電圧Ｖｔｈ及びＳｈｉｆｔを図８３（Ｄ）に示す。
図８３（Ａ）乃至（Ｄ）に示すように、試料９Ａ及び試料９Ｂにおいて、バックゲート
に電位を印加して絶縁体１０３に電子を注入することによって、しきい値電圧が変化する
ことが示された。さらに、バックゲートへの電圧の印加時間によって、しきい値電圧を調
整できることがわかった。
１０ トランジスタ
１２ トランジスタ
１４ トランジスタ
１６ トランジスタ
１８ トランジスタ
２０ トランジスタ
２２ トランジスタ
２４ トランジスタ
２６ トランジスタ
２８ トランジスタ
２９ トランジスタ
１００ 基板
１０１ 絶縁体
１０２ 導電体
１０２ａ 導電体
１０２ｂ 導電体
１０３ 絶縁体
１０４ 絶縁体
１０５ 絶縁体
１０６ａ 絶縁体
１０６ｂ 半導体
１０６ｃ 絶縁体
１０７ 絶縁体
１０８ 導電体
１０８ａ 導電体
１０８ｂ 導電体
１０９ 低抵抗領域
１０９ａ 低抵抗領域
１０９ｂ 低抵抗領域
１１０ 絶縁体
１１０ａ 導電体
１１０ｂ 導電体
１１１ 金属酸化物
１１１ａ 金属酸化物
１１１ｂ 金属酸化物
１１２ 絶縁体
１１３ 絶縁体
１１４ 導電体
１１６ 絶縁体
１１７ 絶縁体
１１８ 絶縁体
１２０ａ 導電体
１２０ｂ 導電体
１２６ａ 絶縁体
１２６ｂ 半導体
１２６ｃ 絶縁体
１２８ 導電体
１３２ 絶縁体
１３４ 導電体
１８６ 酸素
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
２９１ 光源
３００ シリコン基板
３１０ 層
３２０ 層
３３０ 層
３４０ 層
３５１ トランジスタ
３５２ トランジスタ
３５３ トランジスタ
３６０ フォトダイオード
３６１ アノード
３６３ 低抵抗領域
３７０ プラグ
３７１ 配線
３７２ 配線
３７３ 配線
３８０ 絶縁体
４５０ 半導体基板
４５２ 絶縁体
４５４ 導電体
４５６ 領域
４６０ 領域
４６２ 絶縁体
４６４ 絶縁体
４６６ 絶縁体
４６８ 絶縁体
４７２ａ 領域
４７２ｂ 領域
４７４ａ 導電体
４７４ｂ 導電体
４７４ｃ 導電体
４７６ａ 導電体
４７６ｂ 導電体
４７８ａ 導電体
４７８ｂ 導電体
４７８ｃ 導電体
４８０ａ 導電体
４８０ｂ 導電体
４８０ｃ 導電体
４８９ 絶縁体
４９０ 絶縁体
４９１ 絶縁体
４９２ 絶縁体
４９３ 絶縁体
４９４ 絶縁体
４９６ａ 導電体
４９６ｂ 導電体
４９６ｃ 導電体
４９６ｄ 導電体
４９８ａ 導電体
４９８ｂ 導電体
４９８ｃ 導電体
５０４ 導電体
５１１ 絶縁体
５１４ 導電体
５１６ａ 導電体
５１６ｂ 導電体
７００ 基板
７０４ａ 導電体
７０４ｂ 導電体
７０６ａ 半導体
７０６ｂ 半導体
７１２ａ 絶縁体
７１２ｂ 絶縁体
７１４ａ 導電体
７１４ｂ 導電体
７１６ａ 導電体
７１６ｂ 導電体
７１８ａ 絶縁体
７１８ｂ 絶縁体
７１８ｃ 絶縁体
７１９ 発光素子
７２０ 絶縁体
７２１ 絶縁体
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５０ 基板
７５１ トランジスタ
７５２ 容量素子
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 導電体
７８２ 発光層
７８３ 導電体
７８４ 隔壁
７９１ 導電体
７９２ 絶縁体
７９３ 液晶層
７９４ 絶縁体
７９５ スペーサ
７９６ 導電体
７９７ 基板
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１０００ 成膜装置
１００２ 搬入室
１００４ 搬出室
１００６ 搬送室
１００８ 成膜室
１００９ 成膜室
１０１０ 成膜室
１０１４ 搬送アーム
１０２０ チャンバー
１０２１ａ 原料供給部
１０２１ｂ 原料供給部
１０２２ａ 高速バルブ
１０２２ｂ 高速バルブ
１０２３ａ 原料導入口
１０２３ｂ 原料導入口
１０２４ 原料排出口
１０２５ 排気装置
１０２６ 基板ホルダ
１０２８ プラズマ発生装置
１０３０ 基板
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１４００ 基板
１４０２ 絶縁体
１４０２ａ 絶縁体
１４０４ 導電体
１４０８ 絶縁体
１４１３ 導電体
１４１６ａ 導電体
１４１６ｂ 導電体
１４５４ 導電体
１４６２ 絶縁体
１４６４ 絶縁体
１４６４ａ 絶縁体
１４６４ｂ 絶縁体
１４７６ 領域
１５１１ 導電体
１５１１ａ 導電体
１５１１ｂ 導電体
１５１３ 導電体
１５１４ 導電体
１５１６ 導電体
１５１６ｂ 導電体
１５１７ 導電体
１５１８ 導電体
１５１９ 導電体
１５４１ プラグ
１５４３ プラグ
１５４４ プラグ
１５４４ｂ プラグ
１５４５ プラグ
１５４７ プラグ
１５４７ｂ プラグ
１５４８ プラグ
１５７１ 絶縁体
１５７１ａ 絶縁体
１５８１ 絶縁体
１５８１ａ 絶縁体
１５８１ｂ 絶縁体
１５８４ 絶縁体
１５８５ 絶縁体
１５９１ 絶縁体
１５９２ 絶縁体
１５９４ 絶縁体
１５９５ 絶縁体
１５９９ 絶縁体
１６２７ 層
１６２８ 層
１６２９ 層
１６３０ 層
１６３１ 層
２１００ トランジスタ
２２００ トランジスタ
２７００ 製造装置
２７０１ 大気側基板供給室
２７０２ 大気側基板搬送室
２７０３ａ ロードロック室
２７０３ｂ アンロードロック室
２７０４ 搬送室
２７０６ａ チャンバー
２７０６ｂ チャンバー
２７０６ｃ チャンバー
２７０６ｄ チャンバー
２７６１ カセットポート
２７６２ アライメントポート
２７６３ａ 搬送ロボット
２７６３ｂ 搬送ロボット
２８０１ ガス供給源
２８０２ バルブ
２８０３ 高周波発生器
２８０４ 導波管
２８０５ モード変換器
２８０６ ガス管
２８０７ 導波管
２８０８ スロットアンテナ板
２８０９ 誘電体板
２８１０ 高密度プラズマ
２８１１ 基板
２８１２ 基板ステージ
２８１３ 加熱機構
２８１５ マッチングボックス
２８１６ 高周波電源
２８１７ 真空ポンプ
２８１８ バルブ
２８１９ 排気口
２８２０ ランプ
２８２１ ガス供給源
２８２２ バルブ
２８２３ ガス導入口
２８２４ 基板
２８２５ 基板ステージ
２８２６ 加熱機構
２８２８ 真空ポンプ
２８２９ バルブ
２８３０ 排気口
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３００６ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
３５００ トランジスタ
３６００ トランジスタ
４００１ 配線
４００３ 配線
４００５ 配線
４００６ 配線
４００７ 配線
４００８ 配線
４００９ 配線
４０２１ 層
４０２２ 層
４０２３ 層
４１００ トランジスタ
４２００ トランジスタ
４３００ トランジスタ
４４００ トランジスタ
４５００ 容量素子
４６００ 容量素子

Claims (8)

  1. 基板上に形成された第１の絶縁体と、
    前記第１の絶縁体の上に形成された第２の絶縁体と、
    前記第２の絶縁体の上面の少なくとも一部に接して形成された酸化物半導体と、
    前記酸化物半導体の上面の少なくとも一部に接して形成された第３の絶縁体と、
    前記酸化物半導体と電気的に接続された第１の導電体及び第２の導電体と、
    前記第３の絶縁体の上に形成された第４の絶縁体と、
    前記第４の絶縁体の上に形成され、少なくとも一部が前記第１の導電体と前記第２の導電体の間に位置するように形成された第３の導電体と、
    前記第３の導電体の上に形成された第５の絶縁体と、を有し、
    前記第１の絶縁体はハロゲン元素を含むことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１の絶縁体の下に形成された第６の絶縁体を有し、
    前記第６の絶縁体は、前記第１の絶縁体より水及び水素を透過させにくいことを特徴とする半導体装置。
  3. 請求項２において、
    前記第６の絶縁体と前記第１の絶縁体の間に形成され、且つ少なくとも一部が前記酸化物半導体と重なる第４の導電体を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第１の絶縁体に含まれる水は、昇温脱離ガス分析において、水分子の脱離量が１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．４×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であることを特徴とする半導体装置。
  5. 請求項３において、
    前記第４の導電体と前記第１の絶縁体の間に形成された第７の絶縁体を有し、
    前記第７の絶縁体はハフニウムを含むことを特徴とする半導体装置。
  6. 請求項５において、
    前記第１の絶縁体と第７の絶縁体の積層膜に含まれる水は、昇温脱離ガス分析において、水分子の脱離量が１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．４×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であることを特徴とする半導体装置。
  7. 請求項５又は６のいずれかにおいて、
    前記第１の絶縁体と第７の絶縁体の積層膜に含まれる水素は、昇温脱離ガス分析において、水素分子の脱離量が１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であることを特徴とする半導体装置。
  8. 請求項１乃至７のいずれか一項において、
    前記ハロゲン元素は、フッ素、塩素または臭素のいずれかであることを特徴とする半導体装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
US11257722B2 (en) * 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
CN110998809B (zh) * 2017-08-04 2023-06-30 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
JP7221224B2 (ja) 2018-01-25 2023-02-13 株式会社半導体エネルギー研究所 半導体装置
US11521849B2 (en) * 2018-07-20 2022-12-06 Applied Materials, Inc. In-situ deposition process
JP6753450B2 (ja) * 2018-11-12 2020-09-09 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置、電子機器
US10978563B2 (en) * 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11295978B2 (en) 2020-04-29 2022-04-05 International Business Machines Corporation Interconnects having spacers for improved top via critical dimension and overlay tolerance
US20230061260A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
TW202329333A (zh) * 2021-11-30 2023-07-16 日商半導體能源研究所股份有限公司 半導體裝置、半導體裝置的製造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165532A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物を利用した半導体デバイス
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010003910A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP2011142314A (ja) * 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012009832A (ja) * 2010-05-21 2012-01-12 Semiconductor Energy Lab Co Ltd パルス変換回路
JP2014007394A (ja) * 2012-05-31 2014-01-16 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014027263A (ja) * 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014029994A (ja) * 2012-06-27 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2014030012A (ja) * 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014057053A (ja) * 2012-08-10 2014-03-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014239213A (ja) * 2013-05-09 2014-12-18 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

Family Cites Families (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3187086B2 (ja) * 1991-08-26 2001-07-11 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
US6849872B1 (en) 1991-08-26 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP2453481B1 (en) 2004-11-10 2017-01-11 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
TWI627757B (zh) * 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101799265B1 (ko) 2009-11-13 2017-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101523358B1 (ko) * 2009-12-04 2015-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN102725851B (zh) * 2010-02-05 2016-01-20 株式会社半导体能源研究所 半导体装置和制造半导体装置的方法
KR101806271B1 (ko) 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9653614B2 (en) * 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102412138B1 (ko) 2012-01-25 2022-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9312390B2 (en) * 2012-07-05 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Remote control system
JP6401483B2 (ja) * 2013-04-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102222344B1 (ko) 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20150008428A1 (en) * 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6345023B2 (ja) 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165532A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物を利用した半導体デバイス
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010003910A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP2011142314A (ja) * 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012009832A (ja) * 2010-05-21 2012-01-12 Semiconductor Energy Lab Co Ltd パルス変換回路
JP2014007394A (ja) * 2012-05-31 2014-01-16 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014027263A (ja) * 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014029994A (ja) * 2012-06-27 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2014030012A (ja) * 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014057053A (ja) * 2012-08-10 2014-03-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014239213A (ja) * 2013-05-09 2014-12-18 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

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