JP6947491B2 - 半導体装置 - Google Patents

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Description

本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体としてシリコンが知られている。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
近年では、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの開発が活発化している。酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を半導体素子へ利用することが開示されている（特許文献１参照。）。また、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性が開示されている（特許文献２参照。）。
酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタ、および多結晶シリコンを用いたトランジスタとは異なる特徴を有する。例えば、酸化物半導体を用いたトランジスタを適用した表示装置は、消費電力が低いことが知られている。酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタに用いることができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
特開昭６３−２３９１１７ 特表平１１−５０５３７７
安定した電気特性を有するトランジスタを提供することを課題の一とする。または、非導通時のリーク電流の小さいトランジスタを提供することを課題の一とする。または、高い周波数特性を有するトランジスタを提供することを課題の一とする。または、オン電流の大きいトランジスタを提供することを課題の一とする。または、ノーマリーオフの電気特性を有するトランジスタを提供することを課題の一とする。または、サブスレッショルドスイング値の小さいトランジスタを提供することを課題の一とする。または、信頼性の高いトランジスタを提供することを課題の一とする。
または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）本発明の一態様は、基板上に形成された酸化物半導体と、酸化物半導体の上面の少なくとも一部に接して形成された第１の導電体と、酸化物半導体の上面の少なくとも一部に接して形成された第２の導電体と、第１の導電体と第２の導電体の上に形成され、酸化物半導体の上面の少なくとも一部に接して形成された第１の絶縁体と、第１の絶縁体の上に形成された第２の絶縁体と、第２の絶縁体の上に形成され、第１の絶縁体及び第２の絶縁体を介して第１の導電体の少なくとも一部と重なり、且つ第１の絶縁体及び第２の絶縁体を介して第２の導電体の少なくとも一部と重なる第３の導電体と、第３の導電体の上に形成された第３の絶縁体と、を有し、第１の絶縁体は酸素を含み、第２の絶縁体は、第１の絶縁体より酸素を透過させにくく、第３の絶縁体は、第１の絶縁体より酸素を透過させにくい、半導体装置である。
（１）に記載の半導体装置において、第２の絶縁体は、ガリウム及び酸素を有することが好ましい。また、第３の絶縁体は、アルミニウム及び酸素を有することが好ましい。また、第３の絶縁体は、酸素を含む雰囲気においてスパッタリング法を用いて成膜されることが好ましい。また、第１の絶縁体は、シリコン及び酸素を有することが好ましい。
（２）また、本発明の他の一態様は、基板上に形成された第１の絶縁体と、第１の絶縁体の上に形成された酸化物絶縁体と、酸化物絶縁体の上面の少なくとも一部に接して形成された酸化物半導体と、酸化物半導体の上面の少なくとも一部に接して形成された第１の導電体と、酸化物半導体の上面の少なくとも一部に接して形成された第２の導電体と、第１の導電体と第２の導電体の上に形成され、酸化物半導体の上面の少なくとも一部に接して形成された第２の絶縁体と、第２の絶縁体の上に形成された第３の絶縁体と、第３の絶縁体の上に形成され、第２の絶縁体及び第３の絶縁体を介して第１の導電体の少なくとも一部と重なり、且つ第２の絶縁体及び第３の絶縁体を介して第２の導電体の少なくとも一部と重なる第３の導電体と、第３の導電体の上に形成され、第１の絶縁体又は第２の絶縁体の少なくとも一部と接する第４の絶縁体と、第４の絶縁体の上に接して形成された第５の絶縁体と、を有し、酸化物絶縁体の伝導帯下端のエネルギー準位は、酸化物半導体の伝導帯下端のエネルギー準位より真空準位に近く、第１の絶縁体、第２の絶縁体及び第４の絶縁体は酸素を含み、第３の絶縁体は、第２の絶縁体より酸素を透過させにくく、第５の絶縁体は、第４の絶縁体より酸素を透過させにくい、半導体装置である。
（３）また、本発明の他の一態様は、基板上に形成された第１の絶縁体と、第１の絶縁体の上に形成された第１の酸化物絶縁体と、第１の酸化物絶縁体の上面の少なくとも一部に接して形成された酸化物半導体と、酸化物半導体の上面の少なくとも一部に接して形成された第１の導電体と、酸化物半導体の上面の少なくとも一部に接して形成された第２の導電体と、第１の導電体と第２の導電体の上に形成され、酸化物半導体の上面の少なくとも一部に接して形成された第２の酸化物絶縁体と、第２の酸化物絶縁体の上に形成された第２の絶縁体と、第２の絶縁体の上に形成された第３の絶縁体と、第３の絶縁体の上に形成され、第２の絶縁体及び第３の絶縁体を介して第１の導電体の少なくとも一部と重なり、且つ第２の絶縁体及び第３の絶縁体を介して第２の導電体の少なくとも一部と重なる第３の導電体と、第３の導電体の上に形成され、第１の絶縁体又は第２の絶縁体の少なくとも一部と接する第４の絶縁体と、第４の絶縁体の上に接して形成された第５の絶縁体と、を有し、第１の酸化物絶縁体の伝導帯下端のエネルギー準位は、酸化物半導体の伝導帯下端のエネルギー準位より真空準位に近く、第２の酸化物絶縁体の伝導帯下端のエネルギー準位は、酸化物半導体の伝導帯下端のエネルギー準位より真空準位に近く、第１の絶縁体、第２の絶縁体及び第４の絶縁体は酸素を含み、第３の絶縁体は、第２の絶縁体より酸素を透過させにくく、第５の絶縁体は、第４の絶縁体より酸素を透過させにくい、半導体装置である。
（２）又は（３）に記載の半導体装置において、第３の絶縁体は、ガリウム及び酸素を有することが好ましい。また、第５の絶縁体は、アルミニウム及び酸素を有することが好ましい。また、第５の絶縁体は、酸素を含む雰囲気においてスパッタリング法を用いて成膜されることが好ましい。また、第１の絶縁体、第２の絶縁体及び第４の絶縁体は、シリコン及び酸素を有することが好ましい。
（４）また、本発明の他の一態様は、基板上に形成された第１の絶縁体と、第１の絶縁体の上に形成された酸化物絶縁体と、酸化物絶縁体の上面の少なくとも一部に接して形成された酸化物半導体と、酸化物半導体の上面の少なくとも一部に接して形成された第１の導電体と、第１の導電体上に接して形成された第２の絶縁体と、酸化物半導体の上面の少なくとも一部に接して形成された第２の導電体と、第２の導電体上に接して形成された第３の絶縁体と、第２の絶縁体と第３の絶縁体の上面の少なくとも一部に接して形成され、酸化物半導体の上面の少なくとも一部に接して形成された第４の絶縁体と、第４の絶縁体の上に形成された第５の絶縁体と、第５の絶縁体の上に形成され、第２の絶縁体、第４の絶縁体及び第５の絶縁体を介して第１の導電体の少なくとも一部と重なり、且つ第３の絶縁体、第４の絶縁体及び第５の絶縁体を介して第２の導電体の少なくとも一部と重なる第３の導電体と、第３の導電体の上に形成された第６の絶縁体と、を有し、酸化物絶縁体の伝導帯下端のエネルギー準位は、酸化物半導体の伝導帯下端のエネルギー準位より真空準位に近く、第６の絶縁体は、第１の絶縁体の上面の一部に接し、第２の絶縁体の上面の一部に接し、且つ第３の絶縁体の上面の一部に接し、第１乃至第４の絶縁体は酸素を含み、第５の絶縁体は、第４の絶縁体より酸素を透過させにくく、第６の絶縁体は、第１乃至第４の絶縁体より酸素を透過させにくい、半導体装置である。
（４）に記載の半導体装置において、第５の絶縁体は、ガリウム及び酸素を有することが好ましい。また、第６の絶縁体は、アルミニウム及び酸素を有することが好ましい。また、第６の絶縁体は、酸素を含む雰囲気においてスパッタリング法を用いて成膜されることが好ましい。また、第１乃至第４の絶縁体は、シリコン及び酸素を有することが好ましい。
（１）乃至（４）に記載の半導体装置において、酸化物半導体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有することが好ましい。
安定した電気特性を有するトランジスタを提供することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
または、該トランジスタを有する半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 スパッタリング装置を説明する図。 スパッタリング装置を説明する図。 スパッタリング装置を説明する図。 スパッタリング装置を説明する図。 スパッタリング装置を説明する図。 スパッタリング装置を説明する図。 成膜装置の一例を示す上面図。 成膜装置の一例を示す断面図。 ＩｎＧａＺｎＯ４の計算モデルを示す図。 ＩｎＧａＺｎＯ４中の酸素の移動経路を示す図。 ＩｎＧａＺｎＯ４中の酸素の移動経路と当該移動経路におけるエネルギー変化を示す図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す斜視図および断面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様に係る電子機器を示す斜視図。 実施例で測定したＴＤＳ分析の結果を示すグラフ。 実施例で測定したＴＤＳ分析の結果を示すグラフ。 実施例で測定したＴＤＳ分析の結果を示すグラフ。 実施例で測定したＥＳＲ分析の結果を示すグラフ。 実施例で測定したＳＳＤＰ−ＳＩＭＳ分析の結果を示すグラフ。 実施例で測定したＴＯＦ−ＳＩＭＳ分析の結果を示すグラフ。 実施例で測定したＴＯＦ−ＳＩＭＳ分析の結果を示すグラフ。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図１乃至図８を用いて説明する。
＜トランジスタの構成＞
以下では、本発明の一態様に係る半導体装置の一例としてトランジスタの構成について説明する。
図１（Ａ）乃至（Ｃ）を用いてトランジスタ１０の構成について説明する。図１（Ａ）はトランジスタ１０の上面図である。図１（Ｂ）は図１（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。図１（Ｃ）は図１（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ１０のチャネル長方向における構造を示しており、一点鎖線Ａ３−Ａ４で示す領域では、トランジスタ１０のチャネル幅方向における構造を示している。なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。なお、図１（Ａ）において、煩雑になることを避けるため、トランジスタ１０の構成要素の一部（保護絶縁膜として機能する絶縁膜等）を省略して図示している。なお、トランジスタの上面図においては、以降の図面においても図１（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
トランジスタ１０は、基板１００上に形成された半導体１０６ｂと、半導体１０６ｂの上面の少なくとも一部に接して形成された導電体１０８ａと、半導体１０６ｂの上面の少なくとも一部に接して形成された導電体１０８ｂと、導電体１０８ａと導電体１０８ｂの上に形成され、半導体１０６ｂの上面の少なくとも一部に接して形成された絶縁体１１２ａと、絶縁体１１２ａの上に形成された絶縁体１１２ｂと、絶縁体１１２ｂの上に形成され、絶縁体１１２ａ及び絶縁体１１２ｂを介して導電体１０８ａの少なくとも一部と重なり、且つ絶縁体１１２ａ及び絶縁体１１２ｂを介して導電体１０８ｂの少なくとも一部と重なる導電体１１４ｂと、導電体１１４ｂの上に形成された絶縁体１１８と、を有する。
例えば、図１（Ａ）乃至（Ｃ）に示すように、トランジスタ１０は、基板１００の上に形成された絶縁体１０１及び絶縁体１０４と、絶縁体１０４の上に形成された絶縁体１０６ａ及び半導体１０６ｂと、半導体１０６ｂの上に形成された導電体１０８ａ、導電体１０８ｂ、導電体１０９ａ及び導電体１０９ｂと、半導体１０６ｂの上に形成された絶縁体１１２ａ及び絶縁体１１２ｂと、絶縁体１１２ｂの上に形成された導電体１１４ａ乃至１１４ｃと、導電体１１４ｃの上に形成された絶縁体１１６、絶縁体１１８と、を有する。
ここで、絶縁体１０１、絶縁体１０４、絶縁体１０６ａ、絶縁体１１２ａ、絶縁体１１２ｂ、絶縁体１１６及び絶縁体１１８は、絶縁膜又は絶縁層ということもできる。また、導電体１０８ａ、導電体１０８ｂ、導電体１０９ａ、導電体１０９ｂ及び導電体１１４ａ乃至１１４ｃは、導電膜又は導電層ということもできる。また、半導体１０６ｂは、半導体膜又は半導体層ということもできる。
基板１００上に形成された絶縁体１０１の上に絶縁体１０４が形成されている。絶縁体１０４の上に絶縁体１０６ａが形成され、絶縁体１０６ａの上面の少なくとも一部に接して半導体１０６ｂが形成されている。ここで、絶縁体１０６ａ及び半導体１０６ｂは、酸化物半導体を用いることが好ましい。また、絶縁体１０４は酸素を含む絶縁体を用いることが好ましい。また、絶縁体１０６ａ又は半導体１０６ｂなどの導電体１０８ａ又は導電体１０８ｂと接する領域（図１（Ｂ）では点線で表示）に低抵抗領域１０７ａ及び低抵抗領域１０７ｂが形成されることがある。また、図１（Ｂ）に示すように、半導体１０６ｂは、導電体１０８ａと導電体１０８ｂの間に導電体１０８ａ及び導電体１０８ｂと重なった領域より膜厚の薄い領域を有することがある。
半導体１０６ｂの上面の少なくとも一部に接して導電体１０８ａ及び導電体１０８ｂが形成されている。導電体１０８ａと導電体１０８ｂは離間して形成されており、図１（Ａ）（Ｂ）に示すように導電体１１４ａ乃至１１４ｃを間に挟んで対向して形成されていることが好ましい。また、図１（Ｂ）に示すように、導電体１０８ａの上に接して導電体１０９ａを形成し、導電体１０８ｂの上に接して導電体１０９ｂを形成して、導電体を積層構造としてもよい。ここで、導電体１０８ａ及び導電体１０９ａは、トランジスタ１０のソース電極またはドレイン電極の一方として機能し、導電体１０８ｂ及び導電体１０９ｂは、トランジスタ１０のソース電極またはドレイン電極の他方として機能する。なお、導電体１０９ａと導電体１０９ｂのいずれか一方又は両方を設けない構成とすることもできる。
また、図１（Ｂ）に示す構成では、導電体１０８ａ及び導電体１０８ｂの下面が、絶縁体１０６ａ及び半導体１０６ｂの側面の一部、絶縁体１０４の上面の一部と接している。このような構成とすることにより、ソース電極またはドレイン電極として機能する導電体１０８ａ及び導電体１０８ｂと、絶縁体１０６ａ及び半導体１０６ｂとの接触面積を大きくすることができるので、トランジスタ１０の導通時の電流（オン電流）を増加させることができる。ただし、本実施の形態に示す半導体装置の構成はこれに限られるものではない。例えば、導電体１０８ａ及び導電体１０８ｂの下面が半導体１０６ｂの上面とだけ接する構成としてもよい。言い換えると、導電体１０８ａ及び導電体１０８ｂの端部が、半導体１０６ｂの端部と一致する、または半導体１０６ｂの端部より内側に位置する構成としてもよい。
半導体１０６ｂの上に絶縁体１１２ａが形成され、絶縁体１１２ａの上に絶縁体１１２ｂが形成される。ここで、絶縁体１１２ａ及び絶縁体１１２ｂはトランジスタ１０のゲート絶縁膜として機能する。絶縁体１１２ａは酸素を含む絶縁体を用い、絶縁体１１２ｂは、絶縁体１１２ａより酸素を透過させにくい絶縁体を用いる。なお、図１（Ａ）乃至（Ｃ）に示す構成では、絶縁体１１２ａ、絶縁体１１２ｂ、導電体１１４ａ乃至１１４ｃの端部が一致しているが、本実施の形態に示す構成はこれに限られるものではない。
絶縁体１１２ｂの上に、導電体１０８ａと導電体１０８ｂの間に重なるように導電体１１４ａ乃至１１４ｃが形成される。導電体１１４ａ乃至１１４ｃは、導電体１１４ａ、導電体１１４ｂ、導電体１１４ｃの順番に積層される。導電体１１４ａ乃至１１４ｃは、絶縁体１１２ａ及び絶縁体１１２ｂを介して導電体１０８ａの少なくとも一部と重なり、且つ絶縁体１１２ａ及び絶縁体１１２ｂを介して導電体１０８ｂの少なくとも一部と重なる。ここで、導電体１１４ａ乃至１１４ｃは、トランジスタ１０のゲート電極として機能する。なお、導電体１１４ａと導電体１１４ｃのいずれか一方又は両方を設けない構成とすることもできる。
導電体１１４ａ乃至１１４ｃ及び絶縁体１０４の上に絶縁体１１６が形成される。絶縁体１１６は、絶縁体１１２ａの少なくとも一部と接していることが好ましい。また、絶縁体１１６は、絶縁体１０４の少なくとも一部と接していることが好ましい。絶縁体１１６の上に接して絶縁体１１８が形成される。ここで、絶縁体１１６及び絶縁体１１８は、トランジスタ１０の保護絶縁膜として機能する。絶縁体１１６は酸素を含む絶縁体を用い、絶縁体１１８は、絶縁体１１６より酸素を透過させにくい絶縁体を用いる。
また、絶縁体１１６と絶縁体１１８との界面近傍の領域（図１（Ｂ）及び図１（Ｃ）では点線で表示）に混合領域１３０が形成されることがある。混合領域１３０では、絶縁体１１６を構成する成分と、絶縁体１１８を構成する成分の両方が含まれている。なお、図１（Ｂ）及び図１（Ｃ）では絶縁体１１６と絶縁体１１８の両方に混合領域１３０が形成されているが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、混合領域１３０が絶縁体１１６側に偏って形成されていてもよいし、絶縁体１１８側に偏って形成されていてもよい。例えば、混合領域１３０が絶縁体１１８側に偏って形成されている場合、混合領域に含まれる絶縁体１１８を構成する成分は、絶縁体１１６を構成する成分より多くなる場合がある。
上述のように、導電体１０８ａと、導電体１１４ａ乃至１１４ｃとは、絶縁体１１２ａ及び絶縁体１１２ｂを介して互いに重なり合う領域（以下、オーバーラップ領域と呼ぶ場合がある。）を有している。同様に、導電体１０８ｂと、導電体１１４ａ乃至１１４ｃもオーバーラップ領域を有している。このように、オーバーラップ領域を有する構造とすることで、半導体１０６ｂにおいて、導電体１０８ａと導電体１０８ｂに挟まれ、且つ導電体１１４ａ乃至１１４ｃと重ならない領域（以下、オフセット領域と呼ぶ場合がある。）が形成されなくなる。トランジスタにオフセット領域が形成されると、ゲート電極に電圧を印加してチャネルを形成する際に、オフセット領域が抵抗として機能するため、オン電流が低下してしまう。これに対して、本実施の形態に示す半導体装置のように、オーバーラップ領域を形成し、オフセット領域を設けないことにより、オン電流の大きいトランジスタを形成することができる。
＜半導体＞
以下、半導体１０６ｂの詳細な構成について説明する。
なお、本項目においては、半導体１０６ｂとともに絶縁体１０６ａの詳細な構成についても説明する。
半導体１０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体１０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体１０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆを表すとする。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体１０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体１０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体１０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
絶縁体１０６ａは、半導体１０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される。半導体１０６ｂを構成する酸素以外の元素一種以上、または二種以上から絶縁体１０６ａが構成されるため、絶縁体１０６ａと半導体１０６ｂとの界面において、欠陥準位が形成されにくい。
絶縁体１０６ａ及び半導体１０６ｂは、少なくともインジウムを含むと好ましい。なお、絶縁体１０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体１０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。ただし、絶縁体１０６ａがインジウムを含まなくても構わない場合がある。例えば絶縁体１０６ａが酸化ガリウムまたはＧａ−Ｚｎ酸化物であっても構わない。なお、絶縁体１０６ａ及び半導体１０６ｂに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
例えば、スパッタリング法を用いて成膜する場合、絶縁体１０６ａに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：２：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：３、Ｉｎ：Ｍ：Ｚｎ＝１：６：４、Ｉｎ：Ｍ：Ｚｎ＝１：６：５、Ｉｎ：Ｍ：Ｚｎ＝１：６：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：７、Ｉｎ：Ｍ：Ｚｎ＝１：６：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：９等がある。また、絶縁体１０６ａに用いるターゲットの金属元素の原子数比をＭ：Ｚｎ＝１０：１としてもよい。
また、例えば、スパッタリング法を用いて成膜する場合、半導体１０６ｂに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等がある。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体１０６ｂの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
半導体１０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体１０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。ここで、絶縁体１０６ａのエネルギーギャップは、半導体１０６ｂのエネルギーギャップより大きい。
半導体１０６ｂは、絶縁体１０６ａよりも電子親和力の大きい酸化物を用いる。例えば、半導体１０６ｂとして、絶縁体１０６ａよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。言い換えると、絶縁体１０６ａの伝導帯下端のエネルギー準位は、半導体１０６ｂの伝導帯下端のエネルギー準位より真空準位に近い。
このとき、ゲート電圧を印加すると、絶縁体１０６ａではなく、電子親和力の大きい半導体１０６ｂにチャネルが形成される。
上記の通り、絶縁体１０６ａは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質からなる。しかしながら、半導体１０６ｂと積層させてトランジスタを形成する場合、電子は半導体１０６ｂ及び、半導体１０６ｂと絶縁体１０６ａの界面近傍を流れ、絶縁体１０６ａは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１０６ａを半導体と記載せず、絶縁体と記載するものとする。なお、絶縁体１０６ａを絶縁体と記載するのは、あくまで半導体１０６ｂと比較してトランジスタの機能上絶縁体に近い機能を有するためなので、絶縁体１０６ａとして、半導体１０６ｂに用いることができる物質を用いる場合もある。
ここで、絶縁体１０６ａと半導体１０６ｂとの間には、絶縁体１０６ａと半導体１０６ｂとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、絶縁体１０６ａと半導体１０６ｂの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる。なお、絶縁体１０６ａと半導体１０６ｂは、それぞれの界面を明確に判別できない場合がある。
このとき、電子は、絶縁体１０６ａ中ではなく、半導体１０６ｂ中を主として移動する。上述したように、絶縁体１０６ａと半導体１０６ｂとの界面における欠陥準位密度を低くすることによって、半導体１０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体１０６ｂの上面または下面（被形成面、ここでは絶縁体１０６ａの上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
また、信頼性を高くするためには、絶縁体１０６ａは厚いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する絶縁体１０６ａとすればよい。絶縁体１０６ａの厚さを、厚くすることで、隣接する絶縁体と絶縁体１０６ａとの界面からチャネルの形成される半導体１０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する絶縁体１０６ａとすればよい。
例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体１０６ｂのシリコン濃度は低いほど好ましい。例えば、半導体１０６ｂと絶縁体１０６ａとの間に、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。
また、半導体１０６ｂの水素濃度を低減するために、絶縁体１０６ａの水素濃度を低減すると好ましい。絶縁体１０６ａは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体１０６ｂの窒素濃度を低減するために、絶縁体１０６ａの窒素濃度を低減すると好ましい。絶縁体１０６ａは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
また、図１（Ｂ）に示す低抵抗領域１０７ａ及び低抵抗領域１０７ｂは、主に、絶縁体１０６ａ又は半導体１０６ｂが接した導電体１０８ａ又は導電体１０８ｂに酸素を引き抜かれることにより形成される。または、低抵抗領域１０７ａ及び低抵抗領域１０７ｂは、導電体１０８ａ又は導電体１０８ｂに含まれる導電材料が絶縁体１０６ａ又は半導体１０６ｂ中の元素と結合することにより形成される。このような低抵抗領域１０７ａ及び低抵抗領域１０７ｂが形成されることにより、導電体１０８ａ又は導電体１０８ｂと絶縁体１０６ａ又は半導体１０６ｂとの接触抵抗を低減することが可能となるのでトランジスタ１０のオン電流を増大させることができる。
また、図１（Ｂ）に示すように、半導体１０６ｂは、導電体１０８ａと導電体１０８ｂの間に導電体１０８ａ及び導電体１０８ｂと重なった領域より膜厚の薄い領域を有することがある。これは、導電体１０８ａ及び導電体１０８ｂを形成する際に、半導体１０６ｂの上面の一部を除去することにより形成される。半導体１０６ｂの上面には、導電体１０８ａ及び導電体１０８ｂとなる導電体を成膜した際に、低抵抗領域１０７ａ及び１０７ｂと同様の抵抗の低い領域が形成される場合がある。このように、半導体１０６ｂの上面の導電体１０８ａと導電体１０８ｂの間に位置する領域を除去することにより、半導体１０６ｂの上面の抵抗が低い領域にチャネルが形成されることを防ぐことができる。
なお、上述の絶縁体１０６ａと半導体１０６ｂの２層構造は一例である。例えば、絶縁体１０６ａのない単層構造としても構わない。または、半導体１０６ｂの上に絶縁体１０６ａとして例示した絶縁体、半導体又は導電体のいずれか一を有する３層構造としても構わない。または、絶縁体１０６ａの下、絶縁体１０６ａの上、半導体１０６ｂの上のいずれか二箇所以上に、絶縁体１０６ａ又は半導体１０６ｂとして例示した絶縁体、半導体又は導電体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
本実施の形態に示す絶縁体１０６ａ及び半導体１０６ｂ、特に半導体１０６ｂは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）酸化物半導体であり、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶことができる。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、オフ電流が著しく小さく、チャネル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとすることができる。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
絶縁体１０６ａ及び半導体１０６ｂに含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。特に酸素欠損にトラップされた水素は、半導体のバンド構造に対して浅いドナー準位を形成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、絶縁体１０６ａ及び半導体１０６ｂは水素ができる限り低減されていることが好ましい。具体的には、絶縁体１０６ａ及び半導体１０６ｂにおいて、ＳＩＭＳ分析により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
絶縁体１０６ａ及び半導体１０６ｂにおいて、第１４族元素の一つであるシリコンや炭素が含まれると、絶縁体１０６ａ及び半導体１０６ｂにおいて酸素欠損が増加し、ｎ型化してしまう。このため、絶縁体１０６ａ及び半導体１０６ｂにおけるシリコンや炭素の濃度と、絶縁体１０６ａ又は半導体１０６ｂとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、絶縁体１０６ａ及び半導体１０６ｂにおいて、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、絶縁体１０６ａ及び半導体１０６ｂのアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
また、絶縁体１０６ａ及び半導体１０６ｂに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
なお、絶縁体１０６ａ及び半導体１０６ｂに用いることのできる酸化物半導体の詳細については、実施の形態３で詳細に説明する。
＜基板、絶縁体、導電体＞
以下に、トランジスタ１０の半導体以外の各構成要素について詳細な説明を行う。
基板１００は、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板１００として、トランジスタ作製時の加熱処理に耐えうる可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１００が伸縮性を有してもよい。また、基板１００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板１００を薄くすると、半導体装置を軽量化することができる。また、基板１００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板１００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板１００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１００として好適である。
絶縁体１０１は、水素又は水をブロックする機能を有する絶縁体を用いる。絶縁体１０６ａ及び半導体１０６ｂ近傍に設けられる絶縁体中の水素や水は、酸化物半導体を含む絶縁体１０６ａ及び半導体１０６ｂ中にキャリアを生成する要因の一つとなる。これによりトランジスタ１０の信頼性が低下するおそれがある。特に基板１００としてスイッチ素子などのシリコン系半導体素子を設けた基板を用いる場合、当該半導体素子のダングリングボンドを終端するために水素が用いられ、当該水素がトランジスタ１０まで拡散するおそれがある。これに対して水素又は水をブロックする機能を有する絶縁体１０１を設けることによりトランジスタ１０の下層から水素又は水が拡散するのを抑制し、トランジスタ１０の信頼性を向上させることができる。
また、絶縁体１０１は酸素をブロックする機能も有することが好ましい。絶縁体１０１が絶縁体１０４から拡散する酸素をブロックすることにより、絶縁体１０４から絶縁体１０６ａ及び半導体１０６ｂに効果的に酸素を供給することができる。
絶縁体１０１としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。これらを絶縁体１０１として用いることにより、酸素、水素又は水の拡散をブロックする効果を示す絶縁膜として機能することができる。また、絶縁体１０１としては、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。これらを絶縁体１０１として用いることにより、水素、水の拡散をブロックする効果を示す絶縁膜として機能することができる。なお、本明細書等において、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものを指し、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多いものを指す。
絶縁体１０４は酸素を含む絶縁体であり、過剰酸素を有することが好ましい。また、絶縁体１０４は絶縁体１０１より酸素を透過させやすいことが好ましい。このような絶縁体１０４を設けることにより、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂに酸素を供給することができる。当該酸素により、酸化物半導体である絶縁体１０６ａ、半導体１０６ｂの欠陥となる酸素欠損を低減することができる。これにより、絶縁体１０６ａ、半導体１０６ｂの欠陥準位密度を低減し、半導体１０６ｂを安定な特性を有する酸化物半導体とすることができる。
なお、本明細書などにおいて、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで酸素が含まれる膜又は層から放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合や、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合などがある。
絶縁体１０４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
過剰酸素を有する絶縁体１０４は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは、１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上５．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる領域を有することが好ましい。
ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、過剰酸素を有する絶縁体１０４は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
また、絶縁体１０４は、基板１００からの不純物の拡散を防止する機能を有してもよい。また、絶縁体１０４は、水素トラップを有する絶縁体としてもよい。
また、上述の通り半導体１０６ｂの上面又は下面は平坦性が高いことが好ましい。このため、絶縁体１０４の上面に化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって平坦化処理を行って平坦性の向上を図ってもよい。
導電体１０８ａ及び導電体１０８ｂは、それぞれトランジスタ１０のソース電極またはドレイン電極のいずれかとして機能する。
導電体１０８ａ及び導電体１０８ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
導電体１０９ａ及び導電体１０９ｂは、酸化反応のギブス自由エネルギーが高い物質を用いることが好ましい。このような導電体１０９ａ及び導電体１０９ｂを設けることにより、導電体１０８ａ及び導電体１０８ｂの上面において、接する膜から酸素を引き抜くことが抑制できる。これにより、導電体１０８ａ及び導電体１０８ｂの一部が酸化して抵抗率が増大することを抑制し、且つ絶縁体１０６ａ及び半導体１０６ｂに効果的に酸素を供給することができる。
導電体１０９ａ及び導電体１０９ｂとしては、例えば、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上の元素を含む金属又は酸化物を、単層で、または積層で用いればよい。なお、導電体１０９ａ及び導電体１０９ｂとして酸化物を用いる場合、導電率が高いため、ルテニウムまたはイリジウムを含む酸化物を用いると好ましい。ルテニウムまたはイリジウムを含む酸化物の一例としては、ＲｕＯＸ（Ｘは０．５以上３以下）、ＩｒＯＸ（Ｘは０．５以上３以下）、ＳｒＲｕＯＸ（Ｘは１以上５以下）などが挙げられる。
また、導電体１０９ａ及び導電体１０９ｂとしては、例えば、窒化チタン、窒化タングステン、窒化タンタルなどの導電性を有する窒化物を、単層で、または積層で用いてもよい。このような導電体は酸素を透過させにくいので、導電体１０８ａ及び導電体１０８ｂの上面において、接する膜から酸素を引き抜くことが抑制できる。これにより、導電体１０８ａ及び導電体１０８ｂの一部が酸化して抵抗率が増大することを抑制し、且つ絶縁体１０６ａ及び半導体１０６ｂに効果的に酸素を供給することができる。
なお、図１（Ｂ）において導電体１０９ａ及び導電体１０９ｂが、導電体１０８ａ及び導電体１０８ｂの上に形成されているが、本実施の形態に示す半導体装置の構成はこれに限られるものではない。例えば、導電体１０９ａおよび導電体１０９ｂを形成せず、導電体１０８ａ及び導電体１０８ｂのみの構成としてもよいし、導電体１０８ａ及び導電体１０８ｂを形成せず、導電体１０９ａおよび導電体１０９ｂのみの構成としてもよい。また、導電体１０８ａ及び導電体１０８ｂの下に導電体１０９ａ及び導電体１０９ｂを設ける構成としてもよい。
また、導電体１０８ａ及び導電体１０８ｂをソース電極及びドレイン電極として機能させる場合、導電体１０９ａ及び導電体１０９ｂの代わりに、絶縁体１１２ａ又は絶縁体１１６より酸素を透過させにくい絶縁体を設ける構成としてもよい。このような絶縁体としては、後述する絶縁体１１２ｂとして用いることができる絶縁体を用いればよい。このような構成とすることにより、導電体１０８ａ及び導電体１０８ｂの一部が酸化して抵抗率が増大することを抑制し、且つ絶縁体１０６ａ及び半導体１０６ｂに効果的に酸素を供給することができる。
絶縁体１１２ａ及び絶縁体１１２ｂは、トランジスタ１０のゲート絶縁膜として機能する。絶縁体１１２ａは酸素を含む絶縁体であり、過剰酸素を有することが好ましい。また、絶縁体１１２ａは絶縁体１１２ｂより酸素を透過させやすいことが好ましい。このような絶縁体１１２ａを設けることにより、絶縁体１１２ａから絶縁体１０６ａ、半導体１０６ｂに酸素を供給することができる。当該酸素により、酸化物半導体を含む、絶縁体１０６ａ及び半導体１０６ｂの欠陥となる酸素欠損を低減することができる。これにより、絶縁体１０６ａ及び半導体１０６ｂの欠陥準位密度を低減し、半導体１０６ｂを安定な特性を有する酸化物半導体とすることができる。
絶縁体１１２ａとしては、酸素とシリコンを含む絶縁体、例えば、酸化シリコン（ＳｉＯｘ）または酸化窒化シリコンを用いることが好ましい。また、絶縁体１１２ａとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
絶縁体１１２ｂは、絶縁体１１２ａより酸素を透過させにくい絶縁体であり、酸素をブロックする機能を有することが好ましい。このような絶縁体１１２ｂを設けることにより、導電体１１４ａ乃至１１４ｃの酸化を防ぐ、言い換えると絶縁体１１２ａから導電体１１４ａ乃至１１４ｃが酸素を引き抜くことを防ぐことができる。これにより、絶縁体１１２ａから絶縁体１０６ａ及び半導体１０６ｂに効果的に酸素を供給することができる。
絶縁体１１２ｂとしては、酸素とガリウムを含む絶縁体、例えば、酸化ガリウム（ＧａＯｘ）を用いることが好ましい。また、絶縁体１１２ｂとしては、例えば、ホウ素、アルミニウム、シリコン、スカンジウム、チタン、ガリウム、イットリウム、ジルコニウム、インジウム、ランタン、セリウム、ネオジム、ハフニウムまたはタリウムを有する酸化物または窒化物を用いてもよい。
また、絶縁体１１２ｂとして上述の絶縁体１０６ａとして用いることができる酸化物を用いてもよい。
また、絶縁体１１２ｂは、酸素を含む雰囲気においてスパッタリング法を用いて成膜することが好ましい。絶縁体１１２ｂを酸素を含む雰囲気においてスパッタリング法を用いて成膜することにより、後述する絶縁体１１８の成膜によって絶縁体１１６に酸素を添加できることと同様に、絶縁体１１２ｂの成膜によって絶縁体１１２ａに酸素を添加することができる。さらに、絶縁体１１２ｂは、酸素をブロックする機能を有するため、絶縁体１１２ａに添加した酸素を上方に拡散させず、絶縁体１０６ａ及び半導体１０６ｂに効果的に供給することができる。
さらに、絶縁体１１２ａに加えて絶縁体１１２ｂを設けることにより、上述のオーバーラップ領域と重なる領域において、絶縁体１１２ｂの膜厚の分だけゲート―ソース間、及びゲート―ドレイン間の距離を広げることができる。これにより、オーバーラップ領域における寄生容量を低減することができる。寄生容量を低減することにより、トランジスタのスイッチング速度を向上させることができるので、高い周波数特性を有するトランジスタを提供することができる。
導電体１１４ａ乃至１１４ｃはトランジスタ１０のゲート電極として機能する。導電体１１４ａ及び導電体１１４ｃとしては、導電体１０９ａ及び導電体１０９ｂとして用いることができる導電体を用いればよい。また、導電体１１４ｂとしては、導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよい。このような構成にすることにより、導電体１１４ｂの上面及び下面において、接する膜から酸素を引き抜くことが抑制できる。これにより、導電体１１４ｂの一部が酸化して抵抗率が増大することを抑制し、且つ絶縁体１０６ａ及び半導体１０６ｂに効果的に酸素を供給することができる。
ここで、図１（Ｂ）に示すように、導電体１１４ａ乃至１１４ｃの電界によって、半導体１０６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体１０６ｂの全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くすることができる。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体１０６ｂの側面にもチャネルが形成される。したがって、半導体１０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体１０６ｂが厚いほど、トランジスタのオン電流を高くすることができる。また、半導体１０６ｂが厚いほど、キャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくすることができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体１０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体１０６ｂとすればよい。なお、チャネル形成領域が縮小していくと、半導体１０６ｂが薄いほうがトランジスタの電気特性が向上する場合もある。よって、半導体１０６ｂの厚さが１０ｎｍ未満であってもよい。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
絶縁体１１６及び絶縁体１１８は、トランジスタ１０の保護絶縁膜として機能する。絶縁体１１６は、酸素を含む絶縁体であり、過剰酸素を有することが好ましい。また、絶縁体１１６は絶縁体１１８より酸素を透過させやすいことが好ましい。このような絶縁体１１６を設けることにより、絶縁体１１６から絶縁体１０６ａ及び半導体１０６ｂに酸素を供給することができる。当該酸素により、酸化物半導体を含む絶縁体１０６ａ及び半導体１０６ｂの欠陥となる酸素欠損を低減することができる。これにより、絶縁体１０６ａ及び半導体１０６ｂの欠陥準位密度を低減し、半導体１０６ｂを安定な特性を有する酸化物半導体とすることができる。
絶縁体１１６としては、酸素とシリコンを含む絶縁体、例えば、酸化シリコン（ＳｉＯｘ）または酸化窒化シリコンを用いることが好ましい。また、絶縁体１１６としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いてもよい。
過剰酸素を有する絶縁体１１６は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは、１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上５．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる領域を有することが好ましい。
または、過剰酸素を有する絶縁体１１６は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
絶縁体１１８は、絶縁体１１６より酸素を透過させにくい絶縁体であり、酸素をブロックする機能を有することが好ましい。このような絶縁体１１８を設けることにより、絶縁体１１６から絶縁体１０６ａ及び半導体１０６ｂに酸素を供給する際に、当該酸素が絶縁体１１６の上方に外部放出されてしまうことを防ぐことができる。これにより、絶縁体１１６から絶縁体１０６ａ及び半導体１０６ｂに効果的に酸素を供給することができる。ここで絶縁体１１８の膜厚としては、例えば５ｎｍ以上、又は２０ｎｍ以上とすることができる。また、詳細については後述するが、絶縁体１１８は、酸素を含む雰囲気においてスパッタリング法を用いて成膜することが好ましい。
絶縁体１１８しては、酸素とアルミニウムを含む絶縁体、例えば、酸化アルミニウム（ＡｌＯｘ）を用いることが好ましい。酸化アルミニウムは、酸素、および水素、水分などの不純物の両方に対して膜を透過させない遮断効果が高いので絶縁体１１８として用いるのに好適である。
また、絶縁体１１８としては、例えば、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。絶縁体１１８は酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロックする効果を有することが好ましい。このような絶縁体としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、絶縁体１１８は、少なくとも絶縁体１１６より酸素を透過させにくい膜として機能すればよく、上述の絶縁体１０６ａとして用いることができる酸化物を絶縁体１１８として用いることもできる。このような絶縁体１１８としては、Ｉｎを含む酸化絶縁物を用いることが好ましく、例えば、Ｉｎ−Ａｌ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いればよい。Ｉｎを含む酸化絶縁物はスパッタリング法で成膜する際に発生するパーティクル数が少ないので、絶縁体１１８として用いるのに好適である。
ここで、図１と、図２に示す絶縁体１１６と絶縁体１１８の界面近傍の拡大図を用いて、絶縁体１１６を介して絶縁体１０６ａ及び半導体１０６ｂに酸素が供給される過程について説明する。なお、以下の説明においては、絶縁体１１６として代表的にＳｉＯｘを用い（以下、絶縁体１１６（ＳｉＯｘ）と記載する場合がある。）、絶縁体１１８として代表的にＡｌＯｘを用いる（以下、絶縁体１１８（ＡｌＯｘ）と記載する場合がある。）。
まず、絶縁体１１６（ＳｉＯｘ）上に絶縁体１１８（ＡｌＯｘ）を成膜する（図２（Ａ）参照）。ここで、絶縁体１１８（ＡｌＯｘ）の成膜は、スパッタリング法を用いて行うことが好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがより好ましい。スパッタリング法で絶縁体１１８（ＡｌＯｘ）の成膜をおこなうことにより、成膜と同時に絶縁体１１６（ＳｉＯｘ）の表面（絶縁体１１８（ＡｌＯｘ）成膜後は絶縁体１１６（ＳｉＯｘ）と絶縁体１１８（ＡｌＯｘ）の界面）近傍に酸素１３１が添加される。ここで、酸素１３１は、例えば、酸素ラジカルとして絶縁体１１６（ＳｉＯｘ）に添加されるが、酸素１３１が添加されるときの状態はこれに限定されない。酸素１３１は、酸素原子、又は酸素イオンなどの状態で絶縁体１１６（ＳｉＯｘ）に添加されてもよい。なお、酸素１３１の添加に伴い、絶縁体１１６（ＳｉＯｘ）中に酸素が化学量論的組成を超えて含まれる場合があり、このときの酸素１３１を過剰酸素と呼ぶこともできる。
また、トランジスタ１０が形成される基板にバイアスを印加しておくことにより、酸素イオンの状態の酸素１３１を効果的に絶縁体１１６（ＳｉＯｘ）に添加することができる場合がある。
また、絶縁体１１６（ＳｉＯｘ）の絶縁体１１８（ＡｌＯｘ）と接する領域に混合領域１３０が形成されることがある。混合領域１３０では、絶縁体１１６（ＳｉＯｘ）を構成する成分と、絶縁体１１８（ＡｌＯｘ）を構成する成分の両方が含まれており、代表的にはＡｌＳｉｘＯｙで表すことができる。混合領域１３０は、絶縁体１１６（ＳｉＯｘ）と絶縁体１１８（ＡｌＯｘ）との界面近傍の領域に形成されるため、混合領域１３０では酸素１３１の濃度が、混合領域１３０より下の層と比較して大きくなる場合がある。
次に、加熱処理を行うことにより、絶縁体１１６（ＳｉＯｘ）中に酸素１３１を拡散させる（図２（Ｂ）参照）。少なくとも加熱処理中において、ＳｉＯｘは、酸素１３１の拡散に対して十分に原子間距離が大きく、酸素１３１に対して多孔性を有しているようにみなすことができる。このため、絶縁体１１６（ＳｉＯｘ）に対して加熱処理を行うことにより、極めて容易に酸素１３１を拡散させることができる。ここで、加熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。これにより、酸素１３１の濃度が大きい混合領域１３０を中心に、絶縁体１１６（ＳｉＯｘ）中に酸素１３１を拡散させることができる。
ここで、絶縁体１１８（ＡｌＯｘ）は、絶縁体１１６（ＳｉＯｘ）より酸素を透過させにくい絶縁体であり、酸素をブロックするバリア膜として機能する。このような絶縁体１１８（ＡｌＯｘ）が絶縁体１１６（ＳｉＯｘ）上に形成されているので、絶縁体１１６（ＳｉＯｘ）中を拡散する酸素１３１が絶縁体１１６（ＳｉＯｘ）の上方に拡散せず、絶縁体１１６（ＳｉＯｘ）を主に横方向又は下方向に拡散していく。
ここで、絶縁体１１６（ＳｉＯｘ）中を拡散する酸素１３１は、絶縁体１１２ａを介して半導体１０６ｂに供給される（図１（Ｂ）及び図１（Ｃ）参照。）。このとき、酸素をブロックする機能を有する絶縁体１１２ｂ及び導電体１１４ａが導電体１１４ｂと絶縁体１１２ａの間に設けられていることにより、絶縁体１１２ａ中に拡散した酸素１３１が導電体１１４ｂに引き抜かれるのを防ぐことができる。また、酸素をブロックする機能を有する導電体１１４ｃが導電体１１４ｂと絶縁体１１６の間に設けられていることにより、絶縁体１１６中に拡散した酸素１３１が導電体１１４ｂに引き抜かれるのを防ぐことができる。また、酸素をブロックする機能を有する導電体１０９ａ及び導電体１０９ｂが導電体１０８ａ及び導電体１０８ｂと絶縁体１１６（ＳｉＯｘ）及び絶縁体１１２ａとの間に設けられていることにより、同様に酸素１３１が導電体１０８ａ及び導電体１０８ｂに引き抜かれるのを防ぐことができる。
または、絶縁体１１６（ＳｉＯｘ）中を拡散する酸素１３１は、絶縁体１０４を介して絶縁体１０６ａに供給される（図１（Ｂ）及び図１（Ｃ）参照。）。このとき、酸素をブロックする機能を有する絶縁体１０１が絶縁体１０４の下に設けられていることにより、絶縁体１０４中に拡散した酸素１３１が絶縁体１０４より下層に拡散することを防ぐことができる。
このように導電体１１４ｂ、導電体１０８ａ及び導電体１０８ｂが酸素１３１の絶縁体１０６ａ及び半導体１０６ｂへの拡散を妨げないようにすることにより、絶縁体１０６ａ及び半導体１０６ｂ、特に半導体１０６ｂでチャネルが形成される領域に酸素１３１を効果的に供給することができる。さらに、絶縁体１０４より下層に酸素１３１が拡散することを防ぐことにより、酸素１３１をより効果的に供給することができる。
ここで、酸化物半導体として代表的なＩｎＧａＺｎＯ４中で、酸素が移動する場合の挙動について説明する。
＜１．ＩｎＧａＺｎＯ４中の酸素＞
まず、ＩｎＧａＺｎＯ４中の過剰な酸素の状態を調べるために、ＩｎＧａＺｎＯ４に酸素が添加されたモデルの計算を行った。具体的な計算内容を以下に示す。
また、原子緩和計算には、第一原理電子状態計算パッケージＶＡＳＰ（Ｖｉｅｎｎａ ａｂ ｉｎｉｔｉｏ ｓｉｍｕｌａｔｉｏｎ ｐａｃｋａｇｅ）を用いて行った。計算条件を表１に示す。
Figure 0006947491
ＩｎＧａＺｎＯ４結晶モデル（１１２原子）に対して、１個の酸素原子（Ｏ原子）を配置し、原子緩和計算を行った。計算モデルを図２１に示す。図２１（Ａ）中の位置Ｈ１乃至位置Ｈ８は、該酸素原子の初期配置を示す。なお、モデル全体の電荷は中性とした。
位置Ｈ１、位置Ｈ２、位置Ｈ３、位置Ｈ４は、格子間を示す。例えば、図２１（Ａ）の位置Ｈ１に酸素原子を配置すると、図２１（Ｂ）のようになる。
また、位置Ｈ５、位置Ｈ６、位置Ｈ７、位置Ｈ８は、Ｏサイトを示す。例えば、図２１（Ａ）の位置Ｈ５に酸素原子を配置すると、図２１（Ｃ）のようになる。なお、図２１（Ｃ）の位置Ｈ５に示すように、Ｏサイトに２つの酸素原子を配置することをスプリット配置とよぶ。
電荷中性において、位置Ｈ５乃至位置Ｈ８に配置した酸素原子は、位置Ｈ１乃至位置Ｈ４に配置した酸素原子よりも安定に存在した。つまり、Ｏサイトに２つの酸素原子をスプリット配置した状態は、格子間に酸素原子を配置した状態よりも安定していることがわかった。
次にＩｎＧａＺｎＯ４中における酸素原子の移動頻度Γについて説明する。
＜２．ＩｎＧａＺｎＯ４中の酸素原子＞
＜２−（１） 酸素原子の移動＞
ここでは、ＩｎＧａＺｎＯ４結晶における酸素原子の移動の起こりやすさを、酸素の移動経路上の活性化障壁の観点から評価した。
酸素原子の移動経路を検討した単結晶ＩｎＧａＺｎＯ４（ｃ−ＩｎＧａＺｎＯ４）中の領域区分の模式図を図２２（Ａ）及び図２２（Ｂ）に示す。なお、図２２（Ｂ）は、図２２（Ａ）の模式図を、ｃ軸周りに９０度回転させた模式図である。ここでは、図２２（Ａ）に示す、ＩｎＯ２領域内における移動経路Ａと、ＩｎＯ２−（Ｇａ，Ｚｎ）Ｏ領域内における移動経路Ｂと、（Ｇａ，Ｚｎ）Ｏ領域内における移動経路Ｃおよび移動経路Ｄと、また、図２２（Ｂ）に示すＩｎＯ２領域内における移動経路Ｅと、における酸素原子の移動について検討した。
また、活性化障壁の評価は、第一原理電子状態計算パッケージＶＡＳＰを用いて行い、原子緩和計算に、化学反応移動経路探索手法であるＮＥＢ（Ｎｕｄｇｅｄ Ｅｌａｓｔｉｃ Ｂａｎｄ）法を援用した。ＮＥＢ法とは初期状態と最終状態からその２つの状態を結ぶ状態の中で必要なエネルギーが最も低くなる状態を探しだす手法である。
移動経路Ａにおける酸素原子の挙動を示す模式図と計算結果を、それぞれ図２３（Ａ）および図２３（Ｂ）に示す。図２３（Ａ）は、ＩｎＯ２領域内における酸素の移動経路Ａの模式図を示す。また、図２３（Ｂ）には、移動経路Ａにおけるエネルギーの変化を示す。ただし、移動経路上で最も安定な構造を基準とし、該構造のエネルギーを０とした。
移動経路Ｂにおける酸素原子の挙動を示す模式図と計算結果を、それぞれ図２３（Ｃ）および図２３（Ｄ）に示す。図２３（Ｃ）にはＩｎＯ２−（Ｇａ，Ｚｎ）Ｏ領域内における酸素の移動経路Ｂを示す。また、図２３（Ｄ）には移動経路Ｂでのエネルギーの変化を示す。ただし、移動経路上で最も安定な構造を基準とし、該構造のエネルギーを０とした。
移動経路Ｃにおける酸素原子の挙動を示す模式図と計算結果を、それぞれ図２３（Ｅ）および図２３（Ｆ）に示す。図２３（Ｅ）には（Ｇａ，Ｚｎ）Ｏ領域内における移動経路Ｃを示す。また図２３（Ｆ）には移動経路Ｃでのエネルギーの変化を示す。ただし、移動経路上で最も安定な構造を基準とし、該構造のエネルギーを０とした。
移動経路Ｄにおける斜め移動の模式図と計算結果を、それぞれ図２３（Ｇ）および図２３（Ｈ）に示す。図２３（Ｇ）には（Ｇａ，Ｚｎ）Ｏ領域内における酸素の移動経路Ｄを示す。また、図２３（Ｈ）に移動経路Ｄでのエネルギーの変化を示す。ただし、移動経路上で最も安定な構造を基準とし、該構造のエネルギーを０とした。
移動経路Ｅにおける斜め移動の模式図と計算結果を、それぞれ図２３（Ｉ）および図２３（Ｊ）に示す。図２３（Ｉ）には（Ｇａ，Ｚｎ）Ｏ領域内における移動経路Ｅを示す。また、図２３（Ｊ）に移動経路Ｅでのエネルギーの変化を示す。ただし、移動経路上で最も安定な構造を基準とし、該構造のエネルギーを０とした。
以上の結果より、活性化障壁の計算結果をまとめたものを表２に示す。
Figure 0006947491
ここで、計算により得られた活性化障壁と以下の数式１より、室温、２５０℃、及び３５０℃における移動頻度（Γ）を算出した。
Figure 0006947491
ここで、Ｅａは活性化障壁、ｋＢはボルツマン定数、Ｔは絶対温度、Γ０は頻度因子を示す。なお、頻度因子Γ０は、１．０×１０１３ｓ−１と仮定した。
なお、ここで算出される移動頻度（Γ）は、１秒間に移動が起こる回数である。従って、移動頻度（Γ）の値が大きいほど移動距離が長くなる。なお、１回の移動では、酸素原子は、０．２ｎｍ程度移動する。
各移動経路において、室温での移動頻度の計算結果を表３に示す。移動頻度（Γ）は、移動経路Ｃにおいて、最も高い３．２７×１０回／秒となった。また、移動経路Ａにおいて、最も低い９．２８×１０−１９回／秒となった。
Figure 0006947491
各移動経路において、２５０℃における移動頻度の結果を表４に示す。移動頻度（Γ）は、移動経路Ｃにおいて、最も高い２．１４×１０６回／秒となった。また、移動経路Ａにおいて、最も低い１．５８×１０−１９回／秒となった。
Figure 0006947491
各移動経路において、３５０℃における移動頻度の結果を表５に示す。移動頻度（Γ）は、移動経路Ｃにおいて、最も高い２．５２×１０７回／秒となった。また、移動経路Ａにおいて、最も低い１．１４×１０−２回／秒となった。
Figure 0006947491
表３乃至表５から、移動経路Ａの移動、移動経路Ｄおよび移動経路Ｅの移動では、移動経路Ｂおよび移動経路Ｃの移動よりも、大きな活性化障壁が存在することがわかる。従って、酸素原子は、（Ｇａ，Ｚｎ）Ｏ領域内における移動経路Ｃを移動する速度は、他の移動経路よりも大きい。また、ＩｎＯ２−（Ｇａ，Ｚｎ）Ｏ領域内における移動経路Ｂにおいても、移動経路Ａ、移動経路Ｄ、移動経路Ｅよりも、活性化障壁が比較的小さいため、酸素原子が移動する蓋然性は高い。一方、ＩｎＯ２領域（ｃ軸方向）では高い活性化障壁のため、移動頻度が低い傾向にあることが分かった。すなわち、ＩｎＧａＺｎＯ４結晶内における酸素原子の移動は、ＩｎＯ２領域とＩｎＯ２領域との間の領域をジグザグに移動する。
以上の計算により、ＩｎＧａＺｎＯ４酸化物半導体層において、酸素は層に平行な方向に移動しやすいことが示された。これにより、例えば、図１（Ｃ）に示すように、絶縁体１０６ａ、半導体１０６ｂの側面から酸素が入りやすく、入った酸素が層に平行な方向に拡散しやすいことが推測される。また、絶縁体１０６ａ、半導体１０６ｂに入った酸素が層の上面や下面から放出されにくいことが推測される。
このようにして、図１に示す絶縁体１０６ａ及び半導体１０６ｂ中に酸素１３１を供給して、酸素１３１で埋めて酸素欠損を低減することができる。酸素欠損を低減させることにより、酸素欠損に水素がトラップされることを低減することができるので、半導体１０６ｂにおいて、浅いドナー準位が形成されることを低減することができる。このようにして、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
なお、４００℃１時間の熱処理において、酸化シリコン中の酸素の拡散長は、３μｍ程度に見積もられる。このため、混合領域１３０と絶縁体１０６ａ又は半導体１０６ｂとの距離は３μｍ以下とするのが好ましく、１μｍ以下とするのがより好ましい。
以上のような構成とすることにより、安定した電気特性を有するトランジスタを提供することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
＜トランジスタの変形例＞
以下、トランジスタ１０の変形例について図３乃至図８を用いて説明する。なお、図３、図４、図７は、図１（Ｂ）（Ｃ）と同様に、トランジスタのチャネル長方向の断面図とトランジスタのチャネル幅方向の断面図になる。なお、以下に示すトランジスタ１０の変形例の各構成は互いに適宜組み合わせて用いることができる。
図３（Ａ）（Ｂ）に示すトランジスタ１２は、導電体１０９ａ及び導電体１０９ｂの上に形成され、半導体１０６ｂの上面の少なくとも一部に接して形成された絶縁体１０６ｃが形成されている点においてトランジスタ１０と異なる。トランジスタ１２は、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃの３層が積層された構造である。また、絶縁体１１２ａは、絶縁体１０６ｃの上に形成される。絶縁体１０６ｃは、絶縁体１０６ａと同様の物質を用いることができる。つまり、絶縁体１０６ｃも絶縁体１０６ａと同様に、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質からなる。しかしながら、絶縁体１０６ａ、半導体１０６ｂと積層させてトランジスタを形成する場合、電子は半導体１０６ｂ、半導体１０６ｂと絶縁体１０６ａの界面近傍、及び半導体１０６ｂと絶縁体１０６ｃの界面近傍を流れ、絶縁体１０６ｃは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１０６ｃを半導体と記載せず、絶縁体と記載するものとする。なお、絶縁体１０６ｃを絶縁体と記載するのは、あくまで半導体１０６ｂと比較してトランジスタの機能上絶縁体に近い機能を有するためなので、絶縁体１０６ｃとして、半導体１０６ｂに用いることができる物質を用いる場合もある。
なお、絶縁体１０６ｃは、インジウムガリウム酸化物を用いてもよい。インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このように、絶縁体１０６ｃにインジウムの含有量の少ない金属酸化物を用いることにより、絶縁体１０６ｃからトランジスタ１２のゲート絶縁膜として機能する絶縁体１１２ａにインジウムが拡散することを低減できる。ここで、絶縁体１１２ａ中または絶縁体１１２ａと絶縁体１０６ｃの界面にインジウムが拡散しているとトランジスタのリーク電流が増大する要因となる。しかしながら、絶縁体１０６ｃにインジウムの含有量の少ない酸化物半導体を用いることにより、絶縁体１１２ａ中または絶縁体１１２ａと絶縁体１０６ｃの界面におけるインジウムを低減し、リーク電流の増大を抑制することができる。さらにこのような構成とすることにより、リーク電流の増大を抑制しつつ、半導体１０６ｂ中のインジウムの含有量を多くし、オン電流の増大を図ることができる。
また、トランジスタ１２のオン電流を高くするためには、絶縁体１０６ｃの厚さは小さいほど好ましい。絶縁体１０６ｃの厚さは、絶縁体１０６ａの厚さより小さいことが好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する絶縁体１０６ｃとすればよい。一方、絶縁体１０６ｃは、チャネルの形成される半導体１０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有することが好ましい。そのため、絶縁体１０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する絶縁体１０６ｃとすればよい。
また、信頼性を高くするためには、絶縁体１０６ａは厚く、絶縁体１０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する絶縁体１０６ａとすればよい。絶縁体１０６ａの厚さを、厚くすることで、隣接する絶縁体と絶縁体１０６ａとの界面からチャネルの形成される半導体１０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する絶縁体１０６ａとすればよい。
ここで、絶縁体１０６ａのエネルギーギャップは、半導体１０６ｂのエネルギーギャップより大きい。また、絶縁体１０６ｃのエネルギーギャップは、半導体１０６ｂのエネルギーギャップより大きい。
また、半導体１０６ｂは、絶縁体１０６ａおよび絶縁体１０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体１０６ｂとして、絶縁体１０６ａおよび絶縁体１０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。言い換えると、絶縁体１０６ａの伝導帯下端のエネルギー準位は、半導体１０６ｂの伝導帯下端のエネルギー準位より真空準位に近い。また、絶縁体１０６ｃの伝導帯下端のエネルギー準位は、半導体１０６ｂの伝導帯下端のエネルギー準位より真空準位に近い。
このとき、ゲート電圧を印加すると、絶縁体１０６ａ、絶縁体１０６ｃではなく、電子親和力の大きい半導体１０６ｂにチャネルが形成される。
ここで、絶縁体１０６ａと半導体１０６ｂとの間には、絶縁体１０６ａと半導体１０６ｂとの混合領域を有する場合がある。また、半導体１０６ｂと絶縁体１０６ｃとの間には、半導体１０６ｂと絶縁体１０６ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃの積層体は、それぞれの界面近傍において、連続接合のバンド図となる。なお、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃは、それぞれの界面を明確に判別できない場合がある。
このとき、電子は、絶縁体１０６ａ中及び絶縁体１０６ｃ中ではなく、半導体１０６ｂ中を主として移動する。上述したように、絶縁体１０６ａと半導体１０６ｂとの界面における欠陥準位密度、および半導体１０６ｂと絶縁体１０６ｃとの界面における欠陥準位密度を低くすることによって、半導体１０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
また、例えば、導電体１１４ａが十分酸素を通しにくい場合などに、絶縁体１１２ｂを設けない構成とすることもできる。
図３（Ｃ）（Ｄ）に示すトランジスタ１４は、絶縁体１１２ｂの上に絶縁体１１２ｃが形成されている点において、トランジスタ１０と異なる。トランジスタ１４では、絶縁体１１２ａ乃至１１２ｃがゲート絶縁膜として機能する。また、絶縁体１１２ｃは、絶縁体１１２ａと同様の絶縁体を用いることができる。
絶縁体１１２ａ乃至絶縁体１１２ｃをゲート絶縁膜として用いることで、上述の通り、絶縁体１１２ａから絶縁体１０６ａ及び半導体１０６ｂに効果的に酸素を供給し、且つ絶縁体１１２ｃと導電体１１４ａとが接することで、ゲート電極に対してゲート絶縁膜のエネルギーギャップを十分大きくすることができる。これにより、ゲート絶縁膜の絶縁性を十分に保つことができる。
また、絶縁体１１２ａ乃至１１２ｃにおいて、絶縁体１１２ｂが電子捕獲領域を有すると好ましい。電子捕獲領域は、電子を捕獲する機能を有する。絶縁体１１２ａおよび絶縁体１１２ｃが電子の放出を抑制する機能を有するとき、絶縁体１１２ｂに捕獲された電子は、負の固定電荷のように振舞う。したがって、絶縁体１１２ｂはフローティングゲートとしての機能を有する。当該フローティングゲートによって、トランジスタ１４のゲート電極（導電体１１４ａ乃至１１４ｃ）に印加された電圧が低い、例えば印加された電圧が０Ｖ以下のときに、トランジスタ１４が導通状態となることを防ぐことができる。つまり、トランジスタ１４の電気特性を、よりノーマリーオフの方向にシフトさせることが容易になる。
図４（Ａ）（Ｂ）に示すトランジスタ１６は、絶縁体１１２ａの端部が導電体１１４ａ乃至１１４ｃ及び絶縁体１１２ｂの端部と一致していない点において、トランジスタ１０と異なる。トランジスタ１６では、絶縁体１１２ａは、導電体１０９ａ及び導電体１０９ｂを覆うように設けられており、絶縁体１０４の少なくとも一部と接していることが好ましい。また、絶縁体１１８は、導電体１１４ａ乃至１１４ｃと重なる領域を除いて、絶縁体１１２ａの上に接して形成されることが好ましい。また、絶縁体１１２ａをこのような構成とする場合、絶縁体１１２ａが絶縁体１１６の機能も含むため、絶縁体１１６を必ずしも設ける必要はない。このとき、絶縁体１１２ａは、上述の絶縁体１１６と同様の絶縁体を用いて形成されることが好ましい。
また、トランジスタ１６ではトランジスタ１０と異なり、絶縁体１１２ａの表面（絶縁体１１８成膜後は絶縁体１１２ａと絶縁体１１８の界面）近傍に酸素１３１が添加される。また、絶縁体１１２ａの絶縁体１１８と接する領域に混合領域１３０が形成されることがある。
絶縁体１１６と同様に、加熱処理を行うことにより、絶縁体１１２ａ中に酸素１３１を拡散させることができる。絶縁体１１２ａ中を拡散する酸素１３１は、半導体１０６ｂに供給される。このとき、酸素をブロックする機能を有する絶縁体１１２ｂ、導電体１１４ａが導電体１１４ｂと絶縁体１１２ａの間に設けられていることにより、絶縁体１１２ａ中に拡散した酸素１３１が導電体１１４ｂに引き抜かれるのを防ぐことができる。また、酸素をブロックする機能を有する導電体１０９ａ及び導電体１０９ｂが導電体１０８ａ及び導電体１０８ｂと絶縁体１１２ａとの間に設けられていることにより、同様に酸素１３１が導電体１０８ａ及び導電体１０８ｂに引き抜かれるのを防ぐことができる。
または、絶縁体１１２ａ中を拡散する酸素１３１は、絶縁体１０４を介して絶縁体１０６ａに供給される。このとき、酸素をブロックする機能を有する絶縁体１０１が絶縁体１０４の下に設けられていることにより、絶縁体１０４中に拡散した酸素１３１が絶縁体１０４より下層に拡散することを防ぐことができる。
このように、導電体１１４ｂ、導電体１０８ａ及び導電体１０８ｂが酸素１３１の拡散を妨げないようにすることにより、絶縁体１０６ａ及び半導体１０６ｂ、特に半導体１０６ｂでチャネルが形成される領域に酸素１３１を効果的に供給することができる。このように絶縁体１０６ａ及び半導体１０６ｂに酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
図４（Ｃ）（Ｄ）に示すトランジスタ１８は、導電体１０９ａ上に接して絶縁体１１１ａが形成され、導電体１０９ｂ上に接して絶縁体１１１ｂが形成されている点において、トランジスタ１０と異なる。トランジスタ１８では、絶縁体１１２ａが絶縁体１１１ａと絶縁体１１１ｂの上面の少なくとも一部に接して形成される。また、絶縁体１１８は、導電体１１４ａ乃至１１４ｃと重なる領域を除いて、絶縁体１１１ａ、絶縁体１１１ｂ及び絶縁体１０４の上に接して形成されることが好ましい。また、絶縁体１１１ａ、絶縁体１１１ｂ及び絶縁体１０４をこのような構成とする場合、絶縁体１１１ａ、絶縁体１１１ｂ及び絶縁体１０４が絶縁体１１６の機能も含むため、絶縁体１１６を必ずしも設ける必要はない。このとき、絶縁体１１１ａ、絶縁体１１１ｂ及び絶縁体１０４は、上述の絶縁体１１６と同様の絶縁体を用いて形成されることが好ましい。
トランジスタ１８では、導電体１０９ａと導電体１１４ａの間に絶縁体１１１ａ、絶縁体１１２ａ及び絶縁体１１２ｂが設けられる。また、導電体１０９ｂと導電体１１４ａの間に絶縁体１１１ｂ、絶縁体１１２ａ及び絶縁体１１２ｂが設けられる。つまり、上述のオーバーラップ領域と重なる領域において、絶縁体１１１ａ又は絶縁体１１１ｂの膜厚の分だけゲート―ソース間、及びゲート―ドレイン間の距離を広げることができる。これにより、オーバーラップ領域における寄生容量を低減することができる。寄生容量を低減することにより、トランジスタのスイッチング速度を向上させることができるので、高い周波数特性を有するトランジスタを提供することができる。
また、トランジスタ１８ではトランジスタ１０と異なり、主に絶縁体１１１ａ、絶縁体１１１ｂ及び絶縁体１０４の表面（絶縁体１１８成膜後は絶縁体１１１ａ、絶縁体１１１ｂ及び絶縁体１０４と絶縁体１１８との界面）近傍に酸素１３１が添加される。また、絶縁体１１１ａ、絶縁体１１１ｂ及び絶縁体１０４の絶縁体１１８と接する領域に混合領域１３０が形成されることがある。
絶縁体１１６と同様に、加熱処理を行うことにより、絶縁体１１１ａ、絶縁体１１１ｂ及び絶縁体１０４中に酸素１３１を拡散させることができる。絶縁体１１１ａ又は絶縁体１１１ｂ中を拡散する酸素１３１は、絶縁体１１２ａを介して半導体１０６ｂに供給される。このとき、酸素をブロックする機能を有する絶縁体１１２ｂ、導電体１１４ａが導電体１１４ｂと絶縁体１１２ａの間に設けられていることにより、絶縁体１１２ａ中に拡散した酸素１３１が導電体１１４ｂに引き抜かれるのを防ぐことができる。また、酸素をブロックする機能を有する導電体１０９ａ及び導電体１０９ｂが導電体１０８ａ及び導電体１０８ｂと絶縁体１１１ａ及び絶縁体１１１ｂとの間に設けられていることにより、同様に酸素１３１が導電体１０８ａ及び導電体１０８ｂに引き抜かれるのを防ぐことができる。
または、絶縁体１０４中を拡散する酸素１３１は、絶縁体１０６ａに供給される。このとき、酸素をブロックする機能を有する絶縁体１０１が絶縁体１０４の下に設けられていることにより、絶縁体１０４中に拡散した酸素１３１が絶縁体１０４より下層に拡散することを防ぐことができる。
このように、導電体１１４ｂ、導電体１０８ａ及び導電体１０８ｂが酸素１３１の拡散を妨げないようにすることにより、絶縁体１０６ａ及び半導体１０６ｂ、特に半導体１０６ｂでチャネルが形成される領域に酸素１３１を効果的に供給することができる。このように絶縁体１０６ａ及び半導体１０６ｂに酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
図５（Ａ）（Ｂ）に示すトランジスタ１９は、絶縁体１１２ｂの端部が導電体１１４ａ乃至１１４ｃの端部と一致していない点において、トランジスタ１６と異なる。トランジスタ１９においては、絶縁体１１２ａが導電体１１４ａ乃至１１４ｃと重ならない領域においても、絶縁体１１２ｂの下面が絶縁体１１２ａの上面と接する。相対的に、絶縁体１１８の下面と絶縁体１１２ａの上面とが接する領域が低減される。よって、上述のように、絶縁体１１２ｂを酸素を含む雰囲気においてスパッタリング法を行って成膜し、絶縁体１１２ａに酸素を添加することが好ましい。
なお、図５では、絶縁体１１２ａ及び絶縁体１１２ｂが導電体１０８ａ及び導電体１０８ｂなどを覆うように形成されており、絶縁体１１２ａ及び絶縁体１１２ｂは端部が一致するようにパターン形成されている。また、絶縁体１１８が絶縁体１１２ｂを覆うように設けられ、絶縁体１０４の上面の一部と接している。ただし、トランジスタ１９はこのような形状に限定されるものではない。例えば、絶縁体１１２ａおよび絶縁体１１２ｂのいずれか一方または両方をパターン形成することなく成膜してもよい。また、絶縁体１１２ａおよび絶縁体１１２ｂのいずれか一方または両方の端部が、導電体１０９ａまたは導電体１０９ｂの端部と一致するようにパターン形成してもよい。また、絶縁体１１２ｂが十分に酸素をブロックする機能を有する場合、絶縁体１１８を設けない構成としてもよい。
図６（Ａ）乃至（Ｃ）を用いてトランジスタ２０の構成について説明する。図６（Ａ）はトランジスタ２０の上面図である。図６（Ｂ）は図６（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。図６（Ｃ）は図６（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ２０のチャネル長方向における構造を示しており、一点鎖線Ａ３−Ａ４で示す領域では、トランジスタ２０のチャネル幅方向における構造を示している。
図６（Ａ）乃至図６（Ｃ）に示すトランジスタ２０は、絶縁体１０１の上に形成された導電体１０２と、導電体１０２を覆うように形成された絶縁体１０３が設けられている点において、トランジスタ１０と異なる。導電体１０２は、少なくとも一部が導電体１０８ａと導電体１０８ｂに挟まれる領域において半導体１０６ｂと重なることが好ましい。ここで、導電体１０２はトランジスタ２０の第２のゲート電極として機能し、絶縁体１０３及び絶縁体１０４はトランジスタ２０の第２のゲート絶縁膜として機能する。このような構成とすることにより、導電体１０２によってトランジスタ２０のしきい値電圧の制御を行うことができる。
導電体１０２としては、導電体１１４ｂとして用いることができる導電体を用いればよい。また、絶縁体１０３としては、絶縁体１０１として用いることができる絶縁体を用いればよい。
絶縁体１０３は導電体１０２を覆うように設けられる。絶縁体１０３は、酸素をブロックする機能を有することが好ましい。このような絶縁体１０３を設けることにより、導電体１０２の酸化を防ぐ、言い換えると絶縁体１０４から導電体１０２が酸素を引き抜くことを防ぐことができる。これにより、絶縁体１０４から絶縁体１０６ａ及び半導体１０６ｂに効果的に酸素を供給することができる。また、絶縁体１０３の被覆性を高くすることにより、絶縁体１０４から引き抜かれる酸素をより低減し、絶縁体１０４から絶縁体１０６ａ及び半導体１０６ｂにより効果的に酸素を供給することができる。なお、図６（Ｂ）（Ｃ）に示す絶縁体１０４は、上面に平坦化処理を施された断面形状となっているが、本実施の形態に示す半導体装置はこれに限られるものではない。
また、導電体１０２と同じ層に配線などの導電体を設ける場合、当該導電体も覆うように絶縁体１０３を形成することが好ましい。
図７（Ａ）（Ｂ）に示すトランジスタ２２は、絶縁体１０１上に絶縁体１２６が形成され、絶縁体１２６及び絶縁体１０１に形成された開口の中に、導電体１２２、導電体１０２及び絶縁体１２４が設けられている点において、トランジスタ２０と異なる。ここで、導電体１２２及び導電体１０２は、少なくとも一部が導電体１０８ａと導電体１０８ｂに挟まれる領域において半導体１０６ｂと重なることが好ましい。ここで、導電体１２２及び導電体１０２はトランジスタ２２の第２のゲート電極として機能し、絶縁体１０３及び絶縁体１２４はトランジスタ２２の第２のゲート絶縁膜として機能する。このような構成とすることにより、導電体１０２及び導電体１２２によってトランジスタ２２のしきい値電圧の制御を行うことができる。
導電体１２２としては、導電体１０９ａ及び導電体１０９ｂとして用いることができる導電体を用いればよい。また、絶縁体１２４としては、絶縁体１１２ｂとして用いることができる絶縁体を用いればよい。また、絶縁体１２６としては、絶縁体１０４として用いることができる絶縁体を用いればよい。
絶縁体１２６には、絶縁体１０１まで貫通する開口が設けられ、当該開口と連続して絶縁体１０１に開口の底部が形成される。当該開口の底部と側面部を覆って導電体１２２が形成され、導電体１２２の内側を埋め込むように導電体１０２が形成される。導電体１２２及び導電体１０２の上を覆って、絶縁体１２６の開口を埋めるように絶縁体１２４が形成されている。
このような構成にすることにより、導電体１０２は、下面、側面及び上面が酸素に対するブロック性が高い導電体１２２と、絶縁体１２４で囲まれているので、絶縁体１０４と絶縁体１２６から導電体１０２が酸素を引き抜くことを防ぐことができる。これにより、絶縁体１０４から絶縁体１０６ａ及び半導体１０６ｂに効果的に酸素を供給することができる。
図７（Ｃ）（Ｄ）に示すトランジスタ２４は、絶縁体１２６と絶縁体１０１に設けられた開口の底部と側面部を覆って絶縁体１２８が形成されている点において、トランジスタ２２と異なる。トランジスタ２４では、絶縁体１２８の内側を埋め込むように導電体１０２が形成され、導電体１０２の上を覆って、絶縁体１２６の開口を埋めるように絶縁体１２４が形成されている。ここで、絶縁体１２８としては、絶縁体１２４として用いることができる絶縁体を用いればよい。
このような構成にすることにより、導電体１０２は、下面、側面及び上面が酸素に対するブロック性が高い絶縁体１２８と、絶縁体１２４で囲まれているので、絶縁体１０４と絶縁体１２６から導電体１０２が酸素を引き抜くことを防ぐことができる。これにより、絶縁体１０４から絶縁体１０６ａ及び半導体１０６ｂに効果的に酸素を供給することができる。
図８（Ａ）乃至（Ｃ）を用いてトランジスタ２６の構成について説明する。図８（Ａ）はトランジスタ２６の上面図である。図８（Ｂ）は図８（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。図８（Ｃ）は図８（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ２６のチャネル長方向における構造を示しており、一点鎖線Ａ３−Ａ４で示す領域では、トランジスタ２６のチャネル幅方向における構造を示している。
図８（Ａ）乃至図８（Ｃ）に示すトランジスタ２６は、導電体１０９ａ、導電体１０９ｂ及び絶縁体１０４の上を覆って絶縁体１３２が形成され、絶縁体１３２に半導体１０６ｂに達する開口が設けられ、当該開口に絶縁体１１２ａ、絶縁体１１２ｂ、導電体１１４ａ乃至１１４ｃが埋め込まれるように設けられている点において、トランジスタ２０と異なる。また、当該開口によって、導電体１０９ａと導電体１０９ｂ、導電体１０８ａと導電体１０８ｂは、離間させられている。トランジスタ２６は、ゲート電極として機能する領域が、絶縁体１３２などによって形成される開口部を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成されるので、ＴＧＳＡ ｓ−ｃｈａｎｎｅｌ ＦＥＴ（Ｔｒｅｎｃｈ Ｇａｔｅ Ｓｅｌｆ Ａｌｉｇｎ ｓ−ｃｈａｎｎｅｌ ＦＥＴ）と呼ぶこともできる。
ここで、絶縁体１３２は、絶縁体１０４に用いることができる絶縁体を用いて形成すればよい。また、絶縁体１３２の上面は化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などを行って平坦化すればよい。
トランジスタ２６では、導電体１０９ａと導電体１１４ａの間に絶縁体１３２、絶縁体１１２ａ及び絶縁体１１２ｂが設けられる。また、導電体１０９ｂと導電体１１４ａの間に絶縁体１３２、絶縁体１１２ａ及び絶縁体１１２ｂが設けられる。つまり、上述のオーバーラップ領域と重なる領域において、絶縁体１３２の膜厚の分だけゲート―ソース間、及びゲート―ドレイン間の距離を広げることができる。これにより、オーバーラップ領域における寄生容量を低減することができる。寄生容量を低減することにより、トランジスタのスイッチング速度を向上させることができるので、高い周波数特性を有するトランジスタを提供することができる。
また、トランジスタ２６ではトランジスタ２０と異なり、主に絶縁体１３２の表面（絶縁体１１８成膜後は絶縁体１３２と絶縁体１１８との界面）近傍に酸素１３１が添加される。また、絶縁体１３２の絶縁体１１８と接する領域に混合領域１３０が形成されることがある。
絶縁体１１６と同様に、加熱処理を行うことにより、絶縁体１３２中に酸素１３１を拡散させることができる。絶縁体１３２中を拡散する酸素１３１は、絶縁体１１２ａを介して半導体１０６ｂに供給される。このとき、酸素をブロックする機能を有する絶縁体１１２ｂ、導電体１１４ａが導電体１１４ｂと絶縁体１１２ａの間に設けられていることにより、絶縁体１１２ａ中に拡散した酸素１３１が導電体１１４ｂに引き抜かれるのを防ぐことができる。また、酸素をブロックする機能を有する導電体１０９ａ及び導電体１０９ｂが導電体１０８ａ及び導電体１０８ｂと絶縁体１３２との間に設けられていることにより、同様に酸素１３１が導電体１０８ａ及び導電体１０８ｂに引き抜かれるのを防ぐことができる。
または、絶縁体１３２中を拡散する酸素１３１は、絶縁体１０４を介して絶縁体１０６ａに供給される。このとき、酸素をブロックする機能を有する絶縁体１０３が導電体１０２を覆ってもうけられていることにより、絶縁体１０４中に拡散した酸素１３１が導電体１０２に引き抜かれるのを防ぐことができる。
このように、導電体１１４ｂ、導電体１０２、導電体１０８ａ及び導電体１０８ｂが酸素１３１の拡散を妨げないようにすることにより、絶縁体１０６ａ及び半導体１０６ｂ、特に半導体１０６ｂでチャネルが形成される領域に酸素１３１を効果的に供給することができる。このように絶縁体１０６ａ及び半導体１０６ｂに酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の作製方法について、図９乃至図１２を用いて説明する。
＜トランジスタの作製方法＞
以下において、図９乃至図１１を用いてトランジスタ１０の作製方法について説明する。
まずは、基板１００を準備する。基板１００に用いる基板としては上述の基板を用いればよい。
次に、絶縁体１０１を成膜する。絶縁体１０１としては上述の絶縁体を用いればよい。
絶縁体１０１の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＴＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いないＴＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、ＴＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。よって、ＡＬＤ法を用いることにより、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。またこれにより、成膜した膜にピンホールなどが形成されにくくなる。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
従来のＣＶＤ法を利用した成膜装置は、成膜の際、反応のための原料ガスの１種または複数種がチャンバーに同時に供給される。ＡＬＤ法を利用した成膜装置は、反応のための原料ガス（プリカーサとも呼ぶ）と反応剤として機能するガス（リアクタントとも呼ぶ）を交互にチャンバーに導入し、これらのガスの導入を繰り返すことで成膜を行う。なお、導入ガスの切り替えは、例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて行うことができる。
例えば、以下のような手順で成膜を行う。まず、プリカーサをチャンバーに導入し、基板表面にプリカーサを吸着させる（第１ステップ）。ここで、プリカーサが基板表面に吸着することにより、表面化学反応の自己停止機構が作用し、基板上のプリカーサの層の上にさらにプリカーサが吸着することはない。なお、表面化学反応の自己停止機構が作用する基板温度の適正範囲をＡＬＤ Ｗｉｎｄｏｗとも呼ぶ。ＡＬＤ Ｗｉｎｄｏｗは、プリカーサの温度特性、蒸気圧、分解温度などによって決まる。次に、不活性ガス（アルゴン、或いは窒素など）などをチャンバーに導入し、余剰なプリカーサや反応生成物などをチャンバーから排出する（第２ステップ）。また、不活性ガスを導入する代わりに真空排気によって、余剰なプリカーサや反応生成物などをチャンバーから排出してもよい。次に、リアクタント（例えば、酸化剤（Ｈ２Ｏ、Ｏ３など））をチャンバーに導入し、基板表面吸着したプリカーサと反応させて、膜の構成分子を基板に吸着させたままプリカーサの一部を除去する（第３ステップ）。次に、不活性ガスの導入または真空排気によって、余剰なリアクタントや反応生成物などをチャンバーから排出する（第４ステップ）。
このようにして、基板表面に第１の単一層を成膜することができ、第１乃至第４ステップを再び行うことで、第１の単一層の上に第２の単一層を積層することができる。第１乃至第４ステップを、ガス導入を制御しつつ、膜が所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
ＡＬＤ法は、熱エネルギーを用いてプリカーサを反応させて行う成膜方法である。さらに、上記のリアクタントの反応において、プラズマを用いてリアクタントをラジカル状態として処理を行うＡＬＤ法をプラズマＡＬＤ法と呼ぶことがある。またこれに対して、プリカーサ及びリアクタントの反応を熱エネルギーで行うＡＬＤ法を熱ＡＬＤ法と呼ぶことがある。
ＡＬＤ法は、極めて薄い膜を均一な膜厚で成膜することができる。また、凹凸を有する面に対しても、表面被覆率が高い。
また、プラズマＡＬＤ法により成膜することで、熱ＡＬＤ法に比べてさらに低温での成膜が可能となる。プラズマＡＬＤ法は、例えば、１００度以下でも成膜速度を低下させずに成膜することができる。また、プラズマＡＬＤ法では、酸化剤だけでなく、窒素ガスなど多くのリアクタントを用いることができるので、酸化物だけでなく、窒化物、フッ化物、金属など多くの種類の膜を成膜することができる。
また、プラズマＡＬＤ法を行う場合には、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などのように基板から離れた状態でプラズマを発生させることもできる。このようにプラズマを発生させることにより、プラズマダメージを抑えることができる。
次に、絶縁体１０４を成膜する。絶縁体１０４としては上述の絶縁体を用いればよい。絶縁体１０４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
また、後で形成する半導体１０６ｂの上面又は下面は平坦性が高いことが好ましい。このため、絶縁体１０４の上面に化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行って平坦性の向上を図ってもよい。
次に、後の工程で絶縁体１０６ａとなる絶縁体１３６ａを成膜する。絶縁体１３６ａとしては上述の絶縁体１０６ａとして用いることができる絶縁体、半導体又は導電体を用いればよい。絶縁体１３６ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。以下に、スパッタリング法による絶縁体１３６ａの成膜に用いることができるスパッタリング装置について説明する。
＜スパッタリング装置＞
以下では、本発明の一態様に係る平行平板型のスパッタリング装置および対向ターゲット式のスパッタリング装置について説明する。後述するが、対向ターゲット式のスパッタリング装置を用いた成膜では、被形成面へのダメージが小さくできるため、結晶性の高い膜を得やすい。よって後述するＣＡＡＣ−ＯＳの成膜には、対向ターゲット式のスパッタリング装置を用いることが好ましい場合がある。なお、以下に示すスパッタリング装置では、理解を容易にするため、または成膜時における動作を説明するため、基板およびターゲットなどを配置した状態で示す。ただし、基板およびターゲットなどは、使用者が設置する物であるため、本発明の一態様に係るスパッタリング装置が基板およびターゲットを有さない場合もある。
平行平板型スパッタリング装置を用いた成膜法を、ＰＥＳＰ（ｐａｒａｌｌｅｌ ｅｌｅｃｔｒｏｄｅ ｓｐｕｔｔｅｒｉｎｇ）と呼ぶこともできる。また、対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｓｐｕｔｔｅｒｉｎｇ）と呼ぶこともできる。
図１３（Ａ）は、平行平板型のスパッタリング装置である成膜室２６０１の断面図である。図１３（Ａ）に示す成膜室２６０１は、ターゲットホルダ２６２０と、バッキングプレート２６１０と、ターゲット２６００と、マグネットユニット２６３０と、基板ホルダ２６７０と、を有する。なお、ターゲット２６００は、バッキングプレート２６１０上に配置される。また、バッキングプレート２６１０は、ターゲットホルダ２６２０上に配置される。また、マグネットユニット２６３０は、バッキングプレート２６１０を介してターゲット２６００下に配置される。また、基板ホルダ２６７０は、ターゲット２６００と向かい合って配置される。なお、本明細書では、複数のマグネット（磁石）を組み合わせたものをマグネットユニットと呼ぶ。マグネットユニットは、カソード、カソードマグネット、磁気部材、磁気部品などと呼びかえることができる。マグネットユニット２６３０は、マグネット２６３０Ｎと、マグネット２６３０Ｓと、マグネットホルダ２６３２と、を有する。なお、マグネットユニット２６３０において、マグネット２６３０Ｎおよびマグネット２６３０Ｓは、マグネットホルダ２６３２上に配置される。また、マグネット２６３０Ｎは、マグネット２６３０Ｓと間隔を空けて配置される。なお、成膜室２６０１に基板２６６０を搬入する場合、基板２６６０は基板ホルダ２６７０上に配置される。端子Ｖ１、端子Ｖ２および端子Ｖ３に電位を印加することで、ターゲット２６００と基板２６６０との間にプラズマ２６４０が生じる。
ターゲットホルダ２６２０とバッキングプレート２６１０とは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ２６２０は、バッキングプレート２６１０を介してターゲット２６００を支持する機能を有する。
また、バッキングプレート２６１０には、ターゲット２６００が固定される。例えば、インジウムなどの低融点金属を含むボンディング材によってバッキングプレート２６１０とターゲット２６００とを固定することができる。
図１３（Ａ）に、マグネットユニット２６３０によって形成される磁力線２６８０ａおよび磁力線２６８０ｂを示す。
磁力線２６８０ａは、ターゲット２６００の上面近傍における水平磁場を形成する磁力線の一つである。ターゲット２６００の上面近傍は、例えば、ターゲット２６００から垂直距離が０ｍｍ以上１０ｍｍ以下、特に０ｍｍ以上５ｍｍ以下の領域である。
磁力線２６８０ｂは、マグネットユニット２６３０の上面から、垂直距離ｄにおける水平磁場を形成する磁力線の一つである。垂直距離ｄは、例えば、０ｍｍ以上２０ｍｍ以下または５ｍｍ以上１５ｍｍ以下である。
このとき、強力なマグネット２６３０Ｎおよび強力なマグネット２６３０Ｓを用いることで、基板２６６０の上面近傍においても強い磁場を発生させることができる。具体的には、基板２６６０の上面における水平磁場の強度を１０Ｇ以上１００Ｇ以下、好ましくは１５Ｇ以上６０Ｇ以下、さらに好ましくは２０Ｇ以上４０Ｇ以下とすることができる。
なお、水平磁場の強度の測定は、垂直磁場の強度が０Ｇのときの値を測定すればよい。
成膜室２６０１における磁場の強度を上述の範囲とすることで、密度が高く、結晶性の高い酸化物を成膜することができる。また、得られる酸化物は、複数種の結晶相を含むことが少なく、ほとんど単一の結晶相を含む酸化物となる。
図１３（Ｂ）に、マグネットユニット２６３０の上面図を示す。マグネットユニット２６３０は、円形または略円形のマグネット２６３０Ｎと、円形または略円形のマグネット２６３０Ｓと、がマグネットホルダ２６３２に固定されている。そして、マグネットユニット２６３０を、マグネットユニット２６３０の上面における中央または略中央の法線ベクトルを回転軸として回転させることができる。例えば、マグネットユニット２６３０を、０．１Ｈｚ以上１ｋＨｚ以下のビート（リズム、拍子、パルス、周波、周期またはサイクルなどと言い換えてもよい。）で回転させればよい。
したがって、ターゲット２６００上の磁場の強い領域は、マグネットユニット２６３０の回転とともに変化する。磁場の強い領域は高密度プラズマ領域となるため、その近傍においてターゲット２６００のスパッタリング現象が起こりやすい。例えば、磁場の強い領域が特定の箇所となる場合、ターゲット２６００の特定の領域のみが使用されることになる。一方、図１３（Ｂ）に示すようにマグネットユニット２６３０を回転させることで、ターゲット２６００を均一に使用することができる。また、マグネットユニット２６３０を回転させることによって、均一な厚さおよび均一な質を有する膜を成膜することができる。
また、マグネットユニット２６３０を回転させることにより、基板２６６０の上面における磁力線の向きも変化させることができる。
なお、ここではマグネットユニット２６３０を回転させる例を示したが、本発明の一態様はこれに限定されるものではない。例えば、マグネットユニット２６３０を上下または／および左右に揺動させても構わない。例えば、マグネットユニット２６３０を、０．１Ｈｚ以上１ｋＨｚ以下のビートで揺動させればよい。または、ターゲット２６００を回転または移動させても構わない。例えば、ターゲット２６００を、０．１Ｈｚ以上１ｋＨｚ以下のビートで回転または揺動させればよい。または、基板２６６０を回転させることで、相対的に基板２６６０の上面における磁力線の向きを変化させても構わない。または、これらの組み合わせても構わない。
成膜室２６０１は、バッキングプレート２６１０の内部または下部などに水路を有してもよい。そして、水路に流体（空気、窒素、希ガス、水、オイルなど）を流すことで、スパッタ時にターゲット２６００の温度の上昇による放電異常や、部材の変形による成膜室２６０１の損傷などを抑制することができる。このとき、バッキングプレート２６１０とターゲット２６００とをボンディング材を介して密着させると、冷却性能が高まるため好ましい。
なお、ターゲットホルダ２６２０とバッキングプレート２６１０との間にガスケットを有すると、成膜室２６０１内に外部や水路などから不純物が混入しにくくなるため好ましい。
マグネットユニット２６３０において、マグネット２６３０Ｎとマグネット２６３０Ｓとは、それぞれターゲット２６００側に異なる極を向けて配置されている。ここでは、マグネット２６３０Ｎをターゲット２６００側がＮ極となるように配置し、マグネット２６３０Ｓをターゲット２６００側がＳ極となるように配置する場合について説明する。ただし、マグネットユニット２６３０におけるマグネットおよび極の配置は、この配置に限定されるものではない。また、図１３（Ａ）の配置に限定されるものでもない。
成膜時、ターゲットホルダ２６２０に接続する端子Ｖ１に印加される電位Ｖ１は、例えば、基板ホルダ２６７０に接続する端子Ｖ２に印加される電位Ｖ２よりも低い電位である。また、基板ホルダ２６７０に接続する端子Ｖ２に印加される電位Ｖ２は、例えば、接地電位である。また、マグネットホルダ２６３２に接続する端子Ｖ３に印加される電位Ｖ３は、例えば、接地電位である。なお、端子Ｖ１、端子Ｖ２および端子Ｖ３に印加される電位は上記の電位に限定されない。また、ターゲットホルダ２６２０、基板ホルダ２６７０、マグネットホルダ２６３２の全てに電位が印加されなくても構わない。例えば、基板ホルダ２６７０が電気的に浮いていても構わない。なお、図１３（Ａ）では、ターゲットホルダ２６２０に接続する端子Ｖ１に電位Ｖ１を印加する、いわゆるＤＣスパッタリング法の例を示したが、本発明の一態様は、これに限定されない。例えば、ターゲットホルダ２６２０に、周波数が１３．５６ＭＨｚまたは２７．１２ＭＨｚなどの高周波電源を接続する、いわゆるＲＦスパッタリング法を用いても構わない。
また、図１３（Ａ）では、バッキングプレート２６１０およびターゲットホルダ２６２０と、マグネットユニット２６３０およびマグネットホルダ２６３２と、が電気的に接続されない例を示したが、これに限定されない。例えば、バッキングプレート２６１０およびターゲットホルダ２６２０と、マグネットユニット２６３０およびマグネットホルダ２６３２と、が電気的に接続されており、等電位となっていても構わない。
また、得られる酸化物の結晶性をさらに高めるために、基板２６６０の温度を高くしても構わない。基板２６６０の温度を高くすることで、基板２６６０の上面におけるスパッタ粒子のマイグレーションを助長させることができる。したがって、より密度が高く、より結晶性の高い酸化物を成膜することができる。なお、基板２６６０の温度は、例えば、１００℃以上４５０℃以下、好ましくは１５０℃以上４００℃以下、さらに好ましくは１７０℃以上３５０℃以下とすればよい。
また、成膜ガス中の酸素分圧が高すぎると、複数種の結晶相を含む酸化物が成膜されやすいため、成膜ガスはアルゴンなどの希ガス（ほかにヘリウム、ネオン、クリプトン、キセノンなど）と酸素との混合ガスを用いると好ましい。例えば、全体に占める酸素の割合を５０体積％未満、好ましくは３３体積％以下、さらに好ましくは２０体積％以下、より好ましくは１５体積％以下とすればよい。
また、ターゲット２６００と基板２６６０との垂直距離を、１０ｍｍ以上６００ｍｍ以下、好ましくは２０ｍｍ以上４００ｍｍ以下、さらに好ましくは３０ｍｍ以上２００ｍｍ以下、より好ましくは４０ｍｍ以上１００ｍｍ以下とする。ターゲット２６００と基板２６６０との垂直距離を上述の範囲まで近くすることで、スパッタ粒子が、基板２６６０に到達するまでの間におけるエネルギーの低下を抑制できる場合がある。また、ターゲット２６００と基板２６６０との垂直距離を上述の範囲まで遠くすることで、スパッタ粒子の基板２６６０への入射方向を垂直に近づけることができるため、スパッタ粒子の衝突による基板２６６０へのダメージを小さくすることができる場合がある。
図１４（Ａ）に、図１３（Ａ）とは異なる成膜室の例を示す。
図１４（Ａ）に示す成膜室２６０１は、ターゲットホルダ２６２０ａと、ターゲットホルダ２６２０ｂと、バッキングプレート２６１０ａと、バッキングプレート２６１０ｂと、ターゲット２６００ａと、ターゲット２６００ｂと、マグネットユニット２６３０ａと、マグネットユニット２６３０ｂと、部材２６４２と、基板ホルダ２６７０と、を有する。なお、ターゲット２６００ａは、バッキングプレート２６１０ａ上に配置される。また、バッキングプレート２６１０ａは、ターゲットホルダ２６２０ａ上に配置される。また、マグネットユニット２６３０ａは、バッキングプレート２６１０ａを介してターゲット２６００ａ下に配置される。また、ターゲット２６００ｂは、バッキングプレート２６１０ｂ上に配置される。また、バッキングプレート２６１０ｂは、ターゲットホルダ２６２０ｂ上に配置される。また、マグネットユニット２６３０ｂは、バッキングプレート２６１０ｂを介してターゲット２６００ｂ下に配置される。
マグネットユニット２６３０ａは、マグネット２６３０Ｎ１と、マグネット２６３０Ｎ２と、マグネット２６３０Ｓと、マグネットホルダ２６３２と、を有する。なお、マグネットユニット２６３０ａにおいて、マグネット２６３０Ｎ１、マグネット２６３０Ｎ２およびマグネット２６３０Ｓは、マグネットホルダ２６３２上に配置される。また、マグネット２６３０Ｎ１およびマグネット２６３０Ｎ２は、マグネット２６３０Ｓと間隔を空けて配置される。なお、マグネットユニット２６３０ｂは、マグネットユニット２６３０ａと同様の構造を有する。なお、成膜室２６０１に基板２６６０を搬入する場合、基板２６６０は基板ホルダ２６７０上に配置される。端子Ｖ１、端子Ｖ２、端子Ｖ３および端子Ｖ４に電位を印加することで、ターゲット２６００ａ、２６００ｂと基板２６６０との間にプラズマ２６４０が生じる。
ターゲット２６００ａ、バッキングプレート２６１０ａおよびターゲットホルダ２６２０ａと、ターゲット２６００ｂ、バッキングプレート２６１０ｂおよびターゲットホルダ２６２０ｂと、は部材２６４２によって離間されている。なお、部材２６４２は絶縁体であることが好ましい。ただし、部材２６４２が導電体または半導体であっても構わない。また、部材２６４２が、導電体または半導体の表面を絶縁体で覆ったものであっても構わない。
ターゲットホルダ２６２０ａとバッキングプレート２６１０ａとは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ２６２０ａは、バッキングプレート２６１０ａを介してターゲット２６００ａを支持する機能を有する。また、ターゲットホルダ２６２０ｂとバッキングプレート２６１０ｂとは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ２６２０ｂは、バッキングプレート２６１０ｂを介してターゲット２６００ｂを支持する機能を有する。
バッキングプレート２６１０ａは、ターゲット２６００ａを固定する機能を有する。また、バッキングプレート２６１０ｂは、ターゲット２６００ｂを固定する機能を有する。
図１４（Ａ）に、マグネットユニット２６３０ａによって形成される磁力線２６８０ａおよび磁力線２６８０ｂを示す。
磁力線２６８０ａは、ターゲット２６００ａの上面近傍における水平磁場を形成する磁力線の一つである。ターゲット２６００ａの上面近傍は、例えば、ターゲット２６００ａから垂直距離が０ｍｍ以上１０ｍｍ以下、特に０ｍｍ以上５ｍｍ以下の領域である。
磁力線２６８０ｂは、マグネットユニット２６３０ａの上面から、垂直距離ｄにおける水平磁場を形成する磁力線の一つである。垂直距離ｄは、例えば、０ｍｍ以上２０ｍｍ以下または５ｍｍ以上１５ｍｍ以下である。
このとき、強力なマグネット２６３０Ｎ１、マグネット２６３０Ｎ２および強力なマグネット２６３０Ｓを用いることで、基板２６６０の上面近傍においても強い磁場を発生させることができる。具体的には、基板２６６０の上面における水平磁場の強度を１０Ｇ以上１００Ｇ以下、好ましくは１５Ｇ以上６０Ｇ以下、さらに好ましくは２０Ｇ以上４０Ｇ以下とすることができる。
成膜室２６０１における磁場の強度を上述の範囲とすることで、密度が高く、結晶性の高い酸化物を成膜することができる。また、得られる酸化物は、複数種の結晶相を含むことが少なく、ほとんど単一の結晶相を含む酸化物となる。
なお、マグネットユニット２６３０ｂもマグネットユニット２６３０ａと同様の磁力線が形成される。
図１４（Ｂ）に、マグネットユニット２６３０ａおよびマグネットユニット２６３０ｂの上面図を示す。マグネットユニット２６３０ａは、長方形または略長方形のマグネット２６３０Ｎ１と、長方形または略長方形のマグネット２６３０Ｎ２と、長方形または略長方形のマグネット２６３０Ｓと、がマグネットホルダ２６３２に固定されていることわかる。そして、マグネットユニット２６３０ａを、図１４（Ｂ）に示すように左右に揺動させることができる。例えば、マグネットユニット２６３０ａを、０．１Ｈｚ以上１ｋＨｚ以下のビートで揺動させればよい。
したがって、ターゲット２６００ａ上の磁場の強い領域は、マグネットユニット２６３０ａの揺動とともに変化する。磁場の強い領域は高密度プラズマ領域となるため、その近傍においてターゲット２６００ａのスパッタリング現象が起こりやすい。例えば、磁場の強い領域が特定の箇所となる場合、ターゲット２６００ａの特定の領域のみが使用されることになる。一方、図１４（Ｂ）に示すようにマグネットユニット２６３０ａを揺動させることで、ターゲット２６００ａを均一に使用することができる。また、マグネットユニット２６３０ａを揺動させることによって、均一な厚さ、質を有する膜を成膜することができる。
また、マグネットユニット２６３０ａを揺動させることにより、基板２６６０の上面における磁力線の状態も変化させることができる。これは、マグネットユニット２６３０ｂにおいても同様である。
なお、ここではマグネットユニット２６３０ａおよびマグネットユニット２６３０ｂを揺動させる例を示したが、本発明の一態様はこれに限定されるものではない。例えば、マグネットユニット２６３０ａおよびマグネットユニット２６３０ｂを回転させても構わない。例えば、マグネットユニット２６３０ａおよびマグネットユニット２６３０ｂを、０．１Ｈｚ以上１ｋＨｚ以下のビートで回転させればよい。または、ターゲット２６００を回転または移動させても構わない。例えば、ターゲット２６００を、０．１Ｈｚ以上１ｋＨｚ以下のビートで回転または揺動させればよい。または、基板２６６０を回転させることで、相対的に基板２６６０の上面における磁力線の状態を変化させることができる。または、これらを組み合わせても構わない。
成膜室２６０１は、バッキングプレート２６１０ａおよびバッキングプレート２６１０ｂの内部または下部などに水路を有してもよい。そして、水路に流体（空気、窒素、希ガス、水、オイルなど）を流すことで、スパッタ時にターゲット２６００ａおよびターゲット２６００ｂの温度の上昇による放電異常や、部材の変形による成膜室２６０１の損傷などを抑制することができる。このとき、バッキングプレート２６１０ａとターゲット２６００ａとをボンディング材を介して密着させると、冷却性能が高まるため好ましい。また、バッキングプレート２６１０ｂとターゲット２６００ｂとをボンディング材を介して密着させると、冷却性能が高まるため好ましい。
なお、ターゲットホルダ２６２０ａとバッキングプレート２６１０ａとの間にガスケットを有すると、成膜室２６０１内に外部や水路などから不純物が混入しにくくなるため好ましい。また、ターゲットホルダ２６２０ｂとバッキングプレート２６１０ｂとの間にガスケットを有すると、成膜室２６０１内に外部や水路などから不純物が混入しにくくなるため好ましい。
マグネットユニット２６３０ａにおいて、マグネット２６３０Ｎ１およびマグネット２６３０Ｎ２とマグネット２６３０Ｓとはそれぞれターゲット２６００ａ側に異なる極を向けて配置されている。ここでは、マグネット２６３０Ｎ１およびマグネット２６３０Ｎ２をターゲット２６００ａ側がＮ極となるように配置し、マグネット２６３０Ｓをターゲット２６００ａ側がＳ極となるように配置する場合について説明する。ただし、マグネットユニット２６３０ａにおけるマグネットおよび極の配置は、この配置に限定されるものではない。また、図１４（Ａ）の配置に限定されるものでもない。これは、マグネットユニット２６３０ｂについても同様である。
成膜時、ターゲットホルダ２６２０ａに接続する端子Ｖ１と、ターゲットホルダ２６２０ｂに接続する端子Ｖ４と、の間で、交互に高低が入れ替わる電位を印加すればよい。また、基板ホルダ２６７０に接続する端子Ｖ２に印加される電位Ｖ２は、例えば、接地電位である。また、マグネットホルダ２６３２に接続する端子Ｖ３に印加される電位Ｖ３は、例えば、接地電位である。なお、端子Ｖ１、端子Ｖ２、端子Ｖ３および端子Ｖ４に印加される電位は上記の電位に限定されない。また、ターゲットホルダ２６２０ａ、ターゲットホルダ２６２０ｂ、基板ホルダ２６７０、マグネットホルダ２６３２の全てに電位が印加されなくても構わない。例えば、基板ホルダ２６７０が電気的に浮いていても構わない。なお、図１４（Ａ）では、ターゲットホルダ２６２０ａに接続する端子Ｖ１と、ターゲットホルダ２６２０ｂに接続する端子Ｖ４と、の間で、交互に高低が入れ替わる電位を印加する、いわゆるＡＣスパッタリング法の例を示したが、本発明の一態様は、これに限定されない。
また、図１４（Ａ）では、バッキングプレート２６１０ａおよびターゲットホルダ２６２０ａと、マグネットユニット２６３０ａおよびマグネットホルダ２６３２と、は電気的に接続されない例を示したが、これに限定されない。例えば、バッキングプレート２６１０ａおよびターゲットホルダ２６２０ａと、マグネットユニット２６３０ａおよびマグネットホルダ２６３２と、が電気的に接続されており、等電位となっていても構わない。また、バッキングプレート２６１０ｂおよびターゲットホルダ２６２０ｂと、マグネットユニット２６３０ｂおよびマグネットホルダ２６３２と、は電気的に接続されない例を示したが、これに限定されない。例えば、バッキングプレート２６１０ｂおよびターゲットホルダ２６２０ｂと、マグネットユニット２６３０ｂおよびマグネットホルダ２６３２と、が電気的に接続されており、等電位となっていても構わない。
また、得られる酸化物の結晶性をさらに高めるために、基板２６６０の温度を高くしても構わない。基板２６６０の温度を高くすることで、基板２６６０の上面におけるスパッタ粒子のマイグレーションを助長させることができる。したがって、より密度が高く、より結晶性の高い酸化物を成膜することができる。なお、基板２６６０の温度は、例えば、１００℃以上４５０℃以下、好ましくは１５０℃以上４００℃以下、さらに好ましくは１７０℃以上３５０℃以下とすればよい。
また、成膜ガス中の酸素分圧が高すぎると、複数種の結晶相を含む酸化物が成膜されやすいため、成膜ガスはアルゴンなどの希ガス（ほかにヘリウム、ネオン、クリプトン、キセノンなど）と酸素との混合ガスを用いると好ましい。例えば、全体に占める酸素の割合を５０体積％未満、好ましくは３３体積％以下、さらに好ましくは２０体積％以下、より好ましくは１５体積％以下とすればよい。
また、ターゲット２６００ａと基板２６６０との垂直距離を、１０ｍｍ以上６００ｍｍ以下、好ましくは２０ｍｍ以上４００ｍｍ以下、さらに好ましくは３０ｍｍ以上２００ｍｍ以下、より好ましくは４０ｍｍ以上１００ｍｍ以下とする。ターゲット２６００ａと基板２６６０との垂直距離を上述の範囲まで近くすることで、スパッタ粒子が、基板２６６０に到達するまでの間におけるエネルギーの低下を抑制できる場合がある。また、ターゲット２６００ａと基板２６６０との垂直距離を上述の範囲まで遠くすることで、スパッタ粒子の基板２６６０への入射方向を垂直に近づけることができるため、スパッタ粒子の衝突による基板２６６０へのダメージを小さくすることができる場合がある。
また、ターゲット２６００ｂと基板２６６０との垂直距離を、１０ｍｍ以上６００ｍｍ以下、好ましくは２０ｍｍ以上４００ｍｍ以下、さらに好ましくは３０ｍｍ以上２００ｍｍ以下、より好ましくは４０ｍｍ以上１００ｍｍ以下とする。ターゲット２６００ｂと基板２６６０との垂直距離を上述の範囲まで近くすることで、スパッタ粒子が、基板２６６０に到達するまでの間におけるエネルギーの低下を抑制できる場合がある。また、ターゲット２６００ｂと基板２６６０との垂直距離を上述の範囲まで遠くすることで、スパッタ粒子の基板２６６０への入射方向を垂直に近づけることができるため、スパッタ粒子の衝突による基板２６６０へのダメージを小さくすることができる場合がある。
図１５（Ａ）に、図１３（Ａ）および図１４（Ａ）とは異なる成膜室の断面図の例を示す。図１５（Ａ）は、対向ターゲット式スパッタリング装置である。
図１５（Ａ）は、スパッタリング装置における成膜室の断面模式図である。図１５（Ａ）に示す成膜室は、ターゲット２６００ａおよびターゲット２６００ｂと、ターゲット２６００ａおよびターゲット２６００ｂをそれぞれ保持するバッキングプレート２６１０ａおよびバッキングプレート２６１０ｂと、バッキングプレート２６１０ａおよびバッキングプレート２６１０ｂを介してターゲット２６００ａおよびターゲット２６００ｂの背面にそれぞれ配置されるマグネットユニット２６３０ａおよびマグネットユニット２６３０ｂと、を有する。また、基板ホルダ２６７０は、ターゲット２６００ａおよびターゲット２６００ｂの間に配置される。なお、成膜室に基板２６６０を入れる場合、基板２６６０は基板ホルダ２６７０によって固定される。
また、図１５（Ａ）に示すように、バッキングプレート２６１０ａおよびバッキングプレート２６１０ｂには、電位を印加するための電源２６９０および電源２６９１が接続されている。バッキングプレート２６１０ａに接続する電源２６９０と、バッキングプレート２６１０ｂに接続する電源２６９１と、の間で、交互に電位の高低が入れ替わる電位を印加する、いわゆるＡＣ電源を用いると好ましい。バッキングプレート２６１０ａおよびバッキングプレート２６１０ｂに電位を印加することで、プラズマ２６４０が生じる。また、図１５（Ａ）に示す電源２６９０および電源２６９１はＡＣ電源を用いた例を示しているが、これに限られない。例えば、電源２６９０および電源２６９１としてＲＦ電源、ＤＣ電源などを用いてもよい。または、電源２６９０と電源２６９１とで、異なる種類の電源を用いてもよい。
また、基板ホルダ２６７０はＧＮＤに接続されていることが好ましい。また、基板ホルダ２６７０はフローティングの状態であってもよい。
図１５（Ｂ）および図１５（Ｃ）は、図１５（Ａ）の一点鎖線Ａ−Ｂ間におけるプラズマ２６４０の電位分布を示している。図１５（Ｂ）に示す電位分布は、バッキングプレート２６１０ａに高電位を印加し、バッキングプレート２６１０ｂに低電位を印加した状態を示す。即ち、ターゲット２６００ｂに向けて陽イオンが加速される。図１５（Ｃ）に示す電位分布は、バッキングプレート２６１０ａに低電位を印加し、バッキングプレート２６１０ｂに高電位を印加した状態を示す。即ち、ターゲット２６００ａに向けて陽イオンが加速される。図１５（Ｂ）と、図１５（Ｃ）と、の状態を交互に入れ替わるようにして成膜することができる。
また、基板２６６０の表面に、プラズマ２６４０が十分到達している状態で成膜することが好ましい。例えば、図１５（Ａ）に示すように、基板ホルダ２６７０および基板２６６０がプラズマ２６４０中に配置された状態が好ましい。特にプラズマ２６４０中における陽光柱の領域に、基板ホルダ２６７０および基板２６６０が入るように配置することが好ましい。プラズマ２６４０中の陽光柱の領域は、図１５（Ｂ）および図１５（Ｃ）に示す電位分布において、電位分布の勾配が小さい領域である。つまり、図１５（Ａ）に示すように、プラズマ２６４０における陽光柱の領域に基板２６６０を配置することによって、プラズマ２６４０下の強電界部に基板２６６０が曝されないため、基板２６６０はプラズマ２６４０による損傷が少なく、欠陥を低減することができる。
また、図１５（Ａ）に示すように、基板ホルダ２６７０および基板２６６０がプラズマ２６４０中に配置された状態で成膜することにより、ターゲット２６００ａおよびターゲット２６００ｂの使用効率が高くなるため好ましい。
図１５（Ａ）に示すように、基板ホルダ２６７０と、ターゲット２６００ａと、の水平距離をＬ１とし、基板ホルダ２６７０と、ターゲット２６００ｂと、の水平距離をＬ２とする。Ｌ１およびＬ２の長さは同等の長さであることが好ましい。また、上述したように、基板２６６０がプラズマ２６４０の陽光柱の領域に入るように、Ｌ１およびＬ２の距離を適宜調節することが好ましい。例えば、Ｌ１およびＬ２は、それぞれ１０ｍｍ以上２００ｍｍ以下とすればよい。
図１５（Ａ）に示す構成は、ターゲット２６００ａとターゲット２６００ｂとが平行に向かい合って配置されている。また、マグネットユニット２６３０ａとマグネットユニット２６３０ｂとが、異なる極を向かい合わせるように配置されている。このとき、磁力線は、マグネットユニット２６３０ｂからマグネットユニット２６３０ａに向かう。そのため、成膜時には、マグネットユニット２６３０ａとマグネットユニット２６３０ｂとで形成される磁場にプラズマ２６４０が閉じ込められる。基板ホルダ２６７０および基板２６６０は、ターゲット２６００ａとターゲット２６００ｂとが向かい合っている間の領域（ターゲット間領域ともいう。）に配置される。なお、図１５（Ａ）では、ターゲット２６００ａとターゲット２６００ｂとが向かい合う方向に平行に基板ホルダ２６７０および基板２６６０を配置しているが、傾けて配置してもよい。例えば、基板ホルダ２６７０および基板２６６０を３０°以上６０°以下（代表的には４５°）傾けることによって、成膜時に基板２６６０に垂直入射するスパッタ粒子の割合を高くすることができる。
図１６に示す構成は、ターゲット２６００ａとターゲット２６００ｂとが平行ではなく、傾いた状態で向かい合って配置されている点が図１５（Ａ）に示した構成と異なる。よって、ターゲットの配置以外については、図１５（Ａ）の説明を参照する。また、マグネットユニット２６３０ａとマグネットユニット２６３０ｂとが異なる極が向かい合うように配置されている。基板ホルダ２６７０および基板２６６０は、ターゲット間領域に配置される。ターゲット２６００ａおよびターゲット２６００ｂを、図１６に示すような配置とすることで、基板２６６０に到達するスパッタ粒子の割合が高くなるため、堆積速度を高くすることができる。
また、図１５（Ａ）では、基板ホルダ２６７０および基板２６６０がプラズマ２６４０中に配置された状態を示したが、これに限られない。例えば図１７に示すように、基板ホルダ２６７０および基板２６６０が、プラズマ２６４０の外側に配置されていてもよい。基板２６６０がプラズマ２６４０の高電界領域に曝されないことによって、プラズマ２６４０による損傷を低減させることができる。ただし、プラズマ２６４０から基板２６６０を離すほど、ターゲット２６００ａおよびターゲット２６００ｂの使用効率が低くなってしまう。また、基板ホルダ２６７０の位置は、図１７に示すように可変とする構成が好ましい。
また、基板ホルダ２６７０は、ターゲット間領域の上側に配置されるが、下側に配置されても構わない。また、下側および上側に配置されても構わない。下側および上側に基板ホルダ２６７０を配置することにより、二以上の基板を同時に成膜することができるため、生産性を高めることができる。なお、ターゲット２６００ａとターゲット２６００ｂとが向かい合う領域の上側または／および下側を、ターゲット２６００ａとターゲット２６００ｂとが向かい合う領域の側方と言い換えることができる。
対向ターゲット式スパッタリング装置は、高真空であってもプラズマを安定に生成することができる。例えば、０．００５Ｐａ以上０．０９Ｐａ以下でも成膜が可能である。そのため、成膜時に混入する不純物の濃度を低減することができる。
対向ターゲット式スパッタリング装置を用いることによって、高真空での成膜が可能となるため、またプラズマによる損傷の少ない成膜が可能となるため、基板２６６０の温度が低い場合でも結晶性の高い膜を成膜することができる。例えば、基板２６６０の温度が、１０℃以上１００℃未満であっても結晶性の高い膜を成膜することができる。
図１８（Ａ）に、対向ターゲット式スパッタリング装置の別の例を示す。
図１８（Ａ）は、対向ターゲット式スパッタリング装置における成膜室の断面模式図である。図１５（Ａ）に示す成膜室とは異なり、ターゲットシールド２６２２およびターゲットシールド２６２３が設けられている。また、バッキングプレート２６１０ａおよびバッキングプレート２６１０ｂと接続する電源２６９１を有する。
また、図１８（Ａ）に示すように、ターゲットシールド２６２２およびターゲットシールド２６２３は、ＧＮＤに接続されている。つまり、電源２６９１の電位が与えられたバッキングプレート２６１０ａおよびバッキングプレート２６１０ｂと、ＧＮＤが与えられたターゲットシールド２６２２およびターゲットシールド２６２３と、の間に印加される電位差によって、プラズマ２６４０が形成される。
また、基板２６６０の表面に、プラズマ２６４０が十分到達している状態で成膜することが好ましい。例えば、図１８（Ａ）に示すように、基板ホルダ２６７０および基板２６６０がプラズマ２６４０中に配置された状態が好ましい。特にプラズマ２６４０中における陽光柱の領域に、基板ホルダ２６７０および基板２６６０が入るように配置することが好ましい。プラズマ中の陽光柱の領域は、電位分布の勾配が小さい領域である。つまり、図１８（Ａ）に示すように、プラズマ２６４０における陽光柱の領域に基板２６６０を配置することによって、プラズマ２６４０下の強電界部に基板が曝されないため、基板２６６０はプラズマ２６４０による損傷が少なく、良好な膜質の酸化物を得ることができる。
また、図１８（Ａ）に示すように基板ホルダ２６７０および基板２６６０がプラズマ２６４０中に配置された状態で成膜することにより、ターゲット２６００ａおよびターゲット２６００ｂの使用効率が高くなるため好ましい。
また、図１８（Ａ）に示すように、基板ホルダ２６７０と、ターゲット２６００ａと、の水平距離をＬ１とし、基板ホルダ２６７０と、ターゲット２６００ｂと、の水平距離をＬ２とする。Ｌ１およびＬ２の長さは同等の長さであることが好ましい。また、上述したように、基板２６６０がプラズマ２６４０の陽光柱の領域に入るように、Ｌ１およびＬ２の距離を適宜調節することが好ましい。
また、図１８（Ａ）では、基板ホルダ２６７０および基板２６６０がプラズマ２６４０中に配置された状態を示したが、これに限られない。例えば図１８（Ｂ）に示すように、基板ホルダ２６７０および基板２６６０が、プラズマ２６４０の外側に配置されていてもよい。基板２６６０がプラズマ２６４０の高電界領域に曝されないことによって、プラズマ２６４０による損傷を低減させることができる。ただし、プラズマ２６４０から基板２６６０を離すほど、ターゲット２６００ａおよびターゲット２６００ｂの使用効率が低くなってしまう。また、基板ホルダ２６７０の位置は、図１８（Ｂ）に示すように可変とする構成が好ましい。
また、図１８（Ｂ）に示すように、基板ホルダ２６７０は、ターゲット２６００ａとターゲット２６００ｂとが向かい合う領域の上側に配置されるが、下側に配置されても構わない。また、下側および上側に配置されても構わない。下側および上側に基板ホルダ２６７０を配置することにより、二以上の基板を同時に成膜することができるため、生産性を高めることができる。
以上に示した対向ターゲット式スパッタリング装置は、プラズマがターゲット間の磁場に閉じこめられるため、基板へのプラズマダメージを低減することができる。また、ターゲットの傾きによって、基板へのスパッタ粒子の入射角度を浅くすることができるため、堆積される膜の段差被覆性を高めることができる。また、高真空における成膜が可能であるため、膜に混入する不純物の濃度を低減することができる。
なお、成膜室に、平行平板型スパッタリング装置、イオンビームスパッタリング装置を適用しても構わない。
＜成膜装置＞
以下では、本発明の一態様に係るスパッタリング用ターゲットを設置することが可能な成膜室を有する成膜装置について説明する。
まずは、成膜時などに膜中に不純物の混入が少ない成膜装置の構成について図１９および図２０を用いて説明する。
図１９は、枚葉式マルチチャンバーの成膜装置２７００の上面図を模式的に示している。成膜装置２７００は、基板を収容するカセットポート２７６１と、基板のアライメントを行うアライメントポート２７６２と、を備える大気側基板供給室２７０１と、大気側基板供給室２７０１から、基板を搬送する大気側基板搬送室２７０２と、基板の搬入を行い、かつ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室２７０３ａと、基板の搬出を行い、かつ室内の圧力を減圧から大気圧、または大気圧から減圧へ切り替えるアンロードロック室２７０３ｂと、真空中の基板の搬送を行う搬送室２７０４と、基板の加熱を行う基板加熱室２７０５と、ターゲットが配置され成膜を行う成膜室２７０６ａ、成膜室２７０６ｂおよび成膜室２７０６ｃと、を有する。なお、成膜室２７０６ａ、成膜室２７０６ｂおよび成膜室２７０６ｃは、上述した成膜室の構成を参酌することができる。
また、大気側基板搬送室２７０２は、ロードロック室２７０３ａおよびアンロードロック室２７０３ｂと接続され、ロードロック室２７０３ａおよびアンロードロック室２７０３ｂは、搬送室２７０４と接続され、搬送室２７０４は、基板加熱室２７０５、成膜室２７０６ａ、成膜室２７０６ｂおよび成膜室２７０６ｃと接続する。
なお、各室の接続部にはゲートバルブ２７６４が設けられており、大気側基板供給室２７０１と、大気側基板搬送室２７０２を除き、各室を独立して真空状態に保持することができる。また、大気側基板搬送室２７０２および搬送室２７０４は、搬送ロボット２７６３を有し、基板を搬送することができる。
また、基板加熱室２７０５は、プラズマ処理室を兼ねると好ましい。成膜装置２７００は、処理と処理の間で基板を大気暴露することなく搬送することが可能なため、基板に不純物が吸着することを抑制できる。また、成膜や熱処理などの順番を自由に構築することができる。なお、搬送室、成膜室、ロードロック室、アンロードロック室および基板加熱室は、上述の数に限定されず、設置スペースやプロセス条件に合わせて、適宜最適な数を設けることができる。
次に、図１９に示す成膜装置２７００の一点鎖線Ｘ１−Ｘ２、一点鎖線Ｙ１−Ｙ２、および一点鎖線Ｙ２−Ｙ３に相当する断面を図２０に示す。
図２０（Ａ）は、基板加熱室２７０５と、搬送室２７０４の断面を示しており、基板加熱室２７０５は、基板を収容することができる複数の加熱ステージ２７６５を有している。なお、基板加熱室２７０５は、バルブを介して真空ポンプ２７７０と接続されている。真空ポンプ２７７０としては、例えば、ドライポンプ、およびメカニカルブースターポンプ等を用いることができる。
また、基板加熱室２７０５に用いることのできる加熱機構としては、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。
また、基板加熱室２７０５は、マスフローコントローラ２７８０を介して、精製機２７８１と接続される。なお、マスフローコントローラ２７８０および精製機２７８１は、ガス種の数だけ設けられるが、理解を容易にするため一つのみを示す。基板加熱室２７０５に導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を用いる。
搬送室２７０４は、搬送ロボット２７６３を有している。搬送ロボット２７６３は、各室へ基板を搬送することができる。また、搬送室２７０４は、バルブを介して真空ポンプ２７７０と、クライオポンプ２７７１と、接続されている。このような構成とすることで、搬送室２７０４は、大気圧から低真空または中真空（０．１から数百Ｐａ程度）まで真空ポンプ２７７０を用いて排気され、バルブを切り替えて中真空から高真空または超高真空（０．１Ｐａから１×１０−７Ｐａ）まではクライオポンプ２７７１を用いて排気される。
また、例えば、クライオポンプ２７７１は、搬送室２７０４に対して２台以上並列に接続してもよい。このような構成とすることで、１台のクライオポンプがリジェネ中であっても、残りのクライオポンプを使って排気することが可能となる。なお、上述したリジェネとは、クライオポンプ内にため込まれた分子（または原子）を放出する処理をいう。クライオポンプは、分子（または原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネが行われる。
図２０（Ｂ）は、成膜室２７０６ｂと、搬送室２７０４と、ロードロック室２７０３ａの断面を示している。
ここで、図２０（Ｂ）を用いて、成膜室（スパッタリング室）の詳細について説明する。図２０（Ｂ）に示す成膜室２７０６ｂは、ターゲット２７６６ａと、ターゲット２７６６ｂと、ターゲットシールド２７６７ａと、ターゲットシールド２７６７ｂと、マグネットユニット２７９０ａと、マグネットユニット２７９０ｂと、基板ホルダ２７６８と、電源２７９１と、を有する。図示しないが、ターゲット２７６６ａおよびターゲット２７６６ｂは、それぞれバッキングプレートを介してターゲットホルダに固定される。また、ターゲット２７６６ａおよびターゲット２７６６ｂには、電源２７９１が電気的に接続されている。マグネットユニット２７９０ａおよびマグネットユニット２７９０ｂは、それぞれターゲット２７６６ａおよびターゲット２７６６ｂの背面に配置される。ターゲットシールド２７６７ａおよびターゲットシールド２７６７ｂは、それぞれターゲット２７６６ａおよびターゲット２７６６ｂの端部を囲うように配置される。なお、ここでは基板ホルダ２７６８には、基板２７６９が支持されている。基板ホルダ２７６８は、可変部材２７８４を介して成膜室２７０６ｂに固定される。可変部材２７８４によって、ターゲット２７６６ａとターゲット２７６６ｂとの間の領域（ターゲット間領域ともいう。）まで基板ホルダ２７６８を移動させることができる。例えば、基板２７６９を支持した基板ホルダ２７６８をターゲット間領域に配置することによって、プラズマによる損傷を低減できる場合がある。また、基板ホルダ２７６８は、図示しないが、基板２７６９を保持する基板保持機構や、基板２７６９を背面から加熱するヒーター等を備えていてもよい。
また、ターゲットシールド２７６７によって、ターゲット２７６６からスパッタリングされる粒子が不要な領域に堆積することを抑制できる。ターゲットシールド２７６７は、累積されたスパッタ粒子が剥離しないように、加工することが望ましい。例えば、表面粗さを増加させるブラスト処理を行う、またはターゲットシールド２７６７の表面に凹凸を設けてもよい。
成膜室２７０６ｂは、ガス加熱機構２７８２を介してマスフローコントローラ２７８０と接続され、ガス加熱機構２７８２はマスフローコントローラ２７８０を介して精製機２７８１と接続される。ガス加熱機構２７８２により、成膜室２７０６ｂに導入されるガスを４０℃以上４００℃以下に加熱することができる。なお、ガス加熱機構２７８２、マスフローコントローラ２７８０、および精製機２７８１は、ガス種の数だけ設けられるが、理解を容易にするため一つのみを示す。成膜室２７０６ｂに導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を用いる。
なお、ガスの導入口の直前に精製機を設ける場合、精製機から成膜室２７０６ｂまでの配管の長さを１０ｍ以下、好ましくは５ｍ以下、さらに好ましくは１ｍ以下とする。配管の長さを１０ｍ以下、５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。さらに、ガスの配管には、フッ化鉄、酸化アルミニウム、酸化クロムなどで内部が被覆された金属配管を用いるとよい。前述の配管は、例えばＳＵＳ３１６Ｌ−ＥＰ配管と比べ、不純物を含むガスの放出量が少なく、ガスへの不純物の入り込みを低減できる。また、配管の継手には、高性能超小型メタルガスケット継手（ＵＰＧ継手）を用いるとよい。また、配管を全て金属で構成することで、樹脂等を用いた場合と比べ、生じる放出ガスおよび外部リークの影響を低減できて好ましい。
成膜室２７０６ｂは、バルブを介してターボ分子ポンプ２７７２および真空ポンプ２７７０と接続される。
成膜室２７０６ｂは、クライオトラップ２７５１が設けられる。
クライオトラップ２７５１は、水などの比較的融点の高い分子（または原子）を吸着することができる機構である。ターボ分子ポンプ２７７２は大きいサイズの分子（または原子）を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低い。そこで、水などに対する排気能力を高めるため、クライオトラップ２７５１が成膜室２７０６ｂに接続された構成としている。クライオトラップ２７５１の冷凍機の温度は１００Ｋ以下、好ましくは８０Ｋ以下とする。また、クライオトラップ２７５１が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下とすればよい。なお、クライオトラップに替えて、チタンサブリメーションポンプを用いることで、さらに高真空とすることができる場合がある。また、クライオポンプやターボ分子ポンプに替えてイオンポンプを用いることでもさらに高真空とすることができる場合がある。
なお、成膜室２７０６ｂの排気方法は、これに限定されず、先の搬送室２７０４に示す排気方法（クライオポンプと真空ポンプとの排気方法）と同様の構成としてもよい。もちろん、搬送室２７０４の排気方法を成膜室２７０６ｂと同様の構成（ターボ分子ポンプと真空ポンプとの排気方法）としてもよい。
なお、上述した搬送室２７０４、基板加熱室２７０５、および成膜室２７０６ｂの背圧（全圧）、ならびに各気体分子（原子）の分圧は、以下の通りとすると好ましい。とくに、形成される膜中に不純物が混入され得る可能性があるので、成膜室２７０６ｂの背圧、ならびに各気体分子（原子）の分圧には注意する必要がある。
上述した各室の背圧（全圧）は、１×１０−４Ｐａ以下、好ましくは３×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下である。上述した各室の質量電荷比（ｍ／ｚ）が１８である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。また、上述した各室のｍ／ｚが２８である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。また、上述した各室のｍ／ｚが４４である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。
なお、真空チャンバー内の全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ ＣＧＭ−０５１を用いればよい。
また、上述した搬送室２７０４、基板加熱室２７０５、および成膜室２７０６ｂは、外部リークまたは内部リークが少ない構成とすることが望ましい。
例えば、上述した搬送室２７０４、基板加熱室２７０５、および成膜室２７０６ｂのリークレートは、３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０−７Ｐａ・ｍ３／ｓ以下、好ましくは３×１０−８Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが４４である気体分子（原子）のリークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧から導出すればよい。
リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴やシール不良などによって真空系外から気体が流入することである。内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要がある。
例えば、成膜室２７０６ｂの開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属の不動態を用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され、内部リークを低減することができる。
また、成膜装置２７００を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の部材を鉄、クロムおよびニッケルなどを含む合金に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。
または、前述の成膜装置２７００の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆してもよい。
成膜装置２７００の部材は、極力金属のみで構成することが好ましく、例えば石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。
成膜室に存在する吸着物は、内壁などに吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないものの、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを成膜室に導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。ここで不活性ガスとして希ガスを用いると好ましい。また、成膜する膜種によっては不活性ガスの代わりに酸素などを用いても構わない。例えば、酸化物を成膜する場合は、主成分である酸素を用いた方が好ましい場合もある。なお、ベーキングは、ランプを用いて行うと好ましい。
または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで成膜室内の圧力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱したガスの導入により成膜室内の吸着物を脱離させることができ、成膜室内に存在する不純物を低減することができる。なお、この処理は２回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である。具体的には、温度が４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下である不活性ガスまたは酸素などを導入することで成膜室内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以下、好ましくは５分以上１２０分以下とすればよい。その後、成膜室を５分以上３００分以下、好ましくは１０分以上１２０分以下の期間排気する。
また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない基板が好ましい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。なお、ダミー成膜はベーキングと同時に行ってもよい。
次に、図２０（Ｂ）に示す搬送室２７０４、およびロードロック室２７０３ａと、図２０（Ｃ）に示す大気側基板搬送室２７０２、および大気側基板供給室２７０１の詳細について以下説明を行う。なお、図２０（Ｃ）は、大気側基板搬送室２７０２、および大気側基板供給室２７０１の断面を示している。
図２０（Ｂ）に示す搬送室２７０４については、図２０（Ａ）に示す搬送室２７０４の記載を参照する。
ロードロック室２７０３ａは、基板受け渡しステージ２７５２を有する。ロードロック室２７０３ａは、減圧状態から大気まで圧力を上昇させ、ロードロック室２７０３ａの圧力が大気圧になった時に、大気側基板搬送室２７０２に設けられている搬送ロボット２７６３から基板受け渡しステージ２７５２に基板を受け取る。その後、ロードロック室２７０３ａを真空引きし、減圧状態としたのち、搬送室２７０４に設けられている搬送ロボット２７６３が基板受け渡しステージ２７５２から基板を受け取る。
また、ロードロック室２７０３ａは、バルブを介して真空ポンプ２７７０、およびクライオポンプ２７７１と接続されている。真空ポンプ２７７０、およびクライオポンプ２７７１の排気系の接続方法は、搬送室２７０４の接続方法を参考とすることで接続できるため、ここでの説明は省略する。なお、図１９に示すアンロードロック室２７０３ｂは、ロードロック室２７０３ａと同様の構成とすることができる。
大気側基板搬送室２７０２は、搬送ロボット２７６３を有する。搬送ロボット２７６３により、カセットポート２７６１とロードロック室２７０３ａとの基板の受け渡しを行うことができる。また、大気側基板搬送室２７０２、および大気側基板供給室２７０１の上方にＨＥＰＡフィルタ（Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｐａｒｔｉｃｕｌａｔｅ Ａｉｒ Ｆｉｌｔｅｒ）等のゴミまたはパーティクルを清浄化するための機構を設けてもよい。
大気側基板供給室２７０１は、複数のカセットポート２７６１を有する。カセットポート２７６１は、複数の基板を収容することができる。
ターゲットは、表面温度が１００℃以下、好ましくは５０℃以下、さらに好ましくは室温程度（代表的には２５℃）とする。大面積の基板に対応するスパッタリング装置では大面積のターゲットを用いることが多い。ところが、大面積に対応した大きさのターゲットをつなぎ目なく作製することは困難である。現実には複数のターゲットをなるべく隙間のないように並べて大きな形状としているが、どうしても僅かな隙間が生じてしまう。こうした僅かな隙間から、ターゲットの表面温度が高まることで亜鉛などが揮発し、徐々に隙間が広がっていくことがある。隙間が広がると、バッキングプレートや、バッキングプレートとターゲットとの接合に用いているボンディング材の金属がスパッタリングされることがあり、不純物濃度を高める要因となる。したがって、ターゲットは、十分に冷却されていることが好ましい。
具体的には、バッキングプレートとして、高い導電性および高い放熱性を有する金属（具体的には銅）を用いる。また、バッキングプレート内に水路を形成し、水路に十分な量の冷却水を流すことで、効率的にターゲットを冷却できる。
なお、ターゲットが亜鉛を含む場合、酸素ガス雰囲気で成膜することにより、プラズマダメージが軽減され、亜鉛の揮発が起こりにくい酸化物を得ることができる。
上述した成膜装置を用いることで、水素濃度が、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を成膜することができる。
また、窒素濃度が、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を成膜することができる。
また、炭素濃度が、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を成膜することができる。
不純物および酸素欠損の少ない酸化物半導体は、キャリア密度の低い酸化物半導体である。具体的には、キャリア密度を８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。
また、昇温脱離ガス分光法（ＴＤＳ）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）およびｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下である酸化物半導体を成膜することができる。
以上の成膜装置を用いることで、酸化物半導体への不純物の混入を抑制できる。さらには、以上の成膜装置を用いて、酸化物半導体に接する膜を成膜することで、酸化物半導体に接する膜から酸化物半導体へ不純物が混入することを抑制できる。
以上に示すスパッタリング装置を用いて、絶縁体１３６ａの成膜を行えばよい。絶縁体１３６ａの成膜は、スパッタリング法を用いて行うことが好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがより好ましい。スパッタリング法で絶縁体１３６ａの成膜を行うことにより、成膜と同時に絶縁体１０４の表面（絶縁体１０６ａ形成後は絶縁体１０６ａと絶縁体１０４の界面）近傍に酸素１３５が添加されることがある。ここで、酸素１３５は、例えば、酸素ラジカルとして絶縁体１０４に添加されるが、酸素１３５が添加されるときの状態はこれに限定されない。酸素１３５は、酸素原子、又は酸素イオンなどの状態で絶縁体１０４に添加されてもよい。
また、絶縁体１０４と絶縁体１３６ａの界面近傍の領域に混合領域１３４が形成されることがある。混合領域１３４では、絶縁体１０４を構成する成分と絶縁体１３６ａを構成する成分が含まれている。混合領域１３４は、絶縁体１０４と絶縁体１３６ａとの界面近傍に形成されるため、混合領域１３４では酸素１３５の濃度が、混合領域１３４より下の層と比較して大きくなる場合がある。
次に、後の工程で半導体１０６ｂとなる半導体１３６ｂを成膜する。半導体１３６ｂとしては上述の半導体１０６ｂとして用いることができる半導体を用いればよい。半導体１３６ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、上記のスパッタ装置を用いてＰＥＳＰ法又はＶＤＳＰ法で成膜することもできる。なお、絶縁体１３６ａの成膜と、半導体１３６ｂの成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
次に、加熱処理を行うことが好ましい（図９（Ａ）（Ｂ）参照）。加熱処理を行うことで、絶縁体１３６ａ及び半導体１３６ｂの水素濃度を低減させることができる場合がある。また、絶縁体１３６ａ及び半導体１３６ｂの酸素欠損を低減させることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体１３６ａ及び半導体１３６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。
当該加熱処理により、絶縁体１０４から絶縁体１３６ａに酸素１３５を供給する（図９（Ａ）（Ｂ）参照）。絶縁体１０４に対して加熱処理を行うことにより、極めて容易に酸素１３５を絶縁体１３６ａに供給することができる。これにより、酸素１３５の濃度が大きい混合領域１３４を中心として、絶縁体１０４から絶縁体１３６ａに酸素１３５を拡散させることができる。
ここで、絶縁体１０１は、絶縁体１０４より酸素を透過させにくい絶縁体であり、酸素をブロックするバリア膜として機能する。絶縁体１０１が絶縁体１０４の下に設けられていることにより、絶縁体１０４中に拡散した酸素１３１が絶縁体１０４より下層に拡散することを防ぐことができる。
このように絶縁体１３６ａに酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
また、高密度プラズマ処理などを行ってもよい。高密度プラズマは、マイクロ波を用いて生成すればよい。高密度プラズマ処理では、例えば、酸素、亜酸化窒素などの酸化性ガスを用いればよい。または、酸化性ガスと、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、の混合ガスを用いてもよい。高密度プラズマ処理において、基板にバイアスを印加してもよい。これにより、プラズマ中の酸素イオンなどを基板側に引き込むことができる。高密度プラズマ処理は基板を加熱しながら行ってもよい。例えば、上記加熱処理の代わりに高密度プラズマ処理を行う場合、上記加熱処理の温度より低温で同様の効果を得ることができる。高密度プラズマ処理は、絶縁体１３６ａの成膜前に行ってもよいし、絶縁体１１２ｂの成膜後に行ってもよいし、絶縁体１１８の成膜後などに行ってもよい。
次に、半導体１３６ｂ上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１０６ａ及び半導体１０６ｂを形成する（図９（Ｃ）（Ｄ）参照。）。なお、単にレジストを形成するという場合、レジストの下に反射防止層を形成する場合も含まれる。
レジストなどは、対象物をエッチングなどによって加工した後で除去する。レジストなどの除去には、プラズマ処理または／およびウェットエッチングを用いる。なお、プラズマ処理としては、プラズマアッシングが好適である。レジストなどの除去が不十分な場合、０．００１ｖｏｌｕｍｅ％以上１ｖｏｌｕｍｅ％以下の濃度のフッ化水素酸または／およびオゾン水などによって取り残したレジストなどを除去しても構わない。
次に、後の工程で導電体１０８ａ及び導電体１０８ｂとなる導電体１０８を成膜する。導電体１０８としては上述の導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよい。当該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
また、ここで、絶縁体１０６ａ又は半導体１０６ｂの導電体１０８と接する領域において、低抵抗領域１０７が形成されることがある。
次に、後の工程で導電体１０９ａ及び導電体１０９ｂとなる導電体１０９を成膜する（図９（Ｅ）（Ｆ）参照）。導電体１０９としては上述の導電体１０９ａ及び導電体１０９ｂとして用いることができる導電体を用いればよい。当該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、これらの導電体上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１０８ａ、導電体１０８ｂ、導電体１０９ａ及び導電体１０９ｂを形成する（図１０（Ａ）（Ｂ）参照。）。また、低抵抗領域１０７が形成されている場合、当該加工により、低抵抗領域１０７ａ及び低抵抗領域１０７ｂが形成されることがある。
また、半導体１０６ｂは、導電体１０８ａと導電体１０８ｂの間に、導電体１０８ａ及び導電体１０８ｂと重なった領域より膜厚の薄い領域が形成されることがある。これは、導電体１０８ａ及び導電体１０８ｂを形成する際に、半導体１０６ｂの上面の一部を除去することにより形成される。このとき、当該領域に形成されていた低抵抗領域１０７が除去されることにより、低抵抗領域１０７ａ及び低抵抗領域１０７ｂが形成される。
次に、後の工程で絶縁体１１２ａとなる絶縁体を成膜する。後の工程で絶縁体１１２ａとなる絶縁体としては上述の絶縁体１１２ａとして用いることができる絶縁体を用いればよい。絶縁体１１２ａとして用いることができる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、後の工程で絶縁体１１２ｂとなる絶縁体を成膜する。後の工程で絶縁体１１２ｂとなる絶縁体としては上述の絶縁体１１２ｂとして用いることができる絶縁体を用いればよい。絶縁体１１２ｂとして用いることができる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
また、絶縁体１１２ｂは、スパッタリング法を用いて成膜することが好ましく、特に酸素を含む雰囲気においてスパッタリング法を用いて成膜することが好ましい。上述のように、絶縁体１１２ｂを酸素を含む雰囲気においてスパッタリング法を行うことにより、絶縁体１１２ａに酸素を添加することができる。さらに、絶縁体１１２ｂは、酸素をブロックする機能を有するため、後述する加熱処理において、絶縁体１１２ａ中の酸素を上方に拡散させず、絶縁体１０６ａ及び半導体１０６ｂに効果的に供給することができる。
次に、後の工程で導電体１１４ａ乃至１１４ｃとなる導電体を成膜する。後の工程で導電体１１４ａ乃至１１４ｃとなる導電体としては、上述の導電体１１４ａ乃至１１４ｃに用いることができる導電体を用いればよい。導電体１１４ａ乃至１１４ｃに用いることができる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体１１４ａ乃至１１４ｃに用いることができる導電体上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１１２ａ、絶縁体１１２ｂ、導電体１１４ａ乃至１１４ｃを形成する（図１０（Ｃ）（Ｄ）参照。）。
次に、絶縁体１１６を成膜する（図１０（Ｅ）（Ｆ）参照。）。絶縁体１１６としては上述の絶縁体を用いればよい。絶縁体１１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体１１６としては、酸素とシリコンを含む絶縁体、例えば、酸化シリコン（ＳｉＯｘ）または酸化窒化シリコンを用いることが好ましい。
次に、絶縁体１１８を成膜する（図１１（Ａ）（Ｂ）参照。）。絶縁体１１８としては上述の絶縁体を用いればよい。絶縁体１１８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体１１８しては、酸素とアルミニウムを含む絶縁体、例えば、酸化アルミニウム（ＡｌＯｘ）を用いることが好ましい。酸化アルミニウムは、酸素、水素、水等に対してブロッキング効果を有する。
ここで、絶縁体１１８（ＡｌＯｘ）の成膜は、プラズマを用いて行うことが好ましく、スパッタリング法を用いて行うことがより好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがさらに好ましい。このとき、絶縁体１１８（ＡｌＯｘ）の成膜は、例えば、成膜ガスの酸素の体積分率を１０体積％以上、好ましくは２０体積％以上、より好ましくは５０体積％以上とすればよい。
スパッタリング法としては、スパッタ用電源に直流電源を用いるＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）スパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法、スパッタ用電源に高周波電源を用いるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）スパッタリング法を用いてもよい。また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法、成膜中に基板にも電圧をかけるバイアススパッタリング法、反応性ガス雰囲気で行う反応性スパッタリング法などを用いてもよい。また、上述のＰＥＳＰ又はＶＤＳＰを用いてもよい。なお、スパッタリングの酸素ガス流量や成膜電力は、酸素の添加量などに応じて適宜決定すればよい。
スパッタリング法で絶縁体１１８（ＡｌＯｘ）の成膜をおこなうことにより、成膜と同時に絶縁体１１６（ＳｉＯｘ）の表面（絶縁体１１８（ＡｌＯｘ）成膜後は絶縁体１１６（ＳｉＯｘ）と絶縁体１１８（ＡｌＯｘ）の界面）近傍に酸素１３１が添加される。ここで、酸素１３１は、例えば、酸素ラジカルとして絶縁体１１６（ＳｉＯｘ）に添加されるが、酸素１３１が添加されるときの状態はこれに限定されない。酸素１３１は、酸素原子、又は酸素イオンなどの状態で絶縁体１１６（ＳｉＯｘ）に添加されてもよい。なお、酸素１３１の添加に伴い、絶縁体１１６（ＳｉＯｘ）中に酸素が化学量論的組成を超えて含まれる場合があり、このときの酸素１３１を過剰酸素と呼ぶこともできる。
また、絶縁体１１６（ＳｉＯｘ）と絶縁体１１８（ＡｌＯｘ）の界面近傍の領域に混合領域１３０が形成されることがある。混合領域１３０は、絶縁体１１６（ＳｉＯｘ）と絶縁体１１８（ＡｌＯｘ）との界面近傍の領域に形成されるため、混合領域１３０では酸素１３１の濃度が、混合領域１３０より下の層と比較して大きくなる場合がある。
なお、絶縁体１１８の成膜をスパッタリング法以外の方法で行う場合、絶縁体１１８の成膜後に絶縁体１１８を貫通して、絶縁体１１６に酸素イオンなどを添加してもよい。酸素イオンの添加はイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、などを用いることができる。
また、絶縁体１１８は、少なくとも絶縁体１１６より酸素を透過させにくい膜として機能すればよく、上述の絶縁体１０６ａとして用いることができる酸化物を絶縁体１１８として用いることもできる。このような絶縁体１１８としては、Ｉｎを含む酸化絶縁物を用いることが好ましく、例えば、Ｉｎ−Ａｌ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いればよい。絶縁体１１８として、Ｉｎを含む酸化絶縁物をスパッタリング法などで成膜することにより、上記と同様に絶縁体１１６に酸素１３１を添加することができる。Ｉｎを含む酸化絶縁物はスパッタリング法で成膜する際に発生するパーティクル数が少ないので、絶縁体１１８として用いるのに好適である。
また、上記のようにスパッタリング法などにより酸素１３１を添加すると、導電体１１４ｂ及び導電体１１４ｃの、絶縁体１１６側の表面近傍にも酸素１３１が添加される場合がある。このとき、導電体１１４ｂ及び導電体１１４ｃの、絶縁体１１６側の表面近傍の酸素濃度が、導電体１１４ａ及び導電体１１４ｂの、絶縁体１１２ｂ側の表面近傍の酸素濃度より大きくなる場合がある。
次に、加熱処理を行うことが好ましい（図１１（Ｃ）（Ｄ）参照）。加熱処理を行うことにより、絶縁体１１６に添加した酸素を拡散させ、絶縁体１０６ａ及び半導体１０６ｂに供給することができる。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。
また、当該加熱処理は、半導体１３６ｂ成膜後の加熱処理よりも低い温度が好ましい。半導体１３６ｂ成膜後の加熱処理との温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体１０４などから余分に過剰酸素（酸素）が放出することを抑えることができる。なお、絶縁体１１８成膜後の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合（例えば絶縁体１１８の成膜で同等の加熱が行われる場合）、行わなくてもよい場合がある。
当該加熱処理により、絶縁体１１６（ＳｉＯｘ）中に酸素１３１を拡散させる（図１１（Ｃ）（Ｄ）参照）。少なくとも加熱処理中において、ＳｉＯｘは、酸素１３１の拡散に対して十分に原子間距離が大きく、酸素１３１に対して多孔性を有しているようにみなすことができる。このため、絶縁体１１６（ＳｉＯｘ）に対して加熱処理を行うことにより、極めて容易に酸素１３１を拡散させることができる。これにより、酸素１３１の濃度が大きい混合領域１３０を中心に、絶縁体１１６（ＳｉＯｘ）中に酸素１３１を拡散させることができる。
ここで、絶縁体１１８（ＡｌＯｘ）は、絶縁体１１６（ＳｉＯｘ）より酸素を透過させにくい絶縁体であり、酸素をブロックするバリア膜として機能する。このような絶縁体１１８（ＡｌＯｘ）が絶縁体１１６（ＳｉＯｘ）上に形成されているので、絶縁体１１６（ＳｉＯｘ）中を拡散する酸素１３１が絶縁体１１６（ＳｉＯｘ）の上方に拡散せず、絶縁体１１６（ＳｉＯｘ）を主に横方向又は下方向に拡散していく。
ここで、絶縁体１１６（ＳｉＯｘ）中を拡散する酸素１３１は、絶縁体１１２ａを介して半導体１０６ｂに供給される（図１１（Ｃ）及び図１１（Ｄ）参照）。このとき、酸素をブロックする機能を有する絶縁体１１２ｂ及び導電体１１４ａが導電体１１４ｂと絶縁体１１２ａの間に設けられていることにより、絶縁体１１２ａ中に拡散した酸素１３１が導電体１１４ｂに引き抜かれるのを防ぐことができる。また、酸素をブロックする機能を有する導電体１１４ｃが導電体１１４ｂと絶縁体１１６の間に設けられていることにより、絶縁体１１６中に拡散した酸素１３１が導電体１１４ｂに引き抜かれるのを防ぐことができる。また、酸素をブロックする機能を有する導電体１０９ａ及び導電体１０９ｂが導電体１０８ａ及び導電体１０８ｂと絶縁体１１６（ＳｉＯｘ）及び絶縁体１１２ａとの間に設けられていることにより、同様に酸素１３１が導電体１０８ａ及び導電体１０８ｂに引き抜かれるのを防ぐことができる。
または、絶縁体１１６（ＳｉＯｘ）中を拡散する酸素１３１は、絶縁体１０４を介して絶縁体１０６ａに供給される（図１１（Ｃ）及び図１１（Ｄ）参照）。このとき、酸素をブロックする機能を有する絶縁体１０１が絶縁体１０４の下に設けられていることにより、絶縁体１０４中に拡散した酸素１３１が絶縁体１０４より下層に拡散することを防ぐことができる。
このように、導電体１１４ｂ、導電体１０８ａ及び導電体１０８ｂが酸素１３１の拡散を妨げないようにすることにより、絶縁体１０６ａ及び半導体１０６ｂ、特に半導体１０６ｂでチャネルが形成される領域に酸素１３１を効果的に供給することができる。このように絶縁体１０６ａ及び半導体１０６ｂに酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
なお、絶縁体１１８として、上記のＩｎを含む酸化絶縁物を用いた場合、上記加熱処理の後で、Ｉｎを含む酸化絶縁物を、エッチングなどを用いて除去し、新しく絶縁体１１８を成膜し直してもよい。
以上の工程により、本発明の一態様に係るトランジスタ１０を作製することができる。
以上のような構成とすることにより、安定した電気特性を有するトランジスタを提供することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
また、図１２を用いてトランジスタ２２の第２のゲート電極として機能する導電体１０２及びその近傍の構成の作製方法について説明する。
まず、基板１００上に絶縁体１０１を成膜し、絶縁体１０１上に、絶縁体１２６を成膜する。絶縁体１２６としては上述の絶縁体１０４として用いることができる絶縁体を用いればよい。絶縁体１２６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体１２６に絶縁体１０１に達する開口を形成する（図１２（Ａ）（Ｂ）参照）。また、絶縁体１０１に当該開口の底部が形成される。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体１０１は、絶縁体１２６をエッチングして開口を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、開口を形成する絶縁体１２６に酸化シリコンを用いた場合は、絶縁体１０１は窒化シリコン、または酸化アルミニウムを用いるとよい。
開口の形成後に、後の工程で導電体１２２となる導電体１４２を成膜する。導電体１４２としては上述の導電体１２２として用いることができる導電体を用いればよい。導電体１４２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体１４２上に、後の工程で導電体１０２となる導電体１４０を成膜する（図１２（Ｃ）（Ｄ）参照）。導電体１４０としては上述の導電体１０２として用いることができる導電体を用いればよい。導電体１４０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ処理を行って、絶縁体１２６上の導電体１４２および導電体１４０を除去する。その結果、絶縁体１２６及び絶縁体１０１に形成された開口の中のみに、導電体１０２および導電体１２２が残存する（図１２（Ｅ）（Ｆ）参照）。
導電体１２２の端部は、開口の端部において当該開口の高さと同じか低い位置となる。また、導電体１０２の上面は、導電体１２２の端部の高さと同じか低い位置となる。これは、ＣＭＰの特性によって、導電体１２２と、導電体１０２との研磨速度の違いによって形成される。
導電体１０２上に、後の工程で絶縁体１２４となる絶縁体１４４を成膜する（図１２（Ｇ）（Ｈ）参照）。絶縁体１４４としては上述の絶縁体１２４として用いることができる絶縁体を用いればよい。絶縁体１４４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ処理を行って、導電体１０２上の絶縁体１４４を除去する。その結果、絶縁体１２６及び絶縁体１０１に形成された開口の中のみに、絶縁体１２４が残存する（図１２（Ｉ）（Ｊ）参照）。
最後に絶縁体１２６及び絶縁体１２４上に絶縁体１０４を成膜する（図１２（Ｉ）（Ｊ）参照）。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体の詳細について、以下説明する。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図２４（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図２４（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図２４（Ｂ）に示す。図２４（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図２４（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図２４（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図２４（Ｂ）および図２４（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図２４（Ｄ）参照。）。図２４（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図２４（Ｄ）に示す領域５１６１に相当する。
また、図２５（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２５（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２５（Ｂ）、図２５（Ｃ）および図２５（Ｄ）に示す。図２５（Ｂ）、図２５（Ｃ）および図２５（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２６（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２６（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図２６（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２７（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２７（Ｂ）に示す。図２７（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２７（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２７（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図２８は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２８より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図２８中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図２８中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
＜ＣＭＯＳインバータ＞
図２９（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。
＜半導体装置の構造１＞
図３０は、図２９（Ａ）に対応する半導体装置の断面図である。図３０に示す半導体装置は、トランジスタ２２００と、トランジスタ２１００と、を有する。また、トランジスタ２１００は、トランジスタ２２００の上方に配置する。なお、トランジスタ２１００として、上述の実施の形態において記載したトランジスタを用いることができる。よって、トランジスタ２１００については、適宜上述したトランジスタについての記載を参酌することができる。
図３０に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである。トランジスタ２２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
トランジスタ２２００において、領域４７２ａおよび領域４７２ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体４５４に印加する電位によって、領域４７２ａと領域４７２ｂとの間の導通・非導通を制御することができる。
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板４５０として単結晶シリコン基板を用いる。
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても構わない。
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ２２００のオン特性を向上させることができる。
領域４７２ａおよび領域４７２ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ２２００はｐチャネル型トランジスタを構成する。
なお、トランジスタ２２００は、領域４６０などによって隣接するトランジスタと分離される。領域４６０は、絶縁性を有する領域である。
図３０に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、絶縁体４８９と、絶縁体４９０と、絶縁体４９１と、絶縁体４９２と、絶縁体４９３と、絶縁体４９４と、絶縁体４９５と、を有する。
絶縁体４６４は、トランジスタ２２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４８９は、絶縁体４６８上に配置する。また、トランジスタ２１００は、絶縁体４８９上に配置する。また、絶縁体４９３は、トランジスタ２１００上に配置する。また、絶縁体４９４は、絶縁体４９３上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋め込まれている。
また、絶縁体４８９は、トランジスタ２１００のチャネル形成領域と重なる開口部と、導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれている。
導電体４７４ａは、トランジスタ２１００のゲート電極としての機能を有しても構わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ２１００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４ａとトランジスタ２１００のゲート電極としての機能を有する導電体５０４とを電気的に接続しても構わない。こうすることで、トランジスタ２１００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ２１００の飽和領域における電気特性を安定にすることができる。なお、導電体４７４ａは上記実施の形態の導電体１０２に相当するため、詳細については導電体１０２の記載を参酌することができる。
また、絶縁体４９０は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９０は上記実施の形態の絶縁体１０３に相当するため、詳細については絶縁体１０３の記載を参酌することができる。上記実施の形態に記載したように、開口部を除いて導電体４７４ａ乃至４７４ｃの上を覆うように絶縁体４９０を設けることにより、絶縁体４９１から導電体４７４ａ乃至４７４ｃが酸素を引き抜くことを防ぐことができる。これにより、絶縁体４９１からトランジスタ２１００の酸化物半導体に効果的に酸素を供給することができる。
また、絶縁体４９１は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９１は上記実施の形態の絶縁体１０４に相当するため、詳細については絶縁体１０４の記載を参酌することができる。
また、絶縁体４９２は、トランジスタ２１００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１００のソース電極またはドレイン電極の他方である導電体５１６ａに達する開口部と、トランジスタ２１００のゲート電極である導電体５０４に達する開口部と、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９２は上記実施の形態の絶縁体１１６に相当するため、詳細については絶縁体１１６の記載を参酌することができる。
また、絶縁体４９５は、トランジスタ２１００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１００のソース電極またはドレイン電極の他方である導電体５１６ａに達する開口部と、トランジスタ２１００のゲート電極である導電体５０４に達する開口部と、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９５は上記実施の形態の絶縁体１１８に相当するため、詳細については絶縁体１１８の記載を参酌することができる。
また、絶縁体４９３は、トランジスタ２１００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１００のソース電極またはドレイン電極の他方である導電体５１６ａに達する開口部と、トランジスタ２１００のゲート電極である導電体５０４に達する開口部と、導電体４７４ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ２１００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂおよび導電体４９６ｄに達する開口部と、導電体４９６ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９８ａ、導電体４９８ｂまたは導電体４９８ｃが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３および絶縁体４９４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３または絶縁体４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ２１００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ２１００の電気特性を安定にすることができる。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７４ａ、導電体４７４ｂ、導電体４７４ｃ、導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ、導電体４９６ｄ、導電体４９８ａ、導電体４９８ｂおよび導電体４９８ｃとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、図３１に示す半導体装置は、図３０に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図３１に示す半導体装置については、図３０に示した半導体装置の記載を参酌する。具体的には、図３１に示す半導体装置は、トランジスタ２２００がＦｉｎ型である場合を示している。トランジスタ２２００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ２２００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ２２００のオフ特性を向上させることができる。
また、図３２に示す半導体装置は、図３０に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図３２に示す半導体装置については、図３０に示した半導体装置の記載を参酌する。具体的には、図３２に示す半導体装置は、トランジスタ２２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。図３２には、絶縁体４５２によって領域４５６が半導体基板４５０と分離されている構造を示す。半導体基板４５０としてＳＯＩ基板を用いることによって、パンチスルー現象などを抑制することができるためトランジスタ２２００のオフ特性を向上させることができる。なお、絶縁体４５２は、半導体基板４５０を絶縁体化させることによって形成することができる。例えば、絶縁体４５２としては、酸化シリコンを用いることができる。
図３０乃至図３２に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
＜ＣＭＯＳアナログスイッチ＞
また図２９（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図３３に示す。
図３３（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述のトランジスタ２１００と同様のトランジスタを用いることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図３３（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図３３（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、例えば、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
なお、上記においては、２種類の電荷をノードＦＧに保持する例について示したが、本発明に係る半導体装置はこれに限られるものではない。例えば、半導体装置のノードＦＧに３種類以上の電荷を保持できる構成としてもよい。このような構成とすることにより、当該半導体装置を多値化して記憶容量の増大を図ることができる。
＜記憶装置１の構造＞
図３４は、図３３（Ａ）に対応する半導体装置の断面図である。図３４に示す半導体装置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上方に配置する。なお、トランジスタ３３００としては、上述したトランジスタ２１００についての記載を参照する。また、トランジスタ３２００としては、図３０に示したトランジスタ２２００についての記載を参照する。なお、図３０では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
図３４に示すトランジスタ３２００は、半導体基板４５０を用いたトランジスタである。トランジスタ３２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
図３４に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、絶縁体４８９と、絶縁体４９０と、絶縁体４９１と、絶縁体４９２と、絶縁体４９３と、絶縁体４９４と、絶縁体４９５と、を有する。
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４８９は、絶縁体４６８上に配置する。また、トランジスタ３３００は、絶縁体４８９上に配置する。また、絶縁体４９３は、トランジスタ３３００上に配置する。また、絶縁体４９４は、絶縁体４９３上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋め込まれている。
また、絶縁体４８９は、トランジスタ３３００のチャネル形成領域と重なる開口部と、導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれている。
導電体４７４ａは、トランジスタ３３００のボトムゲート電極としての機能を有しても構わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４ａとトランジスタ３３００のトップゲート電極である導電体５０４とを電気的に接続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３００の飽和領域における電気特性を安定にすることができる。
また、絶縁体４９０は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９０は上記実施の形態の絶縁体１０３に相当するため、詳細については絶縁体１０３の記載を参酌することができる。上記実施の形態に記載したように、開口部を除いて導電体４７４ａ乃至４７４ｃの上を覆うように絶縁体４９０を設けることにより、絶縁体４９１から導電体４７４ａ乃至４７４ｃが酸素を引き抜くことを防ぐことができる。これにより、絶縁体４９１からトランジスタ３３００の酸化物半導体に効果的に酸素を供給することができる。
また、絶縁体４９１は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９１は上記実施の形態の絶縁体１０４に相当するため、詳細については絶縁体１０４の記載を参酌することができる。
また、絶縁体４９２は、トランジスタ３３００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと絶縁体５１１ａ及び絶縁体５１１ｂを介して重なる導電体５１４に達する開口部と、トランジスタ３３００のゲート電極である導電体５０４に達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａを通って、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９２は上記実施の形態の絶縁体１１６に相当するため、詳細については絶縁体１１６の記載を参酌することができる。
また、絶縁体４９５は、トランジスタ３３００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと絶縁体５１１ａ及び絶縁体５１１ｂを介して重なる導電体５１４に達する開口部と、トランジスタ３３００のゲート電極である導電体５０４に達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａを通って、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９５は上記実施の形態の絶縁体１１８に相当するため、詳細については絶縁体１１８の記載を参酌することができる。
また、絶縁体４９３は、トランジスタ３３００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと絶縁体５１１ａ及び絶縁体５１１ｂを介して重なる導電体５１４に達する開口部と、トランジスタ３３００のゲート電極である導電体５０４に達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａを通って、導電体４７４ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ３３００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂに達する開口部と、導電体４９６ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９８ａ、導電体４９８ｂまたは導電体４９８ｃが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３または絶縁体４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ３３００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ３３００の電気特性を安定にすることができる。
トランジスタ３２００のソースまたはドレインは、導電体４８０ｂと、導電体４７８ｂと、導電体４７６ａと、導電体４７４ｂと、導電体４９６ｃと、を介してトランジスタ３３００のソース電極またはドレイン電極の一方である導電体５１６ｂと電気的に接続する。また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、導電体４７８ｃと、導電体４７６ｂと、導電体４７４ｃと、導電体４９６ｄと、を介してトランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと電気的に接続する。
容量素子３４００は、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと、導電体５１４と、絶縁体５１１ａと、絶縁体５１１ｂと、を有する。なお、絶縁体５１１ａ及び絶縁体５１１ｂは、トランジスタ３３００のゲート絶縁体として機能する絶縁体と同一工程を経て形成できるため、生産性を高めることができて好ましい場合がある。また、導電体５１４として、トランジスタ３３００のゲート電極として機能する導電体５０４と同一工程を経て形成した層を用いると、生産性を高めることができて好ましい場合がある。
そのほかの構造については、適宜図３０などについての記載を参酌することができる。
なお、図３５に示す半導体装置は、図３４に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図３５に示す半導体装置については、図３４に示した半導体装置の記載を参酌する。具体的には、図３５に示す半導体装置は、トランジスタ３２００がＦｉｎ型である場合を示している。Ｆｉｎ型であるトランジスタ３２００については、図３１に示したトランジスタ２２００の記載を参照する。なお、図３１では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
また、図３６に示す半導体装置は、図３４に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図３６に示す半導体装置については、図３４に示した半導体装置の記載を参酌する。具体的には、図３６に示す半導体装置は、トランジスタ３２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。ＳＯＩ基板である半導体基板４５０に設けられたトランジスタ３２００については、図３２に示したトランジスタ２２００の記載を参照する。なお、図３２では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
＜記憶装置２＞
図３３（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図３３（Ａ）に示した半導体装置と異なる。この場合も図３３（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図３３（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜記憶装置３＞
図３３（Ａ）に示す半導体装置（記憶装置）の変形例について、図３７に示す回路図を用いて説明する。
図３７に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００及び容量素子４６００と、を有する。ここでトランジスタ４１００は、上述のトランジスタ３２００と同様のトランジスタを用いることができ、トランジスタ４２００乃至４４００は、上述のトランジスタ３３００と同様のトランジスタを用いることができる。なお、図３７に示す半導体装置は、図３７では図示を省略したが、マトリクス状に複数設けられる。図３７に示す半導体装置は、配線４００１、配線４００３、配線４００５乃至４００９に与える信号又は電位に従って、データ電圧の書き込み、読み出しを制御することができる。
トランジスタ４１００のソース又はドレインの一方は、配線４００３に接続される。トランジスタ４１００のソース又はドレインの他方は、配線４００１に接続される。なお図３７では、トランジスタ４１００の導電型をｐチャネル型として示すが、ｎチャネル型でもよい。
図３７に示す半導体装置は、２つのデータ保持部を有する。例えば第１のデータ保持部は、ノードＦＧ１に接続されるトランジスタ４４００のソース又はドレインの一方、容量素子４６００の一方の電極、及びトランジスタ４２００のソース又はドレインの一方の間で電荷を保持する。また、第２のデータ保持部は、ノードＦＧ２に接続されるトランジスタ４１００のゲート、トランジスタ４２００のソース又はドレインの他方、トランジスタ４３００のソース又はドレインの一方、及び容量素子４５００の一方の電極の間で電荷を保持する。
トランジスタ４３００のソース又はドレインの他方は、配線４００３に接続される。トランジスタ４４００のソース又はドレインの他方は、配線４００１に接続される。トランジスタ４４００のゲートは、配線４００５に接続される。トランジスタ４２００のゲートは、配線４００６に接続される。トランジスタ４３００のゲートは、配線４００７に接続される。容量素子４６００の他方の電極は、配線４００８に接続される。容量素子４５００の他方の電極は、配線４００９に接続される。
トランジスタ４２００乃至４４００は、データ電圧の書き込みと電荷の保持を制御するスイッチとしての機能を有する。なおトランジスタ４２００乃至４４００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、シリコンを有するトランジスタと重ねて作製できる等の利点がある。なお図３７では、トランジスタ４２００乃至４４００の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。
トランジスタ４２００及びトランジスタ４３００と、トランジスタ４４００とは、酸化物半導体を用いたトランジスタであっても別層に設けることが好ましい。すなわち、図３７に示す半導体装置は、図３７に示すように、トランジスタ４１００を有する第１の層４０２１と、トランジスタ４２００及びトランジスタ４３００を有する第２の層４０２２と、トランジスタ４４００を有する第３の層４０２３と、で構成されることが好ましい。トランジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体装置の小型化を図ることができる。
次いで、図３７に示す半導体装置への情報の書き込み動作について説明する。
最初に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作１とよぶ。）について説明する。なお、以下において、ノードＦＧ１に接続されるデータ保持部に書きこむデータ電圧をＶＤ１とし、トランジスタ４１００の閾値電圧をＶｔｈとする。
書き込み動作１では、配線４００３をＶＤ１とし、配線４００１を接地電位とした後に、電気的に浮遊状態とする。また配線４００５、４００６をハイレベルにする。また配線４００７乃至４００９をローレベルにする。すると、電気的に浮遊状態にあるノードＦＧ２の電位が上昇し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００１の電位が上昇する。またトランジスタ４４００、トランジスタ４２００が導通状態となる。そのため、配線４００１の電位の上昇につれて、ノードＦＧ１、ＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でゲートとソースとの間の電圧（Ｖｇｓ）がトランジスタ４１００の閾値電圧Ｖｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００１、ノードＦＧ１、ＦＧ２の電位の上昇は止まり、ＶＤ１からＶｔｈだけ下がった「ＶＤ１−Ｖｔｈ」で一定となる。
つまり、配線４００３に与えたＶＤ１は、トランジスタ４１００に電流が流れることで、配線４００１に与えられ、ノードＦＧ１、ＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ１−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。
次に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作２とよぶ。）について説明する。なお、ノードＦＧ２に接続されるデータ保持部に書きこむデータ電圧をＶＤ２として説明する。
書き込み動作２では、配線４００１をＶＤ２とし、配線４００３を接地電位とした後に、電気的に浮遊状態とする。また配線４００７をハイレベルにする。また配線４００５、４００６、４００８、４００９をローレベルにする。トランジスタ４３００を導通状態として配線４００３をローレベルにする。そのため、ノードＦＧ２の電位もローレベルにまで低下し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００３の電位が上昇する。またトランジスタ４３００が導通状態となる。そのため、配線４００３の電位の上昇につれて、ノードＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００３、ノードＦＧ２の電位の上昇は止まり、ＶＤ２からＶｔｈだけ下がった「ＶＤ２−Ｖｔｈ」で一定となる。
つまり、配線４００１に与えたＶＤ２は、トランジスタ４１００に電流が流れることで、配線４００３に与えられ、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ２−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。このとき、ノードＦＧ１の電位は、トランジスタ４２００、４４００共に非導通状態であり、書き込み動作１で書きこんだ「ＶＤ１−Ｖｔｈ」が保持される。
図３７に示す半導体装置では、複数のデータ保持部にデータ電圧を書きこんだのち、配線４００９をハイレベルにして、ノードＦＧ１、ＦＧ２の電位を上昇させる。そして、各トランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持する。
以上説明したノードＦＧ１、ＦＧ２へのデータ電圧の書き込み動作によって、複数のデータ保持部にデータ電圧を保持させることができる。なお書きこまれる電位として、「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデータを保持する場合、１６値の「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を取り得る。
次いで、図３７に示す半導体装置からの情報の読み出し動作について説明する。
最初に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作１とよぶ。）について説明する。
読み出し動作１では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９をローレベルとして、電気的に浮遊状態にあるノードＦＧ２の電位を「ＶＤ２−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ２−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ２」となる。この配線４００３の電位は、ノードＦＧ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ２に接続されるデータ保持部のデータを取得する。
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ２」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作２で書きこんだ「ＶＤ２」が読み出される。
ノードＦＧ２に接続されるデータ保持部のデータを取得したら、トランジスタ４３００を導通状態として、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」を放電させる。
次に、ノードＦＧ１に保持される電荷をノードＦＧ２に分配し、ノードＦＧ１に接続されるデータ保持部のデータ電圧を、ノードＦＧ２に接続されるデータ保持部に移す。ここで、配線４００１、４００３をローレベルとする。配線４００６をハイレベルにする。また、配線４００５、配線４００７乃至４００９をローレベルにする。トランジスタ４２００が導通状態となることで、ノードＦＧ１の電荷が、ノードＦＧ２との間で分配される。
ここで、電荷の分配後の電位は、書きこんだ電位「ＶＤ１−Ｖｔｈ」から低下する。そのため、容量素子４６００の容量値は、容量素子４５００の容量値よりも大きくしておくことが好ましい。あるいは、ノードＦＧ１に書きこむ電位「ＶＤ１−Ｖｔｈ」は、同じデータを表す電位「ＶＤ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量値の比を変えること、予め書きこむ電位を大きくしておくことで、電荷の分配後の電位の低下を抑制することができる。電荷の分配による電位の変動については、後述する。
次に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作２とよぶ。）について説明する。
読み出し動作２では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９は、プリチャージ時にハイレベルとして、その後ローレベルとする。配線４００９をローレベルとすることで、電気的に浮遊状態にあるノードＦＧ２を電位「ＶＤ１−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ１−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ１」となる。この配線４００３の電位は、ノードＦＧ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ１に接続されるデータ保持部のデータを取得する。以上が、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作である。
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ１」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作１で書きこんだ「ＶＤ１」が読み出される。
以上説明したノードＦＧ１、ＦＧ２からのデータ電圧の読み出し動作によって、複数のデータ保持部からデータ電圧を読み出すことができる。例えば、ノードＦＧ１及びノードＦＧ２にそれぞれ４ビット（１６値）のデータを保持することで計８ビット（２５６値）のデータを保持することができる。また、図３７においては、第１の層４０２１乃至第３の層４０２３からなる構成としたが、さらに層を形成することによって、半導体装置の面積を増大させず記憶容量の増加を図ることができる。
なお読み出される電位は、書きこんだデータ電圧よりＶｔｈだけ大きい電圧として読み出すことができる。そのため、書き込み動作で書きこんだ「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。
また、図３８に図３７に対応する半導体装置の断面図を示す。図３８に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００及び容量素子４６００と、を有する。ここで、トランジスタ４１００は第１の層４０２１に形成され、トランジスタ４２００、４３００、及び容量素子４５００は第２の層４０２２に形成され、トランジスタ４４００及び容量素子４６００は第３の層４０２３に形成される。
ここで、トランジスタ４２００乃至４４００としてはトランジスタ３３００の記載を、トランジスタ４１００としてはトランジスタ３２００の記載を参酌することができる。また、その他の配線、絶縁体等についても適宜図３４の記載を参酌することができる。
なお、図３４に示す半導体装置の容量素子３４００では導電層を基板に対して平行に設けて容量を形成する構成としたが、容量素子４５００、４６００では、トレンチ状に導電層を設けて、容量を形成する構成としている。このような構成とすることで、同じ占有面積であっても大きい容量値を確保することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した撮像装置の一例について説明する。
＜撮像装置の構成＞
図３９（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０のいずれか一以上を省略してもよい。
また、図３９（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図４０（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図４０（Ａ）に示す画素２１１は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）および青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させることができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された配線２４８および配線２４９を、それぞれ配線２４８［ｎ］および配線２４９［ｎ］と記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図４０（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長域の光を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図４０（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図４０（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図４０（Ａ）において、赤の波長域の光を検出する副画素２１２、緑の波長域の光を検出する副画素２１２、および青の波長域の光を検出する副画素２１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図４１の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図４１（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、二点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図４１（Ｂ）に示すように光電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。
図４１に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子２２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図４０に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
図４２（Ａ）、図４２（Ｂ）は、撮像装置を構成する素子の断面図である。図４２（Ａ）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５２およびトランジスタ３５３、ならびにシリコン基板３００に設けられたフォトダイオード３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７０および配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイオード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３２０と、層３２０と接して設けられ、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層３４０を備えている。
なお図４２（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３１０を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
なおシリコンを用いたトランジスタのみを用いて画素を構成する場合には、層３３０を省略すればよい。層３３０を省略した断面図の一例を図４２（Ｂ）に示す。
なお、シリコン基板３００は、ＳＯＩ基板であってもよい。また、シリコン基板３００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
ここで、トランジスタ３５１およびフォトダイオード３６０を有する層３１０と、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、の間には絶縁体３８０が設けられる。ただし、絶縁体３８０の位置は限定されない。
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一方、トランジスタ３５２およびトランジスタ３５３などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３５２およびトランジスタ３５３などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０を設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジスタ３５１の信頼性を向上させることができる。さらに、絶縁体３８０より下層から、絶縁体３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５２およびトランジスタ３５３などの信頼性を向上させることができる。
絶縁体３８０としては、例えば、酸素または水素をブロックする機能を有する絶縁体を用いる。
また、図４２（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、層３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図４３（Ａ１）および図４３（Ｂ１）に示すように、撮像装置の一部または全部を湾曲させてもよい。図４３（Ａ１）は、撮像装置を同図中の一点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図４３（Ａ２）は、図４３（Ａ１）中の一点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図４３（Ａ３）は、図４３（Ａ１）中の一点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図４３（Ｂ１）は、撮像装置を同図中の一点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の一点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図４３（Ｂ２）は、図４３（Ｂ１）中の一点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図４３（Ｂ３）は、図４３（Ｂ１）中の一点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵの一例について説明する。
＜ＣＰＵの構成＞
図４４は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図４４に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図４４に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図４４に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図４４に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図４４に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図４５は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図４５では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図４５では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図４５において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図４５における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩにも応用可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した表示装置について、図４６および図４７を用いて説明する。
＜表示装置の構成＞
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図４６は、本発明の一態様に係るＥＬ表示装置の一例である。図４６（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図４６（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図４６（Ｃ）は、図４６（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である。
図４６（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図４６（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
なお、図４６（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図４６（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用することができる。
図４６（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図４６（Ｃ）は、図４６（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
図４６（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７０４ａと、導電体７０４ａ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあり導電体７０４ａと重なる半導体７０６ａおよび半導体７０６ｂと、半導体７０６ａおよび半導体７０６ｂと接する導電体７１６ａおよび導電体７１６ｂと、半導体７０６ｂ上、導電体７１６ａ上および導電体７１６ｂ上の絶縁体７１８ａと、絶縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあり半導体７０６ｂと重なる導電体７１４ａと、を有する構造を示す。なお、トランジスタ７４１の構造は一例であり、図４６（Ｃ）に示す構造と異なる構造であっても構わない。
したがって、図４６（Ｃ）に示すトランジスタ７４１において、導電体７０４ａはゲート電極としての機能を有し、絶縁体７１２ａおよび絶縁体７１２ｂはゲート絶縁体としての機能を有し、導電体７１６ａはソース電極としての機能を有し、導電体７１６ｂはドレイン電極としての機能を有し、絶縁体７１８ａ、絶縁体７１８ｂおよび絶縁体７１８ｃはゲート絶縁体としての機能を有し、導電体７１４ａはゲート電極としての機能を有する。なお、半導体７０６ａ、７０６ｂは、光が当たることで電気特性が変動する場合がある。したがって、導電体７０４ａ、導電体７１６ａ、導電体７１６ｂ、導電体７１４ａのいずれか一以上が遮光性を有すると好ましい。
なお、絶縁体７１８ａおよび絶縁体７１８ｂの界面を破線で表したが、これは両者の境界が明確でない場合があることを示す。例えば、絶縁体７１８ａおよび絶縁体７１８ｂとして、同種の絶縁体を用いた場合、観察手法によっては両者の区別が付かない場合がある。
図４６（Ｃ）には、容量素子７４２として、基板上の導電体７０４ｂと、導電体７０４ｂ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあり導電体７０４ｂと重なる導電体７１６ａと、導電体７１６ａ上の絶縁体７１８ａと、絶縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあり導電体７１６ａと重なる導電体７１４ｂと、を有し、導電体７１６ａおよび導電体７１４ｂの重なる領域で、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去されている構造を示す。
容量素子７４２において、導電体７０４ｂおよび導電体７１４ｂは一方の電極として機能し、導電体７１６ａは他方の電極として機能する。
したがって、容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製することができる。また、導電体７０４ａおよび導電体７０４ｂを同種の導電体とすると好ましい。その場合、導電体７０４ａおよび導電体７０４ｂは、同一工程を経て形成することができる。また、導電体７１４ａおよび導電体７１４ｂを同種の導電体とすると好ましい。その場合、導電体７１４ａおよび導電体７１４ｂは、同一工程を経て形成することができる。
図４６（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。したがって、図４６（Ｃ）は表示品位の高いＥＬ表示装置である。なお、図４６（Ｃ）に示す容量素子７４２は、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去された構造を有するが、本発明の一態様に係る容量素子はこれに限定されるものではない。例えば、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ｃの一部が除去された構造を有しても構わない。
トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで、絶縁体７２０は、トランジスタ７４１のソース電極として機能する導電体７１６ａに達する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続してもよい。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７１９となる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図４７（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図４７に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図４６（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図４７（Ｂ）に示す。図４７（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図４７（Ｂ）には、図４６（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７５２上には、絶縁体７２１が配置される。ここで、絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、導電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジスタ７５１と電気的に接続する。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
なお、液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどを用いることができる。ただし、これに限定されず、駆動方法として様々なものを用いることができる。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した電子機器について説明する。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４８に示す。
図４８（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図４８（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図４８（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図４８（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図４８（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図４８（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図４８（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
なお、以上の実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態などでは、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
本実施例では、ＲＦスパッタリング法で成膜した酸化アルミニウム膜のＴＤＳの分析結果について説明する。ＴＤＳ評価に用いた試料は、酸化アルミニウム膜を成膜していない試料１Ａと、酸化アルミニウム膜をＲＦスパッタリング法で成膜した試料１Ｂと、酸化アルミニウム膜をＲＦスパッタリング法で成膜し、その後酸化アルミニウム膜を除去した試料１Ｃと、酸化アルミニウム膜をＲＦスパッタリング法で成膜し、さらに酸素雰囲気下で熱処理を行った後で酸化アルミニウム膜を除去した試料１Ｄである。また、酸化アルミニウム膜の成膜をＲＦスパッタリング法ではなく、ＡＬＤ法で行った試料１Ｅと試料１Ｆを作製した。試料１Ｅ及び試料１Ｆは、酸化アルミニウム膜の成膜方法がＡＬＤ法であるという点で、試料１Ｃ及び試料１Ｄと異なるが、それ以外の作製方法は、試料１Ｃ及び試料１Ｄと同じである。
まず、シリコンウェハを熱酸化し、シリコンウェハ表面に１００ｎｍの酸化シリコン膜を形成した。熱酸化の条件は９５０℃で４時間とし、熱酸化の雰囲気は、３体積％ＨＣｌを含む酸素雰囲気とした。
次に、試料１Ｂ乃至１Ｄにおいて、酸化シリコン膜上に、ＲＦスパッタリング法を用いて２０ｎｍの酸化アルミニウム膜を成膜した。なお、ターゲットは酸化アルミニウム（Ａｌ２Ｏ３）とし、成膜ガスは酸素流量を２５ｓｃｃｍ、アルゴン流量を２５ｓｃｃｍ（Ｏ２＝５０体積％、Ａｒ＝５０体積％）とし、成膜圧力を０．４Ｐａとし、成膜電力を２５００Ｗとし、基板温度を２５０℃とし、ターゲット−基板間距離を６０ｍｍとした。
また、試料１Ｅ及び１Ｆにおいて、酸化シリコン膜上に、ＡＬＤ法を用いて２０ｎｍの酸化アルミニウム膜を成膜した。なお、プリカーサとしてＴＭＡ（Ｔｒｉｍｅｔｈｙｌ Ａｌｕｍｉｎｕｍ）を用い、酸化剤としてオゾンを用い、基板温度を２５０℃として成膜した。
次に、試料１Ｄ及び試料１Ｆに、酸素雰囲気下で４００℃１時間の加熱処理を行った。
次に、試料１Ｃ乃至試料１Ｆにおいて、８５℃でウェットエッチングを行って酸化アルミニウム膜を除去した。ウェットエッチングには、和光純薬工業株式会社製の混酸アルミ液（２．０重量％の硝酸と、９．８重量％の酢酸と、７２．３重量％のリン酸と、を含有する水溶液）を用いた。
以上のようにして作製した試料１Ａ乃至試料１Ｆに、ＴＤＳ分析を行った結果を図４９（Ａ）乃至（Ｆ）に示す。図４９（Ａ）乃至（Ｆ）で横軸はＳｕｂ．Ｔｅｍｐ．（基板温度）［℃］をとり、縦軸は質量電荷比Ｍ／ｚ＝３２の放出量に比例するｉｎｔｅｎｓｉｔｙ（電流強度）［Ａ］をとる。なお、当該ＴＤＳ分析においては、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出量を測定した。また、ＴＤＳ測定は、電子科学株式会社製昇温脱離分析装置（ＥＭＤ−ＷＡ１０００Ｓ／Ｗ）を用いた。
図４９（Ａ）、図４９（Ｂ）に示すように、酸化アルミニウム膜を成膜しなかった試料１Ａと、酸化アルミニウム膜を成膜したまま除去しなかった試料１Ｂでは、酸素分子はほとんど放出されなかった。これに対して、酸化アルミニウム膜を成膜して除去した試料１Ｃ及び試料１Ｄでは、明確な酸素分子の放出が見られた。試料１Ｃの酸素分子放出量は２．２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、試料１Ｄの酸素分子放出量は１．３×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となった。また、酸化アルミニウム膜の成膜をＡＬＤ法でおこなった試料１Ｅ及び試料１Ｆでも酸素分子がほとんど放出されなかった。
試料１Ａと試料１ＣのＴＤＳ分析の結果を比較すると、酸化シリコン膜上に酸化アルミニウム膜をスパッタリング法で成膜することで、酸化シリコン膜に酸素を添加できることが分かる。また、試料１Ｂと試料１ＣのＴＤＳ分析の結果を比較すると、酸化アルミニウム膜によって、酸化シリコン膜に添加された酸素の外方拡散が防がれている、言い換えると、酸化アルミニウム膜が酸素をブロックする機能があることが分かる。
試料１Ｃと試料１Ｄから、酸化シリコン膜中に酸素が添加されており、上述の実施の形態で示したように酸化アルミニウム膜と接する酸化シリコン膜において、ＴＤＳ分析にて、酸素分子の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、さらに、１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上５．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となることが示唆される。
また、酸化アルミニウム膜の成膜後、酸素雰囲気下４００℃で加熱処理を行った試料１Ｄでも酸素分子の放出が見られたことから、熱処理を行っても酸化アルミニウム膜によって酸素の外方拡散がブロックされることが分かった。
また、試料１Ｅで酸素分子の放出がほとんどみられなかったことから、ＡＬＤ法で酸化アルミニウム膜の成膜を行っても、原理的に酸化シリコン膜に酸素は添加されないと推測される。さらに、試料１ＦよりＡＬＤ法で酸化アルミニウム膜の成膜を行った後で、加熱処理を行った場合も同様であった。
このことから、酸化アルミニウム膜を成膜して酸化シリコン膜中に酸素を添加するには、プラズマを用いて成膜を行うことが好ましく、特にスパッタリング法を用いて成膜を行うことが好ましいと思われる。
本実施例では、ＲＦスパッタリング法で酸化アルミニウム膜を成膜する際の酸素の体積分率（酸素流量）に対する酸素添加量の依存性について、ＴＤＳ分析を用いて調査した。本実施例では、試料２Ａ乃至試料２Ｇの計７サンプルを作製した。それぞれの酸素の体積分率を０体積％、４体積％、１０体積％、２０体積％、５０体積％、８０体積％、１００体積％として酸化アルミニウム膜を成膜した。
以下に、試料２Ａ乃至試料２Ｇの作製方法について説明する。
まず、シリコンウェハを熱酸化し、シリコンウェハ表面に１００ｎｍの酸化シリコン膜を形成した。熱酸化の条件は９５０℃で４時間とし、熱酸化の雰囲気は、３体積％ＨＣｌを含む酸素雰囲気とした。
次に、酸化シリコン膜上に、ＲＦスパッタリング法を用いて７０ｎｍの酸化アルミニウム膜を成膜した。なお、ターゲットは酸化アルミニウム（Ａｌ２Ｏ３）とし、成膜圧力を０．４Ｐａとし、成膜電力を２５００Ｗとし、基板温度を２５０℃とし、ターゲット−基板間距離を６０ｍｍとした。成膜ガスの流量については、試料２Ａでは、酸素流量を０ｓｃｃｍ、アルゴン流量を５０ｓｃｃｍ（Ｏ２＝０体積％、Ａｒ＝１００体積％）とし、試料２Ｂでは、酸素流量を２ｓｃｃｍ、アルゴン流量を４８ｓｃｃｍ（Ｏ２＝４体積％、Ａｒ＝９６体積％）とし、試料２Ｃでは、酸素流量を５ｓｃｃｍ、アルゴン流量を４５ｓｃｃｍ（Ｏ２＝１０体積％、Ａｒ＝９０体積％）とし、試料２Ｄでは、酸素流量を１０ｓｃｃｍ、アルゴン流量を４０ｓｃｃｍ（Ｏ２＝２０体積％、Ａｒ＝８０体積％）とし、試料２Ｅでは、酸素流量を２５ｓｃｃｍ、アルゴン流量を２５ｓｃｃｍ（Ｏ２＝５０体積％、Ａｒ＝５０体積％）とし、試料２Ｆでは、酸素流量を４０ｓｃｃｍ、アルゴン流量を１０ｓｃｃｍ（Ｏ２＝８０体積％、Ａｒ＝２０体積％）とし、試料２Ｇでは、酸素流量を５０ｓｃｃｍ、アルゴン流量を０ｓｃｃｍ（Ｏ２＝１００体積％、Ａｒ＝０体積％）とした。
次に、８５℃でウェットエッチングを行って酸化アルミニウム膜を除去した。ウェットエッチングには、和光純薬工業株式会社製の混酸アルミ液（２．０重量％の硝酸と、９．８重量％の酢酸と、７２．３重量％のリン酸と、を含有する水溶液）を用いた。
以上のようにして作製した試料２Ａ乃至試料２Ｇに、ＴＤＳ分析を行った結果を図５０（Ａ）乃至（Ｇ）に示す。図５０（Ａ）乃至（Ｇ）で横軸はＳｕｂ．Ｔｅｍｐ．（基板温度）［℃］をとり、縦軸は質量電荷比Ｍ／ｚ＝３２の放出量に比例するｉｎｔｅｎｓｉｔｙ（電流強度）［Ａ］をとる。なお、当該ＴＤＳ分析においては、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出量を測定した。また、ＴＤＳ測定は、電子科学株式会社製昇温脱離分析装置（ＥＭＤ−ＷＡ１０００Ｓ／Ｗ）を用いた。
図５０（Ａ）乃至（Ｇ）より、試料２Ａではほぼ酸素分子の放出が見られなかったが、試料２Ｂ乃至試料２Ｇでは酸素分子の放出が見られた。試料２Ｂの酸素分子放出量は８．１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、試料２Ｃの酸素分子放出量は１．３×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、試料２Ｄの酸素分子放出量は１．８×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、試料２Ｅの酸素分子放出量は１．９×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、試料２Ｆの酸素分子放出量は２．２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、試料２Ｇの酸素分子放出量は２．１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となった。
試料２Ａ乃至試料２ＧのＴＤＳ分析の結果を比較すると、酸化アルミニウム膜成膜時の酸素の体積分率が高くなるほど、酸化シリコン膜に添加される酸素量が増加する傾向が見られた。さらに、酸素の体積分率が２０体積％以上になると、酸化シリコン膜に添加される酸素量が飽和傾向を示すことが分かった。また、酸素の体積分率が０体積％では、酸化シリコン膜に酸素がほぼ添加されないことが分かった。
以上より、酸化アルミニウム膜を成膜して酸化シリコン膜中に酸素を添加するには、酸素を含む雰囲気で成膜を行うのが好ましい。ただし、酸素の体積分率の増大に対して添加される酸素量は、飽和傾向を示す。酸化シリコン膜中に多くの酸素を添加するには、例えば、酸化アルミニウム膜成膜時の酸素の体積分率を１０体積％以上、好ましくは２０体積％以上、より好ましくは５０体積％以上とすればよい。ただし、スパッタ成膜において、酸素の体積分率を大きくしすぎると、成膜速度が遅くなる傾向があるので、例えば、酸化アルミニウム膜成膜時の酸素の体積分率を１０体積％以上８０体積％以下、好ましくは２０体積％以上５０体積％以下とすればよい。
本実施例では、ＲＦスパッタリング法で酸化アルミニウム膜を成膜する際の膜厚に対する酸素添加量の依存性について、ＴＤＳ分析を用いて調査した。本実施例では、試料３Ａ乃至試料３Ｆの計６サンプルを作製し、それぞれ酸化アルミニウム膜の膜厚は、１．４ｎｍ、４．０ｎｍ、５．４ｎｍ、１１．４ｎｍ、２１．８ｎｍ、６７．２ｎｍであった。
以下に、試料３Ａ乃至試料３Ｆの作製方法について説明する。
まず、シリコンウェハを熱酸化し、シリコンウェハ表面に１００ｎｍの酸化シリコン膜を形成した。熱酸化の条件は９５０℃で４時間とし、熱酸化の雰囲気は、３体積％ＨＣｌを含む酸素雰囲気とした。
次に、酸化シリコン膜上に、ＲＦスパッタリング法を用いて酸化アルミニウム膜を成膜した。なお、ターゲットは酸化アルミニウム（Ａｌ２Ｏ３）とし、成膜ガスは酸素流量を２５ｓｃｃｍ、アルゴン流量を２５ｓｃｃｍ（Ｏ２＝５０体積％、Ａｒ＝５０体積％）とし、成膜圧力を０．４Ｐａとし、成膜電力を２５００Ｗとし、基板温度を２５０℃とし、ターゲット−基板間距離を６０ｍｍとした。酸化アルミニウム膜の膜厚は、試料３Ａは１．４ｎｍ、試料３Ｂは４．０ｎｍ、試料３Ｃは５．４ｎｍ、試料３Ｄは１１．４ｎｍ、試料３Ｅは２１．８ｎｍ、試料３Ｆは６７．２ｎｍであった。
次に、酸素雰囲気下で４００℃１時間の加熱処理を行った。
次に、８５℃でウェットエッチングを行って酸化アルミニウム膜を除去した。ウェットエッチングには、和光純薬工業株式会社製の混酸アルミ液（２．０重量％の硝酸と、９．８重量％の酢酸と、７２．３重量％のリン酸と、を含有する水溶液）を用いた。
以上のようにして作製した試料３Ａ乃至試料３Ｆに、ＴＤＳ分析を行った結果を図５１（Ａ）乃至（Ｆ）に示す。図５１（Ａ）乃至（Ｆ）で横軸はＳｕｂ．Ｔｅｍｐ．（基板温度）［℃］をとり、縦軸は質量電荷比Ｍ／ｚ＝３２の放出量に比例するｉｎｔｅｎｓｉｔｙ（電流強度）［Ａ］をとる。なお、当該ＴＤＳ分析においては、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出量を測定した。また、ＴＤＳ測定は、電子科学株式会社製昇温脱離分析装置（ＥＭＤ−ＷＡ１０００Ｓ／Ｗ）を用いた。
図５１（Ａ）乃至（Ｆ）より、試料３Ａではほぼ酸素分子の放出が見られなかったが、試料３Ｂ乃至試料３Ｆでは酸素分子の放出が見られた。試料３Ｂの酸素分子放出量は１．３×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、試料３Ｃの酸素分子放出量は１．８×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、試料３Ｄの酸素分子放出量は２．２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、試料３Ｅの酸素分子放出量は２．５×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となり、試料３Ｆの酸素分子放出量は２．５×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２となった。
試料３Ａ乃至試料３ＦのＴＤＳ分析の結果を比較すると、酸化アルミニウム膜の膜厚が厚くなるほど、酸化シリコン膜に添加される酸素量が増加する傾向が見られた。さらに、酸化アルミニウム膜の膜厚が２０ｎｍ程度以上になると、酸化シリコン膜に添加される酸素量が飽和傾向を示すことが分かった。また、酸化アルミニウム膜の膜厚が２ｎｍ程度以下では、酸化シリコン膜に酸素がほぼ添加されないことが分かった。
以上より、酸化アルミニウム膜を成膜して酸化シリコン膜中に酸素を添加するには、酸化アルミニウム膜の膜厚を厚くすることが好ましい。ただし、酸化アルミニウム膜の膜厚の増大に対して添加される酸素量は飽和傾向を示す。酸化シリコン膜中に多くの酸素を添加するには、例えば、酸化アルミニウム膜の膜厚を５ｎｍ以上、好ましくは１０ｎｍ以上より好ましくは２０ｎｍ以上とすればよい。
本実施例では、酸化物半導体膜上に酸化窒化シリコン膜を成膜し、さらにその上に酸化アルミニウム膜を成膜する各工程における酸素欠損の定量を行った。当該工程は、上記実施の形態のトランジスタ作製工程に相当している。工程の各ステップに対応して試料４Ａ乃至試料４Ｆを作製し、各工程に対応する試料に対して電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）分析を行った。
以下に、試料４Ａ乃至試料４Ｆの作製方法について説明する。
まず、試料４Ａとして、石英基板上にＤＣスパッタリング法によって厚さが５０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］ターゲットを用い、成膜ガスとしてアルゴンガス３０ｓｃｃｍおよび酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ（キャノンアネルバ製ミニチュアゲージＭＧ−２によって計測した。）とし、成膜電力を５００Ｗとし、基板温度を３００℃とし、ターゲット−基板間距離を６０ｍｍとした。当該工程は、上記実施の形態のトランジスタの酸化物半導体を形成する工程に対応している。
次に、試料４Ｂとして、試料４Ａと同じ工程を行った試料に、窒素雰囲気下で４５０℃１時間の加熱処理を行い、さらに酸素雰囲気下で４５０℃１時間の加熱処理を行った。
次に、試料４Ｃとして、試料４Ｂと同じ工程を行った試料の上に、ＤＣスパッタリング法によって厚さが５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］ターゲットを用い、成膜ガスとしてアルゴンガス３０ｓｃｃｍおよび酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．４Ｐａ（キャノンアネルバ製Ｂ−ＡゲージＢＲＧ−１Ｂによって計測した。）とし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲット−基板間距離を６０ｍｍとした。当該工程は、上記実施の形態の図３（Ａ）（Ｂ）に示すトランジスタのゲート絶縁膜と酸化物半導体の間の絶縁体を形成する工程に対応している。
次に、試料４Ｄとして、試料４Ｃと同じ工程を行った試料の上に、ＰＥＣＶＤ法によって厚さが１３ｎｍの酸化窒化シリコンを成膜した。成膜ガスとしてシラン１ｓｃｃｍ及び亜酸化窒素８００ｓｃｃｍを用い、成膜圧力を２００Ｐａとし、成膜電力（ＲＦ，６０ＭＨｚ）を１５０Ｗとし、基板温度を３５０℃とし、電極間距離を２８ｍｍとした。当該工程は、上記実施の形態のトランジスタのゲート絶縁膜を形成する工程に対応している。
次に、試料４Ｅとして、試料４Ｄと同じ工程を行った試料の上に、ＲＦスパッタリング法によって厚さが４０ｎｍの酸化アルミニウムを成膜した。なお、酸化アルミニウムの成膜には、Ａｌ２Ｏ３ターゲットを用い、成膜ガスとしてアルゴンガス２５ｓｃｃｍおよび酸素ガス２５ｓｃｃｍを用い、成膜圧力を０．４Ｐａ（キャノンアネルバ製Ｂ−ＡゲージＢＲＧ−１Ｂによって計測した。）とし、成膜電力を２５００Ｗとし、基板温度を２５０℃とし、ターゲット−基板間距離を６０ｍｍとした。当該工程は、上記実施の形態のトランジスタの保護絶縁膜を形成する工程に対応している。
次に、試料４Ｆとして、試料４Ｅと同じ工程を行った試料に、酸素雰囲気下で４００℃１時間の加熱処理を行った。
以上のようにして作製した試料４Ａ乃至試料４Ｆに、ＥＳＲ分析を行い、ｇ＝１．９３のＥＳＲシグナルに対応するスピン密度を計算した結果を図５２に示す。図５２では、横軸に各試料をとり、縦軸にスピン密度［ｓｐｉｎｓ／ｃｍ３］をとる。ここで、ｇ＝１．９３のＥＳＲシグナルは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］ターゲットで成膜したＩｎ−Ｇａ−Ｚｎ酸化物中の伝導電子と対応している。伝導電子はＩｎ−Ｇａ−Ｚｎ酸化物中の酸素欠損にトラップされた水素（以下、Ｖｏ（Ｈ）と呼ぶ場合がある）によって生じる。つまり、ｇ＝１．９３に対応するスピン密度が大きいと、当該試料に含まれるＩｎ−Ｇａ−Ｚｎ酸化物中のＶｏ（Ｈ）の量が多いということになる。
図５２に示すように、試料４Ａ乃至試料４Ｃではスピン密度は検出下限（２．５×１０１７ｓｐｉｎｓ／ｃｍ３）以下となり、試料４Ｄでは４．５×１０１８ｓｐｉｎｓ／ｃｍ３となり、試料４Ｅでは３．５×１０１８ｓｐｉｎｓ／ｃｍ３となり、試料４Ｆでスピン密度は検出下限以下となった。よって、本実施例の試料において、酸化窒化シリコンを成膜することでＩｎ−Ｇａ−Ｚｎ酸化物中のＶｏ（Ｈ）の量が増加し、酸化アルミニウムの成膜によりＶｏ（Ｈ）の量が減少し、さらに加熱処理を行うことによって検出下限以下にＶｏ（Ｈ）の量が減少したことが分かる。
Ｉｎ−Ｇａ−Ｚｎ酸化物中のＶｏ（Ｈ）の量が減少しているということは、その元となる酸素欠損が低減しているということである。つまり、試料４Ｅで行った酸化アルミニウムの成膜、及び試料４Ｆで行った加熱処理によりＩｎ−Ｇａ−Ｚｎ酸化物中の酸素欠損が低減していることが示唆される。
以上により、上記実施の形態に示すように、酸化アルミニウム（保護絶縁膜）をスパッタリング法で成膜することで、当該酸化アルミニウム（保護絶縁膜）と接する酸化窒化シリコン（保護絶縁膜、ゲート絶縁膜または下地絶縁膜）に酸素が添加され、当該酸素が酸化物半導体に供給され、酸化物半導体中の酸素欠損を低減することが推察される。さらに、酸化アルミニウム（保護絶縁膜）の成膜後に加熱処理を行うことで、より多くの酸素が酸化物半導体に供給され、酸化物半導体中の酸素欠損を低減することが推察される。
本実施例では、酸化窒化シリコン膜上に酸化アルミニウム膜を成膜した試料において、ＳＩＭＳ分析を用いて酸素の拡散について調査した。本実施例では、試料５Ａと試料５Ｂの計２サンプルを作製した。試料５Ａでは、酸化窒化シリコン膜上に酸化アルミニウム膜を成膜し、試料５Ｂではさらに加熱処理を行った。また、ＳＩＭＳ分析としては、基板側から測定を行う、ＳＳＤＰ−ＳＩＭＳ法（Ｓｕｂｓｔｒａｔｅ Ｓｉｄｅ Ｄｅｐｔｈ Ｐｒｏｆｉｌｅ Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いた。
以下に、試料５Ａ及び試料５Ｂの作製方法について説明する。
まず、シリコンウェハを熱酸化し、シリコンウェハ表面に１００ｎｍの酸化シリコン膜を形成した。熱酸化の条件は９５０℃で４時間とし、熱酸化の雰囲気は、３体積％ＨＣｌを含む酸素雰囲気とした。
次に、ＰＥＣＶＤ法によって厚さが３００ｎｍの酸化窒化シリコン膜を成膜した。成膜ガスとしてシラン２．３ｓｃｃｍ及び亜酸化窒素８００ｓｃｃｍを用い、成膜圧力を４０Ｐａとし、成膜電力（ＲＦ，２７ＭＨｚ）を５０Ｗとし、基板温度を４００℃とした。
次に、加熱処理を行った。加熱処理は真空で、４５０℃で１時間行った。
次に、酸化窒化シリコン膜上に、ＲＦスパッタリング法を用いて膜厚７０ｎｍの酸化アルミニウム膜を成膜した。なお、ターゲットは酸化アルミニウム（Ａｌ２Ｏ３）とし、成膜ガスは酸素流量を２５ｓｃｃｍ、アルゴン流量を２５ｓｃｃｍ（Ｏ２＝５０体積％、Ａｒ＝５０体積％）とし、成膜圧力を０．４Ｐａとし、成膜電力を２５００Ｗとし、基板温度を２５０℃とし、ターゲット−基板間距離を６０ｍｍとした。なお、スパッタリングガスに使用する酸素ガスとして、質量数１８の酸素原子からなる酸素分子（１８Ｏ２）の酸素ガスを用いた。
次に、試料５Ｂのみに酸素雰囲気下で４００℃１時間の加熱処理を行った。
以上のようにして作製した試料５Ａ及び試料５Ｂに、ＳＳＤＰ−ＳＩＭＳ分析を行って１８Ｏを検出した結果を図５３（Ａ）に示す。図５３（Ａ）で横軸はｄｅｐｔｈ（酸化アルミニウム膜の表面を基準とする深さ）［ｎｍ］をとり、縦軸は１８Ｏ ｃｏｎｃｅｎｔｒａｔｉｏｎ（１８Ｏの濃度）［ａｔｏｍｓ／ｃｍ３］をとる。なお、ＳＩＭＳ測定は、アルバック・ファイ社製四重極型質量分析装置（ＡＤＥＰＴ１０１０特型）を用いた。
図５３（Ａ）より、試料５Ａ及び試料５Ｂで表面の酸化アルミニウム膜から酸化窒化シリコン膜に酸素が拡散している様子が見られる。酸化アルミニウム膜の成膜後に加熱処理を行った試料５Ｂでは、酸化窒化シリコン膜中の深い領域（酸化アルミニウム膜表面から１００ｎｍ以上）において試料５Ａより１８Ｏの濃度が高くなっていた。
さらに、試料５Ａ及び試料５ＢではＳＩＭＳ分析を行い、１６Ｏの検出も行った。ここで、１６Ｏ、１８Ｏのイオン強度をそれぞれの天然同位体比率（１６Ｏ：９９．７５７％、１８Ｏ：０．２０５％）で換算し、１６Ｏ及び１８Ｏが天然同位体比率で存在する場合にプロファイルが重なるように図示したものを図５３（Ｂ）（Ｃ）に示す。ここで、図５３（Ｂ）に試料５Ａの結果を示し、図５３（Ｃ）に試料５Ｂの結果を示す。図５３（Ｂ）（Ｃ）では、横軸はｄｅｐｔｈ（酸化アルミニウム膜の表面を基準とする深さ）［ｎｍ］をとり、縦軸はｉｎｔｅｎｓｉｔｙ（任意強度）［ａ．ｕ．］をとる。
図５３（Ｂ）より試料５Ａでは、酸化アルミニウム膜と酸化窒化シリコン膜の界面から約１００ｎｍ程度の深さで１６Ｏと１８Ｏのプロファイルが一致し始めている様子が見られる。つまり、試料５Ａで酸化アルミニウム膜の成膜により添加された酸素は、酸化アルミニウム膜と酸化窒化シリコン膜の界面から約１００ｎｍ程度の深さまで拡散していることが分かる。
また、図５３（Ｃ）より試料５Ｂでは、酸化アルミニウム膜と酸化窒化シリコン膜の界面から約１５０ｎｍ以上の深さでも１６Ｏと１８Ｏのプロファイルが一致していない様子が見られる。つまり、試料５Ｂで酸化アルミニウム膜の成膜により添加された酸素は、その後の加熱処理によって酸化アルミニウム膜と酸化窒化シリコン膜の界面から１５０ｎｍ以上の深さまで拡散していることが分かる。
以上により、酸化窒化シリコン膜上に酸化アルミニウム膜をスパッタリング法で成膜することにより、酸化窒化シリコン膜中に酸素を添加させられることが示された。さらに、酸化アルミニウム膜の成膜後に加熱処理を行うことにより、酸化窒化シリコン膜中のより広範囲に酸素を拡散できることが示された。
本実施例では、酸化シリコン膜上に酸化アルミニウム膜を成膜した試料において、酸化シリコン膜と酸化アルミニウム膜の界面近傍に形成される混合領域について、ＳＩＭＳ分析を用いて測定した。なお、ＳＩＭＳ分析としては、飛行時間型二次イオン質量分析法（ＴｏＦ−ＳＩＭＳ：Ｔｉｍｅ−ｏｆ−ｆｌｉｇｈｔ ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いた。
本実施例では、試料６Ａと試料６Ｂの計２サンプルを作製した。試料６Ａでは酸化アルミニウム膜の成膜をＲＦスパッタリング法で行い、試料６Ｂでは酸化アルミニウム膜の成膜をＡＬＤ法で行った。実施例１で示した通り、酸化アルミニウム膜の成膜をＡＬＤ法で行っても酸化シリコン膜への酸素の添加はほとんど行われない。この実験結果と、ＡＬＤ法の成膜原理からＡＬＤ法で成膜した酸化アルミニウム膜と酸化シリコン膜との界面にはほとんど混合領域の形成は行われないと考えられる。つまり、試料６Ｂは、混合領域が形成される試料６Ａに対して、ほとんど混合領域が形成されない比較例として挙げている。
以下に、試料６Ａ及び試料６Ｂの作製方法について説明する。
まず、シリコンウェハを熱酸化し、シリコンウェハ表面に１００ｎｍの酸化シリコン膜を形成した。熱酸化の条件は９５０℃で４時間とし、熱酸化の雰囲気は、３体積％ＨＣｌを含む酸素雰囲気とした。
次に、試料６Ａにおいて、酸化シリコン膜上に、ＲＦスパッタリング法を用いて膜厚５０ｎｍの酸化アルミニウム膜を成膜した。なお、ターゲットは酸化アルミニウム（Ａｌ２Ｏ３）とし、成膜ガスは酸素流量を２５ｓｃｃｍ、アルゴン流量を２５ｓｃｃｍ（Ｏ２＝５０体積％、Ａｒ＝５０体積％）とし、成膜圧力を０．４Ｐａとし、成膜電力を２５００Ｗとし、基板温度を２５０℃とし、ターゲット−基板間距離を６０ｍｍとした。
また、試料６Ｂにおいて、酸化シリコン膜上に、ＡＬＤ法を用いて５０ｎｍの酸化アルミニウム膜を成膜した。なお、プリカーサとしてＴＭＡ（Ｔｒｉｍｅｔｈｙｌ Ａｌｕｍｉｎｕｍ）を用い、酸化剤としてオゾンを用い、基板温度を２５０℃として成膜した。
以上のようにして作製した試料６Ａ及び試料６Ｂに、ＴＯＦ−ＳＩＭＳ分析を行って、二次イオンの強度を検出した。二次イオンの検出は負イオン、正イオンについて行い、負イオンとしてＳｉ、ＡｌＳｉＯ４を検出し、正イオンとしてＳｉ、ＡｌＳｉＯを検出した。なお、ＴＯＦ−ＳＩＭＳ測定は、ＩＯＮ−ＴＯＦ社製のＴＯＦ．ＳＩＭＳ５を用いて、一次イオン源をＢｉとし、スパッタイオン源をフラーレン（Ｃ６０）として行った。
ＴＯＦ−ＳＩＭＳ分析の結果を図５４及び図５５に示す。図５４（Ａ）には負イオンのＳｉを検出したプロファイルを、図５４（Ｂ）には負イオンのＡｌＳｉＯ４を検出したプロファイルを、図５５（Ａ）には正イオンのＳｉを検出したプロファイルを、図５５（Ｂ）には正イオンのＡｌＳｉＯを検出したプロファイルを示す。図５４及び図５５で横軸はｄｅｐｔｈ（ＡｌＳｉＯのプロファイルのピークトップが深さ約５０ｎｍとなるように換算した深さ）［ｎｍ］をとり、縦軸は各イオンのｉｎｔｅｎｓｉｔｙ（任意強度）［ａ．ｕ．］をとる。
図５４（Ａ）（Ｂ）及び図５５（Ａ）（Ｂ）に示すように、検出した４種のイオン全てで、酸化アルミニウム膜と酸化シリコン膜の界面近傍において、試料６Ｂのプロファイルに対して試料６Ａのプロファイルが、酸化アルミニウム膜側の方向に裾を引くように広がっていた。特に図５４（Ａ）及び図５５（Ａ）に示す負のＳｉイオン及び正のＳｉイオンでは、プロファイルの裾の広がりが顕著であった。酸化アルミニウム膜と酸化シリコン膜の界面近傍の試料６Ａのプロファイルの試料６Ｂに対する広がりは、約３ｎｍ以上約１０ｎｍ以下、例えば約５ｎｍ程度に見える。
上述の通り、ＡＬＤ法で成膜した試料６Ｂでは混合領域はほとんど形成されないと考えられる。つまり、試料６Ｂのプロファイルに対して試料６Ａのプロファイルが酸化アルミニウム膜側に広がっている領域が、試料６Ａ中に形成された混合領域と考えられる。よって、試料６Ａ中に形成された酸化アルミニウムと酸化シリコンの混合領域は、約３ｎｍ以上約１０ｎｍ以下、例えば約５ｎｍ程度に見積もることができる。
また、実施例１の試料１Ｃ及び試料１Ｄと試料１Ｅ及び試料１Ｆを比較すると、スパッタリング法で成膜した酸化アルミニウム膜は酸素添加でき、ＡＬＤ法で成膜した酸化アルミニウム膜はほとんど酸素添加ができない。このことから、酸化シリコン膜上にスパッタリング法で酸化アルミニウム膜を成膜し、酸化アルミニウムと酸化シリコンの混合領域を形成することにより、酸素の添加が促進されていると推察される。
また、本実施例においては、特に図５４（Ａ）及び図５５（Ａ）に示すプロファイルで顕著に、酸化アルミニウム膜と酸化シリコン膜の界面の酸化アルミニウム膜側に試料６Ａのプロファイルの裾が広がっている。つまり、試料６Ａでは酸化アルミニウム膜と酸化シリコン膜の界面の酸化アルミニウム膜側にシリコンが含まれるように混合領域が形成されている。よって、試料６Ａの酸化アルミニウムと酸化シリコンの混合領域では、アルミニウムの濃度がシリコンの濃度より高い領域が形成されやすいと考えられる。
１０ トランジスタ
１２ トランジスタ
１４ トランジスタ
１６ トランジスタ
１８ トランジスタ
１９ トランジスタ
２０ トランジスタ
２２ トランジスタ
２４ トランジスタ
２６ トランジスタ
１００ 基板
１０１ 絶縁体
１０２ 導電体
１０３ 絶縁体
１０４ 絶縁体
１０６ａ 絶縁体
１０６ｂ 半導体
１０６ｃ 絶縁体
１０７ 低抵抗領域
１０７ａ 低抵抗領域
１０７ｂ 低抵抗領域
１０８ 導電体
１０８ａ 導電体
１０８ｂ 導電体
１０９ 導電体
１０９ａ 導電体
１０９ｂ 導電体
１１１ａ 絶縁体
１１１ｂ 絶縁体
１１２ａ 絶縁体
１１２ｂ 絶縁体
１１２ｃ 絶縁体
１１４ａ 導電体
１１４ｂ 導電体
１１４ｃ 導電体
１１６ 絶縁体
１１８ 絶縁体
１２２ 導電体
１２４ 絶縁体
１２６ 絶縁体
１２８ 絶縁体
１３０ 混合領域
１３１ 酸素
１３２ 絶縁体
１３４ 混合領域
１３５ 酸素
１３６ａ 絶縁体
１３６ｂ 半導体
１４０ 導電体
１４２ 導電体
１４４ 絶縁体
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
２９１ 光源
３００ シリコン基板
３１０ 層
３２０ 層
３３０ 層
３４０ 層
３５１ トランジスタ
３５２ トランジスタ
３５３ トランジスタ
３６０ フォトダイオード
３６１ アノード
３６３ 低抵抗領域
３７０ プラグ
３７１ 配線
３７２ 配線
３７３ 配線
３８０ 絶縁体
４５０ 半導体基板
４５２ 絶縁体
４５４ 導電体
４５６ 領域
４６０ 領域
４６２ 絶縁体
４６４ 絶縁体
４６６ 絶縁体
４６８ 絶縁体
４７２ａ 領域
４７２ｂ 領域
４７４ａ 導電体
４７４ｂ 導電体
４７４ｃ 導電体
４７６ａ 導電体
４７６ｂ 導電体
４７８ａ 導電体
４７８ｂ 導電体
４７８ｃ 導電体
４８０ａ 導電体
４８０ｂ 導電体
４８０ｃ 導電体
４８９ 絶縁体
４９０ 絶縁体
４９１ 絶縁体
４９２ 絶縁体
４９３ 絶縁体
４９４ 絶縁体
４９５ 絶縁体
４９６ａ 導電体
４９６ｂ 導電体
４９６ｃ 導電体
４９６ｄ 導電体
４９８ａ 導電体
４９８ｂ 導電体
４９８ｃ 導電体
５０４ 導電体
５１１ａ 絶縁体
５１１ｂ 絶縁体
５１４ 導電体
５１６ａ 導電体
５１６ｂ 導電体
７００ 基板
７０４ａ 導電体
７０４ｂ 導電体
７０６ａ 半導体
７０６ｂ 半導体
７１２ａ 絶縁体
７１２ｂ 絶縁体
７１４ａ 導電体
７１４ｂ 導電体
７１６ａ 導電体
７１６ｂ 導電体
７１８ａ 絶縁体
７１８ｂ 絶縁体
７１８ｃ 絶縁体
７１９ 発光素子
７２０ 絶縁体
７２１ 絶縁体
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５０ 基板
７５１ トランジスタ
７５２ 容量素子
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 導電体
７８２ 発光層
７８３ 導電体
７８４ 隔壁
７９１ 導電体
７９２ 絶縁体
７９３ 液晶層
７９４ 絶縁体
７９５ スペーサ
７９６ 導電体
７９７ 基板
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
２６００ ターゲット
２６００ａ ターゲット
２６００ｂ ターゲット
２６０１ 成膜室
２６１０ バッキングプレート
２６１０ａ バッキングプレート
２６１０ｂ バッキングプレート
２６２０ ターゲットホルダ
２６２０ａ ターゲットホルダ
２６２０ｂ ターゲットホルダ
２６２２ ターゲットシールド
２６２３ ターゲットシールド
２６３０ マグネットユニット
２６３０ａ マグネットユニット
２６３０ｂ マグネットユニット
２６３０Ｎ マグネット
２６３０Ｎ１ マグネット
２６３０Ｎ２ マグネット
２６３０Ｓ マグネット
２６３２ マグネットホルダ
２６４０ プラズマ
２６４２ 部材
２６６０ 基板
２６７０ 基板ホルダ
２６８０ａ 磁力線
２６８０ｂ 磁力線
２６９０ 電源
２６９１ 電源
２７００ 成膜装置
２７０１ 大気側基板供給室
２７０２ 大気側基板搬送室
２７０３ａ ロードロック室
２７０３ｂ アンロードロック室
２７０４ 搬送室
２７０５ 基板加熱室
２７０６ａ 成膜室
２７０６ｂ 成膜室
２７０６ｃ 成膜室
２７５１ クライオトラップ
２７５２ ステージ
２７６１ カセットポート
２７６２ アライメントポート
２７６３ 搬送ロボット
２７６４ ゲートバルブ
２７６５ 加熱ステージ
２７６６ ターゲット
２７６６ａ ターゲット
２７６６ｂ ターゲット
２７６７ ターゲットシールド
２７６７ａ ターゲットシールド
２７６７ｂ ターゲットシールド
２７６８ 基板ホルダ
２７６９ 基板
２７７０ 真空ポンプ
２７７１ クライオポンプ
２７７２ ターボ分子ポンプ
２７８０ マスフローコントローラ
２７８１ 精製機
２７８２ ガス加熱機構
２７８４ 可変部材
２７９０ａ マグネットユニット
２７９０ｂ マグネットユニット
２７９１ 電源
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４００１ 配線
４００３ 配線
４００５ 配線
４００６ 配線
４００７ 配線
４００８ 配線
４００９ 配線
４０２１ 層
４０２２ 層
４０２３ 層
４１００ トランジスタ
４２００ トランジスタ
４３００ トランジスタ
４４００ トランジスタ
４５００ 容量素子
４６００ 容量素子
５１００ ペレット
５１２０ 基板
５１６１ 領域

Claims (10)

  1. 基板上の第１の絶縁体と、
    前記第１の絶縁体上の第２の絶縁体と、
    前記第２の絶縁体上の酸化物と、
    前記酸化物の上面の少なくとも一部に接する、チャネル形成領域を有する酸化物半導体と、
    前記酸化物半導体の上面及び側面の少なくとも一部に接する第１の導電体と、
    前記酸化物半導体の上面及び側面の少なくとも一部に接する第２の導電体と、
    前記第１の導電体の上面の少なくとも一部に接する第３の導電体と、
    前記第２の導電体の上面の少なくとも一部に接する第４の導電体と、
    前記第３の導電体上と前記第４の導電体上の、前記酸化物半導体の上面の少なくとも一部に接する第３の絶縁体と、
    前記第３の絶縁体上の第４の絶縁体と、
    前記第４の絶縁体上の、前記第３の絶縁体及び前記第４の絶縁体を介して前記酸化物半導体の少なくとも一部と重なる第５の導電体と、
    前記第５の導電体の上面の少なくとも一部に接する第６の導電体と、
    前記第６の導電体の上面の少なくとも一部に接する第７の導電体と、
    前記第７の導電体上の、前記第２の絶縁体又は前記第３の絶縁体の少なくとも一部と接する第５の絶縁体と、
    前記第５の絶縁体上の第６の絶縁体と、を有し、
    前記第３の導電体、前記第４の導電体、前記第５の導電体及び前記第７の導電体は、ルテニウムまたはイリジウムを含む酸化物を有し、
    前記酸化物の伝導帯下端のエネルギー準位は、前記酸化物半導体の伝導帯下端のエネルギー準位より真空準位に近く、
    前記第２の絶縁体、前記第３の絶縁体及び前記第５の絶縁体は酸素を含み、
    前記第１の絶縁体は、前記第２の絶縁体より酸素を透過させにくく、
    前記第４の絶縁体は、前記第３の絶縁体より酸素を透過させにくく、
    前記第６の絶縁体は、前記第５の絶縁体より酸素を透過させにくい、半導体装置。
  2. 基板上の第１の絶縁体と、
    前記第１の絶縁体上の第２の絶縁体と、
    前記第２の絶縁体上の第１の酸化物と、
    前記第１の酸化物の上面の少なくとも一部に接する、チャネル形成領域を有する酸化物半導体と、
    前記酸化物半導体の上面及び側面の少なくとも一部に接する第１の導電体と、
    前記酸化物半導体の上面及び側面の少なくとも一部に接する第２の導電体と、
    前記第１の導電体の上面の少なくとも一部に接する第３の導電体と、
    前記第２の導電体の上面の少なくとも一部に接する第４の導電体と、
    前記第３の導電体上と前記第４の導電体上の、前記酸化物半導体の上面の少なくとも一部に接する第２の酸化物と、
    前記第２の酸化物上の第３の絶縁体と、
    前記第３の絶縁体上の第４の絶縁体と、
    前記第４の絶縁体上の、前記第３の絶縁体及び前記第４の絶縁体を介して前記酸化物半導体の少なくとも一部と重なる第５の導電体と、
    前記第５の導電体の上面の少なくとも一部に接する第６の導電体と、
    前記第６の導電体の上面の少なくとも一部に接する第７の導電体と、
    前記第７の導電体上の、前記第２の絶縁体又は前記第３の絶縁体の少なくとも一部と接する第５の絶縁体と、
    前記第５の絶縁体上の第６の絶縁体と、を有し、
    前記第３の導電体、前記第４の導電体、前記第５の導電体及び前記第７の導電体は、ルテニウムまたはイリジウムを含む酸化物を有し、
    前記第１の酸化物の伝導帯下端のエネルギー準位は、前記酸化物半導体の伝導帯下端のエネルギー準位より真空準位に近く、
    前記第２の酸化物の伝導帯下端のエネルギー準位は、前記酸化物半導体の伝導帯下端のエネルギー準位より真空準位に近く、
    前記第２の絶縁体、前記第３の絶縁体及び前記第５の絶縁体は酸素を含み、
    前記第１の絶縁体は、前記第２の絶縁体より酸素を透過させにくく、
    前記第４の絶縁体は、前記第３の絶縁体より酸素を透過させにくく、
    前記第６の絶縁体は、前記第５の絶縁体より酸素を透過させにくい、半導体装置。
  3. 請求項１または２において、
    前記第４の絶縁体は、ガリウム及び酸素を有する半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記第６の絶縁体は、アルミニウム及び酸素を有する半導体装置。
  5. 請求項１乃至４のいずれか一項において、
    前記第２の絶縁体、前記第３の絶縁体及び前記第５の絶縁体は、シリコン及び酸素を有し、
    前記第２の絶縁体及び前記第５の絶縁体は、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上である半導体装置。
  6. 基板上の第１の絶縁体と、
    前記第１の絶縁体上の第２の絶縁体と、
    前記第２の絶縁体上の酸化物と、
    前記酸化物の上面の少なくとも一部に接する、チャネル形成領域を有する酸化物半導体と、
    前記酸化物半導体の上面及び側面の少なくとも一部に接する第１の導電体と、
    前記酸化物半導体の上面及び側面の少なくとも一部に接する第２の導電体と、
    前記第１の導電体の上面の少なくとも一部に接する第３の導電体と、
    前記第２の導電体の上面の少なくとも一部に接する第４の導電体と、
    前記第３の導電体の上面の少なくとも一部に接する第３の絶縁体と、
    前記第４の導電体の上面の少なくとも一部に接する第４の絶縁体と、
    前記第３の絶縁体と前記第４の絶縁体の上面の少なくとも一部に接し、前記酸化物半導体の上面の少なくとも一部に接する第５の絶縁体と、
    前記第５の絶縁体上の第６の絶縁体と、
    前記第６の絶縁体上の、前記第５の絶縁体及び前記第６の絶縁体を介して前記酸化物半導体の少なくとも一部と重なる第５の導電体と、
    前記第５の導電体の上面の少なくとも一部に接する第６の導電体と、
    前記第６の導電体の上面の少なくとも一部に接する第７の導電体と、
    前記第７の導電体上の第７の絶縁体と、を有し、
    前記第３の導電体、前記第４の導電体、前記第５の導電体及び前記第７の導電体は、ルテニウムまたはイリジウムを含む酸化物を有し、
    前記酸化物の伝導帯下端のエネルギー準位は、前記酸化物半導体の伝導帯下端のエネルギー準位より真空準位に近く、
    前記第７の絶縁体は、前記第２の絶縁体の上面の一部に接し、前記第３の絶縁体の上面の一部に接し、且つ前記第４の絶縁体の上面の一部に接し、
    前記第２乃至前記第５の絶縁体は酸素を含み、
    前記第１の絶縁体は、前記第２の絶縁体より酸素を透過させにくく、
    前記第６の絶縁体は、前記第５の絶縁体より酸素を透過させにくく、
    前記第７の絶縁体は、前記第２乃至前記第５の絶縁体より酸素を透過させにくい、半導体装置。
  7. 請求項６において、
    前記第６の絶縁体は、ガリウム及び酸素を有する半導体装置。
  8. 請求項６または７において、
    前記第７の絶縁体は、アルミニウム及び酸素を有する半導体装置。
  9. 請求項６乃至８のいずれか一項において、
    前記第２乃至前記第５の絶縁体は、シリコン及び酸素を有し、
    前記第２の絶縁体は、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上である半導体装置。
  10. 請求項１乃至９のいずれか一項において、
    前記酸化物半導体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有することを特徴とする半導体装置。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016092427A1 (en) 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
FR3039704B1 (fr) * 2015-07-28 2017-12-29 Commissariat Energie Atomique Electrode pour structure metal-isolant-metal, capacite de type metal-isolant-metal, et procede de realisation d’une telle electrode et d’une telle capacite.
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
JP6759885B2 (ja) * 2016-09-06 2020-09-23 富士通株式会社 半導体装置及び半導体装置の製造方法
KR102583770B1 (ko) * 2016-09-12 2023-10-06 삼성디스플레이 주식회사 메모리 트랜지스터 및 이를 갖는 표시장치
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2018138604A1 (en) * 2017-01-27 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Capacitor, semiconductor device, and manufacturing method of semiconductor device
WO2018138619A1 (en) * 2017-01-30 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2018163002A1 (ja) * 2017-03-09 2018-09-13 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN110402497B (zh) * 2017-03-29 2024-08-06 株式会社半导体能源研究所 半导体装置、半导体装置的制造方法
JP7175900B2 (ja) * 2017-09-01 2022-11-21 株式会社半導体エネルギー研究所 半導体装置、及び表示装置
US11069816B2 (en) 2017-09-01 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP7142081B2 (ja) 2018-03-06 2022-09-26 株式会社半導体エネルギー研究所 積層体、及び半導体装置
CN112005350A (zh) 2018-04-27 2020-11-27 株式会社半导体能源研究所 半导体装置
US12062723B2 (en) * 2018-09-07 2024-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP7472100B2 (ja) * 2019-03-15 2024-04-22 株式会社半導体エネルギー研究所 半導体装置
KR20210035553A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 도메인 스위칭 소자 및 그 제조방법
JP7446214B2 (ja) 2020-12-16 2024-03-08 株式会社東芝 半導体装置及びその製造方法

Family Cites Families (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7253061B2 (en) * 2004-12-06 2007-08-07 Tekcore Co., Ltd. Method of forming a gate insulator in group III-V nitride semiconductor devices
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR102162746B1 (ko) * 2009-10-21 2020-10-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 아날로그 회로 및 반도체 장치
WO2012014786A1 (en) * 2010-07-30 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semicondcutor device and manufacturing method thereof
US8748224B2 (en) * 2010-08-16 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2012029637A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9318506B2 (en) * 2011-07-08 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102089505B1 (ko) * 2011-09-23 2020-03-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5912394B2 (ja) * 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8981367B2 (en) * 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10002968B2 (en) * 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US9099560B2 (en) * 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9653614B2 (en) * 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8916424B2 (en) * 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9006024B2 (en) * 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9048323B2 (en) * 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9059219B2 (en) * 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6310194B2 (ja) * 2012-07-06 2018-04-11 株式会社半導体エネルギー研究所 半導体装置
KR102171650B1 (ko) * 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6283191B2 (ja) * 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
TWI608616B (zh) * 2012-11-15 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
US9594281B2 (en) * 2012-11-30 2017-03-14 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US9373711B2 (en) * 2013-02-27 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102153110B1 (ko) * 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
US9893192B2 (en) * 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6401483B2 (ja) * 2013-04-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI809225B (zh) * 2013-05-16 2023-07-21 日商半導體能源研究所股份有限公司 半導體裝置
US9754971B2 (en) * 2013-05-18 2017-09-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20150008428A1 (en) * 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI632688B (zh) * 2013-07-25 2018-08-11 半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
JP6345023B2 (ja) * 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US10008513B2 (en) * 2013-09-05 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9397153B2 (en) * 2013-09-23 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015084418A (ja) * 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
US9799774B2 (en) * 2013-09-26 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Switch circuit, semiconductor device, and system
JP6496132B2 (ja) * 2013-12-02 2019-04-03 株式会社半導体エネルギー研究所 半導体装置
TWI666770B (zh) * 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
JP6446258B2 (ja) * 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 トランジスタ
TWI665778B (zh) * 2014-02-05 2019-07-11 日商半導體能源研究所股份有限公司 半導體裝置、模組及電子裝置
JP6523695B2 (ja) * 2014-02-05 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
JP2015172991A (ja) * 2014-02-21 2015-10-01 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
JP6462404B2 (ja) * 2014-02-28 2019-01-30 株式会社半導体エネルギー研究所 Ｄｃｄｃコンバータ、半導体装置、及び電子機器
US9294096B2 (en) * 2014-02-28 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI657488B (zh) * 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
US9780226B2 (en) * 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2016016761A1 (en) * 2014-07-31 2016-02-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR102329498B1 (ko) * 2014-09-04 2021-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2016092427A1 (en) * 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6857447B2 (ja) * 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
TWI683365B (zh) * 2015-02-06 2020-01-21 日商半導體能源研究所股份有限公司 裝置及其製造方法以及電子裝置
US9660100B2 (en) * 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016154225A (ja) * 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9818880B2 (en) * 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

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