JP6714372B2 - 酸化膜の成膜方法 - Google Patents

酸化膜の成膜方法 Download PDF

Info

Publication number
JP6714372B2
JP6714372B2 JP2016017621A JP2016017621A JP6714372B2 JP 6714372 B2 JP6714372 B2 JP 6714372B2 JP 2016017621 A JP2016017621 A JP 2016017621A JP 2016017621 A JP2016017621 A JP 2016017621A JP 6714372 B2 JP6714372 B2 JP 6714372B2
Authority
JP
Japan
Prior art keywords
substrate
transistor
semiconductor
oxide
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016017621A
Other languages
English (en)
Other versions
JP2016145146A (ja
JP2016145146A5 (ja
Inventor
山崎　舜平
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016145146A publication Critical patent/JP2016145146A/ja
Publication of JP2016145146A5 publication Critical patent/JP2016145146A5/ja
Application granted granted Critical
Publication of JP6714372B2 publication Critical patent/JP6714372B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C23C14/086—Oxides of zinc, germanium, cadmium, indium, tin, thallium or bismuth
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3407—Cathode assembly for sputtering apparatus, e.g. Target
    • C23C14/3414—Metallurgical or chemical aspects of target preparation, e.g. casting, powder metallurgy
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3457—Sputtering using other particles than noble gas ions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Physical Vapour Deposition (AREA)
  • Compositions Of Oxide Ceramics (AREA)

Description

本発明の一態様は、酸化物およびその作製方法に関する。
または、本発明は、例えば、酸化物、トランジスタおよび半導体装置、ならびにそれらの作製方法に関する。または、本発明は、例えば、酸化物、表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、プロセッサ、電子機器に関する。または、酸化物、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の作製方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、作製方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、撮像装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体としてシリコンが知られている。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路と画素回路とを同一基板上に形成するような高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
近年では、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの開発が活発化している。
酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を半導体素子へ利用することが開示された（特許文献１参照。）。また、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性が開示された（特許文献２参照。）。
２０１３年には、あるグループによって非晶質Ｉｎ−Ｇａ−Ｚｎ酸化物は、電子線を照射することにより結晶化が促進する不安定な構造であることが報告された（非特許文献１参照。）。また、彼らの作製した非晶質Ｉｎ−Ｇａ−Ｚｎ酸化物は、高分解能透過電子顕微鏡によってオーダリングを確認できなかったと報告された。
２０１４年には、非晶質Ｉｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタと比べ、優れた電気特性および信頼性を有する、結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタについて報告された（非特許文献２、非特許文献３および非特許文献４参照。）。ここでは、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するＩｎ−Ｇａ−Ｚｎ酸化物は、結晶粒界が明確に確認されないことが報告された。
ところで、高分子の結晶構造の一種としてパラクリスタルという概念が知られている。パラクリスタルは、一見して結晶格子の名残をとどめているものの、理想的な単結晶と比較すると歪みを有する結晶構造である（非特許文献５参照。）。
特開昭６３−２３９１１７ 特表平１１−５０５３７７
Ｔ． Ｋａｍｉｙａ， Ｋ． Ｋｉｍｏｔｏ， Ｎ． Ｏｈａｓｈｉ， Ｋ． Ａｂｅ， Ｙ． Ｈａｎｙｕ， Ｈ． Ｋｕｍｏｍｉ， Ｈ． Ｈｏｓｏｎｏ： Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２０ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｗｏｒｋｓｈｏｐｓ， ２０１３， ＡＭＤ２−５Ｌ Ｓ． Ｙａｍａｚａｋｉ， Ｈ． Ｓｕｚａｗａ， Ｋ． Ｉｎｏｕｅ， Ｋ． Ｋａｔｏ， Ｔ． Ｈｉｒｏｈａｓｈｉ， Ｋ． Ｏｋａｚａｋｉ， ａｎｄ Ｎ． Ｋｉｍｉｚｕｋａ： Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ． Ｐｈｙｓｉｃｓ ２０１４ ｖｏｌ．５３ ０４ＥＤ１８ Ｓ． Ｙａｍａｚａｋｉ， Ｔ． Ｈｉｒｏｈａｓｈｉ， Ｍ． Ｔａｋａｈａｓｈｉ， Ｓ． Ａｄａｃｈｉ， Ｍ． Ｔｓｕｂｕｋｕ， Ｊ． Ｋｏｅｚｕｋａ， Ｋ． Ｏｋａｚａｋｉ， Ｙ． Ｋａｎｚａｋｉ， Ｈ． Ｍａｔｓｕｋｉｚｏｎｏ， Ｓ． Ｋａｎｅｋｏ， Ｓ． Ｍｏｒｉ， ａｎｄ Ｔ． Ｍａｔｓｕｏ： Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ， ２０１４， Ｖｏｌｕｍｅ ２２， ｉｓｓｕｅ １， ｐ．５５−ｐ．６７ Ｓ． Ｙａｍａｚａｋｉ： Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ Ｔｒａｎｓａｃｔｉｏｎｓ， ２０１４， ｖｏｌ．６４（１０）， ｐｐ１５５−１６４ Ｒｏｌｆ Ｈｏｓｅｍａｎｎ：Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ， １９６３ Ｊａｎｕａｒｙ， ｖｏｌ．３４， ｎｕｍｂｅｒ．１， ｐｐ２５−４１
新規な結晶構造を有する酸化物を提供することを課題の一とする。または、結晶性の高い酸化物を提供することを課題の一とする。または、不純物濃度の低い酸化物を提供することを課題の一とする。
または、酸化物を半導体に用いた半導体装置を提供することを課題の一とする。または、酸化物を半導体に用いた半導体装置を有するモジュールを提供することを課題の一とする。または、酸化物を半導体に用いた半導体装置、または酸化物を半導体に用いた半導体装置を有するモジュールを有する電子機器を提供することを課題の一とする。
電気特性の良好なトランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタを提供することを課題の一とする。または、高い周波数特性を有するトランジスタを提供することを課題の一とする。または、オフ時の電流の小さいトランジスタを提供することを課題の一とする。または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）
本発明の一態様は、単結晶においてはヘキサゴナルな原子配列を有する酸化物であって、酸化物は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）、亜鉛のホモロガス構造を有し、酸化物は、酸化物の上面における透過電子顕微鏡像の第１の領域を画像解析することで得られる格子点群を有し、格子点群をボロノイ解析することで得られる複数のボロノイ領域を有するボロノイ図において、ボロノイ領域が六角形である割合が７８％以上１００％以下である酸化物である。
（２）
本発明の一態様は、単結晶においてはヘキサゴナルな原子配列を有する結晶性を有する酸化物であって、酸化物は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）、亜鉛のホモロガス構造を有し、酸化物は、酸化物の上面における透過電子顕微鏡像の第１の領域を画像解析することで得られる格子点群を有し、格子点群は、複数の格子点を有し、複数の格子点は、それぞれ第１の格子点と、第１の格子点に近接する第２の格子点乃至第７の格子点と、を有し、中心点から各頂点までの距離が、第１の格子点と、第２の格子点乃至第７の格子点それぞれとの距離の平均となる正六角形を、中心点が第１の格子点上となるよう配置し、第２の格子点乃至第７の格子点と、正六角形の各頂点と、のずれ量の平均が最小となるよう正六角形を、中心点を軸に回転させたとき、ずれ量の平均を正六角形の中心点と各頂点までの距離で除した値である変形率の平均が、第１の領域において、０．２未満である酸化物である。
（３）
本発明の一態様は、（１）または（２）において、格子点群の有する複数の格子点は、第１の領域を高速フーリエ変換した第１の像と、第１の像を２．８ｎｍ−１から５．０ｎｍ−１の範囲を残してマスク処理した第２の像と、第２の像を、逆高速フーリエ変換した第３の像と、第３の像に対してノイズを除去する処理を行った第４の像と、を用い第４の像において輝度が極大となる点である酸化物である。
（４）
本発明の一態様は、（３）において、ノイズを除去する処理は、第３の像において、半径０．０５ｎｍの範囲で輝度を平均化することにより行う酸化物である。
（５）
本発明の一態様は、（３）または（４）において、輝度が極大となる点は、第４の像において、第１の点を中心とした半径０．２２ｎｍの範囲における輝度が最大となる第２の点を抽出する第１のステップと、第２の点を中心とした半径０．２２ｎｍの範囲において輝度が最大となる第３の点を抽出する第２のステップと、を輝度が最大となる点の位置が変動しなくなるまで繰り返すことで、複数の極大となる点の一を抽出し、残存する複数の極大となる点の抽出を、抽出済みの複数の極大となる点の一から０．２２ｎｍよりも離れた点を第１の点として、複数の極大となる点の一の抽出と同様の方法により行う酸化物である。
（６）
本発明の一態様は、ホモロガス構造を有しうる結晶構造を有する酸化物であって、酸化物は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）、亜鉛を有し、酸化物は、複数の平板状の結晶領域を有し、結晶領域は、ｃ軸が酸化物の上面の法線ベクトルに略平行に配向し、結晶領域は、酸化物を上面に垂直な面で切断した断面における透過電子顕微鏡像において、酸化物の上面に平行な方向の大きさの平均が３ｎｍより大きく、結晶領域の間には、明確な結晶粒界が確認されない酸化物である。
（７）
本発明の一態様は、成膜室と、成膜室内に配置されたターゲットと、基板と、を用いるスパッタリング法による酸化物の成膜方法であって、ターゲットは、インジウムと、亜鉛と、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）と、酸素と、を有し、ターゲットは、多結晶構造を有する領域を有し、ターゲットは、劈開面を有し、成膜室に酸素または／および希ガスを有するスパッタガスを供給した後、ターゲットと基板との間に電位差を与えることで、ターゲットの近傍にスパッタガスのイオンを有するプラズマを生成し、スパッタガスのイオンが電位差によって、ターゲットに向けて加速され、加速されたスパッタガスのイオンをターゲットに衝突させることで、劈開面の端部において結合の切断が始まり、プラズマから電荷を受け取ることで結合の切断が助長され、ターゲットから複数の元素を有する化合物よりなり、結晶性を有する複数の平板状の粒子、ターゲットを構成する原子、およびターゲットを構成する原子の集合体を剥離させ、複数の平板状の粒子は、プラズマ中を飛翔する際、酸素イオンから負の電荷を受け取ることで、表面が負に帯電し、負に帯電した平板状の粒子の一つは、基板上に平面側を向けて堆積し、負に帯電した平板状の粒子の別の一つは、基板上で、負に帯電した平板状の粒子の一つと互いに反発し合いながら、基板上の負に帯電した平板状の粒子の一つと離れた領域に堆積し、負に帯電した平板状の粒子の一つと、負に帯電した平板状の粒子の別の一つと、の隙間に、原子、および原子の集合体が入り込み、原子、および原子の集合体が、平板状の粒子の隙間を横方向に成長することで、負に帯電した平板状の粒子の一つと、負に帯電した平板状の粒子の別の一つと、の隙間を埋める酸化物の作製方法である。
（８）
本発明の一態様は、（７）において、基板上の負に帯電した平板状の粒子の一つと、負に帯電した平板状の粒子の別の一つと、はａ軸の向きが異なる酸化物の作製方法である。
（９）
本発明の一態様は、（７）または（８）において、酸化物は、非晶質構造を有する表面上に形成される酸化物の作製方法である。
新規な結晶構造を有する酸化物を提供することができる。または、結晶性の高い酸化物を提供することができる。または、不純物濃度の低い酸化物を提供することができる。
または、酸化物を半導体に用いた半導体装置を提供することができる。または、酸化物を半導体に用いた半導体装置を有するモジュールを提供することができる。または、酸化物を半導体に用いた半導体装置、または酸化物を半導体に用いた半導体装置を有するモジュールを有する電子機器を提供することができる。
電気特性の良好なトランジスタを提供することができる。または、電気特性の安定したトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、該トランジスタを有する半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ＩｎＭＺｎＯ４の結晶およびペレットを説明する図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 粒子がペレットに付着する位置を説明する図。 粒子がペレットに付着する位置を説明する図。 Ｉｎ−Ｍ−Ｚｎ酸化物の組成を説明する三角図。 スパッタリング装置を説明する図。 スパッタリング装置を説明する図。 スパッタリング装置を説明する図。 スパッタリング装置を説明する図。 スパッタリング装置を説明する図。 スパッタリング装置を説明する図。 成膜装置の一例を示す上面図。 成膜装置の一例を示す断面図。 ｎｃ−ＯＳの断面ＴＥＭ像。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像。 ｎｃ−ＯＳの断面ＴＥＭ像。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像。 ペレットサイズの分布を示す図。 ＣＡＡＣ−ＯＳの平面ＴＥＭ像およびその画像解析像。 ＣＡＡＣ−ＯＳの平面ＴＥＭ像およびその画像解析像。 六角形の回転角を導出する方法を説明する図。 ＣＡＡＣ−ＯＳの平面ＴＥＭ像およびその画像解析像。 ＣＡＡＣ−ＯＳの平面ＴＥＭ像およびその画像解析像。 ＣＡＡＣ−ＯＳの平面ＴＥＭ像およびその画像解析像。 ＣＡＡＣ−ＯＳの平面ＴＥＭ像およびその画像解析像。 ＣＡＡＣ−ＯＳの平面ＴＥＭ像の画像解析像。 ＣＡＡＣ−ＯＳの平面ＴＥＭ像の画像解析像および変形率を示す図。 ボロノイ図の作成方法を説明する図。 ボロノイ図、およびボロノイ領域の形状の割合を示す図。 ＣＡＡＣ−ＯＳの平面ＴＥＭ像。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 本発明の一態様に係るトランジスタの上面図および断面図。 本発明の一態様に係るトランジスタの断面図。 本発明の一態様に係るトランジスタの断面図。 本発明の一態様に係る酸化物半導体を有する領域のバンド図。 本発明の一態様に係るトランジスタの上面図および断面図。 本発明の一態様に係るトランジスタの断面図。 本発明の一態様に係るトランジスタの断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す斜視図および断面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様に係る電子機器を示す斜視図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。なお、異なる符号の構成要素の記載を参照する場合、参照された構成要素の厚さ、組成、構造または形状などについての記載を適宜用いることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体の濃度がＢである場合、Ａのある領域における深さ方向の濃度の平均値がＢである場合、Ａのある領域における深さ方向の濃度の中央値がＢである場合、Ａのある領域における深さ方向の濃度の最大値がＢである場合、Ａのある領域における深さ方向の濃度の最小値がＢである場合、Ａのある領域における深さ方向の濃度の収束値がＢである場合、測定上Ａそのものの確からしい値の得られる領域における濃度がＢである場合などを含む。
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体の大きさ、長さ、厚さ、幅、または距離がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の平均値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の中央値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最大値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最小値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の収束値がＢである場合、測定上Ａそのものの確からしい値の得られる領域での大きさ、長さ、厚さ、幅、または距離がＢである場合などを含む。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、明細書において、半導体と記載する場合、酸化物半導体と読み替えることができる。半導体としては、ほかにもシリコン、ゲルマニウムなどの第１４族半導体、炭化シリコン、ケイ化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミウム、酸化物半導体などの化合物半導体、および有機半導体を用いることができる。
なお、明細書において、単に酸化物と記載する場合、酸化物半導体、酸化物絶縁体または酸化物導電体と読み替えることができる。
＜成膜方法＞
以下では、スパッタリング法によるＣＡＡＣ−ＯＳの成膜モデルの一例について説明する。
図１に示すように、成膜室内にはターゲット２３０がある。ターゲット２３０は、バッキングプレート２１０に接着されている。バッキングプレート２１０を介してターゲット２３０と重なる位置には、マグネット２５０が配置される。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット２３０に一定以上の電圧を印加することで、放電が始まり、プラズマを確認することができる。なお、ターゲット２３０の近傍にはマグネット２５０の磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン２０１が生じる。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。イオン２０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
ターゲット２３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。一例として、図２（Ａ）に、ターゲット２３０に含まれるＩｎＭＺｎＯ４（元素Ｍは、例えばアルミニウム、ガリウム、イットリウムまたはスズ）の結晶構造を示す。なお、図２（Ａ）は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。ＩｎＭＺｎＯ４の結晶では、酸素原子が負の電荷を有することにより、近接する二つのＭ−Ｚｎ−Ｏ層の間に斥力が生じている。そのため、ＩｎＭＺｎＯ４の結晶は、近接する二つのＭ−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン２０１は、電界によってターゲット２３０側に加速され、やがてターゲット２３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット２００が剥離する。なお、ペレット２００の剥離に伴い、ターゲット２３０から粒子２０３も弾き出される。粒子２０３は、原子１個または原子数個の集合体を有する。そのため、粒子２０３を原子状粒子（ａｔｏｍｉｃ ｐａｒｔｉｃｌｅｓ）と呼ぶこともできる。
ターゲットの表面における劈開の様子について、図３に示す断面図を用いて説明する。図３（Ａ）は、劈開面（破線部）を有するターゲット２３０の断面図である。ターゲット２３０にイオン２０１が衝突すると、劈開面の端部から結合が切れ始める（図３（Ｂ）参照。）。劈開した面同士は、同じ極性の電荷が存在することにより反発し合う。そのため、一度結合の切れた箇所における再結合は起こらない。そして、電荷による反発が進行することで、結合の切れた領域は徐々に広がっていく（図３（Ｃ）参照。）。最終的には、ターゲット２３０からペレット２００が剥離する（図３（Ｄ）参照。）。ペレット２００は、図２（Ａ）に示す二つの劈開面に挟まれた部分である。よって、ペレット２００のみ抜き出すと、その断面は図２（Ｂ）のようになり、上面は図２（Ｃ）のようになることがわかる。なお、ペレット２００は、イオン２０１の衝突の衝撃によって、構造に歪みが生じる場合がある。
ペレット２００は、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。または、ペレット２００は、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。ただし、ペレット２００の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット２００は、成膜ガスの種類などに応じて厚さが決定する。例えば、ペレット２００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット２００は、幅を１ｎｍ以上１００ｎｍ以下、好ましくは２ｎｍ以上５０ｎｍ以下、さらに好ましくは３ｎｍ以上３０ｎｍ以下とする。
ペレット２００は、プラズマから電荷を受け取ることで、表面が負または正に帯電する場合がある。例えば、ペレット２００がプラズマ中にあるＯ２−から負の電荷を受け取る場合がある。その場合、ペレット２００の表面の酸素原子が負に帯電する。また、ペレット２００は、プラズマ中で粒子２０３が側面に付着し、結合することで横成長する場合がある。
プラズマを通過したペレット２００および粒子２０３は、基板２２０の表面に達する。なお、粒子２０３の一部は、質量が小さいため真空ポンプなどによって外部に排出される場合がある。
次に、基板２２０の表面におけるペレット２００および粒子２０３の堆積について図４を用いて説明する。
まず、一つ目のペレット２００が基板２２０に堆積する。ペレット２００は平板状であるため、平面側を基板２２０の表面に向けて堆積する。このとき、ペレット２００の基板２２０側の表面の電荷が、基板２２０を介して抜ける。
次に、二つ目のペレット２００が、基板２２０に達する。このとき、既に堆積しているペレット２００の表面、および二つ目のペレット２００の表面が電荷を帯びているため、互いに反発し合う力が生じる。その結果、二つ目のペレット２００は、既に堆積しているペレット２００上を避け、基板２２０の表面の少し離れた場所に平面側を向けて堆積する。これを繰り返すことで、基板２２０の表面には、無数のペレット２００が一層分の厚みだけ堆積する。また、ペレット２００間には、ペレット２００の堆積していない領域が生じる（図４（Ａ）参照。）。
次に、プラズマからエネルギーを受け取った粒子２０３が基板２２０の表面に達する。粒子２０３は、ペレット２００の表面などの活性な領域には堆積することができない。そのため、粒子２０３は、ペレット２００の堆積していない領域へ動き、ペレット２００の側面に付着する。粒子２０３は、プラズマから受け取ったエネルギーにより結合手が活性状態となることで、ペレット２００と化学的に連結して横成長部２０２を形成する（図４（Ｂ）参照。）。さらに、横成長部２０２が横方向に成長（ラテラル成長ともいう。）することで、ペレット２００間を連結させる（図４（Ｃ）参照。）。このように、ペレット２００の堆積していない領域を埋めるまで横成長部２０２が形成される。このメカニズムは、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法の堆積メカニズムに類似する。
したがって、ペレット２００がそれぞれ異なる方向を向けて堆積する場合でも、ペレット２００間を粒子２０３がラテラル成長しながら埋めるため、明確な結晶粒界が形成されることがない。また、ペレット２００間を、粒子２０３が滑らかに結びつけるため、単結晶とも多結晶とも異なる結晶構造が形成される。言い換えると、微小な結晶領域（ペレット２００）間に歪みを有する結晶構造が形成される。このように、結晶領域間を埋める領域は、歪んだ結晶領域であるため、該領域を指して非晶質構造と呼ぶのは適切ではないと考えられる。
次に、新たなペレット２００が、平面側を基板２２０の表面に向けて堆積する（図４（Ｄ）参照。）。そして、粒子２０３が、ペレット２００の堆積していない領域を埋めるように堆積することで横成長部２０２を形成する（図４（Ｅ）参照。）。こうして、粒子２０３がペレット２００の側面に付着し、横成長部２０２がラテラル成長することで、二層目のペレット２００間を連結させる（図４（Ｆ）参照。）。ｍ層目（ｍは二以上の整数。）が形成されるまで成膜は続き、積層体を有する薄膜構造となる。
なお、ペレット２００の堆積の仕方は、基板２２０の表面温度などによっても変化する。例えば、基板２２０の表面温度が高いと、ペレット２００が基板２２０の表面でマイグレーションを起こす。その結果、ペレット２００間が、粒子２０３を介さずに連結する割合が増加するため、より配向性の高いＣＡＡＣ−ＯＳとなる。ＣＡＡＣ−ＯＳを成膜する際の基板２２０の表面温度は、１００℃以上５００℃未満、好ましくは１４０℃以上４５０℃未満、さらに好ましくは１７０℃以上４００℃未満である。したがって、基板２２０として第８世代以上の大面積基板を用いた場合でも、ＣＡＡＣ−ＯＳの成膜に起因した反りなどはほとんど生じないことがわかる。
一方、基板２２０の表面温度が低いと、ペレット２００が基板２２０の表面でマイグレーションを起こしにくくなる。その結果、ペレット２００同士が積み重なることで配向性の低いｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などとなる。ｎｃ−ＯＳでは、ペレット２００が負に帯電していることにより、ペレット２００は一定間隔を空けて堆積する可能性がある。したがって、配向性は低いものの、僅かに規則性を有することにより、非晶質酸化物半導体と比べて緻密な構造となる。
また、ＣＡＡＣ−ＯＳにおいて、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットの内部は単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。
以上のような成膜モデルにより、ペレットが基板の表面に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることから、エピタキシャル成長とは異なる成長機構である上述した成膜モデルの妥当性が高いことがわかる。また、上述した成膜モデルであるため、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳは、大面積のガラス基板などであっても均一な成膜が可能であることがわかる。例えば、基板の表面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
また、被形成面である基板の表面に凹凸がある場合でも、その形状に沿ってペレットが配列することがわかる。
また、上述した成膜モデルより、結晶性の高いＣＡＡＣ−ＯＳを成膜するためには以下のようにすればよいことがわかる。まず、平均自由行程を長くするために、より高真空状態で成膜する。次に、基板近傍における損傷を低減するために、プラズマのエネルギーを弱くする。次に、被形成面に熱エネルギーを加え、プラズマによる損傷を成膜するたびに治癒する。
ここまでは、ペレットが平板状である場合について説明した。例えば、ペレットがサイコロ状や柱状のような幅の小さなペレットである場合、基板の表面に達したペレットは様々な向きで堆積することになる。そして、ペレットは、それぞれが堆積した向きのまま側面に粒子が付着し、横成長部がラテラル成長を起こす。その結果、得られる薄膜における結晶の配向性が一様にならない可能性もある。
また、上述した成膜モデルは、ターゲットが複数の結晶粒を有するＩｎ−Ｍ−Ｚｎ酸化物のような複合酸化物の多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる場合に限定されない。例えば、酸化インジウム、元素Ｍの酸化物および酸化亜鉛を有する混合物のターゲットを用いた場合にも適用することができる。
混合物のターゲットは劈開面を有さないため、スパッタされるとターゲットからは原子状粒子が剥離する。成膜時には、ターゲット近傍にプラズマの強電界領域が形成されている。そのため、ターゲットから剥離した原子状粒子は、プラズマの強電界領域の作用で連結して横成長する。例えば、まず原子状粒子であるインジウムが連結して横成長してＩｎ−Ｏ層からなるナノ結晶となる。次に、それを補完するように上下にＭ−Ｚｎ−Ｏ層が結合する。このように、混合物のターゲットを用いた場合でも、ペレットが形成される可能性がある。そのため、混合物のターゲットを用いた場合でも、上述した成膜モデルを適用することができる。
ただし、ターゲット近傍にプラズマの強電界領域が形成されていない場合、ターゲットから剥離した原子状粒子のみが基板表面に堆積することになる。その場合も、基板表面において原子状粒子が横成長する場合がある。ただし、原子状粒子の向きが一様でないため、得られる薄膜における結晶の配向性も一様にはならない。即ち、ｎｃ−ＯＳなどとなる。
＜ラテラル成長＞
以下では、ペレット２００の横方向に粒子２０３が付着（結合または吸着ともいう。）し、ラテラル成長することを説明する。
図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図５（Ｄ）および図５（Ｅ）は、ペレット２００の構造と金属イオンが付着する位置を示す図である。なお、ペレット２００としては、ＩｎＭＺｎＯ４の結晶構造から、化学量論的組成を保持しつつ、８４個の原子を抜き出したクラスタモデルを仮定している。なお、以下では元素Ｍがガリウムである場合について説明する。また、図５（Ｆ）は、ペレット２００をｃ軸に平行な方向から見た構造を示す。図５（Ｇ）は、ペレット２００をａ軸に平行な方向からみた構造を示す。
金属イオンの付着する位置を、位置Ａ、位置Ｂ、位置ａ、位置ｂおよび位置ｃで示す。なお、位置Ａは、ペレット２００上面において、ガリウム１個、亜鉛２個で囲まれた格子間サイトの上方である。位置Ｂは、ペレット２００上面において、ガリウム２個、亜鉛１個で囲まれた格子間サイトの上方である。位置ａは、ペレット２００側面のインジウムサイトである。位置ｂは、ペレット２００側面において、Ｉｎ−Ｏ層と、Ｇａ−Ｚｎ−Ｏ層との間の格子間サイトである。位置ｃは、ペレット２００側面のガリウムサイトである。
次に、仮定した位置Ａ、位置Ｂ、位置ａ、位置ｂおよび位置ｃに金属イオンを配置した場合の相対エネルギーを第一原理計算によって評価した。第一原理計算には、ＶＡＳＰ（Ｖｉｅｎｎａ Ａｂ ｉｎｉｔｉｏ Ｓｉｍｕｌａｔｉｏｎ Ｐａｃｋａｇｅ）を用いた。また、交換相関ポテンシャルにはＰＢＥ（Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）型の一般化勾配近似（ＧＧＡ：Ｇｅｎｅｒａｌｌｉｚｅｄ Ｇｒａｄｉｅｎｔ Ａｐｐｒｏｘｉｍａｔｉｏｎ）を用い、イオンのポテンシャルにはＰＡＷ（Ｐｒｏｊｅｃｔｏｒ Ａｕｇｍｅｎｔｅｄ Ｗａｖｅ）法を用いた。また、カットオフエネルギーは４００ｅＶとし、ｋ点サンプリングはΓ点のみとした。下表に、位置Ａ、位置Ｂ、位置ａ、位置ｂおよび位置ｃに、インジウムイオン（Ｉｎ３＋）、ガリウムイオン（Ｇａ３＋）および亜鉛イオン（Ｚｎ２＋）を配置した場合の相対エネルギーを示す。なお、相対エネルギーは、計算したモデルにおいて、最もエネルギーが低いモデルのエネルギーを０ｅＶとしたときの相対値である。
その結果、金属イオンはいずれもペレット２００の上面より、側面に付着しやすいことがわかった。特に、位置ａのインジウムサイトにおいては、インジウムイオンだけでなく、亜鉛イオンも最も付着しやすい結果が得られた。
同様に、ペレット２００への酸素イオン（Ｏ２−）の付着しやすさを評価した。図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図６（Ｄ）および図６（Ｅ）は、ペレット２００の構造と酸素イオンが付着する位置を示す図である。また、図６（Ｆ）は、ペレット２００をｃ軸に平行な方向から見た構造を示す。図６（Ｇ）は、ペレット２００をｂ軸に平行な方向からみた構造を示す。
酸素イオンの付着する位置を、位置Ｃ、位置Ｄ、位置ｄ、位置ｅおよび位置ｆで示す。なお、位置Ｃは、ペレット２００上面のガリウムと結合する位置である。位置Ｄは、ペレット２００上面の亜鉛と結合する位置である。位置ｄは、ペレット２００側面のインジウムと結合する位置である。位置ｅは、ペレット２００側面のガリウムと結合する位置である。位置ｆは、ペレット２００側面の亜鉛と結合する位置である。
次に、仮定した位置Ｃ、位置Ｄ、位置ｄ、位置ｅおよび位置ｆに酸素イオンを配置した場合の相対エネルギーを第一原理計算によって評価する。下表に、位置Ｃ、位置Ｄ、位置ｄ、位置ｅおよび位置ｆに、酸素イオン（Ｏ２−）を配置した場合の相対エネルギーを示す。
その結果、酸素イオンもペレット２００の上面より、側面に付着しやすいことがわかった。
したがって、ペレット２００に近づいた粒子２０３は、ペレット２００の側面に優先的に付着していくことがわかる。即ち、ペレット２００の側面に付着した粒子２０３によって、ペレット２００のラテラル成長が起こる上述の成膜モデルは妥当性が高いといえる。
＜組成＞
以下では、Ｉｎ−Ｍ−Ｚｎ酸化物の組成について説明する。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。
図７は、各頂点にＩｎ、ＭまたはＺｎを配置した三角図である。また、図中の［Ｉｎ］はＩｎの原子濃度を示し、［Ｍ］は元素Ｍの原子濃度を示し、［Ｚｎ］はＺｎの原子濃度を示す。
Ｉｎ−Ｍ−Ｚｎ酸化物の結晶はホモロガス構造を有することが知られており、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは自然数。）で示される。また、ＩｎとＭとを置き換えることが可能であるため、Ｉｎ１＋αＭ１−αＯ３（ＺｎＯ）ｍで示すこともできる。これは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：１、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：２、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：３、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：４、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：５と表記した破線で示される組成である。なお、破線上の太線は、例えば、原料となる酸化物を混合し、１３５０℃で焼成した場合に固溶体となりうる組成である。
よって、上述の固溶体となりうる組成に近づけることで、結晶性を高くすることができる。なお、スパッタリング法によってＩｎ−Ｍ−Ｚｎ酸化物を成膜する場合、ターゲットの組成と膜の組成とが異なる場合がある。例えば、ターゲットとして原子数比が「１：１：１」、「１：１：１．２」、「３：１：２」、「４：２：４．１」、「１：３：２」、「１：３：４」、「１：４：５」のＩｎ−Ｍ−Ｚｎ酸化物を用いた場合、膜の原子数比はそれぞれ「１：１：０．７（０．５から０．９程度）」、「１：１：０．９（０．８から１．１程度）」、「３：１：１．５（１から１．８程度）」、「４：２：３（２．６から３．６程度）」、「１：３：１．５（１から１．８程度）」、「１：３：３（２．５から３．５程度）」、「１：４：４（３．４から４．４程度）」となる。したがって、所望の組成の膜を得るためには、組成の変化を考慮してターゲットの組成を選択すればよい。
＜スパッタリング装置＞
以下では、本発明の一態様に係る平行平板型のスパッタリング装置および対向ターゲット式のスパッタリング装置について説明する。後述するが、対向ターゲット式のスパッタリング装置を用いた成膜では、被形成面へのダメージが小さくできるため、結晶性の高い膜を得やすい。即ち、ＣＡＡＣ−ＯＳの成膜には、対向ターゲット式のスパッタリング装置を用いることが好ましい場合がある。なお、以下に示すスパッタリング装置では、理解を容易にするため、または成膜時における動作を説明するため、基板およびターゲットなどを配置した状態で示す。ただし、基板およびターゲットなどは、使用者が設置する物であるため、本発明の一態様に係るスパッタリング装置が基板およびターゲットを有さない場合もある。
平行平板型スパッタリング装置を用いた成膜法を、ＰＥＳＰ（ｐａｒａｌｌｅｌ ｅｌｅｃｔｒｏｄｅ ＳＰ）と呼ぶこともできる。また、対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
図８（Ａ）は、平行平板型のスパッタリング装置である成膜室１０１の断面図である。図８（Ａ）に示す成膜室１０１は、ターゲットホルダ１２０と、バッキングプレート１１０と、ターゲット１００と、マグネットユニット１３０と、基板ホルダ１７０と、を有する。なお、ターゲット１００は、バッキングプレート１１０上に配置される。また、バッキングプレート１１０は、ターゲットホルダ１２０上に配置される。また、マグネットユニット１３０は、バッキングプレート１１０を介してターゲット１００下に配置される。また、基板ホルダ１７０は、ターゲット１００と向かい合って配置される。なお、本明細書では、複数のマグネット（磁石）を組み合わせたものをマグネットユニットと呼ぶ。マグネットユニットは、カソード、カソードマグネット、磁気部材、磁気部品などと呼びかえることができる。マグネットユニット１３０は、マグネット１３０Ｎと、マグネット１３０Ｓと、マグネットホルダ１３２と、を有する。なお、マグネットユニット１３０において、マグネット１３０Ｎおよびマグネット１３０Ｓは、マグネットホルダ１３２上に配置される。また、マグネット１３０Ｎは、マグネット１３０Ｓと間隔を空けて配置される。なお、成膜室１０１に基板１６０を搬入する場合、基板１６０は基板ホルダ１７０上に配置される。
ターゲットホルダ１２０とバッキングプレート１１０とは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ１２０は、バッキングプレート１１０を介してターゲット１００を支持する機能を有する。
また、バッキングプレート１１０には、ターゲット１００が固定される。例えば、インジウムなどの低融点金属を含むボンディング材によってバッキングプレート１１０とターゲット１００とを固定することができる。
図８（Ａ）に、マグネットユニット１３０によって形成される磁力線１８０ａおよび磁力線１８０ｂを示す。
磁力線１８０ａは、ターゲット１００の上面近傍における水平磁場を形成する磁力線の一つである。ターゲット１００の上面近傍は、例えば、ターゲット１００から垂直距離が０ｍｍ以上１０ｍｍ以下、特に０ｍｍ以上５ｍｍ以下の領域である。
磁力線１８０ｂは、マグネットユニット１３０の上面から、垂直距離ｄにおける水平磁場を形成する磁力線の一つである。垂直距離ｄは、例えば、０ｍｍ以上２０ｍｍ以下または５ｍｍ以上１５ｍｍ以下である。
このとき、強力なマグネット１３０Ｎおよび強力なマグネット１３０Ｓを用いることで、基板１６０の上面近傍においても強い磁場を発生させることができる。具体的には、基板１６０の上面における水平磁場の強度を１０Ｇ以上１００Ｇ以下、好ましくは１５Ｇ以上６０Ｇ以下、さらに好ましくは２０Ｇ以上４０Ｇ以下とすることができる。
なお、水平磁場の強度の測定は、垂直磁場の強度が０Ｇのときの値を測定すればよい。
成膜室１０１における磁場の強度を上述の範囲とすることで、密度が高く、結晶性の高い酸化物を成膜することができる。また、得られる酸化物は、複数種の結晶相を含むことが少なく、ほとんど単一の結晶相を含む酸化物となる。
図８（Ｂ）に、マグネットユニット１３０の上面図を示す。マグネットユニット１３０は、円形または略円形のマグネット１３０Ｎと、円形または略円形のマグネット１３０Ｓと、がマグネットホルダ１３２に固定されている。そして、マグネットユニット１３０を、マグネットユニット１３０の上面における中央または略中央の法線ベクトルを回転軸として回転させることができる。例えば、マグネットユニット１３０を、０．１Ｈｚ以上１ｋＨｚ以下のビート（リズム、拍子、パルス、周波、周期またはサイクルなどと言い換えてもよい。）で回転させればよい。
したがって、ターゲット１００上の磁場の強い領域は、マグネットユニット１３０の回転とともに変化する。磁場の強い領域は高密度プラズマ領域となるため、その近傍においてターゲット１００のスパッタリング現象が起こりやすい。例えば、磁場の強い領域が特定の箇所となる場合、ターゲット１００の特定の領域のみが使用されることになる。一方、図８（Ｂ）に示すようにマグネットユニット１３０を回転させることで、ターゲット１００と基板１６０との間に、プラズマ１４０が生じるため、ターゲット１００を均一に使用することができる。また、マグネットユニット１３０を回転させることによって、均一な厚さおよび均一な質を有する膜を成膜することができる。
また、マグネットユニット１３０を回転させることにより、基板１６０の上面における磁力線の向きも変化させることができる。
なお、ここではマグネットユニット１３０を回転させる例を示したが、本発明の一態様はこれに限定されるものではない。例えば、マグネットユニット１３０を上下または／および左右に揺動させても構わない。例えば、マグネットユニット１３０を、０．１Ｈｚ以上１ｋＨｚ以下のビートで揺動させればよい。または、ターゲット１００を回転または移動させても構わない。例えば、ターゲット１００を、０．１Ｈｚ以上１ｋＨｚ以下のビートで回転または揺動させればよい。または、基板１６０を回転させることで、相対的に基板１６０の上面における磁力線の向きを変化させても構わない。または、これらの組み合わせても構わない。
成膜室１０１は、バッキングプレート１１０の内部または下部などに水路を有してもよい。そして、水路に流体（空気、窒素、希ガス、水、オイルなど）を流すことで、スパッタ時にターゲット１００の温度の上昇による放電異常や、部材の変形による成膜室１０１の損傷などを抑制することができる。このとき、バッキングプレート１１０とターゲット１００とをボンディング材を介して密着させると、冷却性能が高まるため好ましい。
なお、ターゲットホルダ１２０とバッキングプレート１１０との間にガスケットを有すると、成膜室１０１内に外部や水路などから不純物が混入しにくくなるため好ましい。
マグネットユニット１３０において、マグネット１３０Ｎとマグネット１３０Ｓとは、それぞれターゲット１００側に異なる極を向けて配置されている。ここでは、マグネット１３０Ｎをターゲット１００側がＮ極となるように配置し、マグネット１３０Ｓをターゲット１００側がＳ極となるように配置する場合について説明する。ただし、マグネットユニット１３０におけるマグネットおよび極の配置は、この配置に限定されるものではない。また、図８（Ａ）の配置に限定されるものでもない。
成膜時、ターゲットホルダ１２０に接続する端子Ｖ１に印加される電位Ｖ１は、例えば、基板ホルダ１７０に接続する端子Ｖ２に印加される電位Ｖ２よりも低い電位である。また、基板ホルダ１７０に接続する端子Ｖ２に印加される電位Ｖ２は、例えば、接地電位である。また、マグネットホルダ１３２に接続する端子Ｖ３に印加される電位Ｖ３は、例えば、接地電位である。なお、端子Ｖ１、端子Ｖ２および端子Ｖ３に印加される電位は上記の電位に限定されない。また、ターゲットホルダ１２０、基板ホルダ１７０、マグネットホルダ１３２の全てに電位が印加されなくても構わない。例えば、基板ホルダ１７０が電気的に浮いていても構わない。なお、図８（Ａ）では、ターゲットホルダ１２０に接続する端子Ｖ１に電位Ｖ１を印加する、いわゆるＤＣスパッタリング法の例を示したが、本発明の一態様は、これに限定されない。例えば、ターゲットホルダ１２０に、周波数が１３．５６ＭＨｚまたは２７．１２ＭＨｚなどの高周波電源を接続する、いわゆるＲＦスパッタリング法を用いても構わない。
また、図８（Ａ）では、バッキングプレート１１０およびターゲットホルダ１２０と、マグネットユニット１３０およびマグネットホルダ１３２と、が電気的に接続されない例を示したが、これに限定されない。例えば、バッキングプレート１１０およびターゲットホルダ１２０と、マグネットユニット１３０およびマグネットホルダ１３２と、が電気的に接続されており、等電位となっていても構わない。
また、得られる酸化物の結晶性をさらに高めるために、基板１６０の温度を高くしても構わない。基板１６０の温度を高くすることで、基板１６０の上面におけるスパッタ粒子のマイグレーションを助長させることができる。したがって、より密度が高く、より結晶性の高い酸化物を成膜することができる。なお、基板１６０の温度は、例えば、１００℃以上４５０℃以下、好ましくは１５０℃以上４００℃以下、さらに好ましくは１７０℃以上３５０℃以下とすればよい。
また、成膜ガス中の酸素分圧が高すぎると、複数種の結晶相を含む酸化物が成膜されやすいため、成膜ガスはアルゴンなどの希ガス（ほかにヘリウム、ネオン、クリプトン、キセノンなど）と酸素との混合ガスを用いると好ましい。例えば、全体に占める酸素の割合を５０体積％未満、好ましくは３３体積％以下、さらに好ましくは２０体積％以下、より好ましくは１５体積％以下とすればよい。
また、ターゲット１００と基板１６０との垂直距離を、１０ｍｍ以上６００ｍｍ以下、好ましくは２０ｍｍ以上４００ｍｍ以下、さらに好ましくは３０ｍｍ以上２００ｍｍ以下、より好ましくは４０ｍｍ以上１００ｍｍ以下とする。ターゲット１００と基板１６０との垂直距離を上述の範囲まで近くすることで、スパッタ粒子が、基板１６０に到達するまでの間におけるエネルギーの低下を抑制できる場合がある。また、ターゲット１００と基板１６０との垂直距離を上述の範囲まで遠くすることで、スパッタ粒子の基板１６０への入射方向を垂直に近づけることができるため、スパッタ粒子の衝突による基板１６０へのダメージを小さくすることができる場合がある。
図９（Ａ）に、図８（Ａ）とは異なる成膜室の例を示す。
図９（Ａ）に示す成膜室１０１は、ターゲットホルダ１２０ａと、ターゲットホルダ１２０ｂと、バッキングプレート１１０ａと、バッキングプレート１１０ｂと、ターゲット１００ａと、ターゲット１００ｂと、マグネットユニット１３０ａと、マグネットユニット１３０ｂと、部材１４２と、基板ホルダ１７０と、を有する。なお、ターゲット１００ａは、バッキングプレート１１０ａ上に配置される。また、バッキングプレート１１０ａは、ターゲットホルダ１２０ａ上に配置される。また、マグネットユニット１３０ａは、バッキングプレート１１０ａを介してターゲット１００ａ下に配置される。また、ターゲット１００ｂは、バッキングプレート１１０ｂ上に配置される。また、バッキングプレート１１０ｂは、ターゲットホルダ１２０ｂ上に配置される。また、マグネットユニット１３０ｂは、バッキングプレート１１０ｂを介してターゲット１００ｂ下に配置される。
マグネットユニット１３０ａは、マグネット１３０Ｎ１と、マグネット１３０Ｎ２と、マグネット１３０Ｓと、マグネットホルダ１３２と、を有する。なお、マグネットユニット１３０ａにおいて、マグネット１３０Ｎ１、マグネット１３０Ｎ２およびマグネット１３０Ｓは、マグネットホルダ１３２上に配置される。また、マグネット１３０Ｎ１およびマグネット１３０Ｎ２は、マグネット１３０Ｓと間隔を空けて配置される。なお、マグネットユニット１３０ｂは、マグネットユニット１３０ａと同様の構造を有する。なお、成膜室１０１に基板１６０を搬入する場合、基板１６０は基板ホルダ１７０上に配置される。
ターゲット１００ａ、バッキングプレート１１０ａおよびターゲットホルダ１２０ａと、ターゲット１００ｂ、バッキングプレート１１０ｂおよびターゲットホルダ１２０ｂと、は部材１４２によって離間されている。なお、部材１４２は絶縁体であることが好ましい。ただし、部材１４２が導電体または半導体であっても構わない。また、部材１４２が、導電体または半導体の表面を絶縁体で覆ったものであっても構わない。
ターゲットホルダ１２０ａとバッキングプレート１１０ａとは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ１２０ａは、バッキングプレート１１０ａを介してターゲット１００ａを支持する機能を有する。また、ターゲットホルダ１２０ｂとバッキングプレート１１０ｂとは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ１２０ｂは、バッキングプレート１１０ｂを介してターゲット１００ｂを支持する機能を有する。
バッキングプレート１１０ａは、ターゲット１００ａを固定する機能を有する。また、バッキングプレート１１０ｂは、ターゲット１００ｂを固定する機能を有する。
図９（Ａ）に、マグネットユニット１３０ａによって形成される磁力線１８０ａおよび磁力線１８０ｂを示す。
磁力線１８０ａは、ターゲット１００ａの上面近傍における水平磁場を形成する磁力線の一つである。ターゲット１００ａの上面近傍は、例えば、ターゲット１００ａから垂直距離が０ｍｍ以上１０ｍｍ以下、特に０ｍｍ以上５ｍｍ以下の領域である。
磁力線１８０ｂは、マグネットユニット１３０ａの上面から、垂直距離ｄにおける水平磁場を形成する磁力線の一つである。垂直距離ｄは、例えば、０ｍｍ以上２０ｍｍ以下または５ｍｍ以上１５ｍｍ以下である。
このとき、強力なマグネット１３０Ｎ１、マグネット１３０Ｎ２および強力なマグネット１３０Ｓを用いることで、基板１６０の上面近傍においても強い磁場を発生させることができる。具体的には、基板１６０の上面における水平磁場の強度を１０Ｇ以上１００Ｇ以下、好ましくは１５Ｇ以上６０Ｇ以下、さらに好ましくは２０Ｇ以上４０Ｇ以下とすることができる。
成膜室１０１における磁場の強度を上述の範囲とすることで、密度が高く、結晶性の高い酸化物を成膜することができる。また、得られる酸化物は、複数種の結晶相を含むことが少なく、ほとんど単一の結晶相を含む酸化物となる。
なお、マグネットユニット１３０ｂもマグネットユニット１３０ａと同様の磁力線が形成される。
図９（Ｂ）に、マグネットユニット１３０ａおよびマグネットユニット１３０ｂの上面図を示す。マグネットユニット１３０ａは、長方形または略長方形のマグネット１３０Ｎ１と、長方形または略長方形のマグネット１３０Ｎ２と、長方形または略長方形のマグネット１３０Ｓと、がマグネットホルダ１３２に固定されていることわかる。そして、マグネットユニット１３０ａを、図９（Ｂ）に示すように左右に揺動させることができる。例えば、マグネットユニット１３０ａを、０．１Ｈｚ以上１ｋＨｚ以下のビートで揺動させればよい。
したがって、ターゲット１００ａ上の磁場の強い領域は、マグネットユニット１３０ａの揺動とともに変化する。磁場の強い領域は高密度プラズマ領域となるため、その近傍においてターゲット１００ａのスパッタリング現象が起こりやすい。例えば、磁場の強い領域が特定の箇所となる場合、ターゲット１００ａの特定の領域のみが使用されることになる。一方、図９（Ｂ）に示すようにマグネットユニット１３０ａを揺動させることで、ターゲット１００ａと基板１６０との間に、プラズマ１４０が生じるため、ターゲット１００ａを均一に使用することができる。また、マグネットユニット１３０ａを揺動させることによって、均一な厚さ、質を有する膜を成膜することができる。
また、マグネットユニット１３０ａを揺動させることにより、基板１６０の上面における磁力線の状態も変化させることができる。これは、マグネットユニット１３０ｂにおいても同様である。
なお、ここではマグネットユニット１３０ａおよびマグネットユニット１３０ｂを揺動させる例を示したが、本発明の一態様はこれに限定されるものではない。例えば、マグネットユニット１３０ａおよびマグネットユニット１３０ｂを回転させても構わない。例えば、マグネットユニット１３０ａおよびマグネットユニット１３０ｂを、０．１Ｈｚ以上１ｋＨｚ以下のビートで回転させればよい。または、ターゲット１００を回転または移動させても構わない。例えば、ターゲット１００を、０．１Ｈｚ以上１ｋＨｚ以下のビートで回転または揺動させればよい。または、基板１６０を回転させることで、相対的に基板１６０の上面における磁力線の状態を変化させることができる。または、これらを組み合わせても構わない。
成膜室１０１は、バッキングプレート１１０ａおよびバッキングプレート１１０ｂの内部または下部などに水路を有してもよい。そして、水路に流体（空気、窒素、希ガス、水、オイルなど）を流すことで、スパッタ時にターゲット１００ａおよびターゲット１００ｂの温度の上昇による放電異常や、部材の変形による成膜室１０１の損傷などを抑制することができる。このとき、バッキングプレート１１０ａとターゲット１００ａとをボンディング材を介して密着させると、冷却性能が高まるため好ましい。また、バッキングプレート１１０ｂとターゲット１００ｂとをボンディング材を介して密着させると、冷却性能が高まるため好ましい。
なお、ターゲットホルダ１２０ａとバッキングプレート１１０ａとの間にガスケットを有すると、成膜室１０１内に外部や水路などから不純物が混入しにくくなるため好ましい。また、ターゲットホルダ１２０ｂとバッキングプレート１１０ｂとの間にガスケットを有すると、成膜室１０１内に外部や水路などから不純物が混入しにくくなるため好ましい。
マグネットユニット１３０ａにおいて、マグネット１３０Ｎ１およびマグネット１３０Ｎ２とマグネット１３０Ｓとはそれぞれターゲット１００ａ側に異なる極を向けて配置されている。ここでは、マグネット１３０Ｎ１およびマグネット１３０Ｎ２をターゲット１００ａ側がＮ極となるように配置し、マグネット１３０Ｓをターゲット１００ａ側がＳ極となるように配置する場合について説明する。ただし、マグネットユニット１３０ａにおけるマグネットおよび極の配置は、この配置に限定されるものではない。また、図９（Ａ）の配置に限定されるものでもない。これは、マグネットユニット１０３ｂについても同様である。
成膜時、ターゲットホルダ１２０ａに接続する端子Ｖ１と、ターゲットホルダ１２０ｂに接続する端子Ｖ４と、の間で、交互に高低が入れ替わる電位を印加すればよい。また、基板ホルダ１７０に接続する端子Ｖ２に印加される電位Ｖ２は、例えば、接地電位である。また、マグネットホルダ１３２に接続する端子Ｖ３に印加される電位Ｖ３は、例えば、接地電位である。なお、端子Ｖ１、端子Ｖ２、端子Ｖ３および端子Ｖ４に印加される電位は上記の電位に限定されない。また、ターゲットホルダ１２０ａ、ターゲットホルダ１２０ｂ、基板ホルダ１７０、マグネットホルダ１３２の全てに電位が印加されなくても構わない。例えば、基板ホルダ１７０が電気的に浮いていても構わない。なお、図９（Ａ）では、ターゲットホルダ１２０ａに接続する端子Ｖ１と、ターゲットホルダ１２０ｂに接続する端子Ｖ４と、の間で、交互に高低が入れ替わる電位を印加する、いわゆるＡＣスパッタリング法の例を示したが、本発明の一態様は、これに限定されない。
また、図９（Ａ）では、バッキングプレート１１０ａおよびターゲットホルダ１２０ａと、マグネットユニット１３０ａおよびマグネットホルダ１３２と、は電気的に接続されない例を示したが、これに限定されない。例えば、バッキングプレート１１０ａおよびターゲットホルダ１２０ａと、マグネットユニット１３０ａおよびマグネットホルダ１３２と、が電気的に接続されており、等電位となっていても構わない。また、バッキングプレート１１０ｂおよびターゲットホルダ１２０ｂと、マグネットユニット１３０ｂおよびマグネットホルダ１３２と、は電気的に接続されない例を示したが、これに限定されない。例えば、バッキングプレート１１０ｂおよびターゲットホルダ１２０ｂと、マグネットユニット１３０ｂおよびマグネットホルダ１３２と、が電気的に接続されており、等電位となっていても構わない。
また、得られる酸化物の結晶性をさらに高めるために、基板１６０の温度を高くしても構わない。基板１６０の温度を高くすることで、基板１６０の上面におけるスパッタ粒子のマイグレーションを助長させることができる。したがって、より密度が高く、より結晶性の高い酸化物を成膜することができる。なお、基板１６０の温度は、例えば、１００℃以上４５０℃以下、好ましくは１５０℃以上４００℃以下、さらに好ましくは１７０℃以上３５０℃以下とすればよい。
また、成膜ガス中の酸素分圧が高すぎると、複数種の結晶相を含む酸化物が成膜されやすいため、成膜ガスはアルゴンなどの希ガス（ほかにヘリウム、ネオン、クリプトン、キセノンなど）と酸素との混合ガスを用いると好ましい。例えば、全体に占める酸素の割合を５０体積％未満、好ましくは３３体積％以下、さらに好ましくは２０体積％以下、より好ましくは１５体積％以下とすればよい。
また、ターゲット１００ａと基板１６０との垂直距離を、１０ｍｍ以上６００ｍｍ以下、好ましくは２０ｍｍ以上４００ｍｍ以下、さらに好ましくは３０ｍｍ以上２００ｍｍ以下、より好ましくは４０ｍｍ以上１００ｍｍ以下とする。ターゲット１００ａと基板１６０との垂直距離を上述の範囲まで近くすることで、スパッタ粒子が、基板１６０に到達するまでの間におけるエネルギーの低下を抑制できる場合がある。また、ターゲット１００ａと基板１６０との垂直距離を上述の範囲まで遠くすることで、スパッタ粒子の基板１６０への入射方向を垂直に近づけることができるため、スパッタ粒子の衝突による基板１６０へのダメージを小さくすることができる場合がある。
また、ターゲット１００ｂと基板１６０との垂直距離を、１０ｍｍ以上６００ｍｍ以下、好ましくは２０ｍｍ以上４００ｍｍ以下、さらに好ましくは３０ｍｍ以上２００ｍｍ以下、より好ましくは４０ｍｍ以上１００ｍｍ以下とする。ターゲット１００ｂと基板１６０との垂直距離を上述の範囲まで近くすることで、スパッタ粒子が、基板１６０に到達するまでの間におけるエネルギーの低下を抑制できる場合がある。また、ターゲット１００ｂと基板１６０との垂直距離を上述の範囲まで遠くすることで、スパッタ粒子の基板１６０への入射方向を垂直に近づけることができるため、スパッタ粒子の衝突による基板１６０へのダメージを小さくすることができる場合がある。
図１０（Ａ）に、図８（Ａ）および図９（Ａ）とは異なる成膜室の断面図の例を示す。図１０（Ａ）は、対向ターゲット式スパッタリング装置である。
図１０（Ａ）は、スパッタリング装置における成膜室の断面模式図である。図１０（Ａ）に示す成膜室は、ターゲット１００ａおよびターゲット１００ｂと、ターゲット１００ａおよびターゲット１００ｂをそれぞれ保持するバッキングプレート１１０ａおよびバッキングプレート１１０ｂと、バッキングプレート１１０ａおよびバッキングプレート１１０ｂを介してターゲット１００ａおよびターゲット１００ｂの背面にそれぞれ配置されるマグネットユニット１３０ａおよびマグネットユニット１３０ｂと、を有する。また、基板ホルダ１７０は、ターゲット１００ａおよびターゲット１００ｂの間に配置される。なお、成膜室に基板１６０を入れる場合、基板１６０は基板ホルダ１７０によって固定される。
また、図１０（Ａ）に示すように、バッキングプレート１１０ａおよびバッキングプレート１１０ｂには、電位を印加するための電源１９０および電源１９１が接続されている。バッキングプレート１１０ａに接続する電源１９０と、バッキングプレート１１０ｂに接続する電源１９１と、の間で、交互に電位の高低が入れ替わる電位を印加する、いわゆるＡＣ電源を用いると好ましい。また、図１０（Ａ）に示す電源１９０および電源１９１はＡＣ電源を用いた例を示しているが、これに限られない。例えば、電源１９０および電源１９１としてＲＦ電源、ＤＣ電源などを用いてもよい。または、電源１９０と電源１９１とで、異なる種類の電源を用いてもよい。
また、基板ホルダ１７０はＧＮＤに接続されていることが好ましい。また、基板ホルダ１７０はフローティングの状態であってもよい。
図１０（Ｂ）および図１０（Ｃ）は、図１０（Ａ）の一点鎖線Ａ−Ｂ間におけるプラズマ１４０の電位分布を示している。図１０（Ｂ）に示す電位分布は、バッキングプレート１１０ａに高電位を印加し、バッキングプレート１１０ｂに低電位を印加した状態を示す。即ち、ターゲット１００ｂに向けて陽イオンが加速される。図１０（Ｃ）に示す電位分布は、バッキングプレート１１０ａに低電位を印加し、バッキングプレート１１０ｂに高電位を印加した状態を示す。即ち、ターゲット１００ａに向けて陽イオンが加速される。図１０（Ｂ）と、図１０（Ｃ）と、の状態を交互に入れ替わるようにして成膜することができる。
また、基板１６０の表面に、プラズマ１４０が十分到達している状態で成膜することが好ましい。例えば、図１０（Ａ）に示すように、基板ホルダ１７０および基板１６０がプラズマ１４０中に配置された状態が好ましい。特にプラズマ１４０中における陽光柱の領域に、基板ホルダ１７０および基板１６０が入るように配置することが好ましい。プラズマ１４０中の陽光柱の領域は、図１０（Ｂ）および図１０（Ｃ）に示す電位分布において、電位分布の勾配が小さい領域である。つまり、図１０（Ａ）に示すように、プラズマ１４０における陽光柱の領域に基板１６０を配置することによって、プラズマ１４０下の強電界部に基板１６０が曝されないため、基板１６０はプラズマ１４０による損傷が少なく、欠陥を低減することができる。
また、図１０（Ａ）に示すように、基板ホルダ１７０および基板１６０がプラズマ１４０中に配置された状態で成膜することにより、ターゲット１００ａおよびターゲット１００ｂの使用効率が高くなるため好ましい。
図１０（Ａ）に示すように、基板ホルダ１７０と、ターゲット１００ａと、の水平距離をＬ１とし、基板ホルダ１７０と、ターゲット１００ｂと、の水平距離をＬ２とする。Ｌ１およびＬ２の長さは、同等の長さであることが好ましい。また、上述したように、基板１６０がプラズマ１４０の陽光柱の領域に入るように、Ｌ１およびＬ２の距離を適宜調節することが好ましい。例えば、Ｌ１およびＬ２は、それぞれ１０ｍｍ以上２００ｍｍ以下とすればよい。
図１０（Ａ）に示す構成は、ターゲット１００ａとターゲット１００ｂとが平行に向かい合って配置されている。また、マグネットユニット１３０ａとマグネットユニット１３０ｂとが、マグネットの異なる極を向かい合わせるように配置されている。このとき、磁力線は、マグネットユニット１３０ｂからマグネットユニット１３０ａに向かう。そのため、成膜時には、マグネットユニット１３０ａとマグネットユニット１３０ｂとで形成される磁場にプラズマ１４０が閉じ込められる。基板ホルダ１７０および基板１６０は、ターゲット１００ａとターゲット１００ｂとが向かい合っている間の領域（ターゲット間領域ともいう。）に配置される。なお、図１０（Ａ）では、ターゲット１００ａとターゲット１００ｂとが向かい合う方向に平行に基板ホルダ１７０および基板１６０を配置しているが、傾けて配置してもよい。例えば、基板ホルダ１７０および基板１６０を３０°以上６０°以下（代表的には４５°）傾けることによって、成膜時に基板１６０に垂直入射するスパッタ粒子の割合を高くすることができる。
図１１に示す構成は、ターゲット１００ａとターゲット１００ｂとが平行ではなく、傾いた状態で向かい合って配置されている点が図１０（Ａ）に示した構成と異なる。よって、ターゲットの配置以外については、図１０（Ａ）の説明を参照する。また、マグネットユニット１３０ａとマグネットユニット１３０ｂとがマグネットの異なる極が向かい合うように配置されている。基板ホルダ１７０および基板１６０は、ターゲット間領域に配置される。ターゲット１００ａおよびターゲット１００ｂを、図１１に示すような配置とすることで、基板１６０に到達するスパッタ粒子の割合が高くなるため、堆積速度を高くすることができる。
また、図１０（Ａ）では、基板ホルダ１７０および基板１６０がプラズマ１４０中に配置された状態を示したが、これに限られない。例えば図１２に示すように、基板ホルダ１７０および基板１６０が、プラズマ１４０の外側に配置されていてもよい。基板１６０がプラズマ１４０の高電界領域に曝されないことによって、プラズマ１４０による損傷を低減させることができる。ただし、プラズマ１４０から基板１６０を離すほど、ターゲット１００ａおよびターゲット１００ｂの使用効率が低くなってしまう。また、基板ホルダ１７０の位置は、図１２に示すように可変とする構成が好ましい。
また、基板ホルダ１７０は、ターゲット間領域の上側に配置されるが、下側に配置されても構わない。また、下側および上側に配置されても構わない。下側および上側に基板ホルダ１７０を配置することにより、二以上の基板を同時に成膜することができるため、生産性を高めることができる。なお、ターゲット１００ａとターゲット１００ｂとが向かい合う領域の上側または／および下側を、ターゲット１００ａとターゲット１００ｂとが向かい合う領域の側方と言い換えることができる。
対向ターゲット式スパッタリング装置は、高真空であってもプラズマを安定に生成することができる。例えば、０．００５Ｐａ以上０．０９Ｐａ以下でも成膜が可能である。そのため、成膜時に混入する不純物の濃度を低減することができる。
対向ターゲット式スパッタリング装置を用いることによって、高真空での成膜が可能となるため、またプラズマによる損傷の少ない成膜が可能となるため、基板１６０の温度が低い場合でも結晶性の高い膜を成膜することができる。例えば、基板１６０の温度が、１０℃以上１００℃未満であっても結晶性の高い膜を成膜することができる。
図１３（Ａ）に、対向ターゲット式スパッタリング装置の別の例を示す。
図１３（Ａ）は、対向ターゲット式スパッタリング装置における成膜室の断面模式図である。図１０（Ａ）に示す成膜室とは異なり、ターゲットシールド１２２およびターゲットシールド１２３が設けられている。また、バッキングプレート１１０ａおよびバッキングプレート１１０ｂと接続する電源１９１を有する。
また、図１３（Ａ）に示すように、ターゲットシールド１２２およびターゲットシールド１２３は、ＧＮＤに接続されている。つまり、電源１９１の電位が与えられたバッキングプレート１１０ａおよびバッキングプレート１１０ｂと、ＧＮＤが与えられたターゲットシールド１２２およびターゲットシールド１２３と、の間に印加される電位差によって、プラズマ１４０が形成される。
また、基板１６０の表面に、プラズマ１４０が十分到達している状態で成膜することが好ましい。例えば、図１３（Ａ）に示すように、基板ホルダ１７０および基板１６０がプラズマ１４０中に配置された状態が好ましい。特にプラズマ１４０中における陽光柱の領域に、基板ホルダ１７０および基板１６０が入るように配置することが好ましい。プラズマ中の陽光柱の領域は、電位分布の勾配が小さい領域である。つまり、図１３（Ａ）に示すように、プラズマ１４０における陽光柱の領域に基板１６０を配置することによって、プラズマ１４０下の強電界部に基板が曝されないため、基板１６０はプラズマ１４０による損傷が少なく、良好な膜質の酸化物を得ることができる。
また、図１３（Ａ）に示すように基板ホルダ１７０および基板１６０がプラズマ１４０中に配置された状態で成膜することにより、ターゲット１００ａおよびターゲット１００ｂの使用効率が高くなるため好ましい。
また、図１３（Ａ）に示すように、基板ホルダ１７０と、ターゲット１００ａと、の水平距離をＬ１とし、基板ホルダ１７０と、ターゲット１００ｂと、の水平距離をＬ２とする。Ｌ１およびＬ２の長さは、それぞれ基板１６０のサイズと同等の長さであることが好ましい。また、上述したように、基板１６０がプラズマ１４０の陽光柱の領域に入るように、Ｌ１およびＬ２の距離を適宜調節することが好ましい。
また、図１３（Ａ）では、基板ホルダ１７０および基板１６０がプラズマ１４０中に配置された状態を示したが、これに限られない。例えば図１３（Ｂ）に示すように、基板ホルダ１７０および基板１６０が、プラズマ１４０の外側に配置されていてもよい。基板１６０がプラズマ１４０の高電界領域に曝されないことによって、プラズマ１４０による損傷を低減させることができる。ただし、プラズマ１４０から基板１６０を離すほど、ターゲット１００ａおよびターゲット１００ｂの使用効率が低くなってしまう。また、基板ホルダ１７０の位置は、図１３（Ｂ）に示すように可変とする構成が好ましい。
また、図１３（Ｂ）に示すように、基板ホルダ１７０は、ターゲット１００ａとターゲット１００ｂとが向かい合う領域の上側に配置されるが、下側に配置されても構わない。また、下側および上側に配置されても構わない。下側および上側に基板ホルダ１７０を配置することにより、二以上の基板を同時に成膜することができるため、生産性を高めることができる。
以上に示した対向ターゲット式スパッタリング装置は、プラズマがターゲット間の磁場に閉じこめられるため、基板へのプラズマダメージを低減することができる。また、ターゲットの傾きによって、基板へのスパッタ粒子の入射角度を浅くすることができるため、堆積される膜の段差被覆性を高めることができる。また、高真空における成膜が可能であるため、膜に混入する不純物の濃度を低減することができる。
なお、成膜室に、平行平板型スパッタリング装置、イオンビームスパッタリング装置を適用しても構わない。
＜成膜装置＞
以下では、本発明の一態様に係るスパッタリング用ターゲットを設置することが可能な成膜室を有する成膜装置について説明する。
まずは、成膜時などに膜中に不純物の混入が少ない成膜装置の構成について図１４および図１５を用いて説明する。
図１４は、枚葉式マルチチャンバーの成膜装置２７００の上面図を模式的に示している。成膜装置２７００は、基板を収容するカセットポート２７６１と、基板のアライメントを行うアライメントポート２７６２と、を備える大気側基板供給室２７０１と、大気側基板供給室２７０１から、基板を搬送する大気側基板搬送室２７０２と、基板の搬入を行い、かつ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室２７０３ａと、基板の搬出を行い、かつ室内の圧力を減圧から大気圧、または大気圧から減圧へ切り替えるアンロードロック室２７０３ｂと、真空中の基板の搬送を行う搬送室２７０４と、基板の加熱を行う基板加熱室２７０５と、ターゲットが配置され成膜を行う成膜室２７０６ａ、成膜室２７０６ｂおよび成膜室２７０６ｃと、を有する。なお、成膜室２７０６ａ、成膜室２７０６ｂおよび成膜室２７０６ｃは、上述した成膜室の構成を参酌することができる。
また、大気側基板搬送室２７０２は、ロードロック室２７０３ａおよびアンロードロック室２７０３ｂと接続され、ロードロック室２７０３ａおよびアンロードロック室２７０３ｂは、搬送室２７０４と接続され、搬送室２７０４は、基板加熱室２７０５、成膜室２７０６ａ、成膜室２７０６ｂおよび成膜室２７０６ｃと接続する。
なお、各室の接続部にはゲートバルブ２７６４が設けられており、大気側基板供給室２７０１と、大気側基板搬送室２７０２を除き、各室を独立して真空状態に保持することができる。また、大気側基板搬送室２７０２および搬送室２７０４は、搬送ロボット２７６３を有し、基板を搬送することができる。
また、基板加熱室２７０５は、プラズマ処理室を兼ねると好ましい。成膜装置２７００は、処理と処理の間で基板を大気暴露することなく搬送することが可能なため、基板に不純物が吸着することを抑制できる。また、成膜や熱処理などの順番を自由に構築することができる。なお、搬送室、成膜室、ロードロック室、アンロードロック室および基板加熱室は、上述の数に限定されず、設置スペースやプロセス条件に合わせて、適宜最適な数を設けることができる。
次に、図１４に示す成膜装置２７００の一点鎖線Ｘ１−Ｘ２、一点鎖線Ｙ１−Ｙ２、および一点鎖線Ｙ２−Ｙ３に相当する断面を図１５に示す。
図１５（Ａ）は、基板加熱室２７０５と、搬送室２７０４の断面を示しており、基板加熱室２７０５は、基板を収容することができる複数の加熱ステージ２７６５を有している。なお、基板加熱室２７０５は、バルブを介して真空ポンプ２７７０と接続されている。真空ポンプ２７７０としては、例えば、ドライポンプ、およびメカニカルブースターポンプ等を用いることができる。
また、基板加熱室２７０５に用いることのできる加熱機構としては、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。
また、基板加熱室２７０５は、マスフローコントローラ２７８０を介して、精製機２７８１と接続される。なお、マスフローコントローラ２７８０および精製機２７８１は、ガス種の数だけ設けられるが、理解を容易にするため一つのみを示す。基板加熱室２７０５に導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を用いる。
搬送室２７０４は、搬送ロボット２７６３を有している。搬送ロボット２７６３は、各室へ基板を搬送することができる。また、搬送室２７０４は、バルブを介して真空ポンプ２７７０と、クライオポンプ２７７１と、接続されている。このような構成とすることで、搬送室２７０４は、大気圧から低真空または中真空（０．１から数百Ｐａ程度）まで真空ポンプ２７７０を用いて排気され、バルブを切り替えて中真空から高真空または超高真空（０．１Ｐａから１×１０−７Ｐａ）まではクライオポンプ２７７１を用いて排気される。
また、例えば、クライオポンプ２７７１は、搬送室２７０４に対して２台以上並列に接続してもよい。このような構成とすることで、１台のクライオポンプがリジェネ中であっても、残りのクライオポンプを使って排気することが可能となる。なお、上述したリジェネとは、クライオポンプ内にため込まれた分子（または原子）を放出する処理をいう。クライオポンプは、分子（または原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネが行われる。
図１５（Ｂ）は、成膜室２７０６ｂと、搬送室２７０４と、ロードロック室２７０３ａの断面を示している。
ここで、図１５（Ｂ）を用いて、成膜室（スパッタリング室）の詳細について説明する。図１５（Ｂ）に示す成膜室２７０６ｂは、ターゲット２７６６ａと、ターゲット２７６６ｂと、ターゲットシールド２７６７ａと、ターゲットシールド２７６７ｂと、マグネットユニット２７９０ａと、マグネットユニット２７９０ｂと、基板ホルダ２７６８と、電源２７９１と、を有する。図示しないが、ターゲット２７６６ａおよびターゲット２７６６ｂは、それぞれバッキングプレートを介してターゲットホルダに固定される。また、ターゲット２７６６ａおよびターゲット２７６６ｂには、電源２７９１が電気的に接続されている。マグネットユニット２７９０ａおよびマグネットユニット２７９０ｂは、それぞれターゲット２７６６ａおよびターゲット２７６６ｂの背面に配置される。ターゲットシールド２７６７ａおよびターゲットシールド２７６７ｂは、それぞれターゲット２７６６ａおよびターゲット２７６６ｂの端部を囲うように配置される。なお、ここでは基板ホルダ２７６８には、基板２７６９が支持されている。基板ホルダ２７６８は、可変部材２７８４を介して成膜室２７０６ｂに固定される。可変部材２７８４によって、ターゲット２７６６ａとターゲット２７６６ｂとの間の領域（ターゲット間領域ともいう。）まで基板ホルダ２７６８を移動させることができる。例えば、基板２７６９を支持した基板ホルダ２７６８をターゲット間領域に配置することによって、プラズマによる損傷を低減できる場合がある。また、基板ホルダ２７６８は、図示しないが、基板２７６９を保持する基板保持機構や、基板２７６９を背面から加熱するヒーター等を備えていてもよい。
また、ターゲットシールド２７６７によって、ターゲット２７６６からスパッタリングされる粒子が不要な領域に堆積することを抑制できる。ターゲットシールド２７６７は、累積されたスパッタ粒子が剥離しないように、加工することが望ましい。例えば、表面粗さを増加させるブラスト処理を行う、またはターゲットシールド２７６７の表面に凹凸を設けてもよい。
また、成膜室２７０６ｂは、ガス加熱機構２７８２を介してマスフローコントローラ２７８０と接続され、ガス加熱機構２７８２はマスフローコントローラ２７８０を介して精製機２７８１と接続される。ガス加熱機構２７８２により、成膜室２７０６ｂに導入されるガスを４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下に加熱することができる。なお、ガス加熱機構２７８２、マスフローコントローラ２７８０、および精製機２７８１は、ガス種の数だけ設けられるが、理解を容易にするため一つのみを示す。成膜室２７０６ｂに導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を用いる。
なお、ガスの導入口の直前に精製機を設ける場合、精製機から成膜室２７０６ｂまでの配管の長さを１０ｍ以下、好ましくは５ｍ以下、さらに好ましくは１ｍ以下とする。配管の長さを１０ｍ以下、５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。さらに、ガスの配管には、フッ化鉄、酸化アルミニウム、酸化クロムなどで内部が被覆された金属配管を用いるとよい。前述の配管は、例えばＳＵＳ３１６Ｌ−ＥＰ配管と比べ、不純物を含むガスの放出量が少なく、ガスへの不純物の入り込みを低減できる。また、配管の継手には、高性能超小型メタルガスケット継手（ＵＰＧ継手）を用いるとよい。また、配管を全て金属で構成することで、樹脂等を用いた場合と比べ、生じる放出ガスおよび外部リークの影響を低減できて好ましい。
また、成膜室２７０６ｂは、バルブを介してターボ分子ポンプ２７７２および真空ポンプ２７７０と接続される。
また、成膜室２７０６ｂは、クライオトラップ２７５１が設けられる。
クライオトラップ２７５１は、水などの比較的融点の高い分子（または原子）を吸着することができる機構である。ターボ分子ポンプ２７７２は大きいサイズの分子（または原子）を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低い。そこで、水などに対する排気能力を高めるため、クライオトラップ２７５１が成膜室２７０６ｂに接続された構成としている。クライオトラップ２７５１の冷凍機の温度は１００Ｋ以下、好ましくは８０Ｋ以下とする。また、クライオトラップ２７５１が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下とすればよい。なお、クライオトラップに替えて、チタンサブリメーションポンプを用いることで、さらに高真空とすることができる場合がある。また、クライオポンプやターボ分子ポンプに替えてイオンポンプを用いることでもさらに高真空とすることができる場合がある。
なお、成膜室２７０６ｂの排気方法は、これに限定されず、先の搬送室２７０４に示す排気方法（クライオポンプと真空ポンプとの排気方法）と同様の構成としてもよい。もちろん、搬送室２７０４の排気方法を成膜室２７０６ｂと同様の構成（ターボ分子ポンプと真空ポンプとの排気方法）としてもよい。
なお、上述した搬送室２７０４、基板加熱室２７０５、および成膜室２７０６ｂの背圧（全圧）、ならびに各気体分子（原子）の分圧は、以下の通りとすると好ましい。とくに、形成される膜中に不純物が混入され得る可能性があるので、成膜室２７０６ｂの背圧、ならびに各気体分子（原子）の分圧には注意する必要がある。
上述した各室の背圧（全圧）は、１×１０−４Ｐａ以下、好ましくは３×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下である。上述した各室の質量電荷比（ｍ／ｚ）が１８である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。また、上述した各室のｍ／ｚが２８である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。また、上述した各室のｍ／ｚが４４である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。
なお、真空チャンバー内の全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ ＣＧＭ−０５１を用いればよい。
また、上述した搬送室２７０４、基板加熱室２７０５、および成膜室２７０６ｂは、外部リークまたは内部リークが少ない構成とすることが望ましい。
例えば、上述した搬送室２７０４、基板加熱室２７０５、および成膜室２７０６ｂのリークレートは、３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０−７Ｐａ・ｍ３／ｓ以下、好ましくは３×１０−８Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが４４である気体分子（原子）のリークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧から導出すればよい。
リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴やシール不良などによって真空系外から気体が流入することである。内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要がある。
例えば、成膜室２７０６ｂの開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属の不動態を用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され、内部リークを低減することができる。
また、成膜装置２７００を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の部材を鉄、クロムおよびニッケルなどを含む合金に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。
または、前述の成膜装置２７００の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆してもよい。
成膜装置２７００の部材は、極力金属のみで構成することが好ましく、例えば石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。
成膜室に存在する吸着物は、内壁などに吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないものの、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを成膜室に導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。ここで不活性ガスとして希ガスを用いると好ましい。また、成膜する膜種によっては不活性ガスの代わりに酸素などを用いても構わない。例えば、酸化物を成膜する場合は、主成分である酸素を用いた方が好ましい場合もある。なお、ベーキングは、ランプを用いて行うと好ましい。
または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで成膜室内の圧力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱したガスの導入により成膜室内の吸着物を脱離させることができ、成膜室内に存在する不純物を低減することができる。なお、この処理は２回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である。具体的には、温度が４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下である不活性ガスまたは酸素などを導入することで成膜室内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以下、好ましくは５分以上１２０分以下とすればよい。その後、成膜室を５分以上３００分以下、好ましくは１０分以上１２０分以下の期間排気する。
また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない基板が好ましい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。なお、ダミー成膜はベーキングと同時に行ってもよい。
次に、図１５（Ｂ）に示す搬送室２７０４、およびロードロック室２７０３ａと、図１５（Ｃ）に示す大気側基板搬送室２７０２、および大気側基板供給室２７０１の詳細について以下説明を行う。なお、図１５（Ｃ）は、大気側基板搬送室２７０２、および大気側基板供給室２７０１の断面を示している。
図１５（Ｂ）に示す搬送室２７０４については、図１５（Ａ）に示す搬送室２７０４の記載を参照する。
ロードロック室２７０３ａは、基板受け渡しステージ２７５２を有する。ロードロック室２７０３ａは、減圧状態から大気まで圧力を上昇させ、ロードロック室２７０３ａの圧力が大気圧になった時に、大気側基板搬送室２７０２に設けられている搬送ロボット２７６３から基板受け渡しステージ２７５２に基板を受け取る。その後、ロードロック室２７０３ａを真空引きし、減圧状態としたのち、搬送室２７０４に設けられている搬送ロボット２７６３が基板受け渡しステージ２７５２から基板を受け取る。
また、ロードロック室２７０３ａは、バルブを介して真空ポンプ２７７０、およびクライオポンプ２７７１と接続されている。真空ポンプ２７７０、およびクライオポンプ２７７１の排気系の接続方法は、搬送室２７０４の接続方法を参考とすることで接続できるため、ここでの説明は省略する。なお、図１４に示すアンロードロック室２７０３ｂは、ロードロック室２７０３ａと同様の構成とすることができる。
大気側基板搬送室２７０２は、搬送ロボット２７６３を有する。搬送ロボット２７６３により、カセットポート２７６１とロードロック室２７０３ａとの基板の受け渡しを行うことができる。また、大気側基板搬送室２７０２、および大気側基板供給室２７０１の上方にＨＥＰＡフィルタ（Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｐａｒｔｉｃｕｌａｔｅ Ａｉｒ Ｆｉｌｔｅｒ）等のゴミまたはパーティクルを清浄化するための機構を設けてもよい。
大気側基板供給室２７０１は、複数のカセットポート２７６１を有する。カセットポート２７６１は、複数の基板を収容することができる。
ターゲットは、表面温度が１００℃以下、好ましくは５０℃以下、さらに好ましくは室温程度（代表的には２５℃）とする。大面積の基板に対応するスパッタリング装置では大面積のターゲットを用いることが多い。ところが、大面積に対応した大きさのターゲットをつなぎ目なく作製することは困難である。現実には複数のターゲットをなるべく隙間のないように並べて大きな形状としているが、どうしても僅かな隙間が生じてしまう。こうした僅かな隙間から、ターゲットの表面温度が高まることで亜鉛などが揮発し、徐々に隙間が広がっていくことがある。隙間が広がると、バッキングプレートや、バッキングプレートとターゲットとの接合に用いているボンディング材の金属がスパッタリングされることがあり、不純物濃度を高める要因となる。したがって、ターゲットは、十分に冷却されていることが好ましい。
具体的には、バッキングプレートとして、高い導電性および高い放熱性を有する金属（具体的には銅）を用いる。また、バッキングプレート内に水路を形成し、水路に十分な量の冷却水を流すことで、効率的にターゲットを冷却できる。
なお、ターゲットが亜鉛を含む場合、酸素ガス雰囲気で成膜することにより、プラズマダメージが軽減され、亜鉛の揮発が起こりにくい酸化物半導体を得ることができる。
上述した成膜装置を用いることで、水素濃度が、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を成膜することができる。
また、窒素濃度が、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を成膜することができる。
また、炭素濃度が、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を成膜することができる。
不純物および酸素欠損の少ない酸化物半導体は、キャリア密度の低い酸化物半導体である。具体的には、キャリア密度を８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。特に、ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する実質的に高純度真性な酸化物半導体であるといえる。
また、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）およびｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下である酸化物半導体を成膜することができる。
以上の成膜装置を用いることで、酸化物半導体への不純物の混入を抑制できる。さらには、以上の成膜装置を用いて、酸化物半導体に接する膜を成膜することで、酸化物半導体に接する膜から酸化物半導体へ不純物が混入することを抑制できる。
＜酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認されない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
また、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。例えば、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆を有し、かつ後述するように不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
このように、不安定であることを定義の一とする非晶質酸化物半導体は、例えば、トランジスタのチャネル形成領域になり得たとしても、製品としての実用性に耐えない可能性がある。これは、ａ−ｌｉｋｅ ＯＳについても同様である。したがって、製品に用いる場合、非晶質酸化物半導体およびａ−ｌｉｋｅ ＯＳの成分は少ない、または存在しないことが好ましい。
また、単結晶酸化物半導体は、高い結晶性を有するものの、形成に高いプロセス温度を要するため、生産性を考慮すると実用的でない可能性がある。また、多結晶酸化物半導体は、結晶粒内の結晶性は高いものの、結晶粒界を有するため、ばらつきなどが生じやすい可能性がある。
一方、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳは、高い安定性を有し、かつ上述した成膜方法によって基板温度５００℃未満でも成膜することができる。また、明確な結晶粒界を有さないため、均質でばらつきなども生じにくい。例えば、第８世代以上の大面積基板上にも均質に成膜できるため、高い信頼性と高い実用性を兼ね備える構造であるといえる。
＜電子顕微鏡による解析＞
以下では、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって解析する。
まずは、解析する試料について説明する。
試料Ｘ１は、石英ガラス基板上にＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：４：５［原子数比］）ターゲット（直径が１０１．６ｍｍの円形）を用いたＰＥＳＰにより成膜した厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を有する。そのほか、成膜電力は２００Ｗ（ＤＣ）、成膜圧力は０．４Ｐａ、ターゲット−基板間距離（ターゲットから基板ホルダまでの距離）は１３０ｍｍ、成膜ガスはアルゴンガス３０ｓｃｃｍおよび酸素ガス１０ｓｃｃｍ、基板加熱なしの条件とした。
試料Ｘ２は、石英ガラス基板上にＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：４：５［原子数比］）ターゲット（直径が１０１．６ｍｍの円形）を用いたＰＥＳＰにより成膜した厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を有する。そのほか、成膜電力は２００Ｗ（ＤＣ）、成膜圧力は０．４Ｐａ、ターゲット−基板間距離（ターゲットから基板ホルダまでの距離）は１３０ｍｍ、成膜ガスはアルゴンガス３０ｓｃｃｍおよび酸素ガス１０ｓｃｃｍ、基板加熱あり（基板温度２００℃）の条件とした。
試料Ｘ３は、石英ガラス基板上にＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：４：５［原子数比］）ターゲット（１２５ｍｍ×１９０ｍｍの長方形）を２枚用いたＶＤＳＰにより成膜した厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を有する。そのほか、成膜電力は１２００Ｗ（ＤＣ）、成膜圧力は０．３Ｐａ、ターゲット−基板間距離（一対のターゲットの中心を結ぶ線から基板ホルダまでの距離）は２５０ｍｍ、成膜ガスはアルゴンガス３０ｓｃｃｍおよび酸素ガス１０ｓｃｃｍ、基板加熱なしの条件とした。
試料Ｘ４は、石英ガラス基板上にＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：４：５［原子数比］）ターゲット（１２５ｍｍ×１９０ｍｍの長方形）を２枚用いたＶＤＳＰにより成膜した厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を有する。そのほか、成膜電力は１２００Ｗ（ＤＣ）、成膜圧力は０．０５Ｐａ、ターゲット−基板間距離（一対のターゲットの中心を結ぶ線から基板ホルダまでの距離）は２５０ｍｍ、成膜ガスはアルゴンガス３０ｓｃｃｍおよび酸素ガス１０ｓｃｃｍ、基板加熱なしの条件とした。
＜断面ＴＥＭ＞
以下では、断面ＴＥＭ像で現れるＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの特徴について説明する。
まずは、ＴＥＭにおける断面像（断面ＴＥＭ像ともいう。）の画像解析を行う。なお、断面ＴＥＭ像は、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いて観察した。また、断面ＴＥＭ像の取得には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを用いた。なお、断面ＴＥＭ像中に白矢印で挟まれた領域が一つのペレットを示している。
図１６（Ａ）に、試料面と略平行な方向から観察した試料Ｘ１の断面ＴＥＭ像を示す。断面ＴＥＭ像の観察には、球面収差補正機能を用いた。図１６（Ｂ）は、図１６（Ａ）をさらに拡大した断面ＴＥＭ像である。図１６（Ｂ）より、ペレットを確認することができる。ペレットの向きは、不規則であるため、試料Ｘ１はｎｃ−ＯＳであることがわかる。
図１７（Ａ）に、試料面と略平行な方向から観察した試料Ｘ２の断面ＴＥＭ像を示す。断面ＴＥＭ像の観察には、球面収差補正機能を用いた。図１７（Ｂ）は、図１７（Ａ）をさらに拡大した断面ＴＥＭ像である。図１７（Ｂ）より、ペレットを確認することができる。ペレットの向きは、膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、膜の被形成面または上面と平行となる。このように、試料Ｘ２は、断面ＴＥＭ像においても結晶の歪みを観察することができる。ペレットの向きがｃ軸に配向しているため、試料Ｘ２はＣＡＡＣ−ＯＳであることがわかる。
図１８（Ａ）に、試料面と略平行な方向から観察した試料Ｘ３の断面ＴＥＭ像を示す。断面ＴＥＭ像の観察には、球面収差補正機能を用いた。図１８（Ｂ）は、図１８（Ａ）をさらに拡大した断面ＴＥＭ像である。図１８（Ｂ）より、ペレットを確認することができる。ペレットの向きは、不規則であるため、試料Ｘ３はｎｃ−ＯＳであることがわかる。
図１９（Ａ）に、試料面と略平行な方向から観察した試料Ｘ４の断面ＴＥＭ像を示す。断面ＴＥＭ像の観察には、球面収差補正機能を用いた。図１９（Ｂ）は、図１９（Ａ）をさらに拡大した断面ＴＥＭ像である。図１９（Ｂ）より、ペレットを確認することができる。ペレットの向きは、膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、膜の被形成面または上面と平行となる。このように、試料Ｘ４は、断面ＴＥＭ像においても結晶の歪みを観察することができる。ペレットの向きがｃ軸に配向しているため、試料Ｘ４はＣＡＡＣ−ＯＳであることがわかる。
下表に、試料Ｘ１、試料Ｘ２、試料Ｘ３および試料Ｘ４における、ペレットの大きさ（ペレットの平面方向の長さ）の平均値、標準偏差σ、最大値および最小値、ならびにペレットの向きの分布を示す。ペレットの向きは、石英ガラス基板表面に対するペレット平面の傾きとする。また、試料Ｘ１、試料Ｘ２、試料Ｘ３および試料Ｘ４のペレットの大きさの分布を、それぞれ図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）および図２０（Ｄ）に示す。
上表などより、ＰＥＳＰで成膜したＩｎ−Ｇａ−Ｚｎ酸化物は、基板加熱の有無によってＣＡＡＣ−ＯＳとｎｃ−ＯＳとが作り分けられることがわかった。また、ＶＤＳＰで成膜したＩｎ−Ｇａ−Ｚｎ酸化物は、基板加熱なしでも成膜圧力を低く、高真空にすることでＣＡＡＣ−ＯＳとなることがわかった。また、ｎｃ−ＯＳ同士、ＣＡＡＣ−ＯＳ同士を比べると、ＶＤＳＰで成膜したＩｎ−Ｇａ−Ｚｎ酸化物は、ＰＥＳＰで成膜したＩｎ−Ｇａ−Ｚｎ酸化物よりも、ペレットの平均が大きく、かつ標準偏差が大きいことがわかった。特に、試料Ｘ４においては、ペレットの平均の大きさが３ｎｍ以上と大きく、かつ標準偏差が大きいことがわかった。
図１７（Ｂ）および図１９（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。また、図２０より、ペレット一つの大きさは１ｎｍ以上１０ｎｍ以下程度であることが多い。このような特徴から、ペレットをナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ｃ軸配向したナノ結晶（ＣＡＮＣ：Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
また、図１６（Ｂ）および図１８（Ｂ）に示すように、ｎｃ−ＯＳは層状の原子配列を有さないことがわかる。よって、ｎｃ−ＯＳを、特定の方向に配向していないナノ結晶（ＲＡＮＣ：Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓまたはＮＡＮＣ：Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
＜平面ＴＥＭ＞
断面ＴＥＭに限らず、複数の手法を用いることで、より厳密な構造の特定が可能となる。以下では、ＴＥＭにおける平面像（平面ＴＥＭ像ともいう。）の画像解析を行う。なお、平面ＴＥＭ像は、球面収差補正機能を用いて観察した。また、平面ＴＥＭ像の取得には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを用いた。
図２１（Ａ）は、試料Ｘ４の平面ＴＥＭ像である。図２１（Ｂ）は、図２１（Ａ）を画像処理した像である。画像処理は、まず図２１（Ａ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において２．８ｎｍ−１から５．０ｎｍ−１の範囲を残してマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴフィルタリング像を取得する。図２１（Ｂ）は、図２１（Ａ）のＦＦＴフィルタリング像である。図２１（Ａ）および図２１（Ｂ）より、試料Ｘ４は、六角形状および三角形状の原子配列を有し、かつ結晶方位の異なる領域間の境界は明確ではないことがわかる。したがって、試料Ｘ４は、平面ＴＥＭ像からもＣＡＡＣ−ＯＳの特徴を有することがわかる。
図２２（Ａ）は、図２１（Ａ）に領域Ａ、領域Ｂ、領域Ｃおよび領域Ｄを示した平面ＴＥＭ像である。図２２（Ｂ）は、図２１（Ｂ）を画像解析した像であり、図２２（Ａ）と同じ箇所に領域Ａ、領域Ｂ、領域Ｃおよび領域Ｄを示す。
画像解析の方法について説明する。まず、ＦＦＴフィルタリング像から格子点を抽出する。格子点の抽出は、以下の手順で行う。まず、ＦＦＴフィルタリング像のノイズを除去する処理を行う。ノイズを除去する処理は、半径０．０５ｎｍの範囲における輝度を下式によって平滑化することで行う。
ここで、Ｓ＿Ｉｎｔ（ｘ，ｙ）は座標（ｘ，ｙ）における平滑化された輝度を示し、ｒは座標（ｘ，ｙ）と座標（ｘ’，ｙ’）との距離を示し、Ｉｎｔ（ｘ’，ｙ’）は、座標（ｘ’，ｙ’）における輝度を示す。なお、ｒが０のときは、ｒを１として計算する。
次に、格子点の探索を行う。格子点の条件は、半径０．２２ｎｍ内で最も輝度が高い座標とする。ここでは、格子点候補が抽出される。なお、半径０．２２ｎｍ内であれば、ノイズによる格子点の誤検出の頻度を小さくすることができる。また、ＴＥＭ像では格子点間に一定の距離があるため、半径０．２２ｎｍ内には二つ以上の格子点が含まれる可能性は低い。
次に、抽出された格子点候補を中心に、半径０．２２ｎｍ内で最も輝度の高い座標を抽出し、格子点候補を更新する。このようにして、格子点候補の抽出を繰り返し、新たな格子点候補が現れなくなったときの座標を格子点として認定する。同様に、認定された格子点から０．２２ｎｍよりも離れた位置において、新たな格子点の認定を行う。こうして、全ての範囲で格子点を認定する。得られた複数の格子点は、まとめて格子点群と呼ぶ。
次に、抽出した格子点群から六角形格子の角度を導出する方法について、図２３（Ａ）、図２３（Ｂ）および図２３（Ｃ）に示す模式図、ならびに図２３（Ｄ）に示すフローチャートを用いて説明する。まず、基準格子点を定め、その最近接である６点の近接格子点を結び、六角形格子を形成する（図２３（Ａ）、図２３（Ｄ）ステップＳ１０１参照。）。その後、該六角形格子の中心点である基準格子点から頂点である各格子点までの距離の平均値Ｒを導出する。算出したＲを各頂点までの距離とし、基準格子点を中心点とした正六角形を形成する（図２３（Ｄ）ステップＳ１０２参照。）。このとき、正六角形の各頂点と、それぞれに最も近い近接格子点との距離を距離ｄ１、距離ｄ２、距離ｄ３、距離ｄ４、距離ｄ５および距離ｄ６とする（図２３（Ｄ）ステップＳ１０３参照。）。次に、正六角形を、中心点を基準に０．１°刻みで０°から６０°まで回転させ、回転した正六角形と六角形格子との平均のずれ［Ｄ＝（ｄ１＋ｄ２＋ｄ３＋ｄ４＋ｄ５＋ｄ６）／６］を算出する（図２３（Ｄ）ステップＳ１０４参照。）。そして、平均のずれＤが最小となるときの正六角形の回転角度θを求め、六角形格子の角度とする（図２３（Ｄ）ステップＳ１０５）。
次に、平面ＴＥＭ像の観察範囲において、六角形格子の角度が３０°となる割合が最も高くなるように調整する。そして、半径１ｎｍの範囲において、六角形格子の角度の平均値を算出する。こうして得られた平面ＴＥＭ像の画像解析の結果を、六角形格子の角度に応じた色または濃淡で表示することができる。図２２（Ｂ）は、図２２（Ａ）を上述の方法により画像解析し、六角形格子の角度に応じた濃淡を示した像である。
図２２（Ｂ）より、試料Ｘ４は、六角形格子の角度の揃った領域を複数有することがわかる。図２４（Ａ）は、領域Ａを拡大した平面ＴＥＭ像である。図２４（Ｂ）は、領域Ａにおいて、六角形格子の角度が変化する境界部を白点線で示した平面ＴＥＭ像である。図２４（Ｃ）は、領域ＡにおけるＦＦＴフィルタリング像である。図２４（Ｄ）は、領域Ａにおいて、六角形格子の角度が変化する境界部を白点線で示したＦＦＴフィルタリング像である。図２４（Ｅ）は、領域Ａにおける六角形格子の角度に応じた濃淡を示した像である。なお、図２４（Ｅ）において、白点線は六角形格子の角度が変化する境界部を示し、黒点線は六角形格子が並ぶ方向の変化を示す。図２４（Ｅ）より、六角形格子の角度が変化する境界部においても、格子点が途切れることなく連続的に観察されることがわかる。
図２５（Ａ）は、領域Ｂを拡大した平面ＴＥＭ像である。図２５（Ｂ）は、領域Ｂにおいて、六角形格子の角度が変化する境界部を白点線で示した平面ＴＥＭ像である。図２５（Ｃ）は、領域ＢにおけるＦＦＴフィルタリング像である。図２５（Ｄ）は、領域Ｂにおいて、六角形格子の角度が変化する境界部を白点線で示したＦＦＴフィルタリング像である。図２５（Ｅ）は、領域Ｂにおける六角形格子の角度に応じた濃淡を示した像である。なお、図２５（Ｅ）において、白点線は六角形格子の角度が変化する境界部を示し、黒点線は六角形格子が並ぶ方向の変化を示す。図２５（Ｅ）より、六角形格子の角度が変化する境界部においても、格子点が途切れることなく連続的に観察されることがわかる。
図２６（Ａ）は、領域Ｃを拡大した平面ＴＥＭ像である。図２６（Ｂ）は、領域Ｃにおいて、六角形格子の角度が変化する境界部を白点線で示した平面ＴＥＭ像である。図２６（Ｃ）は、領域ＣにおけるＦＦＴフィルタリング像である。図２６（Ｄ）は、領域Ｃにおいて、六角形格子の角度が変化する境界部を白点線で示したＦＦＴフィルタリング像である。図２６（Ｅ）は、領域Ｃにおける六角形格子の角度に応じた濃淡を示した像である。なお、図２６（Ｅ）において、白点線は六角形格子の角度が変化する境界部を示す。図２６（Ｅ）より、六角形格子の角度が変化する境界部においても、格子点が途切れることなく連続的に観察されることがわかる。
図２７（Ａ）は、領域Ｄを拡大した平面ＴＥＭ像である。図２７（Ｂ）は、領域Ｄにおいて、六角形格子の角度が変化する境界部を白点線で示した平面ＴＥＭ像である。図２７（Ｃ）は、領域ＤにおけるＦＦＴフィルタリング像である。図２７（Ｄ）は、領域Ｄにおいて、六角形格子の角度が変化する境界部を白点線で示したＦＦＴフィルタリング像である。図２７（Ｅ）は、領域Ｄにおける六角形格子の角度に応じた濃淡を示した像である。なお、図２７（Ｅ）において、白点線は六角形格子の角度が変化する境界部を示す。図２７（Ｅ）より、六角形格子の角度が変化する境界部においても、格子点が途切れることなく連続的に観察されることがわかる。
ここで、新たに試料Ｘ５を準備する。試料Ｘ５は、厚さ２５ｎｍの熱酸化膜の形成された単結晶シリコン基板上にＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲット（直径が１０１．６ｍｍの円形）を用いたＰＥＳＰにより成膜した厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を有する。そのほか、成膜電力は２００Ｗ（ＤＣ）、成膜圧力は０．４Ｐａ、ターゲット−基板間距離（ターゲットから基板ホルダまでの距離）は１３０ｍｍ、成膜ガスはアルゴンガス２０ｓｃｃｍおよび酸素ガス１０ｓｃｃｍ、基板加熱なしの条件とした。また、試料Ｘ５は、Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜後に窒素雰囲気下で４５０℃１時間の加熱処理を行っている。
図２８は、試料Ｘ５の六角形格子の角度に応じた濃淡を示した像である。図２８より、試料Ｘ５は、六角形格子の角度の揃った領域を複数有することがわかる。
このように、平面ＴＥＭ像を画像解析することによって、ＣＡＡＣ−ＯＳの六角形格子の角度が変化する境界部を評価することが可能となる。また、図２３に示した方法においては、得られる正六角形と六角形格子との平均のずれＤを正六角形の中心点と各頂点との距離Ｒで除することで、六角形格子の変形率を導出することができる。図２９に、試料Ｘ４および試料Ｘ５の、六角形格子の変形率を表す。図２９（Ａ）は、試料Ｘ４の平面ＴＥＭ像の観察範囲において、六角形格子の変形率が０．１５以下となる領域を薄い灰色で示した像である。図２９（Ｃ）は、試料Ｘ５の平面ＴＥＭ像の観察範囲において、六角形格子の変形率が０．１５以下となる領域を薄い灰色で示した像である。図２９（Ｂ）は、試料Ｘ４の六角形格子の変形率の分布を示す図である。図２９（Ｄ）は、試料Ｘ５の六角形格子の変形率の分布を示す図である。
ここで、試料Ｘ４は、変形率が０．４以下の領域の割合がおよそ９９％であり、変形率が０．３以下の領域の割合がおよそ９５％であり、変形率が０．２以下の領域の割合がおよそ７４％であり、変形率が０．１５以下の領域の割合がおよそ６０％であった。また、試料Ｘ５は、変形率が０．４以下の領域の割合がおよそ９９％であり、変形率が０．３以下の領域の割合がおよそ８８％であり、変形率が０．２以下の領域の割合がおよそ５１％であり、変形率が０．１５以下の領域の割合がおよそ３２％であった。このように、試料Ｘ４および試料Ｘ５は、六角形格子の変形率の小さい領域の割合が高いことがわかる。特に、試料Ｘ４は、六角形格子の変形率の小さい領域の割合が高いことがわかる。六角形格子の変形率の小さい領域の割合が高いＣＡＡＣ−ＯＳは、より単結晶酸化物半導体に近い性質を有すると考えられる。
次に、試料Ｘ４および試料Ｘ５の格子点群からボロノイ図を作成する。ボロノイ図は、格子点群を含む領域で分割した図である。それぞれの格子点は、格子点を囲む領域から最も近い。以下では、図３０（Ａ）、図３０（Ｂ）、図３０（Ｃ）および図３０（Ｄ）に示す模式図、ならびに図３０（Ｅ）に示すフローチャートを用いて、ボロノイ図の作成方法の詳細を説明する。
まず、図２３に示した方法などによって格子点群を抽出する（図３０（Ａ）および図３０（Ｅ）ステップＳ１１１参照。）。次に、近接する格子点間を線分で結ぶ（図３０（Ｂ）および図３０（Ｅ）ステップＳ１１２参照。）。次に、各線分の垂直二等分線を引く（図３０（Ｃ）および図３０（Ｅ）ステップＳ１１３参照。）。次に、３つの垂直二等分線が交わる点を抽出する（図３０（Ｅ）ステップＳ１１４参照。）。この点はボロノイ点と呼ばれる。次に、近接するボロノイ点間を線分で結ぶ（図３０（Ｄ）および図３０（Ｅ）ステップＳ１１５参照。）。このとき、線分に囲まれた多角形領域をボロノイ領域と呼ぶ。以上の方法によって、ボロノイ図を作成することができる。
ここで、新たに試料Ｘ６を準備する。試料Ｘ６は、単結晶イットリア安定化ジルコニア（ＹＳＺともいう。）基板上にＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．５［原子数比］）ターゲット（直径が１０１．６ｍｍの円形）を用いたＰＥＳＰにより成膜した厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を有する。そのほか、成膜電力は２００Ｗ（ＤＣ）、成膜圧力は０．４Ｐａ、ターゲット−基板間距離（ターゲットから基板ホルダまでの距離）は１３０ｍｍ、成膜ガスはアルゴンガス２０ｓｃｃｍおよび酸素ガス１０ｓｃｃｍ、基板加熱あり（基板温度３００℃）の条件とした。また、試料Ｘ６は、Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜後に酸素雰囲気下で１２００℃１時間の加熱処理を行っている。
図３１（Ａ）は、試料Ｘ４の格子点群から作図したボロノイ図である。図３１（Ｂ）に、図３１（Ａ）においてボロノイ領域の形状が四角形乃至九角形のいずれかである割合を示す。図３１（Ｃ）は、試料Ｘ５の格子点群から作図したボロノイ図である。図３１（Ｄ）に、図３１（Ｃ）においてボロノイ領域の形状が四角形乃至九角形のいずれかである割合を示す。図３１（Ｅ）は、試料Ｘ６の格子点群から作図したボロノイ図である。図３１（Ｆ）に、図３１（Ｅ）においてボロノイ領域の形状が四角形乃至九角形のいずれかである割合を示す。また、試料Ｘ４、試料Ｘ５および試料Ｘ６の、ボロノイ領域の形状が四角形乃至九角形のいずれかである割合を下表に示す。
図３１および上表より、試料Ｘ６はボロノイ領域の形状が六角形である割合が極めて高く、次いで試料Ｘ４、試料Ｘ５の順でボロノイ領域の形状が六角形である割合が高いことがわかった。理想的な六方晶系単結晶構造を有する場合、ボロノイ領域の形状が六角形である割合は１００％となる。したがって、試料Ｘ６、試料Ｘ４、試料Ｘ５の順で、理想的な単結晶構造に近い結晶性を有することがわかる。例えば、高い結晶性を有するＣＡＡＣ−ＯＳは、ボロノイ領域の形状が六角形である割合が５０％以上１００％以下、好ましくは６５％以上１００％以下、さらに好ましくは７８％以上１００％以下、より好ましくは８０％以上１００％以下である。
試料Ｘ６は、単結晶ＹＳＺ基板を用い、かつ成膜後に１２００℃の加熱処理を行っているため、他の条件と比べて生産性は低い可能性がある。一方、試料Ｘ５は、成膜後の加熱処理が４５０℃と比較的低温であるため、試料Ｘ６と比べて生産性が高い。また、試料Ｘ４は、成膜後の加熱処理を行っていないため、試料Ｘ５と比べてもさらに生産性が高い。即ち、生産性の点を考慮すると、試料Ｘ４および試料Ｘ５、特に試料Ｘ４が好ましい条件であることがわかる。
なお、各試料において、ボロノイ領域の形状が五角形および七角形である領域は、ペレットの横成長領域において六角形が変形することで連結部を形成しているためと考えられる。
＜電子回折＞
さらに、試料Ｘ４にプローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで、電子回折パターンを取得する。
図３２に、試料Ｘ４の平面ＴＥＭ像を示す。図３２において、点線および破線で示す範囲の電子回折パターンを連続的に観察した。なお、電子回折パターンの観察は、電子線を照射しながら０秒の位置から３５秒の位置まで一定の速度で移動させながら行う。点線の範囲の結果を図３３に、破線の範囲の結果を図３４に、それぞれ示す。図３３および図３４では、電子回折パターンに現れる結晶軸の一つを一点鎖線で示している。図３３および図３４より、試料Ｘ４は、図３２に示す範囲において、結晶軸の角度がなだらかに変化していることがわかった。また、明確な結晶粒界が確認されなかった。
図３５に、試料Ｘ４の断面ＴＥＭ像を示す。図３５において、点線および破線で示す範囲の電子回折パターンを連続的に観察した。なお、電子回折パターンの観察は、電子線を照射しながら０秒の位置から２８秒の位置まで一定の速度で移動させながら行う。点線の範囲の結果を図３６に、破線の範囲の結果を図３７に、それぞれ示す。図３６および図３７では、電子回折パターンに現れる結晶軸の一つを一点鎖線で示している。図３６および図３７より、試料Ｘ４は、図３５に示す範囲において、結晶軸の角度がなだらかに変化していることがわかった。また、明確な結晶粒界が確認されなかった。
よって、ＣＡＡＣ−ＯＳは、多結晶酸化物半導体とは異なり、周期構造を有しつつも、原子配列に揺らぎを有する構造であることがわかる。表現を変えると、ＣＡＡＣ−ＯＳは、周期構造に変位分布を持つ構造ということもできる。このような特徴を有することから、ＣＡＡＣ−ＯＳは、非晶質酸化物半導体とも多結晶酸化物半導体とも単結晶酸化物半導体とも異なる構造であるといえる。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面において複数のペレット（ナノ結晶）が横成長をすることで成長点同士がぶつかりあって連結し、歪みを有した結晶構造となっている様子が観察されることから、より厳密にＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）と称することも可能である。
このように、歪みを有しつつ、理想的な原子配列の名残をとどめている結晶構造としては、パラクリスタル（ｐａｒａｃｒｙｓｔａｌ）が知られている。パラクリスタルは、有機繊維などで報告されているが、無機材料での報告はほとんどない。ただし、パラクリスタルとＣＡＡＣ−ＯＳとでは、以下の点が異なる。例えば、パラクリスタルは平面状の構造（布のようなイメージ）を有するが、ＣＡＡＣ−ＯＳは被形成面に沿った形状を有し、積層体で薄膜構造を有する点が異なる。また、ＣＡＡＣ−ＯＳは、成膜温度以上で行う加熱処理（例えば、３００℃を超えて１５００℃未満、好ましくは３５０℃を超えて８００℃未満）でより緻密な構造が形成される点が異なる。また、結晶構造を変形させる温度以上（例えば、１０００℃以上１５００℃以下）の加熱処理によって単結晶構造に構造を変形させる点が異なる。そのため、ＣＡＡＣ−ＯＳはパラクリスタルとは異なる新規な結晶構造を有することがわかる。
上述したような断面ＴＥＭ像および平面ＴＥＭ像において観察される特徴は、酸化物半導体の構造を一面的に捉えたものである。例えば、ＣＡＡＣ−ＯＳ上に導電体が形成されることによって、物理的ダメージまたは化学的ダメージが入り、欠陥が形成される場合もある。
＜トランジスタ１＞
図３８（Ａ）、図３８（Ｂ）および図３８（Ｃ）は、本発明の一態様に係るトランジスタの上面図および断面図である。図３８（Ａ）は上面図であり、図３８（Ｂ）および図３８（Ｃ）は、それぞれ図３８（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図３８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３８（Ａ）、図３８（Ｂ）および図３８（Ｃ）に示すトランジスタは、基板４００上の導電体４１３と、基板４００上および導電体４１３上の絶縁体４０２と、絶縁体４０２上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面および側面と接し、間隔を空けて配置された導電体４１６ａおよび導電体４１６ｂと、導電体４１６ａ上の絶縁体４１０ａと、導電体４１６ｂ上の絶縁体４１０ｂと、半導体４０６ｂ上、絶縁体４１０ａ上および絶縁体４１０ｂ上の半導体４０６ｃと、半導体４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、導電体４０４上の絶縁体４０８と、を有する。なお、ここでは、導電体４１３をトランジスタの一部としているが、これに限定されない。例えば、導電体４１３がトランジスタとは独立した構成要素であってもよい。また、トランジスタが絶縁体４０８、絶縁体４１０ａおよび絶縁体４１０ｂのいずれか一以上を有さなくてもよい。
なお、導電体４０４は、Ａ３−Ａ４断面において、絶縁体４１２を介して半導体４０６ｂの上面および側面と面する領域を有する。また、導電体４１３は、絶縁体４０２を介して半導体４０６ｂの下面と面する領域を有する。
なお、半導体４０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また、導電体４０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電体４１３は、トランジスタの第２のゲート電極（バックゲート電極ともいう。）としての機能を有する。また、導電体４１６ａおよび導電体４１６ｂは、トランジスタのソース電極およびドレイン電極としての機能を有する。
図３８（Ｃ）に示すように、導電体４０４または／および導電体４１３の電界によって、半導体４０６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体４０６ｂの全体（上面、下面および側面）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの側面にもチャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル形成領域は大きくなる。即ち、半導体４０６ｂが厚いほど、トランジスタのオン電流を高くすることができる。また、半導体４０６ｂが厚いほど、キャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくすることができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。なお、チャネル形成領域が縮小していくと、半導体４０６ｂが薄いほうがトランジスタの電気特性が向上する場合もある。よって、半導体４０６ｂの厚さが１０ｎｍ未満であってもよい。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムを材料とした化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上に装置を設ける方法としては、非可とう性の基板上に装置を作製した後、装置を剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板と装置との間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板４００を薄くすると、半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４００として好適である。
導電体４１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
絶縁体４０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
半導体４０６ｂが酸化物半導体である場合、絶縁体４０２は過剰酸素を有する絶縁体であることが好ましい。なお、過剰酸素とは、絶縁体中などに存在し、かつ絶縁体などと結合していない（遊離した）酸素、または絶縁体などとの結合エネルギーの低い酸素をいう。
過剰酸素を有する絶縁体は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
導電体４１６ａおよび導電体４１６ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
絶縁体４１０ａおよび絶縁体４１０ｂとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１０ａおよび絶縁体４１０ｂとしては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
なお、絶縁体４１０ａおよび絶縁体４１０ｂは、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４１０ａおよび絶縁体４１０ｂは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
半導体４０６ｂが酸化物半導体である場合、絶縁体４１２は過剰酸素を有する絶縁体であることが好ましい。
導電体４０４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、導電体４１３を形成しなくてもよい（図３９（Ａ）および図３９（Ｂ）参照。）。また、絶縁体４１２および半導体４０６ｃが導電体４０４から迫り出した形状としてもよい（図３９（Ｃ）および図３９（Ｄ）参照。）。また、絶縁体４１２および半導体４０６ｃが導電体４０４から迫り出さない形状としてもよい（図３９（Ｅ）および図３９（Ｆ）参照。）。また、Ａ１−Ａ２断面における導電体４１３の幅が、半導体４０６ｂよりも大きくてもよい（図４０（Ａ）および図４０（Ｂ）参照。）。また、導電体４１３と導電体４０４とが開口部を介して接していてもよい（図４０（Ｃ）および図４０（Ｄ）参照。）。また、導電体４０４を設けなくてもよい（図４０（Ｅ）および図４０（Ｆ）参照。）。
絶縁体４０８は、例えば、水素透過性の低い（水素をバリアする性質の）絶縁体である。
水素は、原子半径などが小さいため絶縁体中を拡散しやすい（拡散係数が大きい）。例えば、密度の低い絶縁体は、水素透過性が高くなる。言い換えれば、密度の高い絶縁体は水素透過性が低くなる。密度の低い絶縁体は、絶縁体全体の密度が低い必要はなく、部分的に密度が低い場合も含む。これは、密度の低い領域が水素の経路となるためである。水素を透過しうる密度は一意には定まらないが、代表的には２．６ｇ／ｃｍ３未満などが挙げられる。密度の低い絶縁体としては、例えば、酸化シリコンおよび酸化窒化シリコンなどの無機絶縁体、ならびにポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートおよびアクリルなどの有機絶縁体などがある。密度の高い絶縁体としては、例えば、酸化マグネシウム、酸化アルミニウム、酸化ゲルマニウム、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどがある。なお、密度の低い絶縁体および密度の高い絶縁体は、上述の絶縁体に限定されない。例えば、これらの絶縁体に、ホウ素、窒素、フッ素、ネオン、リン、塩素またはアルゴンから選ばれた一種以上の元素が含まれていてもよい。
また、結晶粒界を有する絶縁体は、水素透過性が高い場合がある。言い換えれば、結晶粒界を有さない（または結晶粒界が少ない）絶縁体は水素を透過させにくい。例えば、非多結晶絶縁体（非晶質絶縁体など）は、多結晶絶縁体と比べて水素透過性が低くなる。
また、水素との結合エネルギーが高い絶縁体は、水素透過性が低い場合がある。例えば、水素と結合して水素化合物を作る絶縁体が、装置の作製工程または装置の動作における温度で水素を脱離しない程度の結合エネルギーを有すれば、水素透過性の低い絶縁体といえる。例えば、２００℃以上１０００℃以下、３００℃以上１０００℃以下、または４００℃以上１０００℃以下で水素化合物を作る絶縁体は、水素透過性が低い場合がある。また、例えば、水素の脱離温度が、２００℃以上１０００℃以下、３００℃以上１０００℃以下、または４００℃以上１０００℃以下である水素化合物を作る絶縁体は、水素透過性が低い場合がある。一方、水素の脱離温度が、２０℃以上４００℃以下、２０℃以上３００℃以下、または２０℃以上２００℃以下である水素化合物を作る絶縁体は、水素透過性が高い場合がある。また、容易に脱離する水素、および遊離した水素を過剰水素と呼ぶ場合がある。
また、絶縁体４０８は、例えば、酸素透過性の低い（酸素をバリアする性質の）絶縁体である。
また、絶縁体４０８は、例えば、水の透過性の低い（水をバリアする性質の）絶縁体である。
＜半導体＞
以下では、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃについて説明する。
半導体４０６ｂの上下に半導体４０６ａおよび半導体４０６ｃを配置することで、トランジスタの電気特性を向上させることができる場合がある。
半導体４０６ａはＣＡＡＣ−ＯＳを有することが好ましい。半導体４０６ｂはＣＡＡＣ−ＯＳを有することが好ましい。半導体４０６ｃはＣＡＡＣ−ＯＳを有することが好ましい。
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂと半導体４０６ｃとの界面において、欠陥準位が形成されにくい。
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含むと好ましい。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体４０６ｃは、半導体４０６ａと同種の酸化物を用いても構わない。ただし、半導体４０６ａまたは／および半導体４０６ｃがインジウムを含まなくても構わない場合がある。例えば、半導体４０６ａまたは／および半導体４０６ｃが酸化ガリウムであっても構わない。なお、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる（図４１参照。）。なお、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、それぞれの界面を明確に判別できない場合がある。
このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６ｂ中を主として移動する。上述したように、半導体４０６ａと半導体４０６ｂとの界面における欠陥準位密度、および半導体４０６ｂと半導体４０６ｃとの界面における欠陥準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体４０６ｂの上面または下面（被形成面、ここでは半導体４０６ａの上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
また、トランジスタのオン電流を高くするためには、半導体４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。また、半導体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよい。
例えば、半導体４０６ｂと半導体４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。
また、半導体４０６ｂは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２層構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６ｃ上もしくは下に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上、半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
＜トランジスタ２＞
図４２（Ａ）、図４２（Ｂ）および図４２（Ｃ）は、本発明の一態様に係るトランジスタの上面図および断面図である。図４２（Ａ）は上面図であり、図４２（Ｂ）および図４２（Ｃ）は、それぞれ図４２（Ａ）に示す一点鎖線Ｆ１−Ｆ２、および一点鎖線Ｆ３−Ｆ４に対応する断面図である。なお、図４２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図４２（Ａ）、図４２（Ｂ）および図４２（Ｃ）に示すトランジスタは、基板５００上の導電体５１３と、基板５００上にあり、導電体５１３と上面の高さの揃った絶縁体５０３と、導電体５１３上および絶縁体５０３上の絶縁体５０２と、絶縁体５０２上の半導体５０６ａと、半導体５０６ａ上の半導体５０６ｂと、半導体５０６ｂの上面と接し、間隔を空けて配置された導電体５１６ａおよび導電体５１６ｂと、絶縁体５０２上、半導体５０６ｂ上、導電体５１６ａ上および導電体５１６ｂ上の半導体５０６ｃと、半導体５０６ｃ上の絶縁体５１２と、絶縁体５１２上の導電体５０４と、導電体５０４上の絶縁体５０８と、を有する。なお、ここでは、導電体５１３をトランジスタの一部としているが、これに限定されない。例えば、導電体５１３がトランジスタとは独立した構成要素であってもよい。また、トランジスタが絶縁体５０８を有さなくてもよい。また、トランジスタの、導電体５１６ａと半導体５０６ｃとの間、または／および導電体５１６ｂと半導体５０６ｃとの間に、絶縁体を有してもよい。該絶縁体は、絶縁体４１０ａおよび絶縁体４１０ｂについての記載を参酌する。
基板５００は、基板４００の記載を参照する。導電体５１３は、導電体４１３の記載を参照する。絶縁体５０２は、絶縁体４０２の記載を参照する。半導体５０６ａは、半導体４０６ａの記載を参照する。半導体５０６ｂは、半導体４０６ｂの記載を参照する。導電体５１６ａは、導電体４１６ａの記載を参照する。導電体５１６ｂは、導電体４１６ｂの記載を参照する。半導体５０６ｃは、半導体４０６ｃの記載を参照する。絶縁体５１２は、絶縁体４１２の記載を参照する。導電体５０４は、導電体４０４の記載を参照する。絶縁体５０８は、絶縁体４０８の記載を参照する。
絶縁体５０３としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体５０３としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
図４２（Ｃ）に示すように、トランジスタはｓ−ｃｈａｎｎｅｌ構造を有する。また、導電体５０４および導電体５１３からの電界が、半導体５０６ｂの側面において導電体５１６ａおよび導電体５１６ｂなどによって阻害されにくい構造である。
なお、導電体５１３を形成しなくてもよい（図４３（Ａ）および図４３（Ｂ）参照。）。また、絶縁体５１２、半導体５０６ｃが導電体５０４から迫り出した形状としてもよい（図４３（Ｃ）および図４３（Ｄ）参照。）。また、絶縁体５１２、半導体５０６ｃが導電体５０４から迫り出さない形状としてもよい（図４３（Ｅ）および図４３（Ｆ）参照。）。また、Ｆ１−Ｆ２断面における導電体５１３の幅が、半導体５０６ｂよりも大きくてもよい（図４４（Ａ）および図４４（Ｂ）参照。）。また、導電体５１３と導電体５０４とが開口部を介して接していてもよい（図４４（Ｃ）および図４４（Ｄ）参照。）。また、導電体５０４を設けなくてもよい（図４４（Ｅ）および図４４（Ｆ）参照。）。
＜回路＞
以下では、本発明の一態様に係る半導体装置の回路の一例について説明する。
＜ＣＭＯＳインバータ＞
図４５（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。
＜半導体装置の構造１＞
図４６は、図４５（Ａ）に対応する半導体装置の断面図である。図４６に示す半導体装置は、トランジスタ２２００と、トランジスタ２１００と、を有する。また、トランジスタ２１００は、トランジスタ２２００の上方に配置する。なお、トランジスタ２１００として、図４２に示したトランジスタを用いた例を示しているが、本発明の一態様に係る半導体装置は、これに限定されるものではない。例えば、図３８、図３９、図４０、図４３または図４４などに示したトランジスタなどを、トランジスタ２１００として用いても構わない。よって、トランジスタ２１００については、適宜上述したトランジスタについての記載を参酌する。なお、図４６（Ａ）、図４６（Ｂ）および図４６（Ｃ）は、それぞれ異なる場所の断面図である。
図４６に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである。トランジスタ２２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
トランジスタ２２００において、領域４７２ａおよび領域４７２ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体４５４に印加する電位によって、領域４７２ａと領域４７２ｂとの間の導通・非導通を制御することができる。
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などを用いればよい。好ましくは、半導体基板４５０として単結晶シリコン基板を用いる。
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても構わない。
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ２２００のオン特性を向上させることができる。
領域４７２ａおよび領域４７２ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ２２００はｐチャネル型トランジスタを構成する。
なお、トランジスタ２２００は、領域４６０などによって隣接するトランジスタと分離される。領域４６０は、絶縁性を有する領域である。
図４６に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、絶縁体４２２と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、絶縁体４９０と、絶縁体５０２と、絶縁体４９２と、絶縁体４２８と、絶縁体４０９と、絶縁体４９４と、を有する。
ここで、絶縁体４２２、絶縁体４２８および絶縁体４０９は、バリア性を有する絶縁体である。即ち、図４６に示す半導体装置は、トランジスタ２１００がバリア性を有する絶縁体に囲まれた構造を有する。ただし、絶縁体４２２、絶縁体４２８および絶縁体４０９のいずれか一以上を有さなくてもよい。
絶縁体４６４は、トランジスタ２２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４９０は、絶縁体４６８上に配置する。また、トランジスタ２１００は、絶縁体４９０上に配置する。また、絶縁体４９２は、トランジスタ２１００上に配置する。また、絶縁体４９４は、絶縁体４９２上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８および絶縁体４２２は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋め込まれている。
また、絶縁体４９０は、トランジスタ２１００のチャネル形成領域と重なる開口部と、導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれている。
導電体４７４ａは、トランジスタ２１００のゲート電極としての機能を有しても構わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ２１００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４ａとトランジスタ２１００のゲート電極としての機能を有する導電体４０４とを電気的に接続しても構わない。こうすることで、トランジスタ２１００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ２１００の飽和領域における電気特性を安定にすることができる。
また、絶縁体４０９および絶縁体４９２は、トランジスタ２１００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１００のソース電極またはドレイン電極の他方である導電体５１６ａに達する開口部と、トランジスタ２１００のゲート電極である導電体５０４に達する開口部と、導電体４７４ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ２１００などの構成要素のいずれかを介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂおよび導電体４９６ｄに達する開口部と、導電体４９６ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９８ａ、導電体４９８ｂまたは導電体４９８ｃが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９０、絶縁体４９２および絶縁体４９４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０１としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９０、絶縁体４９２または絶縁体４９４の一以上は、バリア性を有する絶縁体を有すると好ましい。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７４ａ、導電体４７４ｂ、導電体４７４ｃ、導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ、導電体４９６ｄ、導電体４９８ａ、導電体４９８ｂおよび導電体４９８ｃとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７４ａ、導電体４７４ｂ、導電体４７４ｃ、導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ、導電体４９６ｄ、導電体４９８ａ、導電体４９８ｂおよび導電体４９８ｃの一以上は、バリア性を有する導電体を有すると好ましい。
なお、図４７に示す半導体装置は、図４６に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図４７に示す半導体装置については、図４６に示した半導体装置の記載を参酌する。具体的には、図４７に示す半導体装置は、トランジスタ２２００がＦｉｎ型である場合を示している。トランジスタ２２００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ２２００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ２２００のオフ特性を向上させることができる。なお、図４７（Ａ）、図４７（Ｂ）および図４７（Ｃ）は、それぞれ異なる場所の断面図である。
また、図４８に示す半導体装置は、図４６に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図４８に示す半導体装置については、図４６に示した半導体装置の記載を参酌する。具体的には、図４８に示す半導体装置は、トランジスタ２２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。図４８には、絶縁体４５２によって領域４５６が半導体基板４５０と分離されている構造を示す。半導体基板４５０としてＳＯＩ基板を用いることによって、パンチスルー現象などを抑制することができるためトランジスタ２２００のオフ特性を向上させることができる。なお、絶縁体４５２は、半導体基板４５０を絶縁体化させることによって形成することができる。例えば、絶縁体４５２としては、酸化シリコンを用いることができる。なお、図４８（Ａ）、図４８（Ｂ）および図４８（Ｃ）は、それぞれ異なる場所の断面図である。
図４６乃至図４８に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
＜ＣＭＯＳアナログスイッチ＞
また図４５（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図４９に示す。
図４９（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタを用いることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図４９（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図４９（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいてはノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
＜半導体装置の構造２＞
図５０は、図４９（Ａ）に対応する半導体装置の断面図である。図５０に示す半導体装置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上方に配置する。なお、トランジスタ３３００としては、上述したトランジスタ２１００についての記載を参照する。また、トランジスタ３２００としては、図４６に示したトランジスタ２２００についての記載を参照する。なお、図４６では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。なお、図５０（Ａ）、図５０（Ｂ）および図５０（Ｃ）は、それぞれ異なる場所の断面図である。
図５０に示すトランジスタ３２００は、半導体基板４５０を用いたトランジスタである。トランジスタ３２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
図５０に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、絶縁体４２２と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、導電体４９８ｄと、絶縁体４９０と、絶縁体５０２と、絶縁体４９２と、絶縁体４２８と、絶縁体４０９と、絶縁体４９４と、を有する。
ここで、絶縁体４２２、絶縁体４２８および絶縁体４０９は、バリア性を有する絶縁体である。即ち、図５０に示す半導体装置は、トランジスタ３３００がバリア性を有する絶縁体に囲まれた構造を有する。ただし、絶縁体４２２、絶縁体４２８および絶縁体４０９のいずれか一以上を有さなくてもよい。
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４９０は、絶縁体４６８上に配置する。また、トランジスタ３３００は、絶縁体４９０上に配置する。また、絶縁体４９２は、トランジスタ３３００上に配置する。また、絶縁体４９４は、絶縁体４９２上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８および絶縁体４２２は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋め込まれている。
また、絶縁体４９０は、トランジスタ３３００のチャネル形成領域と重なる開口部と、導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれている。
導電体４７４ａは、トランジスタ３３００のボトムゲート電極としての機能を有しても構わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４ａとトランジスタ３３００のトップゲート電極である導電体４０４とを電気的に接続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３００の飽和領域における電気特性を安定にすることができる。
また、絶縁体４０９および絶縁体４９２は、トランジスタ３３００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと絶縁体５１２を介して重なる導電体５１４に達する開口部と、トランジスタ３３００のゲート電極である導電体５０４に達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａを通って、導電体４７４ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ３３００などの構成要素のいずれかを介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂに達する開口部と、導電体４９６ｃに達する開口部と、導電体４９６ｄに達する開口部と、を有する。また、開口部には、それぞれ導電体４９８ａ、導電体４９８ｂ、導電体４９８ｃまたは導電体４９８ｄが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９０、絶縁体４９２または絶縁体４９４の一以上は、バリア性を有する絶縁体を有すると好ましい。
導電体４９８ｄとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。導電体４９８は、バリア性を有する導電体を有すると好ましい。
トランジスタ３２００のソースまたはドレインは、導電体４８０ｂと、導電体４７８ｂと、導電体４７６ａと、導電体４７４ｂと、導電体４９６ｃと、を介してトランジスタ３３００のソース電極またはドレイン電極の一方である導電体５１６ｂと電気的に接続する。また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、導電体４７８ｃと、導電体４７６ｂと、導電体４７４ｃと、導電体４９６ｄと、を介してトランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと電気的に接続する。
容量素子３４００は、トランジスタ３３００のソース電極またはドレイン電極の他方と電気的に接続する電極と、導電体５１４と、絶縁体５１２と、を有する。なお、容量素子３４００を構成する絶縁体５１２は、トランジスタ３３００のゲート絶縁体として機能する領域を含むため同一工程を経て形成できる。したがって、生産性を高めることができて好ましい場合がある。また、導電体５１４として、トランジスタ３３００のゲート電極として機能する導電体５０４と同一工程を経て形成した層を用いると、生産性を高めることができて好ましい場合がある。
そのほかの構造については、適宜図４６などについての記載を参酌することができる。
なお、図５１に示す半導体装置は、図５０に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図５１に示す半導体装置については、図５０に示した半導体装置の記載を参酌する。具体的には、図５１に示す半導体装置は、トランジスタ３２００がＦｉｎ型である場合を示している。Ｆｉｎ型であるトランジスタ３２００については、図４７に示したトランジスタ２２００の記載を参照する。なお、図４７では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。なお、図５１（Ａ）、図５１（Ｂ）および図５１（Ｃ）は、それぞれ異なる場所の断面図である。
また、図５２に示す半導体装置は、図５０に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図５２に示す半導体装置については、図５０に示した半導体装置の記載を参酌する。具体的には、図５２に示す半導体装置は、トランジスタ３２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。ＳＯＩ基板である半導体基板４５０に設けられたトランジスタ３２００については、図４８に示したトランジスタ２２００の記載を参照する。なお、図４８では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。なお、図５２（Ａ）、図５２（Ｂ）および図５２（Ｃ）は、それぞれ異なる場所の断面図である。
＜記憶装置２＞
図４９（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図４９（Ａ）に示した半導体装置と異なる。この場合も図４９（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図４９（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
図５３（Ａ）は、本発明の一態様に係る撮像装置２０００の例を示す平面図である。撮像装置２０００は、画素部２０１０と、画素部２０１０を駆動するための周辺回路２０６０と、周辺回路２０７０、周辺回路２０８０と、周辺回路２０９０と、を有する。画素部２０１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２０１１を有する。周辺回路２０６０、周辺回路２０７０、周辺回路２０８０および周辺回路２０９０は、それぞれ複数の画素２０１１に接続し、複数の画素２０１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２０６０、周辺回路２０７０、周辺回路２０８０および周辺回路２０９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２０６０は周辺回路の一部といえる。
また、撮像装置２０００は、光源２０９１を有することが好ましい。光源２０９１は、検出光Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２０１０を形成する基板上に形成してもよい。また、周辺回路は、その一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２０６０、周辺回路２０７０、周辺回路２０８０および周辺回路２０９０のいずれか一以上を省略してもよい。
また、図５３（Ｂ）に示すように、撮像装置２０００が有する画素部２０１０において、画素２０１１を傾けて配置してもよい。画素２０１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２０００における撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２０００が有する１つの画素２０１１を複数の副画素２０１２で構成し、それぞれの副画素２０１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図５４（Ａ）は、カラー画像を取得するための画素２０１１の一例を示す平面図である。図５４（Ａ）に示す画素２０１１は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２０１２（以下、「副画素２０１２Ｒ」ともいう）、緑（Ｇ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２０１２（以下、「副画素２０１２Ｇ」ともいう）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２０１２（以下、「副画素２０１２Ｂ」ともいう）を有する。副画素２０１２は、フォトセンサとして機能させることができる。
副画素２０１２（副画素２０１２Ｒ、副画素２０１２Ｇ、および副画素２０１２Ｂ）は、配線２０３１、配線２０４７、配線２０４８、配線２０４９、配線２０５０と電気的に接続される。また、副画素２０１２Ｒ、副画素２０１２Ｇ、および副画素２０１２Ｂは、それぞれが独立した配線２０５３に接続している。また、本明細書等において、例えばｎ行目の画素２０１１に接続された配線２０４８および配線２０４９を、それぞれ配線２０４８［ｎ］および配線２０４９［ｎ］と記載する。また、例えばｍ列目の画素２０１１に接続された配線２０５３を、配線２０５３［ｍ］と記載する。なお、図５４（Ａ）において、ｍ列目の画素２０１１が有する副画素２０１２Ｒに接続する配線２０５３を配線２０５３［ｍ］Ｒ、副画素２０１２Ｇに接続する配線２０５３を配線２０５３［ｍ］Ｇ、および副画素２０１２Ｂに接続する配線２０５３を配線２０５３［ｍ］Ｂと記載している。副画素２０１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２０００は、隣接する画素２０１１の、同じ波長帯域の光を透過するカラーフィルタが設けられた副画素２０１２同士がスイッチを介して電気的に接続する構成を有する。図５４（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２０１１が有する副画素２０１２と、該画素２０１１に隣接するｎ＋１行ｍ列に配置された画素２０１１が有する副画素２０１２の接続例を示す。図５４（Ｂ）において、ｎ行ｍ列に配置された副画素２０１２Ｒと、ｎ＋１行ｍ列に配置された副画素２０１２Ｒがスイッチ２００１を介して接続されている。また、ｎ行ｍ列に配置された副画素２０１２Ｇと、ｎ＋１行ｍ列に配置された副画素２０１２Ｇがスイッチ２００２を介して接続されている。また、ｎ行ｍ列に配置された副画素２０１２Ｂと、ｎ＋１行ｍ列に配置された副画素２０１２Ｂがスイッチ２００３を介して接続されている。
なお、副画素２０１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２０１１に３種類の異なる波長帯域の光を検出する副画素２０１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２０１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２０１２を有する画素２０１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２０１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２０１２を有する画素２０１１を用いてもよい。１つの画素２０１１に４種類の異なる波長帯域の光を検出する副画素２０１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図５４（Ａ）において、赤の波長帯域を検出する副画素２０１２、緑の波長帯域を検出する副画素２０１２、および青の波長帯域を検出する副画素２０１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２０１１に設ける副画素２０１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長帯域を検出する副画素２０１２を２つ以上設けることで、冗長性を高め、撮像装置２０００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２０００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２０１１にレンズを設けてもよい。ここで、図５５の断面図を用いて、画素２０１１、フィルタ２０５４、レンズ２０５５の配置例を説明する。レンズ２０５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図５５（Ａ）に示すように、画素２０１１に形成したレンズ２０５５、フィルタ２０５４（フィルタ２０５４Ｒ、フィルタ２０５４Ｇおよびフィルタ２０５４Ｂ）、および画素回路２０３０等を通して光２０５６を光電変換素子２０２０に入射させる構造とすることができる。
ただし、二点鎖線で囲んだ領域に示すように、矢印で示す光２０５６の一部が配線２０５７の一部によって遮光されてしまうことがある。したがって、図５５（Ｂ）に示すように光電変換素子２０２０側にレンズ２０５５およびフィルタ２０５４を配置して、光電変換素子２０２０が光２０５６を効率良く受光させる構造が好ましい。光電変換素子２０２０側から光２０５６を光電変換素子２０２０に入射させることで、検出感度の高い撮像装置２０００を提供することができる。
図５５に示す光電変換素子２０２０として、ｐｎ型接合またはｐｉｎ型接合が形成された光電変換素子を用いてもよい。
また、光電変換素子２０２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子２０２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２０２０を実現できる。
ここで、撮像装置２０００が有する１つの画素２０１１は、図５４に示す副画素２０１２に加えて、第１のフィルタを有する副画素２０１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
図５６（Ａ）、図５６（Ｂ）は、撮像装置を構成する素子の断面図である。図５６（Ａ）に示す撮像装置は、シリコン基板２３００に設けられたシリコンを用いたトランジスタ２３５１、トランジスタ２３５１上に積層して配置された酸化物半導体を用いたトランジスタ２３５２およびトランジスタ２３５３、ならびにシリコン基板２３００に設けられたフォトダイオード２３６０を含む。各トランジスタおよびフォトダイオード２３６０は、種々のプラグ２３７０および配線２３７１と電気的な接続を有する。また、フォトダイオード２３６０のアノード２３６１は、低抵抗領域２３６３を介してプラグ２３７０と電気的に接続を有する。
また撮像装置は、シリコン基板２３００に設けられたトランジスタ２３５１およびフォトダイオード２３６０を有する層２３１０と、層２３１０と接して設けられ、配線２３７１を有する層２３２０と、層２３２０と接して設けられ、トランジスタ２３５２およびトランジスタ２３５３を有する層２３３０と、層２３３０と接して設けられ、配線２３７２および配線２３７３を有する層２３４０を備えている。
なお図５６（Ａ）の断面図の一例では、シリコン基板２３００において、トランジスタ２３５１が形成された面とは逆側の面にフォトダイオード２３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード２３６０の受光面をトランジスタ２３５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層２３１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層２３１０を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
なおシリコンを用いたトランジスタのみを用いて画素を構成する場合には、層２３３０を省略すればよい。層２３３０を省略した断面図の一例を図５６（Ｂ）に示す。
なお、シリコン基板２３００は、ＳＯＩ基板であってもよい。また、シリコン基板２３００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
ここで、トランジスタ２３５１およびフォトダイオード２３６０を有する層２３１０と、トランジスタ２３５２およびトランジスタ２３５３を有する層２３３０と、の間には絶縁体２４２２が設けられる。ただし、絶縁体２４２２の位置は限定されない。
トランジスタ２３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ２３５１の信頼性を向上させる効果がある。一方、トランジスタ２３５２およびトランジスタ２３５３などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ２３５２およびトランジスタ２３５３などの信頼性を低下させる要因となる場合がある。したがって、シリコンを用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間にバリア性を有する絶縁体２４２２を設けることが好ましい。また、トランジスタ２３５２およびトランジスタ２３５３の四方を、バリア性を有する絶縁体２４１８で囲むことが好ましい。また、トランジスタ２３５２およびトランジスタ２３５３の上方を、バリア性を有する絶縁体２４０９で覆うことが好ましい。絶縁体２４２２より下層に水素を閉じ込めることで、トランジスタ２３５１の信頼性が向上させることができる。さらに、絶縁体２４２２より下層から、絶縁体２４２２より上層に水素が拡散することを抑制できるため、トランジスタ２３５２およびトランジスタ２３５３などの信頼性を向上させることができる。
即ち、図５６に示す半導体装置は、トランジスタ２３５２およびトランジスタ２３５３がバリア性を有する絶縁体に囲まれた構造を有する。ただし、トランジスタ２３５２およびトランジスタ２３５３がバリア性を有する絶縁体に囲まれていなくてもよい。
また、図５６（Ａ）の断面図において、層２３１０に設けるフォトダイオード２３６０と、層２３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
なお、図５７（Ａ）および図５７（Ｂ）に示すように、画素の上部または下部にフィルタ２３５４または／およびレンズ２３５５を配置してもよい。フィルタ２３５４は、フィルタ２０５４についての記載を参照する。レンズ２３５５は、レンズ２０５５についての記載を参照する。
また、図５８（Ａ１）および図５８（Ｂ１）に示すように、撮像装置の一部または全部を湾曲させてもよい。図５８（Ａ１）は、撮像装置を同図中の一点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図５８（Ａ２）は、図５８（Ａ１）中の一点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図５８（Ａ３）は、図５８（Ａ１）中の一点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図５８（Ｂ１）は、撮像装置を同図中の一点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の一点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図５８（Ｂ２）は、図５８（Ｂ１）中の一点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図５８（Ｂ３）は、図５８（Ｂ１）中の一点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
図５９は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図５９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図５９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図５９に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図５９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図５９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図６０は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図６０では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図６０では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図６０において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図６０における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
＜表示装置＞
以下では、本発明の一態様に係る表示装置について、図６１および図６３を用いて説明する。
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図６１は、本発明の一態様に係るＥＬ表示装置の一例である。図６１（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図６１（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図６１（Ｃ）は、図６１（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である。
図６１（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図６１（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
なお、図６１（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図６１（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用することができる。
図６１（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、絶縁体４２２と、絶縁体４２８と、絶縁体４０９と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図６１（Ｃ）は、図６１（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
図６１（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７０４ａと、導電体７０４ａ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあり導電体７０４ａと重なる半導体７０６ａおよび半導体７０６ｂと、半導体７０６ａおよび半導体７０６ｂと接する導電体７１６ａおよび導電体７１６ｂと、半導体７０６ｂ上、導電体７１６ａ上および導電体７１６ｂ上の絶縁体７１８ａと、絶縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあり半導体７０６ｂと重なる導電体７１４ａと、を有する構造を示す。なお、トランジスタ７４１の構造は一例であり、図６１（Ｃ）に示す構造と異なる構造であっても構わない。
したがって、図６１（Ｃ）に示すトランジスタ７４１において、導電体７０４ａはゲート電極としての機能を有し、絶縁体７１２ａおよび絶縁体７１２ｂはゲート絶縁体としての機能を有し、導電体７１６ａはソース電極としての機能を有し、導電体７１６ｂはドレイン電極としての機能を有し、絶縁体７１８ａ、絶縁体７１８ｂおよび絶縁体７１８ｃはゲート絶縁体としての機能を有し、導電体７１４ａはゲート電極としての機能を有する。なお、半導体７０６は、光が当たることで電気特性が変動する場合がある。したがって、導電体７０４ａ、導電体７１６ａ、導電体７１６ｂ、導電体７１４ａのいずれか一以上が遮光性を有すると好ましい。
なお、絶縁体７１８ａおよび絶縁体７１８ｂの界面を破線で表したが、これは両者の境界が明確でない場合があることを示す。例えば、絶縁体７１８ａおよび絶縁体７１８ｂとして、同種の絶縁体を用いた場合、観察手法によっては両者の区別が付かない場合がある。
図６１（Ｃ）には、容量素子７４２として、基板上の導電体７０４ｂと、導電体７０４ｂ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあり導電体７０４ｂと重なる導電体７１６ａと、導電体７１６ａ上の絶縁体７１８ａと、絶縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあり導電体７１６ａと重なる導電体７１４ｂと、を有し、導電体７１６ａおよび導電体７１４ｂの重なる領域で、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去されている構造を示す。
容量素子７４２において、導電体７０４ｂおよび導電体７１４ｂは一方の電極として機能し、導電体７１６ａは他方の電極として機能する。
したがって、容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製することができる。また、導電体７０４ａおよび導電体７０４ｂを同種の導電体とすると好ましい。その場合、導電体７０４ａおよび導電体７０４ｂは、同一工程を経て形成することができる。また、導電体７１４ａおよび導電体７１４ｂを同種の導電体とすると好ましい。その場合、導電体７１４ａおよび導電体７１４ｂは、同一工程を経て形成することができる。
図６１（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。したがって、図６１（Ｃ）は表示品位の高いＥＬ表示装置である。なお、図６１（Ｃ）に示す容量素子７４２は、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去された構造を有するが、本発明の一態様に係る容量素子はこれに限定されるものではない。例えば、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ｃの一部が除去された構造を有しても構わない。
トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで、絶縁体７２０は、トランジスタ７４１のソース電極として機能する導電体７１６ａに達する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続してもよい。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７１９となる。
ここで、絶縁体４２２、絶縁体４２８および絶縁体４０９は、バリア性を有する絶縁体である。即ち、図６１に示す表示装置は、トランジスタ７４１がバリア性を有する絶縁体に囲まれた構造を有する。ただし、絶縁体４２２、絶縁体４２８および絶縁体４０９のいずれか一以上を有さなくてもよい。
なお、ＥＬ表示装置を高精細化するために、トランジスタ、容量素子または／および配線層などを積層させてもよい。
図６２は、半導体基板上に作製したＥＬ表示装置の画素を示す断面図の一例である。
図６２に示すＥＬ表示装置は、半導体基板８０１と、基板８０２と、絶縁体８０３と、絶縁体８０４と、絶縁体８０５と、接着層８０６と、フィルタ８０７と、フィルタ８０８と、フィルタ８０９と、絶縁体８１１と、絶縁体８１２と、絶縁体８１３と、絶縁体８１４と、絶縁体８１５と、絶縁体８１６と、絶縁体８１７と、絶縁体８１８と、絶縁体８１９と、絶縁体８２０と、絶縁体８２１と、導電体８３１と、導電体８３２と、導電体８３３と、導電体８３４と、導電体８３５と、導電体８３６と、導電体８３７と、導電体８３８と、導電体８３９と、導電体８４０と、導電体８４１と、導電体８４２と、導電体８４３と、導電体８４４と、導電体８４５と、導電体８４６と、導電体８４７と、導電体８４８と、導電体８４９と、導電体８５０と、導電体８５１、導電体８５２と、導電体８５３と、導電体８５４と、導電体８５５と、導電体８５６と、導電体８５７と、導電体８５８と、導電体８５９と、導電体８６０と、導電体８６１と、導電体８６２と、絶縁体８７１と、導電体８７２と、絶縁体８７３と、絶縁体８７４と、領域８７５と、領域８７６と、絶縁体８７７と、絶縁体８７８と、絶縁体８８１と、導電体８８２と、絶縁体８８３と、絶縁体８８４と、領域８８５と、領域８８６と、層８８７と、層８８８と、発光層８９３と、を有する。
また、半導体基板８０１と、絶縁体８７１と、導電体８７２と、絶縁体８７３と、絶縁体８７４と、領域８７５と、領域８７６と、によって、トランジスタ８９１が構成される。半導体基板８０１は、チャネル形成領域としての機能を有する。絶縁体８７１は、ゲート絶縁体としての機能を有する。導電体８７２は、ゲート電極としての機能を有する。絶縁体８７３は、側壁絶縁体としての機能を有する。絶縁体８７４は、側壁絶縁体としての機能を有する。領域８７５は、ソース領域または／およびドレイン領域としての機能を有する。領域８７６は、ソース領域または／およびドレイン領域としての機能を有する。
導電体８７２は、絶縁体８７１を介して半導体基板８０１の一部と重なる領域を有する。領域８７５および領域８７６は、半導体基板８０１に不純物が添加された領域である。または、半導体基板８０１がシリコン基板である場合、シリサイドの形成された領域であってもよい。例えば、タングステンシリサイド、チタンシリサイド、コバルトシリサイドまたはニッケルシリサイドなどを有する領域であってもよい。領域８７５および領域８７６は、導電体８７２、絶縁体８７３および絶縁体８７４などによって、自己整合的に形成することができる。したがって、半導体基板８０１のチャネル形成領域を挟む位置に、それぞれ領域８７５および領域８７６が配置される。
トランジスタ８９１は、絶縁体８７３を有することにより、領域８７５とチャネル形成領域との間を空けることができる。したがって、絶縁体８７３を有することにより、領域８７５から生じる電界に起因してトランジスタ８９１が破壊または劣化することを抑制することができる。また、トランジスタ８９１は、絶縁体８７４を有することにより、領域８７６とチャネル形成領域との間を空けることができる。したがって、絶縁体８７４を有することにより、領域８７６から生じる電界に起因してトランジスタ８９１が破壊または劣化することを抑制することができる。なお、トランジスタ８９１は、領域８７５とチャネル形成領域との間隔よりも、領域８７６とチャネル形成領域との間隔が広い構造を有する。例えば、トランジスタ８９１の動作時において、領域８７５とチャネル形成領域との電位差よりも、領域８７６とチャネル形成領域との電位差のほうが大きくなることが多い場合、高いオン電流および高い信頼性を両立することができる構造である。
また、半導体基板８０１と、絶縁体８８１と、導電体８８２と、絶縁体８８３と、絶縁体８８４と、領域８８５と、領域８８６と、によって、トランジスタ８９２が構成される。半導体基板８０１は、チャネル形成領域としての機能を有する。絶縁体８８１は、ゲート絶縁体としての機能を有する。導電体８８２は、ゲート電極としての機能を有する。絶縁体８８３は、側壁絶縁体としての機能を有する。絶縁体８８４は、側壁絶縁体としての機能を有する。領域８８５は、ソース領域または／およびドレイン領域としての機能を有する。領域８８６は、ソース領域または／およびドレイン領域としての機能を有する。
導電体８８２は、絶縁体８８１を介して半導体基板８０１の一部と重なる領域を有する。領域８８５および領域８８６は、半導体基板８０１に不純物が添加された領域である。または、半導体基板８０１がシリコン基板である場合、シリサイドの形成された領域である。領域８８５および領域８８６は、導電体８８２、絶縁体８８３および絶縁体８８４などによって、自己整合的に形成することができる。したがって、半導体基板８０１のチャネル形成領域を挟む位置に、それぞれ領域８８５および領域８８６が配置される。
トランジスタ８９２は、絶縁体８８３を有することにより、領域８８５とチャネル形成領域との間を空けることができる。したがって、絶縁体８８３を有することにより、領域８８５から生じる電界に起因してトランジスタ８９２が破壊または劣化することを抑制することができる。また、トランジスタ８９２は、絶縁体８８４を有することにより、領域８８６とチャネル形成領域との間を空けることができる。したがって、絶縁体８８４を有することにより、領域８８６から生じる電界に起因してトランジスタ８９２が破壊または劣化することを抑制することができる。なお、トランジスタ８９２は、領域８８５とチャネル形成領域との間隔よりも、領域８８６とチャネル形成領域との間隔が広い構造を有する。例えば、トランジスタ８９２の動作時において、領域８８５とチャネル形成領域との電位差よりも、領域８８６とチャネル形成領域との電位差のほうが大きくなることが多い場合、高いオン電流および高い信頼性を両立することができる構造である。
絶縁体８７７は、トランジスタ８９１およびトランジスタ８９２を覆うように配置される。したがって、絶縁体８７７は、トランジスタ８９１およびトランジスタ８９２の保護膜としての機能を有する。絶縁体８０３、絶縁体８０４および絶縁体８０５は、素子を分離する機能を有する。例えば、トランジスタ８９１とトランジスタ８９２とは、絶縁体８０３および絶縁体８０４を間に有することによって素子分離される。
導電体８５１、導電体８５２、導電体８５３、導電体８５４、導電体８５５、導電体８５６、導電体８５７、導電体８５８、導電体８５９、導電体８６０、導電体８６１および導電体８６２は、素子と素子、素子と配線、配線と配線などを電気的に接続する機能を有する。よって、これらの導電体を配線またはプラグと言い換えることもできる。
導電体８３１、導電体８３２、導電体８３３、導電体８３４、導電体８３５、導電体８３６、導電体８３７、導電体８３８、導電体８３９、導電体８４０、導電体８４１、導電体８４２、導電体８４３、導電体８４４、導電体８４５、導電体８４６、導電体８４７、導電体８４９、導電体８５０は、配線、電極または／および遮光層としての機能を有する。
例えば、導電体８３６および導電体８４４は、絶縁体８１７を有する容量素子の電極としての機能を有する。例えば、導電体８３８および導電体８４５は、絶縁体８１８を有する容量素子の電極としての機能を有する。例えば、導電体８４０および導電体８４６は、絶縁体８１９を有する容量素子の電極としての機能を有する。例えば、導電体８４２および導電体８４７は、絶縁体８２０を有する容量素子の電極としての機能を有する。なお、導電体８３６と導電体８３８とが電気的に接続していてもよい。また、導電体８４４と導電体８４５とが電気的に接続していてもよい。また、導電体８４０と導電体８４２とが電気的に接続していてもよい。また、導電体８４６と導電体８４７とが電気的に接続してもよい。
絶縁体８１１、絶縁体８１２、絶縁体８１３、絶縁体８１４、絶縁体８１５および絶縁体８１６は、層間絶縁体としての機能を有する。絶縁体８１１、絶縁体８１２、絶縁体８１３、絶縁体８１４、絶縁体８１５および絶縁体８１６は、表面が平坦化されていると好ましい。
導電体８３１、導電体８３２、導電体８３３および導電体８３４は、絶縁体８１１上に配置される。導電体８５１は、絶縁体８１１の開口部に配置される。導電体８５１は、導電体８３１と領域８７５とを電気的に接続する。導電体８５２は、絶縁体８１１の開口部に配置される。導電体８５２は、導電体８３３と領域８８５とを電気的に接続する。導電体８５３は、絶縁体８１１の開口部に配置される。導電体８５３は、導電体８３４と領域８８６とを電気的に接続する。
導電体８３５、導電体８３６、導電体８３７および導電体８３８は、絶縁体８１２上に配置される。導電体８３６上には絶縁体８１７が配置される。絶縁体８１７上には導電体８４４が配置される。導電体８３８上には絶縁体８１８が配置される。絶縁体８１８上には導電体８４５が配置される。導電体８５４は、絶縁体８１２の開口部に配置される。導電体８５４は、導電体８３５と導電体８３１とを電気的に接続する。導電体８５５は、絶縁体８１２の開口部に配置される。導電体８５５は、導電体８３７と導電体８３３とを電気的に接続する。
導電体８３９、導電体８４０、導電体８４１および導電体８４２は、絶縁体８１３上に配置される。導電体８４０上には絶縁体８１９が配置される。絶縁体８１９上には導電体８４６が配置される。導電体８４２上には絶縁体８２０が配置される。絶縁体８２０上には導電体８４７が配置される。導電体８５６は、絶縁体８１３の開口部に配置される。導電体８５６は、導電体８３９と導電体８３５とを電気的に接続する。導電体８５７は、絶縁体８１３の開口部に配置される。導電体８５７は、導電体８４０と導電体８４４とを電気的に接続する。導電体８５８は、絶縁体８１３の開口部に配置される。導電体８５８は、導電体８４１と導電体８３７とを電気的に接続する。導電体８５９は、絶縁体８１３の開口部に配置される。導電体８５９は、導電体８４２と導電体８４５とを電気的に接続する。
導電体８４３は、絶縁体８１４上に配置される。導電体８６０は、絶縁体８１４の開口部に配置される。導電体８６０は、導電体８４３と導電体８４６とを電気的に接続する。導電体８６１は、絶縁体８１４の開口部に配置される。導電体８６０は、導電体８４３と導電体８４６とを電気的に接続する。
導電体８４８は、絶縁体８１５上に配置される。導電体８４８は、電気的に浮いていてもよい。なお、導電体８４８は、遮光層としての機能を有すれば、導電体に限定されない。例えば、遮光性を有する絶縁体または半導体であってもよい。
導電体８４９は、絶縁体８１６上に配置される。絶縁体８２１は、絶縁体８１６上および導電体８４９上に配置される。絶縁体８２１は、導電体８４９を露出する開口部を有する。発光層８９３は、導電体８４９上および絶縁体８２１上に配置される。導電体８５０は、発光層８９３上に配置される。
したがって、導電体８４９と導電体８５０とに電位差を与えることで、発光層８９３から発光が生じる。そのため、導電体８４９と、導電体８５０と、発光層８９３と、は発光素子としての機能を有する。なお、絶縁体８２１は、隔壁としての機能を有する。
絶縁体８７８は、導電体８５０上に配置される。絶縁体８７８は、発光素子を覆うため、保護絶縁体としての機能を有する。例えば、絶縁体８７８がバリア性を有する絶縁体であってもよい。また、バリア性を有する絶縁体で、発光素子を囲む構造としてもよい。
基板８０２は、透光性を有する基板を用いればよい。例えば、基板７５０についての記載を参照する。基板８０２には、層８８７および層８８８が設けられる。層８８７および層８８８は、遮光層としての機能を有する。遮光層としては、例えば、樹脂や金属などを用いればよい。層８８７および層８８８を有することによって、ＥＬ表示装置のコントラストを向上させることや色のにじみを低減させることなどができる。
フィルタ８０７、フィルタ８０８およびフィルタ８０９は、カラーフィルタとしての機能を有する。例えば、フィルタ２０５４についての記載を参照する。フィルタ８０８は、層８８８、基板８０２および層８８７にまたがって配置される。フィルタ８０７は、層８８８においてフィルタ８０８と重なる領域を有する。フィルタ８０９は、層８８７においてフィルタ８０８と重なる領域を有する。フィルタ８０７、フィルタ８０８およびフィルタ８０９は、それぞれ厚さが異なっていてもよい。フィルタの厚さが異なることによって、発光素子からの光取り出し効率が高くなる場合がある。
フィルタ８０７、フィルタ８０８およびフィルタ８０９と、絶縁体８７８と、の間には、接着層８０６が配置される。
図６２に示したＥＬ表示装置は、トランジスタ、容量素子または／および配線層などが積層した構造を有するため、画素を縮小することができる。そのため、高精細なＥＬ表示装置を実現することができる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図６３（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図６３に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図６１（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図６３（Ｂ）に示す。図６３（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図６３（Ｂ）には、図６１（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７５２上には、絶縁体７２１が配置される。ここで、絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、導電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジスタ７５１と電気的に接続する。
ここで、絶縁体４２２、絶縁体４２８および絶縁体４０９は、バリア性を有する絶縁体である。即ち、図６３に示す表示装置は、トランジスタ７５１がバリア性を有する絶縁体に囲まれた構造を有する。ただし、絶縁体４２２、絶縁体４２８および絶縁体４０９のいずれか一以上を有さなくてもよい。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ素子、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、エレクトロウェッティング素子、カーボンナノチューブを用いた表示素子、量子ドットなどの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。各画素に量子ドットを有する表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子の一部、バックライトの一部、またはバックライトと表示素子との間に配置すればよい。量子ドットを用いることにより、色純度の高い表示装置を作製することができる。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
また、ＭＥＭＳを用いた表示装置は、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤によって水分を除去できるため、ＭＥＭＳなどが動きにくくなることや劣化することを防止することができる。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図６４に示す。
図６４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図６４（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図６４（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図６４（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図６４（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図６４（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図６４（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
１００ ターゲット
１００ａ ターゲット
１００ｂ ターゲット
１０１ 成膜室
１０３ｂ マグネットユニット
１１０ バッキングプレート
１１０ａ バッキングプレート
１１０ｂ バッキングプレート
１２０ ターゲットホルダ
１２０ａ ターゲットホルダ
１２０ｂ ターゲットホルダ
１２２ ターゲットシールド
１２３ ターゲットシールド
１３０ マグネットユニット
１３０ａ マグネットユニット
１３０ｂ マグネットユニット
１３０Ｎ マグネット
１３０Ｎ１ マグネット
１３０Ｎ２ マグネット
１３０Ｓ マグネット
１３２ マグネットホルダ
１４０ プラズマ
１４２ 部材
１６０ 基板
１７０ 基板ホルダ
１８０ａ 磁力線
１８０ｂ 磁力線
１９０ 電源
１９１ 電源
２００ ペレット
２０１ イオン
２０２ 横成長部
２０３ 粒子
２１０ バッキングプレート
２２０ 基板
２３０ ターゲット
２５０ マグネット
４００ 基板
４０１ 絶縁体
４０２ 絶縁体
４０４ 導電体
４０６ａ 半導体
４０６ｂ 半導体
４０６ｃ 半導体
４０８ 絶縁体
４０９ 絶縁体
４１０ａ 絶縁体
４１０ｂ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４２２ 絶縁体
４２８ 絶縁体
４５０ 半導体基板
４５２ 絶縁体
４５４ 導電体
４５６ 領域
４６０ 領域
４６２ 絶縁体
４６４ 絶縁体
４６６ 絶縁体
４６８ 絶縁体
４７２ａ 領域
４７２ｂ 領域
４７４ａ 導電体
４７４ｂ 導電体
４７４ｃ 導電体
４７６ａ 導電体
４７６ｂ 導電体
４７８ａ 導電体
４７８ｂ 導電体
４７８ｃ 導電体
４８０ａ 導電体
４８０ｂ 導電体
４８０ｃ 導電体
４９０ 絶縁体
４９２ 絶縁体
４９４ 絶縁体
４９６ａ 導電体
４９６ｂ 導電体
４９６ｃ 導電体
４９６ｄ 導電体
４９８ 導電体
４９８ａ 導電体
４９８ｂ 導電体
４９８ｃ 導電体
４９８ｄ 導電体
５００ 基板
５０２ 絶縁体
５０３ 絶縁体
５０４ 導電体
５０６ａ 半導体
５０６ｂ 半導体
５０６ｃ 半導体
５０８ 絶縁体
５１２ 絶縁体
５１３ 導電体
５１４ 導電体
５１６ａ 導電体
５１６ｂ 導電体
７００ 基板
７０４ａ 導電体
７０４ｂ 導電体
７０６ 半導体
７０６ａ 半導体
７０６ｂ 半導体
７１２ａ 絶縁体
７１２ｂ 絶縁体
７１４ａ 導電体
７１４ｂ 導電体
７１６ａ 導電体
７１６ｂ 導電体
７１８ａ 絶縁体
７１８ｂ 絶縁体
７１８ｃ 絶縁体
７１９ 発光素子
７２０ 絶縁体
７２１ 絶縁体
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５１ トランジスタ
７５２ 容量素子
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 導電体
７８２ 発光層
７８３ 導電体
７８４ 隔壁
７９１ 導電体
７９２ 絶縁体
７９３ 液晶層
７９４ 絶縁体
７９５ スペーサ
７９６ 導電体
８０１ 半導体基板
８０２ 基板
８０３ 絶縁体
８０４ 絶縁体
８０５ 絶縁体
８０６ 接着層
８０７ フィルタ
８０８ フィルタ
８０９ フィルタ
８１１ 絶縁体
８１２ 絶縁体
８１３ 絶縁体
８１４ 絶縁体
８１５ 絶縁体
８１６ 絶縁体
８１７ 絶縁体
８１８ 絶縁体
８１９ 絶縁体
８２０ 絶縁体
８２１ 絶縁体
８３１ 導電体
８３２ 導電体
８３３ 導電体
８３４ 導電体
８３５ 導電体
８３６ 導電体
８３７ 導電体
８３８ 導電体
８３９ 導電体
８４０ 導電体
８４１ 導電体
８４２ 導電体
８４３ 導電体
８４４ 導電体
８４５ 導電体
８４６ 導電体
８４７ 導電体
８４８ 導電体
８４９ 導電体
８５０ 導電体
８５１ 導電体
８５２ 導電体
８５３ 導電体
８５４ 導電体
８５５ 導電体
８５６ 導電体
８５７ 導電体
８５８ 導電体
８５９ 導電体
８６０ 導電体
８６１ 導電体
８６２ 導電体
８７１ 絶縁体
８７２ 導電体
８７３ 絶縁体
８７４ 絶縁体
８７５ 領域
８７６ 領域
８７７ 絶縁体
８７８ 絶縁体
８８１ 絶縁体
８８２ 導電体
８８３ 絶縁体
８８４ 絶縁体
８８５ 領域
８８６ 領域
８８７ 層
８８８ 層
８９１ トランジスタ
８９２ トランジスタ
８９３ 発光層
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２０００ 撮像装置
２００１ スイッチ
２００２ スイッチ
２００３ スイッチ
２０１０ 画素部
２０１１ 画素
２０１２ 副画素
２０１２Ｂ 副画素
２０１２Ｇ 副画素
２０１２Ｒ 副画素
２０２０ 光電変換素子
２０３０ 画素回路
２０３１ 配線
２０４７ 配線
２０４８ 配線
２０４９ 配線
２０５０ 配線
２０５３ 配線
２０５４ フィルタ
２０５４Ｂ フィルタ
２０５４Ｇ フィルタ
２０５４Ｒ フィルタ
２０５５ レンズ
２０５６ 光
２０５７ 配線
２０６０ 周辺回路
２０７０ 周辺回路
２０８０ 周辺回路
２０９０ 周辺回路
２０９１ 光源
２１００ トランジスタ
２２００ トランジスタ
２３００ シリコン基板
２３１０ 層
２３２０ 層
２３３０ 層
２３４０ 層
２３５１ トランジスタ
２３５２ トランジスタ
２３５３ トランジスタ
２３５４ フィルタ
２３５５ レンズ
２３６０ フォトダイオード
２３６１ アノード
２３６３ 低抵抗領域
２３７０ プラグ
２３７１ 配線
２３７２ 配線
２３７３ 配線
２４０９ 絶縁体
２４１８ 絶縁体
２４２２ 絶縁体
２７００ 成膜装置
２７０１ 大気側基板供給室
２７０２ 大気側基板搬送室
２７０３ａ ロードロック室
２７０３ｂ アンロードロック室
２７０４ 搬送室
２７０５ 基板加熱室
２７０６ａ 成膜室
２７０６ｂ 成膜室
２７０６ｃ 成膜室
２７５１ クライオトラップ
２７５２ ステージ
２７６１ カセットポート
２７６２ アライメントポート
２７６３ 搬送ロボット
２７６４ ゲートバルブ
２７６５ 加熱ステージ
２７６６ ターゲット
２７６６ａ ターゲット
２７６６ｂ ターゲット
２７６７ ターゲットシールド
２７６７ａ ターゲットシールド
２７６７ｂ ターゲットシールド
２７６８ 基板ホルダ
２７６９ 基板
２７７０ 真空ポンプ
２７７１ クライオポンプ
２７７２ ターボ分子ポンプ
２７８０ マスフローコントローラ
２７８１ 精製機
２７８２ ガス加熱機構
２７８４ 可変部材
２７９０ａ マグネットユニット
２７９０ｂ マグネットユニット
２７９１ 電源
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子

Claims (2)

  1. 対向ターゲット式スパッタリング装置を用いて、基板を加熱しない状態で、単結晶においてはヘキサゴナルな原子配列を有する酸化物を成膜し、
    前記酸化物は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）、亜鉛のホモロガス構造を有し、
    前記酸化物は、前記酸化物の上面における透過電子顕微鏡像の第１の領域を画像解析することで得られる格子点群を有し、
    前記格子点群をボロノイ解析することで得られる複数のボロノイ領域を有するボロノイ図において、前記ボロノイ領域が六角形である割合が７８％以上１００％以下であることを特徴とする酸化物の成膜方法。
  2. 対向ターゲット式スパッタリング装置を用いて、基板を加熱しない状態で、アルゴンガス及び酸素ガスを含む成膜ガスにより、単結晶においてはヘキサゴナルな原子配列を有する酸化物を成膜し、
    前記酸化物は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）、亜鉛のホモロガス構造を有し、
    前記酸化物は、前記酸化物の上面における透過電子顕微鏡像の第１の領域を画像解析することで得られる格子点群を有し、
    前記格子点群をボロノイ解析することで得られる複数のボロノイ領域を有するボロノイ図において、前記ボロノイ領域が六角形である割合が７８％以上１００％以下であることを特徴とする酸化物の成膜方法。
JP2016017621A 2015-02-02 2016-02-02 酸化膜の成膜方法 Active JP6714372B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015018610 2015-02-02
JP2015018610 2015-02-02

Publications (3)

Publication Number Publication Date
JP2016145146A JP2016145146A (ja) 2016-08-12
JP2016145146A5 JP2016145146A5 (ja) 2019-02-28
JP6714372B2 true JP6714372B2 (ja) 2020-06-24

Family

ID=56553302

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016017621A Active JP6714372B2 (ja) 2015-02-02 2016-02-02 酸化膜の成膜方法

Country Status (6)

Country Link
US (2) US9704707B2 (ja)
JP (1) JP6714372B2 (ja)
KR (1) KR20170109231A (ja)
CN (1) CN107207252B (ja)
TW (1) TW201634393A (ja)
WO (1) WO2016125049A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017149413A1 (en) 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9581506B1 (en) * 2016-03-30 2017-02-28 Globalfoundries Singapore Pte. Ltd. Methods for evaluating strain of crystalline devices
JP6668455B2 (ja) 2016-04-01 2020-03-18 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
KR102358829B1 (ko) 2016-05-19 2022-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 복합 산화물 반도체 및 트랜지스터
CN114864381A (zh) 2016-05-20 2022-08-05 株式会社半导体能源研究所 半导体装置或包括该半导体装置的显示装置
RU2676719C1 (ru) * 2018-02-14 2019-01-10 Федеральное государственное бюджетное учреждение науки Институт электрофизики Уральского отделения Российской академии наук Способ низкотемпературного нанесения нанокристаллического покрытия из альфа-оксида алюминия
KR102082602B1 (ko) * 2018-03-08 2020-04-23 토토 가부시키가이샤 복합 구조물 및 복합 구조물을 구비한 반도체 제조 장치 그리고 디스플레이 제조 장치
KR102085420B1 (ko) * 2018-03-28 2020-03-05 (주)세원하드페이싱 유동성 향상을 위한 마이크로파 플라즈마를 이용한 세라믹 분말의 표면 처리 방법
US11289475B2 (en) * 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device

Family Cites Families (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3733599B2 (ja) * 1993-08-11 2006-01-11 住友化学株式会社 金属酸化物粉末およびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3694737B2 (ja) * 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
KR100589509B1 (ko) 2001-08-09 2006-06-14 다이켄카가쿠 코교 가부시키가이샤 마이크로파 유전체 복합조성물
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7115219B2 (en) * 2002-09-11 2006-10-03 Sumitomo Chemical Company, Limited Method of producing Indium Tin Oxide powder
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
US9249032B2 (en) * 2007-05-07 2016-02-02 Idemitsu Kosan Co., Ltd. Semiconductor thin film, semiconductor thin film manufacturing method and semiconductor element
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8894825B2 (en) * 2010-12-17 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, method for manufacturing the same, manufacturing semiconductor device
US9478668B2 (en) * 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP5946624B2 (ja) * 2011-10-07 2016-07-06 株式会社半導体エネルギー研究所 酸化物半導体膜及び半導体装置
KR102108248B1 (ko) * 2012-03-14 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 트랜지스터, 및 반도체 장치
EP2867387A4 (en) 2012-06-29 2016-03-09 Semiconductor Energy Lab METHOD OF USING CATHODIC SPUTTER TARGET AND METHOD OF MANUFACTURING OXIDE FILM
JP5904056B2 (ja) * 2012-08-22 2016-04-13 東ソー株式会社 Ｉｇｚｏ焼結体、その製造方法及びスパッタリングターゲット
JP2014062316A (ja) * 2012-09-03 2014-04-10 Idemitsu Kosan Co Ltd スパッタリングターゲット
WO2014188983A1 (en) 2013-05-21 2014-11-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and formation method thereof
TWI643969B (zh) * 2013-12-27 2018-12-11 日商半導體能源研究所股份有限公司 氧化物半導體的製造方法
US20150318171A1 (en) 2014-05-02 2015-11-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide
TWI652362B (zh) 2014-10-28 2019-03-01 日商半導體能源研究所股份有限公司 氧化物及其製造方法
TWI686874B (zh) 2014-12-26 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、顯示裝置、顯示模組、電子裝置、氧化物及氧化物的製造方法
WO2016132240A1 (en) 2015-02-20 2016-08-25 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide film and sputtering apparatus

Also Published As

Publication number Publication date
TW201634393A (zh) 2016-10-01
JP2016145146A (ja) 2016-08-12
KR20170109231A (ko) 2017-09-28
US20160225620A1 (en) 2016-08-04
CN107207252A (zh) 2017-09-26
WO2016125049A1 (en) 2016-08-11
CN107207252B (zh) 2021-04-30
US9704707B2 (en) 2017-07-11
US10157738B2 (en) 2018-12-18
US20170250077A1 (en) 2017-08-31

Similar Documents

Publication Publication Date Title
JP6714372B2 (ja) 酸化膜の成膜方法
JP7048789B2 (ja) 半導体装置
JP6947491B2 (ja) 半導体装置
JP2016180178A (ja) 酸化物およびその作製方法
JP2023109908A (ja) 酸化物の作製方法
JP6608848B2 (ja) スパッタリング用ターゲットの作製方法
WO2015059842A1 (ja) 酸化物半導体膜の作製方法
JP2020107902A (ja) 半導体装置
US20160247902A1 (en) Manufacturing method of oxide film and sputtering apparatus
JP6904907B2 (ja) 酸化物及び半導体装置の作製方法
JP6705810B2 (ja) 半導体装置
WO2016067161A1 (ja) 半導体装置およびその作製方法
JP2015201640A (ja) 半導体装置、モジュールおよび電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190115

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200323

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200519

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200605

R150 Certificate of patent or registration of utility model

Ref document number: 6714372

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250