KR20160054702A - 박막 트랜지스터 기판과 이의 제작 방법 및 이를 구비한 액정 표시 패널 - Google Patents

박막 트랜지스터 기판과 이의 제작 방법 및 이를 구비한 액정 표시 패널 Download PDF

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KR20160054702A
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문연건
마사타카 카노
양성훈
임지훈
구소영
김명화
임준형
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삼성디스플레이 주식회사
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Abstract

기판; 상기 기판 상에 위치하는 바텀 게이트; 상기 기판 및 상기 바텀 게이트 상에 위치하는 제1 절연층; 상기 제1 절연층 상에 위치하는 드레인; 상기 제1 절연층 상에 위치하고 상기 드레인의 일측에 위치하는 제1 소스 및 상기 제1 절연층 상에 위치하고 상기 드레인의 타측에 위치하는 제2 소스를 포함하는 소스; 상기 제1 절연층 상에 위치하고 상기 드레인 및 상기 제1 소스와 접촉하는 제1 활성층 및 상기 제1 절연층 상에 위치하고 상기 드레인 및 상기 제2 소스와 접촉하는 제2 활성층을 포함하는 활성층; 상기 드레인, 상기 소스 및 상기 활성층 상에 위치하는 제2 절연층; 및 상기 제 2 절연층 상에 위치하는 탑 게이트를 포함하는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판이 개시된다.

Description

박막 트랜지스터 기판과 이의 제작 방법 및 이를 구비한 액정 표시 패널{THIN FILM TRANSISTOR SUBSTRATE, METHOD FOR MANUFACTURING THE SAME AND LIQUID CRYSTAL DISPLAY PANEL HAVING THE SAME}
본 발명은 박막 트랜지스터 기판과 이의 제작 방법 및 이를 구비한 액정 표시 패널에 관한 것이다.
박막 트랜지스터 기판(thin film transistor, TFT)는 다양한 분야에 이용되고 있으며, 특히 액정 표시 장치(liquid crystal display: LCD), 유기 발광 표시 장치(organic light emitting diode display: OLED display) 및 전기 영동 표시 장치(electrophoretic display) 등의 표시 장치에서 스위칭 및 구동 소자로 이용되고 있다.
최근 디스플레이의 대형화가 이루어짐에 따라 초고속 구동이 가능한 박막 트랜지스터 기판의 개발이 절실히 요구되고 있다. 이에 따라 박막 트랜지스터 기판의 구조 개선 또는 외부적인 처리를 통해 캐리어 이동도(carrier mobility)의 향상, 스위칭 속도 향상, 저 에너지 소비를 위한 온/오프 비율 조절 등에 관한 많은 연구가 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 분리된 활성층에 4개의 채널을 형성하여 캐리어의 이동도를 향상시킬 수 있는 박막 트랜지스터 기판과 이의 제작 방법 및 이를 구비한 액정 표시 패널을 제공하는 것이다.
또한, 문턱전압(threshold voltage)의 조절도를 향상시켜 소비 전력을 절감할 수 있는 박막 트랜지스터 기판과 이의 제작 방법 및 이를 구비한 액정 표시 패널을 제공하는 것이다
또한, NBTIS(Negative Bias Temperature Illumination Stress), PBTIS(Positive Bias Temperature Illumination Stress) 신뢰성을 향상시킬 수 있는 박막 트랜지스터 기판과 이의 제작 방법 및 이를 구비한 액정 표시 패널을 제공하는 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판; 상기 기판 상에 위치하는 바텀 게이트; 상기 기판 및 상기 바텀 게이트 상에 위치하는 제1 절연층; 상기 제1 절연층 상에 위치하는 드레인; 상기 제1 절연층 상에 위치하고 상기 드레인의 일측에 위치하는 제1 소스 및 상기 제1 절연층 상에 위치하고 상기 드레인의 타측에 위치하는 제2 소스를 포함하는 소스; 상기 제1 절연층 상에 위치하고 상기 드레인 및 상기 제1 소스와 접촉하는 제1 활성층 및 상기 제1 절연층 상에 위치하고 상기 드레인 및 상기 제2 소스와 접촉하는 제2 활성층을 포함하는 활성층; 상기 드레인, 상기 소스 및 상기 활성층 상에 위치하는 제2 절연층; 및 상기 제 2 절연층 상에 위치하는 탑 게이트를 포함한다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 상기 제1 활성층 및 상기 제2 활성층 각각은 내측채널영역 및 외측채널영역을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 상기 내측 채널영역은 상기 제1 절연층에 인접할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 상기 외측 채널영역은 상기 제2 절연층에 인접할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 상기 탑 게이트는, 상기 제2 절연층 상에 위치하고 상기 바텀 게이트의 일측에 위치하는 제1 탑 게이트 및 상기 제2 절연층 상에 위치하고 상기 바텀 게이트의 타측에 위치하는 제2 탑 게이트를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 상기 바텀 게이트, 상기 제1 탑 게이트 및 제2 탑 게이트는 동일 전압이 인가되도록 구성될 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 상기 제1 탑 게이트 및 제2 탑 게이트는 동일 전압이 인가되도록 구성되고, 상기 바텀 게이트와, 상기 제1 탑 게이트 및 상기 제2 탑 게이트는 다른 전압이 인가되도록 구성될 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 상기 바텀 게이트, 상기 제1 탑 게이트 및 제2 탑 게이트는 각각 서로 다른 전압이 인가되도록 구성될 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 상기 제1 활성층 및 상기 제2 활성층은, 상기 제1 절연층 중 상기 바텀 게이트로 인해 상기 제1 절연층에 형성된 굴곡 또는 단차가 있는 부분에 배치될 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 상기 드레인은 상기 바텀 게이트와 적어도 일부가 중첩될 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 바텀 게이트를 형성하는 단계; 상기 기판 및 상기 바텀 게이트 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에, 상기 바텀 게이트로 인해 상기 제1 절연층에 형성된 굴곡 또는 단차가 있는 영역에 인접하여 제1 활성층 및 제2 활성층을 형성하는 단계; 상기 제1 절연층 상에 상기 제1 활성층 및 상기 제2 활성층과 접촉하게 드레인을 형성하고, 상기 제1 절연층 상에 상기 드레인의 일측으로 상기 제1 활성층과 접촉하게 제1 소스를 형성하고, 상기 제1 절연층 상에 상기 드레인의 타측으로 상기 제2 활성층과 접촉하게 제2 소스를 형성하는 단계; 상기 드레인, 상기 제1 소스, 상기 제2 소스, 상기 제1 활성층 및 상기 제2 활성층 상에 제2 절연층을 형성하는 단계; 및 상기 제2 절연층 상에 상기 바텀 게이트의 일측에 제1 탑 게이트를 형성하고, 상기 제2 절연층 상에 상기 바텀 게이트의 타측에 제2 탑 게이트를 형성하는 단계를 포함한다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 상기 제1 활성층 및 상기 제2 활성층 각각은 내측채널영역 및 외측채널영역을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 상기 내측 채널영역은 상기 제1 절연층에 인접할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 상기 외측 채널영역은 상기 제2 절연층에 인접할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 상기 바텀 게이트, 상기 제1 탑 게이트 및 제2 탑 게이트는 동일 전압이 인가되도록 구성하는 단계를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 상기 제1 탑 게이트 및 제2 탑 게이트는 동일 전압이 인가되도록 구성하고, 상기 바텀 게이트와, 상기 제1 탑 게이트 및 상기 제2 탑 게이트는 다른 전압이 인가되도록 구성하는 단계를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 상기 바텀 게이트, 상기 제1 탑 게이트 및 제2 탑 게이트는 각각 서로 다른 전압이 인가되도록 구성하는 단계를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 상기 드레인은 상기 바텀 게이트와 적어도 일부가 중첩되도록 형성할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 패널은 기판, 상기 기판 상에 위치하는 바텀 게이트, 상기 기판 및 상기 바텀 게이트 상에 위치하는 제1 절연층, 상기 제1 절연층 상에 위치하는 드레인, 상기 제1 절연층 상에 위치하고 상기 드레인의 일측에 위치하는 제1 소스 및 상기 제1 절연층 상에 위치하고 상기 드레인의 타측에 위치하는 제2 소스를 포함하는 소스, 상기 제1 절연층 상에 위치하고 상기 드레인 및 상기 제1 소스와 접촉하는 제1 활성층 및 상기 제1 절연층 상에 위치하고 상기 드레인 및 상기 제2 소스와 접촉하는 제2 활성층을 포함하는 활성층, 상기 드레인, 상기 소스 및 상기 활성층 상에 위치하는 제2 절연층, 및 상기 제 2 절연층 상에 위치하는 제1 탑 게이트 및 제2 탑 게이트를 포함하는 박막 트랜지스터 기판; 상기 드레인과 전기적으로 연결되는 화소전극; 상기 박막 트랜지스터 기판과 대향 배치된 대향 기판; 및 상기 박막 트랜지스터 기판과 상기 대향 기판 사이에 형성되는 액정층을 포함한다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 패널의 상기 제1 활성층 및 상기 제2 활성층 각각은 상기 제1 절연층과 인접한 내측채널영역 및 상기 제2 절연층과 인접한 외측채널영역을 포함할 수 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판과 이의 제작 방법 및 이를 구비한 액정 표시 패널은 분리된 활성층에 4개의 채널을 형성하여 캐리어의 이동도를 향상시킴으로써 박막 트랜지스터 기판의 스위칭 특성을 개선할 수 있다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판과 이의 제작 방법 및 이를 구비한 액정 표시 패널은 문턱전압(threshold voltage)의 조절도를 향상시켜 소비 전력을 절감할 수 있다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판과 이의 제작 방법 및 이를 구비한 액정 표시 패널은 NBTIS(Negative Bias Temperature Illumination Stress), PBTIS(Positive Bias Temperature Illumination Stress) 신뢰성을 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 활성층에 형성된 채널을 나타내는 단면도이다.
도 3은 제1 활성층에 형성된 채널을 확대하여 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 바텀 게이트 및 탑 게이트로의 전압 인가를 개략적으로 나타낸 단면도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 Vgs 전압에 따른 채널 전류를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 나타내는 순서도이다.
도 8 내지 도 13은 본 발명의 일 실시예 따른 박막 트랜지스터 기판의 제조 공정 별 상태를 나타내는 단면도이다.
도 14는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 구비하는 VA 모드의 액정 표시 패널 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 기판(102), 상기 기판(102) 상에 위치하는 바텀 게이트(104), 상기 기판(102) 및 상기 바텀 게이트(104) 상에 위치하는 제1 절연층(106), 상기 제1 절연층(106) 상에 위치하는 드레인(108), 상기 제1 절연층(106) 상에 위치하고 상기 드레인(108)의 일측에 위치하는 제1 소스(110a) 및 상기 제1 절연층(106) 상에 위치하고 상기 드레인(108)의 타측에 위치하는 제2 소스(110b)를 포함하는 소스(110), 상기 제1 절연층(106) 상에 위치하고 상기 드레인(108) 및 상기 제1 소스(110a)와 접촉하는 제1 활성층(112a) 및 상기 제1 절연층(106) 상에 위치하고 상기 드레인(108) 및 상기 제2 소스(110b)와 접촉하는 제2 활성층(112b)을 포함하는 활성층(112), 상기 드레인(108), 상기 소스(110) 및 상기 활성층(112) 상에 위치하는 제2 절연층(114) 및 상기 제 2 절연층(114) 상에 위치하는 탑 게이트(116)를 포함한다.
기판(102)은 직육면체의 플레이트 형상일 수 있다. 기판(102)의 일면은 평평할 수 있고, 상기 평평한 일면 상에 표시 장치를 이루는 다양한 구조물들이 형성될 수 있다.
기판(102)은 투명 절연 기판을 포함할 수 있다. 예를 들면, 기판(102)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어질 수 있다. 또한, 기판(102)은 고내열성을 갖는 고분자를 포함할 수 있다. 예컨대, 기판(102)은, 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate), 폴리페닐렌설파이드(polyphenylene sulfide), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트(cellulose triacetate), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate), 폴리아릴렌에테르 술폰(polyaryleneether sulfone) 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 포함할 수 있다.
기판(102)은 가요성을 가질 수도 있다. 즉, 기판(102)은 롤링(rolling), 폴딩(folding), 벤딩(bending) 등으로 형태 변형이 가능한 기판일 수 있다.
제1 절연층(106) 및 제2 절연층(114)은 무기 물질로 이루어질 수 있다. 예컨대, 제1 절연층(106) 및 제2 절연층(114)은 실리콘 화합물로 이루어질 수 있다. 구체적으로, 제1 절연층(106) 및 제2 절연층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 제1 절연층(106) 및 제2 절연층(114)은 전술한 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물 등을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.
드레인(108), 제1 소스(110a) 및 제2 소스(110b)는 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 및 반도체 물질 등을 포함할 수 있다. 예를 들면, 드레인(108), 제1 소스(110a) 및 제2 소스(110b)는 각기 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 드레인(108), 제1 소스(110a) 및 제2 소스(110b)은 각기 전술한 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 이루어진 단층 구조 또는 다층 구조를 가질 수 있다.
제1 활성층(112a) 및 제2 활성층(112b)은 바텀 게이트(104)로 인해 제1 절연층(106)에 형성된 굴곡 또는 단차가 있는 영역에 인접하여 배치될 수 있다. 도 1에서는 제1 활성층(112a) 및 제2 활성층(112b)의 단면을 평행 사변 형상으로 예시하였으나, 상기 단면 형상이 이러한 평행 사변 형상에 국한되는 것은 아니며, 직사각 형상, 부분적으로 곡선을 갖는 형상 등 다양한 형상일 수 있다. 몇몇 실시예에서 제1 활성층(112a) 및 제2 활성층(112b)은 비정질 실리콘 층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 제1 활성층(112a) 및 제2 활성층(112b)은 산화물 반도체 층으로 구현될 수도 있다.
상기 탑 게이트(106)는, 제2 절연층(114) 상에 위치하고 상기 바텀 게이트(104)의 일측에 위치하는 제1 탑 게이트(116a) 및 제2 절연층(114) 상에 위치하고 상기 바텀 게이트(104)의 타측에 위치하는 제2 탑 게이트(116b)를 포함할 수 있다.
바텀 게이트(104) 및 탑 게이트(106)는 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질 화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
한편, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 제1 활성층(112a) 및 제2 활성층(112b) 각각은 내측채널영역 및 외측채널영역을 포함한다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 활성층에 형성된 채널을 나타내는 단면도이다. 도 3은 제1 활성층에 형성된 채널을 확대하여 나타낸 단면도이다.
도 2 및 도 3을 참조하면, 내측채널영역(112a-1, 112b-1) 및 외측채널영역(112a-2, 112b-2)은 박막 트랜지스터 기판(100)의 구동에 따라 활성층(112)에서 채널이 형성되는 영역으로 정의될 수 있다.
구체적으로 설명하면, 바텀 게이트(104) 또는 탑 게이트(106)로 문턱전압 이상의 전압이 인가되면 활성층(112)에는 채널이 형성될 수 있다. 도 2 및 도 3에 나타낸 바와 같이 채널은 제1 절연층 또는 제2 절연층의 경계를 따라 배열된 전차 층일 수 있다.
내측채널영역(112a-1, 112b-1)은 활성층(112)에서 제1 절연층(106)과의 경계에 인접하여 채널이 형성되는 영역을 포함할 수 있다. 내측채널영역(112a-1, 112b-1)은 제1 활성층(112a)에서 제1 절연층(106)과의 경계에 인접하여 채널이 형성되는 영역인 제1 내측채널영역(112a-1)과 제2 활성층(112b)에서 제1 절연층(106)과의 경계에 인접하여 채널이 형성되는 영역인 제2 내측채널영역(112b-1)을 포함할 수 있다. 제1 내측채널영역(112a-1) 및 제2 내측채널영역(112a-2)에는 바텀 게이트(104)로 인가되는 전압에 의해 동시에 채널이 형성될 수 있다.
외측채널영역(112a-2, 112b-2)은 활성층(112)에서 제2 절연층(114)과의 경계에 인접하여 채널이 형성되는 영역을 포함할 수 있다. 구체적으로, 외측채널영역(112a-2, 112b-2)은 제1 활성층(112a)에서 제2 절연층(114)과의 경계에 인접하여 채널이 형성되는 영역인 제1 외측채널영역(112a-2)과 제2 활성층(112b)에서 제2 절연층(114)과의 경계에 인접하여 채널이 형성되는 영역인 제2 내측채널영역(112b-2)을 포함할 수 있다.
채널 형성과 관련하여, 도면에서는 제1 활성층(112a) 및 제2 활성층(112b)의 바닥 부분에 별도의 전자 층을 나타내지 않았으나, 바텀 게이트(104)로 문턱전압 이상의 전압이 인가되면 제1 활성층(112a) 및 제2 활성층(112b)의 바닥 부분을 통해서도 드레인(108)과 제1 소스(110a) 및 드레인(108)과 제2 소스(110b)는 도통할 수 있다.
한편, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 바텀 게이트(104), 제1 탑 게이트(116a) 및 제2 탑 게이트(116b)로 인가되는 전압에 따라 동작 특성이 달라질 수 있다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 바텀 게이트 및 탑 게이트로의 전압 인가를 개략적으로 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 바텀 게이트(104), 제1 탑 게이트(116a) 및 제2 탑 게이트(116b)에 동일 전압이 인가(Va=Vb=Vc)되도록 구성될 수 있다. 이러한 구성을 통해 내측채널영역(112a-1, 112b-1)과 외측채널영역(112a-2, 112b-2)에 동시에 4개의 채널이 형성될 수 있어 캐리어 이동도가 향상될 수 있고, 이를 통해 박막 트랜지스터 기판의 스위칭 특성이 개선될 수 있다.
도 5는 박막 트랜지스터 기판의 Vgs 전압에 따른 채널 전류를 나타내는 도면이다. 도 5의 가로축은 게이트와 소스간에 인가되는 전압(Vgs)을 나타내고, 세로축은 드레인과 소스간의 전류(Ids) 즉, 채널 전류를 나타낸다.
도 5에서는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 바텀 게이트(104), 제1 탑 게이트(116a) 및 제2 탑 게이트(116b)로 동일 전압을 인가한 경우의 채널 전류를 나타내는 제1 그래프(510) 및 바텀 게이트만이 있는 박막 트랜지스터의 채널 전류를 나타내는 제2 그래프(520)가 도시되어 있다. 제1 그래프(510) 및 제2 그래프(520)를 비교하면, 문턱 전압 이상의 Vgs 전압이 인가되어 채널이 활성화 되는 경우, 제1 그래프(510)의 채널 전류가 제2 그래프(520)의 채널 전류에 비해 보다 큰 값을 가지는 것을 확인할 수 있다.
즉, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 활성층(112)에 4개의 채널을 형성될 수 있어 바텀 게이트만이 있는 박막 트랜지스터에 비해 캐리어 이동도가 향상될 수 있고, 이를 통해 박막 트랜지스터 기판의 스위칭 동작 특성이 개선될 수 있다.
한편, 다시 도 4를 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판(100)은 바텀 게이트(104)와 제1 탑 게이트(116a) 및 제2 탑 게이트(116b)는 다른 전압이 인가되도록 구성될 수 있다. 즉, 제1 탑 게이트(116a) 및 제2 탑 게이트(116b)에는 동일 전압(Vb = Vc)이 인가되고, 바텀 게이트(104)에는 다른 전압(Va≠Vb,Vc)이 인가되도록 구성될 수 있다. 이러한 구성을 통해 내측채널영역(112a-1, 112b-1)과 외측채널영역(112a-2, 112b-2)에 형성되는 채널을 제어할 수 있어 문턱전압의 조절도를 향상시킬 수 있고, 이를 통해 불필요하게 낭비되는 소비 전력을 절감하는데 유리할 수 있다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 Vgs 전압에 따른 채널 전류를 나타내는 도면이다. 도 6의 가로축은 탑 게이트와 소스간에 인가되는 전압(Vgs)을 나타내고, 세로축은 드레인과 소스간의 전류(Ids) 즉, 채널 전류를 나타낸다.
도 6을 참조하면, 탑 게이트(116)에 0V 부터 -6V(Vtg0 내지 Vtg-6) 순으로 단계적으로 음전압의 크기를 증가시키면서 인가한 경우, 위 음전압의 크기가 커질수록 문턱 전압의 크기는 점점 더 양의 방향으로 커지는 것을 확인할 수 있다.
반대로, 탑 게이트(116)에 0V 부터 4V(Vtg0 내지 Vtg+4) 순으로 단계적으로 양전압의 크기를 증가시키면서 인가한 경우, 위 양전압의 크기가 커질수록 문턱 전압의 크기는 점점 더 음의 방향으로 커지는 것을 확인할 수 있다.
즉, 바텀 게이트(104)와 탑 게이트(116)에 다른 전압이 인가되도록 구성된 경우, 내측채널영역(112a-1, 112b-1)과 외측채널영역(112a-2, 112b-2)에 형성되는 채널을 제어할 수 있어 문턱전압의 조절도를 향상시킬 수 있고, 이를 통해 불필요하게 낭비되는 소비 전력을 절감하는데 유리할 수 있다. 바꾸어 말하면, 채널 제어를 통해 문턱전압을 보다 용이하게 조절할 수 있으며, 문턱전압의 조절 가능 범위를 향상시킬 수 있다.
다른 한편, 다시 도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(100)은 바텀 게이트(104), 제1 탑 게이트(116a) 및 제2 탑 게이트(116b) 각각에 서로 다른 전압(Va≠Vb, Vb≠Vc, Va≠Vc)이 인가되도록 구성될 수 있다. 이러한 구성을 통해 제1 외측채널영역(112a-2)에 형성되는 채널 및 제2 외측채널영역(112b-2)에 형성되는 채널을 개별 제어할 수 있어 문턱전압의 조절도를 더욱 향상시킬 수 있고, 이를 통해 불필요하게 낭비되는 소비 전력을 절감하는데 유리할 수 있다.
몇몇 실시예에서 드레인(108)은 도면에 나타낸 바와 같이 바텀 게이트(104)와 적어도 일부가 중첩하게 배치될 수 있다. 다만, 이러한 중첩 구조는 예시적인 것으로 제1 내측채널영역(112a-1), 제2 내측채널영역(112b-1), 제1 외측채널영역(112a-2) 및 제2 외측채널영역(112b-2) 각각에 채널을 형성할 수 있는 구조라면 드레인(108)은 위와 같은 위치관계에 국한되지 않고 다양한 위치에 배치될 수 있다.
다음으로, 상술한 구조를 가지는 박막 트랜지스터 기판(100)의 제조 방법에 대해 설명한다.
도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 나타내는 순서도이다. 도 8 내지 도 13은 본 발명의 일 실시예 따른 박막 트랜지스터 기판의 제조 공정 별 상태를 나타내는 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 시간 순으로 진행되는 일련의 단계들을 포함하여 수행될 수 있는 것으로, 도 7 및 도 8을 참조하면, 먼저 기판(102) 상에 바텀 게이트(104)를 형성한다(S701).
다음으로, 도 7 및 도 9를 참조하면, 기판(102) 및 바텀 게이트(104) 상에 제1 절연층(106)을 형성한다(S703). 제1 절연층(106)을 기판(102) 및 바텀 게이트(104) 상에 일정 두께의 층으로 형성할 수 있다.
다음으로, 도 7 및 도 10을 참조하면, 상기 제1 절연층(106) 상에, 상기 바텀 게이트(104)로 인해 상기 제1 절연층(106)에 형성된 굴곡 또는 단차가 있는 영역에 인접하여 제1 활성층(112a) 및 제2 활성층(112b)을 형성한다(S705). 도 10에서는 제1 활성층(112a) 및 제2 활성층(112b)의 단면을 평행 사변 형상으로 예시하였으나, 상기 단면 형상이 이러한 평행 사변 형상에 국한되는 것은 아니며, 식각 공정에 따라 직사각 형상, 부분적으로 곡선을 갖는 형상 등 다양한 형상일 수 있다.
상기 S705 단계는, 상기 제1 절연층(106) 상에 활성막을 형성하는 단계 및 상기 활성막을 부분적으로 식각하는 공정을 통해 제1 활성층(112a) 및 제2 활성층(112b)을 형성하는 단계를 포함하여 수행할 수 있다.
다음으로, 도 7 및 도 11을 참조하면, 상기 제1 절연층(106) 상에 제1 활성층(112a) 및 제2 활성층(112b)과 접촉하게 드레인(108)을 형성하고, 제1 절연층(106) 상에 드레인(108)의 일측으로 제1 활성층(112a)과 접촉하게 제1 소스(110a)를 형성하고, 제1 절연층(106) 상에 드레인(108)의 타측으로 제2 활성층(112b)과 접촉하게 제2 소스(110b)를 형성한다(S707). 드레인(108)은 도면에 나타낸 바와 같이 바텀 게이트(104)와 적어도 일부가 중첩되게 형성할 수 있다.
상기 S707 단계는, 상기 제1 절연층(106), 제1 활성층(112a) 및 제2 활성층(112b) 상에 도전막을 형성하는 단계 및 상기 도전막을 부분적으로 식각하는 공정을 통해 드레인(108), 제1 소스(110a) 및 제2 소스(110b)를 형성하는 단계를 포함하여 수행할 수 있다.
다음으로, 도 7 및 도 12를 참조하면, 드레인(108), 제1 소스(110a), 제2 소스(110b), 제1 활성층(112a) 및 제2 활성층(112b) 상에 제2 절연층(114)을 형성한다(S709).
다음으로, 도 7 및 도 13를 참조하면, 제2 절연층(114) 상에 바텀 게이트(104)의 일측으로 제1 탑 게이트(116a)를 형성하고, 상기 제2 절연층(114) 상에 상기 바텀 게이트(104)의 타측으로 제2 탑 게이트(116b)를 형성한다(S711).
상기 S711 단계는, 제2 절연층(114) 위에 도전막을 형성하는 단계 및 상기 도전막을 부분적으로 식각하는 공정을 통해 제1 탑 게이트(116a) 및 제2 탑 게이트(116b)를 형성하는 단계를 포함하여 수행할 수 있다.
제1 활성층(112a) 및 제2 활성층(112b) 각각은 내측채널영역 및 외측채널영역을 포함한다.
내측채널영역은 활성층(112)에서 제1 절연층(106)과의 경계에 인접하여 채널이 형성되는 영역을 포함할 수 있다. 내측채널영역은 제1 활성층(112a)에서 제1 절연층(106)과의 경계에 인접하여 채널이 형성되는 영역인 제1 내측채널영역과 제2 활성층(112b)에서 제1 절연층(106)과의 경계에 인접하여 채널이 형성되는 영역인 제2 내측채널영역을 포함할 수 있다.
외측채널영역은 활성층(112)에서 제2 절연층(114)과의 경계에 인접하여 채널이 형성되는 영역을 포함할 수 있다. 외측채널영역은 제1 활성층(112a)에서 제2 절연층(114)과의 경계에 인접하여 채널이 형성되는 영역인 제1 외측채널영역과 제2 활성층(112b)에서 제2 절연층(114)과의 경계에 인접하여 채널이 형성되는 영역인 제2 내측채널영역을 포함할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 바텀 게이트(104), 제1 탑 게이트(116a) 및 제2 탑 게이트(116b)에 동일 전압이 인가되도록 구성하는 단계를 더 포함할 수 있다. 이러한 구성을 통해 내측채널영역과 외측채널영역에 동시에 4개의 채널을 형성할 수 있어 캐리어 이동도를 향상시킬 수 있고, 이를 통해 박막 트랜지스터 기판의 스위칭 특성이 개선될 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 바텀 게이트(104)와 제1 탑 게이트(116a) 및 제2 탑 게이트(116b)는 다른 전압이 인가되도록 구성하는 단계를 더 포함할 수 있다. 즉, 제1 탑 게이트(116a) 및 제2 탑 게이트(116b)에는 동일 전압이 인가되고, 바텀 게이트(104)에는 다른 전업이 인가되도록 구성할 수 있다. 이러한 구성을 통해 내측채널영역과 외측채널영역에 형성되는 채널을 각각 제어할 수 있어 문턱전압의 조절도를 향상시킬 수 있고, 이를 통해 불필요하게 낭비되는 소비 전력을 절감하는데 유리할 수 있다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 바텀 게이트(104), 제1 탑 게이트(116a) 및 제2 탑 게이트(116b) 각각에 서로 다른 전압이 인가되도록 구성하는 단계를 더 포함할 수 있다. 이러한 구성을 통해 제1 활성층(112a)의 외측채널영역에 형성되는 채널 및 제2 활성층(112b)의 외측채널영역에 형성되는 채널을 개별 제어할 수 있어 문턱전압의 조절도를 더욱 향상시킬 수 있고, 이를 통해 불필요하게 낭비되는 소비 전력을 절감하는데 유리할 수 있다.
한편, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 PLS(Plane to Line Switching Mode) 모드, IPS(In Plane Switching) 모드, VA(Vertically Alignment) 모드 등 다양한 모드의 액정 표시 패널에 적용될 수 있다. 이하에서는 예시적으로 PLS(Plane to Line Switching Mode) 모드의 액정 표시 패널에 적용한 경우를 설명한다.
도 14는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 구비하는 PLS 모드의 액정 표시 패널 단면도이다.
도 14을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 구비하는 PLS 모드의 액정 표시 패널(200)은 기판(102), 상기 기판(102) 상에 위치하는 바텀 게이트(104), 상기 기판(102) 및 상기 바텀 게이트(104) 상에 위치하는 제1 절연층(106), 상기 제1 절연층(106) 상에 위치하는 드레인(108), 상기 제1 절연층(106) 상에 위치하고 상기 드레인(108)의 일측에 위치하는 제1 소스(110a) 및 상기 제1 절연층(106) 상에 위치하고 상기 드레인(108)의 타측에 위치하는 제2 소스(110b)를 포함하는 소스(110), 상기 제1 절연층(106) 상에 위치하고 상기 드레인(108) 및 상기 제1 소스(110a)와 접촉하는 제1 활성층(112a) 및 상기 제1 절연층(106) 상에 위치하고 상기 드레인(108) 및 상기 제2 소스(110b)와 접촉하는 제2 활성층(112b)을 포함하는 활성층(112), 상기 드레인(108), 상기 소스(110) 및 상기 활성층(112) 상에 위치하는 제2 절연층(114) 및 상기 제 2 절연층(114) 상에 위치하는 제1 탑 게이트(116a) 및 제2 탑 게이트(116b)를 포함하는 박막 트랜지스터 기판(100), 상기 드레인(108)과 전기적으로 연결되는 화소전극(118), 상기 박막 트랜지스터 기판(100)과 대향 배치된 대향 기판(120) 및 상기 박막 트랜지스터(100)와 상기 대향 기판(120) 사이에 형성되는 액정층(122)을 포함한다.
상기 액정 표시 패널(200)은, 상기 박막 트랜지스터 기판(100) 상에 배치되고, 상기 드레인(108)의 적어도 일부를 노출시키는 컨택홀(contact hole)(124)이 형성된 보호막(126)을 포함할 수 있다. 컨택홀(124)은 상기 제1 탑 게이트(116a)와 상기 제2 탑 게이트(116b) 사이에 배치되고, 상기 컨택홀(124)을 통해 화소 전극(118)이 드레인(108)과 접촉될 수 있다.
몇몇 실시예에서 화소 전극(118)은 도 14에 나타낸 바와 같이 보호막(126) 상에 배치되고, 액정층(122)에 구동 전압을 인가하기 위한 공통 전극(132)은 기판(102) 상에 배치될 수 있다. 화소 전극(118)과 공통 전극(132)에 의해 형성되는 프린지 전계에 따라 액정층(122)에 포함된 액정 분자들이 동작될 수 있다. 다만, 화소 전극(118)과 공통 전극(132)은 도 14에 나타낸 배치 관계에 국한되는 것은 아니며, 소정 절연층을 사이에 둔 다양한 배치 관계를 가질 수 있다.
대향 기판(120)에는 블랙 매트릭스(128), 컬러 필터(130)가 형성될 수 있다. 컬러 필터(128)는 화상을 구현하기 위해 적색, 녹색, 청색 컬러 필터를 포함할 수 있다. 컬러 필터(128)의 배열 방법으로는 동일 색의 칼라 필터를 화소 열 단위로 배열하는 스트라이프(stripe)형, 열 및 행 방향으로 적색, 녹색, 청색의 칼라 필터를 순차적으로 배열하는 모자이크(mosaic)형, 열 방향으로 단위 화소들을 엇갈리도록 지그재그 형태로 배치하고 적색, 녹색, 청색의 칼라 필터를 순차적으로 배열하는 델타(delta)형 등이 적용될 수 있다.
제1 활성층(112a) 및 제2 활성층(112b) 각각은 내측채널영역 및 외측채널영역을 포함한다. 내측채널영역은 활성층(112)에서 제1 절연층(106)과의 경계에 인접하여 채널이 형성되는 영역을 포함할 수 있다. 외측채널영역은 활성층(112)에서 제2 절연층(114)과의 경계에 인접하여 채널이 형성되는 영역을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 박막 트랜지스터 기판 102: 기판
104: 바텀 게이트 106: 제1 절연층
108: 드레인 110a, 110b: 소스
112a, 112b: 활성층 114: 제2 절연층
116a, 116b: 탑 게이트 118: 화소전극
120: 대향 기판 122: 액정층
124: 컨택홀 126: 보호막
128: 블랙 매트릭스 130: 컬러 필터
132: 공통 전극 200: 액정 표시 패널

Claims (20)

  1. 기판;
    상기 기판 상에 위치하는 바텀 게이트;
    상기 기판 및 상기 바텀 게이트 상에 위치하는 제1 절연층;
    상기 제1 절연층 상에 위치하는 드레인;
    상기 제1 절연층 상에 위치하고 상기 드레인의 일측에 위치하는 제1 소스 및 상기 제1 절연층 상에 위치하고 상기 드레인의 타측에 위치하는 제2 소스를 포함하는 소스;
    상기 제1 절연층 상에 위치하고 상기 드레인 및 상기 제1 소스와 접촉하는 제1 활성층 및 상기 제1 절연층 상에 위치하고 상기 드레인 및 상기 제2 소스와 접촉하는 제2 활성층을 포함하는 활성층;
    상기 드레인, 상기 소스 및 상기 활성층 상에 위치하는 제2 절연층; 및
    상기 제 2 절연층 상에 위치하는 탑 게이트를 포함하는 박막 트랜지스터 기판.
  2. 제 1항에 있어서,
    상기 제1 활성층 및 상기 제2 활성층 각각은 내측채널영역 및 외측채널영역을 포함하는 박막 트랜지스터 기판.
  3. 제 2항에 있어서,
    상기 내측 채널영역은 상기 제1 절연층에 인접하는 박막 트랜지스터 기판.
  4. 제 2항에 있어서,
    상기 외측 채널영역은 상기 제2 절연층에 인접하는 박막 트랜지스터 기판.
  5. 제 1항에 있어서,
    상기 탑 게이트는,
    상기 제2 절연층 상에 위치하고 상기 바텀 게이트의 일측에 위치하는 제1 탑 게이트 및 상기 제2 절연층 상에 위치하고 상기 바텀 게이트의 타측에 위치하는 제2 탑 게이트를 포함하는 박막 트랜지스터 기판.
  6. 제 5항에 있어서,
    상기 바텀 게이트, 상기 제1 탑 게이트 및 제2 탑 게이트는 동일 전압이 인가되도록 구성된 박막 트랜지스터 기판.
  7. 제 5항에 있어서,
    상기 제1 탑 게이트 및 제2 탑 게이트는 동일 전압이 인가되도록 구성되고,
    상기 바텀 게이트와, 상기 제1 탑 게이트 및 상기 제2 탑 게이트는 다른 전압이 인가되도록 구성된 박막 트랜지스터 기판.
  8. 제 5항에 있어서,
    상기 바텀 게이트, 상기 제1 탑 게이트 및 제2 탑 게이트는 각각 서로 다른 전압이 인가되도록 구성된 박막 트랜지스터 기판.
  9. 제 5항에 있어서,
    상기 제1 활성층 및 상기 제2 활성층은,
    상기 제1 절연층 중 상기 바텀 게이트로 인해 상기 제1 절연층에 형성된 굴곡 또는 단차가 있는 부분에 배치되는 박막 트랜지스터 기판.
  10. 제 1항에 있어서,
    상기 드레인은 상기 바텀 게이트와 적어도 일부가 중첩되는 박막 트랜지스터 기판.
  11. 기판 상에 바텀 게이트를 형성하는 단계;
    상기 기판 및 상기 바텀 게이트 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에, 상기 바텀 게이트로 인해 상기 제1 절연층에 형성된 굴곡 또는 단차가 있는 영역에 인접하여 제1 활성층 및 제2 활성층을 형성하는 단계;
    상기 제1 절연층 상에 상기 제1 활성층 및 상기 제2 활성층과 접촉하게 드레인을 형성하고, 상기 제1 절연층 상에 상기 드레인의 일측으로 상기 제1 활성층과 접촉하게 제1 소스를 형성하고, 상기 제1 절연층 상에 상기 드레인의 타측으로 상기 제2 활성층과 접촉하게 제2 소스를 형성하는 단계;
    상기 드레인, 상기 제1 소스, 상기 제2 소스, 상기 제1 활성층 및 상기 제2 활성층 상에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상에 상기 바텀 게이트의 일측에 제1 탑 게이트를 형성하고, 상기 제2 절연층 상에 상기 바텀 게이트의 타측에 제2 탑 게이트를 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  12. 제 11항에 있어서,
    상기 제1 활성층 및 상기 제2 활성층 각각은 내측채널영역 및 외측채널영역을 포함하는 박막 트랜지스터 기판의 제조 방법.
  13. 제 12항에 있어서,
    상기 내측 채널영역은 상기 제1 절연층에 인접하는 박막 트랜지스터 기판의 제조 방법.
  14. 제 12항에 있어서,
    상기 외측 채널영역은 상기 제2 절연층에 인접하는 박막 트랜지스터 기판의 제조 방법.
  15. 제 12항에 있어서,
    상기 바텀 게이트, 상기 제1 탑 게이트 및 제2 탑 게이트는 동일 전압이 인가되도록 구성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  16. 제 12항에 있어서,
    상기 제1 탑 게이트 및 제2 탑 게이트는 동일 전압이 인가되도록 구성하고,
    상기 바텀 게이트와, 상기 제1 탑 게이트 및 상기 제2 탑 게이트는 다른 전압이 인가되도록 구성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  17. 제 12항에 있어서,
    상기 바텀 게이트, 상기 제1 탑 게이트 및 제2 탑 게이트는 각각 서로 다른 전압이 인가되도록 구성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  18. 제 11항에 있어서,
    상기 드레인은 상기 바텀 게이트와 적어도 일부가 중첩되도록 형성하는 박막 트랜지스터 기판의 제조 방법.
  19. 기판, 상기 기판 상에 위치하는 바텀 게이트, 상기 기판 및 상기 바텀 게이트 상에 위치하는 제1 절연층, 상기 제1 절연층 상에 위치하는 드레인, 상기 제1 절연층 상에 위치하고 상기 드레인의 일측에 위치하는 제1 소스 및 상기 제1 절연층 상에 위치하고 상기 드레인의 타측에 위치하는 제2 소스를 포함하는 소스, 상기 제1 절연층 상에 위치하고 상기 드레인 및 상기 제1 소스와 접촉하는 제1 활성층 및 상기 제1 절연층 상에 위치하고 상기 드레인 및 상기 제2 소스와 접촉하는 제2 활성층을 포함하는 활성층, 상기 드레인, 상기 소스 및 상기 활성층 상에 위치하는 제2 절연층, 및 상기 제 2 절연층 상에 위치하는 제1 탑 게이트 및 제2 탑 게이트를 포함하는 박막 트랜지스터 기판;
    상기 드레인과 전기적으로 연결되는 화소전극;
    상기 박막 트랜지스터 기판과 대향 배치된 대향 기판; 및
    상기 박막 트랜지스터 기판과 상기 대향 기판 사이에 형성되는 액정층을 포함하는 액정표시패널.
  20. 제 19항에 있어서,
    상기 제1 활성층 및 상기 제2 활성층 각각은 상기 제1 절연층과 인접한 내측채널영역 및 상기 제2 절연층과 인접한 외측채널영역을 포함하는 박막 트랜지스터 기판.
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