KR20170128665A - 박막트랜지스터 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

수직 채널 박막트랜지스터 및 이를 채용한 표시장치를 개시한다. 본 발명의 일 실시예는, 기판; 상기 기판 상(over) 배치되며, 중앙부 및 상기 중앙부를 부분적으로 둘러싸는 주변부를 구비한 게이트전극; 상기 게이트전극 하부에 배치된 게이트절연막; 상기 게이트전극과 상기 게이트절연막에 의해 절연되며, 상기 중앙부와 적어도 일부분 중첩되어 배치된 제1전극; 상기 제1전극 하부에 배치된 스페이서; 상기 제1전극과 상기 스페이서에 의해 절연되며, 상기 주변부와 적어도 일부분 중첩되어 배치된 제2전극; 및 상기 제1전극 및 상기 제2전극에 연결되며, 상기 게이트전극과 상기 게이트절연막에 의해 절연되고 상기 게이트전극과 적어도 일부분 중첩되어 배치된 반도체층;를 포함하는, 박막트랜지스터를 개시한다.

Description

박막트랜지스터 및 이를 포함하는 표시 장치{THIN FILM TRANSISTOR AND DISPLAY APPARATUS INCLUDING THE SAME}
본 발명의 실시예들은 박막트랜지스터 및 이를 포함하는 표시장치에 관한 것으로, 보다 상세하게는 수직 채널을 형성하는 박막트랜지스터, 및 이를 포함하는 표시장치에 관한 것이다.
표시장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등이 있다.
이러한 표시장치는 표시소자, 박막트랜지스터, 캐패시터, 및 이들을 연결하는 배선 등을 포함한다. 최근, 표시장치의 고해상도를 구현하기 위해서 고집적화가 가능하고 고성능의 박막트랜지스터에 대한 연구가 활발히 진행되고 있다.
대한민국 공개특허공보 제10-2007-0053029호
본 발명의 실시예들은 캐패시터를 포함하고 수직 채널을 형성하는 박막트랜지스터, 및 이를 포함하는 표시장치를 제공하고자 한다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예는, 기판; 상기 기판 상(over) 배치되며, 중앙부 및 상기 중앙부를 부분적으로 둘러싸는 주변부를 구비한 게이트전극; 상기 게이트전극 하부에 배치된 게이트절연막; 상기 게이트전극과 상기 게이트절연막에 의해 절연되며, 상기 중앙부와 적어도 일부분 중첩되어 배치된 제1전극; 상기 제1전극 하부에 배치된 스페이서; 상기 제1전극과 상기 스페이서에 의해 절연되며, 상기 주변부와 적어도 일부분 중첩되어 배치된 제2전극; 및 상기 제1전극 및 상기 제2전극에 연결되며, 상기 게이트전극과 상기 게이트절연막에 의해 절연되고 상기 게이트전극과 적어도 일부분 중첩되어 배치된 반도체층;를 포함하는, 박막트랜지스터를 개시한다.
일 실시예에 있어서, 상기 주변부는 상기 중앙부와 일측에서 연결되며, 상기 주변부는 상기 중앙부의 형상을 따라 일정하게 이격되어 상기 중앙부의 주위를 부분적으로 둘러쌀 수 있다.
일 실시예에 있어서, 상기 중앙부는 원형, 타원형, 또는 다각형의 형상을 포함할 수 있다.
일 실시예에 있어서, 상기 주변부는 일정한 폭을 가지고 상기 중앙부 주변을 둘러쌀 수 있다.
일 실시예에 있어서, 상기 중앙부, 상기 제1전극, 및 상기 중앙부와 상기 제1전극 사이에 배치된 게이트절연막은 캐패시터를 형성할 수 있다.
일 실시예에 있어서, 상기 반도체층은 상기 제1전극의 가장자리 및 상기 제2전극을 커버하여, 상기 제1전극과 상기 제2전극을 기판의 상면에 대해서 수직으로 연결할 수 있다.
일 실시예에 있어서, 상기 제1전극은 상기 제2전극과 적어도 일부분 중첩될 수 있다.
일 실시예에 있어서, 상기 스페이서는 상기 중앙부와 중첩되는 부분 중 적어도 일부가 제거될 수 있다.
일 실시예에 있어서, 상기 제1전극은 상기 중앙부와 중첩되는 부분 중 적어도 일부가 제거될 수 있다.
일 실시예에 있어서, 상기 게이트전극과 상기 게이트절연막의 평면 형상은 동일할 수 있다.
일 실시예에 있어서, 상기 게이트전극을 덮으며, 상기 기판 전면(全面)에 일체로 형성되는 보호층;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 반도체층은 산화물 반도체일 수 있다.
본 발명의 다른 실시예는, 기판, 상기 기판 상(over) 배치되며, 중앙부 및 상기 중앙부를 부분적으로 둘러싸는 주변부를 구비한 게이트전극, 상기 게이트전극 하부에 배치된 게이트절연막, 상기 게이트전극과 상기 게이트절연막에 의해 절연되며, 상기 중앙부와 적어도 일부분 중첩되어 배치된 제1전극, 상기 제1전극 하부에 배치된 스페이서, 상기 제1전극과 상기 스페이서에 의해 절연되며, 상기 주변부와 적어도 일부분 중첩되어 배치된 제2전극, 및 상기 제1전극 및 상기 제2전극에 연결되며, 상기 게이트전극과 상기 게이트절연막에 의해 절연되고 상기 게이트전극과 적어도 일부분 중첩되어 배치된 반도체층을 포함하는 박막트랜지스터;상기 박막트랜지스터를 덮는 평탄화층; 상기 평탄화막 상에 구비되며 상기 제1전극 또는 상기 제2전극과 전기적으로 연결되는 화소전극; 상기 화소전극과 대향되는 대향전극; 및 상기 화소전극과 상기 대향전극 사이에 배치된 중간층;을 포함하는 표시장치를 개시한다.
일 실시예에 있어서, 상기 제1전극과 동일물질로 구비된 제3전극, 상기 제2전극과 동일물질로 구비된 제4전극, 및 상기 제3전극과 상기 제4전극 사이에 배치되며 상기 스페이서와 동일물질로 구비된 제1절연막,을 포함하는 제1캐패시터;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1전극과 동일물질로 구비된 제5전극, 상기 게이트전극과 동일물질로 구비된 제6전극, 및 상기 제5전극과 상기 제6전극 사이에 배치되며 상기 게이트절연막과 동일물질로 구비된 제2절연막,을 포함하는 제2캐패시터;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 화소전극의 중앙부는 노출하고 가장자리는 덮으며, 화소를 정의하는 화소정의막;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 중간층은 유기발광층을 포함할 수 있다.
일 실시예에 있어서, 상기 주변부는 상기 중앙부의 일측에서 연결되며, 상기 주변부는 상기 중앙부의 형상을 따라 일정하게 이격되어 상기 중앙부의 주위를 부분적으로 둘러쌀 수 있다.
일 실시예에 있어서, 상기 중앙부, 상기 소스전극, 및 상기 중앙부와 상기 소스전극 사이에 배치된 게이트절연막은 캐패시터를 형성할 수 있다.
일 실시예에 있어서, 상기 반도체층은 상기 소스전극의 가장자리 및 상기 드레인전극을 커버하여, 상기 소스전극과 상기 드레인전극을 기판의 상면에 대해서 수직으로 연결할 수 있다.
전술한 것 외의 다른 측면,특징,및 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 실시예들에 따르면, 박막트랜지스터는 수직 채널을 형성하며, 게이트전극과 제1전극에 의해서 캐패시터를 형성하고 있는 바, 이를 포함하는 표시장치는 고해상도의 구현이 가능할 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 실시예들에 따른 박막트랜지스터의 회로도를 나타낸 도면이다.
도 2a는 본 발명의 일 실시예에 따른 박막트랜지스터를 간략하게 도시한 평면도이다.
도 2b은 도 2a의 박막트랜지스터를 I-I'선으로 자른 단면도이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 박막트랜지스터를 제조하는 과정을 간략히 도시한 평면도이다.
도 4a 본 발명의 다른 실시예에 따른 박막트랜지스터의 평면도를 개략적으로 나타낸 도면이다.
도 4b 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 평면도를 개략적으로 나타낸 도면이다.
도 4c 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 평면도를 개략적으로 나타낸 도면이다.
도 5는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 단면도를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 단면도를 개략적으로 나타낸 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 단면도를 개략적으로 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 박막트랜지스터가 채용된 표시장치의 일부를 개략적으로 나타낸 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 표시장치의 일부를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위"에 또는 "상"에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 실시예들에 따른 박막트랜지스터의 회로도를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 박막트랜지스터는 게이트전극(G), 소스전극(S), 및 드레인전극(D)을 포함하며, 소스전극(S)과 게이트전극(G) 사이에는 중첩캐패시터(C0)가 형성된다. 중첩캐패시터(C0)는 소스전극(S)과 게이트전극(G) 사이의 전압을 저장하는 스토리지 캐패시터로 동작할 수 있다. 박막트랜지스터는 중첩캐패시터(C0)에 저장된 전압 값에 대응하여 드레인전극(D)에 흐르는 전류를 제어할 수 있다.
도 1에 있어서 중첩캐패시터(C0)는 소스전극(S)과 게이트전극(G) 사이에 형성되는 것으로 도시되어 있으나, 중첩캐패시터(C0)는 경우에 따라서 드레인전극(D)과 게이트전극(G) 사이에 형성될 수도 있다.
도 2a는 본 발명의 일 실시예에 따른 박막트랜지스터를 간략하게 도시한 평면도이다. 도 2b은 도 2a의 박막트랜지스터를 I-I'선으로 자른 단면도이다.
도 2a 및 도 2b을 참조하면, 일 실시예에 의한 박막트랜지스터는 중앙부(211a) 및 주변부(211b)를 구비한 게이트전극(211), 게이트전극(211)의 중앙부(211a)와 적어도 일부분 중첩된 제1전극(213), 게이트전극(211)의 주변부(211b)와 적어도 일부분 중첩된 제2전극(215), 및 기판(100) 상면에 대해서 수직방향으로 채널을 형성하는 반도체층(214)을 포함한다. 또한, 박막트랜지스터는 게이트절연막(131), 스페이서(121)를 포함한다. 박막트랜지스터는 기판(100) 상에 배치되며, 기판(100)과 박막트랜지스터 사이에는 버퍼층(110)이 배치될 수 있다.
기판(100)은 기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재의 기판(100)을 포함할 수 있다. 여기서, 플렉서블 소재의 기판(100)이란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 기판(100)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있는데, 예컨대 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다.
버퍼층(110)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100)상에 평탄면을 제공할 수 있다. 버퍼층(110)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 버퍼층(110)은 경우에 따라서 생략될 수 있다.
게이트전극(211)은 중앙부(211a) 및 중앙부를 부분적으로 둘러싸는 주변부(211b)를 구비한다. 게이트전극(211)에 게이트전압을 인가하는 게이트배선(GL)은 중앙부(211a)와 연결될 수 있으며, 주변부(211b)는 상기 게이트배선(GL)이 지나가는 영역을 제외하고 중앙부(211a)를 둘러싸며 배치될 수 있다.
중앙부(211a)는 게이트절연막(131)을 사이에 두고 제1전극(213)과 적어도 일부분 중첩하여 배치되어, 중첩캐패시터(C0)를 형성할 수 있다. 즉, 중앙부(211a) 및 제1전극(213)은 중첩캐패시터(C0)의 전극이 되며, 그 사이에 배치된 게이트절연막(131)의 중앙절연부(131a)는 중첩캐패시터(C0)의 유전체층에 해당된다. 도 2a에 있어서, 중앙부(211a)는 육각형의 형상으로 도시하고 있으나, 이에 한정되지 않는다. 중앙부(211a)는 원형, 타원형, 다각형의 형상, 또는 비정형의 형상으로 구비될 수 있다. 중앙부(211a)의 형상은 중첩캐패시터(C0)의 정전용량값 및 박막트랜지스터 주변에 배치되는 소자와의 관계를 고려하여 설정될 수 있다.
도 2a의 평면도에서 볼 때, 주변부(211b)는 중앙부(211a)와 상기 중앙부(211a)의 일측에서 연결되며, 주변부(211b)는 중앙부(211a)의 형상을 따라 일정하게 이격되어 상기 중앙부(211a)의 주위를 부분적으로 둘러싸며 배치될 수 있다. 또한, 주변부(211b)는 일정한 폭(W)을 가지고 상기 중앙부(211a) 주변을 둘러싸며 배치될 수 있다. 이에 따라, 게이트전극(211)의 전체적인 형상이 중앙부(211a)의 형상으로 구비될 수 있다. 도 2a에 있어서, 게이트전극(211)의 외곽이 형성하는 형상은 중앙부(211a)의 형상을 따라, 육각형의 형상이 될 수 있다. 게이트전극(211)의 외곽이 형성하는 형상은 중앙부(211a)의 형상을 따라 다양하게 변형될 수 있다. 예를 들어, 게이트전극(211)의 외곽이 형성하는 형상은 원형, 타원형, 다각형의 형상, 또는 비정형의 형상으로 구비될 수 있다. 한편, 주변부(211b)는 상기 중앙부(211a)의 형상과는 상이한 형상으로 구비될 수도 있다.
주변부(211b)는 게이트절연막(131)을 사이에 두고 반도체층(214)과 적어도 일부분 중첩하여 배치된다. 또한, 주변부(211b)는 게이트절연막(131) 및 반도체층(214)를 사이에 두고 제2전극(215)와 적어도 일부분 중첩하여 배치된다.
게이트전극(211)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 등의 금속을 포함하며, 단층 또는 다층으로 이루어질 수 있다.
제1전극(213)은 게이트전극(211)의 중앙부(211a)와 적어도 일부분 중첩되어 구비된다. 또한, 제1전극(213)은 반도체층(214)의 일단과 연결되어 소스전극 또는 드레인전극의 역할을 할 수 있다. 전술한 바와 같이, 제1전극(213)은 중첩캐패시터(C0)의 하나의 전극의 역할을 할 수 있다. 평면도 상으로, 제1전극(213)은 게이트전극(211)의 중앙부(211a)의 형상과 동일한 형상으로 구비될 수 있으며, 제1전극(213)의 면적은 중앙부(211a)의 면적보다 크게 구비될 수 있다.
제2전극(215)은 게이트전극(211)의 주변부(211b)와 적어도 일부분 중첩되어 구비된다. 또한, 제2전극(215)은 반도체층(214)의 일단과 연결되어 소스전극 또는 드레인전극의 역할을 할 수 있다. 제1전극(213)이 소스전극인 경우 제2전극(215)은 드레인전극의 역할을 하며, 제1전극(213)이 드레인전극인 경우 제2전극(215)은 소스전극의 역할을 한다. 제1전극(213) 및 제2전극(215)은 스페이서(121)에 의해서 절연된다.
제1전극(213)의 가장자리 영역은 스페이서(121)를 사이에 두고 제2전극(215)의 일부와 중첩되어 배치될 수 있다. 그러나, 이에 한정되는 것은 아니다. 제1전극(213)은 제2전극(215)과 중첩되지 않게 배치될 수도 있다.
제1전극(213) 및/또는 제2전극(215)은 은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 단층 또는 다층으로 형성될 수 있다. 일 예로, 제1전극(213) 및/또는 제2전극(215)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
반도체층(214)은 채널영역(214c) 및 채널영역(214c) 양측에 배치된 소스-드레인영역(214a)를 포함할 수 있다. 소스-드레인영역(214a)은 제1전극(213) 또는 제2전극(215)가 연결되는 영역일 수 있다.
반도체층(214)은 제1전극(213) 및 제2전극(215)에 연결되며, 상기 게이트전극(211)과 적어도 일부분 중첩되어 배치된다. 반도체층(214)과 게이트전극(211)은 게이트절연막(131)에 의해서 절연되며, 반도체층(214)은 게이트전극(211)과 적어도 일부분 중첩되어 배치된다. 구체적으로 반도체층(214)은 게이트전극(211)의 주변부(211b)와 중첩되어 배치되며, 게이트전극(211)의 중앙부(211a)와 일부분 중첩될 수 있다. 일부 실시예에서, 반도체층(214)은 분할된 구조를 가질 수 있다.
반도체층(214)는 산화물 반도체일 수 있다. 예를 들어, 반도체층(214)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 반도체층(214)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 예컨대, 반도체층(214)는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등으로 형성될 수 있다. 반도체층(214)의 물질은 이에 한정되지 않는다. 예컨대, 반도체층(214)은 비정질실리콘, 다결정실리콘 또는 유기반도체물질 등을 포함할 수도 있는 등 다양한 물질이 적용될 수 있다.
반도체층(214)이 제1전극(213) 및 제2전극(215)과 연결되는 부분인 소스-드레인영역(214a)은 산화물 반도체에 캐리어 농도를 증가시켜 도전성화 한 영역일 수 있다. 이 경우, 반도체층(214)의 소스-드레인영역(214a)에 플라즈마 처리를 하여 조절한 것일 수 있다. 상기 플라즈마 처리는 수소(H) 계열 가스, 불소(F) 계열의 가스, 질소 가스, 또는 이들의 조합을 이용하여 수행될 수 있다.
수소(H2) 가스의 경우 산화물 반도체의 두께 방향으로 침투하여 캐리어의 농도를 높여 표면 저항을 감소시킬 수 있다. 또한, 수소 가스에 의한 플라즈마 처리는 표면의 산소를 제거하여 산화 금속을 환원시키는 것으로 표면 저항을 감소시킬 수 있다.
불소(F) 계열의 가스를 이용하여 플라즈마 처리하는 경우, 산화물 반도체 표면에 F 성분이 증가하고 상대적으로 산소 성분은 감소하게 됨으로써 표면에 추가 캐리어가 형성될 수 있다. 이에 따라, 캐리어의 농도가 증가하여 표면 저항이 감소될 수 있다. 상기 불소(F) 계열의 가스는 CF4, C4F8, NF3, SF6, 또는 이들의 조합일 수 있으며, 이에 한정되지 않는다.
질소 가스에 의한 플라즈마 처리시에는 어닐링(annealing)이 동시에 수행될 수 있다. 일부 실시예에서, 어닐링은 약 300도 내지 400도의 온도에서 대략 1시간 내지 2시간 동안 수행될 수 있다.
반도체층(214)은 상기 제1전극(213)의 가장자리 및 상기 제2전극(215)의 적어도 일부를 커버하여, 상기 제1전극(213)과 상기 제2전극(215)을 기판(100)의 상면에 대해서 수직방향으로 연결한다. 즉, 반도체층(214)의 채널영역(214c)에는 수직으로 채널이 형성된다.
스페이서(121)는 제1전극(213)의 하부에 배치되어, 제1전극(213) 및 제2전극(215)을 절연하는 역할을 할 수 있다. 또한, 스페이서(121)의 두께(t)에 의해서 반도체층(214)의 수직 채널 길이를 조절하는 역할을 할 수 있다. 스페이서(121)는 제1전극(213)과 제2전극(215) 사이에 배치되며, 제2전극(215)의 일부를 덮을 수 있다.
스페이서(121)는 유기 또는 무기 절연체로 이루어질 수 있다. 일부 실시예에서, 스페이서(121)는 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 아연산화물(ZnO2), 또는 알루미늄 옥사이드 등으로 이루어질 수 있다. 스페이서(121)는 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다. 스페이서(121)는 제1전극(213)과 동시에 패터닝되어 형성될 수 있다. 그러나, 이에 한정되지 않는다. 스페이서(121)와 제1전극(213)은 각각 패터닝되어 형성될 수도 있다.
게이트절연막(131)은 게이트전극(211) 전극 하부에 배치되며, 게이트전극(211)과 제1전극(213), 게이트전극(211)과 반도체층(214)를 절연하는 역할을 할 수 있다.
게이트절연막(131)은 게이트전극(211)과 동일한 평면 형상을 구비할 수 있다. 게이트절연막(131)은 중앙절연부(131a) 및 주변절연부(131b)를 구비하여, 중앙절연부(131a)는 중앙부(211a)와 동일한 형상으로 구비되고, 주변절연부(131b)는 주변부(211b)와 동일한 형상을 구비할 수 있다. 중앙절연부(131a)는 중첩캐패시터(C0)를 구성하는 유전체층에 해당될 수 있다. 게이트절연막(131) 및 게이트전극(211)은 동시에 패터닝되어 형성될 수 있다. 그러나, 이에 한정되는 것은 아니다. 게이트절연막(131) 및 게이트전극(211)은 각각 패터닝될 수도 있다.
게이트절연막(131)은 유기 또는 무기 절연체로 이루어질 수 있다. 일부 실시예에서, 게이트절연막(131)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등으로 이루어질 수 있다. 게이트절연막(131)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 박막트랜지스터는 수직 채널을 형성하는 동시에, 게이트전극(211)의 중앙부(211a)와 제1전극(213)에 의해서 중첩캐패시터(C0)를 형성하고 있다.
상기 박막트랜지스터는 수직 채널을 사용하고 있어, 채널 길이에 상관없이 박막트랜지스터의 사이즈를 축소할 수 있다. 또한, 수직 채널의 채널 길이는 스페이서(121)의 두께(t)로 조절될 수 있는 바, 박막트랜지스터의 폭의 변화없이 채널 길이를 조절하는 것이 가능할 수 있다.
상기 박막트랜지스터는 중첩캐패시터(C0)를 포함하고 있어, 캐패시터가 요구되는 장치에 대하여 고집적화에 유리할 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 박막트랜지스터를 제조하는 과정을 간략히 도시한 평면도이다.
도 3a를 참조하면, 먼저 기판(100) 상에 제2전극(215)를 형성한다. 제2전극(215)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함할 수 있으며, 단일막 또는 다층막으로 형성될 수 있다. 제2전극(215)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성된 후, 패터닝될 수 있다. 기판(100)과 제2전극(215) 사이에는 버퍼층(110)이 추가될 수 있다.
그 다음, 도 3b에서와 같이, 스페이서(121)를 형성한다. 스페이서(121)는 유기 또는 무기 절연체로 이루어질 수 있다. 일부 실시예에서, 스페이서(121)는 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 아연산화물(ZnO2), 또는 알루미늄 옥사이드 등으로 이루어질 수 있다. 스페이서(121)는 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성된 후, 패터닝될 수 있다.
스페이서(121)를 형성한 후, 도 3c에서와 같이, 스페이서(121) 상에 제1전극(213)을 형성한다. 제1전극(213)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함할 수 있으며, 단일막 또는 다층막으로 형성될 수 있다. 제1전극(213)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성된 후, 패터닝될 수 있다.
제1전극(213)을 형성 한 후, 도 3d에서와 같이, 반도체층(214)을 형성한다. 반도체층(214)는 는 산화물 반도체일 수 있다. 예를 들어, 반도체층(214)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 반도체층(214)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 예컨대, 반도체층(214)는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등으로 형성될 수 있다. 반도체층(214)의 물질은 이에 한정되지 않는다. 예컨대, 반도체층(214)은 비정질실리콘, 다결정실리콘, 또는 유기반도체물질을 포함할 수도 있다. 반도체층(214)은 스퍼터링 또는 기상증착 등 다양한 증착방법에 의해서 형성된 후, 패터닝될 수 있다.
반도체층(214)를 형성한 후, 도 3e에서와 같이, 게이트절연막(131)을 형성한다. 게이트절연막(131)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 아연산화물(ZnO2), 또는 알루미늄 옥사이드 등으로 이루어질 수 있다. 게이트절연막(131)는 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성된 후, 패터닝될 수 있다.
게이트절연막(131) 상에는 도 3f와 같이, 게이트전극(211)을 형성한다. 게이트전극(211)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성된 후, 패터닝될 수 있다. 게이트전극(211)은 제1전극(213)과 중첩되는 중앙부(211a)와 제2전극(215)와 적어도 일부분 중첩되는 주변부(211b)로 패터닝된다.
도 3e 및 도 3f에서는 게이트절연막(131) 및 게이트전극(211)이 순차적으로 패터닝된 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 게이트절연막(131)을 형성하는 절연막과 게이트전극(211)을 형성하는 금속층을 순차적으로 증착한 후, 동시에 패터닝할 수도 있다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 박막트랜지스터의 평면도를 개략적으로 나타낸 도면이다. 도 4a 내지 도 4c를 참조하면, 게이트전극(211)의 중앙부(211a)는 사각형(도 4a), 원형(도 4b), 삼각형(도 4c) 등 다양한 형상을 가질 수 있으며, 상기 중앙부(211a)의 형상에 따라 게이트전극(211)의 주변부(211b), 제1전극(213), 제2전극(215), 반도체층(214), 스페이서(121), 및 게이트절연막(131)의 형상이 달라질 수 있다. 이와 같은 형상은 게이트전극(211)의 중앙부(211a) 및 제1전극(213)에 의해서 형성되는 중첩캐패시터(C0)의 정전용량 값 및 주변에 배치되는 소자 및 배선들과의 관계를 고려하여 설정될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 단면도를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 스페이서(121)는 상기 게이트전극(211)의 중앙부(211a)와 중첩되는 부분 중 적어도 일부가 제거될 수 있다. 도 5에 있어서는 스페이서(121)의 가운데 영역에 홀(121h)가 구비되는 것으로 도시되고 있다. 그러나, 스페이서(121)는 하부층이 노출되지 않는 그루브(groove)를 구비할 수도 있다. 상기 홀(121h) 또는 그루브는 복수로 형성될 수 있고, 다양한 형상으로 형성될 수 있다.
이와 같이, 스페이서(121)가 홀(121h) 또는 그루브를 구비하는 것으로, 제1전극(213)이 상기 홀(121h) 또는 그루브의 형상에 따라 채워지게 되어 제1전극(213)의 면적이 증가될 수 있다. 또한, 제1전극(213)과 중첩되는 게이트전극(211)의 중앙부(211a)의 면적도 증가될 수 있다. 이는 제1전극(213)과 중앙부(211a)에 의해서 형성되는 중첩캐패시터(C0)의 정전용량이 증가할 수 있음을 의미할 수 있다. 따라서, 상기 박막트랜지스터는 제한된 폭으로 중첩캐패시터(C0)의 정전용량을 조절할 수 있어, 고집적화에 유리할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 단면도를 개략적으로 나타낸 도면이다.
도 6을 참조하면, 제1전극(213)은 상기 게이트전극(211)의 중앙부(211a)와 중첩되는 부분 중 적어도 일부가 제거될 수 있다. 도 6에 있어서는 제1전극(213)의 가운데 영역에 홀(213h)가 구비되는 것으로 도시되고 있다. 상기 홀(213h)은 복수로 형성될 수 있고, 다양한 형상으로 형성될 수 있다.
이와 같이, 제1전극(213)이 홀(121h)을 구비하는 것으로, 제1전극(213)의 면적이 감소될 수 있다. 이는 제1전극(213)과 중앙부(211a)에 의해서 형성되는 중첩캐패시터(C0)이 정전용량이 감소할 수 있음을 의미할 수 있다. 따라서, 상기 박막트랜지스터는 제한된 폭으로 중첩캐패시터(C0)의 정전용량을 조절할 수 있어, 고집적화에 유리할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 단면도를 개략적으로 나타낸 도면이다.
도 7을 참조하면, 본 실시예에 따른 박막트랜지스터는 상기 게이트전극(211)을 덮으며, 상기 기판(100) 전면(全面)에 일체로 형성되는 보호층(135)을 더 포함하고 있다.
보호층(135)은 게이트전극(211) 및 게이트전극(211)으로 덮여지지 않은 반도체층(214)의 소스-드레인영역(214a)를 커버하여 수소, 수분 등의 침투를 차단하는 역할을 할 수 있다. 보호층(135)은 유기 또는 무기 절연체로 이루어질 수 있다. 일부 실시예에서, 보호층(135)은 실리콘 산화물, 실리콘 질화물 또는 금속 산화물 등의 무기물로 형성될 수 있다.
일부 실시예에서, 보호층(135)는 알루미늄산화물(AlOx)로 형성될 수 있다. 이 경우, 보호층(135)은 먼저 알루미늄층을 약 2 ~ 10 um 증착하고 어닐링을 함으로써 형성할 수 있다. 이 때, 반응 산소는 반도체층(214)의 산소를 이용함으로써, 반도체층(214)의 소스-드레인영역(214a)의 캐리어 농도가 증가할 수 있다. 즉, 보호층(135)의 형성으로 박막트랜지스터를 보호하는 것뿐만아니라 박막트랜지스터의 성능까지 향상시키는 효과를 볼 수 있다. 보호층(135)의 형성방법은 이에 한정되지 않는다. 보호층(135)은 스퍼터링, 원자층증착(Atomic layer deposition: ALD), 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
도 8 및 도 9는 본 발명의 실시예들에 따른 박막트랜지스터가 채용된 표시장치의 일부를 개략적으로 나타낸 단면도이다.
표시장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시장치는 이에 제한되지 않으며, 다양한 방식의 표시장치가 사용될 수 있다.
도 8을 참조하면, 표시장치는 전술한 박막트랜지스터(TFT)외에 제1캐패시터(C1) 및/또는 제2캐패시터(C2), 디스플레이소자(300), 박막봉지층(400)을 더 포함할 수 있다. 또한, 표시장치는 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선, 전원을 전달하는 구동 전원선, 공통 전원선 등의 신호 배선이 더 포함될 수 있으며, 상기 게이트선과 데이터선, 구동 전원선에 연결된 박막트랜지스터(TFT), 캐패시터(C0, C1, C2), 디스플레이소자(300) 등의 전기적 결합에 의해서 화소가 형성되어 화상을 표시할 수 있다. 화소는 화소로 공급된 구동 전원 및 공통 전원에 따라 데이터 신호에 대응하여 디스플레이소자(300)를 통하는 구동 전류에 대응하는 휘도로 발광할 수 있다. 화소는 복소로 구성될 수 있으며, 복수의 화소는 스트라이프 배열, 펜타일 배열 등 다양한 형태로 배치될 수 있다.
도 8에서는 디스플레이소자(300)로서 유기발광소자가 채용된 것을 도시하고 있다. 이러한 유기발광소자가 박막트랜지스터(TFT)에 전기적으로 연결된다는 것은, 화소전극(310)이 박막트랜지스터(TFT)에 전기적으로 연결되는 것으로 이해될 수 있다.
제1캐패시터(C1)는 제3전극(213'), 제4전극(215'), 및 제3전극(213')과 제4전극(215') 사이에 배치된 제1절연막(122)을 포함한다. 제3전극(213')은 박막트랜지스터(TFT)의 제1전극(213)과 동일물질로 구비될 수 있고, 동시에 형성될 수 있다. 제4전극(215')은 박막트랜지스터(TFT)의 제2전극(215)과 동일물질로 구비될 수 있고, 동시에 형성될 수 있다. 제1절연막(122)은 박막트랜지스터(TFT)의 스페이서(121)와 동일물질로 구비될 수 있고, 동시에 형성될 수 있다.
제2캐패시터(C2)는 제5전극(213''), 제6전극(211'), 및 제5전극(213'')과 제6전극(211') 사이에 배치된 제2절연막(132)을 포함한다. 제5전극(213'')은 박막트랜지스터(TFT)의 제1전극(213)과 동일물질로 구비될 수 있고, 동시에 형성될 수 있다. 제6전극(211'')은 박막트랜지스터(TFT)의 게이트전극(211)과 동일물질로 구비될 수 있고, 동시에 형성될 수 있다. 제2절연막(132)은 박막트랜지스터(TFT)의 게이트절연막(131)과 동일물질로 구비될 수 있고, 동시에 형성될 수 있다. 제2캐패시터(C2) 하부에는 제1절연막(122)이 더 배치될 수 있다.
본 발명의 실시예들에 있어서, 박막트랜지스터(TFT)는 중첩캐패시터(CO)를 포함하고 있는 바, 상기 제1캐패시터(C1) 및 제2캐패시터(C2)는 생략될 수 있다. 또는, 상기 제1캐패시터(C1) 및 제2캐패시터(C2) 중 어느 하나만 채용될 수도 있다. 물론, 경우에 따라서는 제1캐패시터(C1) 및 제2캐패시터(C2) 모두 채용될 수 있다.
상기 박막트랜지스터(TFT) 및/또는 캐패시터(C1, C2) 상에는 평탄화층(140)이 배치될 수 있다. 예컨대 도 8에 도시된 것과 같이 박막트랜지스터(TFT) 상부에 유기발광소자가 배치될 경우, 평탄화층(140)은 박막트랜지스터(TFT)를 덮는 보호막 상부를 대체로 평탄화하는 역할을 할 수 있다. 이러한 평탄화층(140)은 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다. 도 8에서는 평탄화층(140)이 단층으로 도시되어 있으나, 다층일 수도 있는 등 다양한 변형이 가능하다.
평탄화층(140) 상에는, 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광소자가 위치할 수 있다. 화소전극(310)은 도 8에 도시된 것과 같이 평탄화층(140) 등에 형성된 개구부를 통해 제1전극(213) 또는 제2전극(215) 중 어느 하나와 컨택하여 박막트랜지스터(TFT)와 전기적으로 연결된다. 도 8에 있어서, 화소전극(310)은 제1전극(213)과 연결되는 연결배선(213W)와 연결되는 것으로 도시하고 있다.
화소전극(310)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다. 일부 실시예에서, 화소전극(310)은 ITO/Ag/ITO 구조를 가질 수 있다.
평탄화층(140) 상부에는 화소정의막(150)이 배치될 수 있다. 이 화소정의막(150)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 도 8에 도시된 바와 같은 경우, 화소정의막(150)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(150)은 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광소자의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 유기발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 유기발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 중간층(320)을 사이에 두고 화소전극(310)과 대향하며 배치된다. 대향전극(330)은 복수개의 유기발광소자들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다. 즉, 화소전극(310)는 부화소 마다 패터닝될 수 있으며, 대향전극(330)은 모든 화소에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다. 대향전극(330)은 투명 전극 또는 반사형 전극으로 구비될 수 있다.
유기발광소자의 화소전극(310)과 대향전극(330)에서 주입되는 정공과 전자는 중간층(320)의 발광층에서 결합하면서 빛이 발생할 수 있다.
이러한 유기발광소자는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 박막봉지층(400)이 이러한 유기발광소자를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(400)은 적어도 하나의 유기봉지층 및 적어도 하나의 무기봉지층을 포함할 수 있다. 예를 들어, 박막봉지층(400)은 도 8에 도시된 것과 같이 제1무기봉지층(410), 유기봉지층(420) 및 제2무기봉지층(430)을 포함할 수 있다.
제1무기봉지층(410)은 대향전극(330)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 물론 필요에 따라 제1무기봉지층(410)과 대향전극(330) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 이러한 제1무기봉지층(410)은 그 하부의 구조물을 따라 형성되기에, 도 8에 도시된 것과 같이 그 상면이 평탄하지 않게 된다. 유기봉지층(420)은 이러한 제1무기봉지층(410)을 덮는데, 제1무기봉지층(410)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 이러한 유기봉지층(420)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제2무기봉지층(430)은 유기봉지층(420)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다.
이와 같이 박막봉지층(400)은 제1무기봉지층(410), 유기봉지층(420) 및 제2무기봉지층(430)을 포함하는바, 이와 같은 다층 구조를 통해 박막봉지층(400) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(410)과 유기봉지층(420) 사이에서 또는 유기봉지층(420)과 제2무기봉지층(430) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 디스플레이소자(300)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 표시장치는 전술한 박막트랜지스터를 채용하고 있어 박막트랜지스터의 채널 길이와 상관없이 사이즈가 축소된 박막트랜지스터를 배치할 수 있으며, 박막트랜지스터가 중첩캐패시터(C0)를 포함하고 있어 고해상도 및 고집적화의 구현이 가능할 수 있다. 또한, 수직 채널을 형성하는 박막트랜지스터의 채용에 의해서 표시장치의 벤딩(bending) 특성이 향상될 수 있다.
도 9를 참조하면, 본 실시예에 따른 표시장치는 상기 박막트랜지스터(TFT) 및/또는 캐패시터(C1, C2)을 덮으며, 상기 기판(100) 전면(全面)에 일체로 형성되는 보호층(135)을 더 포함하고 있다. 보호층(135)은 화소전극(310)이 박막트랜지스터(TFT)와 연결되는 부분에서 개구(135h)를 구비할 수 있다. 도 9에 있어서, 화소전극(310)은 박막트랜지스터(TFT)의 제1전극(213)과 연결되는 연결배선(213W)과 연결되며, 이 때, 화소전극(310)은 보호층(135)의 개구(135h)를 채우며 연결배선(213W)과 연결되는 것을 도시하고 있다.
보호층(135)은 게이트전극(211) 및 게이트전극(211)으로 덮여지지 않은 반도체층(214)의 소스-드레인영역(214a), 캐패시터(C1, C2)를 커버하여 수소, 수분 등의 침투를 차단하는 역할을 할 수 있다. 보호층(135)은 유기 또는 무기 절연체로 이루어질 수 있다. 일부 실시예에서, 보호층(135)은 실리콘 산화물, 실리콘 질화물 또는 금속 산화물 등의 무기물로 형성될 수 있다.
일부 실시예에서, 보호층(135)는 알루미늄산화물(AlOx)로 형성될 수 있다. 이 경우, 보호층(135)은 먼저 알루미늄층을 약 2 ~ 10 um 증착하고 어닐링을 함으로써 형성할 수 있다. 이 때, 반응 산소는 반도체층(214)의 산소를 이용함으로써, 반도체층(214)의 소스-드레인영역(214a)의 캐리어 농도가 증가할 수 있다. 즉, 보호층(135)의 형성으로 박막트랜지스터를 보호하는 것뿐만아니라 박막트랜지스터의 성능까지 향상시키는 효과를 볼 수 있다. 보호층(135)의 형성방법은 이에 한정되지 않는다. 보호층(135)은 스퍼터링, 원자층증착(Atomic layer deposition: ALD), 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
상기와 같이, 본 발명의 실시예에 따른 박막트랜지스터는 유기발광표시장치 에 적용될 수 있다. 그러나, 이에 한정되는 것은 아니고 플라즈마 표시장치, 전기영동 표시장치(electrophoretic display) 등 다양한 표시 장치에 적용될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판 110: 버퍼층
121: 스페이서 131: 게이트절연막
135: 보호층 140: 평탄화층
150: 화소정의막 211: 게이트전극
211b: 주변부 211a: 중앙부
214: 반도체층 214a: 소스-드레인영역
214c: 채널영역 300: 디스플레이소자
310: 화소전극 320: 중간층
330: 대향전극 400: 박막봉지층

Claims (20)

  1. 상기 기판 상(over) 배치되며, 중앙부 및 상기 중앙부를 부분적으로 둘러싸는 주변부를 구비한 게이트전극;
    상기 게이트전극 하부에 배치된 게이트절연막;
    상기 게이트전극과 상기 게이트절연막에 의해 절연되며, 상기 중앙부와 적어도 일부분 중첩되어 배치된 제1전극;
    상기 제1전극 하부에 배치된 스페이서;
    상기 제1전극과 상기 스페이서에 의해 절연되며, 상기 주변부와 적어도 일부분 중첩되어 배치된 제2전극; 및
    상기 제1전극 및 상기 제2전극에 연결되며, 상기 게이트전극과 상기 게이트절연막에 의해 절연되고 상기 게이트전극과 적어도 일부분 중첩되어 배치된 반도체층;를 포함하는, 박막트랜지스터.
  2. 제1항에 있어서,
    상기 주변부는 상기 중앙부와 일측에서 연결되며, 상기 주변부는 상기 중앙부의 형상을 따라 일정하게 이격되어 상기 중앙부의 주위를 부분적으로 둘러싸는, 박막트랜지스터.
  3. 제2항에 있어서,
    상기 중앙부는 원형, 타원형, 또는 다각형의 형상을 포함하는, 박막트랜지스터.
  4. 제2항에 있어서,
    상기 주변부는 일정한 폭을 가지고 상기 중앙부 주변을 둘러싸는, 박막트랜지스터.
  5. 제1항에 있어서,
    상기 중앙부, 상기 제1전극, 및 상기 중앙부와 상기 제1전극 사이에 배치된 게이트절연막은 캐패시터를 형성하는, 박막트랜지스터.
  6. 제1항에 있어서,
    상기 반도체층은 상기 제1전극의 가장자리 및 상기 제2전극의 적어도 일부를 커버하여, 상기 제1전극과 상기 제2전극을 기판의 상면에 대해서 수직방향으로 연결하는, 박막트랜지스터.
  7. 제1항에 있어서,
    상기 제1전극은 상기 제2전극과 적어도 일부분 중첩되는, 박막트랜지스터.
  8. 제1항에 있어서,
    상기 스페이서는 상기 중앙부와 중첩되는 부분 중 적어도 일부가 제거된, 박막트랜지스터.
  9. 제1항에 있어서,
    상기 제1전극은 상기 중앙부와 중첩되는 부분 중 적어도 일부가 제거된, 박막트랜지스터.
  10. 제1항에 있어서,
    상기 게이트전극과 상기 게이트절연막의 평면 형상은 동일한, 박막트랜지스터.
  11. 제1항에 있어서,
    상기 게이트전극을 덮으며, 상기 기판 전면(全面)에 일체로 형성되는 보호층;을 더 포함하는 박막트랜지스터.
  12. 제1항에 있어서,
    상기 반도체층은 산화물 반도체인, 박막트랜지스터.
  13. 기판, 상기 기판 상(over) 배치되며, 중앙부 및 상기 중앙부를 부분적으로 둘러싸는 주변부를 구비한 게이트전극, 상기 게이트전극 하부에 배치된 게이트절연막, 상기 게이트전극과 상기 게이트절연막에 의해 절연되며, 상기 중앙부와 적어도 일부분 중첩되어 배치된 제1전극, 상기 제1전극 하부에 배치된 스페이서, 상기 제1전극과 상기 스페이서에 의해 절연되며, 상기 주변부와 적어도 일부분 중첩되어 배치된 제2전극, 및 상기 제1전극 및 상기 제2전극에 연결되며, 상기 게이트전극과 상기 게이트절연막에 의해 절연되고 상기 게이트전극과 적어도 일부분 중첩되어 배치된 반도체층을 포함하는 박막트랜지스터;
    상기 박막트랜지스터를 덮는 평탄화층;
    상기 평탄화막 상에 구비되며 상기 제1전극 또는 상기 제2전극과 전기적으로 연결되는 화소전극;
    상기 화소전극과 대향되는 대향전극; 및
    상기 화소전극과 상기 대향전극 사이에 배치된 중간층;을 포함하는, 표시장치.
  14. 제13항에 있어서,
    상기 제1전극과 동일물질로 구비된 제3전극, 상기 제2전극과 동일물질로 구비된 제4전극, 및 상기 제3전극과 상기 제4전극 사이에 배치되며 상기 스페이서와 동일물질로 구비된 제1절연막,을 포함하는 제1캐패시터;를 더 포함하는, 표시장치.
  15. 제13항에 있어서,
    상기 제1전극과 동일물질로 구비된 제5전극, 상기 게이트전극과 동일물질로 구비된 제6전극, 및 상기 제5전극과 상기 제6전극 사이에 배치되며 상기 게이트절연막과 동일물질로 구비된 제2절연막,을 포함하는 제2캐패시터;를 더 포함하는, 표시장치.
  16. 제13항에 있어서,
    상기 화소전극의 중앙부는 노출하고 가장자리는 덮으며, 화소를 정의하는 화소정의막;을 더 포함하는, 표시장치.
  17. 제13항에 있어서,
    상기 중간층은 유기발광층을 포함하는, 표시장치.
  18. 제13항에 있어서,
    상기 주변부는 상기 중앙부의 일측에서 연결되며, 상기 주변부는 상기 중앙부의 형상을 따라 일정하게 이격되어 상기 중앙부의 주위를 부분적으로 둘러싸는, 표시장치.
  19. 제13항에 있어서,
    상기 중앙부, 상기 소스전극, 및 상기 중앙부와 상기 소스전극 사이에 배치된 게이트절연막은 캐패시터를 형성하는, 표시장치.
  20. 제13항에 있어서,
    상기 반도체층은 상기 소스전극의 가장자리 및 상기 드레인전극의 적어도 일부를 커버하여, 상기 소스전극과 상기 드레인전극을 기판의 상면에 대해서 수직방향으로 연결하는, 표시장치.
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