JPH0697442A

JPH0697442A - 薄膜トランジスタ

Info

Publication number: JPH0697442A
Application number: JP28932692A
Authority: JP
Inventors: Nobuhiro Nakamura; 伸宏中村; Kunio Masushige; 邦雄増茂
Original assignee: AG Technology Co Ltd
Current assignee: AG Technology Co Ltd
Priority date: 1992-07-31
Filing date: 1992-10-02
Publication date: 1994-04-08

Abstract

(57)【要約】【目的】薄膜トランジスタの電気的特性の立ち上がりを
向上させる。【構成】半導体膜１１とゲート電極１４との間に、欠陥
準位密度が８×１０¹¹（ｃｍ²・ｅＶ）^-1の第１のゲート
絶縁膜１２と第２のゲート絶縁膜１３の２層を介在さ
せ、かつ、第２のゲート絶縁膜１２の比誘電率を、第１
のゲート絶縁膜１３のそれより、１０％以上大きくし
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶の駆動用等に用いら
れる薄膜トランジスタ等に関する。

【０００２】

【従来の技術】アクティブマトリックス方式による液晶
駆動素子の大型化、高精細化に対する要求が高まってい
る。それに伴い、アクティブマトリックス基板に要求さ
れる技術的課題としてフォトリソグラフィーにおける位
置合わせ精度の問題が生じる。即ち、パターンが細かく
なれば最小線幅に対する位置合わせ精度の要求レベルは
厳しくなる。

【０００３】コプラナー型の自己整合型薄膜トランジス
タは、このような課題に対し検討されてきた。コプラナ
ー型の自己整合型薄膜トランジスタの従来例の断面図を
図３に示す。２３はゲート電極、２５はソース電極、２
６はドレイン電極、２１は半導体膜である。

【０００４】まず絶縁基板２０上に半導体膜２１を形
成、パターニングし、ゲート絶縁膜２２、ゲート電極２
３となる金属膜を形成し、金属膜、ゲート絶縁膜２２の
順にパターニングする。その上からイオン注入法により
リン（Ｐ）等を注入し、絶縁膜２４、２８を形成、パタ
ーニング後、ソース電極２５およびドレイン電極２６を
形成、パターニングする。

【０００５】このようにゲート電極２３をマスクにして
Ｐ等の不純物を注入するため、ゲート電極２３の下には
真性半導体を残したまま、その両端にソース、ドレイン
領域を形成する構造となり、ゲート電極２３とソース、
ドレイン領域の位置関係はフォトリソグラフィーにおけ
る位置合わせ精度とは無関係に一義的に決まる。

【０００６】以上の点から明らかなようにコプラナー型
の自己整合型薄膜トランジスタは液晶駆動素子の大型
化、高精細化に対してメリットを持っており、多くの研
究、開発がなされてきた。

【０００７】

【発明が解決しようとする課題】図３に示した自己整合
型薄膜トランジスタ等では、半導体膜２１の成膜、パタ
ーニング後にゲート絶縁膜２２の成膜を行う。このゲー
ト絶縁膜２２の成膜時に半導体膜２１とゲート絶縁膜２
２との界面に電気的な欠陥準位が生じ、ゲート電圧−ド
レイン電流特性（以下、電気的特性という）の立ち上が
りを鈍化する。

【０００８】薄膜トランジスタを、液晶駆動用スイッチ
ング素子として用いる場合には、ゲート電極に印加する
オン電圧およびオフ電圧の差（以下、ゲート電圧差とい
う）を小さくするため、電気的特性の立ち上がりが急峻
であることが望ましい。さらに、ＣＭＯＳを構成して、
周辺駆動回路を形成する場合は、出力段の薄膜トランジ
スタのｎチャンネル電気的特性およびｐチャンネル電気
的特性の立ち上がりが、共に良好であることが望まし
い。

【０００９】前記の要求を満たすため、ゲート絶縁膜２
２形成時に界面の欠陥準位生成の少ないＳｉＯ_x （ｘ＝
正の実数）がゲート絶縁膜２２として用いられている
が、ＳｉＯ_x は誘電率が小さいため、薄膜トランジスタ
の電気的特性の立ち上がりは、あまり改善されなかっ
た。そのため、薄膜トランジスタを駆動するのに比較的
大きな電圧が必要となり、大画面の省電力化が達成でき
ず、かつ、優れたコントラスト比が得られないという欠
点があった。

【００１０】

【課題を解決するための手段】本発明はかかる問題に鑑
みなされたものであり、絶縁基板上に形成され、半導体
膜とゲート電極との間にゲート絶縁膜を介在させてなる
薄膜トランジスタにおいて、半導体膜とゲート電極との
間に、半導体膜に隣接した第１のゲート絶縁膜とゲート
電極に隣接した第２のゲート絶縁膜の２層からなるゲー
ト絶縁膜を介在させ、第１のゲート絶縁膜の欠陥準位密
度を８×１０¹¹（ｃｍ²・ｅＶ）^-1以下とし、かつ、第２
のゲート絶縁膜の比誘電率を第１のゲート絶縁膜の比誘
電率より１０％以上大きくしたことを特徴とする薄膜ト
ランジスタ等を提供する。

【００１１】図１に本発明にかかるコプラナー型の薄膜
トランジスタの基本的構成の断面図を示し、図１にした
がって本発明を詳細に説明する。図１に示すように、絶
縁基板１０上に形成された半導体膜１１とゲート電極１
４との間に、第１のゲート絶縁膜１２および第２のゲー
ト絶縁膜１３とが介在している。

【００１２】第１のゲート絶縁膜１２は欠陥準位密度が
８×１０¹¹（ｃｍ²・ｅＶ）^-1以下とする。欠陥準位密度
が、８×１０¹¹（ｃｍ²・ｅＶ）^-1以下であると、欠陥に
捕獲されるキャリア数が少なくなり、その分、半導体膜
１１中に電流に寄与できるキャリアがより多く現れる。
したがって、小さいゲート電圧差でも、電気的特性の立
ち上がりがよくなる。

【００１３】欠陥準位密度が４×１０¹¹（ｃｍ²・ｅＶ）
^-1以下であることがオン・オフに要するゲート電圧差を
８×１０¹¹（ｃｍ²・ｅＶ）^-1とした場合より約３０％少
なくできるためより望ましく、２×１０¹¹（ｃｍ²・ｅ
Ｖ）^-1以下であることが前記ゲート電圧差を８×１０¹¹
（ｃｍ²・ｅＶ）^-1とした場合より約５０％少なくできる
ため、特に望ましい。

【００１４】このようにゲート絶縁膜１２、１３の２層
構造とし、欠陥準位密度を上記値に限定したのは、半導
体膜１１とゲート絶縁膜１２との界面に生成する欠陥準
位数を少なくし、電気的特性の立ち上がりを改善するた
めである。なお、欠陥準位密度の調整は、プラズマＣＶ
Ｄ法を使用する場合は、ＳｉＨ₄、ＮＨ₃ 、Ｎ₂ Ｏ等の
原料ガスの流量を変化させて行う。

【００１５】ゲート絶縁膜１２は、ＳｉＯ_x を用いるこ
とが適当である。半導体膜１１とゲート絶縁膜１２の界
面に生成される欠陥準位数を低減できるからである。Ｓ
ｉＯ_x はドープしないもの、Ｐまたはホウ素（Ｂ）をド
ープしたもの等が使用できる。

【００１６】また、本発明では、第２のゲート絶縁膜１
３の比誘電率を第１のゲート絶縁膜１２の比誘電率より
１０％以上大きくする。また、３０％以上大きくするの
がより望ましい。このように限定したのは、半導体膜１
１にかかる電束密度を増加させる必要があるためであ
り、これにより半導体膜１１内のキャリアが増し、ドレ
イン電流が増加するからである。

【００１７】第１のゲート絶縁膜１２が第２のゲート絶
縁膜１３の膜厚の３倍以下とした場合には、上記１０％
以上にした場合は、オン・オフに要するゲート電圧差が
約４〜１０％以上少なくなり、上記３０％以上にした場
合はこのゲート電圧差は約８〜２５％以上少なくなる。
第２のゲート絶縁膜１３の具体的材料としては、ＳｉＮ
_y （ｙ＝正の実数）、酸化タンタル等が挙げられ、この
中でＳｉＮ_y が望ましい。

【００１８】また、ゲート絶縁膜１２の膜厚は、５ｎｍ
以上１８０ｎｍ以下であることが望ましい。なぜなら
ば、ゲート絶縁膜１２の膜厚が５ｎｍ未満であると、半
導体膜１１とゲート絶縁膜１２の界面に生成される欠陥
準位数が、ゲート絶縁膜１３形成時の影響を受け増加し
てしまうからである。また、１８０ｎｍを超えるとゲー
ト絶縁膜１２、１３の両絶縁膜によって構成される比誘
電率が低くなってしまうからである。なお、半導体膜１
１は、最終的には多結晶Ｓｉになっていることが好まし
いが、単結晶Ｓｉ、その他の半導体でも使用できる。

【００１９】ここで、本発明にかかるコプラナー型の薄
膜トランジスタの製造方法（自己整合方式）の一例を示
す。最初に絶縁基板１０上に半導体膜１１を形成、パタ
ーニングした後、プラズマＣＶＤ法等により第１のゲー
ト絶縁膜１２、第２のゲート絶縁膜１３を形成する。つ
いで金属膜あるいは半導体膜をゲート電極１４として形
成し、パターニングする。その後、半導体膜１１の上部
にあるゲート絶縁膜１２およびゲート絶縁膜１３の一部
をエッチングし、イオン注入法によりＰ、Ｂ等の不純物
をゲート絶縁膜１２、１３をマスクに半導体膜１１にド
ーピングして、ソース、ドレイン領域を作製する。最後
に、同一絶縁膜である絶縁膜１５、１８を形成、パター
ニングした後、ソース電極１６、ドレイン電極１７を形
成、パターニングする。

【００２０】本発明の薄膜トランジスタは、上記自己整
合方式の製造方法に限定されず、他の製造方法でも製造
できる。また、図１に示したようなコプラナー型薄膜ト
ランジスタを例にとって説明したが、これに限定され
ず、図１に示した以外の他の形のコプラナー型、または
逆スタガー型の薄膜トランジスタにも応用できる。

【００２１】

【作用】前述したように、半導体膜１１とゲート絶縁膜
１２の界面に生成する欠陥準位は、電気的特性に悪影響
を及ぼす。そこで、欠陥準位生成の少ない絶縁膜をゲー
ト絶縁膜１２に用い、かつ、ゲート絶縁膜１２より比誘
電率の大きい絶縁膜をゲート絶縁膜１３に用いれば、欠
陥準位が少なく、かつ、ゲート絶縁膜１２、１３とで平
均比誘電率の高いゲート絶縁膜を見かけ上構成できるこ
とになり、電気的特性の立ち上がりを改善することがで
きる。

【００２２】

【実施例】以下、図１にしたがって実施例の説明を行
う。ガラス基板にプラズマＣＶＤ法による、アモルファ
スＳｉを形成後、アルゴンレーザーにより多結晶化させ
て、多結晶Ｓｉからなる半導体膜１１を形成した。次
に、プラズマＣＶＤ法によりゲート絶縁膜１２としてＳ
ｉＯ_1.95膜２５ｎｍを、ゲート絶縁膜１３としてＳｉＮ
_1.34膜２００ｎｍを形成した。

【００２３】ついでゲート電極１４を形成するためにス
パッタ法によりクロム（Ｃｒ）を１５０ｎｍ形成、パタ
ーニングし、それをマスクにゲート絶縁膜１２およびゲ
ート絶縁膜１３をエッチングし、ｎチャンネルの場合は
半導体１１の一部にＰを注入した（ｐチャンネルの場合
は、Ｂを注入する）。再度前記Ｃｒをパターニングし、
ゲート電極１４とした。その後、絶縁膜１５、１８とし
てＳｉＯ_0.6 Ｎ_0.4 を３００ｎｍ形成した後、その一部
をエッチングし、ソース電極１６、ドレイン電極１７と
して、それぞれＣｒ、アルミニウム（Ａｌ）を合計４０
０ｎｍ形成、パターニングした。

【００２４】この場合、第１のゲート絶縁膜１２の欠陥
準位密度は１．８×１０¹¹（ｃｍ²・ｅＶ）^-1であり、第
２のゲート絶縁膜１３の比誘電率は６であり、第１のゲ
ート絶縁膜１２の比誘電率４．５より３３％多かった。

【００２５】このようにして作製した薄膜トランジスタ
のゲート電圧−ドレイン電流特性を従来の手法を用いて
作製した薄膜トランジスタの特性と比較するために図２
に示した。図２において、横軸はゲート電圧（単位：
Ｖ）を示し、縦軸はドレイン電流Ｉ_d （単位：Ａ）の常
用対数を示す。ａＰは実施例のｐチャンネルの電気的特
性、ａＮは実施例のｎチャンネルの電気的特性、ｂＰは
従来法によるｐチャンネルの電気的特性、ｂＮは従来法
によるｎチャンネルの電気的特性を示す。なお、従来法
による薄膜トランジスタのゲート絶縁膜２２の欠陥準位
密度は１．８×１０¹¹（ｃｍ²・ｅＶ）^-1であり、比誘電
率は４．５であった。

【００２６】このように本発明により、薄膜トランジス
タの電気的特性の立ち上がりが改善され、かつ閾値も０
ボルトに近づいたことがわかる。実施例の薄膜トランジ
スタを複数形成し、かつ、ソース電極と一体となった表
示電極を形成した絶縁基板たるガラス基板と、対向電極
を有する対向基板とを準備し、両基板の間に液晶を挟持
させて、液晶表示装置を作った。この液晶表示装置は、
従来の薄膜トランジスタを使用した液晶表示装置よりコ
ントラスト、表示品位に優れたものとなった。

【００２７】

【発明の効果】本発明の薄膜トランジスタは、欠陥準位
数が少なく、かつ、第１のゲート絶縁膜と第２のゲート
絶縁膜とで構成される。平均比誘電率の高いゲート絶縁
膜を有するため、電気的特性の立ち上がりに優れる。し
たがって、液晶表示装置等に応用した場合は、小さな制
御電位で優れたコントラスト比を得ることができ、省電
力化、表示品位向上に大きく寄与できる。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタの基本的構成の断面
図。

【図２】本発明および従来の薄膜トランジスタの電気的
特性図。

【図３】従来の薄膜トランジスタの基本的構成の断面
図。

【符号の説明】

１０：絶縁基板１１：半導体膜１２：第１のゲート絶縁膜１３：第２のゲート絶縁膜１４：ゲート電極１５、１８：絶縁膜

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に形成され、半導体膜とゲート
電極との間にゲート絶縁膜を介在させてなる薄膜トラン
ジスタにおいて、半導体膜とゲート電極との間に、半導
体膜に隣接した第１のゲート絶縁膜とゲート電極に隣接
した第２のゲート絶縁膜の２層からなるゲート絶縁膜を
介在させ、第１のゲート絶縁膜の欠陥準位密度を８×１
０¹¹（ｃｍ²・ｅＶ）^-1以下とし、かつ、第２のゲート絶
縁膜の比誘電率を第１のゲート絶縁膜の比誘電率より１
０％以上大きくしたことを特徴とする薄膜トランジス
タ。
【請求項２】請求項１の薄膜トランジスタを形成した絶
縁基板と、対向電極を有する対向基板との間に液晶を挟
持させてなる液晶表示装置。