CN116636014A - 碲基半导体器件的制造方法、由此制造的碲基半导体器件以及薄膜晶体管 - Google Patents

碲基半导体器件的制造方法、由此制造的碲基半导体器件以及薄膜晶体管 Download PDF

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Abstract

本发明涉及一种碲基半导体器件的制造方法，本发明的制造方法，包括：准备基板的步骤；在所述基板上沉积包括碲和氧化碲的碲基半导体材料，来形成碲基半导体层的步骤；以及在所述碲基半导体层上形成钝化层的步骤。根据本发明的制造方法，由于不需要高温热处理或极低温条件，因此，可以通过实用性工艺制造半导体器件。此外，由于在制造过程中，碲基半导体层的结晶度得以提高，因此，可以提供电场迁移率和开关电流比等的电特性优异的p型半导体器件。

Description

碲基半导体器件的制造方法、由此制造的碲基半导体器件以 及薄膜晶体管
技术领域
本发明涉及一种碲基半导体器件的制造方法、由此制造的碲基半导体器件以及包含其的薄膜晶体管，更详细而言，涉及一种通过实用性工艺制造电特性优异的p型碲基半导体器件的方法、通过所述方法制造的碲基半导体器件、以及包括所述碲基半导体器件的薄膜晶体管。
背景技术
晶体管(transistor)是一种利用半导体放大或切换电子信号和功率的器件，广泛应用于显示器、扬声器等各种电子设备中。用于这些晶体管的半导体，通过单元器件的小型化实现了集成度的提高，但随着半导体的技术节点发展到10nm波段，小型化已经达到了技术极限。因此，作为克服这些极限的技术，已经提出了所谓的三维半导体技术，其通过将二维半导体层叠多层来实现三维形式，从而，可以提高半导体的集成度。
然而，作为最常用的半导体材料的硅基半导体，由于在制造过程中需要高温热处理，因此，存在难以在耐热性低的基板上形成，并且难以应用于三维半导体技术的缺点。此外，存在电场迁移率低的局限。因此，正在开发各种替代材料来弥补这些硅基半导体的缺点。
作为硅基半导体的替代方案之一，使用氧化物半导体，例如氧化锌(ZnO)、氧化铟锌(Indium Zinc Oxide，IZO)、氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)等。这种氧化物半导体，由于可以在比硅基半导体更低的温度下制造，因此，可以应用于三维半导体技术的实现，而且，由于可见光透射率高而适合用于透明电子器件，因此，具有能带隙和电场迁移率高的优点。但是，这种氧化物半导体，主要具有n型半导体的特性，因此作为p型半导体使用时，存在难以获得均匀的质量，电场迁移率及开关电流比等的电特性差的问题。
例如，韩国专利公开第10-2015-0108168号公报公开了一种p型氧化物半导体，其中在CuS及SnO、ITO、IZTO、IGZO、IZO等附加结合Ga，所述p型氧化物半导体可通过溶液工艺容易制造，并且可以实现具有高迁移率的高性能薄膜晶体管。但是，由于此技术采用了溶液工艺，因此，存在半导体生产线亲和力降低的问题，并且，为了提高薄膜晶体管的迁移率，需要在300℃以上的高温进行热处理的工艺，所以，在三维半导体技术的应用上受限制。
作为替代方案，正在研究将碲用作p型半导体的材料。碲(Tellurium，Te)是一种准金属元素，原子序数为52，电子排布为4d105s25p4，晶体呈六方晶系(hexagonal)结构。虽然碲在带隙能量和空穴迁移率高的方面具有优异的特性，但存在难以进行大面积沉积，在应用于晶体管时，缺乏开关特性的问题。为了克服这种问题，在文件[Chunsong Zhao et al.，Nature Nanotechnology，Volume 15，Pages 53-58(2020)]中，作为在硅集成电路、玻璃及塑胶等各种基板上沉积超薄型碲薄膜的技术，公开了使用热蒸发的方法。然而，此技术，由于在-80℃的极低温度下沉积碲薄膜，因此，实用性降低。
鉴于此，本发明的发明人发现通过在基板上沉积包括碲和氧化碲的碲基半导体材料之后，在上部沉积钝化层的方法，在无需进行高温热处理的情况下，可通过实用性工艺制造电特性优异的p型半导体，从而，完成了本发明。
发明内容
本发明的目的在于，提供一种可以制造结晶度高、电特性优异的p型碲基半导体器件的方法。
本发明的其他目的在于，提供一种通过上述方法制造的碲基半导体器件。
本发明的其他另一目的在于，提供一种包括所述碲基半导体器件的薄膜晶体管。
为了达成所述目的，本发明提供一种碲基半导体器件的制造方法，其中，包括：(i)准备基板的步骤；(ii)在所述基板上沉积包括碲和氧化碲中的至少一种的碲基半导体层的步骤；以及(iii)在所述碲基半导体层上形成钝化层的步骤。
本发明的方法，在所述基板上还可以包括绝缘层。
在本发明中，所述碲基半导体层可以含有Te及TeO2。
在本发明中，所述碲基半导体层，还可以以掺杂或合金的形式包含选自由Sn、Al、Sb、Hf、La、Y、Zr及Zn组成的组中的至少一种金属。
在本发明中，所述碲基半导体层的沉积，可以通过溅射、化学气相沉积、热真空沉积、电子束沉积或原子层沉积而执行。
在本发明中，优选地，所述碲基半导体层的沉积可以在5至15％的氧分压条件下执行。
在本发明中，优选地，所述碲基半导体层的厚度为2至7nm。
本发明的制造方法，还可以包括在所述步骤(ii)之后，在100至200℃的温度下进行热处理的步骤。
在本发明中，优选地，所述钝化层包括选自由Al2O3、HfO2、ZrO2、Ta2O5、La2O3、Y2O3、AlHfOx、HfZrOx及AlZrOx组成的组中的至少一种。
在本发明中，优选地，所述钝化层的形成可以通过原子层沉积、化学气相沉积、热真空沉积、溅射或电子束沉积而执行。
在本发明中，优选地，所述钝化层的形成在100至200℃的温度下执行。
在本发明中，优选地，所述钝化层的厚度为1至30nm。
本发明还提供一种碲基半导体器件，其中，由上述的制造方法而制造，包括：基板；碲基半导体层，位于所述基板上；以及钝化层，位于所述碲基半导体层上。
在本发明的碲基半导体器件中，所述碲基半导体层以80∶20至90∶10的原子比包含Te及Te4+。
本发明提供一种薄膜晶体管，其包含上述的碲基半导体器件。
发明效果
根据本发明的制造方法，可以通过不需要高温热处理或极低温条件的实用性工艺，制造电特性优异的碲基p型半导体器件。另外，由于在制造过程中，碲基半导体层的结晶度得以提高，因此，可以提供具有优异的电场迁移率、开关电流比等电特性的p型半导体器件及薄膜晶体管。
附图说明
图1示出根据本发明的一实施例的薄膜晶体管的概念图。
图2示出根据本发明的一实施例的薄膜晶体管的TEM(透射电子显微镜(transmission electron microscopy))图像。
图3示出根据本发明的一实施例的薄膜晶体管的另一TEM图像。
图4示出根据本发明的一实施例的薄膜晶体管的根据漏源电压(VDS)的电传输特性。
图5示出根据本发明的一实施例的薄膜晶体管的根据栅极电压(VGS)的电输出特性。
图6示出根据本发明的一实施例的对薄膜晶体管沉积碲基半导体层时根据氧分压的X射线衍射(X-ray diffraction，XRD)分析结果。
图7示出根据本发明的一实施例的对薄膜晶体管，9nm厚的碲基半导体层根据氧分压的电传输特性。
图8示出对根据本发明的其他实施例的薄膜晶体管，3.5nm厚的碲基半导体层根据氧分压的电传输特性。
具体实施方式
除非另有定义，本说明书中使用的所有技术和科学术语与本发明所属领域的普通技术人员通常理解的含义相同。通常，本说明书中使用的命名法是本领域众所周知且常用的命名法。
在本说明书中，当诸如基板或层的构成要素在其他构成要素“上”时，这不仅包括直接位于其他构成要素上的情况，还可以包括在中间有其他构成要素的情况。
本发明涉及一种碲基半导体器件的制造方法，根据本发明的碲基半导体器件的制造方法，包括：(i)准备基板的步骤；(ii)在所述基板上沉积包括碲和氧化碲中的至少一种的碲基半导体层的步骤；以及(iii)在所述碲基半导体层上形成钝化层的步骤。
在本说明书中，碲基半导体是包括含有碲的半导体材料的总概念，例如碲、氧化碲及对这些掺杂其他元素或与其他元素合金化的状态等。
根据本发明，作为半导体层的材料，使用碲基材料沉积碲基半导体层，在碲基半导体层上形成钝化层时，通过所述钝化层，碲基半导体层内的六方晶系碲的结晶生长，并结晶度得到提高，通过此现象，可以提高半导体器件的电特性。此外，根据本发明的工艺，不需要在300℃以上的高温热处理或极低温条件，使用半导体生产线环保工艺。
下面，对本发明的碲基半导体器件的制造方法的各步骤进行详细说明。
在所述步骤(i)中，基板的种类没有特别限制，可以是通常用于制造半导体器件的底基板。例如，作为所述基板，可以使用玻璃、聚萘二甲酸乙二醇酯(PEN，polyethylenenaphthalate)、聚对苯二甲酸乙二醇酯(PET，polyethylene terephthalate)、聚苯乙烯(PS，polystyrene)、聚碳酸酯(PC，polycarbonate)、聚酰亚胺(PI，polyimide)、聚氯乙烯(PVC，polyvinyl chloride)、聚乙烯吡咯烷酮(PVP，polyvinylpyrrolidone)、聚乙烯(PE，polyethylene)、硅(Si)、SiO2等。
或者，所述基板可以是形成在半导体器件的底基板上的绝缘层。所述绝缘层是具有低导电率的材料，可以由用作通常的半导体器件的层间绝缘膜的材料而形成。例如，所述绝缘层可以由氧化硅、氮化硅、氧化铪、氧化铝、氧化钨、氧化钽、氧化钛、氧化钌等而形成，还可以由绝缘聚合物而形成。例如，在形成薄膜晶体管时应用本发明的制造方法时，基板可以是形成在硅晶片表面上的氧化硅膜。
在所述步骤(ii)中，执行在所述基板上沉积包括碲和氧化碲中的至少一种的碲基半导体材料，而形成碲基半导体层的步骤。
所述碲基半导体材料可以包括碲和氧化碲中的至少一种，具体地，可以包括Te、TeO2或两者。即在所述碲基半导体材料中，碲原子可以处于氧化数为0的Te原来的状态(表示为Te或Te0)、组成TeO2，氧化数为+4的状态(Te4+)或混合Te和Te4+的状态。
所述碲基半导体材料可以由价带的最大能级源自Te0状态的5p轨道而组成，因此，与现有周知的p型氧化物半导体相比，可以提供高迁移率，其中p型氧化物半导体由氧的2p轨道而组成。
本发明中，在所述碲基半导体层可以以掺杂或合金的形式添加处于正氧化态的金属，例如氧化数为+2、+3或+4的一种以上金属，从而，可以控制空穴的密度。例如，在碲基半导体层可以以掺杂或合金的形式添加Sn、Al、Sb、Hf、La、Y、Zr、Zn或这些的组合。
所述碲基半导体层的沉积可以通过本领域常用的各种沉积技术执行。具体地，可以使用溅射(Sputtering)、化学气相沉积(Chemical Vapor Deposition)、热真空沉积(Thermal Evaporation Deposition)、电子束沉积(E-beam Evaporation Deposition)、原子层沉积(Atomic Layer Deposition)等公知的沉积技术，其中，最优选使用溅射。例如，可以在真空腔室内以碲作为靶，使用反应性溅射来沉积本发明的碲基半导体层，在反应性溅射中投入作为载气的氩气和反应气体的氧气。
在本发明中，碲基半导体层的沉积，可以在0℃至150℃，优选在20℃至100℃，更优选在室温至80℃的温度下进行。根据本发明，即使不采用极低温或高温工艺，也可以提供具有优异的物理性能的半导体器件，从而，可以解决以往在极低温下执行碲沉积的问题。
在本发明的一实施例中，所述碲基半导体层的沉积，可以在氧分压为2％至23％，优选在5％至15％，更优选在7％至10％的条件下执行。所述氧分压由氧气压力对在沉积工艺中注入的总气体压力的百分比来定义。通常，存在在碲基半导体材料的沉积工艺中投入的氧分压越高，沉积层的表面粗糙度越小、且透射率及能带隙提高，另一方面，结晶度降低，而且电场迁移率及开关电流比等的电特性下降的趋势。在本发明中发现当在上述范围内的氧分压条件下沉积碲基半导体材料，并在其上部形成钝化层时，不仅可以发挥通过投入氧而产生的优点，而且，结晶度及电特性不会降低或者局部上升。
在所述步骤(ii)中，将在沉积碲基半导体层后未经附加后工艺的状态表现为“沉积相(as-deposited)”。在沉积相中，可以处于混合晶质和非晶质的状态，例如混合六方晶系(hexagonal)Te和非晶质(amorphous)TeO2的状态。
具体地，在形成后述的钝化层之前的碲基半导体层中，部分碲原子可以处于Te状态，其他部分可以处于Te4+状态，所述Te和Te4+(TeO2)，以碲原子比为准，可以以40∶60至78∶22的比率存在。
本发明的方法，还可以包括在所述步骤(ii)之后对碲基半导体层进行热处理的步骤。通过所述热处理过程，显示出碲基半导体层的结晶度增加、非晶质的比率减小、电场迁移率及开关电流比等的电特性提高的效果。
所述热处理，可以在氧或真空气氛中，在约50至250℃的温度、优选在约100至200℃的温度、更优选在130至170℃的温度下执行。所述热处理可以进行约30分钟至2小时，优选约50分钟至90分钟。以往，在形成半导体层时，在300℃以上的高温下进行了热处理，但在本发明中，即使在比现有技术更低的温度下进行热处理，也可以提供结晶度及电特性得到提高的半导体层，从而，可容易应用于三维半导体制造技术。
在本发明的一实施例中，所形成的碲基半导体层的厚度可以为40nm以下，优选为1至20nm，更优选为2至7nm。通常，当半导体层的厚度薄时，虽然具有开关电流比优异，有利于半导体器件的小型化的优点，但存在电场迁移率和on-current(施加电压时的电流)可能会降低的问题。然而，本发明中确认到当在上述范围内沉积碲基半导体层时，由于其厚度薄而显示出优异的开关电流比，而且，通过在沉积工艺中投入氧气，从而，可以克服电场迁移率及on-current降低的问题。
所述碲基半导体层显示二维p型半导体的特性，可以用作后述的薄膜晶体管的沟道层，此外，也可以用作光电晶体管的沟道层、光检测器的有源层、气体传感器等的有源层等，但不限于此。
在所述步骤(iii)中，所述钝化层是具有保护和稳定半导体层的作用的层，形成为覆盖半导体层，若存在与半导体层相邻的其他层，则可以形成为一起覆盖这些局部的形式。例如，在薄膜晶体管中，钝化层可以形成为覆盖暴露在漏极和源极之间的半导体层，并且，可以一起覆盖漏极和源极的一部分的形式。在这种情况下，钝化层还可以具有对金属布线进行绝缘的作用。
根据本发明，通过在半导体层上形成钝化层，可以提高碲基半导体层的结晶度，从而，可以制造出具有高电场迁移率和高开关电流比的半导体器件。具体地，在形成钝化层之前的碲基半导体层中，以混合半导性(semiconducting)Te和非晶质TeO2的形式存在，但在形成钝化层之后，六方晶系Te的结晶度得以提高，碲基半导体层内的非晶质TeO2被还原为六方晶系Te，从而，碲基半导体层的结晶度得以提高。因此，在形成钝化层之后，碲基半导体层可以处于晶质和非晶质的混合状态，也可以为晶质状态。据推测，这种结晶度的提高是由于通过形成钝化层稳定了界面能，从而晶体生长。
从这一观点来看，形成所述钝化层之后的所述碲基半导体层，以碲原子为准，可以以70∶30至99∶1，优选80∶20至90∶10的比率包含TeO及Te4+(TeO2)。
在本发明的一实施例中，所述钝化层，可以包含Al2O3、HfO2、ZrO2、Ta2O5、La2O3、Y2O3等的金属氧化物；或AlHfOx、HfZrOx、AlZrOx等所述金属氧化物的组合，其中，优选包含Al2O3、HfO2及ZrO2，最优选包含Al2O3。
在本发明中，所述钝化层可以通过本领域中常用的各种沉积技术而形成。具体地，可以使用原子层沉积、化学气相沉积、热真空沉积、溅射、电子束沉积等公知的沉积技术，其中，优选使用原子层沉积。钝化层的沉积，可以在大气、氧或真空气氛中，在约50至250℃的温度、优选在约100至200℃的温度、更优选在130至170℃的温度下执行。
在本发明中，所述钝化层的厚度可以为50nm以下，优选为1至30nm，更优选为5至15nm。当钝化层的厚度太薄时，不足以从外部的水分或异物保护半导体层，因此，会导致器件的电特性下降。相反地，当钝化层的厚度太厚时，施加到器件上的应力会增加，导致器件性能下降。
本发明还涉及一种通过上述方法制造的碲基半导体器件。
根据本发明的碲基半导体器件，包括：基板；碲基半导体层，位于所述基板上；以及钝化层，位于所述碲基半导体层上。
在根据本发明的碲基半导体器件中，对所述基板的说明与对所述制造方法的说明相同，因此，将省略详细说明。
在根据本发明的碲基半导体器件中，碲基半导体层是通过钝化层提高结晶度的状态，与在所述制造方法的步骤(ii)中的碲基半导体层具有不同的物理性质。根据本发明的碲基半导体器件的碲基半导体层可以处于混合晶质和非晶质的状态或处于晶质状态。
具体地，所述碲基半导体层，可以以80∶20至90∶10的原子比包含Te及Te4+。
在根据本发明的碲基半导体器件中，碲基半导体层的厚度可以为40nm以下，优选为1至20nm，更优选为2至7nm。通常，当半导体层的厚度薄时，虽然具有开关电流比优异、且有利于半导体器件的小型化的优点，但存在电场迁移率及on-current可能会降低的问题。然而，在本发明中，当碲基半导体层的厚度在上述范围内时，不仅表现出优异的开关电流比，还可以克服在沉积工艺过程中由于投入氧而导致的电场迁移率及on-current降低的问题。
在根据本发明的碲基半导体器件中，对所述钝化层的说明与对所述制造方法的说明相同，因此，将省略详细说明。
本发明还涉及包括所述碲基半导体器件的薄膜晶体管。
薄膜晶体管是由半导体而制成的电子电路的构成要素，用于调整电流。薄膜晶体管的主要构成要素有基板、栅极、栅极绝缘膜、源极、漏极、形成半导体沟道的有源层、及保护膜，利用对栅极施加电压，使电子通过半导体沟道从源极移动至漏极的原理来驱动。在本发明中，碲基半导体层可以用作构成薄膜晶体管的半导体沟道的有源层。
图1示出根据本发明的一实施例的薄膜晶体管的概念图。
参考图1，根据本发明的一实施例的薄膜晶体管，包括：基板10；绝缘层20，位于所述基板10上；碲基半导体层30，位于所述绝缘层20上；源极40及漏极50，位于所述碲基半导体层30上；以及钝化层60。此时，所述源极40和漏极50相隔开配置于碲基半导体层30的两端部。所述钝化层60形成为覆盖所述碲基半导体层30，也可以形成为覆盖局部源极40和漏极50。
在所述薄膜晶体管中，基板可以使用硅(Si)晶片、玻璃、聚萘二甲酸乙二醇酯(PEN，polyethylene naphthalate)、聚对苯二甲酸乙二醇酯(PET，polyethyleneterephthalate)、聚苯乙烯(PS，polystyrene)、聚碳酸酯(PC，polycarbonate)、聚酰亚胺(PI，polyimide)、聚氯乙烯(PVC，polyvinyl chloride)、聚乙烯吡咯烷酮(PVP，polyvinylpyrrolidone)、聚乙烯(PE，polyethylene)等。所述基板可以用作栅极，或者在基板上可以另外具备栅极。
例如，栅极(省略图示)可以位于所述基板上。所述栅极用于调整半导体沟道之间的电流，并且在基板上朝一个方向延伸形成。作为栅极，可以使用导电金属如铝、铬、铜、钽、钛、钼、钨或这些的合金；金属氧化物透明电极如氧化铟锡(ITO)，或多晶硅。
所述绝缘层用于分离栅极和半导体沟道，并且，可以由氧化硅、氮化硅、氮氧化硅、氧化铝、氮氧化铝、氧化铪、氧化锆等而形成，此外，作为其他材料，可以由介电常数大的高k材料而形成。
所述碲基半导体层是薄膜晶体管的有源层，构成在源极和漏极之间移动电子的半导体沟道。由于对所述碲基半导体层的说明与对所述碲基半导体器件的说明相同，因此，将省略详细说明。
所述源极为供给电子的电极，所述漏极为接受电子的电极，可以使用导电金属如铝、钕、银、铬、钛、钽、钼或这些的合金；或金属氧化物透明电极如氧化铟锡(ITO)等。
所述钝化层是保护碲基半导体层，并提高碲基半导体层的结晶度的层。由于对所述钝化层的说明与对碲基半导体器件的制造方法的说明相同，因此，将省略详细说明。
图1所示的薄膜晶体管具有底层栅极/顶接触结构，但不限于此，还可以实现底层栅极/底接触结构、顶层栅极/顶接触结构或顶层栅极/底接触结构的薄膜晶体管。在顶层栅极结构中，所述碲基半导体层位于栅极的下方，并与栅极重叠配置，在底接触结构中，源极/漏极位于所述碲基半导体层的下方，以与所述碲基半导体层电连接。
根据本发明的薄膜晶体管为p型薄膜晶体管，可以与n型薄膜晶体管一体构成互补式薄膜晶体管(complementary TFT)电路，例如逆变器。此时，作为n型薄膜晶体管，可以使用ZnO、IZO、IGO或IGZO等的氧化物半导体材料构成CMOS元件。此外，所述p型薄膜晶体管可以用作与有机发光二极管或液晶显示器的像素电极电连接的开关元件，或者电连接于如电阻式开关随机存取存储器(resistive-switching random access memory，RRAM)、相变随机存取存储器(phase-change random access memory，PRAM)或磁阻式随机存取存储器(magnetic random access memory，MRAM)的存储器元件的一侧电极的开关元件。
实施例
将通过以下实施例更详细地说明本发明。但是，这些实施例是为了举例说明本发明而说明一些实验方法和组成的，本发明的范围并不限于这些实施例。
制造例1：包括碲基半导体层的薄膜晶体管的制造
通过对作为栅极的p型Si晶片进行热氧化，在p型Si晶片上生长100nm厚的作为栅极绝缘层的SiO2层。
在所述SiO2层上配置荫罩，向腔室内供给反应气体的氧气和载气的氩气(Ar)，并在室温下使用Te靶通过溅射沉积厚度约4nm的TeOx薄膜。所述溅射在输入功率50W、工艺压力2mTorr的条件下执行，氧分压调节为9％。
在所述TeOx薄膜上配置荫罩，并在Ar气氛下沉积电极图案，以在所述TeOx薄膜的两端形成源极/漏极(ITO)。
然后，将TeOx薄膜在150℃的温度下热处理1小时，然后，在150℃的温度下，通过原子层沉积在暴露在源极/漏极之间的TeOx薄膜上形成10nm厚的Al2O3层，从而，制造包含碲基半导体的薄膜晶体管。
实验例1：透射电子显微镜(TEM，Transmission Electron Microscopy)图像分析
为了确认碲基半导体层的结晶度，进行TEM图像分析。
图2及图3示出在所述制造例1中热处理前的沉积相碲基半导体层(a)、热处理后的碲基半导体层(b)、及在上部形成钝化层后的碲基半导体层(c)的TEM图像。
参考图2，可以确认在沉积后进行热处理的情况下，与沉积相相比，在碲基半导体层上的六方晶系Te的结晶度增加，并且，在上部形成钝化层时，结晶度更加提高。据推测，通过形成钝化层增加六方晶系Te结晶度是与界面能稳定化而引起的晶体生长有关。
参考图3，当碲基半导体层为沉积相或沉积后仅进行热处理时，虽然观察到半导性Te和非晶质TeO2的混合形态，但在上部形成钝化层的情况下，未观察到非晶质TeO2。由此，确认到通过形成钝化层，非晶质TeO2被还原为六方晶系Te(二维Te，tellurene)，与TeO2相比，促进了亚稳态(metastable)六方晶系Te的生长。
从这些结果可知，通过沉积后进行热处理，碲基半导体层内六方晶系Te的晶体生长并结晶度得到提高，在上部形成钝化层时，可以进一步提高结晶度。
实验例2：电特性测量
2-1.电传输特性
为了确认制造例1的薄膜晶体管的传输特性，将漏极-源极之间的电压(VDS)分别施加-0.1V及-10V的同时，测量迁移率(μFE.Lin、μFE.Sat)和开关电流比(ION/OFF)，将结果示于图4。为了比较，对在碲基半导体层上未形成钝化层的薄膜晶体管也进行相同的测量，将结果示于图4。
参考图4，在碲基半导体层上形成钝化层的情况下，与未形成钝化层的情况相比，电场迁移率μFE.Lin从12.6cm2/Vs上升到16.0cm2/Vs，μFE.Sat从4.7cm2/Vs上升到8.8cm2/Vs，开关电流比从1.1×104提高到1.1×105。
此外，滞后(hysteresis)现象被控制在40V至10V的水平，提高了在阈值电压以下的特性(subthreshold)。另外，由于对栅极施加负电压时被导通(turn-on)，由此确认到显示出作为p型薄膜晶体管的特性。
即，确认到在碲基半导体层上形成钝化层时，可以获得电特性优异的p型半导体。
2-2.电输出特性
为了比较形成钝化层前后的制造例1的薄膜晶体管的输出特性，测量对0V、-10V、-20V、-30V、-40V及-50V的VGS的IDS值，并将结果示于图5中。
图5中可以确认到形成有钝化层的晶体管的输出特性提高了约1.5倍。因此，确认到当形成钝化层的情况下输出特性具有更高的电流值。
制造例2：通过调整层厚度和氧分压制造包括碲基半导体层的薄膜晶体管
通过对作为栅极的p型Si晶片进行热氧化，以在p型Si晶片上生长100nm厚的作为栅极绝缘层的SiO2层。
在所述SiO2层上配置荫罩，向腔室内供给反应气体的氧气和载气的氩气(Ar)，并使用Te靶通过溅射分别沉积厚度约3.5nm及9nm的TeOx薄膜。所述溅射在输入功率20W，工艺压力2mTorr的条件下执行，氧分压分别调节为0％、9％、23％、33％及50％。
然后，在所述TeOx薄膜上设置荫罩，并在Ar气氛下沉积电极图案，以在所述TeOx薄膜的两端形成源极/漏极(ITO)。
然后，将TeOx薄膜在150℃的温度下热处理1小时，并在150℃的温度下使用原子层在暴露在源极/漏极之间的TeOx薄膜上沉积形成厚度为10nm的Al2O3层。由此制造分别改变碲基半导体层的厚度和氧分压而制造的总共10种的薄膜晶体管。
实验例3：X射线衍射(X-ray diffraction，XRD)结晶度分析
对制造例2中碲基半导体层的厚度为3.5nm的5种薄膜晶体管，在工艺过程中根据氧分压进行XRD分析，结晶度分析结果示于图6。为了比较，还对具有沉积相碲基半导体层的薄膜晶体管和沉积碲基半导体层后仅进行热处理，而在上部未形成钝化层的薄膜晶体管也进行XRD分析，将其结果示于图6。
参考图6，碲基半导体层为沉积相的情况下，当氧分压为0％时，沉积为六方晶系Te，随着氧分压的增加，结晶度降低，特别是在23％以上时，显示出以非晶质状态沉积。
另一方面，当在沉积碲基半导体层之后进行热处理，或者在热处理后在其上形成钝化层时，与相同的氧分压条件下的沉积相相比，显示出六方晶系Te生长。
通过这些结果，确认到通过沉积后进行热处理并形成钝化层，提高了碲基半导体层的结晶度。
实验例4：电传输特性分析
为了确认制造例2的10种薄膜晶体管的电传输特性，将漏极-源极之间的电压(VDS)分别施加-0.1V及-10V的同时，测量迁移率(μFE.Lin、μFE.Sat)和开关电流比(ION/OFF)，将结果示于图7及图8，具体数值示于如下表1。
【表1】
参考图7及表1，在厚度为9nm的薄膜的情况下，随着氧分压增加，开关电流比率增加，on-current及迁移率显示减小的倾向。据推测这种结果是由于在作为空穴移动路径的价带最大值(Valence Band Maximum，VBM)内随着氧2p轨道的增加导致碲5p轨道的嵌入(intercalation)减少而引起。
另外，在图8中，厚度为3.5nm的薄膜，在氧分压为9％时相比于0％，显示出on-current及迁移率增加的结果。此外，与厚度为9nm的薄膜相比，厚度为3.5nm的开关电流比显示出出色约10至103倍的结果。换言之，显示厚度为3.5nm的薄膜由于厚度薄而表现出优异的开关电流比，而在氧分压为9％的条件下沉积时，通过在工艺过程中投入氧，可以克服电场迁移率及on-current降低的问题的结果。
此外，若比较图8的结果与图4的作为实验例2的电传输特性结果，则确认到在制造薄膜晶体管时，随着溅射时的输入功率从50W降低到20W，on-current及迁移率降低的结果。
以上，对本发明的内容的特定部分进行了详细说明，对于本领域的普通技术人员而言，这些具体说明仅为优选实施例而已，本发明的范围并不因此而被限制是明确的。因此，本发明的实质范围应由权利要求及其的等同物来定义。

Claims (15)

1.一种碲基半导体器件的制造方法，其特征在于，包括：
(i)准备基板的步骤；
(ii)在所述基板上沉积包括碲和氧化碲中的至少一种的碲基半导体层的步骤；以及
(iii)在所述碲基半导体层上形成钝化层的步骤。
2.根据权利要求1所述的碲基半导体器件的制造方法，其特征在于，在所述基板上还包括绝缘层。
3.根据权利要求1所述的碲基半导体器件的制造方法，其特征在于，所述碲基半导体层含有Te及TeO2。
4.根据权利要求1所述的碲基半导体器件的制造方法，其特征在于，所述碲基半导体层以掺杂或合金的形式还包括选自由Sn、Al、Sb、Hf、La、Y、Zr及Zn组成的组中的至少一种金属。
5.根据权利要求1所述的碲基半导体器件的制造方法，其特征在于，所述碲基半导体层的沉积通过溅射、化学气相沉积、热真空沉积、电子束沉积或原子层沉积而执行。
6.根据权利要求1所述的碲基半导体器件的制造方法，其特征在于，所述碲基半导体层的沉积在5至15％的氧分压条件下执行。
7.根据权利要求1所述的碲基半导体器件的制造方法，其特征在于，所述碲基半导体层的厚度为2至7nm。
8.根据权利要求1所述的碲基半导体器件的制造方法，其特征在于，还包括在所述步骤(ii)之后，在100至200℃的温度下进行热处理的步骤。
9.根据权利要求1所述的碲基半导体器件的制造方法，其特征在于，所述钝化层包括选自由Al2O3、HfO2、ZrO2、Ta2O5、La2O3、Y2O3、AlHfOx、HfZrOx及AlZrOx组成的组中的至少一种。
10.根据权利要求1所述的碲基半导体器件的制造方法，其特征在于，所述钝化层的形成通过原子层沉积、化学气相沉积、热真空沉积、溅射或电子束沉积而执行。
11.根据权利要求1所述的碲基半导体器件的制造方法，其特征在于，所述钝化层的形成在100至200℃的温度下执行。
12.根据权利要求1所述的碲基半导体器件的制造方法，其特征在于，所述钝化层的厚度为1至30nm。
13.一种碲基半导体器件，其特征在于，由权利要求1至12中任一项所述的制造方法而制造，包括：
基板；
碲基半导体层，位于所述基板上；以及
钝化层，位于所述碲基半导体层上。
14.根据权利要求13所述的碲基半导体器件，其特征在于，所述碲基半导体层以80∶20至90∶10的原子比包含Te及Te4+。
15.一种薄膜晶体管，其特征在于，其包含权利要求13所述的碲基半导体器件。
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