KR20210110045A - 텔루륨 산화물 및 이를 채널층으로 구비하는 박막트랜지스터 - Google Patents

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Abstract

텔루륨 산화물 및 이를 채널층으로 구비하는 박막트랜지스터를 제공한다. 상기 텔루륨 산화물은 텔루륨을 포함하는 금속 산화물이고, 상기 텔루륨의 일부는 0가의 산화수를 갖는 Te0 상태에 있고, 상기 텔루륨의 다른 일부는 4가의 산화수를 갖는 Te4+ 상태에 있다.

Description

텔루륨 산화물 및 이를 채널층으로 구비하는 박막트랜지스터 {Tellurium oxide and thin film transistor including the same as channel layer}
본 발명은 반도체 소자에 관한 것으로, 구체적으로는 산화물 반도체막을 구비하는 트랜지스터에 관한 것이다.
비정질 실리콘을 사용한 박막트랜지스터(thin film transistor, 이하 TFT라고 한다)가 발명된 후, 이를 사용하는 디스플레이 기술이 급격히 발전하였다. 이러한 비정질 실리콘 TFT는 대면적으로 싼 가격에 형성할 수 있어 평판 디스플레이에 주로 사용되었다.
최근에는 IGZO (In-Ga-Zn-O) 또는 ZnO 산화물 반도체를 사용한 TFT가 개발되었는데, 이 산화물 반도체는 주로 전자 전도성을 나타내는 n형 반도체를 구현할 수 있고 정공 전도성을 나타내는 p형 반도체를 구현하기에는 어려움이 있다. 몇몇 p형 산화물 반도체가 개발되고 있기는 하지만, 이를 사용한 TFT는 낮은 온오프 전류비와 이동도로 인해서 그 사용이 극히 제한되고 있는 상황이다.
본 발명이 해결하고자 하는 과제는, 정공 전도성 산화물 반도체 및 이를 구비하는 박막트랜지스터를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 텔루륨 산화물을 제공한다. 상기 텔루륨 산화물은 텔루륨을 포함하는 금속 산화물이고, 상기 텔루륨의 일부는 0가의 산화수를 갖는 Te0 상태에 있고, 상기 텔루륨의 다른 일부는 4가의 산화수를 갖는 Te4+ 상태에 있다.
일 예에서, 상기 Te0는 30 내지 90 %, 그리고 상기 Te4+ 는 10 내지 70 % 함유될 수 있다. 다른 예에서, 상기 Te4+ 대비 Te0의 함량이 더 클 수 있다.
상기 텔루륨 산화물는 결정질일 수 있다. 상기 텔루륨 산화물은 다결정질일 수 있다. 상기 텔루륨 산화물은 p형 반도체일 수 있다. 상기 텔루륨 산화물은 가전자대의 최대 에너지 준위가 Te 5p 오비탈로 구성될 수 있다.
상기 텔루륨 산화물에는 양의 산화수를 갖는 금속이 도핑 또는 합금의 형태로 첨가될 수 있다. 상기 텔루륨 산화물에는 음의 산화수를 갖는 비금속 원소가 도핑 또는 합금의 형태로 첨가될 수 있다.
상기 텔루륨 산화물은 하기 화학식 1로 나타내어질 수 있다.
[화학식 1]
Te1-aMaOx-bAb
상기 화학식 1에서, x는 0초과 2 미만이고, M은 양의 산화수를 갖는 금속이고, 0 ≤ a ≤ 0.5, A는 음의 산화수를 갖는 원소이고, 0 ≤ b ≤ 1이다. 일 예에서, x는 0.2 내지 1.2 일 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 텔루륨 산화물 반도체를 제공한다. 상기 텔루륨 산화물 반도체는 금속성 Te와 TeO2를 포함하고, 가전자대의 최대 에너지 준위가 Te 5p 오비탈로 구성된다. 상기 금속성 Te는 30 내지 90 %, 그리고 TeO2는 10 내지 70 %로 함유될 수 있다. 상기 금속성 Te가 TeO2 대비 더 많은 몰수로 함유될 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 텔루륨 산화물 반도체 제조방법을 제공한다. 먼저, 기판 상에 텔루륨 산화물층을 증착한다. 상기 증착된 텔루륨 산화물층을 열처리하여, Te의 일부는 0가의 산화수를 갖는 Te0 상태에 있고, Te의 다른 일부는 4가의 산화수를 갖는 Te4+ 상태에 있는 텔루륨 산화물 반도체층을 형성한다.
상기 열처리과정에서, 상기 텔루륨 산화물층 내의 Te0 함량은 줄어들 수 있고 Te4+ 함량은 증가할 수 있다. 상기 열처리된 텔루륨 산화물층의 표면을 덮는 패시베이션막을 형성할 수 있다. 상기 패시베이션막은 금속 절연막 또는 금속막일 수 있다. 상기 패시베이션막은 Al2O3층일 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 게이트 전극을 구비한다. 상기 게이트 전극의 상부 또는 하부에 상기 텔루륨 산화물을 함유하는 텔루륨 산화물 채널층이 배치된다. 상기 게이트 전극과 상기 텔루륨 산화물 채널층 사이에 게이트 절연막이 배치된다. 상기 텔루륨 산화물 채널층의 양측 단부들에 소오스 전극과 드레인 전극이 각각 전기적으로 접속한다.
상기 게이트 절연막은 실리콘 산화막 대비 유전율이 큰 high-k 절연막일 수 있다. 상기 소오스 전극과 상기 드레인 전극 사이에 상기 텔루륨 산화물 채널층이 노출되고, 상기 소오스 전극과 상기 드레인 전극 사이에 노출된 상기 텔루륨 산화물 채널층의 표면을 덮는 패시베이션막이 배치될 수 있다. 상기 패시베이션막은 Al2O3층일 수 있다. 상기 텔루륨 산화물 채널층과 상기 게이트 절연막 사이의 페르미-레벨 피닝을 완화하는 제1 계면층 및/또는 상기 텔루륨 산화물 채널층과 상기 소오스/드레인 전극들 사이의 페르미-레벨 피닝을 완화하는 제2 계면층이 배치될 수 있다.
본 발명의 실시예들에 따르면, 정공 전도성 산화물 반도체 및 이를 구비하는 박막트랜지스터를 제공한다.
그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 2는 제조예들 1 내지 7에 따른 TFT의 제조과정 중 얻어진 TeOx 패턴에 대한 Te 3d5/2 XPS그래프이다.
도 3은 제조예 4에 따른 TFT의 TeOx 패턴을 촬영한 HR-TEM (High Resolution - Transmission Electron Microscope) 이미지(a), HR-TEM 이미지에서 표시된 영역을 촬영한 스크리닝 TEM 이미지(b), 및 SAED (selected area electron diffraction) 패턴(c)을 보여준다.
도 4는 제조예 1 내지 6에 따른 TFT의 전달특성(a)과 제조예 4에 따른 TFT의 출력특성(b)을 보여준다.
도 5는 제조예 8에 따른 TFT의 전달특성(a)과 출력특성(b)을 보여준다.
도 6은 제조예 9에 따른 TFT의 TeOx 패턴을 촬영한 HR-TEM (High Resolution - Transmission Electron Microscope) 이미지(a), HR-TEM 이미지에서 표시된 영역을 촬영한 스크리닝 TEM 이미지(b), 및 SAED (selected area electron diffraction) 패턴(c)을 보여준다.
도 7은 제조예 9에 따른 TFT의 전달특성(a)과 출력특성(b)을 보여준다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 실시예들에서 "제1", "제2", 또는 "제3"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
텔루륨 산화물 반도체
본 발명의 일 실시예에 따른 텔루륨 산화물층은 텔루륨을 포함하는 금속 산화물층으로 정공 전도성 즉, P형 반도체층일 수 있다. 텔루륨 산화물층에서 텔루륨 중 일부는 산화되지 않은 상태 즉 산화수가 0인 상태 즉, 금속성 Te (Te0)상태에 있을 수 있다. 또한, 상기 텔루륨 산화물층에서 텔루륨 중 다른 일부는 4+의 산화수를 갖는 상태 즉, Te4+일 수 있다. 일 예에서, 상기 텔루륨 산화물층에서 텔루륨은 금속성 Te 상태와 Te4+ 상태만을 가질 수 있다. 일 예에서, 상기 Te0는 30 내지 90 %, 그리고 Te4+ 는 10 내지 70 %로 함유될 수 있다. 구체적으로, 상기 Te0는 35 내지 85 % 또는 40 내지 80 %, 그리고 Te4+ 는 15 내지 65 % 또는 20 내지 60 %로 함유될 수 있다. 다른 예에서, Te4+ 대비 Te0의 함량이 더 클 수 있다.
이러한 상기 텔루륨 산화물은 금속성 Te 즉, Te0와 TeO2를 함유할 수 있다. 이 때, 상기 금속성 Te는 30 내지 90 %, 그리고 TeO2는 10 내지 70 %로 함유될 수 있다. 구체적으로, 상기 금속성 Te는 35 내지 85 % 또는 40 내지 80 %, 그리고 TeO2는 15 내지 65 % 또는 20 내지 60 %로 함유될 수 있다. 일 예에서, 상기 텔루륨 산화물 내에서 금속성 Te가 TeO2 대비 더 많은 몰수로 함유될 수 있다.
일 예에서, 상기 텔루륨 산화물에는 양의 산화상태에 있는 금속 일 예로서, +2, +3, 혹은 +4의 산화수를 갖는 하나 또는 그 이상의 금속이 도핑 또는 합금의 형태로 첨가될 수 있다. 양의 산화상태에 있는 금속이 첨가된 텔루륨 산화물은 정공의 밀도가 제어될 수 있다. 상기 양의 산화상태의 금속은 텔루륨 산화물에서 텔루륨의 일부를 치환할 수 있다. 일 예에서, 상기 텔루륨 산화물에는 음의 산화수를 갖는 원소가 도핑 또는 합금의 형태로 첨가될 수 있다. 상기 음의 산화수를 갖는 원소는 산소의 일부를 치환할 수 있다.
이러한 텔루륨 산화물은 가전자대의 최대 에너지 준위가 Te0 상태로부터 비롯된 5p 오비탈로 구성될 수 있어, 종래 알려진 산소의 2p 오비탈로 구성된 가전자대 최대 에너지 준위를 가지는 p형 산화물 반도체들 대비, 높은 정공 이동도를 제공할 수 있다.
상기 텔루륨 산화물은 비정질 상태 혹은 결정질 상태에 있을 수 있다. 나아가 상기 텔루륨 산화물은 결정질 상태로서 다결정 상태 혹은 단결정 상태에 있을 수 있다.
상기 텔루륨 산화물은 하기 화학식 1로 나타낼 수 있다.
[화학식 1]
Te1-aMaOx-bAb
상기 화학식 1에서, Te의 일부는 0의 산화수를 갖는 상태(Te0)에 있고 Te의 다른 일부는 Te4+ 즉, +4의 산화수를 갖는 상태에 있을 수 있다. 일 예에서, Te0가 Te4+ 대비 더 많은 함량으로 함유될 수 있다. 다시 말해서, 상기 텔루륨 산화물은 금속성 Te 즉, Te0와 TeO2의 혼합물일 수 있다. 일 예에서, 상기 텔루륨 산화물 내에서 Te0가 TeO2 대비 더 많은 몰수로 함유될 수 있다.
x는 0초과 2 미만일 수 있고, 구체적으로 0.1 내지 1.8, 더 구체적으로 0.2 내지 1.2, 일 예로서 0.25 내지 1.1 또는 0.3 내지 1의 값을 가질 수 있다.
상기 화학식 1에서, M은 양의 산화수를 갖는 한 종류 이상의 금속 일 예로서, +2, +3, 혹은 +4의 산화수를 갖는 금속 또는 이들의 조합이고, 0 ≤ a ≤ 0.5 일 수 있다. 일 예로서, M은 Sn, Al, Sb, Hf, La, Y, Zr, Zn, 또는 이들의 조합일 수 있다. M이 첨가된 텔루륨 산화물은 정공의 밀도가 제어될 수 있다.
상기 화학식 1에서, A는 음의 산화수를 갖는 한 종류 이상의 원소 일 예로서, -1 혹은 -2의 산화수를 갖는 비금속 원소 혹은 이들의 조합일 수 있고, 0 ≤ b ≤ 1일 수 있다. 일 예로서, A는 F, Cl, Br, I, S, Se 또는 이들의 조합일 수 있다.
상기 텔루륨 산화물 반도체층은, 기판 상에 텔루륨 산화물층을 증착한 후, 상기 증착된 텔루륨 산화물층을 열처리하여 형성할 수 있다.
상기 텔루륨 산화물층은 증착된 상태에서(as deposited) 비정질 상태에 있을 수 있다. 상기 텔루륨 산화물층은 본 기술분야에서 사용되는 다양한 방법을 사용하여 형성될 수 있으며, 구체적으로 스퍼터링 등의 물리적 증착법 또는 화학기상증착법, 원자층증착법 등의 화학적 증착법을 사용하여 형성될 수 있다. 일 구체예에서, 상기 텔루륨 산화물층은 산소 분위기에서 Te 타겟을 사용한 스퍼터링법을 사용하여 형성할 수 있다. 상기 화학식 1에서 a가 0을 초과하는 경우 상기 텔루륨 산화물층을 증착할 때, 해당 금속의 타겟을 추가적으로 사용하는 스퍼터링법을 사용할 수 있다. 또한, 상기 화학식에서 b가 O을 초과하는 경우 상기 텔루륨 산화물층을 증착할 때, 분위기 내에 해당 기체를 함유시킬 수 있다.
상기 열처리는 대기, 산소, 또는 진공 분위기에서 약 20 내지 300 ℃의 온도, 일 예로서 약 50 내지 250 ℃ 구체적으로는 100 내지 230 ℃에서 수행될 수 있다. 상기 열처리과정에서, 상기 텔루륨 산화물층 내의 Te0 함량은 줄어들 수 있고 Te4+ 함량은 증가할 수 있다. 또한, 상기 열처리된 텔루륨 산화물층은 결정화될 수 있다.
상기 열처리된 텔루륨 산화물층의 표면을 덮는 패시베이션막을 형성할 수 있다. 이 경우, 상기 텔루륨 산화물층의 결정화도는 더 향상될 수 있다. 상기 패시베이션막은 Al2O3, HfO2, ZrO2 등의 금속 산화물 절연막 또는 Ta, Ti, Al, Zn 등의 금속막일 수 있다. 이 경우, 상기 패시베이션막을 형성하는 과정에서 가해진 열에 의해 상기 패시베이션막 내의 금속이 상기 텔루륨 산화물층 내로 확산되면서 결정화를 도울 수 있다.
이러한 텔루륨 산화물 반도체층은 후술하는 박막트랜지스터의 채널층, 포토트랜지스터의 채널층, 광검출기의 활성층, 가스 센서 등의 활성층 등으로 사용될 수 있으나 이에 한정되는 것은 아니다.
p형 박막트랜스터
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 1을 참조하면, 기판(10)이 제공될 수 있다. 기판(10)은 반도체, 금속, 유리 또는 폴리머 기판일 수 있다. 상기 기판(10) 상에 일방향으로 연장되는 게이트 전극(G)을 형성할 수 있다. 상기 게이트 전극(G)은 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들의 합금을 사용하여 형성할 수 있다. 상기 게이트 전극(G) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30)은 실리콘 산화막 일 예로서, SiO2, 실리콘 산질화막(SiON), 알루미늄 산질화막, 실리콘 산화막 대비 유전율이 큰 high-k 절연막, 또는 이들의 복합막일 수 있다. 상기 게이트 절연막(30)은 실리콘 산화막 대비 유전율이 큰 high-k 절연막 일 예로서, Al2O3, HfO2, 또는 ZrO2일 수 있다. 이 경우, 박막트랜지스터의 구동전압을 감소시킬 수 있다.
상기 게이트 절연막(30) 상에 상기 게이트 전극(20)의 상부에 상기 게이트 전극(20)과 중첩하도록 배치된 텔루륨 산화물 채널층(CH)을 형성할 수 있다. 상기 텔루륨 산화물 채널층(CH)은 앞서 설명한 텔루륨 산화물층으로, 정공전도성을 갖는 p형 산화물 반도체일 수 있다. 이러한 텔루륨 산화물 채널층(CH)은 상기 화학식 1로 나타낸 반도체층일 수 있다.
상기 텔루륨 산화물 채널층(CH)은 증착된 상태에서(as deposited) 비정질 상태에 있을 수 있다. 상기 텔루륨 산화물 채널층(CH)은 본 기술분야에서 사용되는 다양한 방법을 사용하여 형성될 수 있으며, 구체적으로 스퍼터링 등의 물리적 증착법 또는 화학기상증착법, 원자층증착법 등의 화학적 증착법을 사용하여 형성될 수 있다. 일 구체예에서, 상기 텔루륨 산화물 채널층(CH)은 산소 분위기에서 Te 타겟을 사용한 스퍼터링법을 사용하여 형성할 수 있다. 또한, 상기 텔루륨 산화물 채널층(CH)은 본 기술분야에서 사용되는 다양한 방법을 사용하여 패터닝될 수 있다. 상기 텔루륨 산화물 채널층(CH)은 수 내지 수십 nm의 두께, 예를 들어, 2 내지 20 nm의 두께, 일 예로서 5 내지 10nm의 두께로 형성할 수 있다.
상기 텔루륨 산화물 채널층(CH)의 양측 단부들 상에 소오스 전극(S)과 드레인 전극(D)을 형성하여, 상기 소오스 전극(S)과 드레인 전극(D) 사이에 상기 텔루륨 산화물 채널층(CH)의 일부 표면을 노출시킬 수 있다. 소오스 전극(S)과 드레인 전극(D)은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금, 또는 금속산화물 전도성막 일 예로서, ITO(Indium Tin Oxide)을 사용하여 형성할 수 있다.
상기 소오스/드레인 전극들(S, D)이 형성된 기판을 열처리할 수 있다. 상기 열처리는 대기, 산소, 또는 진공 분위기에서 약 20 내지 300 ℃의 온도, 일 예로서 약 50 내지 250 ℃ 구체적으로는 100 내지 230 ℃에서 수행될 수 있다. 상기 열처리과정에서, 상기 텔루륨 산화물 채널층(CH) 내의 Te0 함량은 줄어들 수 있고 Te4+ 함량은 증가할 수 있다. 또한, 상기 열처리된 텔루륨 산화물 채널층(CH)은 결정화될 수 있다. 또한 상기 열처리 과정에서 상기 소오스/드레인 전극들(S, D)과 상기 금속 산화물 채널층(CH) 사이에 오믹 접합이 향상될 수 있다.
상기 소오스 전극(S)과 드레인 전극(D) 사이에 노출된 상기 텔루륨 산화물 채널층(CH)의 표면을 덮는 패시베이션막(60)을 형성할 수 있다. 상기 패시베이션막(60)을 형성하는 경우, 상기 텔루륨 산화물 채널층(CH)의 결정화도는 더 향상될 수 있다. 상기 패시베이션막(60)은 Al2O3, HfO2, ZrO2 등의 금속 산화물 절연막 또는 Ta, Ti, Al, Zn 등의 금속막일 수 있다. 이 경우, 상기 패시베이션막(60)을 형성하는 과정에서 가해진 열에 의해 상기 패시베이션막(60) 내의 금속이 상기 텔루륨 산화물 채널층(CH) 내로 확산되면서 결정화를 도울 수 있다. 상기 패시베이션막(60)이 금속막인 경우 형성된 패시베이션막(60)을 제거할 수 있다.
상기 박막트랜지스터는 상기 텔루륨 산화물 채널층(CH)과 상기 게이트 절연막(30) 사이에 위치하는 하부 계면층(41) 및/또는 상기 텔루륨 산화물 채널층(CH)과 상기 소오스/드레인 전극들(S, D) 사이에 위치하는 상부 계면층(43)을 더 포함할 수 있다. 상기 하부 계면층(41)은 상기 텔루륨 산화물 채널층(CH)을 형성하기 전에 상기 게이트 절연막(30) 상에 형성될 수 있으며, 상기 상부 계면층(43)은 상기 소오스/드레인 전극들(S, D)을 형성하기 전에 상기 텔루륨 산화물 채널층(CH) 상에 형성될 수 있다. 상기 상부 계면층(43)이 형성된 경우, 상기 소오스/드레인 전극들(S, D) 사이에는 상기 텔루륨 산화물 채널층(CH) 상부의 상기 상부 계면층(43)이 노출될 수 있고, 이 경우 상기 패시베이션 절연막(60)은 상기 상부 계면층(43)과 접하여 형성될 수도 있다.
상기 하부 계면층(41)은 상기 텔루륨 산화물 채널층(CH)과 상기 게이트 절연막(30) 사이 계면에서 발생할 수 있는 페르미-레벨 피닝을 완화할 수 있고, 상기 상부 계면층(43)은 상기 텔루륨 산화물 채널층(CH)과 상기 소오스/드레인 전극들(S, D) 사이 계면에서 발생할 수 있는 페르미-레벨 피닝을 완화할 수 있다. 이러한 상기 하부 계면층(41)과 상기 상부 계면층(43)은 서로에 관계없이 ZnO, TiO2, Al2O3, HfO2, 또는 ZrO2 일 수 있다. 다만, 상기 상부 계면층(43)은 상기 텔루륨 산화물 채널층(CH)과 상기 소오스/드레인 전극들(S, D) 사이의 전하 터널링이 가능할 수 있을 정도로 얇은 두께를 가질 수 있다. 일 예로서, 상기 상부 계면층(43)은 수 nm의 두께를 가질 수 있다.
도 1에서 도시된 박막트랜지스터는 바텀게이트/탑컨택 구조를 가지나, 이에 한정되지 않고 바텀게이트/바텀컨택 구조, 탑게이트/탑컨택 구조, 또는 탑게이트/바텀컨택 구조의 박막트랜지스터 또한 구현 가능하다. 상기 탑게이트 구조에서는 상기 게이트 전극의 하부에서 상기 텔루륨 산화물 채널층이 상기 게이트 전극와 중첩되어 배치되고, 상기 바텀컨택 구조에서는 상기 소오스/드레인 전극들이 상기 텔루륨 산화물 채널층의 하부에서 위치하여 상기 텔루륨 산화물 채널층과 전기적으로 접속할 수 있다.
이러한 p형 박막트랜지스터는 n형 박막트랜지스터와 함께 상보성 박막트랜지스터(complementary TFT) 회로 일 예로서 인버터를 구성할 수 있다. 이 때, n형 박막트랜지스터는 n형 산화물 반도체를 채널층으로 구비할 수 있고, n형 산화물 반도체는 ZnO, IZO(InZnO), IGO(InGaO), 또는 IGZO(InGaZnO)일 수 있으나 이에 한정되는 것은 아니다.
또한, 상기 p형 박막트랜지스터는 유기발광다이오드(OLED) 혹은 액정디스플레이의 화소전극에 전기적으로 연결된 스위칭 소자로서 사용할 수 있고, 또는 메모리 소자 일 예로서, 저항변화메모리(RRAM), PRAM(phase change RAM), 또는 MRAM(magnetic RAM)의 일측 전극에 전기적으로 연결된 스위칭 소자로서도 사용될 수도 있다. 그러나, 이에 한정되는 것은 아니다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
제조예 1
게이트 전극인 p형 Si 웨이퍼를 열산화하여 p형 Si 웨이퍼 상에 게이트 절연막인 100nm의 SiO2층을 성장시켰다. 상기 SiO2층 상에 새도우 마스크를 배치하고, 챔버 내에 반응가스인 산소와 캐리어 가스인 아르곤을 공급하면서, Te 타겟을 사용한 스퍼터링법을 통해 약 5 nm의 TeOx 패턴을 반도체층으로 증착하였다. 상기 TeOx 패턴 상에 새도우 마스크를 배치하고 Ar 분위기 하에서 스퍼터링을 사용하여 전극 패턴를 증착하여, 상기 TeOx 패턴의 양측 단부들 상에 소오스/드레인 전극들을 형성하였다.
제조예들 2 내지 7
소오스/드레인 전극들을 형성한 후, TeOx층을 대기 분위기에서 하기 표 1에 기재된 온도로 1 시간 동안 열처리한 것을 제외하고는 제조예 1과 동일한 방법을 사용하여 박막트랜지스터를 제조하였다.
하기 표 1은 상기 제조예들 1 내지 7에 따른 TFT의 제조과정 중 TeOx 패턴 박막의 조성을 나타낸다. TeOx 패턴 박막의 조성은 X-선 광전자 분광법 (XPS) 을 사용하여 측정하였다.
열처리 온도 TeOX 조성 (at%) TeOX 에서
x 값		 Te4+ 및 TeO 비율 (%) TFT 특성
Te O Te4+ TeO on/off ratio mobility (cm2/Vs)
제조예 1 - 81.0 19.0 0.2 9.9 90.1 6.7 × 102 5
제조예 2 50 ℃ 79.5 20.5 0.3 13.2 86.8 1.6 × 103 33
제조예 3 100 ℃ 71.7 38.3 0.5 23.1 76.9 9.0 × 103 38
제조예 4 150 ℃ 61.9 38.1 0.6 37.1 62.9 1.4 × 104 48
제조예 5 200 ℃ 49.3 50.7 1.0 64.2 35.8 1.0 × 104 24
제조예 6 250 ℃ 45.3 54.7 1.2 68.4 31.6 6.5 × 103 10
제조예 7 300 ℃ 32.4 67.6 2.1 98.1 1.9 - -
상기 표 1을 참고하면, 열처리 온도가 증가할수록 박막 내 존재하는 Te의 함량은 감소하며 O의 함량은 증가하는 것을 알 수 있다. 한편, 250℃ 초과 혹은 300 ℃ 이상의 온도에서 열처리한 경우에는 Te이 함량이 급격하게 줄어드는 것을 알 수 있는데, 이는 Te가 휘발되었기 때문으로 추정되었다.
도 2는 제조예들 1 내지 7에 따른 TFT의 제조과정 중 얻어진 TeOx 패턴에 대한 Te 3d5/2 XPS그래프이다. 상기 표 1에 기재된 TeOx 박막 내 Te4+와 금속성 Te (Te0)의 비율은 XPS Te 3d5/2의 결과에서 576.1 ± 0.2, 573.1 ± 0.2 eV를 각각 Te4+와 금속성 Te (Te0)의 기준으로 하여 디컨볼루션(deconvolution)을 통해 확인하였다.
표 1 및 도 2를 참조하면, 열처리 온도가 증가할수록 금속성 Te (Te0) 비율은 감소하며, Te4+의 비율은 증가하는 것을 알 수 있다. 구체적으로, 150 ℃ 이하에서 열처리한 경우(제조예들 1 내지 4)에는 금속성 Te (Te0) 비율이 Te4+의 비율 대비 컸으나 200℃ 이상에서 열처리한 경우(제조예들 5 내지 7)에는 Te4+의 비율이 금속성 Te (Te0) 비율 대비 큰 것을 알 수 있다.
도 3은 제조예 4에 따른 TFT의 TeOx 패턴을 촬영한 HR-TEM (High Resolution - Transmission Electron Microscope) 이미지(a), HR-TEM 이미지에서 표시된 영역을 촬영한 스크리닝 TEM 이미지(b), 및 SAED (selected area electron diffraction) 패턴(c)을 보여준다.
도 3을 참조하면, 150도로 열처리된 TeOx 패턴은 결정질 구체적으로 다결정질을 나타내는 것을 알 수 있다.
이에 더하여, 200도로 열처리된 제조예 5에 따른 TFT의 TeOx 패턴 또한 유사한 결정질을 나타내었다.
도 4는 제조예 1 내지 6에 따른 TFT의 전달특성(a)과 제조예 4에 따른 TFT의 출력특성(b)을 보여준다. TFT의 전달특성을 측정하는데 있어 가해진 드레인-소오스 전극 간의 전압 (VDS) 는 -0.1, -10 V이다. 조성에 따른 TFT의 mobility, on/off ratio는 표 1에 기재되었다.
도 4를 참조하면, 열처리를 거치지 않은 TeOx 패턴을 포함하는 TFT (제조예 1), 그리고 50 내지 250도에서 열처리된 TeOx 패턴을 포함하는 TFT들 (제조예들 2 내지 6)은 모두, 게이트 전극에 음의 전압을 인가할 때 턴온 되는 것으로 보아 p형 TFT로서의 특성을 나타내는 것을 알 수 있다.
다만, 열처리를 거치지 않은 TeOx 패턴을 포함하는 TFT(제조예 1), 그리고 50도에서 열처리된 TeOx 패턴을 포함하는 TFT(제조예 2)는 온/오프 비가 낮은 것으로 나타났다. 그리고, 250도에서 열처리된 TeOx 패턴을 포함하는 TFT(제조예 6)는 재현성이 다소 떨어지는 것으로 나타났는데, 이는 표 1을 참조하여 설명한 바와 같이 열처리 과정에서 Te의 휘발에 기인하는 것으로 추정되었다.
한편, 150도에서 열처리된 TeOx 패턴을 포함하는 TFT는 우수한 출력특성을 나타내는 것으로 나타났다.
제조예 8
게이트 전극인 p형 Si 웨이퍼 상에 게이트 절연막으로 30 nm의 Al2O3층을 100nm의 SiO2층 대신 형성하는 것을 제외하고는 제조예 4와 동일한 방법을 사용하여 TFT를 제조하였다.
도 5는 제조예 8에 따른 TFT의 전달특성(a)과 출력특성(b)을 보여준다.
도 5를 참조하면, 게이트 절연막으로 SiO2막을 사용한 제조예 4에 따른 TFT (도 4, air 150 ℃)는 약 50 V의 구동전압을 나타내는 반면, 게이트 절연막으로 Al2O3막을 사용한 제조예 8에 따른 TFT는 약 10 V의 구동전압을 나타내어, 게이트 절연막으로 High-k 절연막(Al2O3)을 사용함에 따라 TeOX를 채널층으로 구비하는 박막 트랜지스터의 구동 전압이 감소함을 알 수 있다.
제조예 9
소오스/드레인 전극들을 형성한 후 TeOx층을 대기 분위기에서 150 ℃로 1 시간 동안 열처리한 제조예 4에 따른 박막트랜지스터의 소오스/드레인 전극들 사이에 노출된 TeOx 패턴 상에, 패시베이션층으로 10 nm의 Al2O3층을 원자층증착법을 사용하여 150 ℃에서 형성하였다.
제조예 10
소오스/드레인 전극들을 형성한 후 TeOx층을 대기 분위기에서 200 ℃로 1 시간 동안 열처리한 제조예 4에 따른 박막트랜지스터의 소오스/드레인 전극들 사이에 노출된 TeOx 패턴 상에, 패시베이션층으로 10 nm의 Al2O3층을 원자층증착법을 사용하여 150 ℃에서 형성하였다.
도 6은 제조예 9에 따른 TFT의 TeOx 패턴을 촬영한 HR-TEM (High Resolution - Transmission Electron Microscope) 이미지(a), HR-TEM 이미지에서 표시된 영역을 촬영한 스크리닝 TEM 이미지(b), 및 SAED (selected area electron diffraction) 패턴(c)을 보여준다.
도 6을 참조하면, Al2O3층으로 패시베이션된 TeOx 박막은 제조예 4에 따른 TFT의 패시베이션되지 않은 TeOx 박막(도 3) 대비 뚜렷한 결정성을 나타내며, 또한 결정립들이 형성되는 것을 알 수 있다. 이러한 결정화도의 향상은 Al2O3 패시베이션층을 약 150℃의 온도조건에서 형성하는 과정에서 이에 접하는 TeOx 박막 내에 Al이 도핑되었기 때문으로 추정되었다.
200 ℃에서 열처리를 수행한 제조예 10에 따른 TFT의 TeOx 박막 또한 도 6과 유사한 결과를 나타내었다.
도 7은 제조예 9에 따른 TFT의 전달특성(a)과 출력특성(b)을 보여준다.
도 7을 참조하면, 제조예 9에 따른 TFT는 Al2O3층으로 패시베이션된 TeOx 박막을 구비함에 따라, 패시베이션되지 않은 TeOx 박막을 구비하는 제조예 4에 따른 TFT (도 4, air 150 ℃) 대비 온/오프 전류비가 약 2.6 배 향상되고, SS (Subthreshold swing) 값이 약 13 배 향상되었다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (24)

  1. 텔루륨을 포함하는 금속 산화물이고,
    상기 텔루륨의 일부는 0가의 산화수를 갖는 Te0 상태에 있고, 상기 텔루륨의 다른 일부는 4가의 산화수를 갖는 Te4+ 상태에 있는 텔루륨 산화물.
  2. 제1항에 있어서,
    상기 Te0는 30 내지 90 %, 그리고 상기 Te4+ 는 10 내지 70 % 함유된 텔루륨 산화물.
  3. 제1항에 있어서,
    상기 Te4+ 대비 Te0의 함량이 더 큰 텔루륨 산화물.
  4. 제1항에 있어서,
    상기 텔루륨 산화물는 결정질인 텔루륨 산화물.
  5. 제4항에 있어서,
    상기 텔루륨 산화물은 다결정질인 텔루륨 산화물.
  6. 제1항에 있어서,
    상기 텔루륨 산화물은 p형 반도체인 텔루륨 산화물.
  7. 제1항 또는 제6항에 있어서,
    상기 텔루륨 산화물은 가전자대의 최대 에너지 준위가 Te 5p 오비탈로 구성된 텔루륨 산화물.
  8. 제1항에 있어서,
    상기 텔루륨 산화물에는 양의 산화수를 갖는 금속이 도핑 또는 합금의 형태로 첨가된 텔루륨 산화물.
  9. 제1항에 있어서,
    상기 텔루륨 산화물에는 음의 산화수를 갖는 비금속 원소가 도핑 또는 합금의 형태로 첨가된 텔루륨 산화물.
  10. 제1항에 있어서,
    상기 텔루륨 산화물은 하기 화학식 1로 나타내어지는 텔루륨 산화물:
    [화학식 1]
    Te1-aMaOx-bAb
    상기 화학식 1에서, x는 0초과 2 미만이고, M은 양의 산화수를 갖는 금속이고, 0 ≤ a ≤ 0.5, A는 음의 산화수를 갖는 원소이고, 0 ≤ b ≤ 1이다.
  11. 제10항에 있어서,
    x는 0.2 내지 1.2인 텔루륨 산화물.
  12. 금속성 Te와 TeO2를 포함하고,
    가전자대의 최대 에너지 준위가 Te 5p 오비탈로 구성된 텔루륨 산화물 반도체.
  13. 제12항에 있어서,
    상기 금속성 Te는 30 내지 90 %, 그리고 TeO2는 10 내지 70 %로 함유된 텔루륨 산화물 반도체.
  14. 제12항에 있어서,
    상기 금속성 Te가 TeO2 대비 더 많은 몰수로 함유된 텔루륨 산화물 반도체.
  15. 기판 상에 텔루륨 산화물층을 증착하는 단계;
    상기 증착된 텔루륨 산화물층을 열처리하여, Te의 일부는 0가의 산화수를 갖는 Te0 상태에 있고, Te의 다른 일부는 4가의 산화수를 갖는 Te4+ 상태에 있는 텔루륨 산화물 반도체층을 얻는 단계를 포함하는 텔루륨 산화물 반도체층 제조방법.
  16. 제15항에 있어서,
    상기 열처리과정에서, 상기 텔루륨 산화물층 내의 Te0 함량은 줄어들 수 있고 Te4+ 함량은 증가하는 텔루륨 산화물 반도체층 제조방법.
  17. 제15항에 있어서,
    상기 열처리된 텔루륨 산화물층의 표면을 덮는 패시베이션막을 형성하는 단계를 더 포함하는 텔루륨 산화물 반도체층 제조방법.
  18. 제17항에 있어서,
    상기 패시베이션막은 금속 절연막 또는 금속막인 텔루륨 산화물 반도체층 제조방법.
  19. 제17항에 있어서,
    상기 패시베이션막은 Al2O3층인 텔루륨 산화물 반도체층 제조방법.
  20. 게이트 전극;
    상기 게이트 전극의 상부 또는 하부에 배치되고 상기 청구항 1 또는 청구항 12의 텔루륨 산화물을 함유하는 텔루륨 산화물 채널층;
    상기 게이트 전극과 상기 텔루륨 산화물 채널층 사이에 배치된 게이트 절연막; 및
    상기 텔루륨 산화물 채널층의 양측 단부들에 각각 전기적으로 접속하는 소오스 전극과 드레인 전극을 포함하는 박막트랜지스터.
  21. 제20항에 있어서,
    상기 게이트 절연막은 실리콘 산화막 대비 유전율이 큰 high-k 절연막인 박막트랜지스터.
  22. 제20항에 있어서,
    상기 소오스 전극과 상기 드레인 전극 사이에 상기 텔루륨 산화물 채널층이 노출되고,
    상기 소오스 전극과 상기 드레인 전극 사이에 노출된 상기 텔루륨 산화물 채널층의 표면을 덮는 패시베이션막을 더 포함하는 박막트랜지스터.
  23. 제22항에 있어서,
    상기 패시베이션막은 Al2O3층인 박막트랜지스터.
  24. 제20항에 있어서,
    상기 텔루륨 산화물 채널층과 상기 게이트 절연막 사이의 페르미-레벨 피닝을 완화하는 제1 계면층 및/또는 상기 텔루륨 산화물 채널층과 상기 소오스/드레인 전극들 사이의 페르미-레벨 피닝을 완화하는 제2 계면층을 더 포함하는 박막트랜지스터.
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