KR100971579B1 - 반도체 장치의 제조 방법 - Google Patents

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히로시 후루타
도키요시 마츠다
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자이단호진 고치켄산교신코센타
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Abstract

반도체 장치는 (002) 배향 외에 적어도 하나의 배향을 가지는 산화아연이 거의 포함된 산화물 반도체 박막층(3)을 포함한다. 산화아연은 (002) 배향과 (101) 배향을 포함한 혼합 배향을 가질 수 있다. 대안적으로, 산화아연은 (200) 배향과 (101) 배향을 포함한 혼합 배향을 가질 수 있다.
배향, 기판, 산화물 반도체 박막층, 소스, 드레인

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 출원은 2006년 2월 15일에 제출된 선출원된 일본 특허 출원 번호 제 2006-38424 호로부터 우선권에 기반하고 이익을 청구하고, 참조로서 여기에 전체 내용이 병합된다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 산화아연이 거의 포함된 산화물 반도체 박막층으로 구성된 반도체 장치 제조방법에 관한 것이다.
산화아연 또는 마그네슘 산화아연과 같은 산화물은 반도체(활성층)로서 우수한 특징을 가진다고 수년 동안 알려져 왔다. 최근에, 반도체 박막층의 연구 및 기술력은 이러한 화합물을 사용하여 반도체 박막층을 박막 트랜지스터(이하, TFT라 칭함), 발광장치 및 투명 전도성막과 같은 전자장치에 적용하기 위해 향상되었다.
산화 아연 또는 마그네슘 산화아연으로 제조된 반도체 박막층을 포함하는 산화물 TFT는, 액정 디스플레이에 주요 사용되는 비결정질 실리콘(a-Si: H)인 반도체 박막층을 가지는 비결정질 실리콘 TFT보다 전자 이동도가 크고 TFT 성능도 우수하다. 산화물 TFT들의 또 다른 이점은, 결정화 박막이 실내온도만큼 낮은 온도에서 도 형성되기 때문에 높은 전자 이동도를 기대할 수 있다는 것이다. 이러한 이점들은 산화물 TFT들의 향상을 높인다.
하부 게이트형 TFT 및 상부 게이트형 TFT와 같은 산화물 반도체 박막층을 사용한 TFT가 보고되어있다.
예를 들면, 하부 게이트형 TFT는, 기판과, 기판 상에 형성된 게이트 전극과, 게이트 전극 상에 형성된 게이트 절연막과, 거의 산화아연으로 구성되고 게이트 전극 상부면 상에 증착된 산화물 반도체 박막층과, 산화물 반도체 박막층과 접촉된 한 쌍의 소스/드래인 전극들을 포함한다. 하부 게이트형 산화물 TFT는 하부 게이트형 비결정질 실리콘 TFT와 유사한 처리로 제조될 수 있으며, 제조 처리는 이미 산업화되었다. 그러한 하부-게이트형 구조로서 산화아연 TFT가 널리 사용된다.
반면에, 상부 게이트형 TFT는 예를 들면, 기판과, 기판 상에 형성된 한 쌍의 소스/드레인 전극과, 소스/드레인 전극들에 형성된 산화물 반도체 박막층과, 산화물 반도체 박막층 상에 형성된 게이트 절연막과, 그리고 게이트 절연막 상에 형성된 게이트 전극을 포함한다.
하부 게이트형 TFT에서, 산화물 반도체 박막층은 게이트 절연막 상에 형성된다. 그러한 구조로 된 하부 게이트형 TFT에서, 산화물 반도체 박막층 형성의 초기 스테이지(stage)에서 증착된 산화물 반도체 박막층의 부족하게 결정화된 영역은 활성층으로서 필수 기능을 한다. 이는 전자 이동도를 부족하게 한다. 반면에, 상부 게이트형 TFT에서, 게이트 절연막은 산화물 반도체 박막층 상에 구비된다. 이는 활성 영역으로서 산화물 반도체 박막층 상부에 있는 결정화 영역이 충분하다는 것을 의미한다. 이 관점에서, 상부 게이트형 TFT는 하부 게이트형 TFT보다 더 유용하다.
일반적으로, c-축 결정 배향(orientation)을 높게 가진 산화아연 반도체 박막층이 사용되는 것은 바람직하다. 그러한 산화아연 반도체 박막층에서, 결정 입자는 기판과 수직인 방향으로 배열된 c-축을 가진다. 특정 방향에서 바람직한 배향을 가진 산화아연 반도체 박막층의 사용은, 산화아연 반도체 박막층을 포함하는 박막 트랜지스터(TFT)의 전자 이동도를 증가시키는데 고려된다. c-축 결정 배향을 높게 가진 산화-아연에 기반한 막은 500 ℃ 이하의 온도에서 스퍼터링(sputtering)으로 형성될 수 있다고 알려졌다. 그러나, 배향에 있어서, c-축 배향 또는 비결정질 산화아연외에 다른 배향을 제어하기 위한 배향에 관해서는 보고된 바가 없다.
반면에, TFT들에서 반도체 박막층의 c-축 배향을 증가시키는 단계에 관한 다양한 조사가 이루어졌다. 또한, 박막 초전기(pyroelectric) 적외선 검출소자의 초전기부의 c-축 배향을 증가시키는 방법은 일본 특허 번호 제 2787198 호에 개시된다.
높은 c-축 배향 가진 산화아연은 막 두께 방향을 따라 연장된 원주형 구조를 가지고 있으며, 그리고 산화아연에는 결정입계가 많이 존재한다. 결정입계에서는, 격자 결함, 결정의 일그러짐 및 댕글링 본드(dangling bond)가 존재한다. 그러므로, 산화물 반도체 박막층은 열적으로 불안정하다. 산화물 반도체 박막층이 특정 목적(예를 들면, 게이트 절연막의 형성)에 대해 열처리를 받게 될 시, 산화물과 아연의 탈착은 산화물 반도체 박막층의 결정입계를 발생시킨다. 이는 전기적으로 얕은 불순물 레벨을 생성하고 산화물 반도체 박막층의 저항을 감소시키는 결함레벨의 결과를 낳는다. 그러한 산화물 반도체 박막층이 박막 트랜지스터에서 활성층으로서 사용될 경우, 박막 트랜지스터는 정상적인 온 모드(침하 모드(depression mode))에서 동작한다. 즉, 드레인 전류는 게이트 전압의 인가없이도 발생한다. 침하 모드 동작에서, 결함레벨은 임계전압이 감소되고 누설전류가 증가되는 동안 증가한다. 게다가, 결정입계는 채널내의 전자에 대한 에너지 장벽으로 역할을 하고 전자 이동도를 감소시킨다.
그러한 문제점들은 상부 게이트 박막 트랜지스터에서 현저하게 나타나며, 게이트 절연막은 하부 게이트형 박막 트랜지스터보다는 산화물 반도체 박막층 상에 증착된다.
원주형 구조를 가지는 c-축 배향이 높은 산화아연을 거의 포함하는 산화물 반도체 박막층에서, 에칭은 원주형 구조를 따라 발생한다. 그러한 에칭은 마이크로제조공정에서는 어렵다. 원주형 구조는 산화물 반도체 박막층면의 거칠기를 증가시키고, 증가된 거칠기는 증착된 얇은 게이트 절연막의 형성을 막는다. 전계 농도와 게이트 절연막의 증가된 누설전류로 인해 게이트 절연막의 파괴를 불러오기도 한다.
상술한 바와 같이, 트랜지스터뿐만 아니라 다이오드 및 광전자 전환소자들과 같은 다른 반도체 장치에서 사용될 시, 높은 c-축 배향을 지닌 산화물 반도체 박막층은 열 저항, 마이트로 제조공정 특성(마이크로제조공정을 원할하게 하기 위한 물질적 특성) 및 표면 평활도가 떨어진다.
상술된 문제점에 대해, 본 발명의 한 목적은, 반도체를 구성함에 있어서 향상된 열저항과, 마이크로 제조 공정 특성과, 그리고 표면 평활도를 지닌 산화물 반도체 박막층을 포함하는 반도체 장치의 제조방법을 제공함에 있다.
삭제
본 발명에 따른 반도체 장치의 제조방법은 산화 아연을 포함하는 산화물 타겟을 사용함으로써, 기판 상에 산화물 반도체 박막층을 형성하는 단계; 및 (002) 배향 외에 적어도 하나의 배향을 가지기 위해 상기 산화물 반도체 박막층의 주성분인 산화아연의 배향을 제어하도록 상기 산화물 반도체 박막층을 형성하는 동안 무선 주파수 전력을 상기 기판에 인가하는 단계를 포함한다.
본 발명의 추가적인 특징 및 이점은 첨부된 도면과 함께 다음에 기재된 설명으로부터 명확해진다.
도 1은 본 발명의 제 1 실시에에 따른 박막 트랜지스터(TFT)의 단면도이다. 박막 트랜지스터는 본 발명에 따라 반도체 장치의 예이다;
도 2a 내지 2g는 본 발명에 따른 박막 트랜지스터의 제조방법의 제 1 실시예를 순차적으로 설명하는 박막 트랜지스터(TFT)의 단면도이다. 도 2a는 기판 상에 한 쌍의 소스/드레인 전극을 형성한 후의 박막 트랜지스터 단면도이다; 도 2b는 산 화물 반도체 박막층을 코팅한 후의 박막 트랜지스터 단면도이다; 도 2c는 제 1 게이트 절연막을 형성한 후의 박막 트랜지스터 단면도이다; 도 2d는 포토레지스트를 코팅하고 패턴닝한 후의 박막 트랜지스터 단면도이다; 도 2e는 산화물 반도체 박막과 제 1 게이트 절연막을 패턴닝한 후의 박막 트랜지스터 단면도이다; 도 2f는 제 2 게이트 절연막과 접촉홀(contact hole)을 형성한 후의 박막 트랜지스터 단면도이다; 그리고 도 2g는 게이트 전극과, 접촉부와, 외부 소스/드레인 전극들 및 디스플레이 전극을 형성한 후의 박막 트랜지스터의 단면도이다;
도 3은 산화물 반도체 박막층을 증착하는 동안 0W, 1W, 2W, 5W, 10W, 20W, 40W 및 80W 바이어스 전력이 기판에 인가될 시, X-레이 회절 결과를 나타낸 그래프이다;
도 4a는 산화물 반도체 박막층을 증착하는 동안 0W 바이어스 전력(즉, 바이어스 전력이 없음)이 기판에 인가될 시, 산화물 반도체 박막층을 TEM으로 본 단면 이미지의 사진이다; 그리고 도 4b는 산화물 반도체 박막층을 증착하는 동안 5W 바이어스 전력이 기판에 인가될 시, 산화물 반도체 박막층을 TEM으로 본 단면 이미지의 사진이다;
도 5a는 산화물 반도체 박막층을 증착하는 동안 0W 바이어스 전력이 기판에 인가될 시, 산화물 반도체 박막층의 건조-에칭된 측면을 주사 전자 현미경(SEM)으로 본 사진이다; 그리고 도 5b는 산화물 반도체 박막층을 증착하는 동안 40W 바이어스 전력이 기판에 인가될 시, 산화물 반도체 박막층의 건조-에칭된 측면을 주사 전자 현미경(SEM)으로 본 사진이다;
도 6a는 산화물 반도체 박막층을 증착하는 동안 0W 바이어스 전력이 기판에 인가될 시, 열 탈착 분광학(thermal desorption spectroscopy)에 의해 제거된 Zn 양의 질량수(m/e)(64 및 66)의 측정 결과를 나타낸 그래프이다; 그리고 도 6b는 산화물 반도체 박막층을 증착하는 동안 0W 바이어스 전력이 기판에 인가될 시, 열 탈착 분광학에 의해 제거된 Zn 양의 질량수(m/e)(67 및 66)의 측정 결과를 나타낸 그래프이다; 그리고
도 7a는 산화물 반도체 박막층을 증착하는 동안 5W 바이어스 전력이 기판에 인가될 시, 열 탈착 분광학에 의해 제거된 Zn 양의 질량수(m/e)(64 및 66)의 측정 결과를 나타낸 그래프이다; 그리고 도 7b는 산화물 반도체 박막층을 증착하는 동안 5W 바이어스 전력이 기판에 인가될 시, 열 탈착 분광학에 의해 제거된 Zn 양의 질량수(m/e)(67 및 68)의 측정 결과를 나타낸 그래프이다.
본 발명에 따른 박막 트랜지스터를 본 발명에 따라 반도체 장치의 예로서 이하에서 설명한다. 본 발명의 반도체 장치는, 박막 트래지스터에 국한되지 않으며, 다이오드 또는 감지기와 같은 광전자 전환 소자 등의 또 다른 반도체 소자일 수 있다. 다음의 실시예들에서 설명된 바와 같이 박막 트랜지스터가 상부-게이트 구조를 가지지만, 본 발명의 박막 트랜지스터는 하부-게이트형 TFT 또는 다른 상부-게이트 구조를 가지는 TFT일 수 있다.
다음 설명에서, 산화아연의 배향(orientation)은 (002), (100) 및 (101)와 같은 밀러지수(Miller indices)에 의해 나타난다. 이러한 밀러 지수는 6 방정계 결정계에 대한 다음 지수에 해당한다.
밀러 지수 6 방정계 결정계에 대한 지수
(002) 배향 (0002) 배향
(100) 배향
Figure 112009056606781-pct00001
배향
(101) 배향
Figure 112009056606781-pct00002
배향
본 발명의 박막 트랜지스터(100)는 도 1에서 도시된 바와 같이, 기판(1)과, 한 쌍의 소스/드레인 전극들(2)과, 산화물 반도체 박막층(3)과, 제 1 게이트 절연막(4)과, 접촉부들(5a)과, 한 쌍의 외부 소스/드레인 전극들(2a)과, 제 2 게이트 절연막(6)과, 게이트 전극(7)과, 디스플레이 전극(8)으로 형성된다.
도 1a에 도시된 바와 같이, 박막 트랜지스터(100)는 글라스(SiO2 및 Al2O3이 거의 포함된 비-알칼리 글라스)로 구성된 기판 상에 형성된다. 기판(1)을 형성하는 물질은 글라스로 국한되는 것이 아니며, 그리고 절연체로 피복된 플라스틱과, 절연체로 피복된 금속박(metal foil)과 같은 다른 절연 물질로도 기판(1)을 형성하기 위해 사용될 수 있다.
한 쌍의 소스/드레인 전극들(2)은 기판(1) 상부면 상에 형성된다. 한 쌍의 소스/드레인 전극들(2)은 서로로부터 이격된 소스 전극과 드레인 전극을 포함한다.
소스/드레인 전극들(2)은 산화인듐주석(Indium Tin Oxide)(ITO)과 n+ZnO; 또는 금속; 또는 전도성 산화물로 적어도 일부가 피복된 금속과 같은 전도성 산화물로 구성된다.
산화물 반도체 박막층(3)은 기판(1) 상과 한 쌍의 소스/드레인 전극들(2) 상에 형성된다. 산화물 반도체 박막층(3)은 한 쌍의 소스/드레인 전극들(2) 사이에서 채널을 형성하기 위해 배열된다. 산화물 반도체 박막층(3)은 산화아연이 거의 포함된 산화물 반도체로 구성된다. 여기에서 사용된 바와 같이, 산화아연이 거의 포함된 산화물 반도체는 예를 들면, 진성(비-도핑된) 산화아연; Li, Na, N, C와 같은 p-형 도펀트로 도핑된 산화아연; B, Al, Ga, In과 같은 n-형 도펀트로 도핑된 산화아연; 및 Mg, Be로 도핑된 산화아연을 포함한다.
(002) 배향외에 적어도 하나의 배향을 가진 산화아연을 포함하는 산화물 반도체 박막층(3)은, 일반적 산화물 반도체 박막층보다 높은 평면 평활도와, 우수한 마이크로제조공정 특성과, 높은 열 저항을 획득하기 위해 사용될 수 있다.
또 다른 실시예에서는, (002) 배향과 (101) 배향을 포함한 혼합 배향을 가진 산화아연을 포함한 산화물 박막층(3)이 사용될 수 있다. 이 실시예에서, (002) 배향을 나타내는 X-레이 회절 강도 I(002)와 (101) 배향을 나타내는 X-레이 회절 강도 I(101) 사이에서 I(002)/I(101) 비는 2 이하인 것이 바람직하다. 그러한 산화물 반도체 박막층은 일반적 산화물 반도체 막보다 평면이 더 부드럽기 때문에, 박막 트랜지스터의 전류 구동 성능과 게이트 캐패시턴스를 향상시키는 절연게이트막을 더 얇게 형성할 수 있다. 또한, 산화아연은 미정질 상태 또는 비결정질 상태에서 있기 때문에, 산화물 반도체 박막층은 마이크로제조공정 특성이 우수하고 열저항이 높다.
또 다른 실시예에서, (100) 배향과 (101) 배향을 포함한 혼합 배향을 가진 산화아연을 포함한 산화물 반도체 박막층(3)이 사용될 수 있다. 이 실시예에서, (101) 배향을 나타내는 X-레이 회절 강도 I(101)와 (100) 배향을 나타내는 X-레이 회절 강도 I(100) 사이에서 I(101)/I(100) 비는 0.5 내지 5 범위인 것이 바람직하다. (100)과 (101)이 혼합된 배향을 가지는 산화아연은 높은 열저항을 가지며, 그리고 마이크로제조공정에서 열처리 동안 산화아연 성분이 탈착된 산화물 반도체 박막층 저항의 감소를 막을 수 있다. 그러므로, 누설전류는 억제된다. 산화아연의 마이크로제조공정 특성도 향상된다.
산화물 반도체 박막층(3) 두께는 특별히 국한되지는 않지만, 예를 들면, 25-200 nm 정도이며, 바람직하게는 30-100 nm 정도이다.
제 1 게이트 절연막(4)은 산화물 반도체 박막층(3) 상부면에서만 피복되기 위해 형성된다. 제 1 게이트 절연막(4)은 게이트 절연막의 부분을 구성하고, 그리고 포토리소그래피 처리에서 사용된 저항 박리액(resist stripper)로부터 산화물 반도체 박막층(3)을 보호하기 위해 보호막의 역할을 한다. 제 1 게이트 절연막(4)은 특별히 국한되지는 않지만, 예를 들면, 20-100 nm 정도이며, 바람직하게는 약 50 nm 이하이다.
제 2 게이트 절연막(6)은, 산화물 반도체 박막층(3) 측면과 제 1 게이트 절연막(4) 전체면을 피복하기 위해 한 쌍의 소스/드레인 전극들 상에 형성된다. 산화물 반도체 박막층(3) 상부면은 제 1 게이트 절연막(4)으로 피복되어, 산화물 반도체 박막층(3) 전체면이 피복된다.
제 2 게이트 절연막(6)은 예를 들면, 200-400 nm 정도이며, 바람직하게는 300 nm 정도이다.
제 1 게이트 절연막(4)과 제 2 게이트 절연막(6)은 규소 산화물(SiOx)막과, 질화규소 산화물(SiON)막과, 질화규소(SiNx)막, 또는 산소거나 산소를 포함한 화합물을 사용하여 산소로 도핑된 질화규소(SiNx)막일 수 있다. 바람직하게, 게이트 절연막(4)은 산소 또는 산소를 포함한 화합물(예를 들면, N2O)을 사용하여 산소로 도핑된 질화규소(SiNx)막으로 형성된다. 그렇게 도핑된 질화규소막은 규소산화 화합물(SiOx) 또는 질화규소 산화물(SiON)보다 더 높은 유전체 상수를 가진다.
제 1 게이트 절연막(4)과 제 2 게이트 절연막(6)은, 예를 들면, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition)(PCVD)으로 형성된다. 플라즈마 화학기상증착(PCVD)에 의한 막 형성은 200 - 400℃ 범위의 기판 온도에서 수행되는 것이 바람직하다.
외부 소스/드레인 전극들(2a)은 접촉부들(5a)을 통하여 상응하는 소스/드레인 전극들(2)과 각각 연결된다.
게이트 전극(7)은 제 2 게이트 절연막(6) 상에 형성된다. 게이트 전극(7)은 박막 트랜지스터에 인가된 게이트 전압에 따라 산화물 반도체 박막층(3)에 전자밀도를 제어하기 위한 구조를 가진다. 게이트 전극(7)은 Cr 막 또는 Ti 막과 같은 금속막으로 구성된다.
디스플레이 전극(8)은 액정 디스플레이에 사용된 액정에 전압을 인가하기 위한 구조를 가진다. 디스플레이 전극(8)은 가시광선에 대한 투자율이 높기 때문에 산화인듐주석(ITO) 박막 등과 같은 전도성 산화물 박막에 의해 형성된다. 디스플레이 전극(8)은 제 2 게이트 절연막(6) 상에 형성되고, 그리고 게이트 전극(7)과는 다른 방향에서 연장된다.
도 2a-2g를 참조하면, 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조 방법을 이하에서 설명한다.
도 2a를 참조하면, Cr 막 또는 Ti 막과 같은 금속막은 예를 들면, 50 nm 의 두께를 가진 마그네트론 스퍼터링에 의해 글라스 기판(1) 상에 형성된다. 그후, 박막은 포토리소그래피에 의해 한 쌍의 소스/드레인 전극들(2)로 패턴화된다.
도 2b를 참조하면, 산화물 반도체 박막층(3)은 한 쌍의 소스/드레인 전극들(2)의 전체 상부면 상과, 30-100 nm의 두께를 가지기 위해 마그네트론 스퍼터링에 의해 글라스 기판(1) 상에 형성된다. 산화물 반도체 박막층(3)은 산화-아연에 기반한 반도체 박막, 또는 바람직하게는 진성-산화-아연(ZnO)에 기반한 반도체 박막일 수 있다.
공통 마그네트론 스퍼터링으로 형성된 산화-아연에 기반한 산화물 반도체 박막들이 바람직한 (002) 배향을 가지고 있다는 것은 알려진 사실이다. 즉, 산화-아연에 기반한 산화물 반도체 박막은 (002) 배향 이외에 다른 배향을 나타내는 X-레이 회절 피크들(peaks)은 가지고 있지 않다. 반면에, 본 발명에서, 산화물 반도체 박막층의 배향은 마그네트론 스퍼터링에 의해 막형성을 하는 동안 기판 스테이지(막 형성 동안 기판이 놓여있는 스테이지)를 통해 기판에 무선 주파수 전력을 인가함으로써 제어된다. 특히, 무선 주파수(본 실시예에서 13.56 ㎒) 바이어스 전력 중 적합한 전력이 기판에 인가되며, 전력으로 입력된 무선 주파수(본 실시예에서 13.56 ㎒)의 180W가 산화물 타겟에 인가된다.
1-10W 정도, 바람직하게는 1-5W 정도의 바이어스 전력은 산화물 반도체 박막층의 I(002)/I(101) 비가 2 이하가 되게 한다. 그러한 산화물 반도체 박막층은 일반적 산화물 반도체 박막보다 평면이 더 부드럽기 때문에, 박막 트랜지스터의 전류 구동 성능을 향상시키는 절연 게이트막을 더 얇게 형성할 수 있다. 또한, 산화아연은 미정질 상태 또는 비결정질 상태에서 있기 때문에, 산화물 반도체 박막층은 마이크로제조공정 특성이 우수하고 열저항이 높다. 1W 미만의 바이어스 전력도 상술된 효과를 가지는 한 사용될 수 있다.
10W 이상의 바이어스 전력은 산화물 반도체 박막층을 증착하는 동안 기판에 인가될 수 있다. 바이어스 전력이 10W(즉, 입력 전력의 5%)를 초과하는 경우, 산화물 반도체 박막층의 배향은, (바이어스 전력이 입력 전력의 5% 이하 동안 달성되고) (002)와(101)로 혼합된 배향으로부터 (100)과(101)로 혼합된 배향으로 변한다. 즉, 0.5 내지 5 범위 내에 있는 I(101)/I(100) 비를 가지는 산화물 반도체 박막층은 입력 전력의 5% 이상의 바이어스 전력을 설정함으로써 획득된다. (100)과(101)로 혼합된 배향을 가지는 산화아연은 높은 열저항을 가지며, 그리고 마이크로제조공정에서 열처리 동안 산화아연 성분이 탈착된 산화물 반도체 박막층 저항의 감소를 막을 수 있다. 그러므로, 누설전류는 억제되며, 산화아연의 마이크로제조공정 특성도 향상된다.
상술된 바이어스 전력을 인가함으로써 산화아연의 배향을 제어하는 방법은 도 3을 참조하여 이하에서 제시된 예를 참조하여 설명한다.
여러 실시예에서, 산화아연의 배향은 인가된 바이어스 전력량보다 다른 막형성 조건을 변화시킴으로써 제어될 수 있다. 입력된 전력비와 (101)과(102)의 혼합된 배향이 (100)과(101)의 혼합된 배향으로 변화시키는 바이어스 전력 사이에서의 경계는 사용된 조건에 따라 다양해질 수 있다. 5%의 상술된 값은 이하에서 설명된 예에 맞는 조건하의 값이다. 값은 사용된 장치와 바이어스 전력의 주파수에 따라 다양해질 수 있다.
도 2c를 참조하면, 제 1 게이트 절연막(4)은 산화 반도체 박막층(3)의 저항을 감소시키지 않는 기술 및 조건하에서 산화물 반도체 박막층(3) 상에 형성된다.
게이트 절연막(4)은 예를 들면, 기판 온도가 250 ℃이고 NH3와 SiH4를포함한 혼합 가스가 4 대 1의 유량비(flow rate)인 조건하에서, 플라즈마 화학기상증착(PCVD)에 의해 생성된 20 내지 50 nm의 두께를 가지는 SiNx 막일 수 있다.
도 2d를 참조하면, 포토레지스트는 제 1 게이트 절연막(4) 상에 증착되고 패턴화된다. 마스크로서 패턴화된 포토레지스트(4a)를 사용하여, 제 1 게이트 절연막(4)는 SF6과 같은 가스로 건조-에칭된다. 그 후, 산화물 반도체 박막층(3)은 0.2%의 NHO3로 습식-에칭화된다.
도 2e는 산화물 반도체 박막층(3)을 습식-에칭하고 포토레지스트(4a)를 제거한 후의 박막 트랜지스터 단면도이다. 도 2e에서 도시된 박막 트랜지스터에서, 산화물 반도체 박막층(3)과 동일한 형상을 가진 제 1 게이트 절연막(4)을 포함하는 TFT 활성층 영역은 형성된다. 제 1 게이트 절연막(4)은 산화물 반도체 박막층(3)을 가진 계면을 형성할 뿐만 아니라 활성영역이 패턴화되는 동안 산화물 반도체 박막층(3)을 보호하기도 한다. 제 1 게이트 절연막(4)이 없는 경우, 저항 박리액이 TFT의 활성영역을 패턴화한 후 포토레지스트(4a)를 제거하기 위해 사용되면서, 저항 박리액은 산화물 반도체 박막층면과 접촉된다. 저항 박리액은 일반적으로 산화물 반도체 박막층(3)의 결정입계와 표면을 에칭하고 거칠게 한다. 그러나, 제 1 게이트 절연막(4)이 산화물 반도체 박막층(3)면 상에 있는 경우, 제 1 게이트 절연막(4)은 포토-리소그래피 처리에서 사용된 저항 박리액과 같은 다양한 화학 액체에 대해 보호막으로서의 기능을 한다. 그러므로, 제 1 게이트 절연막(4)은 산화물 반도체 박막층(3)면이 거칠게 되는 것을 막을 수 있다.
도 2f를 참조하면, TFT 활성 영역이 패턴화된 후, 제 2 게이트 절연막(6)은 전체 상부면 및/또는 기판(1)의 측면 상, 한 쌍의 소스/드레인 전극들(2), 산화물 반도체 박막층(3), 그리고 제 1 게이트 절연막(4) 상에 형성된다. 그리고 접촉홀들은 한 쌍의 소스/드레인 전극들(2)의 부분을 노출시키기 위해 제 2 게이트 절연막(6)에서 개방된다. 이 실시예에서, 제 2 게이트 절연막(6)은 제 1 게이트 절연막(4)(절연막으로 제어된 계면)에 대한 조건과 유사한 조건하에서 형성되는 것이 바람직하다.
마지막으로, 도 2g를 참조하면, 금속막(예를 들면, Cr 막 또는 Ti 막)으로 구성된 게이트 전극(7)은 제 2 게이트 절연막(6) 상에 형성된다. 그 후, 외부 소스/드레인 전극들(2a)은 게이트 전극(7)과 같은 동일한 물질로 형성된다. 외부 소스/드레인 전극들은 접촉부들(5a)을 통해 소스/드레인 전극들(2)와 각각 연결된다. TFT 배열을 형성하기 위한 최종 단계에서는, 예를 들면, 산화인듐주석(ITO)으로 구성된 디스플레이 전극(8)을 형성한다.
예
이하에서는, 본 발명의 효과를 명확하게 하기 위해 본 발명에 따른 반도체 장치의 산화물 반도체 박막층을 측정한 실험예를 제시한다. 이하의 예에서 사용된 산화물 반도체 박막층은, 13.56 ㎒의 주파수를 가진 입력 전력 180W를 타겟에 일정하게 인가하고 13.56 ㎒의 주파수를 가진 바이어스 전력을 기판 스테이지를 통하여 기판에 다양하게 인가하면서 마그네트론 스퍼터링에 의해 형성된다.
도 3은 산화물 반도체 박막층의 산화아연 막 형성 동안 기판에 인가된 다른 바이어스 전력의 기능으로서의 X-레이 회절 강도를 나타낸 것이다. 특히, 산화물 박막층은 0W, 1W, 2W, 5W, 10W, 20W, 40W 및 80W의 다른 바이어스 전력으로 형성된다. 즉, 산화물 반도체 박막층은 바이어스 전력의 인가없이 형성되기도 하며, 그리고 입력 전력의 0.5 내지 45% 정도의 범위의 다른 바이어스 전력을 인가하여 형성된다.
산화물 반도체 박막층을 증착하는 동안 바이어스 전력이 기판에 인가되지 않을 시, (002) 배향만 검출된다.
산화물 반도체 박막층을 증착하는 동안 1W 바이어스 전력이 기판에 인가될 시, (002) 배향은 감소되고 (101) 배향이 나타난다. 미세한 바이어스 전력이 예에서 사용된 무선 주파수 전력원에 의해 검사되지는 않았지만, 1W 이하인 바이어스 전력을 이용하여 유사한 효과를 얻을 수 있다고 가정한다.
1W 내지 10W 바이어스 전력이 사용될 시, 2 이하인 I(002)/I(101) 비를 가지는 산화물 반도체 박막층은 획득될 수 있다. 그러한 산화물 반도체 박막층은 일반적 산화물 반도체 박막보다 평면이 더 부드럽기 때문에, 마이크로제조공정 특성이 향상된다. 산화물 반도체 박막층의 열저항도 향상된다.
산화물 반도체 박막층을 증착하는 동안 10W(즉, 입력 전력의 5%)이상의 바이어스 전력이 기판에 인가될 시, 산화물 반도체 박막층의 배향은, (002)와(101)로 혼합된 배향으로부터 (100)과(101)로 혼합된 배향으로 변한다. I(101)/I(100) 비는 0.5 내지 5 범위 내에 있다. 그러한 산화물 반도체 박막층은 높은 열 저항과 향상된 마이크로제조공정 특성을 가진다.
도 4a는 산화물 반도체 박막층을 증착하는 동안 0W 바이어스 전력이 기판에 인가될 시, 산화물 반도체 박막층을 투과형 전자현미경(TEM)으로 본 단면 이미지의 사진이고, 그리고 도 4b는 산화물 반도체 박막층을 증착하는 동안 5W 바이어스 전력이 기판에 인가될 시, 산화물 반도체 박막층을 TEM으로 본 단면 이미지의 사진이다.
산화물 반도체 박막층을 증착하는 동안 0W의 바이어스 전력이 기판에 인가될 시(즉, 어떠한 바이어스 전력도 인가가 없을 시), 원주형 결정 구조와 표면 거칠기가 현저하게 나타난다. 원주형 구조는 c-축 (002) 배향으로부터 발생된 결과라 추정된다.
반면에, 산화물 반도체 박막층을 증착하는 동안 5W 바이어스 전력이 기판에 인가될 시 형성된 TEM으로 본 산화물 반도체 박막층의 단면 이미지를 참조하여, 산화물 반도체 박막층이 바람직한 c-축 배향을 가짐에도 불구하고, 산화물 반도체 박막층이 더 부드러운 표면을 가지기 위해 미정질화된 것을 볼 수 있다. 더 부드러운 표면을 가진 산화물 반도체 박막층을 사용하여, TFT들과 같은 반도체 장치들을 더 얇게 형성할 수 있다. 최종 TFT들은 향상된 전류 구동 성능을 가진다.
도 5a 및 도 5b 각각은 산화물 반도체 박막층을 증착하는 동안 0W와 40W의 바이어스 전력이 기판에 인가될 시 형성된 건조-에칭화 산화물 반도체(산화아연) 박막층을 주사 전자 현미경(SEM)으로 본 사진이다. CH4는 건조에칭에서 사용된다.
산화물 반도체 박막층을 증착하는 동안 0W 바이어스 전력이 기판에 인가될 시(즉, 어떠한 바이어스 전력도 인가가 없을 시), c-축 (002) 배향을 가지는 산화물 반도체 박막층이 산화아연의 원주형 결정 구조를 따라 에칭되었기 때문에, 건조-에칭된 산화물 반도체 박막층의 패턴화된 측면은 더 거칠어지게 된다.
반면에, 산화물 반도체 박막층을 증착하는 동안 40W 바이어스 전력이 기판에 인가될 시, 원주형 결정 구조는 붕괴되고 패턴화된 측면은 거칠기가 떨어지는 부드러운 표면을 형성한다. 이로써, 산화물 반도체 박막층의 마이크로제조공정 특성은 적합한 바이어스 전력을 인가함으로써 향상된다.
도 6a 및 6b는 산화물 반도체 박막층에 포함된 산화아연으로부터 Zn 탈착의 열 탈착 분광학을 제시한다. Zn 탈착량은 열 탈착방법을 사용하고, 그리고 산화물 반도체 박막층을 증착하는 동안 0W 바이어스 전력이 기판에 인가될 시 형성된 산화물 반도체 박막층을 사용하여 측정된다. 도 7a 및 도 7b는 도 6a와 6b의 예와 유사하게 측정한 것으로서, 산화물 반도체 박막층을 증착하는 동안 5W 바이어스 전력이 기판에 인가될 시 형성된 산화물 반도체 박막층을 사용하여 제거된 Zn 양을 제시한다. 도 6a 및 7a는 제거된 Zn 양의 질량수(m/e)(64 및 66)의 측정량을 나타내고 도 6b 및 7b는 제거된 Zn 양의 질량수(m/e)(67 및 68)의 측정량을 나타낸다.
산화물 반도체 박막층을 증착하는 동안 0W 바이어스 전력이 기판에 인가될 시(즉, 어떠한 바이어스 전력도 인가가 없을 시), 열처리 온도가 200 ℃ 정도를 초과하면 산화아연으로부터 Zn의 탈착이 시작되어 열처리 온도가 300 ℃ 정도를 초과하면 제거된 Zn은 급속하게 증가된다. 이는 원주형 구조와 많은 결정입계를 가지는 산화물 반도체 박막층을 열적으로 불안정하게 만든다.
반면에, 산화물 반도체 박막층을 증착하는 동안 5W 바이어스 전력이 기판에 인가될 시, 원주형 결정 구조는 붕괴된다. 산화아연 중 제거된 성분량은 열처리의 온도가 높아도 감소된다. 산화물 반도체 박막층이 TFT와 같은 반도체 장치에서 사용될 경우, TFT가 게이트 절연막 형성 동안 열처리를 받을시에도 산화아연 성분의 탈착은 막아지게 된다. 이로써, 산화물 반도체 박막층의 저항이 감소되는 것을 막게 되어 누설전류는 억제된다.
상술된 바와 같이, 본 발명에 따른 반도체 장치의 산화물 반도체 박막층은 열저항이 높으며, 표면 평활도가 우수하고, 그리고 향상된 마이크로제조공정 특성을 가진다.

Claims (23)

  1. 산화 아연을 포함하는 산화물 타겟을 사용함으로써, 기판(1) 상에 산화물 반도체 박막층을 형성하는 단계; 및
    (002) 배향 외에 적어도 하나의 배향을 가지기 위해 상기 산화물 반도체 박막층의 주성분인 산화아연의 배향을 제어하도록 상기 산화물 반도체 박막층(3)을 형성하는 동안 무선 주파수 전력을 상기 기판에 인가하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 산화물 반도체 박막층(3)을 형성하는 단계는 마그네트론 스퍼터링을 사용하여 실행되고, 그리고 상기 무선 주파수 전력을 상기 기판(1)에 인가하는 단계는 기판 스테이지를 통해 실행됨을 특징으로 하는 반도체 장치의 제조방법.
  3. 반도체 장치의 산화물 반도체 박막층(3)을 형성하기 위해 사용된 타겟을 준비하는 단계; 및
    무선 주파수 투입 전력을 상기 타겟에 인가하고 기판에 인가된 상기 입력 전력보다 더 작은 무선 주파수 바이어스 전력을 인가하면서, 마크네트론 스퍼터링에 의해 상기 기판 상에 상기 산화물 반도체 박막층을 형성하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 바이어스 전력은 상기 입력 전력의 0.5% 내지 45% 범위인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 3 항에 있어서,
    상기 산화물 반도체 박막층(3)이 산화아연을 포함하도록 상기 타겟은 산화아연을 포함하고, 그리고 산화아연이 포함된 상기 산화물 반도체 박막층은 (002) 배향 외에 적어도 하나의 배향을 가짐을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 산화물 반도체 박막층(3)에 포함된 상기 산화아연은 (002) 배향과 (101) 배향을 포함하는 혼합 배향을 가짐을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 산화물 반도체 박막층(3)에 포함된 상기 산화아연의 상기 (002) 배향을 나타내는 X-레이 회절 강도 I(002)와 상기 산화물 반도체 박막층에 포함된 상기 산화아연의 상기 (101) 배향을 나타내는 X-레이 회절 강도 I(101) 사이에서 I(002)/I(101) 비는 2 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 5 항에 있어서,
    상기 산화물 반도체 박막층(3)에 포함된 상기 산화아연은 (100) 배향과 (101) 배향을 포함하는 혼합 배향을 가짐을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 산화물 반도체 박막층(3)에 포함된 상기 산화아연의 상기 (101) 배향을 나타내는 X-레이 회절 강도 I(101)와 상기 산화물 반도체 박막층에 포함된 상기 산화아연의 상기 (100) 배향을 나타내는 X-레이 회절 강도 I(100) 사이에서 I(101)/I(100) 비는 0.5 내지 5의 범위에 있음을 특징으로 하는 반도체 장치의 제조방법.
  10. 산화 아연을 포함하는 산화물 반도체 박막층(3)을 가지는 반도체 장치의 제조방법으로서,
    상기 산화물 반도체 박막층을 형성하는 단계는, 상기 산화물 반도체 박막층이 형성된 기판(1) 상에 고주파 전력을 인가하면서 산화아연을 타겟으로 하는 스퍼터링을 수행함으로써 상기 산화물 반도체 박막층이 적어도 (100) 배향 또는 (101) 배향을 나타내도록 상기 산화물 반도체 박막층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 산화 아연을 포함하는 타겟을 준비하는 단계와, 상기 타겟에 고주파 투입 전력을 인가하면서 마그네트론 스퍼터링을 수행하는 것에 의하여 기판 위에 산화아연을 포함하는 산화물 반도체 박막층을 형성하는 단계를 가지며,
    상기 산화물 반도체 박막층을 형성하는 단계는, 상기 투입 전력보다 작은 전력의 고주파 바이어스 전력을 상기 기판에 인가하면서 상기 마그네트론 스퍼터링을 수행함으로써 상기 산화물 반도체 박막층이, 적어도 (100) 배향 또는 (101) 배향을 나타내도록 상기 산화물 반도체 박막층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 타겟에 인가되는 투입 전력의 주파수와 상기 기판에 인가되는 바이어스 전력의 주파수가 같은 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 산화 아연을 포함하는 산화물 반도체 박막층(3)을 가지는 반도체 장치의 제조방법으로서,
    상기 산화물 반도체 박막층을 형성하는 단계는, 상기 산화물 반도체 박막층이 형성된 기판에 고주파 전력을 인가하면서 산화아연을 타겟으로 하는 스퍼터링을 수행함으로써 상기 산화물 반도체 박막층의 표면이 평활화되도록 상기 산화물 반도체 박막층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 산화 아연을 포함하는 타겟을 준비하는 단계와, 상기 타겟에 고주파 투입 전력을 인가하면서 마그네트론 스퍼터링을 수행하는 것에 의하여 기판 위에 산화아연을 포함하는 산화물 반도체 박막층을 형성하는 단계를 가지며,
    상기 산화물 반도체 박막층을 형성하는 단계는, 상기 투입 전력보다 작은 전력의 고주파 바이어스 전력을 상기 기판에 인가하면서 상기 마그네트론 스퍼터링을 수행함으로써 상기 산화물 반도체 박막층의 표면이 평활화되도록 상기 산화물 반도체 박막층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 게이트 전극(7)의 하층에 게이트 절연막(4)을 개재하여 산화 아연을 포함하는 산화물 반도체 박막층(3)이 형성된 박막 트랜지스터의 제조방법으로서,
    상기 산화물 반도체 박막층을 형성하는 단계는, 상기 산화물 반도체 박막층이 형성되는 기판에 고주파 전력을 인가하면서 산화아연을 타겟으로 하는 스퍼터링을 수행함으로써 상기 산화물 반도체 박막층이, 적어도 (100) 배향 또는 (101) 배향을 나타내도록 상기 산화물 반도체 박막층을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  16. 게이트 전극(7)의 하층에 게이트 절연막(4)을 개재하여 산화 아연을 포함하는 산화물 반도체 박막층(3)이 형성된 박막 트랜지스터의 제조방법으로서,
    상기 산화물 반도체 박막층을 형성하는 단계는, 상기 산화물 반도체 박막층이 형성되는 기판에 고주파 전력을 인가하면서 산화아연을 타겟으로 하는 스퍼터링을 수행함으로써 상기 산화물 반도체 박막층의 표면이 평활화되도록 상기 산화물 반도체 박막층을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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