KR102605008B1 - 반도체 장치, 전자 부품, 및 전자 기기 - Google Patents

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유토 야쿠보
케이 타카하시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

구동 능력을 적절히 변경할 수 있는 반도체 장치를 제공한다.
제 1 내지 제 3 회로(102, 103, 101)와, 제 1 유지 회로(SH2)를 가지는 반도체 장치(100A)이고, 제 1 유지 회로(SH2)는 제 1 유지부(노드(ND2))를 가지고, 제 1 전위를 유지한다. 제 1 회로(102)는 제 1 유지부(노드(ND2))의 제 1 전위를 제 2 전위로 변동시키는 기능을 가지고, 제 2 회로(103)는 상기 제 1 유지부(노드(ND2))의 제 1 전위 또는 제 2 전위에 의거하는 바이어스 전류를 생성하는 기능을 가진다. 제 3 회로(101)는 제 1 내지 제 3 단자(TLa4, TLa1, TLa2)를 가지고, 바이어스 전류가 제 1 단자(TLa4)에 공급됨으로써 제 2 단자(TLa1)에 대한 입력 전위에 따라 제 3 전위를 생성하고, 제 3 단자(TLa2)로부터 제 3 전위를 출력하는 기능을 가진다. 따라서, 제 2 회로(103)에서 생성되는 바이어스 전류의 양은 제 1 회로(102)에 의하여 증감한다.

Description

반도체 장치, 전자 부품, 및 전자 기기
본 발명의 일 형태는 표시 장치, 전자 부품, 및 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로 더 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 프로세서, 전자 기기, 시스템, 이들의 구동 방법, 이들의 제조 방법, 또는 이들의 검사 방법을 일례로서 들 수 있다.
근년 전자 기기에서 동작 시의 소비전력의 저감화가 강하게 요구되고 있다. 전자 기기의 소비전력을 저감화하는 것을 목적으로 하여, 신호 처리 회로에서의 동작 상태에 따라 개개의 회로 동작을 제어하는 것이 수행되고 있다.
신호 처리 회로로서 예를 들어 전압 조정기(voltage regulator) 등의 반도체 장치에서는 제 1 차동 증폭 회로, 제 2 차동 증폭 회로, 및 출력 트랜지스터의 3단 구성에 의하여 고전원 전압 변동 제거비로 양호한 과도 응답 특성이 얻어지는 동작과, 제 2 차동 증폭 회로 및 출력 트랜지스터의 2단 구성에 의하여 저소비 전류에 적합한 동작을 자동으로 전환한다는 것이 수행되어 있다(특허문헌 1 참조).
또한 상기 반도체 장치 등에 포함되는 기준 전압 생성 회로는 기준 전압을 생성하는 동안 전력이 계속 소비된다. 특허문헌 2에서는 기준 전압 생성 회로의 출력에 전위를 유지하는 유지 회로를 전기적으로 접속함으로써, 기준 전압의 공급이 정지되어도 구동할 수 있는 반도체 장치의 발명이 개시되어 있다.
일본 공개특허공보 특개2011-96210호 일본 공개특허공보 특개2013-235564호
하지만 특허문헌 2에 기재된 반도체 장치에서는 미리 설계된 전류량의 전류원만이 사용될 수 있기 때문에, 상기 전류원으로부터 흐르는 전류량을 조정하여 상기 반도체 장치의 스타트 업 시간이나 소비전력을 조정하는 것은 어렵다. 또한 전류원으로부터 흐르는 전류량을 조정할 수 있더라도, 유지 회로에 유지되어 있는 전위를 재기록해야 하기 때문에 상기 반도체 장치를 다시 기동할 필요가 있다.
본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 상기 반도체 장치를 가지는 신규 전자 기기를 제공하는 것을 과제 중 하나로 한다.
또한 본 발명의 일 형태는 소비전력이 저감된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 스타트 업 시간을 증감할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 본 발명의 일 형태의 과제는 위에서 열거한 과제에 한정되지 않는다. 위에서 열거한 과제는 다른 과제의 존재를 방해하는 것이 아니다. 또한 다른 과제는 이하에 기재되고 본 항목에서는 언급되지 않은 과제이다. 본 항목에서 언급되지 않은 과제는 통상의 기술자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이고, 이들 기재로부터 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 위에서 열거한 과제 및 다른 과제 중 적어도 하나의 과제를 해결하는 것이다. 또한 본 발명의 일 형태는 위에서 열거한 과제 및 다른 과제 모두를 해결할 필요는 없다.
(1) 본 발명의 일 형태는 제 1 내지 제 3 회로와, 제 1 유지 회로를 가지고, 제 1 유지 회로는 제 1 유지부를 가지고, 제 1 유지 회로는 제 1 유지부를 전기적으로 부유 상태로 하여, 제 1 유지부의 제 1 전위를 유지하는 기능을 가지고, 제 1 회로는 제 1 유지부의 제 1 전위를 제 2 전위로 변동시키는 기능을 가지고, 제 2 회로는 제 1 유지부의 제 1 전위 또는 제 2 전위에 의거하는 바이어스 전류를 생성하는 기능을 가지고, 제 3 회로는 제 1 단자 내지 제 3 단자를 가지고, 제 3 회로는 바이어스 전류가 제 3 회로의 제 1 단자에 공급됨으로써 제 3 회로의 제 2 단자에 대한 입력 전위에 따라 제 3 전위를 생성하고, 제 3 회로의 제 3 단자로부터 제 3 전위를 출력하는 기능을 가지는 반도체 장치이다.
(2) 또한 본 발명의 일 형태는 상기 (1)의 구성에서 제 1 회로는 제 1 용량 소자를 가지고, 제 1 용량 소자의 제 1 단자는 제 1 유지부에 전기적으로 접속되고, 제 1 회로는 제 1 유지 회로가 제 1 유지부를 전기적으로 부유 상태로 한 후에, 제 1 용량 소자의 제 2 단자에 제 4 전위가 입력됨으로써 제 1 용량 소자의 용량 결합에 의하여 제 1 유지부에 유지되어 있는 제 1 전위를 제 2 전위로 변동시키는 기능을 가지는 반도체 장치이다.
(3) 또한 본 발명의 일 형태는 상기 (2)의 구성에서 제 1 회로는 버퍼 회로를 가지고, 버퍼 회로의 출력 단자는 제 1 용량 소자의 제 2 단자에 전기적으로 접속되어 있는 반도체 장치이다.
(4) 또한 본 발명의 일 형태는 상기 (2)의 구성에서 제 1 회로는 멀티플렉서를 가지고, 멀티플렉서의 출력 단자는 제 1 용량 소자의 제 2 단자에 전기적으로 접속되어 있는 반도체 장치이다.
(5) 또한 본 발명의 일 형태는 상기 (2)의 구성에서 제 1 회로는 콤퍼레이터를 가지고, 콤퍼레이터의 출력 단자는 제 1 용량 소자의 제 2 단자에 전기적으로 접속되고, 콤퍼레이터의 제 1 입력 단자에는 제 3 전위가 입력되고, 콤퍼레이터의 제 2 입력 단자에는 제 5 전위가 입력되어 있는 반도체 장치이다.
(6) 또한 본 발명의 일 형태는 상기 (1) 내지 (5) 중 어느 하나의 구성에서 제 1 유지 회로는 제 1 트랜지스터와 제 2 용량 소자를 가지고, 제 1 유지부는 제 1 트랜지스터의 제 1 단자와, 제 2 용량 소자의 제 1 단자에 전기적으로 접속되고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체 장치이다.
(7) 또한 본 발명의 일 형태는 상기 (6)의 구성에서, 제 4 회로를 가지고, 제 4 회로는 정전류를 흐르게 하는 기능을 가지고, 제 4 회로는 제 1 트랜지스터의 제 2 단자에 전기적으로 접속되고, 제 1 트랜지스터가 도통 상태일 때, 제 1 트랜지스터의 제 1 단자에는 정전류에 따른 제 1 전위가 입력되는 반도체 장치이다.
(8) 또한 본 발명의 일 형태는 상기 (1) 내지 (7) 중 어느 하나의 구성에서 제 2 유지 회로를 가지고, 제 2 유지 회로는 제 2 유지부를 가지고, 제 2 유지부는 제 3 회로의 제 2 단자에 전기적으로 접속되고, 제 2 유지 회로는 제 2 유지부를 전기적으로 부유 상태로 하여, 제 3 회로의 제 2 단자에 대한 입력 전위를 유지하는 기능을 가지는 반도체 장치이다.
(9) 또한 본 발명의 일 형태는 상기 (8)의 구성에서 제 2 유지 회로는 제 2 트랜지스터와 제 3 용량 소자를 가지고, 제 2 유지부는 제 2 트랜지스터의 제 1 단자와, 제 3 용량 소자의 제 1 단자에 전기적으로 접속되고, 제 2 트랜지스터의 제 2 단자에는 입력 전위가 입력되고, 제 2 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체 장치이다.
(10) 또한 본 발명의 일 형태는 상기 (1) 내지 (9) 중 어느 하나의 구성의 반도체 장치와 집적 회로가 프린트 기판 위에 제공되어 있는 전자 부품이다.
(11) 또한 본 발명의 일 형태는 상기 (1) 내지 (9) 중 어느 하나의 구성의 반도체 장치와, 하우징을 가지는 전자 기기이다.
본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여, 상기 반도체 장치를 가지는 전자 기기를 제공할 수 있다.
또한 본 발명의 일 형태에 의하여 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 스타트 업 시간을 증감할 수 있는 반도체 장치를 제공할 수 있다.
또한 본 발명의 일 형태의 효과는 위에서 열거한 효과에 한정되지 않는다. 위에서 열거한 효과는 다른 효과의 존재를 방해하는 것이 아니다. 또한 다른 효과는 이하에 기재되고 본 항목에서는 언급되지 않은 효과이다. 본 항목에서 언급되지 않은 효과는 통상의 기술자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이고, 이들 기재로부터 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 위에서 열거한 효과 및 다른 효과 중 적어도 하나의 효과를 가지는 것이다. 따라서 본 발명의 일 형태는 경우에 따라서는 위에서 열거한 효과를 가지지 않는 경우도 있다.
도 1은 반도체 장치의 구성예를 설명하기 위한 블록도.
도 2는 반도체 장치에 포함되는 회로의 구성예를 설명하기 위한 회로도.
도 3은 반도체 장치에 포함되는 회로의 구성예를 설명하기 위한 회로도.
도 4는 반도체 장치에 포함되는 회로의 구성예를 설명하기 위한 회로도.
도 5는 반도체 장치에 포함되는 회로의 구성예를 설명하기 위한 회로도.
도 6은 반도체 장치의 구성예를 설명하기 위한 회로도.
도 7은 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 8은 반도체 장치의 구성예를 설명하기 위한 블록도.
도 9는 반도체 장치에 포함되는 회로의 구성예를 설명하기 위한 회로도.
도 10은 반도체 장치에 포함되는 회로의 구성예를 설명하기 위한 회로도.
도 11은 반도체 장치의 구성예를 설명하기 위한 회로도.
도 12는 반도체 장치의 구성예를 설명하기 위한 단면도.
도 13은 트랜지스터의 구성예를 설명하기 위한 상면도 및 단면도.
도 14는 트랜지스터의 구성예를 설명하기 위한 상면도 및 단면도.
도 15는 트랜지스터의 구성예를 설명하기 위한 상면도 및 단면도.
도 16은 트랜지스터의 구성예를 설명하기 위한 상면도 및 단면도.
도 17은 전자 부품의 일례를 설명하기 위한 사시도.
도 18은 전자 기기의 일례를 설명하기 위한 사시도.
도 19는 반도체 장치의 구성예를 설명하기 위한 회로도.
도 20의 (A)는 입력 전류와 인가 전위에 대한, 반도체 장치가 출력하는 전류를 나타낸 그래프. 도 20의 (B)는 입력 전류와 인가 전위에 대한 반도체 장치의 특정의 노드의 전위를 나타낸 그래프.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미에서 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 채널 형성 영역에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 트랜지스터의 채널 형성 영역을 구성할 수 있는 경우, 상기 금속 산화물을 산화물 반도체(OS)라고 할 수 있다. 또한 OS FET 또는 OS 트랜지스터라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 포함하는 트랜지스터라고 바꿔 말할 수 있다.
또한 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치에 대하여 설명한다.
<구성예>
도 1은 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타낸 블록도이다. 반도체 장치(100)는 배선(REFL)으로부터 참조 전위가 입력됨으로써, 배선(OUTL)으로부터 참조 전위에 따른 전위를 출력하는 전압 조정기이다. 반도체 장치(100)는 회로(101)와, 조정 회로(102)와, 회로(103)와, 회로(104)와, 유지 회로(SH1)와, 유지 회로(SH2)를 가진다.
회로(101)는 단자(TLa1) 내지 단자(TLa5)를 가진다. 단자(TLa1)는 유지 회로(SH1)에 전기적으로 접속되고, 단자(TLa2)는 배선(OUTL)에 전기적으로 접속되고, 단자(TLa3)는 배선(VDDL)에 전기적으로 접속되고, 단자(TLa5)는 배선(GNDL)에 전기적으로 접속되어 있다. 단자(TLa4)는 후술하는 회로(103)의 단자(TLc2)에 전기적으로 접속되어 있다.
배선(VDDL)은 반도체 장치(100)에 고전원 전위를 공급하기 위한 배선이고, 배선(GNDL)은 반도체 장치(100)에 저전원 전위를 공급하기 위한 배선이다. 또한 상기 저전원 전위로서는 예를 들어 접지 전위로 할 수 있다.
회로(101)는 바이어스 전류가 단자(TLa4)에 공급됨으로써 단자(TLa1)에 입력된 전위에 따른 출력 전위를 생성하고, 상기 출력 전위를 단자(TLa2)로부터 출력하는 기능을 가진다. 그러므로 회로(101)는 예를 들어 차동 쌍을 가지는 회로, 바이어스 전류가 공급됨으로써 구동되는 증폭 회로 등을 가질 수 있다.
회로(103)는 단자(TLc1) 내지 단자(TLc3)를 가진다. 단자(TLc1)는 후술하는 조정 회로(102)의 단자(TLb2)에 전기적으로 접속되고, 단자(TLc3)는 배선(GNDL)에 전기적으로 접속되어 있다.
회로(103)는 회로(101)에 입력하기 위한 바이어스 전류를 생성하는 회로이다. 또한 상기 바이어스 전류의 양은 단자(TLc1)에 입력되는 전위에 따라 결정된다.
조정 회로(102)는 단자(TLb1) 내지 단자(TLb4)를 가진다. 단자(TLb1)는 유지 회로(SH2)에 전기적으로 접속되고, 단자(TLb3)는 배선(VDDL)에 전기적으로 접속되고, 단자(TLb4)는 배선(GNDL)에 전기적으로 접속되어 있다.
조정 회로(102)는 단자(TLb1) 및 단자(TLb2)의 전위를 변동시키는 기능을 가지는 회로이다. 도 1의 회로 구성에서 단자(TLb1) 및 단자(TLb2)의 전위를 변동시킴으로써, 회로(103)의 단자(TLc1)에 입력되는 전위, 및 유지 회로(SH2)가 가지는 용량 소자(C2)의 제 1 단자의 전위도 동시에 변동시킬 수 있다. 또한 단자(TLb1) 및 단자(TLb2)의 전위를 변동시킴으로써, 회로(103)의 단자(TLc1)에 입력되는 전위를 변동시킬 수 있고, 결과적으로 회로(103)에서 생성되는 바이어스 전류의 양을 증감할 수 있다.
회로(104)는 단자(TLd1) 내지 단자(TLd3)를 가진다. 단자(TLd1)는 유지 회로(SH2)에 전기적으로 접속되고, 단자(TLd2)는 배선(VDD2L)에 전기적으로 접속되고, 단자(TLd3)는 배선(GNDL)에 전기적으로 접속되어 있다.
배선(VDD2L)은 회로(104)에 소정의 전위를 공급하기 위한 배선이다. 또한 상기 전위는 배선(VDDL)의 고전원 전위와 같아도 좋다. 그러므로 단자(TLd2)는 배선(VDD2L)이 아니라 배선(VDDL)에 전기적으로 접속되어 있어도 좋다.
회로(104)는 유지 회로(SH2)의 용량 소자(C2)의 제 1 단자, 및 조정 회로(102)의 단자(TLb1)에 소정의 전위를 입력하기 위한 회로로서 기능한다.
유지 회로(SH1)는 스위치(SW1)와 용량 소자(C1)를 가진다. 스위치(SW1)의 제 1 단자는 배선(REFL)에 전기적으로 접속되고, 스위치(SW1)의 제 2 단자는 용량 소자(C1)의 제 1 단자와 단자(TLa1)에 전기적으로 접속되어 있다. 용량 소자(C1)의 제 2 단자는 배선(GNDL)에 전기적으로 접속되어 있다.
또한 스위치(SW1)의 제어 단자는 배선(SWL)과 전기적으로 접속되어 있다. 배선(SWL)은 스위치(SW1)의 온 상태와 오프 상태를 전환하기 위한 제어 신호를 송신하는 기능을 가지는 배선이다.
유지 회로(SH2)는 스위치(SW2)와, 용량 소자(C2)를 가진다. 스위치(SW2)의 제 1 단자는 단자(TLd1)에 전기적으로 접속되고, 스위치(SW2)의 제 2 단자는 용량 소자(C2)의 제 1 단자와 단자(TLb1)에 전기적으로 접속되어 있다. 용량 소자(C2)의 제 2 단자는 배선(GNDL)에 전기적으로 접속되어 있다.
또한 스위치(SW2)의 제어 단자는 배선(SWL)과 전기적으로 접속되어 있다. 그러므로 스위치(SW1) 및 스위치(SW2)는 배선(SWL)으로부터 송신되는 제어 신호에 의거하여 서로 동기하고 온 상태와 오프 상태를 전환한다. 구체적으로는 이와 같은 구성에 의하여 스위치(SW1) 및 스위치(SW2) 각각을 동시에 온 상태 또는 오프 상태로 할 수 있다.
본 명세서에 기재되는 스위치(SW1) 및 스위치(SW2)로서는 예를 들어 트랜지스터를 적용할 수 있고, 또한 스위치(SW1) 및 스위치(SW2)가 가지는 제어 단자란, 상기 트랜지스터의 게이트로 할 수 있다. 또한 스위치(SW1) 및 스위치(SW2)로서 트랜지스터를 적용하는 경우, OS 트랜지스터인 것이 바람직하다. 특히, OS 트랜지스터는 채널 형성 영역에 인듐, 원소 M(원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석), 아연 중 적어도 하나를 가지는 금속 산화물인 것이 바람직하다. 또한 상기 금속 산화물에 대해서는 실시형태 3에서 자세히 설명한다. 이와 같은 OS 트랜지스터를 스위치(SW1)(스위치(SW2))에 적용함으로써, 트랜지스터의 오프 전류를 매우 낮게 할 수 있다. 그러므로 용량 소자(C1)의 제 1 단자(용량 소자(C2)의 제 1 단자)에 전위를 유지하는 경우, 스위치(SW1)(스위치(SW2))를 OS 트랜지스터로 함으로써, 오프 전류에 의한 용량 소자(C1)(용량 소자(C2))에 유지된 전위의 변동을 방지할 수 있다.
또한 도 1에서는 스위치(SW1)의 제어 단자와, 스위치(SW2)의 제어 단자 각각에 배선(SWL)이 전기적으로 접속되어 있는 구성을 나타내었지만, 본 발명의 일 형태에 따른 반도체 장치는 스위치(SW1)의 제어 단자와 스위치(SW2)의 제어 단자 각각에는 서로 다른 배선이 전기적으로 접속되어 있는 구성으로 하여도 좋다. 이 구성에 의하여, 스위치(SW1) 및 스위치(SW2)는 서로 독립적으로 온 상태와 오프 상태를 전환할 수 있다.
유지 회로(SH1)는 용량 소자(C1)의 제 1 단자의 전위를 유지할 수 있다. 구체적으로는 회로(101) 내에서 단자(TLa1)가 전원 전위 등의 전위가 공급되는 배선에 전기적으로 접속되어 있지 않은 경우에서 스위치(SW1)가 온 상태일 때 용량 소자(C1)의 제 1 단자에 배선(REFL)으로부터 입력되는 전위를 기록하고, 그 후 스위치(SW1)를 오프 상태로 함으로써 용량 소자(C1)의 제 1 단자 및 회로(101)의 단자(TLa1) 각각의 전위를 유지할 수 있다. 마찬가지로 유지 회로(SH2)도 조정 회로(102) 내에서 단자(TLb1)와 단자(TLb2) 사이, 및 회로(103) 내에서 단자(TLc1)가 전원 전위 등의 전위가 공급되는 배선에 전기적으로 접속되어 있지 않은 경우에서 스위치(SW2)가 온 상태일 때 용량 소자(C2)의 제 1 단자에 회로(104)의 단자(TLd1)로부터 입력되는 전위를 기록하고, 그 후 스위치(SW2)를 오프 상태로 함으로써 용량 소자(C2)의 제 1 단자의 전위를 유지할 수 있다.
<<회로(101), 회로(103)>>
다음으로 회로(101) 및 회로(103)의 회로 구성에 대하여 설명한다. 도 2는 회로(101) 및 회로(103)의 회로 구성의 예를 나타낸 것이다.
도 2에 나타낸 회로(101)는 연산 증폭기(OP1)를 구성하는 일부의 회로 소자와, 트랜지스터(Tr1)와 저항 소자(R1)와 저항 소자(R2)를 가진다. 또한 트랜지스터(Tr1)는 p채널형 트랜지스터로 한다. 또한 연산 증폭기(OP1)는 트랜지스터(Tr2) 내지 트랜지스터(Tr6)를 가진다. 또한 트랜지스터(Tr2) 및 트랜지스터(Tr3)는 p채널형 트랜지스터이고, 트랜지스터(Tr4) 내지 트랜지스터(Tr6)는 n채널형 트랜지스터이다. 또한 도 2에 나타낸 회로(103)는 트랜지스터(Tr6)를 가진다. 즉 도 2에 나타낸 회로(101) 및 회로(103)의 회로 구성의 예에서는 연산 증폭기(OP1)는 회로(101)의 일부의 회로 소자와 회로(103)로 구성되어 있다. 또한 이 경우, 연산 증폭기(OP1)는 바이어스 전류를 생성하는 기능과, 상기 바이어스 전류에 의하여 차동 쌍(트랜지스터(Tr4)와 트랜지스터(Tr5) 각각의 게이트)에 입력되는 전위에 따라 출력 전위를 생성하는 기능을 가지는 증폭 회로로서 기능한다.
트랜지스터(Tr2)의 제 1 단자는 단자(TLa3)에 전기적으로 접속되고, 트랜지스터(Tr2)의 제 2 단자는 트랜지스터(Tr1)의 게이트와 트랜지스터(Tr4)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(Tr2)의 게이트는 트랜지스터(Tr3)의 게이트와 트랜지스터(Tr3)의 제 2 단자에 전기적으로 접속되어 있다. 트랜지스터(Tr3)의 제 1 단자는 단자(TLa3)에 전기적으로 접속되고, 트랜지스터(Tr3)의 제 2 단자는 트랜지스터(Tr5)의 제 1 단자에 전기적으로 접속되어 있다.
트랜지스터(Tr4)의 제 2 단자는 단자(TLa4)에 전기적으로 접속되고, 트랜지스터(Tr4)의 게이트는 단자(TLa1)에 전기적으로 접속되어 있다. 트랜지스터(Tr5)의 제 2 단자는 단자(TLa4)에 전기적으로 접속되고, 트랜지스터(Tr5)의 게이트는 저항 소자(R1)의 제 1 단자와 저항 소자(R2)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(Tr6)의 제 1 단자는 단자(TLc2)에 전기적으로 접속되고, 트랜지스터(Tr6)의 제 2 단자는 단자(TLc3)에 전기적으로 접속되고, 트랜지스터(Tr6)의 게이트는 단자(TLc1)에 전기적으로 접속되어 있다.
즉 트랜지스터(Tr4)의 게이트는 연산 증폭기(OP1)의 반전 입력 단자에 상당하고, 트랜지스터(Tr5)의 게이트는 연산 증폭기(OP1)의 비반전 입력 단자에 상당하고, 트랜지스터(Tr2)의 제 1 단자 및 트랜지스터(Tr3)의 제 1 단자는 연산 증폭기(OP1)의 고전원 전위 입력 단자에 상당하고, 트랜지스터(Tr6)의 제 2 단자는 연산 증폭기(OP1)의 저전원 전위 입력 단자에 상당한다.
트랜지스터(Tr1)의 제 1 단자는 단자(TLa3)에 전기적으로 접속되어 있다. 단자(TLa2)는 트랜지스터(Tr1)의 제 2 단자와, 저항 소자(R1)의 제 2 단자에 전기적으로 접속되어 있다. 단자(TLa5)는 저항 소자(R2)의 제 2 단자에 전기적으로 접속되어 있다.
저항 소자(R1) 및 저항 소자(R2)는 트랜지스터(Tr5)에 인가하는 피드백 전위를 생성하는 역할을 가진다. 그러므로 저항 소자(R1) 및/또는 저항 소자(R2) 대신에 트랜지스터, 다이오드 등의 회로 소자를 적용할 수 있다.
회로(101) 및 회로(103)를 도 2에 나타낸 회로 구성으로 함으로써, 연산 증폭기(OP1)의 반전 입력 단자에 배선(REFL)으로부터의 참조 전위가 입력됨으로써 참조 전위에 따른 전압을 회로(101)에서 생성하고 단자(TLa2)로부터 출력할 수 있다.
또한 도 2에 나타낸 연산 증폭기(OP1)에서 고전원 전위를 공급하는 단자(TLa3)와 트랜지스터(Tr2)와 트랜지스터(Tr3)로 커런트 미러 회로가 구성되어 있고, 트랜지스터(Tr4) 및 트랜지스터(Tr5)로 차동 회로가 구성되어 있다. 따라서 트랜지스터(Tr2) 및 트랜지스터(Tr3) 각각의 구조, 크기는 서로 같은 것이 바람직하고, 트랜지스터(Tr4) 및 트랜지스터(Tr5) 각각의 구조, 크기는 서로 같은 것이 바람직하다.
다음으로 회로(101) 및 회로(103)의 구체적인 동작에 대하여 설명한다.
고전원 전위를 공급하는 단자(TLa3)와, 트랜지스터(Tr2)와, 트랜지스터(Tr3)로 커런트 미러 회로가 구성되어 있기 때문에 트랜지스터(Tr2) 및 트랜지스터(Tr3) 각각의 소스-드레인 사이에는 트랜지스터(Tr3)의 제 2 단자의 전위에 따른 전류가 흐른다.
트랜지스터(Tr3)의 제 2 단자의 전위는 트랜지스터(Tr5)의 게이트의 전위에 따라 결정된다. 구체적으로는 트랜지스터(Tr5)의 게이트의 전위와, 단자(TLa4)로부터 공급되는 전위에 따라 트랜지스터(Tr5)의 소스-드레인 사이에 전류가 흐르기 때문에 트랜지스터(Tr3)의 제 2 단자의 전위는 상기 전류에 따른 전위가 된다.
여기서 트랜지스터(Tr4)의 게이트에(즉 단자(TLa1)에) 참조 전위가 입력되었을 때 트랜지스터(Tr4)의 소스-드레인 사이에 흐르는 전류는 참조 전위와 단자(TLa4)로부터 공급되는 전위에 따라 결정된다.
이때 참조 전위보다 트랜지스터(Tr5)의 게이트의 전위가 높은 경우, 트랜지스터(Tr4)의 소스-드레인 전류보다 트랜지스터(Tr5)의 소스-드레인 전류가 크게 되기 때문에 트랜지스터(Tr2)의 제 2 단자(트랜지스터(Tr1)의 게이트)의 전위는 높아진다. 트랜지스터(Tr1)의 제 1 단자는 고전원 전위를 공급하는 단자(TLa3)와 전기적으로 접속되기 때문에 트랜지스터(Tr1)의 게이트의 전위가 높아지면 트랜지스터(Tr1)의 소스-드레인 전류가 작아지고, 또한 트랜지스터(Tr1)의 제 2 단자는 저항 소자(R1)와 저항 소자(R2)를 통하여 저전원 전위를 공급하는 단자(TLa5)와 전기적으로 접속되어 있기 때문에 트랜지스터(Tr1)의 제 2 단자의 전위는 낮아진다. 이에 의하여 트랜지스터(Tr5)의 게이트의 전위도 낮아지기 때문에 트랜지스터(Tr5)의 소스-드레인 전류는 작아진다. 최종적으로는 트랜지스터(Tr5)의 게이트의 전위는, 트랜지스터(Tr5)의 소스-드레인 전류가 트랜지스터(Tr4)의 소스-드레인 전류와 거의 같게 되는 전위에 수렴된다. 즉 트랜지스터(Tr5)의 게이트의 전위는 참조 전위와 거의 같게 된다.
또한 참조 전위보다 트랜지스터(Tr5)의 게이트의 전위가 낮은 경우, 트랜지스터(Tr5)의 소스-드레인 전류보다 트랜지스터(Tr4)의 소스-드레인 전류가 크게 되기 때문에, 트랜지스터(Tr2)의 제 2 단자(트랜지스터(Tr1)의 게이트)의 전위는 낮아진다. 트랜지스터(Tr1)의 제 1 단자는 고전원 전위를 공급하는 단자(TLa3)와 전기적으로 접속되기 때문에 트랜지스터(Tr1)의 게이트의 전위가 낮아지면 트랜지스터(Tr1)의 소스-드레인 전류가 커지기 때문에 트랜지스터(Tr1)의 제 2 단자의 전위는 높아진다. 이에 의하여 트랜지스터(Tr5)의 게이트의 전위도 높아지기 때문에 트랜지스터(Tr5)의 소스-드레인 전류는 커진다. 최종적으로는 트랜지스터(Tr5)의 게이트의 전위는 트랜지스터(Tr5)의 소스-드레인 전류가 트랜지스터(Tr4)의 소스-드레인 전류와 거의 같게 되는 전위에 수렴된다. 즉 트랜지스터(Tr5)의 게이트의 전위는 참조 전위와 거의 같게 된다.
여기서 단자(TLa2)로부터 출력되는 전위는, 단자(TLa1)에 입력되는 참조 전위에 더하고 저항 소자(R1) 및 저항 소자(R2) 각각의 저항값에 따라 결정된다. 즉 저항 소자(R1) 및 저항 소자(R2) 각각의 저항값을 결정함으로써 단자(TLa2)로부터 출력되는 전위를 임의로 설정할 수 있다. 또한 단자(TLa1)에 입력된 참조 전위와 거의 같은 전위를 단자(TLa2)로부터 출력하고자 하는 경우에는 저항 소자(R1)를 가능한 한 0로 하면 좋다.
<<조정 회로(102)>>
다음으로 조정 회로(102)의 회로 구성에 대하여 설명한다. 도 3의 (A)는 조정 회로(102)의 회로 구성의 예를 나타낸 것이다.
도 3의 (A)에 나타낸 조정 회로(102)는 회로(102a)와 용량 소자(C3)를 가진다.
용량 소자(C3)의 제 1 단자는 단자(TLb1)와 단자(TLb2)에 전기적으로 접속되어 있다. 용량 소자(C3)의 제 2 단자는 회로(102a)의 출력 단자에 전기적으로 접속되어 있다. 회로(102a)의 입력 단자는 배선(ADJL)에 전기적으로 접속되고, 회로(102a)의 고전원 전위 입력 단자는 단자(TLb3)에 전기적으로 접속되고, 회로(102a)의 저전원 전위 입력 단자는 단자(TLb4)에 전기적으로 접속되어 있다.
배선(ADJL)은 회로(102a)에 대하여 입력 전위를 공급하는 배선이고, 회로(102a)는 용량 소자(C3)의 제 2 단자에 입력 전위에 따른 전위를 인가하는 기능을 가지는 회로이다. 즉 단자(TLb1) 및 단자(TLb2)에 전기적으로 접속되어 있는 배선이 전기적으로 부유 상태일 때 조정 회로(102)는 용량 소자(C3)의 제 2 단자에 전위를 인가함으로써, 용량 소자(C3)에 의한 용량 결합에 의하여, 단자(TLb1) 및 단자(TLb2)와 전기적으로 접속되어 있는 배선의 전위를 변동시킬 수 있는 회로 구성이 되어 있다. 또한 조정 회로(102)는 회로(102a)를 생략한 구성, 즉, 배선(ADJL)과 용량 소자(C3)의 제 2 단자가 직접 전기적으로 접속되어 있는 구성으로 하여도 좋다(도시 생략).
또한 조정 회로(102)는 도 1에 나타낸 반도체 장치(100)의 유지 회로(SH2)를 포함한 구성으로 하여도 좋다. 이와 같은 회로 구성을 도 3의 (B)에 나타내었다. 도 3의 (B)의 조정 회로(102)는 도 1에 나타낸 반도체 장치(100)의 조정 회로(102)와 유지 회로(SH2)를 일괄로 한 회로이고, 도 3의 (A)의 조정 회로(102)의 용량 소자(C3)에 의한 용량 결합에 의하여 용량 소자(C3)의 제 1 단자의 전위를 변동시키는 기능에 더하여, 용량 소자(C2)의 제 1 단자(용량 소자(C3)의 제 1 단자)의 전위를 유지하는 기능을 가진다.
회로(102a)로서는 예를 들어 도 3의 (C)에 나타낸 바와 같이 버퍼 회로(BUF)를 적용할 수 있다. 이 경우 버퍼 회로(BUF)의 입력 단자는 회로(102a)의 입력 단자에 상당하고, 버퍼 회로(BUF)의 출력 단자는 회로(102a)의 출력 단자에 상당한다. 버퍼 회로(BUF)의 고전원 입력 단자는 단자(TLb3)에 전기적으로 접속되고, 버퍼 회로(BUF)의 저전원 입력 단자는 단자(TLb4)에 전기적으로 접속되어 있다. 또한 버퍼 회로(BUF)로서는 디지털 버퍼 회로, 아날로그 버퍼 회로 등을 적용할 수 있다.
또한 회로(102a)는 복수의 전위 중 하나를 용량 소자(C3)의 제 2 단자에 인가하는 구성으로 하여도 좋다. 이와 같은 회로 구성을 도 3의 (D)에 나타내었다. 도 3의 (D)에 나타낸 조정 회로(102)에서는 회로(102a)로서 멀티플렉서(MUX)를 적용하였다. 멀티플렉서는 n개(n은 2 이상의 정수로 함)의 입력 단자를 가지고, n개의 입력 단자 각각은 배선(ADJL[1]) 내지 배선(ADJL[n])과 전기적으로 접속되어 있다. 또한 도 3의 (D)에 나타낸 조정 회로(102)의 경우, 단자(TLb3), 단자(TLb4)를 제공하지 않아도 된다.
배선(ADJL[1]) 내지 배선(ADJL[n]) 각각은 서로 상이한 전위를 공급하는 배선으로 한다. 배선(CTL)은 멀티플렉서(MUX)에 전기적으로 접속되어 있고, 멀티플렉서(MUX)에 대하여 선택 신호를 송신하는 배선이다. 멀티플렉서(MUX)는 상기 선택 신호를 받음으로써, 상기 선택 신호에 포함되는 내용에 따라 멀티플렉서(MUX)의 n개의 입력 단자 중 어느 하나를 선택하고, 선택된 입력 단자와 출력 단자를 전기적으로 접속하는 기능을 가진다. 이와 같은 구성으로 함으로써, 멀티플렉서(MUX)는 배선(ADJL[1]) 내지 배선(ADJL[n]) 중 어느 하나를 선택하고, 선택된 배선이 공급하는 전위를 용량 소자(C3)의 제 2 단자에 인가할 수 있다. 또한 도 3의 (D)에서 배선(CTL)은 복수의 배선으로서 도시하였지만, n이 2인 경우 하나의 배선으로 할 수 있다.
또한 멀티플렉서(MUX)의 출력 단자와 용량 소자(C3)의 제 2 단자 사이에 아날로그 버퍼 회로(ABUF)를 제공한 회로로 하여도 좋다. 이 경우, 도 3의 (E)에 나타낸 바와 같이 상기 회로는 멀티플렉서(MUX)의 출력 단자와 아날로그 버퍼 회로(ABUF)의 입력 단자를 전기적으로 접속하고, 아날로그 버퍼 회로(ABUF)의 출력 단자와 용량 소자(C3)의 제 2 단자를 전기적으로 접속한 구성으로 하면 좋다. 또한 도 3의 (C)와 도 3의 (D) 각각의 조정 회로(102)를 조합하여도 좋다. 이 경우, 도 3의 (F)에 나타낸 바와 같이 단자(TLb1)와 단자(TLb2) 사이의 배선에 대하여, 용량 소자(C3)의 제 1 단자와 용량 소자(C4)의 제 1 단자를 병렬로 전기적으로 접속하고, 용량 소자(C3)의 제 2 단자에 멀티플렉서(MUX)의 출력 단자를 전기적으로 접속하고, 용량 소자(C4)의 제 2 단자에 버퍼 회로(BUF)의 출력 단자를 전기적으로 접속한 구성으로 하여도 좋다.
또한 회로(102a)는 회로(101)의 단자(TLa2)로부터 출력되는 전위에 따라 용량 소자(C3)의 제 2 단자에 공급하는 전위를 변화시키는 구성으로 하여도 좋다. 이와 같은 회로 구성을 도 3의 (G)에 나타내었다. 도 3의 (G)에 나타낸 조정 회로(102)에서는 회로(102a)로서 콤퍼레이터(CMP1)를 적용하였다. 콤퍼레이터(CMP1)의 비반전 입력 단자는 배선(REGL)에 전기적으로 접속되고, 콤퍼레이터(CMP1)의 반전 입력 단자는 배선(CRFL)에 전기적으로 접속되고, 콤퍼레이터(CMP1)의 출력 단자는 용량 소자(C3)의 제 2 단자에 접속되어 있다. 또한 콤퍼레이터(CMP1)의 전원 전위 입력 단자에는 단자(TLb3) 및/또는 단자(TLb4)가 전기적으로 접속되어 있어도 좋고, 단자(TLb3) 및 단자(TLb4)와는 다른 전원 전위를 공급하는 단자에 전기적으로 접속되어 있어도 좋다.
배선(REGL)에는 회로(101)의 단자(TLa2)로부터 출력되는 전위가 입력된다. 또한 배선(CRFL)은 콤퍼레이터(CMP1)에서의 기준 전위가 입력되어 있다.
도 3의 (G)에 나타낸 조정 회로(102)에서 배선(REGL)의 전위가 배선(CRFL)의 전위보다 낮을 때, 즉 회로(101)의 단자(TLa2)로부터 출력되는 전위가 상기 기준 전위보다 낮을 때, 콤퍼레이터(CMP1)의 출력 단자는 고레벨 전위를 출력한다. 이때 용량 소자(C3)의 제 2 단자에는 고레벨 전위가 공급된다. 단자(TLb1) 및 단자(TLb2)에 전기적으로 접속되어 있는 배선이 전기적으로 부유 상태일 때, 상기 배선의 전위는 용량 소자(C3)의 용량 결합에 의하여 높아진다.
또한 배선(REGL)의 전위가 배선(CRFL)의 기준 전위보다 높을 때, 즉 회로(101)의 단자(TLa2)로부터 출력되는 전위가 상기 기준 전위보다 높을 때, 콤퍼레이터(CMP1)의 출력 단자는 저레벨 전위를 출력한다. 단자(TLb1) 및 단자(TLb2)에 전기적으로 접속되어 있는 배선이 전기적으로 부유 상태일 때, 상기 배선의 전위는 용량 소자(C3)의 용량 결합에 의하여 낮아진다.
또한 도 3의 (G)에 나타낸 조정 회로(102)를 사용한 경우의 반도체 장치(100)의 동작에 대해서는 동작예에서 자세히 설명한다.
그런데 콤퍼레이터(CMP1) 대신에 클록드 콤퍼레이터(CMP2)를 적용할 수 있다. 도 3의 (H)의 조정 회로(102)는 도 3의 (G)의 조정 회로(102)의 콤퍼레이터(CMP1)로서 클록드 콤퍼레이터(CMP2)를 적용한 회로 구성이 되어 있고, 클록드 콤퍼레이터(CMP2)의 클록 신호 입력 단자에는 클록 신호를 공급하는 배선(CLKL)이 전기적으로 접속되어 있다.
또한 조정 회로(102)는 복수의 회로(102a)와 복수의 용량 소자(C3)를 가지는 회로 구성으로 하여도 좋다. 구체적으로는 조정 회로(102)는 도 4의 (A)에 나타낸 회로 구성으로 하여도 좋다. 도 4의 (A)에 나타낸 조정 회로(102)는 복수의 회로(102a)로서 회로(102a[1]) 내지 회로(102a[n])를, 복수의 용량 소자(C3)로서 용량 소자(C3[1]) 내지 용량 소자(C3[n])를 가진다.
용량 소자(C3[j])(j는 1 이상 n 이하의 정수로 함)의 제 1 단자는 단자(TLb1)와 단자(TLb2)에 전기적으로 접속되어 있다. 용량 소자(C3[j])의 제 2 단자는 회로(102a[j])의 출력 단자에 전기적으로 접속되어 있다. 회로(102a[j])의 입력 단자는 배선(ADJL[j])에 전기적으로 접속되고, 회로(102a[j])의 고전원 전위 입력 단자는 단자(TLb3)에 전기적으로 접속되고, 회로(102a[j])의 저전원 전위 입력 단자는 단자(TLb4)에 전기적으로 접속되어 있다.
이와 같은 구성으로 함으로써, 회로(102a[1]) 내지 회로(102a[n])와 용량 소자(C3[1]) 내지 용량 소자(C3[n])에 의하여 단자(TLb1)와 단자(TLb2)가 전기적으로 접속되어 있는 배선의 전위를 변동시킬 수 있다. 또한 회로(102a[1]) 내지 회로(102a[n]) 중 구동을 수행하는 회로를 하나 또는 복수 선택함으로써, 단자(TLb1)와 단자(TLb2)가 전기적으로 접속되어 있는 배선의 전위를 다양하게 변동시킬 수 있다.
예를 들어, 용량 소자(C3[1]) 내지 용량 소자(C3[n])의 정전 용량 값을 모두 거의 같게 하며, 배선(ADJL[j])이 공급하는 전위를 2j-1×Vany(Vany는 임의의 전위로 함)로 함으로써, 회로(102a[1]) 내지 회로(102a[n]) 중 구동을 수행하는 회로를 하나 또는 복수 선택함으로써, 용량 소자(C3[1]) 내지 용량 소자(C3[n])의 제 2 단자에 합계 k×Vany(k는 0 이상 2n-1 이하의 정수임)의 전위를 공급할 수 있다. 즉, 이 합계의 전위에 따라 단자(TLb1) 및 단자(TLb2)와 전기적으로 접속되어 있는 배선의 전위를 변동시킬 수 있다.
또한 예를 들어 배선(ADJL[1]) 내지 배선(ADJL[n]) 각각이 공급하는 전위를 Vany로 하며, 용량 소자(C3[1]) 내지 용량 소자(C3[n]) 각각의 정전 용량을 상이한 값으로 함으로써 회로(102a[1]) 내지 회로(102a[n]) 중, 구동을 수행하는 회로를 하나 또는 복수 선택함으로써, 단자(TLb1)와 단자(TLb2)가 전기적으로 접속되어 있는 배선의 전위를 다양하게 변동시킬 수 있다.
또한 도 4의 (A)에 나타낸 조정 회로(102)의 구성에서는 단자(TLb1), 단자(TLb2), 단자(TLb3), 단자(TLb4), 배선(ADJL[1]), 배선(ADJL[n]), 용량 소자(C3[1]), 용량 소자(C3[n]), 회로(102a[1]), 회로(102a[n])만이 도시되고, 그 이외의 회로, 소자, 배선 등은 생략되었다.
또한 도 4의 (A)에 나타낸 조정 회로(102)에서 회로(102a[1]) 내지 회로(102a[n])의 일부를 선택하고, 선택된 회로에 대한 전력의 공급을 정지하는 구성으로 하여도 좋다. 이와 같은 회로 구성을 도 4의 (B)에 나타내었다. 도 4의 (B)에 나타낸 조정 회로(102)는 고전원 전위를 공급하는 단자(TLb3)와 회로(102a[1]) 내지 회로(102a[n]) 각각의 고전원 전위 입력 단자 사이에 스위치(SWa[1]) 내지 스위치(SWa[n])가 제공되고, 저전원 전위를 공급하는 단자(TLb4)와 회로(102a[1]) 내지 회로(102a[n]) 각각의 저전원 전위 입력 단자 사이에 스위치(SWb[1]) 내지 스위치(SWb[n])가 제공된 구성이 되어 있다. 또한 스위치(SWa[1]) 내지 스위치(SWa[n]) 각각에는 배선(SWBL[1]) 내지 배선(SWBL[n])이 전기적으로 접속되고, 스위치(SWb[1]) 내지 스위치(SWb[n]) 각각에는 배선(SWBL[1]) 내지 배선(SWBL[n])이 전기적으로 접속되어 있다. 또한 스위치(SWa[j]), 스위치(SWb[j])의 온 상태와 오프 상태의 전환은 배선(SWBL[j])으로부터 송신되는 신호에 의하여 수행된다. 조정 회로(102)를 이와 같은 구성으로 함으로써, 배선(SWBL[1]) 내지 배선(SWBL[n])에 의하여 회로(102a[1]) 내지 회로(102a[n]) 중 원하는 회로를 선택하고, 해당하는 회로에 대한 전력의 공급을 정지할 수 있다. 이에 의하여 회로(102a[1]) 내지 회로(102a[n]) 중 필요한 회로만 구동시킬 수 있어, 조정 회로(102)에 필요한 소비전력을 삭감할 수 있다.
또한 도 4의 (B)에 나타낸 조정 회로(102)의 구성에서는 단자(TLb1), 단자(TLb2), 단자(TLb3), 단자(TLb4), 배선(ADJL[1]), 배선(ADJL[n]), 배선(SWBL[1]), 배선(SWBL[n]), 용량 소자(C3[1]), 용량 소자(C3[n]), 스위치(SWa[1]), 스위치(SWa[n]), 스위치(SWb[1]), 스위치(SWb[n]), 회로(102a[1]), 회로(102a[n])만이 도시되고, 그 이외의 회로, 소자, 배선 등은 생략되었다.
<<회로(103), 회로(104)>>
다음으로 회로(103) 및 회로(104)의 회로 구성에 대하여 설명한다. 도 5는 회로(103) 및 회로(104)의 회로 구성예를 나타낸 도면이다. 또한 회로(103) 및 회로(104)의 접속 구성을 설명하기 위하여 도 5에서는 조정 회로(102) 및 유지 회로(SH2)도 도시되었다.
회로(103)는 도 2에서 설명된 바와 같이, 트랜지스터(Tr6)를 가지고, 회로(104)는 트랜지스터(Tr7)와 정전류원(CI)을 가진다. 또한 트랜지스터(Tr7)는 n채널형 트랜지스터로 한다.
도 2에서 설명된 바와 같이, 트랜지스터(Tr6)의 제 1 단자는 단자(TLc2)에 전기적으로 접속되고, 트랜지스터(Tr6)의 제 2 단자는 단자(TLc3)에 전기적으로 접속되고, 트랜지스터(Tr6)의 게이트는 단자(TLc1)에 전기적으로 접속되어 있다. 트랜지스터(Tr7)의 제 1 단자는 정전류원(CI)의 출력 단자와 트랜지스터(Tr7)의 게이트에 전기적으로 접속되고, 트랜지스터(Tr7)의 제 2 단자는 단자(TLd3)에 전기적으로 접속되고, 트랜지스터(Tr7)의 게이트는 단자(TLd1)에 전기적으로 접속되어 있다. 정전류원(CI)의 입력 단자는 단자(TLd2)에 전기적으로 접속되어 있다.
그런데 도 3의 (A) 내지 (H), 도 4의 (A), (B)에 나타낸 회로 구성에 의하여 조정 회로(102)의 단자(TLb1)와 단자(TLb2) 사이는 전기적으로 접속되어 있다. 즉, 유지 회로(SH2)의 스위치(SW2)가 온 상태가 되어 있을 때 회로(103)의 단자(TLc1)와 회로(104)의 단자(TLd1) 사이가 도통 상태가 되기 때문에 회로(103)와 회로(104)로, 커런트 미러 회로가 구성된다. 또한 트랜지스터(Tr6)와 트랜지스터(Tr7)의 구조, 크기는 서로 같아도 좋고, 또는 서로 상이하여도 좋다.
또한 상술한 트랜지스터(Tr1) 내지 트랜지스터(Tr7)로서는 예를 들어 채널 형성 영역에 실리콘을 포함하는 트랜지스터(이하, Si 트랜지스터라고 기재함)로 할 수 있다. 실리콘으로서는 예를 들어 수소화 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등을 사용할 수 있다. 또한 트랜지스터(Tr1) 내지 트랜지스터(Tr7)를 Si 트랜지스터로 하는 경우, 반도체 장치(100)는 트랜지스터(Tr1) 내지 트랜지스터(Tr7)를 단결정 실리콘 기판 위에 형성하는 구성으로 하는 것이 바람직하다. 또한 상기 구성에 대해서는 실시형태 3에서 자세히 설명한다.
<동작예>
다음으로 본 발명의 일 형태에 따른 반도체 장치의 동작예에 대하여 설명한다. 또한 본 동작예에서는 도 6에 나타낸 반도체 장치(100A)의 동작에 대하여 설명한다.
도 6에 나타낸 반도체 장치(100A)에서는 회로(101)를 도 2의 (B)에 나타낸 회로 구성으로 하고, 회로(103) 및 회로(104)를 도 5에 나타낸 회로 구성으로 한다.
또한 반도체 장치(100A)의 조정 회로(102)는 도 3의 (B)에 나타낸 조정 회로(102)와 도 4의 (A)에 나타낸 조정 회로(102)를 조합한 회로 구성으로 한다. 구체적으로는, 도 4의 (A)에 나타낸 회로(102a[1]) 내지 회로(102a[n])로서, 버퍼 회로(BUF[1]) 내지 버퍼 회로(BUF[n])를 적용한다.
또한 반도체 장치(100A)의 유지 회로(SH1)는 스위치(SW1)로서 트랜지스터(OTr1)를 적용하였다. 또한 트랜지스터(OTr1)의 제 1 단자는 스위치(SW1)의 제 1 단자에 상당하고, 트랜지스터(OTr1)의 제 2 단자는 스위치(SW1)의 제 2 단자에 상당하고, 트랜지스터(OTr1)의 게이트는 스위치(SW1)의 제어 단자에 상당하는 것으로 한다. 트랜지스터(OTr1)는 백 게이트를 가지는 트랜지스터이고, 트랜지스터(OTr1)의 백 게이트는 트랜지스터(OTr1)의 게이트와 전기적으로 접속되어 있다. 이와 같은 접속 구성으로 함으로써, 트랜지스터(OTr1)는 온 전류를 크게 할 수 있다. 또한 유지 회로(SH1)를 트랜지스터(OTr1)의 백 게이트가 트랜지스터(OTr1)의 게이트가 아니라 다른 배선에 전기적으로 접속되어 있는 구성으로 하고, 상기 배선에 소정의 전위를 공급함으로써 트랜지스터(OTr1)의 문턱 전압을 변동시킬 수 있다. 또한 트랜지스터(OTr1)는 백 게이트를 가지지 않는 트랜지스터로 하여도 좋다. 또한 용량 소자(C1)의 제 1 단자에 기록하는 전위를 장시간 유지하는 것이 바람직하기 때문에, 트랜지스터(OTr1)로서는 오프 전류가 극히 작은 특성을 가지는 OS 트랜지스터를 사용하는 것이 바람직하다.
본 동작예에서 트랜지스터(OTr1)의 제 2 단자와 용량 소자(C1)의 전기적 접속점을 노드(ND1)라고 부른다.
또한 반도체 장치(100A)의 유지 회로(SH2)는 스위치(SW2)로서 트랜지스터(OTr2)를 적용하였다. 또한 트랜지스터(OTr2)의 제 1 단자는 스위치(SW2)의 제 1 단자에 상당하고, 트랜지스터(OTr2)의 제 2 단자는 스위치(SW2)의 제 2 단자에 상당하고, 트랜지스터(OTr2)의 게이트는 스위치(SW2)의 제어 단자에 상당하는 것으로 한다. 트랜지스터(OTr2)는 트랜지스터(OTr1)와 마찬가지로 백 게이트를 가지는 트랜지스터이고, 트랜지스터(OTr2)의 백 게이트는 트랜지스터(OTr2)의 게이트와 전기적으로 접속되어 있다. 또한 반도체 장치(100A)의 유지 회로(SH2)의 구성은 반도체 장치(100A)의 유지 회로(SH1)의 구성과 같기 때문에 트랜지스터(OTr2)의 설명은 상술한 트랜지스터(OTr1)의 설명의 기재를 참작한다.
본 동작예에서 트랜지스터(OTr2)의 제 2 단자와 용량 소자(C2)의 전기적 접속점을 노드(ND2)라고 부른다.
또한 도 1에서는 유지 회로(SH1) 및 유지 회로(SH2)는 배선(SWL)에 전기적으로 접속된 구성이 도시되었지만 도 6에서는 유지 회로(SH1)는 배선(SW1L)에 전기적으로 접속되고, 유지 회로(SH2)는 배선(SW2L)에 전기적으로 접속된 구성이 도시되어 있다. 즉, 유지 회로(SH1) 및 유지 회로(SH2)는 트랜지스터(OTr1)의 온 상태와 오프 상태의 전환은 배선(SW1L)으로부터 송신되는 신호에 의하여 수행되고, 트랜지스터(OTr2)의 온 상태와 오프 상태의 전환은 배선(SW2L)으로부터 송신되는 신호에 의하여 수행되는 구성으로 한다. 바꿔 말하면 트랜지스터(OTr1) 및 트랜지스터(OTr2) 각각은 서로 독립적으로 온 상태와 오프 상태를 전환할 수 있다.
또한 본 동작예에서 트랜지스터(OTr1) 및 트랜지스터(OTr2)는 특별히 언급이 없는 한, 온 상태의 경우에는 최종적으로 선형 영역에서 동작하는 것으로 한다. 즉 트랜지스터(OTr1) 및 트랜지스터(OTr2)의 게이트 전압, 소스 전압, 및 드레인 전압은 선형 영역에서 동작하는 범위의 전압으로서 적절히 바이어스되어 있는 것으로 한다.
또한 트랜지스터(Tr1) 내지 트랜지스터(Tr7)는 특별히 언급이 없는 한, 포화 영역에서 동작하는 것으로 한다. 즉, 트랜지스터(Tr1) 내지 트랜지스터(Tr7)의 게이트 전압, 소스 전압, 및 드레인 전압은 포화 영역에서 동작하는 범위의 전압으로서 적절히 바이어스되어 있는 것으로 한다.
다음으로 반도체 장치(100A)의 구체적인 동작예에 대하여 설명한다. 도 7의 (A), (B)는 반도체 장치(100A)의 동작예를 나타낸 타이밍 차트이다. 도 7의 (A)의 타이밍 차트는 조정 회로(102)가 동작하지 않는 경우에서의 시각(T01)으로부터 시각(T05)까지 사이와 그 근방에서의 배선(SW1L), 배선(SW2L), 배선(REFL), 배선(OUTL), 노드(ND1), 노드(ND2), 배선(ADJL[1])의 전위의 변화를 나타낸 것이다. 또한 도 7의 (B)의 타이밍 차트는 조정 회로(102)가 동작하는 경우에서의 시각(T11)으로부터 시각(T16)까지 사이와 그 근방에서의 배선(SW1L), 배선(SW2L), 배선(REFL), 배선(OUTL), 노드(ND1), 노드(ND2), 배선(ADJL[1])의 전위의 변화를 나타낸 것이다. 또한 도 7의 (A), (B)의 타이밍 차트에서 나타낸 'high'는 고레벨 전위를 가리키고, 'low'는 저레벨 전위를 가리키고, VGND는 접지 전위를 가리킨다. 또한 본 명세서 등에서의 '저레벨 전위', '고레벨 전위'라는 용어는 특정한 전위를 의미하는 것이 아니라, 배선이 상이하면, 구체적인 전위도 상이한 경우가 있다. 그러므로 예를 들어 배선(SW1L)이 공급하는 고레벨 전위는 배선(SW2L)이 공급하는 고레벨 전위와 상이한 전위이어도 좋다. 또한 예를 들어 배선(SW1L)이 공급하는 저레벨 전위는 배선(SW2L)이 공급하는 저레벨 전위와 상이한 전위이어도 좋다.
<<조정 회로(102)를 구동하지 않는 경우>>
우선 조정 회로(102)를 구동하지 않는 경우(도 7의 (A))의 반도체 장치(100A)의 동작예에 대하여 설명한다.
또한 도 7의 (A)의 타이밍 차트에서는 조정 회로(102)를 구동하지 않기 때문에 시각(T01)으로부터 시각(T05)까지 사이와 그 근방에서 배선(ADJL[1]) 내지 배선(ADJL[n])에는 VGND가 인가되어 있다.
[시각(T01)보다 전]
시각(T01)보다 전에서, 배선(SW1L) 및 배선(SW2L)에는 저레벨 전위가 인가되어 있다. 그러므로, 유지 회로(SH1)에 포함되는 트랜지스터(OTr1)의 게이트에 저레벨 전위가 인가되기 때문에 트랜지스터(OTr1)는 오프 상태가 된다. 또한 유지 회로(SH2)에 포함되는 트랜지스터(OTr2)의 게이트에 저레벨 전위가 인가되기 때문에, 트랜지스터(OTr2)도 오프 상태가 된다.
또한 배선(REFL)에는 VGND가 인가되어 있다. 또한 배선(REFL)에는 이 단계에서, VGND가 아니라, 참조 전위 또는 임의의 전위가 인가되어 있어도 좋다.
시각(T01)보다 전에서 노드(ND1) 및 노드(ND2)의 전위는 각각 VGND로 한다. 또한 노드(ND1) 및 노드(ND2) 각각은 VGND 이외의 전위이어도 좋다.
또한 시각(T01)보다 전에서 배선(OUTL)의 전위는 부정(不定)이지만, 도 7에서는 VGND로 하였다.
[시각(T01)으로부터 시각(T02)까지 사이]
시각(T01)으로부터 시각(T02)까지 사이에서, 배선(SW2L)에는 고레벨 전위가 인가된다. 그러므로 유지 회로(SH2)에 포함되는 트랜지스터(OTr2)의 게이트에 고레벨 전위가 인가되기 때문에 트랜지스터(OTr2)는 온 상태가 된다.
트랜지스터(OTr2)가 온 상태가 되면 회로(103)의 단자(TLc1)와 회로(104)의 단자(TLd1) 사이가 도통 상태가 되기 때문에 회로(103)와 회로(104)에 의한 커런트 미러 회로가 동작한다. 이에 의하여 트랜지스터(Tr6)와 트랜지스터(Tr7) 각각에 거의 같은 소스-드레인 전류가 흐른다. 또한 이 소스-드레인 전류의 크기는 정전류원(CI)의 사양에 따라 결정된다. 또한 정전류원(CI)의 사양에 따라 회로(103)의 단자(TLc1)와 회로(104)의 단자(TLd1) 사이의 배선(노드(ND2))의 전위가 결정되고, 상기 전위는 유지 회로(SH2)의 용량 소자(C2)의 제 1 단자에 기록된다. 본 동작예에서 상기 전위를 VBS라고 기재한다.
회로(103)의 단자(TLc3)와 회로(104)의 단자(TLd3) 각각이 배선(GNDL)에 전기적으로 접속되어 있기 때문에 트랜지스터(Tr6)에 발생하는 소스-드레인 전류는 회로(103)의 단자(TLc2)로부터 단자(TLc3)로의 방향에 흐른다. 즉, 회로(103)와 회로(104)에 의한 커런트 미러 회로가 동작함으로써, 회로(101)의 단자(TLa4)로부터 전류의 배출이 수행된다.
노드(ND2)의 전위가 VBS에 도달한 후에, 배선(SW2L)에는 저레벨 전위가 인가된다. 그러므로, 유지 회로(SH2)에 포함되는 트랜지스터(OTr2)의 게이트에 저레벨 전위가 인가되기 때문에 트랜지스터(OTr2)는 오프 상태가 된다.
이때 노드(ND2)는 전기적으로 부유 상태가 되고, 노드(ND2)의 전위인 VBS는 유지 회로(SH2)에 포함되어 있는 용량 소자(C2)에 의하여 유지된다. 또한 여기서 정전류원(CI)을 정지한 경우, 트랜지스터(Tr7)의 소스-드레인 사이에 전류는 흐르지 않게 되지만, 트랜지스터(Tr6)의 게이트, 즉 노드(ND2)의 전위의 VBS는 유지되어 있기 때문에 트랜지스터(Tr6)의 소스-드레인 사이에는 전류가 흐른다. 즉 정전류원(CI)을 정지하여도 트랜지스터(Tr6)의 소스-드레인 사이에 전류를 흐르게 할 수 있어 정전류원(CI)을 구동하기 위한 소비전력을 저감할 수 있다.
[시각(T02)으로부터 시각(T03)까지 사이]
시각(T02)으로부터 시각(T03)까지 사이에서, 반도체 장치(100A)에는 배선(REFL)으로부터 참조 전위로서 VREF가 공급된다.
또한 이 시점에서는 트랜지스터(OTr1)가 오프 상태이기 때문에 배선(REFL)으로부터 VREF가 공급되는 것으로 인한 노드(ND1)의 전위의 변동은 일어나지 않는다.
[시각(T03)으로부터 시각(T04)까지 사이]
시각(T03)으로부터 시각(T04)까지 사이에서, 배선(SW1L)에는 고레벨 전위가 인가된다. 그러므로, 유지 회로(SH1)에 포함되는 트랜지스터(OTr1)의 게이트에 고레벨 전위가 인가되기 때문에 트랜지스터(OTr1)는 온 상태가 된다.
트랜지스터(OTr1)가 온 상태가 되면, 배선(REFL)과 노드(ND1) 사이가 전기적으로 접속되기 때문에 노드(ND1)의 전위는 VREF가 된다. 또한 이때 노드(ND1)의 전위(VREF)는 유지 회로(SH1)의 용량 소자(C1)의 제 1 단자에 기록된다.
노드(ND1)의 전위가 VREF에 도달한 후, 배선(SW1L)에는 저레벨 전위가 인가된다. 그러므로 유지 회로(SH1)에 포함되는 트랜지스터(OTr1)의 게이트에 저레벨 전위가 인가되기 때문에 트랜지스터(OTr1)는 오프 상태가 된다.
이때 노드(ND1)는 전기적으로 부유 상태가 되고, 노드(ND1)의 전위인 VREF는 유지 회로(SH1)에 포함되어 있는 용량 소자(C1)에 의하여 유지된다.
또한 회로(101)의 단자(TLa1)에는 VREF가 입력된다. 본 동작예에서는 저항 소자(R1)의 저항값이 0에 가능한 한 가까운 경우를 생각하는 것으로 한다. 그러므로 회로(101)는 단자(TLa1)에 입력된 전위와 거의 같은 전위를 단자(TLa2)로부터 출력하기 때문에 배선(OUTL)의 전위는 VREF가 된다.
그런데 단자(TLa1)에 전위가 입력되고 나서, 단자(TLa2)로부터 전위가 출력되기까지에 걸리는 응답 시간(스타트 업 시간이라고 하는 경우가 있음)은 단자(TLa4)로부터 배출되는 전류량에 따라 결정된다. 상기 전류량이 클수록 회로(101)의 내부의 특정 노드의 전위, 예를 들어 트랜지스터(Tr4)의 제 1 단자나 트랜지스터(Tr5)의 제 1 단자 등의 전위를 신속하게 변동시킬 수 있어, 회로(101)에서의 스타트 업 시간을 짧게 할 수 있다. 또한 도 7의 (A)에 나타낸 타이밍 차트에서는 상기 스타트 업 시간을 TA로 하였다.
[시각(T04)으로부터 시각(T05)까지 사이]
시각(T04)으로부터 시각(T05)까지 사이에서 배선(REFL)의 전위는 VREF로부터 VGND로 변동한 것으로 한다.
또한 이 시점에서는 트랜지스터(OTr1)가 오프 상태이기 때문에 배선(REFL)의 전위가 VREF로부터 VGND로 변동한 것으로 인한 노드(ND1)의 전위의 변동은 일어나지 않는다. 즉 회로(101)의 단자(TLa1)에는 시각(T04) 이전으로부터 이어서 VREF가 공급된다. 그러므로 배선(OUTL)의 전위에 변화는 일어나지 않는다.
또한 도 7의 (A)에서는 배선(REFL)의 전위가 VGND로 변동한 것으로 하였지만 임의의 전위로 하여도 좋다. 또한 배선(REFL)에 전위를 공급하는 전압원을 정지하여도 좋다. 이에 의하여 전압원을 구동하기 위한 소비전력을 저감할 수 있다.
<<조정 회로(102)를 구동하는 경우>>
다음으로 조정 회로(102)를 구동하는 경우(도 7의 (B))의 반도체 장치(100A)의 동작예에 대하여 설명한다.
[시각(T11)보다 전]
시각(T11)보다 전의 반도체 장치(100A)의 동작에 대해서는 도 7의 (A)에 나타낸 타이밍 차트의 시각(T01)보다 전의 동작의 설명을 참작한다.
[시각(T11)으로부터 시각(T12)까지 사이]
시각(T11)으로부터 시각(T12)까지 사이의 반도체 장치(100A)의 동작에 대해서는 도 7의 (A)에 나타낸 타이밍 차트의 시각(T01)으로부터 시각(T02)까지 사이의 동작의 설명을 참작한다.
[시각(T12)으로부터 시각(T13)까지 사이]
시각(T12)으로부터 시각(T13)까지 사이의 반도체 장치(100A)의 동작에 대해서는 도 7의 (A)에 나타낸 타이밍 차트의 시각(T02)으로부터 시각(T03)까지 사이의 동작의 설명을 참작한다.
[시각(T13)으로부터 시각(T14)까지 사이]
시각(T13)으로부터 시각(T14)까지 사이에서 배선(ADJL[1])에는 임의의 양의 전위로서 VADJ가 인가된다. 그러므로 조정 회로(102)의 버퍼 회로(BUF[1])의 입력 단자에 VADJ가 입력되고, 버퍼 회로(BUF[1])의 출력 단자로부터 VADJ가 출력된다. 이에 의하여 조정 회로(102)에 포함되는 용량 소자(C3[1])의 제 2 단자에 VADJ가 기록된다.
그런데 시각(T11)으로부터 시각(T12)까지 사이에서 전위(VBS)를 용량 소자(C2)에 유지한 후, 트랜지스터(OTr2)를 오프 상태로 하였기 때문에 노드(ND2)는 전기적으로 부유 상태가 되어 있다. 그러므로 용량 소자(C3[1])의 제 2 단자에 VADJ가 기록됨으로써 용량 소자(C3[1])를 통한 용량 결합에 의하여 노드(ND2)(회로(103)의 단자(TLc1)와 회로(104)의 단자(TLd1) 사이의 배선)의 전위가 변동한다. 이 노드(ND2)의 전위의 변동량은 노드(ND2)의 주변의 소자, 배선 등에 의하여 결정되는 용량 결합 계수에 따라 산출할 수 있다. 또한 본 동작예에서는 노드(ND2)의 전위의 변동량을 VC로 한다. 그러므로 시각(T13)으로부터 시각(T14)까지 사이에서 노드(ND2)의 전위는 VBS+VC가 된다.
[시각(T14)으로부터 시각(T15)까지 사이]
시각(T14)으로부터 시각(T15)까지 사이의 반도체 장치(100A)의 동작에 대해서는 도 7의 (A)에 나타낸 타이밍 차트의 시각(T03)으로부터 시각(T04)까지 사이의 동작과 마찬가지로 수행된다.
즉 시각(T14)에서 배선(SW1L)에 고레벨 전위가 인가됨으로써 트랜지스터(OTr1)는 온 상태가 되고, 배선(REFL)의 전위(VREF)가 유지 회로(SH1)의 용량 소자(C1)의 제 1 단자에 기록되며, 회로(101)의 단자(TLa1)에 입력된다. 또한 유지 회로(SH1)의 용량 소자(C1)의 제 1 단자에 전위(VREF)가 기록된 후에는, 트랜지스터(OTr1)가 오프 상태가 되고, 노드(ND1)의 전위(VREF)가 용량 소자(C1)에 의하여 유지된다.
또한 도 7의 (A)에 대한 설명과 마찬가지로 저항 소자(R1)의 저항값이 0에 가능한 한 가까운 경우, 회로(101)의 단자(TLa1)에 VREF가 입력됨으로써, 회로(101)는 단자(TLa2)로부터 전위(VREF)를 출력한다. 그러므로 배선(OUTL)의 전위는 VREF가 된다.
[시각(T15)으로부터 시각(T16)까지 사이]
시각(T15)으로부터 시각(T16)까지 사이의 반도체 장치(100A)의 동작에 대해서는 도 7의 (A)에 나타낸 타이밍 차트의 시각(T04)으로부터 시각(T05)까지 사이의 동작의 설명을 참작한다.
여기서 시각(T14)으로부터 시각(T15)까지 사이에서의 회로(103)의 트랜지스터(Tr6)의 게이트의 전위에 대하여 주목한다. 회로(103)의 트랜지스터(Tr6)의 게이트의 전위는 노드(ND2)의 전위인 VBS+VC가 되어, 조정 회로(102)를 구동하지 않는 경우(도 7의 (A))에서의 시각(T03)으로부터 시각(T04)까지 사이의 회로(103)의 트랜지스터(Tr6)의 게이트의 전위(VBS)보다 높아진다. 즉 조정 회로(102)를 구동하여 회로(103)의 트랜지스터(Tr6)의 소스-드레인 사이에 흐르는 전류는 조정 회로(102)를 구동하지 않는 경우보다 크게 할 수 있다. 그러므로 회로(101)에서의 스타트 업 시간을 조정 회로(102)를 구동하지 않는 경우의 스타트 업 시간(TA)보다 짧게 할 수 있다. 또한 도 7의 (B)에 나타낸 타이밍 차트에서 조정 회로(102)를 구동하는 경우의 스타트 업 시간을 TB로 한다.
또한 본 동작예에서는 시각(T13)으로부터 시각(T14)까지 사이에서 조정 회로(102)의 버퍼 회로(BUF[1])의 입력 단자에 양의 전위(VADJ)를 입력한 예를 설명하였지만, VADJ 대신에 임의의 음의 전위로 하여도 좋다. 조정 회로(102)의 버퍼 회로(BUF[1])의 입력 단자에 음의 전위를 입력함으로써 용량 결합에 의하여 노드(ND2)(회로(103)의 단자(TLc1)와 회로(104)의 단자(TLd1) 사이의 배선)의 전위를 강압할 수 있다. 그러므로 트랜지스터(Tr6)의 게이트의 전위를 VBS보다 낮게 할 수 있기 때문에 회로를 구동하기 위한 소비 전류를 억제할 수 있다. 또한 이 경우 회로(101)에서의 스타트 업 시간이 조정 회로(102)를 구동하지 않는 경우보다 길어진다. 또한 상술한 것과 다른 방법으로서, 시각(T11)보다 전으로부터 시각(T13)까지 사이에서 조정 회로(102)의 버퍼 회로(BUF[1])의 입력 단자에 양의 전위(VADJ)를 입력하고, 시각(T13)으로부터 시각(T14) 사이에서 버퍼 회로(BUF[1])의 입력 단자에 VGND를 입력하고, 노드(ND2)의 전위를 강압하여도 좋다. 이 경우, 음의 전위를 생성할 필요가 없어, 음의 전위의 생성 회로를 생략할 수 있다.
또한 또 다른 방법으로서 시각(T11)보다 전으로부터 시각(T13)까지 사이에서 버퍼 회로(BUF[1]) 내지 버퍼 회로(BUF[n])의 일부의 입력 단자에 고레벨 전위를 입력하고, 나머지 일부의 입력 단자에 저레벨 전위를 입력한다. 그 후 시각(T13)으로부터 시각(T14)까지 사이에서 버퍼 회로(BUF[1]) 내지 버퍼 회로(BUF[n]) 중 하나의 입력 단자를 고레벨 전위로부터 저레벨 전위로, 또는 저레벨 전위로부터 고레벨 전위로 함으로써, 음의 전위의 입력이 없어도 노드(ND2)의 전위를 강압 또는 승압할 수 있다.
또한 반도체 장치(100A)의 조정 회로(102)는 도 7의 (B)의 타이밍 차트에 도시하지 않았지만 버퍼 회로(BUF[2]) 내지 버퍼 회로(BUF[n])와, 용량 소자(C3[1]) 내지 용량 소자(C3[n])를 사용하여, 노드(ND2)(회로(103)의 단자(TLc1)와 회로(104)의 단자(TLd1) 사이의 배선)의 전위를 변동시킬 수 있다. 이에 의하여 버퍼 회로(BUF[1]) 및 용량 소자(C3[1])뿐만이 아니라 버퍼 회로(BUF[2]) 내지 버퍼 회로(BUF[n])와, 용량 소자(C3[2]) 내지 용량 소자(C3[n])를 조합함으로써 노드(ND2)의 전위를 다양하게 변동시킬 수 있다.
또한 반도체 장치(100A)의 조정 회로(102)를 도 3의 (G)의 조정 회로(102)로 함으로써, 회로(101)의 단자(TLa2)(배선(OUTL))의 출력에 따라 노드(ND2)의 전위를 변동시킬 수 있다. 예를 들어, 회로(101)가 구동을 시작한 직후에, 회로(101)의 단자(TLa2)로부터 출력되는 전위는 콤퍼레이터(CMP1)의 반전 입력 단자에 입력되어 있는 기준 전위보다 낮기 때문에 조정 회로(102)의 동작에 의하여 노드(ND2)의 전위가 높아진다. 노드(ND2)의 전위가 높아지면 회로(103)의 단자(TLc1)에 입력되는 전위도 높아지므로 회로(103)에서 생성되는 바이어스 전류의 양을 증가시킬 수 있다. 이에 의하여 회로(101)의 구동 능력을 높일 수 있다.
또한 회로(101)의 구동에 의하여 회로(101)의 단자(TLa2)(배선(OUTL))로부터 출력되는 전위가 콤퍼레이터(CMP1)의 반전 입력 단자에 입력되어 있는 기준 전위보다 높아졌을 때 조정 회로(102)의 동작에 의하여 단자(TLb1) 및 단자(TLb2)에 전기적으로 접속되어 있는 배선의 전위는 낮아진다. 이에 의하여 회로(103)에서 생성되는 바이어스 전류의 양을 저감시킬 수 있어, 회로(101)의 구동 능력을 낮게 하며, 회로(101)의 소비전력을 낮게 할 수 있다.
상술한 바와 같이 본 발명의 일 형태의 반도체 장치는 회로(101)의 스타트 업 시간의 조정과 회로의 소비 전류를 조정할 수 있다. 상기 스타트 업 시간과 상기 소비 전류는 상기 반도체 장치의 배선(OUTL)에 접속되는 회로, 장치 등에 따라 최적으로 설정할 수 있다.
또한 본 발명의 일 형태의 반도체 장치의 동작은 상술한 동작예에 한정되지 않는다. 상기 반도체 장치의 동작은 상술한 동작예에서 상기 동작예에 포함되는 동작 타이밍을 상황에 따라 변경한 것으로 할 수 있다. 예를 들어 도 7의 (B)의 동작예의 시각(T13)에서 배선(ADJL[1])에 전위(VADJ)가 인가되었지만, 배선(ADJL[2]) 내지 배선(ADJL[n])에도 소정의 전위를 공급하여, 노드(ND2)의 전위를 변동시켜도 좋다. 또한 예를 들어 도 7의 (B)의 동작예의 시각(T12)에서는 배선(REFL)에 전위(VREF)가 인가되었지만, 시각(T11)보다 전의 시점에서 수행되어도 좋다. 또한 예를 들어 도 7의 (B)의 동작예의 시각(T11)에서 배선(SW2L)에 고레벨 전위가 인가되고, 시각(T14)에서 배선(SW1L)에 고레벨 전위가 인가되었지만 배선(SW1L) 및 배선(SW2L) 각각에 고레벨 전위를 공급하는 타이밍을 동시로 하여도 좋다.
또한 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 반도체 장치(100)(반도체 장치(100A))의 다른 구성예에 대하여 설명한다.
도 8은 도 1의 반도체 장치(100)에 포함되어 있는 트랜지스터의 극성을 전환한 경우의 반도체 장치의 구성을 나타낸 블록도이다. 반도체 장치(200)는 회로(201)와, 조정 회로(202)와, 회로(203)와, 회로(204)와, 유지 회로(SH1)와, 유지 회로(SH2)를 가진다.
회로(201)는 실시형태 1에서 설명한 회로(101)에 상당하는 회로이고, 단자(TLA1) 내지 단자(TLA5)를 가진다. 단자(TLA1)는 유지 회로(SH1)에 전기적으로 접속되고, 단자(TLA2)는 배선(OUTL)에 전기적으로 접속되고, 단자(TLA3)는 배선(GNDL)에 전기적으로 접속되고, 단자(TLA5)는 배선(VDDL)에 전기적으로 접속되어 있다.
회로(203)는 실시형태 1에서 설명한 회로(103)에 상당하는 회로이고, 단자(TLC1) 내지 단자(TLC3)를 가진다. 단자(TLC2)는 단자(TLA4)에 전기적으로 접속되고, 단자(TLC3)는 배선(VDDL)에 전기적으로 접속되어 있다.
조정 회로(202)는 실시형태 1에서 설명한 조정 회로(102)에 상당하는 회로이고, 단자(TLB1) 내지 단자(TLB4)를 가진다. 단자(TLB1)는 유지 회로(SH2)에 전기적으로 접속되고, 단자(TLB2)는 단자(TLC1)에 전기적으로 접속되고, 단자(TLB3)는 배선(GNDL)에 전기적으로 접속되고, 단자(TLB4)는 배선(VDDL)에 전기적으로 접속되어 있다.
회로(204)는 실시형태 1에서 설명한 회로(104)에 상당하는 회로이고, 단자(TLD1) 내지 단자(TLD3)를 가진다. 단자(TLD1)는 유지 회로(SH2)에 전기적으로 접속되고, 단자(TLD2)는 배선(VDD2L)에 전기적으로 접속되고, 단자(TLD3)는 배선(VDDL)에 전기적으로 접속되어 있다.
유지 회로(SH1) 및 유지 회로(SH2)에 대해서는 실시형태 1에서 설명한 유지 회로(SH1) 및 유지 회로(SH2)의 기재를 참작한다. 또한 유지 회로(SH1)의 스위치(SW1) 및/또는 유지 회로(SH2)의 스위치(SW2)로서 트랜지스터를 적용하는 경우, 반도체 장치(200)에서의 상기 트랜지스터의 극성은 n채널형 및 p채널형 중 어느 쪽이라도 좋다. 그러므로, 반도체 장치(200)는 상술한 바와 같이 반도체 장치(100)에 포함되어 있는 트랜지스터의 극성을 전환한 구성으로 하였지만, 유지 회로(SH1) 및 유지 회로(SH2)에 대해서는 이에 한정되지 않는다.
<<회로(201), 회로(203)>>
다음으로 회로(201) 및 회로(203)의 회로 구성에 대하여 설명한다. 도 9는 회로(201) 및 회로(203)의 회로 구성의 예를 나타낸 것이다.
도 9에 나타낸 회로(201)는 연산 증폭기(OP2)를 구성하는 일부의 회로 소자와, 트랜지스터(Tr11)와, 저항 소자(R11)와, 저항 소자(R12)를 가진다. 또한 트랜지스터(Tr11)는 p채널형 트랜지스터로 한다. 또한 연산 증폭기(OP2)는 트랜지스터(Tr12) 내지 트랜지스터(Tr16)를 가진다. 또한 트랜지스터(Tr12) 및 트랜지스터(Tr13)는 n채널형 트랜지스터이고, 트랜지스터(Tr14) 내지 트랜지스터(Tr16)는 p채널형 트랜지스터이다. 또한 도 9에 나타낸 회로(203)는 트랜지스터(Tr16)를 가진다. 즉, 도 9에 나타낸 회로(201) 및 회로(203)의 회로 구성의 예에서는 연산 증폭기(OP2)는 회로(201)의 일부의 회로 소자와 회로(203)로 구성되어 있다. 또한 이 경우, 연산 증폭기(OP2)는 바이어스 전류를 생성하는 기능과, 상기 바이어스 전류에 의하여 차동 쌍(트랜지스터(Tr14)와 트랜지스터(Tr15) 각각의 게이트)에 입력되는 전위에 따라 출력 전위를 생성하는 기능을 가지는 증폭 회로로서 기능한다.
트랜지스터(Tr12)의 제 1 단자는 단자(TLA3)에 전기적으로 접속되고, 트랜지스터(Tr12)의 제 2 단자는 트랜지스터(Tr14)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(Tr12)의 게이트는 트랜지스터(Tr13)의 게이트와 트랜지스터(Tr13)의 제 2 단자에 전기적으로 접속되어 있다. 트랜지스터(Tr13)의 제 1 단자는 단자(TLA3)에 전기적으로 접속되고, 트랜지스터(Tr13)의 제 2 단자는 트랜지스터(Tr11)의 게이트와 트랜지스터(Tr15)의 제 1 단자에 전기적으로 접속되어 있다.
트랜지스터(Tr14)의 제 2 단자는 단자(TLA4)에 전기적으로 접속되고, 트랜지스터(Tr14)의 게이트는 단자(TLA1)에 전기적으로 접속되어 있다. 트랜지스터(Tr15)의 제 2 단자는 단자(TLA4)에 전기적으로 접속되고, 트랜지스터(Tr15)의 게이트는 저항 소자(R11)의 제 1 단자와 저항 소자(R12)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(Tr16)의 제 1 단자는 단자(TLC2)에 전기적으로 접속되고, 트랜지스터(Tr16)의 제 2 단자는 단자(TLC3)에 전기적으로 접속되고, 트랜지스터(Tr16)의 게이트는 단자(TLC1)에 전기적으로 접속되어 있다.
즉 트랜지스터(Tr14)의 게이트는 연산 증폭기(OP2)의 비반전 입력 단자에 상당하고, 트랜지스터(Tr15)의 게이트는 연산 증폭기(OP2)의 반전 입력 단자에 상당하고, 트랜지스터(Tr12)의 제 1 단자 및 트랜지스터(Tr13)의 제 1 단자는 연산 증폭기(OP2)의 저전원 전위 입력 단자에 상당하고, 트랜지스터(Tr16)의 제 2 단자는 연산 증폭기(OP2)의 고전원 전위 입력 단자에 상당한다.
트랜지스터(Tr11)의 제 1 단자는 단자(TLA3)에 전기적으로 접속되어 있다. 단자(TLA2)는 트랜지스터(Tr11)의 제 2 단자와 저항 소자(R11)의 제 2 단자에 전기적으로 접속되어 있다. 단자(TLA5)는 저항 소자(R12)의 제 2 단자에 전기적으로 접속되어 있다.
저항 소자(R11) 및 저항 소자(R12)는 트랜지스터(Tr15)에 인가하는 피드백 전위를 생성하는 역할을 가진다. 그러므로 저항 소자(R11) 및/또는 저항 소자(R12) 대신에 트랜지스터, 다이오드 등의 회로 소자를 적용할 수 있다.
회로(201) 및 회로(203)를 도 9에 나타낸 회로 구성으로 함으로써, 연산 증폭기(OP2)의 비반전 입력 단자에 배선(REFL)으로부터의 참조 전위가 입력됨으로써 참조 전위에 따른 전압을 회로(201)에서 생성하고, 단자(TLA2)로부터 출력할 수 있다.
또한 도 9에 나타낸 연산 증폭기(OP2)에서 저전원 전위를 공급하는 단자(TLA3)와 트랜지스터(Tr12)와 트랜지스터(Tr13)로 커런트 미러 회로가 구성되고, 트랜지스터(Tr14) 및 트랜지스터(Tr15)로 차동 회로가 구성되어 있다. 따라서 트랜지스터(Tr12) 및 트랜지스터(Tr13) 각각의 구조, 크기는 서로 같은 것이 바람직하고, 트랜지스터(Tr14) 및 트랜지스터(Tr15) 각각의 구조, 크기는 서로 같은 것이 바람직하다.
또한 트랜지스터(Tr11) 내지 트랜지스터(Tr15)는 특별히 언급이 없는 한, 포화 영역에서 동작하는 것으로 한다. 즉 트랜지스터(Tr11) 내지 트랜지스터(Tr15)의 게이트 전압, 소스 전압, 및 드레인 전압은 포화 영역에서 동작하는 범위의 전압으로서 적절히 바이어스되어 있는 것으로 한다.
또한 회로(201) 및 회로(203)의 구체적인 동작에 대해서는, 실시형태 1에서 설명한 회로(101) 및 회로(103)의 기재를 참작한다.
<<조정 회로(202)>>
조정 회로(202)로서는 실시형태 1에서 설명한, 도 3에 나타낸 조정 회로(102)를 적용할 수 있다. 이 경우, 단자(TLB1) 내지 단자(TLB4) 각각은 단자(TLb1) 내지 단자(TLb4)에 대응한다.
<<회로(203), 회로(204)>>
다음으로 회로(203) 및 회로(204)의 회로 구성에 대하여 설명한다. 도 10은 회로(203) 및 회로(204)의 회로 구성의 예를 나타낸 것이다. 또한 회로(203) 및 회로(204)의 접속 구성을 설명하기 위하여 도 10에서는 조정 회로(202) 및 유지 회로(SH2)도 도시하였다.
회로(203)는 트랜지스터(Tr16)를 가지고, 회로(204)는 트랜지스터(Tr17)와 정전류원(CI)을 가진다. 또한 트랜지스터(Tr16) 및 트랜지스터(Tr17)는 p채널형 트랜지스터로 한다.
트랜지스터(Tr16)의 제 1 단자는 단자(TLC2)에 전기적으로 접속되고, 트랜지스터(Tr16)의 제 2 단자는 단자(TLC3)에 전기적으로 접속되고, 트랜지스터(Tr16)의 게이트는 단자(TLC1)에 전기적으로 접속되어 있다. 트랜지스터(Tr17)의 제 1 단자는 정전류원(CI)의 입력 단자와 트랜지스터(Tr17)의 게이트에 전기적으로 접속되고, 트랜지스터(Tr17)의 제 2 단자는 단자(TLD3)에 전기적으로 접속되고, 트랜지스터(Tr17)의 게이트는 단자(TLD1)에 전기적으로 접속되어 있다. 정전류원(CI)의 출력 단자는 단자(TLD2)에 전기적으로 접속되어 있다.
그런데 조정 회로(202)로서 도 3의 (A) 내지 (H), 도 4의 (A), (B)에 나타낸 조정 회로(102)를 적용하였을 때, 조정 회로(202)의 단자(TLB1)와 단자(TLB2) 사이는 전기적으로 접속되어 있는 것으로 된다. 즉 유지 회로(SH2)의 스위치(SW2)가 온 상태가 되었을 때, 회로(203)의 단자(TLC1)와 회로(204)의 단자(TLD1) 사이가 도통 상태가 되기 때문에 회로(203)와 회로(204)로 커런트 미러 회로가 구성된다. 그러므로 트랜지스터(Tr16)와 트랜지스터(Tr17)의 구조, 크기는 서로 같은 것이 바람직하다. 또한 트랜지스터(Tr16) 및 트랜지스터(Tr17)는 특별히 언급이 없는 경우, 포화 영역에서 동작하는 것으로 한다. 즉 트랜지스터(Tr16) 및 트랜지스터(Tr17)의 게이트 전압, 소스 전압, 및 드레인 전압은 트랜지스터(Tr11) 내지 트랜지스터(Tr15)와 마찬가지로, 포화 영역에서 동작하는 범위의 전압으로서 적절히 바이어스되어 있는 것으로 한다.
또한 상술한 트랜지스터(Tr11) 내지 트랜지스터(Tr17)로서는 예를 들어 Si 트랜지스터로 할 수 있다.
회로(201)를 도 9에 나타낸 회로 구성으로 하고, 회로(203) 및 회로(204)를 도 10에 나타낸 회로 구성으로 하고, 조정 회로(202)를 도 6에 나타낸 반도체 장치(100A)에 포함되는 조정 회로(102)와 마찬가지의 회로 구성으로 한, 반도체 장치(200A)의 구성을 도 11에 나타내었다.
반도체 장치(100A)와의 상이점으로서, 반도체 장치(200A)에 포함되어 있는 회로(204)의 단자(TLD2)는 배선(GND2L)에 전기적으로 접속되어 있다.
배선(GND2L)은 회로(204)에 포함되어 있는, 정전류원(CI)의 출력 단자에 소정의 전위를 공급하기 위한 배선이다. 또한 상기 전위는 배선(GNDL)이 공급하는 저전원 전위와 같게 하여도 좋다. 그러므로 단자(TLD2)는 배선(GND2L)이 아니라 배선(GNDL)에 전기적으로 접속되어 있어도 좋다.
반도체 장치(200A)의 동작의 설명에 대해서는 실시형태 1에서 설명한 반도체 장치(100)(반도체 장치(100A))의 동작예의 기재를 참작한다. 즉 반도체 장치(200A)는 반도체 장치(100)와 마찬가지로 회로(201)의 스타트 업 시간을 조정할 수 있다.
또한 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 및/또는 실시예와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에서 설명한 반도체 장치(100), 반도체 장치(100A), 실시형태 2에서 설명한 반도체 장치(200) 등의 단면 구성예에 대하여 설명한다. 또한 본 실시형태에서는 반도체 장치(100), 반도체 장치(100A), 실시형태 2에서 설명한 반도체 장치(200) 등을 포괄하여 반도체 장치(300)라고 호칭한다.
<반도체 장치의 구조예>
도 12에 반도체 장치(300)의 일부의 단면을 나타내었다. 도 12에 나타낸 반도체 장치(300)에서는 기판(231) 위에 층(310) 및 층(320)을 적층하였다. 도 12에서는 기판(231)으로서 단결정 반도체 기판(예를 들어 단결정 실리콘 기판)을 사용하는 경우를 나타내었다.
[층(310)]
도 12에서 층(310)은 기판(231) 위에 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)를 가진다. 도 12는 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)의 채널 길이 방향의 단면을 나타낸 것이다.
트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)의 채널은 기판(231)의 일부에 형성된다. 집적 회로에 고속 동작이 요구되는 경우에는 기판(231)으로서 단결정 반도체 기판을 사용하는 것이 바람직하다.
트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)는 소자 분리층(232)에 의하여 각각 전기적으로 분리된다. 소자 분리층의 형성은 LOCOS(Local Oxidation of Silicon)법이나, STI(Shallow Trench Isolation)법 등을 사용할 수 있다.
트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)는 상기 실시형태에 나타낸 트랜지스터(Tr1) 내지 트랜지스터(Tr7) 중 어느 것에 상당한다. 트랜지스터(Tr1) 내지 트랜지스터(Tr7)는 온 전류가 높으며, 고속 동작이 가능한 트랜지스터인 것이 요망되기 때문에, 트랜지스터(Tr1) 내지 트랜지스터(Tr7)는 단결정 실리콘 기판에 형성되는 것이 바람직하다.
또한 기판(231) 위에 절연층(234)이 제공되고, 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c) 위에 절연층(235), 절연층(237)이 제공되고, 절연층(237) 내에 전극(238)이 매설되어 있다. 전극(238)은 콘택트 플러그(236)를 통하여 트랜지스터(233a)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다.
또한 전극(238) 및 절연층(237) 위에 절연층(239), 절연층(240), 및 절연층(241)이 제공되고, 절연층(239), 절연층(240), 및 절연층(241) 내에 전극(242)이 매설되어 있다. 전극(242)은 전극(238)과 전기적으로 접속된다.
또한 전극(242) 및 절연층(241) 위에 절연층(243) 및 절연층(244)이 제공되고, 절연층(243) 및 절연층(244) 내에 전극(245)이 매설되어 있다. 전극(245)은 전극(242)과 전기적으로 접속된다.
또한 전극(245) 및 절연층(244) 위에 절연층(246) 및 절연층(247)이 제공되고, 절연층(246) 및 절연층(247) 내에 전극(249)이 매설되어 있다. 전극(249)은 전극(245)과 전기적으로 접속된다.
또한 전극(249) 및 절연층(247) 위에 절연층(248) 및 절연층(250)이 제공되고, 절연층(248) 및 절연층(250) 내에 전극(251)이 매설되어 있다. 전극(251)은 전극(249)과 전기적으로 접속된다.
[층(320)]
층(320)은 층(310) 위에 제공된다. 층(320)은 트랜지스터(368a), 트랜지스터(368b), 용량 소자(369a), 및 용량 소자(369b)를 가진다. 도 12는 트랜지스터(368a) 및 트랜지스터(368b)의 채널 길이 방향의 단면을 나타낸 것이다. 또한 트랜지스터(368a) 및 트랜지스터(368b)는 백 게이트를 가지는 트랜지스터이다.
트랜지스터(368a) 및 트랜지스터(368b)는 상기 실시형태에 나타낸 트랜지스터(OTr1), 트랜지스터(OTr2)에 상당한다. 따라서 트랜지스터(368a) 및 트랜지스터(368b)의 반도체층에 금속 산화물의 1종류인 산화물 반도체를 사용하는 것이 바람직하다. 즉, 트랜지스터(368a) 및 트랜지스터(368b)로서는 OS 트랜지스터를 사용하는 것이 바람직하다.
트랜지스터(368a) 및 트랜지스터(368b)는 절연층(361) 및 절연층(362) 위에 제공되어 있다. 또한 절연층(362) 위에 절연층(363) 및 절연층(364)이 제공되어 있다. 트랜지스터(368a) 및 트랜지스터(368b)의 백 게이트는 절연층(363) 및 절연층(364) 내에 매설되어 있다. 절연층(364) 위에 절연층(365) 및 절연층(366)이 제공되어 있다. 또한 전극(367)이 절연층(361) 내지 절연층(366) 내에 매설되어 있다. 전극(367)은 전극(251)과 전기적으로 접속되어 있다.
또한 트랜지스터(368a), 트랜지스터(368b), 용량 소자(369a), 및 용량 소자(369b) 위에 절연층(371), 절연층(372), 및 절연층(373)이 형성되고, 절연층(373) 위에 전극(375)이 형성되어 있다. 전극(375)은 콘택트 플러그(374)를 통하여 전극(367)과 전기적으로 접속된다.
또한 전극(375) 위에 절연층(376), 절연층(377), 절연층(378), 및 절연층(379)이 제공되어 있다. 또한 전극(380)이 절연층(376) 내지 절연층(379) 내에 매설되어 있다. 전극(380)은 전극(375)과 전기적으로 접속되어 있다.
또한 전극(380) 및 절연층(379) 위에 절연층(381) 및 절연층(382)이 제공되어 있다.
<구성 재료에 대하여>
[기판]
기판으로서 사용하는 재료에는 큰 제한이 없지만, 적어도 이후의 가열 처리를 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 기판으로서 실리콘이나 탄소화 실리콘 등을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등을 재료로 한 화합물 반도체 기판 등을 사용할 수 있다. 또한 SOI 기판이나 반도체 기판 위에 스트레인드 트랜지스터(strained transistor)나 FIN형 트랜지스터 등의 반도체 소자가 제공된 것 등을 사용할 수도 있다. 또는 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)에 적용할 수 있는 비소화 갈륨, 비소화 알루미늄 갈륨, 비소화 인듐 갈륨, 질화 갈륨, 인화 인듐, 실리콘 저마늄 등을 사용하여도 좋다. 즉, 기판은 단순한 지지 기판에 한정되지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 좋다.
또한 기판으로서 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수도 있다. 또한 기판으로서 가요성 기판을 사용하여도 좋다. 가요성 기판을 사용하는 경우, 가요성 기판 위에 트랜지스터나 용량 소자 등을 직접 제작하여도 좋고, 다른 제작 기판 위에 트랜지스터나 용량 소자 등을 제작하고, 그 후 가요성 기판으로 박리, 전치(轉置)하여도 좋다. 또한 제작 기판에서 가요성 기판으로 박리, 전치하기 위하여 제작 기판과 트랜지스터나 용량 소자 등 사이에 박리층을 제공하면 좋다.
가요성 기판으로서는 예를 들어 금속, 합금, 수지 또는 유리, 또는 이들의 섬유 등을 사용할 수 있다. 기판에 사용하는 가요성 기판은, 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 기판에 사용하는 가요성 기판은 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판으로서 적합하다.
[절연층]
절연층에는 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 알루미늄 실리케이트 등에서 선택된 재료를 단층으로 또는 적층하여 사용한다. 또한 산화물 재료, 질화물 재료, 산화질화물 재료, 질화산화물 재료 중 복수의 재료를 혼합한 재료를 사용하여도 좋다.
또한 본 명세서 등에서 질화산화물이란 산소보다 질소의 함유량이 많은 화합물을 말한다. 또한 산화질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말한다. 또한 각 원소의 함유량은, 예를 들어 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 등을 사용하여 측정할 수 있다.
또한 반도체층으로서 금속 산화물의 1종류인 산화물 반도체를 사용하는 경우에는, 반도체층 내의 수소 농도의 증가를 방지하기 위하여 절연층 내의 수소 농도를 저감하는 것이 바람직하다. 구체적으로는 절연층 내의 수소 농도를 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에서 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 특히, 반도체층과 접하는 절연층의 수소 농도를 저감하는 것이 바람직하다.
또한 반도체층 내의 질소 농도의 증가를 방지하기 위하여 절연층 내의 질소 농도를 저감하는 것이 바람직하다. 구체적으로는 절연층 내의 질소 농도를 SIMS에서 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 절연층 중 적어도 반도체층과 접하는 영역은 결함이 적은 것이 바람직하고, 대표적으로는 전자 스핀 공명법(ESR: Electron Spin Resonance)으로 관찰되는 시그널이 적은 것이 더 바람직하다. 예를 들어 상술한 시그널로서는, g값이 2.001에서 관찰되는 E' 센터를 들 수 있다. 또한 E' 센터는 실리콘의 댕글링 본드에 기인한다. 예를 들어, 절연층으로서 산화 실리콘층 또는 산화질화 실리콘층을 사용하는 경우, E' 센터 기인의 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘층 또는 산화질화 실리콘층을 사용하면 좋다.
또한 상술한 시그널 이외에 이산화질소(NO2)에 기인하는 시그널이 관찰되는 경우가 있다. 상기 시그널은 N의 핵 스핀에 의하여 3개의 시그널로 분열되어 있고, 각각의 g값이 2.037 이상 2.039 이하(제 1 시그널로 함), g값이 2.001 이상 2.003 이하(제 2 시그널로 함), 및 g값이 1.964 이상 1.966 이하(제 3 시그널로 함)에서 관찰된다.
예를 들어 절연층으로서, 이산화질소(NO2)에 기인하는 시그널의 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연층을 사용하는 것이 적합하다.
또한 이산화질소(NO2)를 포함하는 질소 산화물(NOx)은 절연층 내에 준위를 형성한다. 상기 준위는 산화물 반도체층의 에너지 갭 내에 위치한다. 그러므로, 질소 산화물(NOx)이 절연층과 산화물 반도체층의 계면으로 확산되면, 상기 준위가 절연층 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연층과 산화물 반도체층의 계면 근방에 머무르기 때문에, 트랜지스터의 문턱 전압을 양의 방향으로 시프트시킨다. 따라서 절연층으로서 질소 산화물의 함유량이 적은 막을 사용하면, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있다.
질소 산화물(NOx)의 방출량이 적은 절연층으로서는, 예를 들어 산화질화 실리콘층을 사용할 수 있다. 상기 산화질화 실리콘층은 승온 탈리 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서 질소 산화물(NOx)의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018cm-3 이상 5×1019cm-3 이하이다. 또한 상기 암모니아의 방출량은 TDS에서의 가열 처리의 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하의 범위에서의 총량이다.
질소 산화물(NOx)은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 많은 절연층을 사용함으로써 질소 산화물(NOx)이 저감된다.
또한 산화물 반도체층에 접하는 절연층 중 적어도 하나는 가열에 의하여 산소가 방출되는 절연층을 사용하여 형성하는 것이 바람직하다. 구체적으로는 절연층의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리에서 수행되는 TDS에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 1.0×1019atoms/cm3 이상, 또는 1.0×1020atoms/cm3 이상인 절연층을 사용하는 것이 바람직하다. 또한 본 명세서 등에서, 가열에 의하여 방출되는 산소를 '과잉 산소'라고도 한다.
또한 과잉 산소를 포함하는 절연층은 절연층에 산소를 첨가하는 처리를 수행하여 형성할 수도 있다. 산소를 첨가하는 처리는 산화성 분위기하에서의 열처리나 플라스마 처리 등으로 수행할 수 있다. 또는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용하여 산소를 첨가하여도 좋다. 산소를 첨가하는 처리에 사용하는 가스로서는 16O2 또는 18O2 등의 산소 가스, 아산화질소 가스, 또는 오존 가스 등 산소를 포함하는 가스를 들 수 있다. 또한 본 명세서에서는 산소를 첨가하는 처리를 '산소 도핑 처리'라고도 한다. 산소 도핑 처리는 기판을 가열하여 수행하여도 좋다.
또한 절연층으로서 폴리이미드, 아크릴계 수지, 벤조사이클로뷰텐계 수지, 폴리아마이드, 에폭시계 수지 등, 내열성을 가지는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인보론 유리) 등을 사용할 수 있다. 또한 이들 재료로 형성되는 절연층을 복수 적층시킴으로써, 절연층을 형성하여도 좋다.
또한 실록산계 수지란 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한 유기기는 플루오로기를 가져도 좋다.
절연층의 형성 방법은 특별히 한정되지 않는다. 또한 절연층에 사용하는 재료에 따라서는 소성 공정이 필요한 경우가 있다. 이 경우, 절연층의 소성 공정과 다른 열처리 공정을 겸함으로써, 효율적으로 트랜지스터를 제작할 수 있게 된다.
[전극]
전극을 형성하기 위한 도전성 재료로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상기 금속 원소 및 산소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 상기 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물(ITO: Indium Tin Oxide), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 인듐 갈륨 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 질소를 포함하는 도전성 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 반도체층에 산화물 반도체를 사용하고, 게이트 전극으로서 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 경우에는, 산소를 포함하는 도전성 재료를 반도체층 측으로 제공하는 것이 좋다. 산소를 포함하는 도전성 재료를 반도체층 측으로 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 반도체층에 공급되기 쉬워진다.
또한 전극으로서는 예를 들어 텅스텐, 폴리실리콘 등의 매립성이 높은 도전성 재료를 사용하면 좋다. 또한 매립성이 높은 도전성 재료와, 타이타늄층, 질화 타이타늄층, 질화 탄탈럼층 등의 배리어층(확산 방지층)을 조합하여 사용하여도 좋다. 또한 전극을 '콘택트 플러그'라고 하는 경우가 있다.
특히 게이트 절연체와 접하는 전극에 불순물이 투과하기 어려운 도전성 재료를 사용하는 것이 바람직하다. 불순물이 투과하기 어려운 도전성 재료로서, 예를 들어 질화 탄탈럼을 들 수 있다.
절연층에 불순물이 투과하기 어려운 절연성 재료를 사용하고, 전극에 불순물이 투과하기 어려운 도전성 재료를 사용함으로써, 트랜지스터로의 불순물의 확산을 더 억제할 수 있다. 따라서, 트랜지스터의 신뢰성을 더 높일 수 있다. 즉 반도체 장치의 신뢰성을 더 높일 수 있다.
[반도체층]
반도체층으로서 단결정 반도체, 다결정 반도체, 미결정 반도체, 또는 비정질 반도체 등을 단독으로 또는 조합하여 사용할 수 있다. 반도체 재료로서는, 예를 들어 실리콘이나 저마늄 등을 사용할 수 있다. 또한 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체나 유기 반도체 등을 사용할 수 있다.
또한 반도체층으로서 유기물 반도체를 사용하는 경우에는 방향 고리를 가지는 저분자 유기 재료나 π전자 공액 도전성 고분자 등을 사용할 수 있다. 예를 들어 루브렌, 테트라센, 펜타센, 페릴렌다이이미드, 테트라사이아노퀴노다이메테인, 폴리싸이오펜, 폴리아세틸렌, 폴리파라페닐렌바이닐렌 등을 사용할 수 있다.
또한 반도체층을 적층하여도 좋다. 반도체층을 적층하는 경우에는 각각 상이한 결정 상태를 가지는 반도체를 사용하여도 좋고, 각각 상이한 반도체 재료를 사용하여도 좋다.
또한 금속 산화물의 1종류인 산화물 반도체의 밴드 갭은 2eV 이상 있기 때문에, 반도체층으로 산화물 반도체를 사용하면, 오프 전류가 매우 적은 트랜지스터를 실현할 수 있다. 구체적으로는, 소스와 드레인 사이의 전압이 3.5V, 실온(대표적으로는 25℃) 하에서 채널 폭 1μm당 오프 전류를 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만으로 할 수 있다. 즉 온 오프비를 20자릿수 이상으로 할 수도 있다. 또한 반도체층에 산화물 반도체를 사용한 트랜지스터(OS 트랜지스터)는, 소스와 드레인 사이의 절연 내압이 높다. 따라서 신뢰성이 양호한 트랜지스터를 제공할 수 있다. 또한 출력 전압이 크고 내압이 높은 트랜지스터를 제공할 수 있다. 또한 신뢰성이 양호한 반도체 장치 등을 제공할 수 있다. 또한 출력 전압이 크며, 고내압의 반도체 장치를 제공할 수 있다.
또한 본 명세서 등에서, 채널이 형성되는 반도체층에 결정성을 가지는 실리콘을 사용한 트랜지스터를 '결정성 Si 트랜지스터'라고도 한다.
결정성 Si 트랜지스터는 OS 트랜지스터보다 비교적 높은 이동도를 얻기 쉽다. 한편으로 결정성 Si 트랜지스터는 OS 트랜지스터와 같은 매우 적은 오프 전류의 실현이 어렵다. 따라서 반도체층에 사용하는 반도체 재료는 목적이나 용도에 따라 적절히 사용하는 것이 중요하다. 예를 들어, 목적이나 용도에 따라, OS 트랜지스터와 결정성 Si 트랜지스터 등을 조합하여 사용하여도 좋다.
반도체층으로서 산화물 반도체층을 사용하는 경우에는 산화물 반도체층을 스퍼터링법으로 형성하는 것이 바람직하다. 산화물 반도체층은 스퍼터링법으로 형성하면 산화물 반도체층의 밀도를 높일 수 있기 때문에 적합하다. 스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스 및 산소의 혼합 가스를 사용하면 좋다. 또한 스퍼터링 가스의 고순도화도 필요하다. 예를 들어, 스퍼터링 가스로서 사용하는 산소 가스나 희가스는, 노점이 -60℃ 이하, 바람직하게는 -100℃ 이하까지 고순도화된 가스를 사용한다. 고순도화된 스퍼터링 가스를 사용하여 성막함으로써, 산화물 반도체층에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한 스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 장치가 가지는 성막실 내의 수분을 가능한 한 제거하는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump)와 같은 흡착식의 진공 배기 펌프를 사용하여, 성막실 내를 고진공(5×10-7Pa부터 1×10-4Pa 정도까지)으로 배기하는 것이 바람직하다. 특히 스퍼터링 장치의 대기 시에서의 성막실 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압을 1×10-4Pa 이하로 하는 것이 바람직하고, 5×10-5Pa 이하로 하는 것이 더 바람직하다.
[금속 산화물]
금속 산화물의 1종류인 산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한 보론, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등 중으로부터 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서 보론, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구성]
이하에서는 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS 및 CAAC(c-axis aligned crystalline)-OS에 대하여 설명한다.
또한 본 명세서 등에서 CAC는 기능 또는 재료의 구성의 일례를 나타내고, 또한 CAAC(c-axis aligned crystal)는 결정 구조의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide란, 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide가 트랜지스터의 채널 형성 영역에 포함되는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흐르게 하는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흐르게 하지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흐르게 할 때 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로, 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류, 및 높은 전계 효과 이동도를 얻을 수 있다.
즉 CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
금속 산화물의 1종류인 산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS, 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조가 되어 있다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 오각형, 칠각형 등의 격자 배열이 왜곡에 포함되는 경우가 있다. 또한 CAAC-OS에서, 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
또한 CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서 CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
a-like OS는, nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는, 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 취하며, 각각이 상이한 특성을 가진다. 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[금속 산화물을 가지는 트랜지스터]
이어서, 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우에 대하여 설명한다.
또한 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물막의 캐리어 밀도를 낮추는 경우에서는, 금속 산화물막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어 금속 산화물은 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 금속 산화물의 트랩 준위에 포획된 전하는, 소실될 때까지 필요한 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 가지는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 금속 산화물 내의 불순물 농도를 저감하는 것이 유효하다. 또한 금속 산화물 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
금속 산화물에서 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 금속 산화물에서 결함 준위가 형성된다. 그러므로 금속 산화물에서의 실리콘이나 탄소의 농도와 금속 산화물과의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS)에 의하여 얻어지는 농도)를, 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 금속 산화물에서 질소가 포함되면, 캐리어인 전자가 생김으로써 캐리어 밀도가 증가하여 n형화하기 쉽다. 이 결과, 질소가 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 금속 산화물에서, 채널 형성 영역의 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, 금속 산화물 내의 질소 농도는, SIMS에서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함된 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
<성막 방법에 대하여>
절연층을 형성하기 위한 절연성 재료, 전극을 형성하기 위한 도전성 재료, 또는 반도체층을 형성하기 위한 반도체 재료는 스퍼터링법, 스핀 코팅법, CVD(Chemical Vapor Deposition)법(열 CVD법, MOCVD(Metal Organic Chemical Vapor Deposition)법, PECVD(Plasma Enhanced CVD)법, 고밀도 플라스마 CVD(High density plasma CVD)법, LPCVD(low pressure CVD)법, APCVD(atmospheric pressure CVD)법 등을 포함함), ALD(Atomic Layer Deposition)법, MBE(Molecular Beam Epitaxy)법, PLD(Pulsed Laser Deposition)법, 딥법(dipping method), 스프레이 도포법, 액적 토출법(잉크젯법 등), 또는 인쇄법(스크린 인쇄, 오프셋 인쇄 등)을 사용하여 형성할 수 있다.
플라스마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. MOCVD법, ALD법, 또는 열 CVD법 등 성막 시에 플라스마를 사용하지 않는 성막 방법을 사용하면, 피형성면에 대미지가 생기기 어렵다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지 업(charge up)하는 경우가 있다. 이때, 축적된 전하에 의하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편으로, 플라스마를 사용하지 않는 성막 방법의 경우, 이러한 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한 성막 중의 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 가지는 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비에 따라 임의의 조성의 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
또한 ALD법으로 성막하는 경우에는, 재료 가스로서 염소를 포함하지 않는 가스를 사용하는 것이 바람직하다.
또한 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에 나타낸 반도체 장치 등에 사용할 수 있는 트랜지스터의 구조예에 대하여 설명한다.
<트랜지스터의 구조예 1>
도 13의 (A), (B), 및 (C)를 사용하여 트랜지스터(510A)의 구조예를 설명한다. 도 13의 (A)는 트랜지스터(510A)의 상면도이다. 도 13의 (B)는 도 13의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 13의 (C)는 도 13의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 13의 (A)의 상면도에서는 도면을 명료화하기 위하여, 요소의 일부를 생략하여 도시하였다.
도 13의 (A), (B), 및 (C)에서는 트랜지스터(510A)와, 층간막으로서 기능하는 절연층(511), 절연층(512), 절연층(514), 절연층(516), 절연층(580), 절연층(582), 및 절연층(584)을 나타내었다. 또한 트랜지스터(510A)와 전기적으로 접속되고, 콘택트 플러그로서 기능하는 도전층(546)(도전층(546a) 및 도전층(546b))과, 배선으로서 기능하는 도전층(503)을 나타내었다.
트랜지스터(510A)는 제 1 게이트 전극으로서 기능하는 도전층(560)(도전층(560a) 및 도전층(560b))과, 제 2 게이트 전극으로서 기능하는 도전층(505)(도전층(505a) 및 도전층(505b))과, 제 1 게이트 절연체로서 기능하는 절연층(550)과, 제 2 게이트 절연체로서 기능하는 절연층(521), 절연층(522), 및 절연층(524)과 채널이 형성되는 영역을 가지는 산화물(530)(산화물(530a), 산화물(530b), 및 산화물(530c))과, 소스 및 드레인 중 한쪽으로서 기능하는 도전층(542a)과 소스 및 드레인 중 다른 쪽으로서 기능하는 도전층(542b)과, 절연층(574)을 가진다. 또한 본 명세서 등에서는 도전층(542a)과 도전층(542b)을 함께 도전층(542)이라고 기재한다.
또한 도 13에 나타낸 트랜지스터(510A)에서는 산화물(530c), 절연층(550), 및 도전층(560)이 절연층(580)에 제공된 개구부 내에 절연층(574)을 개재(介在)하여 배치된다. 또한 산화물(530c), 절연층(550), 및 도전층(560)은 도전층(542a) 및 도전층(542b) 사이에 배치된다.
절연층(511) 및 절연층(512)은 층간막으로서 기능한다.
층간막으로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
예를 들어, 절연층(511)은 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어층으로서 기능하는 것이 바람직하다. 따라서, 절연층(511)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또한 예를 들어 절연층(511)으로서 산화 알루미늄이나 질화 실리콘 등을 사용하여도 좋다. 상기 구성에 의하여 수소, 물 등의 불순물이 절연층(511)보다 기판 측으로부터 트랜지스터(510A) 측으로 확산되는 것을 억제할 수 있다.
예를 들어, 절연층(512)은 절연층(511)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
도전층(503)은 절연층(512)에 매립되도록 형성된다. 여기서, 도전층(503)의 상면의 높이와 절연층(512)의 상면의 높이는 같은 정도로 할 수 있다. 또한 도전층(503)에서는 단층으로 하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전층(503)을 2층 이상의 적층 구조로 하여도 좋다. 또한 도전층(503)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다.
트랜지스터(510A)에서, 도전층(560)은 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한 도전층(505)은 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 그 경우, 도전층(505)에 인가하는 전위를 도전층(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(510A)의 문턱 전압을 제어할 수 있다. 특히, 도전층(505)에 음의 전위를 인가함으로써, 트랜지스터(510A)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감할 수 있게 된다. 따라서, 도전층(505)에 음의 전위를 인가한 것이 인가하지 않은 경우보다 도전층(560)에 인가되는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다.
또한 예를 들어 도전층(505)과 도전층(560)을 중첩시켜 제공함으로써, 도전층(560) 및 도전층(505)에 전위를 인가한 경우, 도전층(560)으로부터 발생되는 전계와 도전층(505)으로부터 발생되는 전계가 연결되고, 산화물(530)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서의 기능을 가지는 도전층(560)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전층(505)의 전계에 의하여 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 Surrounded channel(S-channel) 구조라고 부른다.
절연층(514) 및 절연층(516)은 절연층(511) 및 절연층(512)과 마찬가지로 층간막으로서 기능한다. 예를 들어, 절연층(514)은 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어층으로서 기능하는 것이 바람직하다. 상기 구성에 의하여 수소, 물 등의 불순물이 절연층(514)보다 기판 측으로부터 트랜지스터(510A) 측으로 확산되는 것을 억제할 수 있다. 또한 예를 들어 절연층(516)은 절연층(514)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
제 2 게이트 전극으로서 기능하는 도전층(505)은 절연층(514) 및 절연층(516)의 개구의 내벽에 접하여 도전층(505a)이 형성되고, 더 내측에 도전층(505b)이 형성되어 있다. 여기서, 도전층(505a) 및 도전층(505b)의 상면의 높이와 절연층(516)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(510A)에서는 도전층(505a) 및 도전층(505b)을 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전층(505)은 단층, 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다.
여기서, 도전층(505a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한 본 명세서에서, 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 또는 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능으로 한다.
예를 들어, 도전층(505a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(505b)이 산화되어 도전율이 저하하는 것을 억제할 수 있다.
또한 도전층(505)이 배선의 기능을 겸하는 경우, 도전층(505b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다. 그 경우, 도전층(503)은 반드시 제공하지 않아도 된다. 또한 도전층(505b)을 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연층(521), 절연층(522), 및 절연층(524)은 제 2 게이트 절연체로서의 기능을 가진다.
또한 절연층(522)은 배리어성을 가지는 것이 바람직하다. 절연층(522)이 배리어성을 가짐으로써, 트랜지스터(510A)의 주변부로부터 트랜지스터(510A)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
절연층(522)에는 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터의 동작에 필요한 구동 전압(예를 들어 게이트-소스 전압 등)을 낮출 수 있게 된다.
예를 들어, 절연층(521)은 열적으로 안정적인 것이 바람직하다. 예를 들어, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한 high-k 재료의 절연체와 산화 실리콘 또는 산화질화 실리콘을 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 절연체를 얻을 수 있다.
또한 도 13에서는 제 2 게이트 절연체로서 3층의 적층 구조를 나타내었지만, 단층, 또는 2층 이상의 적층 구조로 하여도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
채널 형성 영역으로서 기능하는 영역을 가지는 산화물(530)은 산화물(530a)과, 산화물(530a) 위의 산화물(530b)과, 산화물(530b) 위의 산화물(530c)을 가진다. 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(530b) 위에 산화물(530c)을 가짐으로써, 산화물(530c)보다 위쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 산화물(530)로서 상기 실시형태에 나타낸 금속 산화물의 1종류인 산화물 반도체를 사용할 수 있다.
또한 산화물(530c)은 절연층(580)에 제공된 개구부 내에 절연층(574)을 개재하여 제공되는 것이 바람직하다. 절연층(574)이 배리어성을 가지는 경우, 절연층(580)으로부터의 불순물이 산화물(530)로 확산되는 것을 억제할 수 있다.
도전층(542)은 한쪽이 소스 전극으로서 기능하고 다른 쪽이 드레인 전극으로서 기능한다.
도전층(542a)과 도전층(542b)에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금을 사용할 수 있다. 특히, 질화 탄탈럼 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성이 있고, 또한 내산화성이 높기 때문에 바람직하다.
또한 도 13에서는 단층 구조를 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 질화 탄탈럼막과 텅스텐막을 적층하는 것이 좋다. 또한 타이타늄막과 알루미늄막을 적층하여도 좋다. 또한 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한 도전층(542) 위에 배리어층을 제공하여도 좋다. 배리어층에는 산소 또는 수소에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다. 상기 구성에 의하여 절연층(574)을 성막할 때 도전층(542)이 산화되는 것을 억제할 수 있다.
배리어층에는, 예를 들어 금속 산화물을 사용할 수 있다. 특히, 산화 알루미늄, 산화 하프늄, 산화 갈륨 등, 산소나 수소에 대하여 배리어성이 있는 절연막을 사용하는 것이 바람직하다. 또한 CVD법으로 형성한 질화 실리콘을 사용하여도 좋다.
배리어층을 가짐으로써, 도전층(542)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 도전층(542)에 텅스텐이나 알루미늄 등의 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
절연층(550)은 제 1 게이트 절연체로서 기능한다. 절연층(550)은 절연층(580)에 제공된 개구부 내에 산화물(530c) 및 절연층(574)을 개재하여 제공되는 것이 바람직하다.
트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 그 경우, 절연층(550)은 제 2 게이트 절연체와 마찬가지로 적층 구조로 하여도 좋다. 게이트 절연체로서 기능하는 절연체를 high-k 재료와 열적으로 안정적인 재료의 적층 구조로 함으로써, 물리 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다. 또한 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
제 1 게이트 전극으로서 기능하는 도전층(560)은 도전층(560a) 및 도전층(560a) 위의 도전층(560b)을 가진다. 도전층(560a)에는 도전층(505a)과 마찬가지로, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전층(560a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(560b)의 재료 선택성을 향상할 수 있다. 즉, 도전층(560a)을 가짐으로써, 도전층(560b)의 산화가 억제되고, 도전율이 저하하는 것을 방지할 수 있다.
산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 도전층(560a)으로서, 산화물(530)로서 사용할 수 있는 산화물 반도체를 사용할 수 있다. 그 경우, 도전층(560b)을 스퍼터링법으로 성막함으로써, 산화물 반도체의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
도전층(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전층(560)은 배선으로서 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전층(560b)은 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연층(580)과 트랜지스터(510A) 사이에 절연층(574)을 배치한다. 절연층(574)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘 또는 질화 실리콘 등을 사용할 수 있다.
절연층(574)을 가짐으로써, 절연층(580)이 가지는 물 및 수소 등의 불순물이 산화물(530c), 절연층(550)을 통하여 산화물(530b)로 확산되는 것을 억제할 수 있다. 또한 절연층(580)이 가지는 과잉 산소에 의하여, 도전층(560)이 산화되는 것을 억제할 수 있다.
절연층(580), 절연층(582), 및 절연층(584)은 층간막으로서 기능한다.
절연층(582)은 절연층(514)과 마찬가지로, 물 또는 수소 등의 불순물이 외부로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다.
또한 절연층(580) 및 절연층(584)은 절연층(516)과 마찬가지로, 절연층(582)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 트랜지스터(510A)는 절연층(580), 절연층(582), 및 절연층(584)에 매립된 도전층(546) 등의 플러그나 배선을 통하여 다른 구조와 전기적으로 접속되어도 좋다.
또한 도전층(546)의 재료로서는, 도전층(505)과 마찬가지로 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를, 단층으로 또는 적층하여 사용할 수 있다. 예를 들어, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
도전층(546)으로서는 예를 들어 수소 및 산소에 대하여 배리어성을 가지는 도전체인 질화 탄탈럼 등과, 도전성이 높은 텅스텐의 적층 구조를 사용함으로써, 배선으로서의 도전성을 유지한 채, 외부로부터의 불순물의 확산을 억제할 수 있다.
상기 구조를 가짐으로써, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 오프 전류가 작은 OS 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 전기 특성의 변동을 억제하고, 안정된 전기 특성을 가지면서 신뢰성을 향상시킨 반도체 장치를 제공할 수 있다.
<트랜지스터의 구조예 2>
도 14의 (A), (B), 및 (C)를 사용하여 트랜지스터(510B)의 구조예를 설명한다. 도 14의 (A)는 트랜지스터(510B)의 상면도이다. 도 14의 (B)는 도 14의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 14의 (C)는 도 14의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 14의 (A)에 나타낸 상면도에서는 도면을 명료하게 하기 위하여 요소를 일부 생략하여 도시하였다.
트랜지스터(510B)는 트랜지스터(510A)의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여 주로 트랜지스터(510A)와 상이한 점에 대하여 설명한다.
트랜지스터(510B)는 도전층(542)(도전층(542a) 및 도전층(542b))과, 산화물(530c), 절연층(550), 및 도전층(560)이 중첩되는 영역을 가진다. 상기 구조로 함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또한 제어성이 높은 트랜지스터를 제공할 수 있다.
제 1 게이트 전극으로서 기능하는 도전층(560)은 도전층(560a) 및 도전층(560a) 위의 도전층(560b)을 가진다. 도전층(560a)에는 도전층(505a)과 마찬가지로, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전층(560a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(560b)의 재료 선택성을 향상할 수 있다. 즉, 도전층(560a)을 가짐으로써, 도전층(560b)의 산화가 억제되고, 도전율이 저하하는 것을 방지할 수 있다.
또한 도전층(560)의 상면 및 측면, 절연층(550)의 측면, 및 산화물(530c)의 측면을 덮도록 절연층(574)을 제공하는 것이 바람직하다. 또한 절연층(574)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘 또는 질화 실리콘 등을 사용할 수 있다.
절연층(574)을 제공함으로써, 도전층(560)의 산화를 억제할 수 있다. 또한 절연층(574)을 가짐으로써, 절연층(580)이 가지는 물 및 수소 등의 불순물이 트랜지스터(510B)로 확산되는 것을 억제할 수 있다.
또한 도전층(546)과 절연층(580) 사이에 배리어성을 가지는 절연층(576)(절연층(576a) 및 절연층(576b))을 배치하여도 좋다. 절연층(576)을 제공함으로써, 절연층(580)의 산소가 도전층(546)과 반응하고, 도전층(546)이 산화되는 것을 억제할 수 있다.
또한 배리어성을 가지는 절연층(576)을 제공함으로써, 플러그나 배선에 사용되는 도전체의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 도전층(546)에 산소를 흡수하는 성질을 가지면서 도전성이 높은 금속 재료를 사용함으로써 저소비전력의 반도체 장치를 제공할 수 있다. 구체적으로는 텅스텐이나 알루미늄 등의 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
<트랜지스터의 구조예 3>
도 15의 (A), (B), 및 (C)를 사용하여 트랜지스터(510C)의 구조예를 설명한다. 도 15의 (A)는 트랜지스터(510C)의 상면도이다. 도 15의 (B)는 도 15의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 15의 (C)는 도 15의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 15의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510C)는 트랜지스터(510A)의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여 주로 트랜지스터(510A)와 상이한 점에 대하여 설명한다.
도 15에 나타낸 트랜지스터(510C)는 도전층(542a)과 산화물(530b) 사이에 도전층(547a)이 배치되고, 도전층(542b)과 산화물(530b) 사이에 도전층(547b)이 배치되어 있다. 여기서, 도전층(542a)(도전층(542b))은 도전층(547a)(도전층(547b))의 상면 및 도전층(560) 측의 측면을 넘어 연장되고, 산화물(530b)의 상면과 접하는 영역을 가진다. 여기서, 도전층(547a)(도전층(547b))은 도전층(542)에 사용할 수 있는 도전체를 사용하면 좋다. 또한 도전층(547a)(도전층(547b))의 막 두께는 적어도 도전층(542)보다 두꺼운 것이 바람직하다.
도 15에 나타낸 트랜지스터(510C)는 상기와 같은 구성을 가짐으로써, 트랜지스터(510A)보다 도전층(542)을 도전층(560)에 가깝게 할 수 있다. 또는, 도전층(542a)의 단부 및 도전층(542b)의 단부와 도전층(560)을 중첩시킬 수 있다. 이로써, 트랜지스터(510C)의 실질적인 채널 길이를 짧게 하여, 온 전류 및 주파수 특성의 향상을 도모할 수 있다.
또한 도전층(547a)(도전층(547b))은 도전층(542a)(도전층(542b))과 중첩시켜 제공되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 도전층(546a)(도전층(546b))을 매립하는 개구를 형성하는 에칭에서, 도전층(547a)(도전층(547b))이 스토퍼로서 기능하고, 산화물(530b)이 오버 에칭되는 것을 방지할 수 있다.
또한 도 15에 나타낸 트랜지스터(510C)는 절연층(544) 위에 접하여 절연층(545)을 배치하는 구성으로 하여도 좋다. 절연층(544)은 물 또는 수소 등의 불순물이나 과잉 산소가 절연층(580) 측으로부터 트랜지스터(510C)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연층(545)으로서는 절연층(544)으로 사용할 수 있는 절연체를 사용할 수 있다. 또한 절연층(544)으로서는, 예를 들어 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화 실리콘 또는 질화산화 실리콘 등 질화물 절연체를 사용하여도 좋다.
또한 도 15에 나타낸 트랜지스터(510C)는 도 13에 나타낸 트랜지스터(510A)와 달리, 도전층(505)을 단층 구조로 제공하여도 좋다. 이 경우, 패턴 형성된 도전층(505) 위에 절연층(516)이 되는 절연막을 성막하고, 상기 절연막의 상부를 도전층(505)의 상면이 노출될 때까지 CMP법 등을 사용하여 제거하면 좋다. 여기서, 도전층(505)의 상면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어, 도전층(505) 상면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.5nm 이하, 더 바람직하게는 0.3nm 이하로 하면 좋다. 이로써, 도전층(505) 위에 형성되는 절연층의 평탄성을 양호하게 하여, 산화물(530b) 및 산화물(530c)의 결정성의 향상을 도모할 수 있다.
<트랜지스터의 구조예 4>
도 16의 (A), (B), 및 (C)를 사용하여 트랜지스터(510D)의 구조예를 설명한다. 도 16의 (A)는 트랜지스터(510D)의 상면도이다. 도 16의 (B)는 도 16의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 16의 (C)는 도 16의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 16의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510D)는 트랜지스터(510A)의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여 주로 트랜지스터(510A)와 상이한 점에 대하여 설명한다.
16(A) 내지 (C)에서는 도전층(503)을 제공하지 않고, 제 2 게이트 전극으로서의 기능을 가지는 도전층(505)을 배선으로서도 기능시킨다. 또한 산화물(530c) 위에 절연층(550)을 가지고, 절연층(550) 위에 금속 산화물(552)을 가진다. 또한 금속 산화물(552) 위에 도전층(560)을 가지고, 도전층(560) 위에 절연층(570)을 가진다. 또한 절연층(570) 위에 절연층(571)을 가진다.
금속 산화물(552)은 산소 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연층(550)과 도전층(560) 사이에 산소의 확산을 억제하는 금속 산화물(552)을 제공함으로써, 도전층(560)으로의 산소의 확산이 억제된다. 즉, 산화물(530)로 공급되는 산소량의 감소를 억제할 수 있다. 또한 산소로 인한 도전층(560)의 산화를 억제할 수 있다.
또한 금속 산화물(552)은 제 1 게이트의 일부로서의 기능을 가져도 좋다. 예를 들어, 산화물(530)로서 사용할 수 있는 산화물 반도체를 금속 산화물(552)로서 사용할 수 있다. 그 경우, 도전층(560)을 스퍼터링법으로 성막함으로써, 금속 산화물(552)의 전기 저항값을 저하시켜 도전층(상술한 OC 전극)으로 할 수 있다.
또한 금속 산화물(552)은 게이트 절연체의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연층(550)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 금속 산화물(552)에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 상기 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위의 저감이 가능하게 된다. 또한 게이트 절연체로서 기능하는 절연층의 등가 산화막 두께(EOT)를 얇게 할 수 있게 된다.
트랜지스터(510D)에서, 금속 산화물(552)을 단층으로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 게이트 전극의 일부로서 기능하는 금속 산화물과 게이트 절연체의 일부로서 기능하는 금속 산화물을 적층하여 제공하여도 좋다.
금속 산화물(552)을 가짐으로써, 게이트 전극으로서 기능하는 경우에는, 도전층(560)으로부터의 전계의 영향을 감소시키지 않고, 트랜지스터(510D)의 온 전류의 향상을 도모할 수 있다. 또는, 게이트 절연체로서 기능하는 경우에는, 절연층(550)과 금속 산화물(552)의 물리적인 두께에 의하여, 도전층(560)과 산화물(530) 사이의 거리를 유지함으로써, 도전층(560)과 산화물(530) 사이의 누설 전류를 억제할 수 있다. 따라서, 절연층(550) 및 금속 산화물(552)과의 적층 구조를 제공함으로써, 도전층(560)과 산화물(530) 사이의 물리적인 거리 및 도전층(560)으로부터 산화물(530)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
구체적으로는, 산화물(530)에 사용할 수 있는 산화물 반도체를 저저항화시킴으로써, 금속 산화물(552)로서 사용할 수 있다. 또는, 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연층인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄보다 내열성이 높다. 그러므로, 추후의 공정에서의 열처리에서 결정화되기 어렵기 때문에 바람직하다. 또한 금속 산화물(552)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연층(570)에는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써, 절연층(570)보다 위쪽으로부터의 산소로 인하여 도전층(560)이 산화되는 것을 억제할 수 있다. 또한 절연층(570)보다 위쪽으로부터의 물 또는 수소 등의 불순물이 도전층(560) 및 절연층(550)을 통하여 산화물(530)에 혼입되는 것을 억제할 수 있다.
절연층(571)은 하드 마스크로서 기능한다. 절연층(571)을 제공함으로써, 도전층(560)의 가공 시, 도전층(560)의 측면을 실질적으로 수직으로, 구체적으로는 도전층(560)의 측면과 기판 표면이 이루는 각을 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다.
또한 절연층(571)에 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용함으로써, 배리어층으로서의 기능을 겸하게 하여도 좋다. 이 경우, 절연층(570)은 제공하지 않아도 된다.
절연층(571)을 하드 마스크로서 사용하여, 절연층(570), 도전층(560), 금속 산화물(552), 절연층(550), 및 산화물(530c)의 일부를 선택적으로 제거함으로써, 이들의 측면을 실질적으로 일치시키고, 또한 산화물(530b) 표면의 일부를 노출시킬 수 있다.
또한 트랜지스터(510D)는 노출된 산화물(530b) 표면의 일부에 영역(531a) 및 영역(531b)을 가진다. 영역(531a) 또는 영역(531b)의 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다.
영역(531a) 및 영역(531b)의 형성은, 예를 들어 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용하여, 노출된 산화물(530b) 표면에 인 또는 보론 등의 불순물 원소를 도입함으로써 실현할 수 있다. 또한 본 실시형태 등에서 '불순물 원소'란, 주성분 원소 이외의 원소를 가리킨다.
또한 산화물(530b) 표면의 일부를 노출시킨 후에 금속막을 성막하고, 그 후 가열 처리함으로써, 상기 금속막에 포함되는 원소를 산화물(530b)로 확산시켜 영역(531a) 및 영역(531b)을 형성할 수도 있다.
산화물(530b)의 불순물 원소가 도입된 영역은 전기 저항률이 저하한다. 그러므로, 영역(531a) 및 영역(531b)을 '불순물 영역' 또는 '저저항 영역'이라고 하는 경우가 있다.
절연층(571) 및/또는 도전층(560)을 마스크로서 사용함으로써, 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성할 수 있다. 따라서, 영역(531a) 및/또는 영역(531b)과 도전층(560)이 중첩되지 않으므로, 기생 용량을 저감할 수 있다. 또한 채널 형성 영역과 소스 드레인 영역(영역(531a) 또는 영역(531b)) 사이에 오프셋 영역이 형성되지 않는다. 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성함으로써, 온 전류의 증가, 문턱 전압의 저감, 동작 주파수의 향상 등을 실현할 수 있다.
또한 오프 전류를 더 저감하기 위하여 채널 형성 영역과 소스 드레인 영역 사이에 오프셋 영역을 제공하여도 좋다. 오프셋 영역이란, 전기 저항률이 높은 영역이고, 상술한 불순물 원소의 도입이 수행되지 않은 영역이다. 오프셋 영역의 형성은 절연층(575)의 형성 후에 상술한 불순물 원소의 도입을 수행함으로써 실현할 수 있다. 이 경우, 절연층(575)도 절연층(571) 등과 마찬가지로 마스크로서 기능한다. 따라서, 산화물(530b)의 절연층(575)과 중첩되는 영역에 불순물 원소가 도입되지 않고, 상기 영역의 전기 저항률을 높게 유지할 수 있다.
또한 트랜지스터(510D)는 절연층(570), 도전층(560), 금속 산화물(552), 절연층(550), 및 산화물(530c)의 측면에 절연층(575)을 가진다. 절연층(575)은 비유전율이 낮은 절연체인 것이 바람직하다. 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘, 또는 수지 등인 것이 바람직하다. 특히, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 공공을 가지는 산화 실리콘을 절연층(575)에 사용하면, 추후의 공정에서 절연층(575) 내에 과잉 산소 영역을 용이하게 형성할 수 있기 때문에 바람직하다. 또한 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 또한 절연층(575)은 산소를 확산시키는 기능을 가지는 것이 바람직하다.
또한 트랜지스터(510D)는 절연층(575), 산화물(530) 위에 절연층(574)을 가진다. 절연층(574)은 스퍼터링법을 사용하여 성막하는 것이 바람직하다. 스퍼터링법을 사용함으로써, 물 또는 수소 등의 불순물이 적은 절연체를 성막할 수 있다. 예를 들어, 절연층(574)으로서 산화 알루미늄을 사용하는 것이 좋다.
또한 스퍼터링법을 사용한 산화막은 피성막 구조체로부터 수소를 추출하는 경우가 있다. 따라서, 절연층(574)이 산화물(530) 및 절연층(575)으로부터 수소 및 물을 흡수함으로써, 산화물(530) 및 절연층(575)의 수소 농도를 저감할 수 있다.
또한 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태는, 상기 실시형태에 나타낸 반도체 장치 등이 제공된 전자 부품 및 전자 기기의 일례를 나타낸다.
<전자 부품>
우선, 반도체 장치(300)가 제공된 전자 부품의 예를 도 17의 (A), (B)를 사용하여 설명한다.
도 17의 (A)에 전자 부품(700) 및 전자 부품(700)이 실장된 기판(실장 기판(704))의 사시도를 나타내었다. 도 17의 (A)에 나타낸 전자 부품(700)은 IC칩이고, 리드 및 회로부를 가진다. 전자 부품(700)은, 예를 들어 인쇄 기판(702)에 실장된다. 이와 같은 IC칩이 복수 조합되고 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써, 실장 기판(704)이 완성된다.
전자 부품(700)의 회로부로서, 상기 실시형태에 나타낸 반도체 장치(300)가 제공되어 있다. 도 17의 (A)에서는 전자 부품(700)의 패키지로서 QFP(Quad Flat Package)를 적용하고 있지만, 패키지의 형태는 이에 한정되지 않는다.
도 17의 (B)에 전자 부품(730)의 사시도를 나타내었다. 전자 부품(730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(730)은 패키지 기판(732)(인쇄 기판) 위에 인터포저(731)가 제공되고, 인터포저(731) 위에 반도체 장치(735) 및 복수의 반도체 장치(710)가 제공되어 있다.
전자 부품(730)에서는 반도체 장치(710)를 가진다. 반도체 장치(710)로서는, 예를 들어 반도체 장치(300)를 광대역 메모리(HBM: High Bandwidth Memory) 등으로 할 수 있다. 또한 반도체 장치(735)는 CPU, GPU, FPGA, 기억 장치 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(732)은 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(731)는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(731)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(731)는 인터포저(731) 위에 제공된 집적 회로를 패키지 기판(732)에 제공된 전극과 전기적으로 접속하는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 부르는 경우가 있다. 또한 인터포저(731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저에서는 능동 소자를 제공할 필요가 없기 때문에, 집적 회로보다 낮은 비용으로 제작할 수 있다. 한편으로, 실리콘 인터포저의 배선은 반도체 프로세스로 형성할 수 있으므로 수지 인터포저에서는 어려운 미세 배선을 형성하기 쉽다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저에는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP나 MCM 등에서는, 집적 회로와 인터포저 간의 팽창 계수의 차이로 인한 신뢰성의 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높으므로 실리콘 인터포저 위에 제공되는 집적 회로와 실리콘 인터포저 간의 접속 불량이 발생하기 어렵다. 특히, 인터포저 위에 복수의 집적 회로를 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는, 인터포저(731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에 나타낸 전자 부품(730)에서는 반도체 장치(710)와 반도체 장치(735)의 높이를 일치하게 하는 것이 바람직하다.
전자 부품(730)을 다른 기판에 실장하기 위하여, 패키지 기판(732)의 바닥부에 전극(733)을 제공하여도 좋다. 도 17의 (B)에서는, 전극(733)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(732)의 바닥부에 땜납 볼을 매트릭스상으로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(732)의 바닥부에 도전성의 핀을 매트릭스상으로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어, SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP, QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
또한 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는, 상기 실시형태에서 설명한 반도체 장치 또는 전자 부품을 전자 기기에 적용한 제품의 예에 대하여 설명한다.
<노트북형 퍼스널 컴퓨터>
본 발명의 일 형태에 따른 반도체 장치 또는 전자 부품은 정보 단말 장치에 구비되는 디스플레이에 적용할 수 있다. 도 18의 (A)는 정보 단말 장치의 일종인 노트북형 퍼스널 컴퓨터를 나타낸 것이고, 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 가진다.
<스마트 워치>
본 발명의 일 형태에 따른 반도체 장치 또는 전자 부품은 웨어러블 단말에 적용할 수 있다. 도 18의 (B)는 웨어러블 단말의 일종인 스마트 워치를 나타낸 것이고, 하우징(5901), 표시부(5902), 조작 버튼(5903), 조작자(5904), 밴드(5905) 등을 가진다. 또한 표시부(5902)에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수도 있다. 또한 조작 버튼(5903)에 스마트 워치를 기동하는 전원 스위치, 스마트 워치의 애플리케이션을 조작하는 버튼, 음량 조정 버튼, 또는 표시부(5902)를 점등 또는 소등하는 스위치 등 중 어느 것을 제공할 수 있다. 또한 도 18의 (B)에 나타낸 스마트 워치에서는 조작 버튼(5903)을 2개 나타내었지만, 스마트 워치에 포함되는 조작 버튼의 개수는 이에 한정되지 않는다. 또한 조작자(5904)는 스마트 워치의 시각을 맞추기 위한 용두로서 기능한다. 또한 조작자(5904)는 시각을 맞추기 위해서뿐만 아니라, 스마트 워치의 애플리케이션을 조작하는 입력 인터페이스로서 사용하여도 좋다. 또한 도 18의 (B)에 나타낸 스마트 워치는 조작자(5904)를 포함하는 구성을 가지지만 이에 한정되지 않고, 조작자(5904)를 포함하지 않는 구성을 가져도 좋다.
<비디오 카메라>
본 발명의 일 형태의 반도체 장치 또는 전자 부품은 비디오 카메라에 적용할 수 있다. 도 18의 (C)에 나타낸 비디오 카메라는 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 접속부(5806) 등을 가진다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되고, 표시부(5803)는 제 2 하우징(5802)에 제공되어 있다. 그리고 제 1 하우징(5801)과 제 2 하우징(5802)은 접속부(5806)에 의하여 접속되어 있고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 접속부(5806)에 의하여 변경할 수 있다. 표시부(5803)에서의 영상을, 접속부(5806)에서의 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
<휴대 전화>
본 발명의 일 형태에 따른 반도체 장치 또는 전자 부품은 휴대 전화에 적용할 수 있다. 도 18의 (D)는 정보 단말의 기능을 가지는 휴대 전화를 나타낸 것이고, 하우징(5501), 표시부(5502), 마이크로폰(5503), 스피커(5504), 조작 버튼(5505)을 가진다. 또한 표시부(5502)에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수도 있다. 또한 조작 버튼(5505)에 휴대 전화를 기동하는 전원 스위치, 휴대 전화의 애플리케이션을 조작하는 버튼, 음량 조정 버튼, 또는 표시부(5502)를 점등 또는 소등하는 스위치 등 중 어느 것을 구비할 수 있다.
또한 도 18의 (D)에 나타낸 휴대 전화에서는 조작 버튼(5505)을 2개로 나타내었지만, 휴대 전화다 가지는 조작 버튼의 개수는 이에 한정되지 않는다. 또한 도시하지 않았지만, 도 18의 (D)에 나타낸 휴대 전화는 플래시라이트 또는 조명의 용도로서 발광 장치를 가지는 구성을 가져도 좋다.
<텔레비전 장치>
본 발명의 일 형태에 따른 반도체 장치 또는 전자 부품은 텔레비전 장치에 적용할 수 있다. 도 18의 (E)에 나타낸 텔레비전 장치는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006) 등을 가진다. 텔레비전 장치는 대화면, 예를 들어 50인치 이상 또는 100인치 이상의 표시부(9001)를 포함할 수 있다.
<이동체>
본 발명의 일 형태의 반도체 장치 또는 전자 부품은 이동체인 자동차의 운전석 주변에 적용할 수 있다.
예를 들어, 도 18의 (F)는 자동차의 실내에서의 앞 유리 주변을 나타낸 도면이다. 도 18의 (F)에서는, 대시보드에 장착된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 이외에, 필러에 장착된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)은 내비게이션 정보, 속도계나 태코미터, 주행 거리, 연료계, 기어 상태, 에어컨의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 따라 적절히 변경할 수 있기 때문에, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 차체에 제공된 촬상 수단으로부터의 영상을 표시함으로써, 필러에 가려진 시계(사각(死角))를 보완할 수 있다. 즉, 자동차의 외측에 제공된 촬상 수단으로부터의 화상을 표시함으로써, 사각을 보완하여 안전성을 높일 수 있다.또한 보이지 않는 부분을 보완하는 영상을 표시함으로써, 더 자연스럽게 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
<게임기>
본 발명의 일 형태에 따른 반도체 장치 또는 전자 부품은 거치형 게임기 또는 휴대용 게임기에 적용할 수 있다. 도 18의 (G)에는 거치형 게임기가 도시되고, 게임기 본체(7520)와, 무선 또는 유선으로 접속할 수 있는 컨트롤러(7522)가 도시되었다. 또한 도 18의 (H)에는 휴대용 게임기가 도시되고, 휴대용 게임기는 하우징(5201)과 표시부(5202)와 버튼(5203)을 가진다.
또한 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 또는 실시예와 적절히 조합할 수 있다.
(실시예)
실시형태 1에서 설명한 본 발명의 일 형태에 따른 반도체 장치에서 회로(103)에서 생성되는 바이어스 전류의 양을, 회로 시뮬레이터를 사용하여 계산하였다. 본 실시예에서는 그 계산과 그 결과에 대하여 설명한다.
상기 계산에서 사용한 소프트웨어는 SILVACO사의 SmartSpice(version 4.26.7.R)라는 회로 시뮬레이터이다. 상기 회로 시뮬레이터를 사용하여, 상기 바이어스 전류의 양에 대하여 계산하였다.
상기 계산에서 사용한 회로 구성을 도 19에 도시하였다. 도 19에 나타낸 회로 구성은 트랜지스터(MN1)와, 트랜지스터(MN2)와, 정전압원(CVS1)과, 정전압원(CVS2)과, 정전류원(CCS1)을 가진다.
트랜지스터(MN1)의 제 1 단자는 정전류원(CCS1)의 출력 단자와, 트랜지스터(MN1)의 게이트와, 트랜지스터(MN2)의 게이트에 전기적으로 접속되고, 트랜지스터(MN1)의 제 2 단자는 배선(GDL)에 전기적으로 접속되어 있다. 트랜지스터(MN2)의 제 1 단자는 정전류원(CVS2)의 양극 단자에 전기적으로 접속되고, 트랜지스터(MN2)의 제 2 단자는 배선(GDL)에 전기적으로 접속되어 있다. 또한 트랜지스터(MN1)의 게이트와 트랜지스터(MN2)의 게이트의 전기적 접속점을 노드(NDG)로 하였다.
정전압원(CVS1)의 양극 단자는 정전류원(CCS1)의 입력 단자에 전기적으로 접속되고, 정전압원(CVS1)의 음극 단자는 배선(GDL)에 전기적으로 접속되어 있다. 정전압원(CVS2)의 음극 단자는 배선(GDL)에 전기적으로 접속되어 있다.
배선(GDL)은 접지 전위를 공급하는 배선이다.
도 19에 나타낸 회로 구성에서 트랜지스터(MN1)와 정전류원(CCS1)은 실시형태 1에서 설명한 회로(104)에 상당한다. 그리고 트랜지스터(MN2)는 실시형태 1에서 설명한 회로(103)에 상당한다. 본 실시예에서는 정전류원(CCS1)에 흐르는 전류값(Iin)과, 정전압원(CVS2)이 양극 단자-음극 단자 사이에 공급하는 전압값(Vin)을 파라미터로 하여 트랜지스터(MN2)의 소스-드레인 전류(IDS) 및 노드(NDG)의 전위(VNDG)를 계산하였다.
구체적으로는 정전류원(CCS1)에 흐르는 전류값을 0.1μA, 0.2μA, 0.5μA, 1.0μA, 2.0μA의 5가지 조건으로 히고 각 조건에서 정전압원(CVS2)이 양극 단자-음극 단자 사이에 공급하는 전압값(Vin)의 범위를 0V 이상 3.6V 이하로 하였을 때의 IDS 및 VGS를 계산하였다.
또한 정전압원(CVS1)의 양극 단자-음극 단자 사이에 공급하는 전압값은 10V로 하였다. 또한 트랜지스터(MN1) 및 트랜지스터(MN2) 각각의 크기는 채널 길이를 1.0μm, 채널 폭을 1.0μm로 하였다.
도 20의 (A), (B)에 상기 계산의 결과를 나타내었다.
도 20의 (A)는 가로축에 전압값(Vin), 세로축에 전류값(IDS)을 나타낸 그래프이다. 또한 도 20의 (A)에 기재된 조건(I1) 내지 조건(I5)은 각각 정전류원(CCS1)에 흐르는 전류값이 0.1μA, 0.2μA, 0.5μA, 1.0μA, 2.0μA인 것을 나타낸다.
도 20의 (A)로부터 조건(I1) 내지 조건(I3)에서는 정전압원(CVS2)이 양극 단자-음극 단자 사이에 공급하는 전압값(Vin)의 범위가 0V 이상 3.6V 이하일 때에 정전류원(CCS1)에 흐르는 전류와, 트랜지스터(MN2)에 흐르는 소스-드레인 전류(IDS)가 대략 같게 되는 것을 알 수 있다. 또한 조건(I4) 및 조건(I5)에서는 전압값(Vin)이 대략 1V 근변일 때는 정전류원(CCS1)에 흐르는 전류와, 트랜지스터(MN2)에 흐르는 소스-드레인 전류(IDS)가 대략 같게 되지만, 조건(I4)에서는 전압값(Vin)이 약 3V 이상, 또는 조건(I5)에서는 전압값(Vin)이 약 2V 이상이 되면, 정전류원(CCS1)에 흐르는 전류보다 IDS가 더 크게 되고, 전압값(Vin)이 높아질수록 그 차이가 커지는 것을 알 수 있다.
도 20의 (B)는 가로축에 전압값(Vin), 세로축에 전위(VNDG)를 나타낸 그래프이다. 도 20의 (B)로부터 전위(VNDG)는 조건(I1)에서는 약 0.476V, 조건(I2)에서는 약 0.508V, 조건(I3)에서는 약 0.555V, 조건(I4)에서는 약 0.597V, 조건(I5)에서는 약 0.648V인 것을 알 수 있다.
그런데 실시형태 1에서 설명한 반도체 장치(100)에 포함되는 조정 회로(102)를 사용함으로써, 바이어스 전류의 양을 증감할 수 있다. 본 실시예의 경우, 트랜지스터(MN1)의 게이트와 트랜지스터(MN2)의 게이트 사이에 조정 회로(102)를 제공함으로써, 노드(NDG)의 전위를 높게 또는 낮게 할 수 있어, 이에 의하여 트랜지스터(MN2)에 흐르는 소스-드레인 전류(IDS)(바이어스 전류)를 증감할 수 있다.
또한 바이어스 전류를 어떤 양만큼 증감하고자 하는 경우, 어느 정도 노드(NDG)의 전위를 변동시키면 좋을지는 도 20의 (A), (B)에 나타낸 결과로부터 추산할 수 있다. 예를 들어 바이어스 전류를 0.5μA로부터 1.0μA에 크게 하고자 하는 경우에는, 노드(NDG)의 전위를 0.555V로부터 0.597V에 높게 하면 좋다. 또한 예를 들어 바이어스 전류를 1.0μA로부터 0.2μA에 작게 하고자 하는 경우에는, 노드(NDG)의 전위를 0.597V로부터 0.508V에 낮게 하면 좋다.
또한 본 실시예는 본 명세서에 기재되는 다른 실시형태와 적절히 조합될 수 있다.
(본 명세서 등의 기재에 관한 부기)
본 명세서에 기재되는 실시형태 및 실시예에서의 각 구성의 설명에 대하여 이하에 부기한다.
<실시형태, 실시예에서 설명한 본 발명의 일 형태에 관한 부기>
각 실시형태 및 실시예에 기재된 구성은, 다른 실시형태에 기재된 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태에 복수의 구성예가 제시되는 경우에는, 구성예를 서로 적절히 조합할 수 있다.
또한 어떤 하나의 실시형태 또는 실시예에서 설명하는 내용(일부의 내용이어도 좋음)은, 그 실시형태 또는 실시예에서 설명하는 다른 내용(일부의 내용이어도 좋음)과, 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부의 내용이어도 좋음) 중 적어도 하나의 내용에 대하여 적용, 조합, 또는 치환 등을 수행할 수 있다.
또한 실시형태 또는 실시예에서 설명하는 내용이란, 각 실시형태 또는 실시예에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한 어떤 하나의 실시형태 또는 실시예에서 설명하는 도면(일부이어도 좋음)은, 그 도면의 다른 부분, 그 실시형태 또는 실시예에서 설명하는 다른 도면(일부이어도 좋음)과, 하나 또는 복수의 다른 실시형태 또는 실시예에서 설명하는 도면(일부이어도 좋음) 중 적어도 하나의 도면과 조합함으로써, 더 많은 도면을 구성할 수 있다.
<서수사에 관한 부기>
본 명세서 등에서 "제 1", "제 2", 및 "제 3"이란 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 개수를 한정하는 것이 아니다. 또한 구성 요소의 순서를 한정하는 것이 아니다. 또한 예를 들어, 본 명세서 등의 실시형태(또는 실시예) 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태(또는 실시예) 또는 청구범위에서 "제 2"로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어, 본 명세서 등의 실시형태(또는 실시예) 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서 생략될 수도 있다.
<도면을 설명하는 기재에 관한 부기>
실시형태(또는 실시예)에 대하여 도면을 참조하면서 설명한다. 다만 실시형태(또는 실시예)는 상이한 많은 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 실시형태(또는 실시예)의 기재 내용에 한정하여 해석되는 것은 아니다. 또한 실시형태의 발명의 구성(또는 실시예의 구성)에서 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략한다.
또한 본 명세서 등에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 그러므로 배치를 나타내는 어구는 명세서 등에서 설명한 기재에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다. 예를 들어, "도전체의 상면에 위치하는 절연체"라는 표현은, 나타낸 도면의 방향을 180° 회전시킴으로써, "도전체의 하면에 위치하는 절연체"라고 바꿔 말할 수 있다.
또한 "위"나 "아래"라는 용어는, 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며, 직접 접촉된 것을 한정하는 것은 아니다. 예를 들어, "절연층(A) 위의 전극(B)"이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접촉되어 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한 도면에서, 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기로 나타낸 것이다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은 명확성을 기하기 위하여 모식적으로 나타낸 것이며, 도면에 나타난 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈로 인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
또한 도면에서, 사시도 등에서는 도면의 명확성을 기하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다.
또한 도면에서 동일한 요소 또는 같은 기능을 가지는 요소, 동일한 재질의 요소, 혹은 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 이의 반복적인 설명은 생략하는 경우가 있다.
<바꿔 말할 수 있는 기재에 관한 부기>
본 명세서 등에서 트랜지스터의 접속 관계를 설명하는 경우, "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자), "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용한다. 이는, 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한 트랜지스터의 소스와 드레인이라는 호칭은, 소스(드레인) 단자나 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다. 또한 본 명세서 등에서는 게이트 이외의 2개의 단자를 제 1 단자, 제 2 단자라고 하는 경우나, 제 3 단자, 제 4 단자라고 하는 경우가 있다. 또한 본 명세서 등에서 채널 형성 영역은 채널이 형성되는 영역을 말하고, 게이트에 전위를 인가함으로써 이 영역이 형성되어, 소스와 드레인 사이에 전류를 흐르게 할 수 있다.
또한 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는, 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한 본 명세서 등에서 "전극"이나 "배선"이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극"이나 "배선"이라는 용어는, 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한 본 명세서 등에서 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위가 그라운드 전위(접지 전위)인 경우, 전압을 전위라고 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 의미하는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위에 따라서는 배선 등에 인가되는 전위를 변화시키는 경우가 있다.
또한 본 명세서 등에서 "막", "층" 등의 어구는, 경우에 따라 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다. 또는 경우에 따라 또는 상황에 따라 "막", "층" 등의 어구를 사용하지 않고, 다른 용어로 바꿀 수 있다. 예를 들어, "도전층" 또는 "도전막"이라는 용어를 "도전체"라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어, "절연층", "절연막"이라는 용어를 "절연체"라는 용어로 변경할 수 있는 경우가 있다.
또한 본 명세서 등에서 "배선", "신호선", "전원선" 등의 용어는, 경우에 따라 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, "배선"이라는 용어를 "신호선"이라는 용어로 변경할 수 있는 경우가 있다. 또한 예를 들어, "배선"이라는 용어를 "전원선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호선", "전원선" 등의 용어를 "배선"이라는 용어로 변경할 수 있는 경우가 있다. "전원선" 등의 용어는 "신호선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호선" 등의 용어는 "전원선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 배선에 인가되어 있는 "전위"라는 용어를 경우에 따라 또는 상황에 따라 "신호" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호" 등의 용어는 "전위"라는 용어로 변경할 수 있는 경우가 있다.
<어구의 정의에 관한 부기>
이하에서는, 위의 실시형태 및 실시예에서 언급한 어구의 정의에 대하여 설명한다.
<<반도체의 불순물에 대하여>>
반도체의 불순물이란, 예를 들어 반도체층을 구성하는 주성분 이외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이다. 불순물이 포함됨으로써, 예를 들어 반도체에 DOS(Density of States)가 형성되거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 일 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 주성분 이외의 전이 금속 등이 있고, 특히 예를 들어 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 보론, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 예를 들어 수소 등의 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한 반도체가 실리콘층인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 15족 원소 등이 있다.
<<스위치에 대하여>>
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흐르게 할지 여부를 제어하는 기능을 가지는 것을 말한다. 또는 스위치란, 전류를 흐르게 하는 경로를 선택하고 전환하는 기능을 가지는 것을 말한다.
일례로서는, 전기적 스위치 또는 기계적 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정의 것에 한정되지 않는다.
전기적 스위치의 일례로서는, 트랜지스터(예를 들어 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 "도통 상태"란 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 단락되어 있다고 간주할 수 있는 상태를 말한다. 또한 트랜지스터의 "비도통 상태"란 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한 트랜지스터를 단순히 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적 스위치의 일례로서는, 디지털 마이크로미러 디바이스(DMD)와 같이, MEMS(micro electro mechanical systems) 기술을 사용한 스위치가 있다. 그 스위치는 기계적으로 동작시킬 수 있는 전극을 포함하고, 그 전극의 움직임에 따라 도통과 비도통을 제어하여 동작한다.
<<접속에 대하여>>
본 명세서 등에서 X와 Y가 접속된다고 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우를 포함하는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타내어진 접속 관계에 한정되지 않고, 도면 또는 문장에 나타내어진 접속 관계 이외의 것도 포함하는 것으로 한다.
여기서 사용하는 X, Y 등은 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 전기적으로 접속되는 경우에는, 일례로서 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 스위치는 온, 오프가 제어되는 기능을 가진다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흐르게 할지 여부를 제어하는 기능을 가진다.
X와 Y가 기능적으로 접속되는 경우에는, 일례로서 X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 변화시키는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 일례로서 X와 Y 사이에 다른 회로를 끼워도, X로부터 출력된 신호가 Y로 전달되는 경우에는, X와 Y는 기능적으로 접속되는 것으로 한다.
또한 X와 Y가 전기적으로 접속된다고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉, X와 Y가 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉, X와 Y가 사이에 다른 회로를 끼워 기능적으로 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉, X와 Y가 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)를 포함하는 것으로 한다. 즉, 전기적으로 접속된다고 명시적으로 기재되는 경우에는, 단순히 접속된다고만 명시적으로 기재되는 경우와 같은 것으로 한다.
또한 예를 들어, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y에 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부에 직접 접속되고, Z1의 다른 일부가 X에 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부에 직접 접속되고, Z2의 다른 일부가 Y에 직접 접속되는 경우에는 이하와 같이 표현할 수 있다.
예를 들어, 'X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y의 순서로 전기적으로 접속되어 있다'라고 표현할 수 있다. 또는 '트랜지스터의 소스(또는 제 1 단자 등)는 X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속된다'라고 표현할 수 있다. 또는 'X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다'라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다. 또한 이들 표현 방법은 일례이고, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 회로도에서 독립되어 있는 구성 요소끼리가 전기적으로 접속되는 것처럼 도시된 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선의 기능 및 전극의 기능 양쪽의 구성 요소의 기능을 겸비한다. 따라서 본 명세서에서의 전기적인 접속이란, 이와 같이 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
SH1: 유지 회로, SH2: 유지 회로, TLa1: 단자, TLa2: 단자, TLa3: 단자, TLa4: 단자, TLa5: 단자, TLb1: 단자, TLb2: 단자, TLb3: 단자, TLb4: 단자, TLc1: 단자, TLc2: 단자, TLc3: 단자, TLd1: 단자, TLd2: 단자, TLd3: 단자, SW1: 스위치, SW2: 스위치, SWa[1]: 스위치, SWa[n]: 스위치, SWb[1]: 스위치, SWb[n]: 스위치, C1: 용량 소자, C2: 용량 소자, C3: 용량 소자, C3[1]: 용량 소자, C3[n]: 용량 소자, C4: 용량 소자, SWL: 배선, SW1L: 배선, SW2L: 배선, SWBL[1]: 배선, SWBL[n]: 배선, REFL: 배선, OUTL: 배선, ADJL: 배선, ADJL[1]: 배선, ADJL[n]: 배선, CTL: 배선, REGL: 배선, CRFL: 배선, CLKL: 배선, VDDL: 배선, VDD2L: 배선, GNDL: 배선, OP1: 연산 증폭기, Tr1: 트랜지스터, Tr2: 트랜지스터, Tr3: 트랜지스터, Tr4: 트랜지스터, Tr5: 트랜지스터, Tr6: 트랜지스터, Tr7: 트랜지스터, OTr1: 트랜지스터, OTr2: 트랜지스터, R1: 저항 소자, R2: 저항 소자, ND1: 노드, ND2: 노드, CI: 정전류원, BUF: 버퍼 회로, BUF[1]: 버퍼 회로, BUF[n]: 버퍼 회로, ABUF: 아날로그 버퍼 회로, MUX: 멀티플렉서, CMP1: 콤퍼레이터, CMP2: 클록드 콤퍼레이터, TLA1: 단자, TLA2: 단자, TLA3: 단자, TLA4: 단자, TLA5: 단자, TLB1: 단자, TLB2: 단자, TLB3: 단자, TLB4: 단자, TLC1: 단자, TLC2: 단자, TLC3: 단자, TLD1: 단자, TLD2: 단자, TLD3: 단자, OP2: 연산 증폭기, Tr11: 트랜지스터, Tr12: 트랜지스터, Tr13: 트랜지스터, Tr14: 트랜지스터, Tr15: 트랜지스터, Tr16: 트랜지스터, Tr17: 트랜지스터, R11: 저항 소자, R12: 저항 소자, GND2L: 배선, MN1: 트랜지스터, MN2: 트랜지스터, GDL: 배선, CCS1: 정전류원, CVS1: 정전압원, CVS2: 정전압원, NDG: 노드, 100: 반도체 장치, 100A: 반도체 장치, 101: 회로, 102: 조정 회로, 102a: 회로, 102a[1]: 회로, 102a[n]: 회로, 103: 회로, 104: 회로, 200: 반도체 장치, 200A: 반도체 장치, 201: 회로, 202: 조정 회로, 203: 회로, 204: 회로, 231: 기판, 232: 소자 분리층, 233a: 트랜지스터, 233b: 트랜지스터, 233c: 트랜지스터, 234: 절연층, 235: 절연층, 236: 콘택트 플러그, 237: 절연층, 238: 전극, 239: 절연층, 240: 절연층, 241: 절연층, 242: 전극, 243: 절연층, 244: 절연층, 245: 전극, 246: 절연층, 247: 절연층, 248: 절연층, 249: 전극, 250: 절연층, 251: 전극, 300: 반도체 장치, 310:층, 320:층, 361: 절연층, 362: 절연층, 363: 절연층, 364: 절연층, 365: 절연층, 366: 절연층, 367: 전극, 368a: 트랜지스터, 368b: 트랜지스터, 369a: 용량 소자, 369b: 용량 소자, 371: 절연층, 372: 절연층, 373: 절연층, 374: 콘택트 플러그, 375: 전극, 376: 절연층, 377: 절연층, 378: 절연층, 379: 절연층, 380: 전극, 381: 절연층, 382: 절연층, 503: 도전층, 505: 도전층, 505a: 도전층, 505b: 도전층, 510A: 트랜지스터, 510B: 트랜지스터, 510C: 트랜지스터, 510D: 트랜지스터, 511: 절연층, 512: 절연층, 514: 절연층, 516: 절연층, 521: 절연층, 522: 절연층, 524: 절연층, 530: 산화물, 530a: 산화물, 530b: 산화물, 530c: 산화물, 531a: 영역, 531b: 영역, 542: 도전층, 542a: 도전층, 542b: 도전층, 544: 절연층, 545: 절연층, 546: 도전층, 546a: 도전층, 546b: 도전층, 547a: 도전층, 547b: 도전층, 550: 절연층, 552: 금속 산화물, 560: 도전층, 560a: 도전층, 560b: 도전층, 570: 절연층, 571: 절연층, 574: 절연층, 575: 절연층, 576: 절연층, 576a: 절연층, 576b: 절연층, 580: 절연층, 582: 절연층, 584: 절연층, 700: 전자 부품, 702: 프린트 기판, 704: 실장 기판, 710: 반도체 장치, 730: 전자 부품, 731: 인터포저, 732: 패키지 기판, 733: 전극, 735: 반도체 장치, 5201: 하우징, 5202: 표시부, 5203: 버튼, 5401: 하우징, 5402: 표시부, 5403: 키보드, 5404: 포인팅 디바이스, 5501: 하우징, 5502: 표시부, 5503: 마이크로폰, 5504: 스피커, 5505: 조작 버튼, 5701: 표시 패널, 5702: 표시 패널, 5703: 표시 패널, 5704: 표시 패널, 5801:제 1 하우징, 5802:제 2 하우징, 5803: 표시부, 5804: 조작 키, 5805: 렌즈, 5806: 접속부, 5901: 하우징, 5902: 표시부, 5903: 조작 버튼, 5904: 조작자, 5905: 밴드, 7520: 게임기 본체, 7522: 컨트롤러, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자

Claims (11)

  1. 반도체 장치로서,
    제 1 회로, 제 2 회로, 및 제 3 회로와;
    제 1 유지 회로를 포함하고,
    상기 제 1 유지 회로는 제 1 유지부를 가지고,
    상기 제 1 유지 회로는 상기 제 1 유지부를 전기적으로 부유 상태로 하여 상기 제 1 유지부의 제 1 전위를 유지하는 기능을 가지고,
    상기 제 1 회로는 상기 제 1 유지부의 상기 제 1 전위를 제 2 전위로 변동시키는 기능을 가지고,
    상기 제 2 회로는 상기 제 1 유지부의 상기 제 1 전위 또는 상기 제 2 전위에 의거하는 바이어스 전류를 생성하는 기능을 가지고,
    상기 제 3 회로는 제 1 단자, 제 2 단자, 및 제 3 단자를 가지고,
    상기 제 3 회로는 상기 바이어스 전류가 상기 제 3 회로의 상기 제 1 단자에 공급됨으로써 상기 제 3 회로의 상기 제 2 단자에 대한 입력 전위에 따라 제 3 전위를 생성하고, 상기 제 3 회로의 상기 제 3 단자로부터 상기 제 3 전위를 출력하는 기능을 가지는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 회로는 제 1 용량 소자를 가지고,
    상기 제 1 용량 소자의 제 1 단자는 상기 제 1 유지부에 전기적으로 접속되고,
    상기 제 1 회로는 상기 제 1 유지 회로가 상기 제 1 유지부를 전기적으로 부유 상태로 한 후에 상기 제 1 용량 소자의 제 2 단자에 제 4 전위가 입력됨으로써 상기 제 1 용량 소자의 용량 결합에 의하여 상기 제 1 유지부에 유지되어 있는 상기 제 1 전위를 상기 제 2 전위로 변동시키는 기능을 가지는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 회로는 버퍼 회로를 가지고,
    상기 버퍼 회로의 출력 단자는 상기 제 1 용량 소자의 상기 제 2 단자에 전기적으로 접속되어 있는, 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 회로는 멀티플렉서를 가지고,
    상기 멀티플렉서의 출력 단자는 상기 제 1 용량 소자의 상기 제 2 단자에 전기적으로 접속되어 있는, 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 1 회로는 콤퍼레이터를 가지고,
    상기 콤퍼레이터의 출력 단자는 상기 제 1 용량 소자의 상기 제 2 단자에 전기적으로 접속되고,
    상기 콤퍼레이터의 제 1 입력 단자에는 상기 제 3 전위가 입력되고,
    상기 콤퍼레이터의 제 2 입력 단자에는 제 5 전위가 입력되어 있는, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 유지 회로는 제 1 트랜지스터와 제 2 용량 소자를 가지고,
    상기 제 1 유지부는 상기 제 1 트랜지스터의 제 1 단자와 상기 제 2 용량 소자의 제 1 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는, 반도체 장치.
  7. 제 6 항에 있어서,
    제 4 회로를 가지고,
    상기 제 4 회로는 정전류를 흐르게 하는 기능을 가지고,
    상기 제 4 회로는 상기 제 1 트랜지스터의 제 2 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터가 도통 상태일 때, 상기 제 1 트랜지스터의 상기 제 1 단자에는 상기 정전류에 따른 상기 제 1 전위가 입력되는, 반도체 장치.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    제 2 유지 회로를 가지고,
    상기 제 2 유지 회로는 제 2 유지부를 가지고,
    상기 제 2 유지부는 상기 제 3 회로의 상기 제 2 단자에 전기적으로 접속되고,
    상기 제 2 유지 회로는 상기 제 2 유지부를 전기적으로 부유 상태로 하여, 상기 제 3 회로의 상기 제 2 단자에 대한 상기 입력 전위를 유지하는 기능을 가지는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 2 유지 회로는 제 2 트랜지스터와 제 3 용량 소자를 가지고,
    상기 제 2 유지부는 상기 제 2 트랜지스터의 제 1 단자와 상기 제 3 용량 소자의 제 1 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 2 단자에는 상기 입력 전위가 입력되고,
    상기 제 2 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는, 반도체 장치.
  10. 전자 부품으로서,
    제 1 항 내지 제 5 항 중 어느 한 항에 따른 반도체 장치와 프린트 기판 위의 집적 회로를 가지는, 전자 부품.
  11. 전자 기기로서,
    제 1 항 내지 제 5 항 중 어느 한 항에 따른 반도체 장치와 하우징을 가지는, 전자 기기.
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