JP7204686B2 - 半導体装置、電子部品、及び電子機器 - Google Patents

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Description

本発明の一態様は、表示装置、電子部品、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
近年、電子機器において、動作時の消費電力を低くすることが強く求められている。電子機器の消費電力を低くすることを目的として、信号処理回路における動作状態に応じて、個々の回路の動作を制御することが行われている。
信号処理回路として、例えば、ボルテージレギュレータなどの半導体装置においては、第１の差動増幅回路、第２の差動増幅回路、及び出力トランジスタの３段構成によって高電源電圧変動除去比で良好な過渡応答特性が得られる動作と、第２の差動増幅回路及び出力トランジスタの２段構成によって低消費電流に適した動作と、を自動で切り替えるということが行われている（特許文献１参照）。
また、当該半導体装置等に含まれる、基準電圧生成回路は、基準電圧を生成している限り電力を消費し続ける。特許文献２では、基準電圧生成回路の出力に、電位を保持する保持回路を電気的に接続することで、基準電圧の供給を止めても駆動できる半導体装置の発明が開示されている。
特開２０１１－９６２１０号公報 特開２０１３－２３５５６４号公報
しかし、特許文献２に記載された半導体装置では、あらかじめ設計された電流量の電流源だけしか使用ができないため、当該電流源から流れる電流量を調整して当該半導体装置のスタートアップ時間や消費電力を調整することは難しい。また、電流源から流れる電流量を調整できたとしても、保持回路に保持されている電位を書き換えなければならないため、当該半導体装置を再度起動する必要がある。
本発明の一態様は、新規の半導体装置を提供することを課題の一とする。また、本発明の一態様は、当該半導体装置を有する新規の電子機器を提供することを課題の一とする。
また、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。また、本発明の一態様は、スタートアップ時間を増減することができる半導体装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１乃至第３回路と、第１保持回路と、を有し、第１保持回路は、第１保持部を有し、第１保持回路は、第１保持部を電気的に浮遊状態にして、第１保持部の第１電位を保持する機能を有し、第１回路は、第１保持部の第１電位を第２電位に変動する機能を有し、第２回路は、第１保持部の第１電位、又は第２電位に基づくバイアス電流を生成する機能を有し、第３回路は、第１端子乃至第３端子と、を有し、第３回路は、バイアス電流が第３回路の第１端子に供給されることで、第３回路の第２端子への入力電位に応じて第３電位を生成して、第３回路の第３端子から第３電位を出力する機能を有する半導体装置である。
（２）
また、本発明の一態様は、上記（１）の構成において、第１回路は、第１容量素子を有し、第１容量素子の第１端子は、第１保持部に電気的に接続され、第１回路は、第１保持回路が第１保持部を電気的に浮遊状態にした後に、第１容量素子の第２端子に第４電位が入力されることで、第１容量素子の容量結合によって第１保持部に保持されている第１電位を第２電位に変動する機能を有する半導体装置である。
（３）
また、本発明の一態様は、上記（２）の構成において、第１回路は、バッファ回路を有し、バッファ回路の出力端子は、第１容量素子の第２端子に電気的に接続されている半導体装置である。
（４）
また、本発明の一態様は、上記（２）の構成において、第１回路は、マルチプレクサを有し、マルチプレクサの出力端子は、第１容量素子の第２端子に電気的に接続されている半導体装置である。
（５）
また、本発明の一態様は、上記（２）の構成において、第１回路は、コンパレータを有し、コンパレータの出力端子は、第１容量素子の第２端子に電気的に接続され、コンパレータの第１入力端子には第３電位が入力され、コンパレータの第２入力端子には第５電位が入力されている半導体装置である。
（６）
また、本発明の一態様は、上記（１）乃至（５）のいずれか一の構成において、第１保持回路は、第１トランジスタと、第２容量素子と、を有し、第１保持部は、第１トランジスタの第１端子と、第２容量素子の第１端子と、に電気的に接続され、第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体装置である。
（７）
また、本発明の一態様は、上記（６）の構成において、第４回路を有し、第４回路は、定電流を流す機能を有し、第４回路は、第１トランジスタの第２端子に電気的に接続され、第１トランジスタが導通状態のとき、第１トランジスタの第１端子には、定電流に応じた第１電位が入力される半導体装置である。
（８）
また、本発明の一態様は、上記（１）乃至（７）のいずれか一の構成において、第２保持回路を有し、第２保持回路は、第２保持部を有し、第２保持部は、第３回路の第２端子に電気的に接続され、第２保持回路は、第２保持部を電気的に浮遊状態にして、第３回路の第２端子への入力電位を保持する機能を有する半導体装置である。
（９）
また、本発明の一態様は、上記（８）の構成において、第２保持回路は、第２トランジスタと、第３容量素子と、を有し、第２保持部は、第２トランジスタの第１端子と、第３容量素子の第１端子と、に電気的に接続され、第２トランジスタの第２端子には、入力電位が入力され、第２トランジスタは、チャネル形成領域に金属酸化物を有する半導体装置である。
（１０）
また、本発明の一態様は、上記（１）乃至（９）のいずれか一の構成の半導体装置と、集積回路と、がプリント基板上に設けられている電子部品である。
（１１）
また、本発明の一態様は、上記（１）乃至（９）のいずれか一の構成の半導体装置と、筐体と、を有する電子機器である。
本発明の一態様によって、新規の半導体装置を提供することができる。また、本発明の一態様によって、当該半導体装置を有する電子機器を提供することができる。
また、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。また、本発明の一態様によって、スタートアップ時間を増減することができる半導体装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
半導体装置の構成例を説明するブロック図。 半導体装置に含まれる回路の構成例を説明する回路図。 半導体装置に含まれる回路の構成例を説明する回路図。 半導体装置に含まれる回路の構成例を説明する回路図。 半導体装置に含まれる回路の構成例を説明する回路図。 半導体装置の構成例を説明する回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を説明するブロック図。 半導体装置に含まれる回路の構成例を説明する回路図。 半導体装置に含まれる回路の構成例を説明する回路図。 半導体装置の構成例を説明する回路図。 半導体装置の構成例を説明する断面図。 トランジスタの構成例を説明する上面図、及び断面図。 トランジスタの構成例を説明する上面図、及び断面図。 トランジスタの構成例を説明する上面図、及び断面図。 トランジスタの構成例を説明する上面図、及び断面図。 電子部品の一例を説明する斜視図。 電子機器の一例を説明する斜視図。 半導体装置の構成例を説明する回路図。 （Ａ）入力電流と印加電位に対する半導体装置が出力する電流を示すグラフ。（Ｂ）入力電流と印加電位に対する半導体装置の特定のノードの電位を示すグラフ。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、酸化物半導体（ＯＳ）と呼ぶことができる。また、ＯＳ ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について説明する。
＜構成例＞
図１は、本発明の一態様の半導体装置の一例を示したブロック図である。半導体装置１００は、配線ＲＥＦＬから参照電位が入力されることによって、配線ＯＵＴＬから参照電位に応じた電位を出力するボルテージレギュレータである。半導体装置１００は、回路１０１と、調整回路１０２と、回路１０３と、回路１０４と、保持回路ＳＨ１と、保持回路ＳＨ２と、を有する。
回路１０１は、端子ＴＬａ１乃至端子ＴＬａ５を有する。端子ＴＬａ１は、保持回路ＳＨ１に電気的に接続され、端子ＴＬａ２は、配線ＯＵＴＬに電気的に接続され、端子ＴＬａ３は、配線ＶＤＤＬに電気的に接続され、端子ＴＬａ５は、配線ＧＮＤＬに電気的に接続されている。端子ＴＬａ４は、後述する回路１０３の端子ＴＬｃ２に電気的に接続されている。
配線ＶＤＤＬは、半導体装置１００に高電源電位を与えるための配線であり、配線ＧＮＤＬは、半導体装置１００に低電源電位を与えるための配線である。なお、当該低電源電位としては、例えば、接地電位とすることができる。
回路１０１は、バイアス電流が端子ＴＬａ４に供給されることによって、端子ＴＬａ１に入力された電位に応じた出力電位を生成して、当該出力電位を端子ＴＬａ２から出力する機能を有する。そのため、回路１０１は、例えば、差動対を有する回路、バイアス電流が供給されることによって駆動する増幅回路などを有することができる。
回路１０３は、端子ＴＬｃ１乃至端子ＴＬｃ３を有する。端子ＴＬｃ１は、後述する調整回路１０２の端子ＴＬｂ２に電気的に接続され、端子ＴＬｃ３は、配線ＧＮＤＬに電気的に接続されている。
回路１０３は、回路１０１に入力するためのバイアス電流を生成する回路である。なお、当該バイアス電流の量は、端子ＴＬｃ１に入力される電位に応じて決められる。
調整回路１０２は、端子ＴＬｂ１乃至端子ＴＬｂ４を有する。端子ＴＬｂ１は、保持回路ＳＨ２に電気的に接続され、端子ＴＬｂ３は、配線ＶＤＤＬに電気的に接続され、端子ＴＬｂ４は、配線ＧＮＤＬに電気的に接続されている。
調整回路１０２は、端子ＴＬｂ１及び端子ＴＬｂ２の電位を変動させる機能を有する回路である。図１の回路構成より、端子ＴＬｂ１及び端子ＴＬｂ２の電位を変動させることによって、回路１０３の端子ＴＬｃ１に入力される電位、及び保持回路ＳＨ２が有する容量素子Ｃ２の第１端子の電位も同時に変動させることができる。また、端子ＴＬｂ１及び端子ＴＬｂ２の電位を変動させることによって、回路１０３の端子ＴＬｃ１に入力される電位を変動することができ、結果的に、回路１０３で生成されるバイアス電流の量を増減することができる。
回路１０４は、端子ＴＬｄ１乃至端子ＴＬｄ３を有する。端子ＴＬｄ１は、保持回路ＳＨ２に電気的に接続され、端子ＴＬｄ２は、配線ＶＤＤ２Ｌに電気的に接続され、端子ＴＬｄ３は、配線ＧＮＤＬに電気的に接続されている。
配線ＶＤＤ２Ｌは、回路１０４に所定の電位を与えるための配線である。なお、当該電位は、配線ＶＤＤＬの高電源電位と等しくてもよい。そのため、端子ＴＬｄ２は、配線ＶＤＤ２Ｌでなく、配線ＶＤＤＬに電気的に接続されていてもよい。
回路１０４は、保持回路ＳＨ２の容量素子Ｃ２の第１端子、及び調整回路１０２の端子ＴＬｂ１に所定の電位を入力するための回路として機能する。
保持回路ＳＨ１は、スイッチＳＷ１と、容量素子Ｃ１と、を有する。スイッチＳＷ１の第１端子は、配線ＲＥＦＬに電気的に接続され、スイッチＳＷ１の第２端子は、容量素子Ｃ１の第１端子と、端子ＴＬａ１と、に電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＧＮＤＬに電気的に接続されている。
また、スイッチＳＷ１の制御端子は、配線ＳＷＬと電気的に接続されている。配線ＳＷＬは、スイッチＳＷ１のオン状態とオフ状態との切り替えを行うための制御信号を送信する機能を有する配線である。
保持回路ＳＨ２は、スイッチＳＷ２と、容量素子Ｃ２と、を有する。スイッチＳＷ２の第１端子は、端子ＴＬｄ１に電気的に接続され、スイッチＳＷ２の第２端子は、容量素子Ｃ２の第１端子と、端子ＴＬｂ１と、に電気的に接続されている。容量素子Ｃ２の第２端子は、配線ＧＮＤＬに電気的に接続されている。
また、スイッチＳＷ２の制御端子は、配線ＳＷＬと電気的に接続されている。このため、スイッチＳＷ１、及びスイッチＳＷ２は、配線ＳＷＬから送られる制御信号に基づいて、互いに同期して、オン状態とオフ状態の切り替えを行う。具体的には、このような構成によって、スイッチＳＷ１、及びスイッチＳＷ２のそれぞれを、同時にオン状態、又はオフ状態にすることができる。
本明細書に記載されているスイッチＳＷ１及びスイッチＳＷ２としては、例えば、トランジスタを適用することができ、また、スイッチＳＷ１及びスイッチＳＷ２が有する制御端子とは、当該トランジスタのゲートとすることができる。また、スイッチＳＷ１及びスイッチＳＷ２として、トランジスタを適用する場合、ＯＳトランジスタであることが好ましい。特に、ＯＳトランジスタは、チャネル形成領域にインジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を有する金属酸化物であることが好ましい。また、当該金属酸化物は、実施の形態３で詳述する。このようなＯＳトランジスタをスイッチＳＷ１（スイッチＳＷ２）に適用することで、トランジスタのオフ電流を非常に低くすることができる。そのため、容量素子Ｃ１の第１端子（容量素子Ｃ２の第１端子）に電位を保持する場合、スイッチＳＷ１（スイッチＳＷ２）をＯＳトランジスタとすることで、オフ電流による、容量素子Ｃ１（容量素子Ｃ２）に保持された電位の変動を防ぐことができる。
また、図１では、スイッチＳＷ１の制御端子と、スイッチＳＷ２の制御端子と、のそれぞれに配線ＳＷＬが電気的に接続されている構成を示しているが、本発明の一態様の半導体装置は、スイッチＳＷ１の制御端子と、スイッチＳＷ２の制御端子と、のそれぞれには、別々の配線が電気的に接続されている構成としてもよい。この構成により、スイッチＳＷ１及びスイッチＳＷ２は、互いに独立にオン状態とオフ状態の切り替えを行うことができる。
保持回路ＳＨ１は、容量素子Ｃ１の第１端子の電位を保持することができる。具体的には、回路１０１内において、端子ＴＬａ１が、電源電位などの電位が与えられる配線に電気的に接続されていない場合において、スイッチＳＷ１がオン状態のときに、容量素子Ｃ１の第１端子に配線ＲＥＦＬから入力される電位を書き込み、その後、スイッチＳＷ１をオフ状態にすることによって、容量素子Ｃ１の第１端子及び回路１０１の端子ＴＬａ１のそれぞれの電位を保持することができる。同様に、保持回路ＳＨ２も、調整回路１０２内において端子ＴＬｂ１と端子ＴＬｂ２との間、及び、回路１０３内において端子ＴＬｃ１、が電源電位などの電位が与えられる配線に電気的に接続されていない場合において、スイッチＳＷ２がオン状態のときに、容量素子Ｃ２の第１端子に回路１０４の端子ＴＬｄ１から入力される電位を書き込み、その後、スイッチＳＷ２をオフ状態にすることによって、容量素子Ｃ２の第１端子の電位を保持することができる。
＜＜回路１０１、回路１０３＞＞
次に、回路１０１及び回路１０３の回路構成について説明する。図２は、回路１０１及び回路１０３の回路構成の例を示した図である。
図２に示す回路１０１は、オペアンプＯＰ１を構成する一部の回路素子と、トランジスタＴｒ１と、抵抗素子Ｒ１と、抵抗素子Ｒ２と、を有する。なお、トランジスタＴｒ１は、ｐチャネル型トランジスタとする。また、オペアンプＯＰ１はトランジスタＴｒ２乃至トランジスタＴｒ６を有している。なお、トランジスタＴｒ２及びトランジスタＴｒ３は、ｐチャネル型トランジスタであり、トランジスタＴｒ４乃至トランジスタＴｒ６は、ｎチャネル型トランジスタである。また、図２に示す回路１０３は、トランジスタＴｒ６を有する。つまり、図２に示す回路１０１及び回路１０３の回路構成の例では、オペアンプＯＰ１は、回路１０１の一部の回路素子と回路１０３とによって構成されている。また、この場合、オペアンプＯＰ１は、バイアス電流を生成する機能と、当該バイアス電流によって差動対（トランジスタＴｒ４とトランジスタＴｒ５のそれぞれのゲート）に入力される電位に応じて出力電位を生成する機能と、を有する増幅回路として機能する。
トランジスタＴｒ２の第１端子は、端子ＴＬａ３に電気的に接続され、トランジスタＴｒ２の第２端子は、トランジスタＴｒ１のゲートと、トランジスタＴｒ４の第１端子と、に電気的に接続され、トランジスタＴｒ２のゲートは、トランジスタＴｒ３のゲートと、トランジスタＴｒ３の第２端子と、に電気的に接続されている。トランジスタＴｒ３の第１端子は、端子ＴＬａ３に電気的に接続され、トランジスタＴｒ３の第２端子は、トランジスタＴｒ５の第１端子に電気的に接続されている。
トランジスタＴｒ４の第２端子は、端子ＴＬａ４に電気的に接続され、トランジスタＴｒ４のゲートは、端子ＴＬａ１に電気的に接続されている。トランジスタＴｒ５の第２端子は、端子ＴＬａ４に電気的に接続され、トランジスタＴｒ５のゲートは、抵抗素子Ｒ１の第１端子と、抵抗素子Ｒ２の第１端子と、に電気的に接続されている。トランジスタＴｒ６の第１端子は、端子ＴＬｃ２に電気的に接続され、トランジスタＴｒ６の第２端子は、端子ＴＬｃ３に電気的に接続され、トランジスタＴｒ６のゲートは、端子ＴＬｃ１に電気的に接続されている。
つまり、トランジスタＴｒ４のゲートは、オペアンプＯＰ１の反転入力端子に相当し、トランジスタＴｒ５のゲートは、オペアンプＯＰ１の非反転入力端子に相当し、トランジスタＴｒ２の第１端子及びトランジスタＴｒ３の第１端子は、オペアンプＯＰ１の高電源電位入力端子に相当し、トランジスタＴｒ６の第２端子は、オペアンプＯＰ１の低電源電位入力端子に相当する。
トランジスタＴｒ１の第１端子は、端子ＴＬａ３に電気的に接続されている。端子ＴＬａ２は、トランジスタＴｒ１の第２端子と、抵抗素子Ｒ１の第２端子と、に電気的に接続されている。端子ＴＬａ５は、抵抗素子Ｒ２の第２端子に電気的に接続されている。
抵抗素子Ｒ１、及び抵抗素子Ｒ２は、トランジスタＴｒ５に印加するフィードバック電位を生成する役割を有している。そのため、抵抗素子Ｒ１及び／又は抵抗素子Ｒ２としては、代わりにトランジスタ、ダイオードなどの回路素子を適用することができる。
回路１０１及び回路１０３を図２に示す回路構成にすることによって、オペアンプＯＰ１の反転入力端子に配線ＲＥＦＬからの参照電位が入力されることで、参照電位に応じた電圧を回路１０１で生成して、端子ＴＬａ２から出力することができる。
なお、図２に示すオペアンプＯＰ１において、高電源電位を与える端子ＴＬａ３とトランジスタＴｒ２とトランジスタＴｒ３と、によってカレントミラー回路が構成されており、トランジスタＴｒ４及びトランジスタＴｒ５によって、差動回路が構成されている。したがって、トランジスタＴｒ２及びトランジスタＴｒ３のそれぞれの構造、サイズは互いに同等であることが好ましく、トランジスタＴｒ４及びトランジスタＴｒ５のそれぞれの構造、サイズは互いに同等であることが好ましい。
次に、回路１０１及び回路１０３の具体的な動作について説明する。
高電源電位を与える端子ＴＬａ３と、トランジスタＴｒ２と、トランジスタＴｒ３と、によって、カレントミラー回路が構成されているため、トランジスタＴｒ２及びトランジスタＴｒ３のそれぞれのソース‐ドレイン間には、トランジスタＴｒ３の第２端子の電位に応じた電流が流れる。
トランジスタＴｒ３の第２端子の電位は、トランジスタＴｒ５のゲートの電位に応じて決まる。具体的には、トランジスタＴｒ５のゲートの電位と、端子ＴＬａ４から与えられる電位と、に応じて、トランジスタＴｒ５のソース‐ドレイン間に電流が流れるため、トランジスタＴｒ３の第２端子の電位は当該電流に応じた電位となる。
ここで、トランジスタＴｒ４のゲートに（つまり、端子ＴＬａ１に）参照電位が入力されたとき、トランジスタＴｒ４のソース‐ドレイン間に流れる電流は、参照電位と、端子ＴＬａ４から与えられる電位と、に応じて決まる。
このとき、参照電位よりもトランジスタＴｒ５のゲートの電位が高い場合、トランジスタＴｒ４のソース‐ドレイン電流よりもトランジスタＴｒ５のソース‐ドレイン電流が大きくなるため、トランジスタＴｒ２の第２端子（トランジスタＴｒ１のゲート）の電位は高くなる。トランジスタＴｒ１の第１端子は、高電源電位を与える端子ＴＬａ３と電気的に接続されているため、トランジスタＴｒ１のゲートの電位が高くなると、トランジスタＴｒ１のソース‐ドレイン電流が小さくなり、且つトランジスタＴｒ１の第２端子は、抵抗素子Ｒ１と抵抗素子Ｒ２とを介して、低電源電位を与える端子ＴＬａ５と電気的に接続されているため、トランジスタＴｒ１の第２端子の電位は低くなる。これにより、トランジスタＴｒ５のゲートの電位も低くなるため、トランジスタＴｒ５のソース‐ドレイン電流は小さくなる。最終的には、トランジスタＴｒ５のゲートの電位は、トランジスタＴｒ５のソース‐ドレイン電流がトランジスタＴｒ４のソース‐ドレイン電流とほぼ等しくなるような電位に収束する。つまり、トランジスタＴｒ５のゲートの電位は、参照電位とほぼ等しくなる。
また、参照電位よりもトランジスタＴｒ５のゲートの電位が低い場合、トランジスタＴｒ５のソース‐ドレイン電流よりもトランジスタＴｒ４のソース‐ドレイン電流が大きくなるため、トランジスタＴｒ２の第２端子（トランジスタＴｒ１のゲート）の電位は低くなる。トランジスタＴｒ１の第１端子は、高電源電位を与える端子ＴＬａ３と電気的に接続されているため、トランジスタＴｒ１のゲートの電位が低くなると、トランジスタＴｒ１のソース‐ドレイン電流が大きくなるため、トランジスタＴｒ１の第２端子の電位は高くなる。これにより、トランジスタＴｒ５のゲートの電位も高くなるため、トランジスタＴｒ５のソース‐ドレイン電流は大きくなる。最終的には、トランジスタＴｒ５のゲートの電位は、トランジスタＴｒ５のソース‐ドレイン電流がトランジスタＴｒ４のソース‐ドレイン電流とほぼ等しくなるような電位に収束する。つまり、トランジスタＴｒ５のゲートの電位は、参照電位とほぼ等しくなる。
ここで、端子ＴＬａ２から出力される電位は、端子ＴＬａ１に入力される参照電位に加え、抵抗素子Ｒ１及び抵抗素子Ｒ２のそれぞれの抵抗値によって決められる。つまり、抵抗素子Ｒ１及び抵抗素子Ｒ２のそれぞれの抵抗値を定めることによって、端子ＴＬａ２から出力される電位を任意に設定することができる。なお、端子ＴＬａ１に入力された参照電位とほぼ等しい電位を端子ＴＬａ２から出力したい場合は、抵抗素子Ｒ１を限りなく０とすればよい。
＜＜調整回路１０２＞＞
次に、調整回路１０２の回路構成について説明する。図３（Ａ）は、調整回路１０２の回路構成の例を示した図である。
図３（Ａ）に示す調整回路１０２は、回路１０２ａと、容量素子Ｃ３と、を有する。
容量素子Ｃ３の第１端子は、端子ＴＬｂ１と、端子ＴＬｂ２と、に電気的に接続されている。容量素子Ｃ３の第２端子は、回路１０２ａの出力端子に電気的に接続されている。回路１０２ａの入力端子は、配線ＡＤＪＬに電気的に接続され、回路１０２ａの高電源電位入力端子は、端子ＴＬｂ３に電気的に接続され、回路１０２ａの低電源電位入力端子は、端子ＴＬｂ４に電気的に接続されている。
配線ＡＤＪＬは、回路１０２ａに対して入力電位を与える配線であり、回路１０２ａは、容量素子Ｃ３の第２端子に入力電位に応じた電位を印加する機能を有する回路である。つまり、端子ＴＬｂ１及び端子ＴＬｂ２に電気的に接続されている配線が電気的に浮遊状態であるとき、調整回路１０２は、容量素子Ｃ３の第２端子に電位を印加することで、容量素子Ｃ３による容量結合によって、端子ＴＬｂ１及び端子ＴＬｂ２と電気的に接続されている配線の電位を変動することができる回路構成となっている。なお、調整回路１０２は、回路１０２ａを省略した構成、つまり、配線ＡＤＪＬと容量素子Ｃ３の第２端子とが直接電気的に接続されている構成としてもよい（図示しない。）。
また、調整回路１０２は、図１に示す半導体装置１００の保持回路ＳＨ２を含んだ構成としてもよい。そのような回路構成を図３（Ｂ）に示す。図３（Ｂ）の調整回路１０２は、図１に示す半導体装置１００の調整回路１０２と保持回路ＳＨ２とを一括りとした回路であり、図３（Ａ）の調整回路１０２の容量素子Ｃ３による容量結合によって容量素子Ｃ３の第１端子の電位を変動させる機能に加えて、容量素子Ｃ２の第１端子（容量素子Ｃ３の第１端子）の電位を保持する機能を有する。
回路１０２ａとしては、例えば、図３（Ｃ）に示すとおり、バッファ回路ＢＵＦを適用することができる。この場合、バッファ回路ＢＵＦの入力端子は、回路１０２ａの入力端子に相当し、バッファ回路ＢＵＦの出力端子は、回路１０２ａの出力端子に相当する。バッファ回路ＢＵＦの高電源入力端子は、端子ＴＬｂ３に電気的に接続され、バッファ回路ＢＵＦの低電源入力端子は、端子ＴＬｂ４に電気的に接続されている。なお、バッファ回路ＢＵＦとしては、デジタルバッファ回路、アナログバッファ回路などを適用することができる。
また、回路１０２ａは、複数の電位のうちの一を容量素子Ｃ３の第２端子に印加する構成としてもよい。そのような回路構成を図３（Ｄ）に示す。図３（Ｄ）に示す調整回路１０２では、回路１０２ａとして、マルチプレクサＭＵＸを適用している。マルチプレクサは、ｎ個（ｎは２以上の整数とする。）の入力端子を有し、ｎ個の入力端子のそれぞれは、配線ＡＤＪＬ［１］乃至配線ＡＤＪＬ［ｎ］と電気的に接続されている。なお、図３（Ｄ）の調整回路１０２の場合、端子ＴＬｂ３、端子ＴＬｂ４を設けなくてもよい。
配線ＡＤＪＬ［１］乃至配線ＡＤＪＬ［ｎ］のそれぞれは、互いに異なる電位を与える配線とする。配線ＣＴＬは、マルチプレクサＭＵＸに電気的に接続されており、マルチプレクサＭＵＸに対して選択信号を送信する配線である。マルチプレクサＭＵＸは、当該選択信号を受け取ることにより、当該選択信号に含まれる内容に応じてマルチプレクサＭＵＸのｎ個の入力端子のいずれか一を選択して、選択された入力端子と出力端子とを電気的に接続する機能を有する。このような構成にすることにより、マルチプレクサＭＵＸは、配線ＡＤＪＬ［１］乃至配線ＡＤＪＬ［ｎ］のいずれか一を選択して、選択された配線が与える電位を容量素子Ｃ３の第２端子に印加することができる。なお、図３（Ｄ）において、配線ＣＴＬは複数の配線として図示しているが、ｎが２である場合、１本の配線とすることができる。
また、マルチプレクサＭＵＸの出力端子と、容量素子Ｃ３の第２端子と、の間にアナログバッファ回路ＡＢＵＦを設けた回路としてもよい。この場合、図３（Ｅ）に示すとおり、当該回路は、マルチプレクサＭＵＸの出力端子とアナログバッファ回路ＡＢＵＦの入力端子とを電気的に接続し、アナログバッファ回路ＡＢＵＦの出力端子と容量素子Ｃ３の第２端子とを電気的に接続した構成とすればよい。また、図３（Ｃ）と図３（Ｄ）とのそれぞれの調整回路１０２を組み合わせてもよい。この場合、図３（Ｆ）に示すとおり、端子ＴＬｂ１と端子ＴＬｂ２間の配線に対して、容量素子Ｃ３の第１端子と容量素子Ｃ４の第１端子を並列に電気的に接続し、容量素子Ｃ３の第２端子にマルチプレクサＭＵＸの出力端子を電気的に接続し、容量素子Ｃ４の第２端子にバッファ回路ＢＵＦの出力端子を電気的に接続した構成としてもよい。
また、回路１０２ａは、回路１０１の端子ＴＬａ２から出力される電位に応じて、容量素子Ｃ３の第２端子に与える電位を変化させる構成としてもよい。そのような回路構成を図３（Ｇ）に示す。図３（Ｇ）に示す調整回路１０２では、回路１０２ａとして、コンパレータＣＭＰ１を適用している。コンパレータＣＭＰ１の非反転入力端子は、配線ＲＥＧＬに電気的に接続され、コンパレータＣＭＰ１の反転入力端子は、配線ＣＲＦＬに電気的に接続され、コンパレータＣＭＰ１の出力端子は、容量素子Ｃ３の第２端子に接続されている。なお、コンパレータＣＭＰ１の電源電位入力端子には、端子ＴＬｂ３及び／又は端子ＴＬｂ４が電気的に接続されていてもよいし、端子ＴＬｂ３及びＴＬｂ４とは別の電源電位を与える端子に電気的に接続されていてもよい。
配線ＲＥＧＬには、回路１０１の端子ＴＬａ２から出力される電位が入力される。また、配線ＣＲＦＬは、コンパレータＣＭＰ１における基準電位が入力されている。
図３（Ｇ）に示す調整回路１０２において、配線ＲＥＧＬの電位が配線ＣＲＦＬの電位よりも低いとき、つまり、回路１０１の端子ＴＬａ２から出力される電位が、当該基準電位よりも低いとき、コンパレータＣＭＰ１の出力端子は、高レベル電位を出力する。このとき、容量素子Ｃ３の第２端子には高レベル電位が与えられる。端子ＴＬｂ１及び端子ＴＬｂ２に電気的に接続されている配線が電気的に浮遊状態であるとき、当該配線の電位は容量素子Ｃ３の容量結合によって高くなる。
また、配線ＲＥＧＬの電位が配線ＣＲＦＬの基準電位よりも高いとき、つまり、回路１０１の端子ＴＬａ２から出力される電位が、当該基準電位よりも高いとき、コンパレータＣＭＰ１の出力端子は、低レベル電位を出力する。端子ＴＬｂ１及び端子ＴＬｂ２に電気的に接続されている配線が電気的に浮遊状態であるとき、当該配線の電位は容量素子Ｃ３の容量結合によって低くなる。
なお、図３（Ｇ）に示す調整回路１０２を用いた場合の半導体装置１００の動作については、動作例にて詳述する。
ところで、コンパレータＣＭＰ１は、代わりとしてクロックトコンパレータＣＭＰ２を適用することができる。図３（Ｈ）の調整回路１０２は、図３（Ｇ）の調整回路１０２のコンパレータＣＭＰ１としてクロックトコンパレータＣＭＰ２を適用した回路構成となっており、クロックトコンパレータＣＭＰ２のクロック信号入力端子には、クロック信号を与える配線ＣＬＫＬが電気的に接続されている。
また、調整回路１０２は、複数の回路１０２ａと、複数の容量素子Ｃ３と、を有する回路構成としてもよい。具体的には、調整回路１０２は、図４（Ａ）に示す回路構成としてもよい。図４（Ａ）に示す調整回路１０２は、複数の回路１０２ａとして回路１０２ａ［１］乃至回路１０２ａ［ｎ］と、複数の容量素子Ｃ３として容量素子Ｃ３［１］乃至容量素子Ｃ３［ｎ］と、を有する。
容量素子Ｃ３［ｊ］（ｊは１以上ｎ以下の整数とする。）の第１端子は、端子ＴＬｂ１と、端子ＴＬｂ２と、に電気的に接続されている。容量素子Ｃ３［ｊ］の第２端子は、回路１０２ａ［ｊ］の出力端子に電気的に接続されている。回路１０２ａ［ｊ］の入力端子は、配線ＡＤＪＬ［ｊ］に電気的に接続され、回路１０２ａ［ｊ］の高電源電位入力端子は、端子ＴＬｂ３に電気的に接続され、回路１０２ａ［ｊ］の低電源電位入力端子は、端子ＴＬｂ４に電気的に接続されている。
このような構成にすることにより、回路１０２ａ［１］乃至回路１０２ａ［ｎ］と容量素子Ｃ３［１］乃至容量素子Ｃ３［ｎ］と、によって、端子ＴＬｂ１と端子ＴＬｂ２と電気的に接続されている配線の電位を変動させることができる。また、回路１０２ａ［１］乃至回路１０２ａ［ｎ］のうち駆動を行う回路を１つ又は複数選択することによって、端子ＴＬｂ１と端子ＴＬｂ２と電気的に接続されている配線の電位を様々に変動させることができる。
例えば、容量素子Ｃ３［１］乃至容量素子Ｃ３［ｎ］の静電容量の値を全てほぼ等しくし、且つ配線ＡＤＪＬ［ｊ］が与える電位を２ｊ－１×Ｖａｎｙ（Ｖａｎｙは任意の電位とする。）とすることによって、回路１０２ａ［１］乃至回路１０２ａ［ｎ］のうち駆動を行う回路を１つ又は複数選択することで、容量素子Ｃ３［１］乃至容量素子Ｃ３［ｎ］の第２端子に合計ｋ×Ｖａｎｙ（ｋは０以上２ｎ－１以下の整数である。）の電位を与えることができる。つまり、この合計の電位に応じて、端子ＴＬｂ１と端子ＴＬｂ２と電気的に接続されている配線の電位を変動させることができる。
また、例えば、配線ＡＤＪＬ［１］乃至配線ＡＤＪＬ［ｎ］のそれぞれが与える電位をＶａｎｙとし、且つ容量素子Ｃ３［１］乃至容量素子Ｃ３［ｎ］のそれぞれの静電容量を異なる値とすることによって、回路１０２ａ［１］乃至回路１０２ａ［ｎ］のうち駆動を行う回路を１つ又は複数選択することで、端子ＴＬｂ１と端子ＴＬｂ２と電気的に接続されている配線の電位を様々に変動させることができる。
なお、図４（Ａ）に示す調整回路１０２の構成では、端子ＴＬｂ１、端子ＴＬｂ２、端子ＴＬｂ３、端子ＴＬｂ４、配線ＡＤＪＬ［１］、配線ＡＤＪＬ［ｎ］、容量素子Ｃ３［１］、容量素子Ｃ３［ｎ］、回路１０２ａ［１］、回路１０２ａ［ｎ］のみ図示しており、それ以外の回路、素子、配線などを省略している。
また、図４（Ａ）に示す調整回路１０２において、回路１０２ａ［１］乃至回路１０２ａ［ｎ］の一部を選択して、選択された回路への電力の供給を停止する構成としてもよい。そのような回路構成を図４（Ｂ）に示す。図４（Ｂ）に示す調整回路１０２は、高電源電位を与える端子ＴＬｂ３と回路１０２ａ［１］乃至回路１０２ａ［ｎ］のそれぞれの高電源電位入力端子との間にスイッチＳＷａ［１］乃至スイッチＳＷａ［ｎ］が設けられ、低電源電位を与える端子ＴＬｂ４と回路１０２ａ［１］乃至回路１０２ａ［ｎ］のそれぞれの低電源電位入力端子との間にスイッチＳＷｂ［１］乃至スイッチＳＷｂ［ｎ］が設けられた構成となっている。なお、スイッチＳＷａ［１］乃至スイッチＳＷａ［ｎ］のそれぞれには、配線ＳＷＢＬ［１］乃至配線ＳＷＢＬ［ｎ］が電気的に接続され、スイッチＳＷｂ［１］乃至スイッチＳＷｂ［ｎ］のそれぞれには、配線ＳＷＢＬ［１］乃至配線ＳＷＢＬ［ｎ］が電気的に接続されている。また、スイッチＳＷａ［ｊ］、スイッチＳＷｂ［ｊ］のオン状態、オフ状態の切り替えは配線ＳＷＢＬ［ｊ］から送られる信号によって行われる。調整回路１０２をこのような構成にすることによって、配線ＳＷＢＬ［１］乃至配線ＳＷＢＬ［ｎ］によって、回路１０２ａ［１］乃至回路１０２ａ［ｎ］のうち所望の回路を選択して、該当する回路への電力の供給を停止することができる。これにより、回路１０２ａ［１］乃至回路１０２ａ［ｎ］のうち必要な回路のみ駆動することができるため、調整回路１０２に必要な消費電力を削減することができる。
なお、図４（Ｂ）に示す調整回路１０２の構成では、端子ＴＬｂ１、端子ＴＬｂ２、端子ＴＬｂ３、端子ＴＬｂ４、配線ＡＤＪＬ［１］、配線ＡＤＪＬ［ｎ］、配線ＳＷＢＬ［１］、配線ＳＷＢＬ［ｎ］、容量素子Ｃ３［１］、容量素子Ｃ３［ｎ］、スイッチＳＷａ［１］、スイッチＳＷａ［ｎ］、スイッチＳＷｂ［１］、スイッチＳＷｂ［ｎ］、回路１０２ａ［１］、回路１０２ａ［ｎ］のみ図示しており、それ以外の回路、素子、配線などを省略している。
＜＜回路１０３、回路１０４＞＞
次に、回路１０３及び回路１０４の回路構成について説明する。図５は、回路１０３及び回路１０４の回路構成の例を示した図である。なお、回路１０３及び回路１０４の接続構成を説明するため、図５では、調整回路１０２及び保持回路ＳＨ２も図示している。
回路１０３は、図２の説明の通りトランジスタＴｒ６を有し、回路１０４は、トランジスタＴｒ７と、定電流源ＣＩと、を有している。なお、トランジスタＴｒ７は、ｎチャネル型トランジスタとする。
図２の説明のとおり、トランジスタＴｒ６の第１端子は、端子ＴＬｃ２に電気的に接続され、トランジスタＴｒ６の第２端子は、端子ＴＬｃ３に電気的に接続され、トランジスタＴｒ６のゲートは、端子ＴＬｃ１に電気的に接続されている。トランジスタＴｒ７の第１端子は、定電流源ＣＩの出力端子と、トランジスタＴｒ７のゲートと、に電気的に接続され、トランジスタＴｒ７の第２端子は、端子ＴＬｄ３に電気的に接続され、トランジスタＴｒ７のゲートは、端子ＴＬｄ１に電気的に接続されている。定電流源ＣＩの入力端子は、端子ＴＬｄ２に電気的に接続されている。
ところで、図３（Ａ）乃至（Ｈ）、図４（Ａ）（Ｂ）に示す回路構成より、調整回路１０２の端子ＴＬｂ１と端子ＴＬｂ２との間は、電気的に接続されている。つまり、保持回路ＳＨ２のスイッチＳＷ２がオン状態となっているとき、回路１０３の端子ＴＬｃ１と、回路１０４の端子ＴＬｄ１と、の間が導通状態になるため、回路１０３と回路１０４とによって、カレントミラー回路が構成される。なお、トランジスタＴｒ６とトランジスタＴｒ７の構造、サイズは互いに同等であってもよいし、或いは互いに異なっていてもよい。
また、上述したトランジスタＴｒ１乃至トランジスタＴｒ７としては、例えば、チャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと記載する。）とすることができる。シリコンとしては、例えば、水素化アモルファスシリコン、微結晶シリコン、多結晶シリコン、単結晶シリコン等を用いることができる。また、トランジスタＴｒ１乃至トランジスタＴｒ７をＳｉトランジスタとする場合、半導体装置１００は、トランジスタＴｒ１乃至トランジスタＴｒ７を単結晶シリコン基板上に形成する構成とするのが好ましい。また、当該構成については、実施の形態３で詳述する。
＜動作例＞
次に、本発明の一態様の半導体装置の動作例について説明する。なお、本動作例では、図６に示す半導体装置１００Ａの動作について説明する。
図６に示す半導体装置１００Ａでは、回路１０１を図２（Ｂ）に示す回路構成とし、回路１０３及び回路１０４を図５に示す回路構成としている。
また、半導体装置１００Ａの調整回路１０２は、図３（Ｂ）に示す調整回路１０２と図４（Ａ）に示す調整回路１０２とを組み合わせた回路構成としている。具体的には、図４（Ａ）に示す回路１０２ａ［１］乃至回路１０２ａ［ｎ］として、バッファ回路ＢＵＦ［１］乃至バッファ回路ＢＵＦ［ｎ］を適用している。
また、半導体装置１００Ａの保持回路ＳＨ１は、スイッチＳＷ１としてトランジスタＯＴｒ１を適用している。なお、トランジスタＯＴｒ１の第１端子は、スイッチＳＷ１の第１端子に相当し、トランジスタＯＴｒ１の第２端子は、スイッチＳＷ１の第２端子に相当し、トランジスタＯＴｒ１のゲートは、スイッチＳＷ１の制御端子に相当するものとする。トランジスタＯＴｒ１は、バックゲートを有するトランジスタであり、トランジスタＯＴｒ１のバックゲートは、トランジスタＯＴｒ１のゲートと電気的に接続されている。このような接続構成にすることによって、トランジスタＯＴｒ１は、オン電流を大きくすることができる。また、保持回路ＳＨ１を、トランジスタＯＴｒ１のバックゲートがトランジスタＯＴｒ１のゲートでなく別の配線に電気的に接続されている構成とし、当該配線に所定の電位を与えることで、トランジスタＯＴｒ１のしきい値電圧を変動させることができる。なお、トランジスタＯＴｒ１は、バックゲートを有さないトランジスタとしてもよい。また、トランジスタＯＴｒ１は、容量素子Ｃ１の第１端子に書き込む電位を長時間保持することが好ましいため、オフ電流が極めて小さい特性を有するＯＳトランジスタを用いるのが好ましい。
本動作例において、トランジスタＯＴｒ１の第２端子と容量素子Ｃ１の電気的接続点をノードＮＤ１と呼称する。
また、半導体装置１００Ａの保持回路ＳＨ２は、スイッチＳＷ２としてトランジスタＯＴｒ２を適用している。なお、トランジスタＯＴｒ２の第１端子は、スイッチＳＷ２の第１端子に相当し、トランジスタＯＴｒ２の第２端子は、スイッチＳＷ２の第２端子に相当し、トランジスタＯＴｒ２のゲートは、スイッチＳＷ２の制御端子に相当するものとする。トランジスタＯＴｒ２は、トランジスタＯＴｒ１と同様に、バックゲートを有するトランジスタであり、トランジスタＯＴｒ２のバックゲートは、トランジスタＯＴｒ２のゲートと電気的に接続されている。なお、半導体装置１００Ａの保持回路ＳＨ２の構成は、半導体装置１００Ａの保持回路ＳＨ１の構成と等しいため、トランジスタＯＴｒ２の説明は、前述のトランジスタＯＴｒ１の説明の記載を参酌する。
本動作例において、トランジスタＯＴｒ２の第２端子と容量素子Ｃ２の電気的接続点をノードＮＤ２と呼称する。
また、図１では、保持回路ＳＨ１及び保持回路ＳＨ２は、配線ＳＷＬに電気的に接続された構成が図示されているが、図６では、保持回路ＳＨ１は配線ＳＷ１Ｌに電気的に接続され、保持回路ＳＨ２は配線ＳＷ２Ｌに電気的に接続された構成が図示されている。つまり、保持回路ＳＨ１及び保持回路ＳＨ２は、トランジスタＯＴｒ１のオン状態、オフ状態の切り替えは、配線ＳＷ１Ｌから送られる信号によって行われ、トランジスタＯＴｒ２のオン状態、オフ状態の切り替えは、配線ＳＷ２Ｌから送られる信号によって行われる構成としている。換言すると、トランジスタＯＴｒ１及びトランジスタＯＴｒ２のそれぞれは、互いに独立にオン状態、オフ状態の切り替えを行うことができる。
なお、本動作例において、トランジスタＯＴｒ１及びトランジスタＯＴｒ２は、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作するものとする。つまり、トランジスタＯＴｒ１及びトランジスタＯＴｒ２のゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲の電圧として適切にバイアスされているのものとする。
また、トランジスタＴｒ１乃至トランジスタＴｒ７は、特に断りの無い場合は、飽和領域で動作するものとする。つまり、トランジスタＴｒ１乃至トランジスタＴｒ７のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲の電圧として適切にバイアスされているものとする。
次に、半導体装置１００Ａの具体的な動作例について説明する。図７（Ａ）（Ｂ）は、半導体装置１００Ａの動作例を示すタイミングチャートである。図７（Ａ）のタイミングチャートは、調整回路１０２が動作しない場合における、時刻Ｔ０１から時刻Ｔ０５までの間とその近傍での、配線ＳＷ１Ｌ、配線ＳＷ２Ｌ、配線ＲＥＦＬ、配線ＯＵＴＬ、ノードＮＤ１、ノードＮＤ２、配線ＡＤＪＬ［１］の電位の変化を示している。加えて、図７（Ｂ）のタイミングチャートは、調整回路１０２が動作する場合における、時刻Ｔ１１から時刻Ｔ１６までの間とその近傍での、配線ＳＷ１Ｌ、配線ＳＷ２Ｌ、配線ＲＥＦＬ、配線ＯＵＴＬ、ノードＮＤ１、ノードＮＤ２、配線ＡＤＪＬ［１］の電位の変化を示している。なお、図７（Ａ）（Ｂ）のタイミングチャートに示す、「ｈｉｇｈ」は高レベル電位を指し、「ｌｏｗ」は低レベル電位を指し、ＶＧＮＤは接地電位を指す。なお、本明細書などにおいて、「低レベル電位」、「高レベル電位」という用語は、特定の電位を意味するものではなく、配線が異なれば、具体的な電位も異なる場合がある。そのため、例えば、配線ＳＷ１Ｌが与える高レベル電位は、配線ＳＷ２Ｌが与える高レベル電位と異なる電位であってもよい。また、例えば、配線ＳＷ１Ｌが与える低レベル電位は、配線ＳＷ２Ｌが与える低レベル電位と異なる電位であってもよい。
＜＜調整回路１０２を駆動しない場合＞＞
初めに、調整回路１０２を駆動しない場合（図７（Ａ））の、半導体装置１００Ａの動作例について説明する。
なお、図７（Ａ）のタイミングチャートでは、調整回路１０２を駆動しないため、時刻Ｔ０１から時刻Ｔ０５までの間とその近傍において、配線ＡＤＪＬ［１］乃至配線ＡＤＪＬ［ｎ］には、ＶＧＮＤが印加されている。
〔時刻Ｔ０１より前〕
時刻Ｔ０１より前において、配線ＳＷ１Ｌ及び配線ＳＷ２Ｌには、低レベル電位が印加されている。そのため、保持回路ＳＨ１に含まれるトランジスタＯＴｒ１のゲートに低レベル電位が印加されるため、トランジスタＯＴｒ１はオフ状態となる。加えて、保持回路ＳＨ２に含まれるトランジスタＯＴｒ２のゲートに低レベル電位が印加されるため、トランジスタＯＴｒ２もオフ状態となる。
また、配線ＲＥＦＬには、ＶＧＮＤが印加されている。なお、配線ＲＥＦＬには、この段階において、ＶＧＮＤでなく、参照電位、又は任意の電位が印加されていてもよい。
時刻Ｔ０１より前において、ノードＮＤ１、及びノードＮＤ２の電位は、それぞれＶＧ ＮＤとする。なお、ノードＮＤ１、及びノードＮＤ２のそれぞれは、ＶＧＮＤ以外の電位であってもよい。
なお、時刻Ｔ０１より前において、配線ＯＵＴＬの電位は不定であるが、図７では、Ｖ ＧＮＤとしている。
〔時刻Ｔ０１から時刻Ｔ０２までの間〕
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＳＷ２Ｌには、高レベル電位が印加される。そのため、保持回路ＳＨ２に含まれるトランジスタＯＴｒ２のゲートに高レベル電位が印加されるため、トランジスタＯＴｒ２はオン状態となる。
トランジスタＯＴｒ２がオン状態になると、回路１０３の端子ＴＬｃ１と、回路１０４の端子ＴＬｄ１と、の間が導通状態になるため、回路１０３と回路１０４とによるカレントミラー回路が動作する。これにより、トランジスタＴｒ６とトランジスタＴｒ７とのそれぞれに、ほぼ等しいソース‐ドレイン電流が流れる。また、このソース‐ドレイン電流の大きさは、定電流源ＣＩの仕様によって決まる。また、定電流源ＣＩの仕様により、回路１０３の端子ＴＬｃ１と回路１０４の端子ＴＬｄ１との間の配線（ノードＮＤ２）の電位が決まり、当該電位は、保持回路ＳＨ２の容量素子Ｃ２の第１端子に書き込まれる。本動作例において、当該電位をＶＢＳと記載する。
回路１０３の端子ＴＬｃ３と、回路１０４の端子ＴＬｄ３と、のそれぞれが配線ＧＮＤＬに電気的に接続されているため、トランジスタＴｒ６に発生するソース‐ドレイン電流は、回路１０３の端子ＴＬｃ２から端子ＴＬｃ３への方向に流れる。つまり、回路１０３と回路１０４とによるカレントミラー回路が動作することによって、回路１０１の端子ＴＬａ４から電流の排出が行われる。
ノードＮＤ２の電位がＶＢＳに達した後において、配線ＳＷ２Ｌには、低レベル電位が印加される。そのため、保持回路ＳＨ２に含まれるトランジスタＯＴｒ２のゲートに低レベル電位が印加されるため、トランジスタＯＴｒ２はオフ状態となる。
このとき、ノードＮＤ２は電気的に浮遊状態となり、ノードＮＤ２の電位であるＶＢＳは保持回路ＳＨ２に含まれている容量素子Ｃ２によって保持される。また、ここで、定電流源ＣＩを停止した場合、トランジスタＴｒ７のソース‐ドレイン間に電流は流れなくなるが、トランジスタＴｒ６のゲート、つまりノードＮＤ２の電位のＶＢＳは保持されているため、トランジスタＴｒ６のソース‐ドレイン間には電流が流れる。つまり、定電流源ＣＩを停止しても、トランジスタＴｒ６のソース‐ドレイン間に電流を流すことができるため、定電流源ＣＩを駆動するための消費電力を低減することができる。
〔時刻Ｔ０２から時刻Ｔ０３までの間〕
時刻Ｔ０２から時刻Ｔ０３までの間において、半導体装置１００Ａには、配線ＲＥＦＬから参照電位としてＶＲＥＦが与えられる。
なお、この時点では、トランジスタＯＴｒ１がオフ状態であるため、配線ＲＥＦＬからＶＲＥＦが与えられることによる、ノードＮＤ１の電位の変動は起こらない。
〔時刻Ｔ０３から時刻Ｔ０４までの間〕
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＳＷ１Ｌには、高レベル電位が印加される。そのため、保持回路ＳＨ１に含まれるトランジスタＯＴｒ１のゲートに高レベル電位が印加されるため、トランジスタＯＴｒ１はオン状態となる。
トランジスタＯＴｒ１がオン状態になると、配線ＲＥＦＬとノードＮＤ１との間が電気的に接続されるため、ノードＮＤ１の電位はＶＲＥＦとなる。また、このとき、ノードＮＤ１の電位ＶＲＥＦは、保持回路ＳＨ１の容量素子Ｃ１の第１端子に書き込まれる。
ノードＮＤ１の電位がＶＲＥＦに達した後において、配線ＳＷ１Ｌには、低レベル電位が印加される。そのため、保持回路ＳＨ１に含まれるトランジスタＯＴｒ１のゲートに低レベル電位が印加されるため、トランジスタＯＴｒ１はオフ状態となる。
このとき、ノードＮＤ１は電気的に浮遊状態となり、ノードＮＤ１の電位であるＶＲＥ Ｆは保持回路ＳＨ１に含まれている容量素子Ｃ１によって保持される。
また、回路１０１の端子ＴＬａ１には、ＶＲＥＦが入力される。本動作例では、抵抗素子Ｒ１の抵抗値が限りなく０に近い場合を考えるものとする。そのため、回路１０１は、端子ＴＬａ１に入力された電位とほぼ等しい電位を端子ＴＬａ２から出力するため、配線ＯＵＴＬの電位は、ＶＲＥＦとなる。
ところで、端子ＴＬａ１に電位が入力されてから、端子ＴＬａ２から電位が出力されるまでにかかる応答時間（スタートアップ時間という場合がある。）は、端子ＴＬａ４から排出される電流量によって決まる。当該電流量が大きいほど、回路１０１の内部の特定のノードの電位、例えば、トランジスタＴｒ４の第１端子やトランジスタＴｒ５の第１端子などの電位を、速く変動させることができるため、回路１０１におけるスタートアップ時間を短くすることができる。なお、図７（Ａ）に示すタイミングチャートにおいて、当該スタートアップ時間をＴＡとしている。
〔時刻Ｔ０４から時刻Ｔ０５までの間〕
時刻Ｔ０４から時刻Ｔ０５までの間において、配線ＲＥＦＬの電位はＶＲＥＦからＶＧ ＮＤに変動したとする。
なお、この時点では、トランジスタＯＴｒ１がオフ状態であるため、配線ＲＥＦＬの電位がＶＲＥＦからＶＧＮＤに変動したことによる、ノードＮＤ１の電位の変動は起こらない。つまり、回路１０１の端子ＴＬａ１には、時刻Ｔ０４以前から引き続きＶＲＥＦが与えられる。このため、配線ＯＵＴＬの電位に変化は起こらない。
また、図７（Ａ）では、配線ＲＥＦＬの電位がＶＧＮＤに変動したとしているが、任意の電位としてもよい。また、配線ＲＥＦＬに電位を与える電圧源を停止してもよい。これにより、電圧源を駆動するための消費電力を低減することができる。
＜＜調整回路１０２を駆動する場合＞＞
次に、調整回路１０２を駆動する場合（図７（Ｂ））の、半導体装置１００Ａの動作例について説明する。
〔時刻Ｔ１１より前〕
時刻Ｔ１１より前の半導体装置１００Ａの動作については、図７（Ａ）のタイミングチャートの時刻Ｔ０１より前の動作の説明を参酌する。
〔時刻Ｔ１１から時刻Ｔ１２までの間〕
時刻Ｔ１１から時刻Ｔ１２までの間の半導体装置１００Ａの動作については、図７（Ａ）のタイミングチャートの時刻Ｔ０１から時刻Ｔ０２までの間の動作の説明を参酌する。
〔時刻Ｔ１２から時刻Ｔ１３までの間〕
時刻Ｔ１２から時刻Ｔ１３までの間の半導体装置１００Ａの動作については、図７（Ａ）のタイミングチャートの時刻Ｔ０２から時刻Ｔ０３までの間の動作の説明を参酌する。
〔時刻Ｔ１３から時刻Ｔ１４までの間〕
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＡＤＪＬ［１］には、任意の正の電位としてＶＡＤＪが印加される。そのため、調整回路１０２のバッファ回路ＢＵＦ［１］の入力端子にＶＡＤＪが入力されて、バッファ回路ＢＵＦ［１］の出力端子からＶＡＤＪが出力される。これにより、調整回路１０２に含まれる容量素子Ｃ３［１］の第２端子にＶＡＤＪが書き込まれる。
ところで、時刻Ｔ１１から時刻Ｔ１２までの間において、電位ＶＢＳを容量素子Ｃ２に保持した後、トランジスタＯＴｒ２をオフ状態にしたため、ノードＮＤ２は、電気的に浮遊状態となっている。そのため、容量素子Ｃ３［１］の第２端子にＶＡＤＪが書き込まれることで、容量素子Ｃ３［１］を介した容量結合によって、ノードＮＤ２（回路１０３の端子ＴＬｃ１と回路１０４の端子ＴＬｄ１との間の配線）の電位が変動する。このノードＮＤ２の電位の変動量は、ノードＮＤ２の周辺の素子、配線などによって定まる容量結合係数に応じて算出することができる。なお、本動作例では、ノードＮＤ２の電位の変動量をＶＣとする。そのため、時刻Ｔ１３から時刻Ｔ１４までの間において、ノードＮＤ２の電位は、ＶＢＳ＋ＶＣとなる。
〔時刻Ｔ１４から時刻Ｔ１５までの間〕
時刻Ｔ１４から時刻Ｔ１５までの間の半導体装置１００Ａの動作については、図７（Ａ）のタイミングチャートの時刻Ｔ０３から時刻Ｔ０４までの間の動作と同様に行われる。
つまり、時刻Ｔ１４において、配線ＳＷ１Ｌに高レベル電位が印加されることによってトランジスタＯＴｒ１はオン状態となり、配線ＲＥＦＬの電位ＶＲＥＦが、保持回路ＳＨ１の容量素子Ｃ１の第１端子に書き込まれ、且つ回路１０１の端子ＴＬａ１に入力される。また、保持回路ＳＨ１の容量素子Ｃ１の第１端子に電位ＶＲＥＦが書き込まれた後は、トランジスタＯＴｒ１がオフ状態となり、ノードＮＤ１の電位ＶＲＥＦが容量素子Ｃ１によって保持される。
また、図７（Ａ）の説明と同様に抵抗素子Ｒ１の抵抗値が限りなく０に近い場合、回路１０１の端子ＴＬａ１にＶＲＥＦが入力されることによって、回路１０１は、端子ＴＬａ２から電位ＶＲＥＦを出力する。そのため、配線ＯＵＴＬの電位は、ＶＲＥＦとなる。
〔時刻Ｔ１５から時刻Ｔ１６までの間〕
時刻Ｔ１５から時刻Ｔ１６までの間の半導体装置１００Ａの動作については、図７（Ａ）のタイミングチャートの時刻Ｔ０４から時刻Ｔ０５までの間の動作の説明を参酌する。
ここで、時刻Ｔ１４から時刻Ｔ１５までの間における、回路１０３のトランジスタＴｒ６のゲートの電位について着目する。回路１０３のトランジスタＴｒ６のゲートの電位は、ノードＮＤ２の電位であるＶＢＳ＋ＶＣとなっており、調整回路１０２を駆動しない場合（図７（Ａ））における時刻Ｔ０３から時刻Ｔ０４までの間における回路１０３のトランジスタＴｒ６のゲートの電位ＶＢＳよりも高くなっている。つまり、調整回路１０２を駆動して回路１０３のトランジスタＴｒ６のソース‐ドレイン間に流れる電流は、調整回路１０２を駆動しない場合よりも大きくすることができる。このため、回路１０１におけるスタートアップ時間を、調整回路１０２を駆動しない場合のスタートアップ時間ＴＡよりも、短くすることができる。なお、図７（Ｂ）に示すタイミングチャートにおいて、調整回路１０２を駆動する場合のスタートアップ時間をＴＢとしている。
また、本動作例では、時刻Ｔ１３から時刻Ｔ１４までの間において、調整回路１０２のバッファ回路ＢＵＦ［１］の入力端子に正の電位ＶＡＤＪを入力した例を説明したが、Ｖ ＡＤＪの代わりに任意の負の電位としてもよい。調整回路１０２のバッファ回路ＢＵＦ［１］の入力端子に負の電位を入力することで、容量結合によって、ノードＮＤ２（回路１０３の端子ＴＬｃ１と回路１０４の端子ＴＬｄ１との間の配線）の電位を降圧することができる。このため、トランジスタＴｒ６のゲートの電位をＶＢＳよりも低くすることができるため、回路を駆動するための消費電流を抑えることができる。なお、この場合回路１０１におけるスタートアップ時間が、調整回路１０２を駆動しない場合よりも、長くなる。また、上述とは別の方法として、時刻Ｔ１１よりも前から時刻Ｔ１３までの間において、調整回路１０２のバッファ回路ＢＵＦ［１］の入力端子に正の電位ＶＡＤＪを入力して、時刻Ｔ１３から時刻Ｔ１４の間において、バッファ回路ＢＵＦ［１］の入力端子にＶＧ ＮＤを入力して、ノードＮＤ２の電位を降圧してもよい。この場合、負の電位を生成する必要が無いため、負の電位の生成回路を省略することができる。
また、更に別の方法として、時刻Ｔ１１よりも前から時刻Ｔ１３までの間において、バッファ回路ＢＵＦ［１］乃至バッファ回路ＢＵＦ［ｎ］の一部の入力端子に高レベル電位を入力し、残り一部の入力端子に低レベル電位を入力する。その後、時刻Ｔ１３から時刻Ｔ１４までの間において、バッファ回路ＢＵＦ［１］乃至バッファ回路ＢＵＦ［ｎ］のうちの一の入力端子を高レベル電位から低レベル電位に、又は低レベル電位から高レベル電位にすることで、負の電位の入力が無くても、ノードＮＤ２の電位を降圧、又は昇圧することができる。
また、半導体装置１００Ａの調整回路１０２は、図７（Ｂ）のタイミングチャートには図示していないが、バッファ回路ＢＵＦ［２］乃至バッファ回路ＢＵＦ［ｎ］と、容量素子Ｃ３［１］乃至容量素子Ｃ３［ｎ］と、を用いて、ノードＮＤ２（回路１０３の端子ＴＬｃ１と回路１０４の端子ＴＬｄ１との間の配線）の電位を変動することができる。これにより、バッファ回路ＢＵＦ［１］及び容量素子Ｃ３［１］だけでなく、バッファ回路ＢＵＦ［２］乃至バッファ回路ＢＵＦ［ｎ］と、容量素子Ｃ３［２］乃至容量素子Ｃ３［ｎ］と、を組み合わせることにより、ノードＮＤ２の電位を様々に変動することができる。
また、半導体装置１００Ａの調整回路１０２を、図３（Ｇ）の調整回路１０２とすることで、回路１０１の端子ＴＬａ２（配線ＯＵＴＬ）の出力に応じて、ノードＮＤ２の電位を変動させることができる。例えば、回路１０１が駆動を開始した直後のとき、回路１０１の端子ＴＬａ２から出力される電位はコンパレータＣＭＰ１の反転入力端子に入力されている基準電位よりも低いので、調整回路１０２の動作によって、ノードＮＤ２の電位が高くなる。ノードＮＤ２の電位が高くなると、回路１０３の端子ＴＬｃ１に入力される電位も高くなるので、回路１０３で生成されるバイアス電流の量を増やすことができる。これにより、回路１０１の駆動能力を高くすることができる。
また、回路１０１の駆動によって、回路１０１の端子ＴＬａ２（配線ＯＵＴＬ）から出力される電位がコンパレータＣＭＰ１の反転入力端子に入力されている基準電位よりも高くなったとき、調整回路１０２の動作によって、端子ＴＬｂ１及び端子ＴＬｂ２に電気的に接続されている配線の電位は低くなる。これにより、回路１０３で生成されるバイアス電流の量を減らすことができるため、回路１０１の駆動能力を低くして、且つ回路１０１の消費電力を低くすることができる。
上述の通り、本発明の一態様の半導体装置は、回路１０１のスタートアップ時間の調整と回路の消費電流を調整することができる。当該スタートアップ時間と当該消費電流は、当該半導体装置の配線ＯＵＴＬに接続される回路、装置などに応じて最適に設定することができる。
なお、本発明の一態様の半導体装置の動作は、上述の動作例に限定されない。当該半導体装置の動作は、上述した動作例において、当該動作例に含まれる動作タイミングを、状況に応じて変更したものとすることができる。例えば、図７（Ｂ）の動作例の時刻Ｔ１３において、配線ＡＤＪＬ「１］に電位ＶＡＤＪが印加されているが、配線ＡＤＪＬ［２］乃至配線ＡＤＪＬ［ｎ］にも所定の電位を与えて、ノードＮＤ２の電位を変動させてもよい。また例えば、図７（Ｂ）の動作例の時刻Ｔ１２において、配線ＲＥＦＬに電位ＶＲＥ Ｆが印加されているが、時刻Ｔ１１よりも前の時点で行ってもよい。また、例えば、図７（Ｂ）の動作例の時刻Ｔ１１において配線ＳＷ２Ｌに高レベル電位が印加され、時刻Ｔ１４において配線ＳＷ１Ｌに高レベル電位が印加されているが、配線ＳＷ１Ｌ及び配線ＳＷ２Ｌのそれぞれに高レベル電位を与えるタイミングを同時としてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態、又は実施例と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置１００（半導体装置１００Ａ）の別の構成例について、説明する。
図８は、図１の半導体装置１００に含まれているトランジスタの極性を入れ換えた場合の半導体装置の構成を示すブロック図である。半導体装置２００は、回路２０１と、調整回路２０２と、回路２０３と、回路２０４と、保持回路ＳＨ１と、保持回路ＳＨ２と、を有する。
回路２０１は、実施の形態１で説明した回路１０１に相当する回路であり、端子ＴＬＡ１乃至端子ＴＬＡ５を有する。端子ＴＬＡ１は、保持回路ＳＨ１に電気的に接続され、端子ＴＬＡ２は、配線ＯＵＴＬに電気的に接続され、端子ＴＬＡ３は、配線ＧＮＤＬに電気的に接続され、端子ＴＬＡ５は、配線ＶＤＤＬに電気的に接続されている。
回路２０３は、実施の形態１で説明した回路１０３に相当する回路であり、端子ＴＬＣ１乃至端子ＴＬＣ３を有する。端子ＴＬＣ２は、端子ＴＬＡ４に電気的に接続され、端子ＴＬＣ３は、配線ＶＤＤＬに電気的に接続されている。
調整回路２０２は、実施の形態１で説明した調整回路１０２に相当する回路であり、端子ＴＬＢ１乃至端子ＴＬＢ４を有する。端子ＴＬＢ１は、保持回路ＳＨ２に電気的に接続され、端子ＴＬＢ２は、端子ＴＬＣ１に電気的に接続され、端子ＴＬＢ３は、配線ＧＮＤＬに電気的に接続され、端子ＴＬＢ４は、配線ＶＤＤＬに電気的に接続されている。
回路２０４は、実施の形態１で説明した回路１０４に相当する回路であり、端子ＴＬＤ１乃至端子ＴＬＤ３を有する。端子ＴＬＤ１は、保持回路ＳＨ２に電気的に接続され、端子ＴＬＤ２は、配線ＶＤＤ２Ｌに電気的に接続され、端子ＴＬＤ３は、配線ＶＤＤＬに電気的に接続されている。
保持回路ＳＨ１及び保持回路ＳＨ２については、実施の形態１で説明した保持回路ＳＨ１及び保持回路ＳＨ２の記載を参酌する。また、保持回路ＳＨ１のスイッチＳＷ１及び／又は保持回路ＳＨ２のスイッチＳＷ２としてトランジスタを適用している場合、半導体装置２００における当該トランジスタの極性は、ｎチャネル型又はｐチャネル型のどちらでもよい。そのため、半導体装置２００は、前述の通り、半導体装置１００に含まれているトランジスタの極性を入れ換えた構成としているが、保持回路ＳＨ１及び保持回路ＳＨ２についてはこの限りではない。
＜＜回路２０１、回路２０３＞＞
次に、回路２０１及び回路２０３の回路構成について説明する。図９は、回路２０１及び回路２０３の回路構成の例を示した図である。
図９に示す回路２０１は、オペアンプＯＰ２を構成する一部の回路素子と、トランジスタＴｒ１１と、抵抗素子Ｒ１１と、抵抗素子Ｒ１２と、を有する。なお、トランジスタＴｒ１１は、ｐチャネル型トランジスタとする。また、オペアンプＯＰ２はトランジスタＴｒ１２乃至トランジスタＴｒ１６を有している。なお、トランジスタＴｒ１２及びトランジスタＴｒ１３は、ｎチャネル型トランジスタであり、トランジスタＴｒ１４乃至トランジスタＴｒ１６は、ｐチャネル型トランジスタである。また、図９に示す回路２０３は、トランジスタＴｒ１６を有する。つまり、図９に示す回路２０１及び回路２０３の回路構成の例では、オペアンプＯＰ２は、回路２０１の一部の回路素子と回路２０３とによって構成されている。また、この場合、オペアンプＯＰ２は、バイアス電流を生成する機能と、当該バイアス電流によって差動対（トランジスタＴｒ１４とトランジスタＴｒ１５のそれぞれのゲート）に入力される電位に応じて出力電位を生成する機能と、を有する増幅回路として機能する。
トランジスタＴｒ１２の第１端子は、端子ＴＬＡ３に電気的に接続され、トランジスタＴｒ１２の第２端子は、トランジスタＴｒ１４の第１端子に電気的に接続され、トランジスタＴｒ１２のゲートは、トランジスタＴｒ１３のゲートと、トランジスタＴｒ１３の第２端子と、に電気的に接続されている。トランジスタＴｒ１３の第１端子は、端子ＴＬＡ３に電気的に接続され、トランジスタＴｒ１３の第２端子は、トランジスタＴｒ１１のゲートと、トランジスタＴｒ１５の第１端子と、に電気的に接続されている。
トランジスタＴｒ１４の第２端子は、端子ＴＬＡ４に電気的に接続され、トランジスタＴｒ１４のゲートは、端子ＴＬＡ１に電気的に接続されている。トランジスタＴｒ１５の第２端子は、端子ＴＬＡ４に電気的に接続され、トランジスタＴｒ１５のゲートは、抵抗素子Ｒ１１の第１端子と、抵抗素子Ｒ１２の第１端子と、に電気的に接続されている。トランジスタＴｒ１６の第１端子は、端子ＴＬＣ２に電気的に接続され、トランジスタＴｒ１６の第２端子は、端子ＴＬＣ３に電気的に接続され、トランジスタＴｒ１６のゲートは、端子ＴＬＣ１に電気的に接続されている。
つまり、トランジスタＴｒ１４のゲートは、オペアンプＯＰ２の非反転入力端子に相当し、トランジスタＴｒ１５のゲートは、オペアンプＯＰ２の反転入力端子に相当し、トランジスタＴｒ１２の第１端子及びトランジスタＴｒ１３の第１端子は、オペアンプＯＰ２の低電源電位入力端子に相当し、トランジスタＴｒ１６の第２端子は、オペアンプＯＰ２の高電源電位入力端子に相当する。
トランジスタＴｒ１１の第１端子は、端子ＴＬＡ３に電気的に接続されている。端子ＴＬＡ２は、トランジスタＴｒ１１の第２端子と、抵抗素子Ｒ１１の第２端子と、に電気的に接続されている。端子ＴＬＡ５は、抵抗素子Ｒ１２の第２端子に電気的に接続されている。
抵抗素子Ｒ１１、及び抵抗素子Ｒ１２は、トランジスタＴｒ１５に印加するフィードバック電位を生成する役割を有している。そのため、抵抗素子Ｒ１１及び／又は抵抗素子Ｒ１２としては、代わりにトランジスタ、ダイオードなどの回路素子を適用することができる。
回路２０１及び回路２０３を図９に示す回路構成にすることによって、オペアンプＯＰ２の非反転入力端子に配線ＲＥＦＬからの参照電位が入力されることで、参照電位に応じた電圧を回路２０１で生成して、端子ＴＬＡ２から出力することができる。
なお、図９に示すオペアンプＯＰ２において、低電源電位を与える端子ＴＬＡ３とトランジスタＴｒ１２とトランジスタＴｒ１３と、によってカレントミラー回路が構成されており、トランジスタＴｒ１４及びトランジスタＴｒ１５によって、差動回路が構成されている。したがって、トランジスタＴｒ１２及びトランジスタＴｒ１３のそれぞれの構造、サイズは互いに同等であることが好ましく、トランジスタＴｒ１４及びトランジスタＴｒ１５のそれぞれの構造、サイズは互いに同等であることが好ましい。
また、トランジスタＴｒ１１乃至トランジスタＴｒ１５は、特に断りの無い場合は、飽和領域で動作するものとする。つまり、トランジスタＴｒ１１乃至トランジスタＴｒ１５のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲の電圧として適切にバイアスされているものとする。
なお、回路２０１及び回路２０３の具体的な動作については、実施の形態１で説明した回路１０１及び回路１０３の記載を参酌する。
＜＜調整回路２０２＞＞
調整回路２０２としては、実施の形態１で説明した、図３に示す調整回路１０２を適用することができる。この場合、端子ＴＬＢ１乃至端子ＴＬＢ４のそれぞれは、端子ＴＬｂ１乃至端子ＴＬｂ４に対応する。
＜＜回路２０３、回路２０４＞＞
次に、回路２０３及び回路２０４の回路構成について説明する。図１０は、回路２０３及び回路２０４の回路構成の例を示した図である。なお、回路２０３及び回路２０４の接続構成を説明するため、図１０では、調整回路２０２及び保持回路ＳＨ２も図示している。
回路２０３は、トランジスタＴｒ１６を有し、回路２０４は、トランジスタＴｒ１７と、定電流源ＣＩと、を有している。なお、トランジスタＴｒ１６及びトランジスタＴｒ１７は、ｐチャネル型トランジスタとする。
トランジスタＴｒ１６の第１端子は、端子ＴＬＣ２に電気的に接続され、トランジスタＴｒ１６の第２端子は、端子ＴＬＣ３に電気的に接続され、トランジスタＴｒ１６のゲートは、端子ＴＬＣ１に電気的に接続されている。トランジスタＴｒ１７の第１端子は、定電流源ＣＩの入力端子と、トランジスタＴｒ１７のゲートと、に電気的に接続され、トランジスタＴｒ１７の第２端子は、端子ＴＬＤ３に電気的に接続され、トランジスタＴｒ１７のゲートは、端子ＴＬＤ１に電気的に接続されている。定電流源ＣＩの出力端子は、端子ＴＬＤ２に電気的に接続されている。
ところで、調整回路２０２として図３（Ａ）乃至（Ｈ）、図４（Ａ）（Ｂ）に示す調整回路１０２を適用したとき、調整回路２０２の端子ＴＬＢ１と端子ＴＬＢ２との間は、電気的に接続されていることになる。つまり、保持回路ＳＨ２のスイッチＳＷ２がオン状態となっているとき、回路２０３の端子ＴＬＣ１と、回路２０４の端子ＴＬＤ１と、の間が導通状態になるため、回路２０３と回路２０４とによって、カレントミラー回路が構成される。そのため、トランジスタＴｒ１６とトランジスタＴｒ１７の構造、サイズは互いに同等であることが好ましい。また、トランジスタＴｒ１６及びトランジスタＴｒ１７は、特に断りの無い場合は、飽和領域で動作するものとする。つまり、トランジスタＴｒ１６及びトランジスタＴｒ１７のゲート電圧、ソース電圧、及びドレイン電圧は、トランジスタＴｒ１１乃至トランジスタＴｒ１５と同様に、飽和領域で動作する範囲の電圧として適切にバイアスされているものとする。
また、上述したトランジスタＴｒ１１乃至トランジスタＴｒ１７としては、例えば、Ｓｉトランジスタとすることができる。
回路２０１を図９に示す回路構成とし、回路２０３及び回路２０４を図１０に示す回路構成とし、調整回路２０２を図６に示す半導体装置１００Ａに含まれる調整回路１０２と同様の回路構成とした、半導体装置２００Ａの構成を図１１に示す。
半導体装置１００Ａとの相違点として、半導体装置２００Ａに含まれている回路２０４の端子ＴＬＤ２は、配線ＧＮＤ２Ｌに電気的に接続されている。
配線ＧＮＤ２Ｌは、回路２０４に含まれている、定電流源ＣＩの出力端子に所定の電位を与えるための配線である。なお、当該電位は、配線ＧＮＤＬが与える低電源電位と等しくてもよい。そのため、端子ＴＬＤ２は、配線ＧＮＤ２Ｌでなく、配線ＧＮＤＬに電気的に接続されていてもよい。
半導体装置２００Ａの動作の説明については、実施の形態１で説明した半導体装置１００（半導体装置１００Ａ）の動作例の記載を参酌する。つまり、半導体装置２００Ａは、半導体装置１００と同様に、回路２０１のスタートアップ時間を調整することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態、又は実施例と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１で説明した半導体装置１００、半導体装置１００Ａ、実施の形態２で説明した半導体装置２００などの断面構成例について説明する。なお、本実施の形態では、半導体装置１００、半導体装置１００Ａ、実施の形態２で説明した半導体装置２００などを包括して、半導体装置３００と呼称する。
＜半導体装置の構造例＞
図１２に、半導体装置３００の一部の断面を示す。図１２に示す半導体装置３００は、基板２３１上に、層３１０および層３２０を積層している。図１２では、基板２３１として単結晶半導体基板（例えば、単結晶シリコン基板）を用いる場合を示している。
〔層３１０〕
図１２において、層３１０は、基板２３１上にトランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃを有する。図１２では、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネル長方向の断面を示している。
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネルは、基板２３１の一部に形成される。集積回路に高速動作が求められる場合は、基板２３１として単結晶半導体基板を用いることが好ましい。
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃは、素子分離層２３２によってそれぞれ電気的に分離される。素子分離層の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃは、上記実施の形態に示した、トランジスタＴｒ１乃至トランジスタＴｒ７のいずれかに相当する。トランジスタＴｒ１乃至トランジスタＴｒ７は高いオン電流であり、かつ高速動作の可能なトランジスタであることが望まれるため、トランジスタＴｒ１乃至トランジスタＴｒ７は単結晶シリコン基板に形成されるのが好ましい。
また、基板２３１上に絶縁層２３４が設けられ、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃ上に絶縁層２３５、絶縁層２３７が設けられ、絶縁層２３７中に電極２３８が埋設されている。電極２３８はコンタクトプラグ２３６を介してトランジスタ２３３ａのソースまたはドレインの一方と電気的に接続されている。
また、電極２３８および絶縁層２３７の上に、絶縁層２３９、絶縁層２４０、および絶縁層２４１が設けられ、絶縁層２３９、絶縁層２４０、および絶縁層２４１の中に電極２４２が埋設されている。電極２４２は、電極２３８と電気的に接続される。
また、電極２４２および絶縁層２４１の上に、絶縁層２４３、および絶縁層２４４が設けられ、絶縁層２４３、および絶縁層２４４の中に電極２４５が埋設されている。電極２４５は、電極２４２と電気的に接続される。
また、電極２４５および絶縁層２４４の上に、絶縁層２４６および絶縁層２４７が設けられ、絶縁層２４６および絶縁層２４７の中に電極２４９が埋設されている。電極２４９は、電極２４５と電気的に接続される。
また、電極２４９および絶縁層２４７の上に、絶縁層２４８および絶縁層２５０が設けられ、絶縁層２４８および絶縁層２５０の中に電極２５１が埋設されている。電極２５１は、電極２４９と電気的に接続される。
〔層３２０〕
層３２０は、層３１０上に設けられる。層３２０は、トランジスタ３６８ａ、トランジスタ３６８ｂ、容量素子３６９ａ、および容量素子３６９ｂを有する。図１２では、トランジスタ３６８ａおよびトランジスタ３６８ｂのチャネル長方向の断面を示している。なお、トランジスタ３６８ａ、およびトランジスタ３６８ｂは、バックゲートを有するトランジスタである。
トランジスタ３６８ａ、およびトランジスタ３６８ｂは、上記実施の形態に示したトランジスタＯＴｒ１、トランジスタＯＴｒ２に相当する。よって、トランジスタ３６８ａ、およびトランジスタ３６８ｂの半導体層に、金属酸化物の一種である酸化物半導体を用いることが好ましい。すなわち、トランジスタ３６８ａ、およびトランジスタ３６８ｂとして、ＯＳトランジスタを用いることが好ましい。
トランジスタ３６８ａ、およびトランジスタ３６８ｂは、絶縁層３６１および絶縁層３６２上に設けられている。また、絶縁層３６２上に絶縁層３６３および絶縁層３６４が設けられている。トランジスタ３６８ａ、およびトランジスタ３６８ｂのバックゲートは、絶縁層３６３および絶縁層３６４中に埋設されている。絶縁層３６４上に、絶縁層３６５および絶縁層３６６が設けられている。また、電極３６７が、絶縁層３６１乃至絶縁層３６６中に埋設されている。電極３６７は、電極２５１と電気的に接続されている。
また、トランジスタ３６８ａ、トランジスタ３６８ｂ、容量素子３６９ａ、および容量素子３６９ｂ上に、絶縁層３７１、絶縁層３７２、および絶縁層３７３が形成され、絶縁層３７３上に電極３７５が形成されている。電極３７５はコンタクトプラグ３７４を介して電極３６７と電気的に接続される。
また、電極３７５上に、絶縁層３７６、絶縁層３７７、絶縁層３７８、および絶縁層３７９が設けられている。また、電極３８０が、絶縁層３７６乃至絶縁層３７９中に埋設されている。電極３８０は、電極３７５と電気的に接続されている。
また、電極３８０および絶縁層３７９の上に、絶縁層３８１および絶縁層３８２が設けられている。
＜構成材料について＞
〔基板〕
基板として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。
また、基板として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が１×１０－ ３／Ｋ以下、５×１０－５／Ｋ以下、または１×１０－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
〔絶縁層〕
絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１ ９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、半導体層と接する絶縁層の水素濃度を低減することが好ましい。
また、半導体層中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、絶縁層の少なくとも半導体層と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。例えば、絶縁層として、酸化シリコン層または酸化窒化シリコン層を用いる場合、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層または酸化窒化シリコン層を用いればよい。
また、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、およびｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
例えば、絶縁層として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁層を用いると好適である。
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁層と酸化物半導体層の界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８ｃｍ－３以上５×１０１９ｃｍ－３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニアおよび酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物（ＮＯｘ）が低減される。
また、酸化物半導体層に接する絶縁層のうち少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳにて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸化性雰囲気下における熱処理やプラズマ処理などで行なうことができる。または、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いて酸素を添加してもよい。酸素を添加する処理に用いるガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス、またはオゾンガスなどの、酸素を含むガスが挙げられる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。酸素ドープ処理は、基板を加熱して行なってもよい。
また、絶縁層として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層の形成方法は、特に限定されない。なお、絶縁層に用いる材料によっては焼成工程が必要な場合がある。この場合、絶縁層の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
〔電極〕
電極を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の金属元素および酸素を含む導電性材料を用いてもよい。また、上記の金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、窒素を含む導電性材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、半導体層に酸化物半導体を用いて、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる場合は、酸素を含む導電性材料を半導体層側に設けるとよい。酸素を含む導電性材料を半導体層側に設けることで、当該導電性材料から離脱した酸素が半導体層に供給されやすくなる。
なお、電極としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極を「コンタクトプラグ」という場合がある。
特に、ゲート絶縁体と接する電極に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
絶縁層に不純物が透過しにくい絶縁性材料を用い、電極に不純物が透過しにくい導電性材料を用いることで、トランジスタへの不純物の拡散をさらに抑制することができる。よって、トランジスタの信頼性をさらに高めることができる。すなわち、半導体装置の信頼性をさらに高めることができる。
〔半導体層〕
半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
また、半導体層として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
なお、半導体層を積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
また、金属酸化物の一種である酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０－２０Ａ未満、１×１０ －２２Ａ未満、あるいは１×１０－２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上とすることもできる。また、半導体層に酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）は、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。
結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
半導体層として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が－６０℃以下、好ましくは－１００℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空（５×１０－７Ｐａから１×１０ －４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０－４Ｐａ以下とすることが好ましく、５×１０－５Ｐａ以下とすることがより好ましい。
〔金属酸化物〕
金属酸化物の一種である酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素として、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳ、及びＣＡＡＣ（ｃ－ａｘｉｓ
ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）－ＯＳについて説明する。
なお、本明細書等において、ＣＡＣは機能、または材料の構成の一例を表し、また、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）は結晶構造の一例を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタのチャネル形成領域に含まれている場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
金属酸化物の一種である酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ、Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ、Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ、Ｍ、Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ、Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法など）、または、印刷法（スクリーン印刷、オフセット印刷など）を用いて形成することができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
なお、本実施の形態は、本明細書で示す他の実施の形態、又は実施例と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態に示した半導体装置などに用いることができるトランジスタの構造例について説明する。
＜トランジスタの構造例１＞
図１３（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ａの構造例を説明する。図１３（Ａ）はトランジスタ５１０Ａの上面図である。図１３（Ｂ）は、図１３（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１３（Ｃ）は、図１３（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１３（Ａ）、（Ｂ）および（Ｃ）では、トランジスタ５１０Ａと、層間膜として機能する絶縁層５１１、絶縁層５１２、絶縁層５１４、絶縁層５１６、絶縁層５８０、絶縁層５８２、および絶縁層５８４を示している。また、トランジスタ５１０Ａと電気的に接続し、コンタクトプラグとして機能する導電層５４６（導電層５４６ａ、および導電層５４６ｂ）と、配線として機能する導電層５０３と、を示している。
トランジスタ５１０Ａは、第１のゲート電極として機能する導電層５６０（導電層５６０ａ、および導電層５６０ｂ）と、第２のゲート電極として機能する導電層５０５（導電層５０５ａ、および導電層５０５ｂ）と、第１のゲート絶縁体として機能する絶縁層５５０と、第２のゲート絶縁体として機能する絶縁層５２１、絶縁層５２２、および絶縁層５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電層５４２ａと、ソースまたはドレインの他方として機能する導電層５４２ｂと、絶縁層５７４とを有する。なお、本明細書等では、導電層５４２ａと、導電層５４２ｂと、をまとめて導電層５４２と記載する。
また、図１３に示すトランジスタ５１０Ａでは、酸化物５３０ｃ、絶縁層５５０、および導電層５６０が、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して配置される。また、酸化物５３０ｃ、絶縁層５５０、および導電層５６０は、導電層５４２ａ、および導電層５４２ｂとの間に配置される。
絶縁層５１１、および絶縁層５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁層５１１は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア層として機能することが好ましい。したがって、絶縁層５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁層５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁層５１１よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。
例えば、絶縁層５１２は、絶縁層５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電層５０３は、絶縁層５１２に埋め込まれるように形成される。ここで、導電層５０３の上面の高さと、絶縁層５１２の上面の高さは同程度にできる。なお導電層５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５０３を２層以上の積層構造としてもよい。なお、導電層５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ５１０Ａにおいて、導電層５６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電層５０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電層５０５に印加する電位を、導電層５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５１０Ａの閾値電圧を制御することができる。特に、導電層５０５に負の電位を印加することにより、トランジスタ５１０Ａの閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電層５０５に負の電位を印加したほうが、印加しない場合よりも、導電層５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電層５０５と、導電層５６０とを重畳して設けることで、導電層５６０、および導電層５０５に電位を印加した場合、導電層５６０から生じる電界と、導電層５０５から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電層５６０の電界と、第２のゲート電極としての機能を有する導電層５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
絶縁層５１４、および絶縁層５１６は、絶縁層５１１および絶縁層５１２と同様に、層間膜として機能する。例えば、絶縁層５１４は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア層として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁層５１４よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁層５１６は、絶縁層５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲート電極として機能する導電層５０５は、絶縁層５１４および絶縁層５１６の開口の内壁に接して導電層５０５ａが形成され、さらに内側に導電層５０５ｂが形成されている。ここで、導電層５０５ａおよび導電層５０５ｂの上面の高さと、絶縁層５１６の上面の高さは同程度にできる。なお、トランジスタ５１０Ａでは、導電層５０５ａおよび導電層５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電層５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
例えば、導電層５０５ａが酸素の拡散を抑制する機能を持つことにより、導電層５０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電層５０５が配線の機能を兼ねる場合、導電層５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電層５０３は、必ずしも設けなくともよい。なお、導電層５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層５２１、絶縁層５２２、および絶縁層５２４は、第２のゲート絶縁体としての機能を有する。
また、絶縁層５２２は、バリア性を有することが好ましい。絶縁層５２２がバリア性を有することで、トランジスタ５１０Ａの周辺部からトランジスタ５１０Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁層５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作に必要な駆動電圧（例えば、ゲート－ソース電圧など）を低くすることが可能となる。
例えば、絶縁層５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体と酸化シリコン又は酸化窒化シリコンとを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体を得ることができる。
なお、図１３には、第２のゲート絶縁体として、３層の積層構造を示したが、単層、または２層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上記実施の形態に示した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３０ｃは、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して設けられることが好ましい。絶縁層５７４がバリア性を有する場合、絶縁層５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電層５４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電層５４２ａと、導電層５４２ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図１３では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電層５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁層５７４を成膜する際に、導電層５４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電層５４２の材料選択の幅を広げることができる。例えば、導電層５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁層５５０は、第１のゲート絶縁体として機能する。絶縁層５５０は、絶縁層５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁層５７４を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁層５５０は、第２のゲート絶縁体と同様に、積層構造としてもよい。ゲート絶縁体として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電層５６０は、導電層５６０ａ、および導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、導電層５６０ｂの材料選択性を向上することができる。つまり、導電層５６０ａを有することで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電層５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電層５６０ｂをスパッタリング法で成膜することで、酸化物半導体の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電層５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層５６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層５８０と、トランジスタ５１０Ａとの間に絶縁層５７４を配置する。絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁層５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁層５８０が有する過剰酸素により、導電層５６０が酸化するのを抑制することができる。
絶縁層５８０、絶縁層５８２、および絶縁層５８４は、層間膜として機能する。
絶縁層５８２は、絶縁層５１４と同様に、水または水素などの不純物が、外部からトランジスタ５１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁層５８０、および絶縁層５８４は、絶縁層５１６と同様に、絶縁層５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５１０Ａは、絶縁層５８０、絶縁層５８２、および絶縁層５８４に埋め込まれた導電層５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電層５４６の材料としては、導電層５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
導電層５４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さいＯＳトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜トランジスタの構造例２＞
図１４（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｂの構造例を説明する。図１４（Ａ）はトランジスタ５１０Ｂの上面図である。図１４（Ｂ）は、図１４（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１４（Ｃ）は、図１４（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｂはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
トランジスタ５１０Ｂは、導電層５４２（導電層５４２ａ、および導電層５４２ｂ）と、酸化物５３０ｃ、絶縁層５５０、および導電層５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
第１のゲート電極として機能する導電層５６０は、導電層５６０ａ、および導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）
の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、導電層５６０ｂの材料選択性を向上することができる。つまり、導電層５６０ａを有することで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電層５６０の上面および側面、絶縁層５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁層５７４を設けることが好ましい。なお、絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を設けることで、導電層５６０の酸化を抑制することができる。また、絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物がトランジスタ５１０Ｂへ拡散することを抑制することができる。
また、導電層５４６と、絶縁層５８０との間に、バリア性を有する絶縁層５７６（絶縁層５７６ａ、および絶縁層５７６ｂ）を配置してもよい。絶縁層５７６を設けることで、絶縁層５８０の酸素が導電層５４６と反応し、導電層５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁層５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電層５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
＜トランジスタの構造例３＞
図１５（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｃの構造例を説明する。図１５（Ａ）はトランジスタ５１０Ｃの上面図である。図１５（Ｂ）は、図１５（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１５（Ｃ）は、図１５（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｃはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
図１５に示すトランジスタ５１０Ｃは、導電層５４２ａと酸化物５３０ｂの間に導電層５４７ａが配置され、導電層５４２ｂと酸化物５３０ｂの間に導電層５４７ｂが配置されている。ここで、導電層５４２ａ（導電層５４２ｂ）は、導電層５４７ａ（導電層５４７ｂ）の上面および導電層５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電層５４７ａ（導電層５４７ｂ）は、導電層５４２に用いることができる導電体を用いればよい。さらに、導電層５４７ａ（導電層５４７ｂ）の膜厚は、少なくとも導電層５４２より厚いことが好ましい。
図１５に示すトランジスタ５１０Ｃは、上記のような構成を有することにより、トランジスタ５１０Ａよりも、導電層５４２を導電層５６０に近づけることができる。または、導電層５４２ａの端部および導電層５４２ｂの端部と、導電層５６０を重ねることができる。これにより、トランジスタ５１０Ｃの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
また、導電層５４７ａ（導電層５４７ｂ）は、導電層５４２ａ（導電層５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電層５４６ａ（導電層５４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電層５４７ａ（導電層５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
また、図１５に示すトランジスタ５１０Ｃは、絶縁層５４４の上に接して絶縁層５４５を配置する構成にしてもよい。絶縁層５４４は、水または水素などの不純物や、過剰な酸素が、絶縁層５８０側からトランジスタ５１０Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁層５４５としては、絶縁層５４４に用いることができる絶縁体を用いることができる。また、絶縁層５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
また、図１５に示すトランジスタ５１０Ｃは、図１３に示すトランジスタ５１０Ａと異なり、導電層５０５を単層構造で設けてもよい。この場合、パターン形成された導電層５０５の上に絶縁層５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電層５０５の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電層５０５の上面の平坦性を良好にすることが好ましい。例えば、導電層５０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電層５０５の上に形成される、絶縁層の平坦性を良好にし、酸化物５３０ｂおよび酸化物５３０ｃの結晶性の向上を図ることができる。
＜トランジスタの構造例４＞
図１６（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｄの構造例を説明する。図１６（Ａ）はトランジスタ５１０Ｄの上面図である。図１６（Ｂ）は、図１６（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１６（Ｃ）は、図１６（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｄはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
図１６（Ａ）乃至（Ｃ）では、導電層５０３を設けずに、第２のゲート電極としての機能を有する導電層５０５を配線としても機能させている。また、酸化物５３０ｃ上に絶縁層５５０を有し、絶縁層５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電層５６０を有し、導電層５６０上に絶縁層５７０を有する。また、絶縁層５７０上に絶縁層５７１を有する。
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁層５５０と、導電層５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電層５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電層５６０の酸化を抑制することができる。
なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電層５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層（前述したＯＣ電極）とすることができる。
また、金属酸化物５５２は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁層５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減が可能となる。また、ゲート絶縁体として機能する絶縁層の等価酸化膜厚（ＥＯＴ）を薄くすることが可能となる。
トランジスタ５１０Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁体の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電層５６０からの電界の影響を弱めることなく、トランジスタ５１０Ｄのオン電流の向上を図ることができる。または、ゲート絶縁体として機能する場合は、絶縁層５５０と、金属酸化物５５２との物理的な厚みにより、導電層５６０と、酸化物５３０との間の距離を保つことで、導電層５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁層５５０、および金属酸化物５５２との積層構造を設けることで、導電層５６０と酸化物５３０との間の物理的な距離、および導電層５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
具体的には、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウムよりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁層５７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁層５７０よりも上方からの酸素で導電層５６０が酸化するのを抑制することができる。また、絶縁層５７０よりも上方からの水または水素などの不純物が、導電層５６０および絶縁層５５０を介して、酸化物５３０に混入することを抑制することができる。
絶縁層５７１はハードマスクとして機能する。絶縁層５７１を設けることで、導電層５６０の加工の際、導電層５６０の側面が概略垂直、具体的には、導電層５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
なお、絶縁層５７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁層５７０は設けなくともよい。
絶縁層５７１をハードマスクとして用いて、絶縁層５７０、導電層５６０、金属酸化物５５２、絶縁層５５０、および酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
また、トランジスタ５１０Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
領域５３１ａおよび領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリンまたはボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａおよび領域５３１ｂを形成することもできる。
酸化物５３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域５３１ａおよび領域５３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
絶縁層５７１および／または導電層５６０をマスクとして用いることで、領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａおよび／または領域５３１ｂと、導電層５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａまたは領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁層５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁層５７５も絶縁層５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁層５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
また、トランジスタ５１０Ｄは、絶縁層５７０、導電層５６０、金属酸化物５５２、絶縁層５５０、および酸化物５３０ｃの側面に絶縁層５７５を有する。絶縁層５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁層５７５に用いると、後の工程で絶縁層５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁層５７５は、酸素を拡散する機能を有することが好ましい。
また、トランジスタ５１０Ｄは、絶縁層５７５、酸化物５３０上に絶縁層５７４を有する。絶縁層５７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁層５７４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁層５７４が酸化物５３０および絶縁層５７５から水素および水を吸収することで、酸化物５３０および絶縁層５７５の水素濃度を低減することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態、又は実施例と適宜組み合わせることができる。
（実施の形態５）
本実施の形態は、上記実施の形態に示す半導体装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
まず、半導体装置３００が組み込まれた電子部品の例を、図１７（Ａ）、（Ｂ）を用いて説明を行う。
図１７（Ａ）に電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図１７（Ａ）に示す電子部品７００はＩＣチップであり、リードおよび回路部を有する。電子部品７００は、例えばプリント基板７０２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
電子部品７００の回路部として、上記実施の形態に示した半導体装置３００が設けられている。図１７（Ａ）では、電子部品７００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
図１７（Ｂ）に電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の半導体装置７１０が設けられている。
電子部品７３０では、半導体装置７１０を有する。半導体装置７１０としては、例えば、半導体装置３００、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図１７（Ｂ）では、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態、又は実施例と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置、又は電子部品を電子機器に適用した製品例について説明する。
＜ノート型パーソナルコンピュータ＞
本発明の一態様の半導体装置、又は電子部品は、情報端末装置に備えられるディスプレイに適用することができる。図１８（Ａ）は、情報端末装置の一種であるノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
＜スマートウォッチ＞
本発明の一態様の半導体装置、又は電子部品は、ウェアラブル端末に適用することができる。図１８（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図１８（Ｂ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図１８（Ｂ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。
＜ビデオカメラ＞
本発明の一態様の半導体装置、又は電子部品は、ビデオカメラに適用することができる。図１８（Ｃ）に示すビデオカメラは、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
＜携帯電話＞
本発明の一態様の半導体装置、又は電子部品は、携帯電話に適用することができる。図１８（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。
また、図１８（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図１８（Ｄ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。
＜テレビジョン装置＞
本発明の一態様の半導体装置、又は電子部品は、テレビジョン装置に適用することができる。図１８（Ｅ）に示すテレビジョン装置は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６などを有する。テレビジョン装置は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
＜移動体＞
本発明の一態様の半導体装置、又は電子部品は、移動体である自動車の運転席周辺に適用することができる。
例えば、図１８（Ｆ）は、自動車の室内におけるフロントガラス周辺を表す図である。図１８（Ｆ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
＜ゲーム機＞
本発明の一態様の半導体装置、又は電子部品は、据え置き型ゲーム機、又は携帯型ゲーム機に適用することができる。図１８（Ｇ）には据え置き型ゲーム機を示しており、ゲーム機本体７５２０と、無線または有線で接続することができるコントローラ７５２２と、が図示されている。また、図１８（Ｈ）には携帯型ゲーム機を示しており、携帯型ゲーム機は、筐体５２０１と、表示部５２０２と、ボタン５２０３と、を有する。
なお、本実施の形態は、本明細書で示す他の実施の形態、又は実施例と適宜組み合わせることができる。
実施の形態１で説明した本発明の一態様の半導体装置において、回路１０３で生成されるバイアス電流の量を、回路シミュレータを用いて計算した。本実施例では、その計算とその結果について説明する。
当該計算で使用したソフトウェアは、ＳＩＬＶＡＣＯ社のＳｍａｒｔＳｐｉｃｅ（ｖｅｒｓｉｏｎ４．２６．７．Ｒ）という回路シミュレータである。当該回路シミュレータを用いて、当該バイアス電流の量について計算を行った。
当該計算で用いた回路構成を図１９に示す。図１９に示す回路構成は、トランジスタＭＮ１と、トランジスタＭＮ２と、定電圧源ＣＶＳ１と、定電圧源ＣＶＳ２と、定電流源ＣＣＳ１と、を有する。
トランジスタＭＮ１の第１端子は、定電流源ＣＣＳ１の出力端子と、トランジスタＭＮ１のゲートと、トランジスタＭＮ２のゲートと、に電気的に接続され、トランジスタＭＮ１の第２端子は、配線ＧＤＬに電気的に接続されている。トランジスタＭＮ２の第１端子は、定電圧源ＣＶＳ２の正極端子に電気的に接続され、トランジスタＭＮ２の第２端子は、配線ＧＤＬに電気的に接続されている。なお、トランジスタＭＮ１のゲートと、トランジスタＭＮ２のゲートと、の電気的接続点をノードＮＤＧとしている。
定電圧源ＣＶＳ１の正極端子は、定電流源ＣＣＳ１の入力端子に電気的に接続され、定電圧源ＣＶＳ１の負極端子は、配線ＧＤＬに電気的に接続されている。定電圧源ＣＶＳ２の負極端子は、配線ＧＤＬに電気的に接続されている。
配線ＧＤＬは、接地電位を与える配線である。
図１９に示す回路構成において、トランジスタＭＮ１と定電流源ＣＣＳ１とは、実施の形態１で説明した回路１０４に相当する。そして、トランジスタＭＮ２は、実施の形態１で説明した回路１０３に相当する。本実施例では、定電流源ＣＣＳ１に流れる電流値Ｉｉ ｎと、定電圧源ＣＶＳ２が正極端子‐負極端子間に与える電圧値Ｖｉｎと、をパラメータとして、トランジスタＭＮ２のソース‐ドレイン電流ＩＤＳ及びノードＮＤＧの電位ＶＮ ＤＧを計算した。
具体的には、定電流源ＣＣＳ１に流れる電流値を０．１μＡ、０．２μＡ、０．５μＡ、１．０μＡ、２．０μＡの５条件として、各条件において、定電圧源ＣＶＳ２が正極端子‐負極端子間に与える電圧値Ｖｉｎの範囲を０Ｖ以上３．６Ｖ以下としたときのＩＤＳ及びＶＧＳを計算した。
なお、定電圧源ＣＶＳ１の正極端子‐負極端子間に与える電圧値は、１０Ｖとした。また、トランジスタＭＮ１及びトランジスタＭＮ２のそれぞれのサイズは、チャネル長を１．０μｍ、チャネル幅を１．０μｍとした。
図２０（Ａ）（Ｂ）に当該計算の結果を示す。
図２０（Ａ）は、横軸に電圧値Ｖｉｎ、縦軸に電流値ＩＤＳを示したグラフである。なお、図２０（Ａ）に記載の条件Ｉ１乃至条件Ｉ５は、それぞれ定電流源ＣＣＳ１に流れる電流値が０．１μＡ、０．２μＡ、０．５μＡ、１．０μＡ、２．０μＡであることを示している。
図２０（Ａ）より、条件Ｉ１乃至条件Ｉ３では、定電圧源ＣＶＳ２が正極端子‐負極端子間に与える電圧値Ｖｉｎの範囲が０Ｖ以上３．６Ｖ以下であるときにおいて、定電流源ＣＣＳ１に流れる電流と、トランジスタＭＮ２に流れるソース‐ドレイン電流ＩＤＳと概ね等しくなることが分かる。また、条件Ｉ４及び条件Ｉ５では、電圧値Ｖｉｎがおよそ１Ｖ近辺のときでは、定電流源ＣＣＳ１に流れる電流と、トランジスタＭＮ２に流れるソース‐ドレイン電流ＩＤＳと概ね等しくなるが、条件Ｉ４では電圧値Ｖｉｎがおよそ３Ｖ以上、又は条件Ｉ５では電圧値Ｖｉｎがおよそ２Ｖ以上になると、定電流源ＣＣＳ１に流れる電流よりもＩＤＳのほうが大きくなり、電圧値Ｖｉｎが高くなるほどその差が大きくなることが分かる。
図２０（Ｂ）は、横軸に電圧値Ｖｉｎ、縦軸に電位ＶＮＤＧを示したグラフである。図２０（Ｂ）より、電位ＶＮＤＧは、条件Ｉ１ではおよそ０．４７６Ｖ、条件Ｉ２ではおよそ０．５０８Ｖ、条件Ｉ３ではおよそ０．５５５Ｖ、条件Ｉ４ではおよそ０．５９７Ｖ、条件Ｉ５ではおよそ０．６４８Ｖであることが分かる。
ところで、実施の形態１で説明した半導体装置１００に含まれる調整回路１０２を用いることによって、バイアス電流の量を増減することができる。本実施例の場合、トランジスタＭＮ１のゲートと、トランジスタＭＮ２のゲートと、の間に調整回路１０２を設けることによって、ノードＮＤＧの電位を高く又は低くすることができるため、これによってトランジスタＭＮ２に流れるソース‐ドレイン電流ＩＤＳ（バイアス電流）を増減することができる。
なお、バイアス電流をある量だけ増減したい場合、どの程度ノードＮＤＧの電位を変動させればよいかは、図２０（Ａ）（Ｂ）に示す結果から見積もることができる。例えば、バイアス電流を０．５μＡから１．０μＡに大きくしたい場合は、ノードＮＤＧの電位を０．５５５Ｖから０．５９７Ｖに高くすればよい。また、例えば、バイアス電流を１．０μＡから０．２μＡに小さくしたい場合は、ノードＮＤＧの電位を０．５９７Ｖから０．５０８Ｖに低くすればよい。
なお、本実施例は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
本明細書に記載の実施の形態、及び実施例における各構成の説明について、以下に付記する。
＜実施の形態、実施例で述べた本発明の一態様に関する付記＞
各実施の形態、及び実施例に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態、又は実施例の中で述べる内容（一部の内容でもよい）は、その実施の形態、又は実施例で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態、又は実施例の中で述べる内容とは、各々の実施の形態、又は実施例において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態、又は実施例において述べる図（一部でもよい）は、その図の別の部分、その実施の形態、又は実施例において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態、又は実施例において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態（又は実施例）の一において「第１」に言及された構成要素が、他の実施の形態（又は実施例）、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態（又は実施例）の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
＜図面を説明する記載に関する付記＞
実施の形態（又は実施例）について図面を参照しながら説明している。但し、実施の形態（又は実施例）は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態（又は実施例）の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成（又は実施例の構成）において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書等で説明した記載に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに電位を印加することでこの領域が形成されて、ソース‐ドレイン間に電流を流すことができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態、及び実施例で言及した語句の定義について説明する。
＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
ＳＨ１：保持回路、ＳＨ２：保持回路、ＴＬａ１：端子、ＴＬａ２：端子、ＴＬａ３：端子、ＴＬａ４：端子、ＴＬａ５：端子、ＴＬｂ１：端子、ＴＬｂ２：端子、ＴＬｂ３：端子、ＴＬｂ４：端子、ＴＬｃ１：端子、ＴＬｃ２：端子、ＴＬｃ３：端子、ＴＬｄ１：端子、ＴＬｄ２：端子、ＴＬｄ３：端子、ＳＷ１：スイッチ、ＳＷ２：スイッチ、ＳＷａ［１］：スイッチ、ＳＷａ［ｎ］：スイッチ、ＳＷｂ［１］：スイッチ、ＳＷｂ［ｎ］：スイッチ、Ｃ１：容量素子、Ｃ２：容量素子、Ｃ３：容量素子、Ｃ３［１］：容量素子、Ｃ３［ｎ］：容量素子、Ｃ４：容量素子、ＳＷＬ：配線、ＳＷ１Ｌ：配線、ＳＷ２Ｌ：配線、ＳＷＢＬ［１］：配線、ＳＷＢＬ［ｎ］：配線、ＲＥＦＬ：配線、ＯＵＴＬ：配線、ＡＤＪＬ：配線、ＡＤＪＬ［１］：配線、ＡＤＪＬ［ｎ］：配線、ＣＴＬ：配線、ＲＥＧＬ：配線、ＣＲＦＬ：配線、ＣＬＫＬ：配線、ＶＤＤＬ：配線、ＶＤＤ２Ｌ：配線、ＧＮＤＬ：配線、ＯＰ１：オペアンプ、Ｔｒ１：トランジスタ、Ｔｒ２：トランジスタ、Ｔｒ３：トランジスタ、Ｔｒ４：トランジスタ、Ｔｒ５：トランジスタ、Ｔｒ６：トランジスタ、Ｔｒ７：トランジスタ、ＯＴｒ１：トランジスタ、ＯＴｒ２：トランジスタ、Ｒ１：抵抗素子、Ｒ２：抵抗素子、ＮＤ１：ノード、ＮＤ２：ノード、ＣＩ：定電流源、ＢＵＦ：バッファ回路、ＢＵＦ［１］：バッファ回路、ＢＵＦ［ｎ］：バッファ回路、ＡＢＵＦ：アナログバッファ回路、ＭＵＸ：マルチプレクサ、ＣＭＰ１：コンパレータ、ＣＭＰ２：クロックトコンパレータ、ＴＬＡ１：端子、ＴＬＡ２：端子、ＴＬＡ３：端子、ＴＬＡ４：端子、ＴＬＡ５：端子、ＴＬＢ１：端子、ＴＬＢ２：端子、ＴＬＢ３：端子、ＴＬＢ４：端子、ＴＬＣ１：端子、ＴＬＣ２：端子、ＴＬＣ３：端子、ＴＬＤ１：端子、ＴＬＤ２：端子、ＴＬＤ３：端子、ＯＰ２：オペアンプ、Ｔｒ１１：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ１３：トランジスタ、Ｔｒ１４：トランジスタ、Ｔｒ１５：トランジスタ、Ｔｒ１６：トランジスタ、Ｔｒ１７：トランジスタ、Ｒ１１：抵抗素子、Ｒ１２：抵抗素子、ＧＮＤ２Ｌ：配線、ＭＮ１：トランジスタ、ＭＮ２：トランジスタ、ＧＤＬ：配線、ＣＣＳ１：定電流源、ＣＶＳ１：定電圧源、ＣＶＳ２：定電圧源、ＮＤＧ：ノード、１００：半導体装置、１００Ａ：半導体装置、１０１：回路、１０２：調整回路、１０２ａ：回路、１０２ａ［１］：回路、１０２ａ［ｎ］：回路、１０３：回路、１０４：回路、２００：半導体装置、２００Ａ：半導体装置、２０１：回路、２０２：調整回路、２０３：回路、２０４：回路、２３１：基板、２３２：素子分離層、２３３ａ：トランジスタ、２３３ｂ：トランジスタ、２３３ｃ：トランジスタ、２３４：絶縁層、２３５：絶縁層、２３６：コンタクトプラグ、２３７：絶縁層、２３８：電極、２３９：絶縁層、２４０：絶縁層、２４１：絶縁層、２４２：電極、２４３：絶縁層、２４４：絶縁層、２４５：電極、２４６：絶縁層、２４７：絶縁層、２４８：絶縁層、２４９：電極、２５０：絶縁層、２５１：電極、３００：半導体装置、３１０：層、３２０：層、３６１：絶縁層、３６２：絶縁層、３６３：絶縁層、３６４：絶縁層、３６５：絶縁層、３６６：絶縁層、３６７：電極、３６８ａ：トランジスタ、３６８ｂ：トランジスタ、３６９ａ：容量素子、３６９ｂ：容量素子、３７１：絶縁層、３７２：絶縁層、３７３：絶縁層、３７４：コンタクトプラグ、３７５：電極、３７６：絶縁層、３７７：絶縁層、３７８：絶縁層、３７９：絶縁層、３８０：電極、３８１：絶縁層、３８２：絶縁層、５０３：導電層、５０５：導電層、５０５ａ：導電層、５０５ｂ：導電層、５１０Ａ：トランジスタ、５１０Ｂ：トランジスタ、５１０Ｃ：トランジスタ、５１０Ｄ：トランジスタ、５１１：絶縁層、５１２：絶縁層、５１４：絶縁層、５１６：絶縁層、５２１：絶縁層、５２２：絶縁層、５２４：絶縁層、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３１ａ：領域、５３１ｂ：領域、５４２：導電層、５４２ａ：導電層、５４２ｂ：導電層、５４４：絶縁層、５４５：絶縁層、５４６：導電層、５４６ａ：導電層、５４６ｂ：導電層、５４７ａ：導電層、５４７ｂ：導電層、５５０：絶縁層、５５２：金属酸化物、５６０：導電層、５６０ａ：導電層、５６０ｂ：導電層、５７０：絶縁層、５７１：絶縁層、５７４：絶縁層、５７５：絶縁層、５７６：絶縁層、５７６ａ：絶縁層、５７６ｂ：絶縁層、５８０：絶縁層、５８２：絶縁層、５８４：絶縁層、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１０：半導体装置、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５４０１：筐体、５４０２：表示部、５４０３：キーボード、５４０４：ポインティングデバイス、５５０１：筐体、５５０２：表示部、５５０３：マイク、５５０４：スピーカ、５５０５：操作ボタン、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８０１：第１筐体、５８０２：第２筐体、５８０３：表示部、５８０４：操作キー、５８０５：レンズ、５８０６：接続部、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、７５２０：ゲーム機本体、７５２２：コントローラ、９０００：筐体、９００１：表示部、９００３：スピーカ、９００５：操作キー、９００６：接続端子

Claims (11)

  1. 第１回路、第２回路、及び第３回路と、第１保持回路と、を有し、
    前記第１保持回路は、第１保持部を有し、
    前記第１保持回路は、前記第１保持部を電気的に浮遊状態にして、前記第１保持部の第１電位を保持する機能を有し、
    前記第１回路は、前記第１保持部の前記第１電位を第２電位に変動する機能を有し、
    前記第２回路は、前記第１保持部の前記第１電位、又は前記第２電位に基づくバイアス電流を生成する機能を有し、
    前記第３回路は、第１端子、第２端子、及び第３端子と、を有し、
    前記第３回路は、前記バイアス電流が前記第３回路の前記第１端子に供給されることで、前記第３回路の前記第２端子への入力電位に応じて第３電位を生成して、前記第３回路の前記第３端子から前記第３電位を出力する機能を有する半導体装置。
  2. 請求項１において、
    前記第１回路は、第１容量素子を有し、
    前記第１容量素子の第１端子は、前記第１保持部に電気的に接続され、
    前記第１回路は、前記第１保持回路が前記第１保持部を電気的に浮遊状態にした後に、前記第１容量素子の第２端子に第４電位が入力されることで、前記第１容量素子の容量結合によって前記第１保持部に保持されている前記第１電位を前記第２電位に変動する機能を有する半導体装置。
  3. 請求項２において、
    前記第１回路は、バッファ回路を有し、
    前記バッファ回路の出力端子は、前記第１容量素子の前記第２端子に電気的に接続されている半導体装置。
  4. 請求項２において、
    前記第１回路は、マルチプレクサを有し、
    前記マルチプレクサの出力端子は、前記第１容量素子の前記第２端子に電気的に接続されている半導体装置。
  5. 請求項２において、
    前記第１回路は、コンパレータを有し、
    前記コンパレータの出力端子は、前記第１容量素子の前記第２端子に電気的に接続され、
    前記コンパレータの第１入力端子には前記第３電位が入力され、
    前記コンパレータの第２入力端子には第５電位が入力されている半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第１保持回路は、第１トランジスタと、第２容量素子と、を有し、
    前記第１保持部は、前記第１トランジスタの第１端子と、前記第２容量素子の第１端子と、に電気的に接続され、
    前記第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体装置。
  7. 請求項６において、
    第４回路を有し、
    前記第４回路は、定電流を流す機能を有し、
    前記第４回路は、前記第１トランジスタの第２端子に電気的に接続され、
    前記第１トランジスタが導通状態のとき、前記第１トランジスタの前記第１端子には、前記定電流に応じた前記第１電位が入力される半導体装置。
  8. 請求項１乃至請求項７のいずれか一において、
    第２保持回路を有し、
    前記第２保持回路は、第２保持部を有し、
    前記第２保持部は、前記第３回路の前記第２端子に電気的に接続され、
    前記第２保持回路は、前記第２保持部を電気的に浮遊状態にして、前記第３回路の前記第２端子への前記入力電位を保持する機能を有する半導体装置。
  9. 請求項８において、
    前記第２保持回路は、第２トランジスタと、第３容量素子と、を有し、
    前記第２保持部は、前記第２トランジスタの第１端子と、前記第３容量素子の第１端子と、に電気的に接続され、
    前記第２トランジスタの第２端子には、前記入力電位が入力され、
    前記第２トランジスタは、チャネル形成領域に金属酸化物を有する半導体装置。
  10. 請求項１乃至請求項９のいずれか一の半導体装置と、集積回路と、がプリント基板上に設けられている電子部品。
  11. 請求項１乃至請求項９のいずれか一の半導体装置と、筐体と、を有する電子機器。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7441176B2 (ja) 2018-11-09 2024-02-29 株式会社半導体エネルギー研究所 表示装置および電子機器
DE112021004337T5 (de) * 2020-08-19 2023-05-25 Semiconductor Energy Laboratory Co., Ltd. Herstellungsverfahren eines Metalloxids
US11942468B2 (en) * 2021-05-25 2024-03-26 Cirrus Logic, Inc. Symmetric layout for high-voltage amplifier
TWI802096B (zh) * 2021-11-23 2023-05-11 新唐科技股份有限公司 電晶體元件
CN119559913B (zh) * 2024-12-23 2025-10-28 上海天马微电子有限公司 一种显示面板及其控制方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005196251A (ja) 2003-12-26 2005-07-21 Ricoh Co Ltd 定電圧回路
JP2007184688A (ja) 2006-01-04 2007-07-19 Fujitsu Ltd バイアス回路
JP2013235564A (ja) 2012-04-11 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159260A (en) 1978-03-08 1992-10-27 Hitachi, Ltd. Reference voltage generator device
US4553098A (en) 1978-04-05 1985-11-12 Hitachi, Ltd. Battery checker
US4559694A (en) 1978-09-13 1985-12-24 Hitachi, Ltd. Method of manufacturing a reference voltage generator device
KR940017214A (ko) 1992-12-24 1994-07-26 가나이 쓰토무 기준전압 발생회로
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6114907A (en) 1998-12-08 2000-09-05 National Semiconductor Corporation Amplifier with dynamic compensation and method
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6785344B1 (en) * 2000-04-11 2004-08-31 Terawave Communications, Inc. Fast threshold determination for packet-multiplexed digital communication
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
US6518817B2 (en) * 2001-06-28 2003-02-11 Intel Corporation Voltage buffer
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003283271A (ja) 2002-01-17 2003-10-03 Semiconductor Energy Lab Co Ltd 電気回路
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
JP2004022093A (ja) 2002-06-18 2004-01-22 Toshiba Corp 半導体記憶装置
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4445780B2 (ja) 2004-03-02 2010-04-07 Ｏｋｉセミコンダクタ株式会社 電圧レギュレータ
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7714633B2 (en) 2004-04-09 2010-05-11 Semiconductor Energy Laboratory Co., Ltd Limiter and semiconductor device using the same
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7531852B2 (en) 2004-06-14 2009-05-12 Denso Corporation Electronic unit with a substrate where an electronic circuit is fabricated
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7068019B1 (en) * 2005-03-23 2006-06-27 Mediatek Inc. Switchable linear regulator
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US7432737B2 (en) 2005-12-28 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4804975B2 (ja) 2006-03-22 2011-11-02 エルピーダメモリ株式会社 基準電位発生回路及びそれを備えた半導体記憶装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI331335B (en) * 2007-03-06 2010-10-01 Nanya Technology Corp Semiconductor device and the related semiconductor memory module and signal adjustment method
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
CN101878460A (zh) 2007-11-30 2010-11-03 Nxp股份有限公司 用于提供参考电压的装置和方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009171548A (ja) 2007-12-20 2009-07-30 Nec Electronics Corp 差動増幅回路
US8138742B2 (en) 2008-02-06 2012-03-20 Mediatek Inc. Semiconductor circuits capable of mitigating unwanted effects caused by input signal variations
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010038602A1 (en) 2008-10-02 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and rfid tag using the semiconductor device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101585958B1 (ko) 2008-12-29 2016-01-18 주식회사 동부하이텍 기준전압 발생회로
JP5467845B2 (ja) 2009-09-29 2014-04-09 セイコーインスツル株式会社 ボルテージレギュレータ
KR101829309B1 (ko) 2010-01-22 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8508276B2 (en) 2010-08-25 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including latch circuit
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
JP5908263B2 (ja) 2010-12-03 2016-04-26 株式会社半導体エネルギー研究所 Ｄｃ−ｄｃコンバータ
US8400339B2 (en) * 2011-03-30 2013-03-19 Freescale Semiconductor, Inc. Correlated-level-shifting and correlated-double-sampling switched-capacitor gain stages, systems implementing the gain stages, and methods of their operation
JP2013012000A (ja) * 2011-06-29 2013-01-17 Mitsumi Electric Co Ltd レギュレータ用半導体集積回路
US8542066B2 (en) 2012-02-09 2013-09-24 Analog Devices, Inc. Apparatus and methods for reducing output noise of a signal channel
US9435841B2 (en) 2012-04-13 2016-09-06 International Business Machines Corporation Integrated circuit protection during high-current ESD testing
US9378844B2 (en) 2013-07-31 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor whose gate is electrically connected to capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005196251A (ja) 2003-12-26 2005-07-21 Ricoh Co Ltd 定電圧回路
JP2007184688A (ja) 2006-01-04 2007-07-19 Fujitsu Ltd バイアス回路
JP2013235564A (ja) 2012-04-11 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置

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