CN101755326B - 以凹陷漏极及源极区降低晶体管结电容值 - Google Patents

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Abstract

通过根据间隔件结构而凹陷漏极及源极区的一些部分，用来形成深漏极及源极区之后续注入工艺可造成向下延伸到SOI晶体管的埋入绝缘层之适度高掺杂剂浓度。此外，该间隔件结构使显著量的应变半导体合金维持其原始的厚度，因而提供了有效率的应变诱发机构。通过精密退火技术的使用而可避免不当的横向扩散，因而降低各别间隔件的横向宽度，且因而降低晶体管装置的长度。因此，可根据降低的横向尺寸而实现增强的电荷载子迁移率以及降低的结电容值。

Description

以凹陷漏极及源极区降低晶体管结电容值
技术领域
本发明的揭示大致有关集成电路的制造，且详言之，是有关具有降低结电容值的高浓度掺杂结之诸如绝缘层上覆硅(SOI)组构中之金属氧化物半导体(MOS)晶体管结构的极精密场效应晶体管的制造。
背景技术
在个别电路组件的特征尺寸(feature size)持续微缩努力的驱策下，以数种方式使集成电路的制造工艺持续有所改良。目前及在可预期的未来，由于硅衬底的容易取得，且由于过去数十年所开发出的已为大家接受的工艺技术，而使大部分的集成电路系基于且将基于硅装置。开发具有增加包装密度(packing density)及增强性能的集成电路时之关键性议题即是诸如MOS晶体管组件的晶体管组件之微缩，以便提供用于制造现代中央处理单元(CPU)及内存装置时所需之大量的晶体管组件。制造具有降低尺寸的场效应晶体管时的一重要态样是用来控制使晶体管的源极及漏极区隔离的导电沟道的形成之栅极电极的长度之缩短。晶体管组件之源极及漏极区是包含与周围的结晶主动区(诸如衬底或井区(well region))中之掺杂剂的导电性类型相反的导电性类型的掺杂剂之导电半导体区。
虽然栅极长度的缩短是得到较小且较快速的晶体管组件所必要的，然而，为了在降低栅极极长度的情况下维持适当的晶体管性能，又额外地牵涉到了多个议题。在这一方面的一项挑战性工作是至少在沟道区的邻近区域中提供浅结区(亦即，源极及漏极延伸区)，源极及漏极延伸区仍然呈现高导电系数(conductivity)，以便在将电荷载子自沟道传导到漏极及源极区的各别接触区时将电阻系数(resistivity)最小化。通常系通过执行离子注入序列，以便得到具有在横向及深度上变化的掺杂剂分布之高掺杂剂浓度，而满足对具有高导电系数的浅结之要求。然而，将高剂量的掺杂剂加入结晶衬底区时，将对晶体结构造成严重破坏，且因而通常需要一个或多个退火周期，用于活化掺杂剂，亦即，将掺杂剂置于晶位(crystal site)，并改正严重的结晶破坏。然而，在电气上有效的掺杂剂浓度受限于用来在电气上活化掺杂剂的退火周期的能力。该能力又受限于硅晶体中的掺杂剂的固态溶解度(solidsolubility)以及与工艺要求兼容的退火工艺之温度及持续时间。此外，除了掺杂剂活化及结晶破坏的改正之外，在退火期间也可能发生掺杂剂扩散，因而可能导致掺杂剂分布的“模糊(blurring)”。有限度的模糊对界定诸如延伸区与栅极电极间之重叠的关键性晶体管特性可能是有利的。在漏极及源极区的其它区域(亦即，在较深的部分)中，该扩散可能造成对应的PN结区的掺杂剂浓度降低，因而减少了这些区域邻近处的导电系数。
因此，在一方面，考虑到高度的掺杂剂活化、离子注入造成的晶格损伤之再结晶、以及延伸区的浅区域中的所需扩散时，高退火温度可能是较佳的，但是在另一方面，退火工艺的持续时间应是短的，以便限制掺杂剂在较深的漏极及源极区之扩散程度，因而可减少各别PN结上的掺杂剂梯度(gradient)，且亦因平均掺杂剂浓度的降低而降低了整体的导电系数。此外，在退火工艺期间的极高温可能对栅极绝缘层有不利的影响，因而降低了栅极绝缘层的可靠性。亦即，高退火温度可能降低栅极绝缘层的品质，且因而可能影响到栅极绝缘层的介电特性，因而可产生增加的漏电流(leakage current)、降低的崩溃电压(breakdown voltage)等的效应。因此，对于极先进的晶体管而言，所需掺杂剂分布的定位、形状、及维持对界定装置的最终性能是重要的特性，这是因为漏极与源极区间之导电路径之整体串联电阻值可代表用来决定晶体管性能的主要部分。
最近，已开发出可在衬底的表面部分上达到极高温度的先进退火技术，因而将足够的能量转移到用来活化掺杂剂并将晶格损伤再结晶的原子，然而，其中处理的持续时间短到足以实质上防止掺杂剂物质及载体材料中所含的其它杂质之显著扩散。通常系根据被组构成具有适当的波长之光的辐射源而执行各别之先进退火技术，其中该波长可被衬底及在该衬底上形成的任何组成部分的上方部分有效率地吸收，且其中可将该辐射的有效持续时间控制在诸如几毫秒或更短的持续时间的所需之短时间间隔。例如，可使用可提供将造成材料的近表面加热的具有界定波长范围的光之各别的闪光灯曝光源，因而提供了使在载体材料的近表面处所提供的材料中之各别原子进行短范围移动之条件。在其它的情形中，可使用诸如形式为雷射短脉波或雷射持续光束的雷射辐射，其中可根据适当之扫描机制而将该雷射辐射扫描在衬底表面上，以便在该衬底上的每一点得到所需的短时间加热。因此，相较于经常可将整个载体材料加热到所需温度之传统的快速热退火(rapid thermal anneal；简称RTA)工艺，所述基于辐射的先进退火技术造成在极短的时间间隔内供应高能量之不平衡状况，因而在极薄的表面层上提供了所需之极高温，且同时该衬底的其余材料可实质上保持不受退火工艺期间的能量沉积之影响。因此，在先进的制造体系中，传统的RTA工艺经常可能被先进的基于辐射的退火工艺取代，以便在漏极及源极区中得到高度的掺杂剂活化及再结晶，同时不会不当地影响到掺杂剂扩散，因而对各别PN结上的陡峭之掺杂剂梯度可能是有利的。然而，除非投入相当多的努力，否则将根据控制良好的掺杂剂扩散的有效沟道长度之调整步骤整合到传统的流程中可能是困难的，因而造成额外的工艺复杂性。另一方面，当要维持有效率的工艺流时，根据已为大家接受的传统退火技术的有效沟道长度之界定可能需要增加的间隔件宽度，且因而造成了晶体管的增加之横向尺寸。
与漏极及源极区以及PN结的横向及垂直掺杂剂分布有关之另外的问题可以PN结的整体电容值之方式呈现，该问题系大体上与半导体装置的其余主动区的PN结所形成之有效界面有关。为了进一步增强SOI晶体管之性能，可以可得到向下延伸到埋入绝缘层的高掺杂剂浓度之方式设计垂直掺杂剂分布，而显著地减少PN结的寄生电容(parasitic capacitance)。在此种方式下，只有横向的界面(亦即，漏极及源极区的PN结)会影响到整体结电容值，此外，向下延伸到埋入绝缘层之高掺杂剂浓度提供了所需之PN结特性，且亦降低了漏极及源极区中之整体串联电阻值。然而，以向下延伸到埋入绝缘层的高掺杂剂浓度提供深漏极及源极区时，可能需要精密的离子注入技术，因而造成整体工艺的复杂性。在其它的情况中，可调整各别退火工艺的工艺参数，使退火工艺期间的掺杂剂扩散可产生所需的垂直掺杂剂分布，而实现埋入绝缘层上的适度高之掺杂剂浓度。然而，所述各别的退火参数可能与对降低晶体管长度的要求不兼容，这是因为也可能发生诸如延伸区中的横向扩散，且造成被修改的沟道长度，因而可能需要增加的间隔件宽度，以便适应各别退火工艺期间的增加的扩散活动。因此，在增加精密半导体装置的包装密度时，具有诱发高扩散活动且因而产生高热预算(thermal budget)的延长工艺时间的高温退火工艺可能是较不受欢迎的方法。
此外，最近已开发出可显著地增强诸如P沟道晶体管性能的晶体管性能之技术，此种技术提供了可在基于硅的主动晶体管区的漏极及极区中形成之诸如硅/锗化合物的应变半导体材料。可提供处于应变状态的亦可被称为硅/锗合金之应变硅/锗化合物，其中系因天然硅及天然硅/锗合金的晶格间隔失配(mismatch of lattice spacing)而造成该应变状态。亦即，可根据硅晶格间隔而形成硅/锗材料，因而产生应变硅/锗晶格，然后该应变硅/锗晶格可与邻近的半导体材料相互作用，而施加应力，且因而造成某些应变。在漏极及源极区中提供应变硅/锗合金时，通过该应变材料所产生的各别应力可对晶体管的沟道区起作用，因而在该沟道区中产生各别的压缩应变(compressivestrain)，而该压缩应变可增强该沟道区中之电荷载子的迁移率(mobility)。在基于SOI架构的高微缩晶体管装置中，可在沟道区的邻近处提供沿着半导体层的深度方向的大部分而延伸的高应变半导体合金，而得到与性能有关的显著效益。因此，SOI装置中之有效率的应变诱发机构结合降低的寄生结电容值可造成整体性能增益，此外，如前文所述，为了提供晶体管装置的横向尺寸降低之可能性，各别退火工艺的额外大幅降低之热预算是较佳的。因此，考虑到前文所述之状况，最好是有可用于提高晶体管特性同时不会不当地影响到工艺复杂性及(或)对各别工艺技术的微缩能力有所妥协之先进技术。
本发明的揭示是有关可避免或至少降低前文所述的一个或多个问题的影响的各种方法及装置。
发明内容
下文中呈现了本发明的简化概要，以提供对本发明的某些态样的基本了解。此概要并不是本发明的彻底的概述。其目的并不是识别本发明的关键性或紧要的组件，也不是描述本发明的范围。其唯一目的只是以简化的形式呈现某些概念，作为将于后文中讨论的更详细的描述的前言。
一般而言，本发明揭示的主题是有关目标为通过在形成各别的深漏极及源极区之前先降低SOI装置的各别主动半导体层的厚度而增强SOI装置中的晶体管性能并降低整体晶体管尺寸的方法及半导体装置。可在适当的制造阶段执行材料去除的各别工艺，以便提供在先前的制造阶段中设置应变半导体合金的可能性，其中于自漏极及源极区中去除材料时，可在沟道区的邻近处沿着深度方向保持该应变半导体合金的起始厚度。因此，由于在注入深漏极及源极区之前先降低了漏极及源极区的厚度，因而能够加入高浓度的掺杂剂物质，以便根据有效率的注入参数而向下延伸到埋入绝缘层，因而在考虑到所需的横向掺杂剂分布的情形下，提供了设计用来活化掺杂剂并将漏极及源极区再结晶的各别退火工艺的可能性，而无须为了得到降低的结电容值而将掺杂剂向下扩散到该埋入绝缘层。因此，整体横向晶体管尺寸可比使用用于诱发高扩散活动的退火参数的策略时降低，同时仍然可以应变半导体合金的形式将有效率的应变诱发机构加入漏极及源极区中。
本发明揭示的例示方法包括下列步骤：通过将晶体管的栅极电极结构用来作为注入掩模，以执行第一离子注入工艺，而在该晶体管的半导体区中形成漏极及源极延伸区。该方法还包括下列步骤：在该栅极电极结构的侧壁形成间隔件结构，并通过执行蚀刻工艺，而凹陷该半导体区。此外，该方法包括下列步骤：将该间隔件结构用来作为注入掩模，而执行第二离子注入工艺，用以形成漏极及源极区，其中该漏极及源极区延伸到位于该半导体区之下的埋入绝缘层。此外，该方法包括下列步骤：执行退火工艺，用以活化该漏极及源极区的掺杂剂。
本发明揭示的另一例示方法包括下列步骤：在第一晶体管的第一半导体区中形成第一应变半导体合金，其中该第一应变半导体合金至少部分地位于漏极及源极区中，且在该第一晶体管的沟道区中诱发了第一类型的应变。该例示方法还包括下列步骤：在该第一晶体管的每一漏极及源极区的一部分中形成凹处。此外，该方法包括下列步骤：将掺杂剂物质注入至所述漏极及源极区中，以便形成深漏极及源极区，所述深漏极及源极区延伸到在其上形成该第一半导体区的埋入绝缘层。
本发明揭示的例示半导体装置包括第一晶体管，该第一晶体管设有延伸到埋入绝缘层之凹陷漏极及源极区。该半导体装置还包括在所述漏极及源极区中部分地设置的应变半导体合金，其中该应变半导体合金在该第一晶体管的沟道区中诱发应变。
附图说明
通过参照前文中之描述并结合各附图，将可了解本发明之揭示，在所述附图中，相同的组件符号将识别类似的组件，其中：
图1a至1f是在形成向下延伸到SOI组构的埋入绝缘层的深漏极及源极区的各制造阶段中之晶体管装置之横断面图，其中系根据实施例而在执行用来界定该深漏极及源极区之离子注入之前先凹陷各别的部分；
图1g以示意图标出图1a-1f所显示之晶体管的变化，其中可根据另外的实施例而使用诱发降低许多的扩散活动之退火工艺；
图1h以示意图标出在早期制造阶段之晶体管装置，其中可根据另外的实施例而在形成该凹陷深漏极及源极区之前，先执行额外的退火工艺，以便界定横向掺杂剂分布及延伸区之有效沟道长度；
图1i是根据另外的实施例而在用来加入另外的物质以便增强晶体管的进一步工艺及(或)性能的制造阶段之该晶体管之横断面示意图，其中该晶体管具有延伸到该埋入绝缘层之凹陷深漏极及源极区；以及
图2是包括两个不同类型的晶体管的半导体装置之横断面示意图，其中所述两个不同类型的晶体管可在应变半导体合金(如图所显示)的类型有所不同，或可在凹陷漏极及源极组构上有所不同。
虽然易于对本发明揭示的主题作出各种修改及替代形式，但是所述图式中系以举例方式示出本发明的一些特定实施例，且已在本说明书中详细描述了这些特定实施例。然而，我们应当了解：本说明书对这些特定实施例的描述之用意并非将本发明限制在所揭示的所述特定形式，相反地，本发明将涵盖通过最后的权利要求书所界定的本发明的精神及范围内之所有修改、等效物、及替代。
具体实施方式
下文中将描述本发明的各实施例。为了顾及描述的清晰，在本说明书中将不描述实际实施例的所有特征。当然，我们应当了解，在任何此种实际实施例的开发过程中，必须作出许多与实施例相关的决定，以便达到开发者的特定目标，这些特定的目标包括诸如符合与系统相关的及与商业相关的限制条件，而所述限制将随着各实施例而有所不同。此外，我们应当了解，虽然此种开发的工作可能是复杂且耗时的，但是此种开发工作仍然是对此项技术具有一般知识者在受益于本发明的揭示后所从事的日常工作。
现在将参照附图而描述本发明。只为了解说之用，而在所述图式中以示意图之方式示出各种结构、系统、及装置，以便不会以熟习此项技术者习知的细节模糊了本发明之揭示。然而，包含所述附图，以便描述并解说本发明揭示之范例。应将在本说明书所用的字及词汇了解及诠释为具有与熟习相关技术者对这些字及词汇所了解的一致之意义。不会因持续地在本说明书中使用一术语或词汇，即意味着该术语或词汇有特殊的定义(亦即与熟习此项技术者所了解的一般及惯常的意义不同之定义)。如果想要使一术语或词汇有特殊的意义(亦即与熟习此项技术者所了解的意义不同之意义)，则会将在本说明书中以一种直接且毫不含糊地提供该术语或词汇的特殊定义之下定义之方式明确地述及该特殊的定义。
本发明所揭示的主题系大致有关制造技术以及其中包含基于绝缘层上覆硅(silicon-on-insulator；简称SOI)组构且具有诸如100奈米或小许多的关键尺寸(critical dimension)的先进晶体管组件之各别半导体装置，其中实质上可由漏极与源极接点之间建构的导电路径之整体电阻值以及各别本体区的电容值决定晶体管性能。为了增强整体晶体管性能，本发明所揭示的各态样提供了下列的可能性：在晶体管的漏极及源极区中有效率地加入应变半导体材料，以便增强沟道区中的电荷载子迁移率，同时仍然能够以延伸到埋入绝缘层的高掺杂剂浓度形成深漏极及源极区，以便降低结电容值，且仍然实质上维持应变半导体合金的应变诱发机构。此外，如前文所述，可使用提供了降低的热预算之适当的退火技术，因而能够缩短晶体管长度。
可根据额外的蚀刻工艺而得到该深漏极及源极区中之所需的高掺杂剂浓度，其中可根据适当之间隔件结构，而在各别之离子注入工艺之前先执行该额外的蚀刻工艺，以便提供与应变半导体合金间之所需的横向偏移，因而保持了该半导体合金沿着其在深度方向的整个延伸之大部分，以便不会不当地影响该半导体合金之应变诱发机构。因此，根据本发明揭示的原理，可在向下延伸到该埋入绝缘层的该深漏极及源极区中提供高掺杂剂浓度，且不论该深漏极及源极区中之垂直掺杂剂分布状况为何，都可参照增强的晶体管性能而设计有效沟道长度，亦即，设计栅极电极与漏极及(或)源极延伸区间之重叠程度。此外，可根据凹陷半导体材料执行用来界定该深漏极及源极区之离子注入工艺，以便根据该离子注入工艺而调整这些区之垂直延伸，其中可参照无须显著垂直扩散的整体横向掺杂剂分布而执行后续的掺杂剂活化，因而可将实质上没有扩散或没有降低程度的扩散之精密退火技术用来有效率地用来得到所需的高掺杂剂活化程度。
在某些实施例中，该退火工艺可包含数个步骤，且可在其中包含特别设计的工艺参数之不同的制造阶段执行所述步骤，以便视需要而调整所述延伸区中之所需横向扩散，且后续的短期退火工艺可在实质上不显著影响到所述特别设计的退火步骤所得到的横向掺杂剂分布之情形下，提供所需的掺杂剂活化程度。例如，在注入了用来形成该漏极及源极延伸区的各别掺杂剂物质之后，可执行适当之退火工艺，以便视需要而精细地调整该横向掺杂剂分布，然后可根据适当设计之间隔件结构而完成将其余的漏极及源极区凹陷，且将掺杂剂物质注入该深漏极及源极区，因而提供了用来维持若有需要而提供的足够之应变半导体合金所需横向偏移。然后，可在实质上不改变先前建立的横向掺杂剂分布之情形下，根据基于辐射的先进退火工艺而完成有效率的掺杂剂活化。
因此，可显著地降低可被用来形成SOI晶体管中之PN结的有效表面积，这是因为该埋入绝缘层可沿着深度方向围住该漏极及源极区，因而造成SOI晶体管本体的整体电容值之降低。与有效率的应变半导体合金结合时，该降低之寄生电容值因而可提供增加之晶体管性能，其中又可因为能够选择用来界定该横向掺杂剂分布的降低之间隔件宽度而降低了沿着晶体管长度方向之整体横向尺寸。
我们应当了解：本发明揭示的原理在其中包含具有大约50奈米或更小的栅极长度的晶体管组件的半导体装置之环境下是相当有利的，这是因为在PN结需要有明显的掺杂剂分布，且在考虑到晶体管的整体串联电阻值的降低之情形下，掺杂剂活化的程度以及沟道区中之电荷载子迁移率也是重要的态样。仍然可将本发明揭示的技术有效率地应用于较不具关键性之半导体装置，因而可因降低的热预算(降低的热预算将导致垂直及横向尺寸的较少扩散，因而转化为降低的参数变动)而提供降低的良率损失及增强的装置一致性。因此，除非在本说明或最后的权利要求书中明确地述及了特定装置尺寸的限制，否则不应将本发明之揭示视为受限于特定的装置尺寸。
图1a是在一实施例中代表场效应晶体管的半导体装置100之横断面图。半导体装置100可包括衬底101，衬底101之上形成了诸如基于硅的半导体层的半导体层102，该基于硅的半导体层被理解为一种包括硅且可能加上诸如锗及碳等的其它物质之半导体材料。在所显示之该制造阶段中，半导体层102可包含在主动半导体区111(亦即，半导体层102的一部分)中形成之凹处(recess)112A，而在该主动半导体区111中，将根据掺杂剂分布而建立界定的导电系数。可以隔离结构108界定主动半导体区111，其中可由诸如二氧化硅、氮化硅等的适当之介电材料构成隔离结构108，且可以诸如沟槽隔离之形式提供隔离结构108，因而界定了将要在其中形成沟道区109及各别漏极及源极区(图中未显示)之主动半导体区111。半导体装置100可还包括在衬底101与半导体层102之间所设之埋入绝缘层103，因而界定了SOI组构，其中可由诸如二氧化硅、氮化硅等的适当之介电材料构成埋入绝缘层103。在其它的情形中，半导体装置100可代表“基体(bulk)”组构，在该基体组构中，半导体层102可具有显著大于在其中形成的任何电路组件的垂直深度之厚度，因而可为大量的电路组件提供共同的半导体本体。在其它的情形中，当需要高性能的晶体管组件以及具有基体组构的效益之晶体管时，半导体装置100可包含与基体结构(图中未显示)结合的图1a所显示之SOI组构。
在这一方面上，我们应当了解：与半导体装置100或本发明中描述的任何其它半导体装置的特征位置有关之任何陈述将被视为相对位置信息，其中衬底101、或埋入绝缘层103、或这些组成部分形成的界限清楚之各别表面或界面可代表基准(reference)。亦即，诸如“在...上面(above)”、“在...之(over)”、及“在...上(on)”等的术语可表示与诸如埋入绝缘层103及(或)衬底101的表面或层有关之位置，用以指示所考虑的特征具有比位于在所考虑的该特征之下的特征离开该衬底或埋入绝缘层103较大之距离。在此种方式下，系在埋入绝缘层103之上形成诸如半导体层102。同样地，横向方向可代表实质上平行于埋入绝缘层103或与衬底101之间形成的任何界面而延伸之方向。因此，可将横向方向理解为代表晶体管长度方向的图1a所示之水平方向、以及代表晶体管宽度方向的与图1a的绘图平面实质上垂直之方向。
半导体装置100可还包括在半导体层102之上形成且被栅极绝缘层104隔离之栅极电极结构105。栅极电极结构105可包括电极部分105A，该电极部分105A可代表栅极电极结构105之导电部分，且可具有大约50奈米或更小之长度。可在电极部分105A之侧壁上设有可由诸如二氧化硅、氮化硅等任何适当之材料构成的偏移间隔件107。我们应当了解：可以诸如多晶硅等的任何适当的材料之形式提供栅极电极结构105之电极部分105A，而在其它实施例中，术语“栅极电极结构”亦可代表在稍后的制造阶段中可被任何适当的材料取代之功能区块占位结构(placeholder)或牺牲结构(sacrificial structure)。此外，在所显示之实施例中，栅极电极结构105可包括由诸如氮化硅、二氧化硅等任何适当之材料构成的覆盖层106。
可根据下文所述之工艺而形成图1a所显示之半导体装置100。在提供了衬底101以及其上形成的埋入绝缘层103及半导体层102之后，可根据其中包含诸如微影、蚀刻技术、沉积及平坦化工艺的已为大家接受之技术而形成隔离结构108。然后，可根据已为大家接受之注入技术在被隔离结构108所界定的半导体区111中产生适当之掺杂剂浓度。然后，可以已为大家接受之技术形成栅极电极结构105及栅极绝缘层104，其中诸如可包含表面处理等的精密的氧化及(或)沉积技术提供栅极绝缘层104之材料，然后沉积电极部分105A的适当之材料。然后，可执行精密的微影及蚀刻工艺，以便得到电极部分105A及栅极绝缘层104。例如，在产生电极部分105A的图案期间，亦可提供可代表先前被沉积的材料层的一部分之覆盖层106。然后，可根据已为大家接受之沉积及非等向性蚀刻(anisotropic etch)技术形成偏移间隔件107，而“包封(encapsulate)”可能其中包含覆盖层106之电极部分105A。覆盖层106及偏移间隔件107在被设计成自半导体层102去除材料的后续蚀刻工艺112期间可提供足够的蚀刻抗性，因而形成了各别之凹处112A，且可以适当之半导体合金重新填满所述凹处112A，将于后文中说明其中情形。可由偏移间隔件107之宽度及(或)蚀刻工艺112之工艺参数界定凹处112A之尺寸及形状，且该蚀刻工艺112可被设计成实质上非等向性的蚀刻工艺、等向性蚀刻(isotropic etching)工艺、或上述工艺之任何组合。可将凹处112A的深度选择成：使埋入绝缘层103之上可维持某些数量的半导体层102材料，且仍然可以应变半导体合金重新填满沿着半导体层102的深度方向之大部分，以便沿着半导体层102的大部分深度而在沟道区109上施加特定的应力。
我们应当了解：在其它装置区域中，当考虑到对各别之晶体管不适合时，可不形成各别之凹处112A。在此种情形中，可在产生偏移间隔件107之图案时，提供各别之蚀刻掩模(mask)，以便维持这些装置区域中之各别的间隔件材料。
图1b以示意图标出在进一步的先进制造阶段中之半导体装置100。如图所显示，已以诸如硅/锗、硅/碳、及硅/锗/锡等的应变半导体材料113重新填满凹处112A。可根据诸如选择性磊晶生长技术而形成应变半导体合金113，在该选择性磊晶生长技术中，可使大部分的材料沉积实质上受限于半导体层102的露出区域，因而可避免将材料显著地沉积在栅极电极结构105及隔离结构108上。在各别之磊晶生长期间，当合金113的天然晶体结构与半导体层102的样板材料(template material)之晶体结构类似时，应变半导体材料113可实质上呈现在晶体结构上。因此，合金113亦可实质上采用各别之晶格间隔，且因而可在应变状态下生长，其中实质上系由合金113的各组成元素之成分及浓度决定应变之类型及大小。例如，在实质上基于硅的无应变材料上生长的硅/锗合金可产生显著的压缩应变，因而如前文所述，也在沟道区109中诱发了各别之压缩应变。例如，当装置100代表P沟道晶体管时，20-30原子百分率(atomic percent)或更高之锗浓度可显著地增强沟道区109内之电洞迁移率。
在其它实施例中，半导体合金113可代表诸如硅/碳的任何其它适当之材料，该材料具有比硅之天然晶格常数(lattice constant)小的天然晶格常数，因而导致拉伸应变合金(tensile-strained alloy)的生长。如前文所述，可根据已为大家接受之沉积技术使用凹处112A而形成具有压缩应变或拉伸应变之半导体合金113，而在其它实施例中，可根据诸如注入等的其它工艺技术形成半导体合金113。例如，可省略蚀刻工艺112，或可在装置100的被选择之区域及不包含凹处112A之那些区域中执行蚀刻工艺112，且可根据用来加入诸如锗、锡、及碳等的材料之适当设计的离子注入序列而形成应变半导体合金113。例如，可使用前非晶化注入(preceding amorphization implantation)以注入锗及(或)锡，并将层102中之材料再结晶，因而产生应变半导体材料113，而形成压缩应变半导体合金。在其它的情形中，可诸如先执行非晶化注入，而将碳注入半导体层102，且在使损伤区域再结晶之后，可形成具有拉伸应变之半导体合金113。在其它实施例中，可将根据凹处112A而以适当的沉积技术形成应变半导体合金113之步骤结合在其它装置区域中执行的注入工艺，此种方式在生产条件下无法有效率地使用适当之选择性沉积技术时可能是有利的。例如，可根据选择性磊晶生长技术在凹处112A中形成压缩应变半导体合金，且根据基于碳的注入技术而在其它的装置区域中形成拉伸应变半导体合金。
然后，可以任何适当的蚀刻工艺去除可能与覆盖层106的一部分结合之偏移间隔件107，或在其它的情形中，当间隔件107的宽度对后续之离子注入工艺114被视为是适当的宽度时，可将间隔件107用来作为一注入掩模，用以界定漏极及源极延伸区115E之特定偏移。在注入工艺114之前或之后，可执行其它的注入工艺，用以形成诸如所谓的环型区(halo region)(未图标)，以便得到在由漏极及源极延伸区115E及沟道区109界定的PN结上之所需的陡峭掺杂剂梯度。例如，各别之环型注入可包含倾斜注入工艺(tilted implantation process)，用以将具有与延伸区115E的掺杂剂的导电性类型相反之导电性类型之掺杂剂加入电极部分105A的边缘之下。
图1c以示意图标出在进一步的先进制造阶段中之半导体装置100。如图所显示，可在栅极电极结构105的侧壁上形成间隔件结构116，该间隔件结构116可仍然包含诸如间隔件107的各别偏移间隔件，而在其它的情形中，各别之偏移间隔件可已被去除。此外，覆盖层106或其一部分仍然可覆盖电极部分105A之上表面。间隔件结构116可具有宽度116W，可选择该宽度116W，以便实质上界定将要被形成的深漏极及源极区之横向掺杂剂分布。因为无须为了可使该深漏极及源极区向下延伸到埋入绝缘层103而进行沿着垂直方向的显著扩散，所以间隔件宽度116W因而可无须配合各别之横向扩散，因而能够降低装置100之横向尺寸。可根据已为大家接受之技术而形成间隔件结构116，所述技术可包括诸如氮化硅、二氧化硅等的任何适当材料之沉积、以及接续的适当之蚀刻技术。
图1d以示意图标出在用来自应变半导体合金113去除半导体层102材料且因而形成凹处117A的蚀刻工艺117期间之半导体装置100。可根据已为大家接受之蚀刻配方(etch recipe)而执行蚀刻工艺117，其中可根据装置要求而选择等向性程度。亦即，可选择诸如蚀刻化学剂以及在使用干式蚀刻工艺的情形下之电浆参数等的各别工艺参数，以便在工艺117期间得到各别之方向性。例如，可将极度非等向性蚀刻技术用来选择性地去除层102之材料，因而使所形成的凹处117A与沟道区109间之偏移实质上被间隔件宽度116W决定。在其它的情形中，可选择工艺117的实质上等向性之特性，因而得到虚线117B所示之某些程度之底蚀(under-etching)。例如，使用非等向性蚀刻配方时，可提供与诸如隔离结构108及间隔件结构116的其它材料有关之高选择性。可根据蚀刻时间而控制蚀刻工艺117，其中可根据估计或测量的蚀刻速率而调整凹处117A之所需深度。
在其它实施例中，可诸如在形成延伸区115E之前或之后执行各别之注入工艺，以便在所需之深度上加入适当之指针(indicator)物质，然后可在蚀刻工艺117期间释出所述指针物质，因而提供了用来控制蚀刻工艺117的有效率之信号。例如，可注入用来提供光学终点侦测系统中之容易被侦测到的终点侦测信号之任何适当的物质(诸如通常被用于基于电浆的蚀刻工艺之蚀刻终点侦测物质)，其中当可选择各别之“奇特(exotic)”候选物质时，适度低的浓度即已足够。因此，可充分地抑制可能造成凹处117A的深度随着不同的衬底而有所变化的蚀刻速率之变化。在其它实施例中，可在形成应变半导体合金113之工艺期间加入各别之蚀刻指针物质。例如，在该选择性磊晶生长工艺期间，可将各别之指针物质加入沉积环境中，因而界定了在具有指针材料的位置与没有指针材料的位置之间的适度陡峭之边界。因为通常可在增加的准确性下控制沉积工艺，且沉积工艺可能比各别之蚀刻工艺有小幅度的工艺变动，所以在此种情形中，可实现凹处117A的大致降低的因不同的衬底而造成之变化。
图1e以示意图标出在进一步的先进制造阶段中之半导体装置100，其中执行另外的注入工艺118，以便界定至少向下延伸到埋入绝缘层103且具有适当高的掺杂剂浓度之深漏极及源极区115D，其中可由于去除了合金113的半导体材料之大部分而完成上述步骤。因此，注入工艺118可在深漏极及源极区115D的整个深度中造成适度高的掺杂剂浓度，而提供了避免具有不同的注入能量的复杂注入序列(这些不同的注入能量对于在对应的半导体材料之不同深度上提供各种浓度最大值可能是必要的)之可能性。在某些实施例中，注入工艺118可包括倾斜注入118A，以便增加漏极及源极延伸区115E之掺杂剂浓度，也亦在间隔件结构116之下提供较高的浓度，因而降低各别之串联电阻值。在某些实施例中，如图所显示，当在电极部分105A中需要各别之掺杂剂浓度时，可在注入工艺118之前先去除覆盖层106。为达到此一目的，可将覆盖层106之厚度降低到在蚀刻工艺117期间被用来作为有效率的蚀刻掩模所需的适当之值，且然后可以间隔件结构116不会受到显著影响的任何适当之高选择性蚀刻工艺去除具有降低厚度之覆盖层106。在其它的情形中，如前文中参照图1d所述的，对应程度之底蚀可适应在用来去除覆盖层106的对应工艺期间的间隔件宽度116W之降低。
因此，在可能包括倾斜注入序列118A的注入工艺118之后，形成了由延伸区115E以及具有向下延伸到埋入绝缘层103的高掺杂剂浓度的深漏极及源极区115D构成之漏极及源极区115，同时在间隔件结构116之下的漏极及源极区115内，维持了具有原始厚度之应变半导体合金113，因而在沟道区109中提供了有效率之应变诱发机构。
图1f以示意图标出在被设计成活化漏极及源极区115的掺杂剂并使这些区域中因注入造成的损伤再结晶的退火工艺119期间之半导体装置100。在一实施例中，退火工艺119可包括被设计成产生如箭头119A所示的指定横向扩散以便调整沟道区109中之所需有效沟道长度之退火步骤。例如，退火工艺119可包括使用温度范围大约为摄氏600-1000度且结合造成所需热预算的经适当选择的工艺时间之根据已为大家接受之退火技术而执行的退火步骤，因而形成所需之横向掺杂剂分布。由于通过提供凹处117A而得到的深漏极及源极区115D中之高掺杂剂浓度(图1e)，可以不需要垂直扩散，因而可考虑到该横向掺杂剂分布的适当调整而专门选择各别的工艺参数。在用来界定该有效沟道长度的该各别退火步骤之前或之后，可根据短暴露时间(例如，如前文所述，一秒或诸如数毫秒或更短的短许多之暴露时间)而执行精密的基于辐射之退火工艺。因此，在此种情形中，可实质上抑制显著的扩散，因而维持了先前已经建立的掺杂剂分布、或将要在用来调整有效沟道长度之后续的“低温”退火工艺中建立的掺杂剂分布，其中大约摄氏1100-1300度或更高温的短时间退火工艺之适度的高温提供了有效率的掺杂剂活化。因此，可提供具有高掺杂剂浓度、低电容值、及所需横向掺杂剂分布之漏极及源极区115。
图1g以示意图标出在被设计为短时间的基于辐射的退火工艺(因而实质上维持了被注入的掺杂剂分布)的退火工艺119期间之装置100。因此，在此种情形中，可根据该注入工艺并结合涉及漏极及源极区115的掺杂剂分布的诸如偏移间隔件107(图1b)及间隔件结构116的所述间隔件之各别间隔件宽度，而调整被延伸区115E及深漏极及源极区115D界定的PN结之各别位置及特性。因此，可形成具有显著降低的横向尺寸之装置100，这是因为可因该短时间先进式基于雷射或闪光灯的退火工艺119之特性而避免显著的横向扩散，因而可提供具有“最小”宽度的偏移间隔件107及间隔件结构116。
图1h以示意图标出根据可在形成延伸区115E之后且在形成深漏极及源极区115D之前执行的退火步骤119B之另外的实施例之半导体装置100。例如，如图1h所显示，当使用基于雷射或闪光灯之退火工艺时，可在形成间隔件结构116之前先执行退火工艺119B，以便提供高工艺一致性，这是因为可避免间隔件结构116与对应的辐射间之相互作用。在其它的情形中，可使用传统的快速热退火(RTA)体系，然而，其中各别的工艺参数被特别设计，以便调整扩散行为，以便适当地界定有效沟道长度。在此种情形下，诸如掺杂剂活化程度等的其它准则可能与适当工艺参数之选择无关，这是因为可在退火工艺119(图1g)期间完成掺杂剂活化，其中亦可实质上维持延伸区115E的预先建立之形状。
图1i以示意图标出根据另外的实施例之半导体装置100。如图所显示，可使半导体装置100接受用来将另外的物质加入半导体层102的材料之处理120，其中可将该另外的物质定位在较远处，使该物质不会延伸到埋入绝缘层103。在一实施例中，处理120可包括离子注入工艺，用以增加半导体合金113中之非硅成分之浓度，且(或)增加半导体合金113朝向埋入绝缘层103之延伸。由于剩余的深漏极及源极区115D之降低厚度，所以可在高准确度下执行处理120之后的该对应之注入工艺，以便将各别的合金成分定位在接近埋入绝缘层103之处，同时仍然维持黏着到埋入绝缘层103的充分之样板材料，以便在用来使漏极及源极区115的损伤部分再结晶的后续退火工艺119之后得到应变半导体合金。例如，如果半导体合金113包括通常可具有大约1-5原子百分率的碳浓度之硅/碳，则亦可根据注入工艺而得到类似之浓度。同样地，在硅/锗合金中，可在增加之准确度下以离子注入工艺有效率地加入锡，因而将显著地影响到整体应变，这是因锡原子具有比锗高许多的共价半径(covalent radius)。
在其它实施例中，在增添到或取代先前描述的注入工艺之方式下，处理120可包括：在接近漏极及源极区115的露出表面之处，加入适当之物质120A，以便增强对装置100之进一步的处理。例如，如果需要进一步降低基于金属硅化物的漏极及源极区115之串联电阻值，则可在接近表面处产生较高的掺杂剂浓度或较高的锗浓度，以便影响后续之金属硅化工艺。在此种情形中，额外增加的浓度之该各别物质可被用来作为硅化物阻挡材料，因而可显著地减缓形成金属硅化物时的反应速度，此种方式对避免朝向PN结的金属硅化物生长是有利的，因而可缩短区域115N上的PN结，其中该PN结与金属硅化物间之距离可以是最小的。此外，可得到电极部分105A中之硅化物形成与漏极及源极区115间之显著的去耦合(decouple)，这是因为覆盖层106可有效率地阻挡各别的物质120A，因而导致电极部分105A中之无阻碍的金属硅化物产生。在其它实施例中，处理120可包括加入用来增强或稳定各别的金属硅化工艺之适当的物质，这是因为某些金属硅化体系可能遭遇与诸如其中包含高浓度的锗的硅/锗的基于硅的半导体合金有关之降低效率或稳定性。在此种情形中，可诸如注入高剂量的硅，以便显著地降低其它合金成分之浓度。
在形成了漏极及源极区115之后，可根据已为大家接受之技术而继续进一步的工艺，其中在某些例子中，可诸如前文中参照图1i所述之方式形成金属硅化物，然后沉积层间介电材料，其中在一些实施例中，可将高内应力(intrinsic stress)提供给该各别材料之至少一部分，以便进一步增加沟道区109中之各别应变。由于凹陷的组构，甚至可比传统的实质上平面之漏极及源极组构更为增强自上方介电材料进入沟道区109之各别应力转移机构。
图2以示意图标出包括第一晶体管200A及第二晶体管200B之半导体装置200，其中晶体管200A、200B中之至少一晶体管可具有前文中参照装置100所述之组构。亦即，装置200可包括衬底201，衬底201包含埋入绝缘层203，可在埋入绝缘层203之上形成半导体层202，其中这些组成部分可具有与前文中参照装置100所述的各别组成部分相同之特性。此外，晶体管200A、200B可在诸如导电性类型、漏极及源极区之组构(亦即，凹陷的或非凹陷的)、以及各别沟道区中诱发的应变之类型等的至少一特性上有所不同。在所显示之实施例中，晶体管200A、200B可分别代表P沟道晶体管及N沟道晶体管，其中在该情形中，晶体管200A、200B可分别具有被加入其中之应变半导体合金213A、213B，用以诱发各别的应变。此外，晶体管200A、200B均可具有前文中参照装置100所述的凹陷漏极及源极组构，其中我们应当了解：在其它的情形中，可将实质上平面的组构提供给晶体管200A、200B中之一晶体管。
因此，如图所显示，晶体管200A、200B可包括在栅极绝缘层204上形成之电极部分205A，该栅极绝缘层204将电极部分205A与沟道区209隔离。此外，可提供间隔件结构216，该间隔件结构216可实质上决定漏极及源极区215的各别凹处之宽度，而漏极及源极区215可包括延伸区215E及深漏极及源极区215D。在所显示之范例中，第一晶体管200A之漏极及源极区215可包括高浓度的P型掺杂剂材料，而晶体管200B之漏极及源极区215可包括高浓度的N型掺杂剂材料。此外，应变半导体合金213A可提供第一晶体管200A的沟道区209中之各别压缩应变221A，而应变半导体合金213B可提供第二晶体管200B中之拉伸应变221B。
可根据前文中参照装置100所述的工艺技术而形成半导体装置200。例如，如前文所述，可根据诸如其中包含各别的磊晶生长技术、及注入技术等的技术、以及所述技术的可能组合的适当之工艺序列而产生各别的应变半导体合金213A、213B。然后，可以前文所述之方式继续进一步的工艺，亦即，可根据已为大家接受之掩模体系而形成各别的延伸区215E，然后可以诸如工艺117等的一共同的蚀刻工艺形成所述凹处，以便得到如图所示之凹陷漏极及源极结构。然后，可根据前文所述的工艺技术而形成深漏极及源极区215D。因此，可针对不同类型的晶体管而有效率地提供基于漏极及源极区中之应变半导体合金的凹陷漏极及源极组构，其中可维持与现有工艺技术间之高度兼容性。
因此，本发明揭示的主题提供了特征为凹陷漏极及源极组构之方法及半导体装置，可通过该组构而在可向下延伸到埋入绝缘层之深漏极及源极区中得到高掺杂剂浓度，用于降低SOI晶体管中之有效结电容值。因为可在根据用来将偏移提供给应变半导体合金的间隔件结构而加入该应变半导体合金之后完成该凹陷处理，所以可沿着原始提供的应变半导体合金的厚度而维持该应变半导体合金之应变诱发效应。此外，本发明揭示的技术提供了在没有不当的扩散之情形下各别地调整有效沟道长度之可能性，或者可实质上维持根据先进式基于辐射的退火技术而注入之各别注入分布，因而能够进一步降低横向晶体管尺寸。
前文所揭示的特定实施例只是供举例之用，这是因为熟悉此项技艺者在参阅本发明的揭示之后，将可易于以不同但等效之方式修改及实施本发明。例如，可按照不同的顺序执行前文所述之工艺步骤。此外，除了在最后的权利要求书中所述者之外，本发明将不受本说明书中显示出的结构或设计细节之限制。因而显然可改变或修改前文揭示的特定实施例，且将所有此类的变化视为在本发明的范围及精神内。因此，本发明所寻求的保护系述及在最后的权利要求书中。

Claims (4)

1.一种用于降低晶体管结电容值的方法，包括下列步骤：
通过将晶体管的栅极电极结构用来作为注入掩模，以执行第一离子注入工艺，而在该晶体管的半导体区中形成漏极及源极延伸区；
在该栅极电极结构的侧壁形成间隔件结构；
在形成该间隔件结构之后，执行蚀刻工艺，因而在该半导体区中界定多个凹处；
将该间隔件结构用来作为注入掩模，而在所述凹处中执行第二离子注入工艺，用以形成漏极及源极区，所述漏极及源极区延伸到位于该半导体区之下的埋入绝缘层；
执行退火工艺，用以活化所述漏极及源极区的掺杂剂；以及
在执行该蚀刻工艺之前，在所述半导体区中形成应变半导体材料，以在该晶体管的沟道区中诱发应变，其中，形成该应变半导体材料的步骤包括：在该半导体区中形成压缩应变半导体材料和拉伸应变半导体材料的至少其中一者，其中，该应变半导体材料远离该埋入绝缘层的表面的部分在该栅极电极结构及该沟道区间的界面下方，且在该应变半导体材料远离该埋入绝缘层的该表面的该部分上方形成层间介电材料。
2.如权利要求1所述的方法，其中，该退火工艺包括基于辐射的退火步骤，其具有大约为一秒或更短的有效辐射时间。
3.如权利要求1所述的方法，其中，该退火工艺包括被设计成调整该晶体管的横向有效沟道长度的退火步骤。
4.如权利要求1所述的方法，还包括：在执行该第二离子注入工艺之前，执行被设计成将所述延伸区退火的延伸退火工艺，以及在该栅极电极结构的电极部分的上表面之上，形成覆盖层，且在凹进该半导体区时，将该覆盖层和该间隔件结构用来作为蚀刻掩模。
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