TWI736562B - 鰭式場效電晶體及其製造方法 - Google Patents

鰭式場效電晶體及其製造方法 Download PDF

Info

Publication number
TWI736562B
TWI736562B TW105138414A TW105138414A TWI736562B TW I736562 B TWI736562 B TW I736562B TW 105138414 A TW105138414 A TW 105138414A TW 105138414 A TW105138414 A TW 105138414A TW I736562 B TWI736562 B TW I736562B
Authority
TW
Taiwan
Prior art keywords
fin
semiconductor fin
gate stack
region
effect transistor
Prior art date
Application number
TW105138414A
Other languages
English (en)
Other versions
TW201731110A (zh
Inventor
蔡俊雄
詹前泰
游國豐
陳科維
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201731110A publication Critical patent/TW201731110A/zh
Application granted granted Critical
Publication of TWI736562B publication Critical patent/TWI736562B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Abstract

本發明實施例提供一種鰭式場效電晶體(fin field effect transistor；FinFET)。所述FinFET包括基底、閘極堆疊以及應變源極及汲極區。所述基底具有半導體鰭。所述閘極堆疊橫跨過所述半導體鰭而設置。此外，所述應變源極及汲極區位於所述閘極堆疊旁側的所述半導體鰭的凹槽內。此外，所述應變源極及汲極區中的至少一者具有頂部部分以及底部部分，所述底部部分連接至所述頂部部分，且所述頂部部分的底部寬度大於所述底部部分的頂部寬度。

Description

鰭式場效電晶體及其製造方法
本發明實施例是有關於一種鰭式場效應電晶體以及其製造方法。
半導體積體電路(integrated circuit；IC)行業已經歷指數成長。IC材料以及設計的技術進步已產生數代IC，其中每一代具有比前一代更小且更複雜的電路。在IC演進過程中，功能密度(亦即，每晶片面積的內連元件的數目)已大體上增加，而幾何尺寸(亦即，使用製造製程可產生的最小組件(或線路))已減少。此按比例縮小製程通常藉由增加生產效率以及降低相關成本來提供益處。
此按比例縮小亦增加處理以及製造IC的複雜度，且為了實現此等進步，需要IC處理以及製造方面的類似發展。舉例而言，已引入例如鰭型場效電晶體(fin-type field-effect transistor；FinFET)的三維電晶體以代替平面電晶體。儘管現有的FinFET元件以及形成FinFET元件的方法對於其預期的目的而言大體上已足夠，但所述FinFET元件以及其形成方法在所有方面尚未完全令 人滿意。
一種鰭式場效電晶體(fin field effect transistor；FinFET)，包括：基底，其具有半導體鰭；閘極堆疊，其橫跨過所述半導體鰭而設置；以及應變源極及汲極區，其位於所述閘極堆疊旁側的所述半導體鰭的凹槽內，其中所述應變源極及汲極區中的至少一者具有頂部部分以及底部部分，所述底部部分連接至所述頂部部分，且所述頂部部分的底部寬度大於所述底部部分的頂部寬度。
100:基底
102:半導體鰭
102a:頂部表面
108:隔離結構
108a:頂部表面
110:頂部部分
112:閘極堆疊
114:第一間隙壁材料層
114a:第一間隙壁
115:摻質層
116:摻雜區
116a:底部區
116b:頂部區
117:淡摻雜源極及汲極區/LDD區
120:閘介電層
122:閘極
124:第二間隙壁材料層
124a:第二間隙壁
128:溝槽
129:凹槽
130:局部接近推進凹槽
134:側面
136:通道區
138:凹口
140:應變源極及汲極區
141:外部輪廓
142:頂部部分
142a:本體
142b:局部接近推進區
144:底部部分
150:離子
200:鰭式場效電晶體
216:摻雜區
241:外部輪廓
250:N型摻質離子
d1:深度
d2:深度
d3:深度
D1:深度
D2:深度
D3:深度
D4:深度
D5:深度
D6:深度
D7:深度
I-I’:線
S:間距
W1:寬度
W2:底部寬度
W3:頂部寬度
W4:寬度
X:延伸方向
Y:延伸方向
θ:角度
S12、S14、S16、S18、S20、S22、S24、S26、S28、S30、S32、S34:步驟
以下詳細說明結合附圖閱讀，可最佳地理解本發明的各個態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1為繪示根據一些實施例的用於製造FinFET的方法的流程圖。
圖2A至圖2G為根據一些實施例的用於製造FinFET的方法的剖面圖。
圖3展示根據一些實施例的藉由使用離子植入製程形成於半導體鰭中的摻雜區。
圖4展示根據一些實施例的藉由使用電漿摻雜製程形成於半導體鰭中的摻雜區。
圖5為繪示根據一些實施例的FinFET的示意圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例而言，在以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複參考元件符號及/或字母。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在...上」、「在...上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向(旋轉90度或在其他定向)，而本文所用的空間相對術語相應地做出解釋。
圖1為說明根據一些實施例的用於製造FinFET的方法的流程圖。圖2A至圖2G為根據一些實施例的用於製造FinFET的方法的示意圖。圖4展示根據一些實施例的藉由使用電漿摻雜製程形成於半導體鰭中的摻雜區。圖5為說明根據一些實施例的FinFET的示意圖。換言之，圖2A至圖2G為對應於用於製造FinFET的方法的沿圖5的線I-I’得到的剖面圖，且圖4為對應於用於製造 圖2B中所示的FinFET的方法的另一剖面圖。
在圖1中的步驟S12中以及如圖2A以及圖5中所示，提供基底100。舉例而言，基底100包括塊狀基底、絕緣層上矽(silicon-on-insulator；SOI)基底或絕緣層上鍺(germanium-on-insulator；GOI)基底。在一些實施例中，基底100包括結晶矽基底(例如，晶圓)。基底100可根據設計需求而包括各種摻雜區(例如，p型基底或n型基底)。在一些實施例中，摻雜區可摻雜有p型或n型摻質。舉例而言，摻雜區可摻雜有p型摻質(例如，硼或BF2 +)、n型摻質(例如，磷或砷)及/或其組合。摻雜區可經組態以用於n型FinFET，或替代地經組態以用於p型FinFET。在一些替代實施例中，基底100可由以下各者製成：一些其他合適的元素半導體，例如鑽石或鍺；合適的合成半導體，例如砷化鎵、碳化矽、砷化銦或磷化銦；或合適的合金半導體，例如碳化矽鍺、磷化鎵砷或磷化鎵銦。此外，在一些實施例中，基底100可包括其他導電層或其他半導體元件，例如電晶體、二極體或其類似者。
如圖2A、圖4以及圖5中所示，基底100具有半導體鰭102以及隔離結構108。半導體鰭102由與基底100的材料相同或不同的材料形成。在一些實施例中，半導體鰭102的深度D1範圍為40nm至55nm。舉例而言，隔離結構108包括氧化矽、氮化矽、氮氧化矽、旋塗介電材料、低k介電材料或其組合，且藉由進行高密度電漿化學氣相沈積(high-density-plasma chemical vapor deposition；HDP-CVD)製程、次大氣壓CVD(sub-atmospheric CVD；SACVD)製程或旋塗製程來形成。
如圖2A、圖4以及圖5中所示，在一些實施例中，半導 體鰭102可藉由形成溝槽來形成，或在溝槽中形成淺溝槽隔離(shallow trench isolation；STI)區並藉由進行蝕刻製程將STI區的頂部表面的高度降低至低於基底100的起始頂部表面來形成之。STI區的剩餘部分變成隔離結構108，且基底100在隔離結構108之間的剩餘部分因此變成半導體鰭102。隔離結構108的頂部表面108a低於半導體鰭102的頂部表面102a。換言之，半導體鰭102的頂部部分110自隔離結構108的頂部表面108a突出。另外，兩個兩相鄰隔離結構108以間距S間隔開。舉例而言，隔離結構108之間的間距S可小於約30nm。換言之，兩個兩相鄰隔離結構108由對應的半導體鰭102間隔開。
在一些其他實施例中，半導體鰭102的材料與基底100的材料不同。藉由降低在兩相鄰隔離結構108之間的基底100的頂部部分以形成凹槽，以及在凹槽中再生長與基底100的材料不同的半導體材料來形成半導體鰭102。隨後可藉由進行化學機械研磨製程以及蝕刻製程來移除STI區的頂部部分，同時不移除STI區的底部部分。因此，STI區的剩餘部分變成隔離結構108，且在兩相鄰隔離結構108之間的經再生長的半導體材料的頂部部分變成半導體鰭102。
在圖1中的步驟S14中以及如圖2A以及圖5中所示，形成至少一個閘極堆疊112，其橫跨過半導體鰭102以及隔離結構108。在一些實施例中，閘極堆疊112的延伸方向X(例如)垂直於半導體鰭102的延伸方向Y，以覆蓋半導體鰭102的中間部分。中間部分可充當三閘極FinFET的通道。在一些實施例中，閘極堆疊112包括閘介電層120以及閘極122。在替代實施例中，閘極結 構112可進一步包括半導體鰭102上的介面層(interfacial layer；IL)。換言之，閘介電層120形成於IL與閘極122之間。在一些實施例中，IL包括介電材料，例如氧化矽或氮氧化矽。藉由進行熱氧化製程、化學氣相沈積(chemical vapor deposition；CVD)製程或原子層沈積(atomic layer deposition；ALD)製程來形成IL。
形成閘介電層120以覆蓋半導體鰭102的中間部分(亦被稱作第一部分)以及隔離結構108的部分。在一些實施例中，閘介電層120包括氧化矽、氮化矽、氮氧化矽、高k介電材料或其組合。高k介電材料通常為具有高於4的介電常數的介電材料。高k介電材料包括金屬氧化物。在一些實施例中，用作高k介電材料的金屬氧化物的實例包括以下各者的氧化物：Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu或其組合。閘介電層120可藉由進行熱氧化製程、CVD製程、ALD製程或其組合來形成。
於閘介電層120上形成閘極122。在一些實施例中，閘極122為多晶矽閘極結構或代替金屬閘極結構。閘極122的材料包括摻雜多晶矽、未摻雜多晶矽或含金屬導電材料。含金屬導電材料包括阻障層、功函數層、晶種層、黏著層或其組合。舉例而言，含金屬導電材料包括Al、Cu、W、Ti、Ta、Ag、Ru、Mn、Zr、TiAl、TiN、TaN、WN、TiAlN、TaN、TaC、TaCN、TaSiN、NiSi、CoSi或其組合。在一些實施例中，閘極122包括適合於PMOS元件的含金屬導電材料，例如TiN、WN、TaN或Ru。在某些替代實施例中，閘極122包括適合於NMOS元件的含金屬導電材料，例如Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。閘極122 可藉由進行合適製程來形成，所述製程例如ALD製程、CVD製程、PVD製程、電鍍製程或其組合。在一些實施例中，閘極122的寬度為約15nm至25nm，兩相鄰閘極122之間的間距範圍為45nm至100nm。
在圖1中的步驟S16中以及如圖2A以及圖4中所示，在基底上方形成第一間隙壁材料層114。第一間隙壁材料層114由介電材料形成，所述介電材料例如氧化矽、氮化矽、SiCN、高k介電材料(例如，SiCON)或其組合。第一間隙壁材料層114可藉由進行合適的製程來形成，所述製程例如ALD製程、CVD製程或其組合。第一間隙壁材料層114的厚度範圍為約1nm至約5nm。
在形成第一間隙壁材料層114之後，基底100進行額外基底處理以形成FET元件。用以形成FET元件的製程包括摻雜半導體鰭102，以形成淡摻雜源極及汲極(lightly doped source and drain；LDD)區。在一些實施例中，LDD區可藉由離子束進行離子植入來形成。圖3展示根據一些實施例的N型摻質離子250，例如磷離子或砷離子，N型摻質離子250被導向基底100且植入至半導體鰭102中，以形成摻雜區216。離子的摻質可垂直導向基底100，或以與半導體鰭102的側壁傾斜角度「θ」的方向導向基底100。由於陰影效應，摻雜區216的摻質不均勻分佈在半導體鰭102的外部輪廓241(藉由粗線表示)下方。摻雜區216以及其他類似區的此類不均勻摻質輪廓，在半導體鰭之間的間隔具有高高寬比(high aspect ratio)的先進元件技術中將更為明顯。在摻質擴散之後可維持不均勻的摻質輪廓，且不均勻的摻質輪廓可導致晶粒內(within a die；WID)的元件效能變化。另外，對於先進元件 技術，例如小於90奈米(nm)的技術節點，接面深度需要小於約25nm。舉例而言，根據一些實施例，在具有高高寬比(例如，針對22nm技術節點等於或大於約1.3的高寬比)的鰭式場效電晶體(fin field effect transistor；FinFET)結構中調整淺接面深度。由於離子束的能量相對較高，藉由使用離子束的摻雜無法滿足淺接面深度的要求。因此，需要新的摻雜機制。
在圖1中的步驟S18中以及如圖2B以及圖4中所示，在形成摻質層115之前，在基底100的p型FinFET區(未圖示)中形成光阻層(未圖示)。此後，在第一間隙壁材料層114上形成摻質層115，且在半導體鰭102中形成摻雜區116。在一些實施例中，摻質層115以及摻雜區116可藉由進行「電漿摻雜」(plasma doping；PLAD)製程來同時形成。換言之，PLAD製程包括沈積製程以及直接摻雜製程。進行沈積製程，以在第一間隙壁材料層114上形成薄膜。在一些實施例中，薄膜小於十個單層的厚度，但可設定其他厚度。同時，進行直接摻雜製程，以便摻雜薄膜以及半導體鰭102，以形成摻質層115以及摻雜區116。在一些實施例中，可引導在薄膜表面正上方的電漿鞘(未展示其邊界)中的n型摻質離子150(例如，磷離子或砷離子)朝向薄膜，以摻雜薄膜，從而形成摻質層115。同時n型摻質離子150亦可直接地滲透摻質層115以部分地摻雜半導體鰭102，而在半導體鰭102中形成摻雜區116。
在電漿摻雜製程中所使用的摻雜氣體為包含摻質源以及載氣(稀釋氣體)的反應氣體混合物。在一些實施例中，反應氣體混合物包括約5% As2H3以及約95%載氣。在一些實施例中，反應氣體混合物包括約1%至約10% As2H3以及約90%至約99%載氣。 As2H3的流速的範圍在約50sccm至約150sccm。載氣包括選自由以下各者所組成的族群的至少一個元素：氬(Ar)、氖(Ne)、氦(He)、氫(H)、氪(Kr)以及氙(Xe)。在一些實施例中，載氣包括約30% H2以及約70% Xe。電漿製程的壓力範圍為約5mTorr至30mTorr，且用於電漿製程的摻雜/植入能量的範圍在約1KeV至約3KeV。
如圖2B以及圖4中所示，摻質電漿離子150是以一角度範圍到達基底表面，而不像離子束植入的情況下是以固定角度到達基底表面。由於電漿離子的到達角度是具有一個範圍，因此在半導體鰭102的外部輪廓141下方的摻雜區116較為均勻。由於電漿離子的能量低於離子束的離子的能量，因此可達成淺接面深度(例如，小於約25nm)。在一些實施例中，摻雜區116的深度D2範圍在約2nm至約12nm。在一些實施例中，摻雜區116的摻雜濃度範圍在約1×1019/cm3至約5×1020/cm3。
在圖1中的步驟S20中以及如圖2B以及圖2C中所示，進行敲入(knock-in)製程，使得摻質層115的摻質被敲入於第一間隙壁材料層114中。在一些實施例中，敲入製程可藉由使用選自由以下各者所組成的族群的一者來進行：氬(Ar)、氖(Ne)、氦(He)、氫(H)、氪(Kr)以及氙(Xe)。
在圖1中的步驟S22中以及如圖2B以及圖2C中所示，在一些實施例中，在進行敲入製程之後，光阻層可藉由使用高溫硫酸-過氧化氫混合物(high-temperature sulfuric acid-hydrogen peroxide mixture；HTSPM)清潔溶液(例如，H2SO4：H2O2之體積比為4：1)來移除。同時，移除摻質層115。
在圖1中的步驟S24中以及如圖2C中所示，進行熱退火製程，以將摻質自第一間隙壁材料層114驅入於摻雜區116的頂部部分之中，以形成頂部區116b。摻雜區116的底部區116a中很少來自第一間隙壁材料層114的摻質，或不具有來自第一間隙壁材料層114的摻質。熱退火製程可以在約800℃與約1100℃之間的溫度下藉由快速熱退火(rapid thermal anneal；RTA)製程來進行。在進行熱退火製程之後，形成LDD區117。
更具體言之，LDD區117中的至少一者包括底部區116a以及頂部區116b。底部區116a是藉由進行直接摻雜製程來形成；而頂部區116b是藉由在直接摻雜製程之後進行敲入製程以及熱退火製程來形成。因此，頂部區116b的摻雜濃度高於底部區116a的摻雜濃度。在一些實施例中，底部區116a的摻雜濃度的範圍在約1×1017/cm3至約5×1018/cm3；而頂部區116b的摻雜濃度的範圍在約1×1019/cm3至約5×1020/cm3。在一些實施例中，頂部區116b的深度D4的範圍在約2nm至約6nm；而底部區116a的深度D3的範圍在約2nm至約6nm。
在圖1中的步驟S26中以及如圖2D中所示，在基底100上方形成第二間隙壁材料層124。第二間隙壁材料層124的材料不同於第一間隙壁材料層114的材料。第二間隙壁材料層124由介電材料形成，所述介電材料例如氧化矽、氮化矽、SiCN、高k介電材料(例如，SiCON)或其組合。第二間隙壁材料層124可為單層或多層結構。在實施例中，第二間隙壁材料層124包括偏移間隙壁材料以及虛設間隙壁材料層。第二間隙壁材料層124可藉由進行合適的製程來形成，所述製程例如ALD製程、CVD製程或其 組合。第二間隙壁材料層124的厚度範圍在1nm至5nm。
在圖1中的步驟S28中以及如圖2F中所示，移除部分半導體鰭102(預定用於源極及汲極區的位置處)，以在閘極堆疊112旁側的半導體鰭102內形成凹槽129。凹槽129可藉由進行一個或多個蝕刻製程來形成。所述蝕刻製程包括非等向性蝕刻製程、等向性蝕刻製程或其組合。
在圖1中的步驟S30至步驟S34處，在一些實施例中，凹槽129的形成包括進行包括溝槽蝕刻製程的第一蝕刻製程以及包括局部接近推進(local proximity push)製程的第二蝕刻製程。在一些實施例中，第一蝕刻製程包括一個或多個非等向性蝕刻製程；而第二蝕刻製程包括一個或多個等向性蝕刻製程。
在圖1中的步驟S30中以及如圖2D以及圖2E中所示，在第一蝕刻製程(例如，一個或多個等向性蝕刻製程)中，向下蝕刻第二間隙壁材料層124、第一間隙壁材料層114、半導體鰭102至深度D5(自半導體鰭102的頂部表面102a)，以在閘極堆疊112的側壁處形成第二間隙壁124a以及第一間隙壁114a，並在半導體鰭102中形成溝槽128。舉例而言，深度D5大於60奈米，且其範圍可在70奈米至80奈米。第一蝕刻製程例如是包括一個或多個非等向性蝕刻製程。
在圖1中的步驟S32中以及如圖2E以及圖2F中所示，在第一蝕刻製程之後，進行第二蝕刻製程以進一步移除半導體鰭102，達到深度D6(自半導體鰭102的頂部表面102a)的程度，以在半導體鰭102中形成凹槽129。在一些實施例中，深度D5對深度D6的比率的範圍在60%至90%。
在第二蝕刻製程期間，蝕刻溝槽128的側壁以及底部，以形成凹槽129的底部部分。凹槽129的底部部分例如是具有半球形輪廓、半橢圓形輪廓或球狀輪廓。
另外，在第二蝕刻製程期間，LDD區117的頂部區116b的蝕刻速率高於LDD區117的底部區116a的蝕刻速率，且高於半導體鰭102的蝕刻速率。因此，橫向蝕刻LDD區117的頂部區116b，以加寬溝槽128的上部邊緣，因而形成局部接近推進凹槽130(凹槽129的頂部部分)。控制第二蝕刻製程，以橫向移除在第二間隙壁124a與第一間隙壁114a下方的LDD區117的頂部區116b，以局部接近推進凹槽130的側面134，使其朝向閘極堆疊112下方的通道區136延伸，且在第二間隙壁124a以及第一間隙壁114a下方外擴。局部接近推進的凹槽130例如是具有矩形輪廓或耳狀輪廓。換言之，凹槽129的輪廓中具有凹口138，且LDD區117的底部區116a覆蓋凹口138。局部接近推進凹槽130的寬度W1的範圍在約2nm至約6nm，局部接近推進凹槽130的深度D7的範圍在約2nm至約6nm。
第二蝕刻製程包括一個或多個等向性蝕刻製程。在一些實施例中，等向性蝕刻製程可藉由使用含有鹵素(F、Cl或Br)的蝕刻氣體來進行。在一些實施例中，蝕刻氣體包括氯化氫(HCl)、HF、HBr及/或氟化碳(CxFy，其中x以及y大於零)或其他合適的蝕刻氣體或其組合。第二蝕刻製程的蝕刻氣體的流速、壓力及/或蝕刻溫度為可調整的，以控制半導體鰭102的蝕刻，以免延伸到閘極堆疊下方。
在圖1中的步驟S34中以及如圖2F以及圖2G中所示， 於半導體鰭102的凹槽129中形成應變源極及汲極區140，應變源極及汲極區140延伸超出隔離結構108的頂部表面108a，以應變半導體鰭102或對半導體鰭102施加應力。應變源極及汲極區140形成在閘極堆疊112的側面處。應變源極及汲極區140的晶格常數不同於基底100的晶格常數，被閘極堆疊112所覆蓋的半導體鰭102的部分經應變或施加應力，而增強載子遷移率以及FinFET的效能。在一些實施例中，利用應變源極及汲極區140(例如，碳化矽(silicon carbon；SiC)或磷化矽(silicon phosphide；SIP))以用於增強n型FinFET的電子遷移率。在一些實施例中，應變源極及汲極區140可以經由磊晶生長來形成。在一些實施例中，磊晶生長技術包括進行低壓CVD(low pressure CVD；LPCVD)製程、原子層CVD(atomic layer CVD；ALCVD)製程、超高真空CVD(ultrahigh vacuum CVD；UHVCVD)製程、減壓CVD(reduced pressure CVD；RPCVD)製程、分子束磊晶法(molecular beam epitaxy；MBE)製程、金屬有機氣相磊晶(metalorganic vapor phase epitaxy；MOVPE)製程或其組合。或者，磊晶生長技術可利用循環沈積蝕刻(cyclic deposition-etch；CDE)磊晶製程或選擇性磊晶生長(selective epitaxial growth；SEG)製程來形成具有高晶體品質的應變材料。在一些實施例中，應變源極及汲極區140的材料包括透過在進行選擇性生長磊晶法藉由進行原位摻雜來形成摻磷或摻砷碳化矽(silicon carbon；SiC)或磷化矽(silicon phosphide；SIP)。
如圖2G以及圖5中所示，鰭式場效電晶體200包括具有半導體鰭102的基底100、閘極堆疊112、LDD區117以及應變源 極及汲極區140。閘極堆疊112設置為橫跨過半導體鰭102。應變源極及汲極區140位於半導體鰭102的凹槽129內、閘極堆疊112旁側。在一些實施例中，應變源極及汲極區140之間的半導體鰭102具有多階結構。在一些實施例中，應變源極及汲極區140具有頂部部分142以及底部部分144。底部部分144連接至頂部部分142。所述頂部部分142的底部寬度W2大於底部部分144的頂部寬度W3。
換言之，應變源極及汲極區140中的至少一者包括頂部部分142以及底部部分144。頂部部分142具有本體142a以及至少一個局部接近推進區142b。本體142a位於底部部分144上，且未被第一間隙壁114a以及第二間隙壁124a覆蓋。在一些實施例中，本體142a具有矩形輪廓。局部接近推進區142b位於第一間隙壁114a、第二間隙壁124a或其組合下方。局部接近推進區142b與本體142a連接，突出於底部部分144，且朝向閘極堆疊112下的通道區136。舉例而言，局部接近推進區142b具有矩形輪廓。在一些實施例中，局部接近推進區142的頂部隅角以及底部隅角為圓化的。在替代實施例中，局部接近推進區142b具有耳狀輪廓。局部接近推進區142b的寬度W4的範圍在約2nm至約6nm。局部接近推進區142b的深度d1的範圍在約2nm至約6nm。頂部部分142的深度d2小於底部部分144的深度d3。底部部分144例如是具有半球形輪廓、半橢圓形輪廓或球狀輪廓。由於頂部部分142的底部寬度W2大於底部部分144的頂部寬度W3，因此應變源極及汲極區140的輪廓中具有凹口138。凹口138位於局部接近推進區142b的底部表面以及底部部分144的側壁處，且在第一間 隙壁114a或第二間隙壁124a下方。凹口138例如是具有V形狀。在一些實施例中，應變源極及汲極區140中的至少一者具有旋轉的p型輪廓、旋轉的b型輪廓、σ型輪廓、顛倒的Ω型輪廓或具有兩個手柄的壺的輪廓。
在一些實施例中，應變源極及汲極區140的摻雜濃度高於LDD區117的摻雜濃度。LDD區117包括頂部區116b以及底部區116a。頂部區116b的摻雜濃度高於底部區116a的摻雜濃度。頂部區116b位於局部接近推進區142b旁側。底部區116a位於局部接近推進區142b以及底部部分144的側壁下方。在替代實施例中，局部接近推進凹槽130的寬度W1較大，使得LDD區117的頂部區116b不會留下來。
在一些實施例中，應變源極及汲極區包括局部接近推進區。由於局部接近推進區形成於半導體鰭的頂部表面中且朝向通道區，而且具有比LDD區的摻雜濃度更高的摻雜濃度，因此可以改善短通道效應(short channel effect；SCE)的控制，且增加元件的效能。
另外，藉由進行PLAD製程以及熱製程，將LDD區形成為具有具不同摻雜濃度的頂部區以及底部區。具有較高摻雜濃度的頂部區的蝕刻速率高於具有較低摻雜濃度的底部區的蝕刻速率。因此，可在形成凹槽的蝕刻製程期間形成局部接近推進凹槽，所述凹槽將填充形成應變源極及汲極區。
根據本發明的一些實施例，提供一種鰭式場效電晶體(fin field effect transistor；FinFET)。所述FinFET包括基底、閘極堆疊以及應變源極及汲極區。所述基底具有半導體鰭。所述閘極堆疊橫 跨過所述半導體鰭而設置。此外，所述應變源極及汲極區位於所述閘極堆疊旁側的所述半導體鰭的凹槽內。此外，所述應變源極及汲極區中的至少一者具有頂部部分以及底部部分，所述底部部分連接至所述頂部部分，且所述頂部部分的底部寬度大於所述底部部分的頂部寬度。
根據本發明的一些實施例，所述頂部部分具有本體以及局部接近推進區，所述本體位於所述底部部分上，且所述局部接近推進區與所述本體連接，突出於所述底部部分，且朝向所述閘極堆疊下方的通道區。
根據本發明的一些實施例，所述局部接近推進區具有矩形輪廓或耳狀輪廓。
根據本發明的一些實施例，所述局部接近推進區的頂部隅角以及底部隅角為圓化的。
根據本發明的一些實施例，所述局部接近推進區的寬度的範圍在約2nm至約6nm。
根據本發明的一些實施例，所述局部接近推進區的深度的範圍在約2nm至約6nm。
根據本發明的一些實施例，所述底部部分具有半球形輪廓、半橢圓形輪廓或球狀輪廓。
根據本發明的一些實施例，所述應變源極及汲極區中的所述至少一者具有旋轉的p型輪廓、旋轉的b型輪廓、σ型輪廓、顛倒的Ω型輪廓或具有兩個手柄的壺的輪廓。
根據本發明的一些實施例，所述頂部部分的深度小於所述底部部分的深度。
根據本發明的一些實施例，上述鰭式場效電晶體進一步包括間隙壁，所述間隙壁位於所述閘極堆疊的側壁上，其中所述間隙壁中的一者覆蓋所述局部接近推進區。
根據本發明的一些實施例，上述鰭式場效電晶體進一步包括淡摻雜源極及汲極(LDD)區，所述LDD區在所述閘極堆疊旁側，其中所述LDD區中的至少一者在所述局部接近推進區下方且在所述底部部分的旁側。
根據本發明的一些實施例，所述頂部部分的摻雜濃度高於所述LDD區中的所述至少一者的摻雜濃度。
根據本發明的替代性實施例，提供一種鰭式場效電晶體(fin field effect transistor；FinFET)。所述FinFET包括基底、閘極堆疊、間隙壁以及應變源極及汲極區。所述基底具有半導體鰭。所述閘極堆疊橫跨過所述半導體鰭而社設置。所述間隙壁位於所述閘極堆疊的側壁上。另外，所述應變源極及汲極區位於所述閘極堆疊旁側的所述半導體鰭的凹槽內。此外，所述應變源極及汲極區中的至少一者的輪廓具有至少一個凹口，所述至少一凹口在所述間隙壁下方。
根據本發明的一些實施例，所述至少一凹口具有V形狀。
根據本發明的一些實施例，上述鰭式場效電晶體進一步包括淡摻雜源極及汲極(LDD)區，所述LDD區在所述閘極堆疊旁側，其中所述LDD區中的至少一者覆蓋所述凹口。
根據本發明的一些實施例，所述應變源極及汲極區中的所述至少一者的摻雜濃度高於所述LDD區中的所述至少一者的摻雜濃度。
根據本發明的一些實施例，在所述應變源極及汲極區之間的所述半導體鰭具有多階結構。
根據本發明的又一替代性實施例，提供一種用於製造鰭式場效電晶體(fin field effect transistor；FinFET)的方法。提供具有半導體鰭的基底。形成橫跨過所述半導體鰭的閘極堆疊。在所述基底上方形成第一間隙壁材料層。進行電漿摻雜製程以及熱退火製程，以在所述閘極堆疊旁側的所述半導體鰭中形成淡摻雜源極及汲極(LDD)區。所述LDD區的頂部區的摻雜濃度高於所述LDD區的底部區的摻雜濃度。在所述第一間隙壁材料層上方形成第二間隙壁材料層。進行第一蝕刻製程，以在所述閘極堆疊旁側的所述半導體鰭中形成溝槽。進行第二蝕刻製程，以局部推進所述LDD區的所述頂部區，以形成輪廓中具有凹口的凹槽。形成應變源極及汲極區以填入所述凹槽。
根據本發明的一些實施例，進行所述電漿摻雜製程的步驟包括：在所述第一間隙壁材料層上形成摻質層，並在所述半導體鰭中形成摻雜區；進行敲入製程，將所述摻質層的摻質敲入於所述第一間隙壁材料層中；以及移除所述摻質層，且其中所進行之所述熱退火製程，將所述第一間隙壁材料層中的所述摻質驅入於所述摻雜區中，以形成所述LDD區。
根據本發明的一些實施例，所述第二蝕刻製程包括等向性蝕刻製程，且在所述等向性蝕刻製程期間，所述LDD區的所述頂部區的蝕刻速率高於所述LDD區的所述底部部分的蝕刻速率。
前文概述若干實施例的特徵，使得本領域的技術人員可 較好地理解本發明的態樣。本領域的技術人員應瞭解，其可易於使用本發明作為設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優勢的其他製程以及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本發明的精神以及範疇，且其可在不脫離本發明的精神以及範疇的情況下在本文中進行各種改變、替代以及更改。
S12、S14、S16、S18、S20、S22、S24、S26、S28、S30、S32、S34:步驟

Claims (10)

  1. 一種鰭式場效電晶體(FinFET)，包括：基底，其具有半導體鰭；閘極堆疊，其橫跨過所述半導體鰭而設置；淡摻雜源極及汲極(LDD)區，在所述閘極堆疊旁側；以及應變源極及汲極區，位於所述閘極堆疊旁側的所述半導體鰭的凹槽內，其中所述應變源極及汲極區中的至少一者具有頂部部分以及底部部分，所述底部部分連接至所述頂部部分，且所述頂部部分的底部寬度大於所述底部部分的頂部寬度，其中，所述頂部部分具有本體以及局部接近推進區，所述本體位於所述底部部分上，且所述局部接近推進區與所述本體連接，突出於所述底部部分的側壁，且朝向所述閘極堆疊下方的通道區，其中所述LDD區中的至少一者在所述局部接近推進區下方且在所述底部部分的旁側。
  2. 如申請專利範圍第1項所述之鰭式場效電晶體，其中，所述局部接近推進區的頂部隅角以及底部隅角為圓化的。
  3. 如申請專利範圍第1項所述之鰭式場效電晶體，其中，所述底部部分具有半球形輪廓、半橢圓形輪廓或球狀輪廓。
  4. 如申請專利範圍第1項所述之鰭式場效電晶體，其中，所述頂部部分的摻雜濃度高於所述LDD區中的所述至少一者的摻雜濃度。
  5. 一種鰭式場效電晶體，包括：基底，具有半導體鰭；閘極堆疊，橫跨過所述半導體鰭而設置； 間隙壁，位於所述閘極堆疊的側壁上；以及應變源極及汲極區，位於所述閘極堆疊旁側的所述半導體鰭的凹槽內，其中所述應變源極及汲極區中的至少一者具有局部接近推進區在所述間隙壁下方並且朝向所述閘極堆疊下方的通道區，且在所述局部接近推進區下方具有至少一個凹口，所述至少一凹口藉由所述局部接近推進區與所述間隙壁分隔。
  6. 如申請專利範圍第5項所述之鰭式場效電晶體，更包括淡摻雜源極及汲極(LDD)區，在所述閘極堆疊旁側，其中所述LDD區中的至少一者覆蓋所述凹口。
  7. 如申請專利範圍第6項所述之鰭式場效電晶體，其中，所述應變源極及汲極區中的所述至少一者的摻雜濃度高於所述LDD區中的所述至少一者的摻雜濃度。
  8. 如申請專利範圍第5項所述之鰭式場效電晶體，其中，在所述應變源極及汲極區之間的所述半導體鰭具有多階結構。
  9. 一種製造鰭式場效電晶體的方法，包括：提供具有半導體鰭的基底；形成橫跨過所述半導體鰭的閘極堆疊；在所述基底上方形成第一間隙壁材料層；進行電漿摻雜製程以及熱退火製程，以在所述閘極堆疊旁側的所述半導體鰭中形成淡摻雜源極及汲極(LDD)區，其中所述LDD區的頂部區的摻雜濃度高於所述LDD區的底部區的摻雜濃度；在所述第一間隙壁材料層上方形成第二間隙壁材料層；進行第一蝕刻製程，以在所述閘極堆疊旁側的所述半導體鰭 中形成溝槽；進行第二蝕刻製程，以局部推進所述LDD區的所述頂部區，以形成輪廓中具有凹口的凹槽；以及形成應變源極及汲極區，以填入所述凹槽。
  10. 如申請專利範圍第9項所述之製造鰭式場效電晶體的方法，進行所述電漿摻雜製程的步驟包括：在所述第一間隙壁材料層上形成摻質層，並在所述半導體鰭中形成摻雜區；進行敲入製程，將所述摻質層的摻質敲入於所述第一間隙壁材料層中；以及移除所述摻質層，其中所進行之所述熱退火製程，將所述第一間隙壁材料層中的所述摻質驅入於所述摻雜區中，以形成所述LDD區。
TW105138414A 2016-02-25 2016-11-23 鰭式場效電晶體及其製造方法 TWI736562B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/054,104 2016-02-25
US15/054,104 US10276715B2 (en) 2016-02-25 2016-02-25 Fin field effect transistor and method for fabricating the same

Publications (2)

Publication Number Publication Date
TW201731110A TW201731110A (zh) 2017-09-01
TWI736562B true TWI736562B (zh) 2021-08-21

Family

ID=59678548

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105138414A TWI736562B (zh) 2016-02-25 2016-11-23 鰭式場效電晶體及其製造方法

Country Status (3)

Country Link
US (1) US10276715B2 (zh)
CN (1) CN107123680B (zh)
TW (1) TWI736562B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141443B2 (en) * 2016-03-24 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices FinFET devices with optimized strained-sourece-drain recess profiles and methods of forming the same
FR3051967B1 (fr) * 2016-05-27 2018-05-11 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation de motifs
CN108666221B (zh) * 2017-03-30 2021-08-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10629494B2 (en) * 2017-06-26 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10355104B2 (en) * 2017-10-27 2019-07-16 Globalfoundries Inc. Single-curvature cavity for semiconductor epitaxy
US10297675B1 (en) 2017-10-27 2019-05-21 Globalfoundries Inc. Dual-curvature cavity for epitaxial semiconductor growth
US10403551B2 (en) * 2017-11-08 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain features with an etch stop layer
US10374038B2 (en) * 2017-11-24 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device source/drain region with arsenic-containing barrier region
US10396156B2 (en) 2018-01-29 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for FinFET LDD doping
US10522656B2 (en) 2018-02-28 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd Forming epitaxial structures in fin field effect transistors
CN108733940B (zh) * 2018-05-28 2023-05-05 复旦大学 一种高性能硅基椭圆栅隧穿场效应晶体管
CN109686663A (zh) * 2018-12-27 2019-04-26 上海华力微电子有限公司 一种半导体结构及其制造方法
US11069578B2 (en) 2019-05-31 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device
DE102020112695A1 (de) * 2019-05-31 2020-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Optimiertes näheprofil für verspanntes source/drain-merkmal und verfahren zu dessen herstellung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147828A1 (en) * 2009-12-21 2011-06-23 Murthy Anand S Semiconductor device having doped epitaxial region and its methods of fabrication
US20110287600A1 (en) * 2010-05-20 2011-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Selective Etching in the Formation of Epitaxy Regions in MOS Devices
US20140127893A1 (en) * 2012-11-08 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a semiconductor device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060170053A1 (en) * 2003-05-09 2006-08-03 Yee-Chia Yeo Accumulation mode multiple gate transistor
KR100634372B1 (ko) * 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
US7579617B2 (en) * 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US8293616B2 (en) * 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
US9105654B2 (en) * 2012-03-21 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain profile for FinFET
KR101986534B1 (ko) * 2012-06-04 2019-06-07 삼성전자주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
CN103545213B (zh) * 2012-07-16 2016-12-28 中国科学院微电子研究所 半导体器件及其制造方法
KR102059526B1 (ko) * 2012-11-22 2019-12-26 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
US8963258B2 (en) * 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
CN104078360B (zh) * 2013-03-28 2016-11-23 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
US9299837B2 (en) * 2013-05-22 2016-03-29 Globalfoundries Inc. Integrated circuit having MOSFET with embedded stressor and method to fabricate same
US9853154B2 (en) * 2014-01-24 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with downward tapered region under facet region
US9837533B2 (en) * 2014-07-01 2017-12-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9318608B1 (en) * 2014-09-29 2016-04-19 Globalfoundries Inc. Uniform junction formation in FinFETs
CN104241339A (zh) * 2014-10-11 2014-12-24 丽晶美能（北京）电子技术有限公司 半导体器件结构及其制作方法
US9362405B1 (en) * 2014-12-04 2016-06-07 Globalfoundries Inc. Channel cladding last process flow for forming a channel region on a FinFET device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147828A1 (en) * 2009-12-21 2011-06-23 Murthy Anand S Semiconductor device having doped epitaxial region and its methods of fabrication
US20110287600A1 (en) * 2010-05-20 2011-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Selective Etching in the Formation of Epitaxy Regions in MOS Devices
US20140127893A1 (en) * 2012-11-08 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a semiconductor device

Also Published As

Publication number Publication date
CN107123680A (zh) 2017-09-01
US10276715B2 (en) 2019-04-30
CN107123680B (zh) 2022-03-08
TW201731110A (zh) 2017-09-01
US20170250278A1 (en) 2017-08-31

Similar Documents

Publication Publication Date Title
TWI736562B (zh) 鰭式場效電晶體及其製造方法
US10629737B2 (en) Method for fabricating FinFET including forming an oxide layer
US10622480B2 (en) Forming gate stacks of FinFETs through oxidation
US8614127B1 (en) Method of making a FinFET device
KR101637718B1 (ko) 반도체 디바이스의 핀 구조체
US9899496B2 (en) Method of making a finFET device
US10096672B2 (en) Semiconductor device having barrier layer to prevent impurity diffusion
US8703556B2 (en) Method of making a FinFET device
KR101396018B1 (ko) 금속 게이트를 갖는 반도체 집적 회로
US8963251B2 (en) Semiconductor device with strain technique
TWI527103B (zh) 半導體裝置及其製造方法
US11456373B2 (en) Semiconductor device and method
US9847329B2 (en) Structure of fin feature and method of making same
US9257558B2 (en) FinFET device with gate oxide layer
US9666672B2 (en) FinFET device
US20140264493A1 (en) Semiconductor Device and Fabricating the Same
CN108630548B (zh) 鳍式场效应管及其形成方法
US11631745B2 (en) Semiconductor device structure with uneven gate profile
TWI835315B (zh) 半導體裝置的製造方法
TW202338914A (zh) 半導體裝置的製造方法
TW202309985A (zh) 半導體裝置的形成方法