CN104979288A - 半导体器件的形成方法 - Google Patents

Abstract

一种半导体器件的形成方法，包括：提供衬底，所述衬底表面分别形成有第一栅极结构、第二栅极结构，所述表面、第一栅极结构表面以及第二栅极结构表面形成有第一掩膜层；刻蚀第一栅极结构两侧的衬底形成第一凹槽，且刻蚀后第一区域剩余的第一掩膜层形成紧挨第一栅极结构侧壁的第一侧墙；形成填充满第一凹槽的第一应力层；形成覆盖第一区域和第二区域的第二掩膜层；刻蚀第二栅极结构两侧的衬底形成第二凹槽，且刻蚀后第二区域剩余的第二掩膜层和第一掩膜层形成紧挨第二栅极结构侧壁的第二侧墙；形成填充满所述第二凹槽的第二应力层。本发明避免去除剩余的第一掩膜层、第二掩膜层的工艺步骤，减少刻蚀时间，从而减少半导体器件中的缺陷，提高良率。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体制造领域技术，特别涉及半导体器件的形成方法。

背景技术

随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能。

现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子（NMOS器件中的电子，PMOS器件中的空穴）迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。

目前，采用嵌入式锗硅（Embedded SiGe）或/和嵌入式碳硅（Embedded SiC）技术提高沟道区载流子的迁移率，即在需要形成PMOS区域的源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区，在NMOS区域的源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS器件的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅（SiGe）之间晶格失配形成的压应力，以提高PMOS器件的性能。形成所述碳硅材料是为了引入硅和碳硅（SiC）之间晶格失配形成的拉应力，以提高NMOS器件的性能。

嵌入式锗硅和嵌入式碳硅技术的应用可以提高半导体器件的载流子迁移率，但是在实际应用中发现，半导体器件的制作工艺仍存在需要解决的问题，半导体器件的良率有待提高。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，在提高半导体器件载流子迁移率的同时，减少在形成第一应力层后去除第一掩膜层的工艺步骤、形成第二应力层后去除第二掩膜层的工艺步骤，防止由于去除第一掩膜层和第二掩膜层造成半导体器件产生缺陷，提高生产良率。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的衬底，所述第一区域衬底表面形成有第一栅极结构，第二区域衬底表面形成有第二栅极结构，所述第一区域和第二区域衬底表面、第一栅极结构表面以及第二栅极结构表面形成有第一掩膜层；刻蚀去除第一栅极结构两侧部分厚度的衬底形成第一凹槽，且刻蚀后第一区域剩余的第一掩膜层形成紧挨第一栅极结构侧壁的第一侧墙；形成填充满第一凹槽的第一应力层；形成覆盖于所述第一应力层表面、第一侧墙表面、第一栅极结构表面以及第二区域第一掩膜层表面的第二掩膜层；刻蚀去除第二栅极结构两侧部分厚度的衬底形成第二凹槽，且刻蚀后第二区域剩余的第二掩膜层和第一掩膜层形成紧挨第二栅极结构侧壁的第二侧墙；形成填充满所述第二凹槽的第二应力层，且第二应力层的应力层类型与第一应力层的应力类型相反。

可选的，在形成第一掩膜层之前，还包括步骤：对所述第一栅极结构和第二栅极结构进行再氧化工艺，在第一栅极结构顶部和侧壁、第二栅极结构顶部和侧壁、以及衬底表面形成氧化层。

可选的，所述再氧化工艺为炉管工艺，所述炉管工艺的工艺参数为：反应气体包括O₂，O₂流量为1000sccm至15000sccm，反应腔室温度为500度至800度。

可选的，所述氧化层的材料为氧化硅。

可选的，在形成第一掩膜层之前，还包括步骤：在第一栅极结构两侧衬底内形成第一轻掺杂区，在第二栅极结构两侧衬底内形成第二轻掺杂区。

可选的，所述第一掩膜层和第二掩膜层的材料为氮化硅或氮氧化硅。

可选的，刻蚀第一栅极结构两侧部分厚度的衬底的工艺为各向异性刻蚀。

可选的，所述各向异性刻蚀为反应离子刻蚀。

可选的，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF₄、SF₆和Ar，CF₄流量为50sccm至100sccm，SF₆流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。

可选的，在刻蚀去除位于第一栅极结构两侧的第一掩膜层之前，还包括步骤：形成覆盖于第二区域第一掩膜层表面的第一光刻胶层。

可选的，在形成第一凹槽之后，还包括步骤：去除所述第一光刻胶层。

可选的，在刻蚀去除位于第二栅极结构两侧的第二掩膜层和第一掩膜层之前，还包括步骤：形成覆盖于第一区域第二掩膜层表面的第二光刻胶层。

可选的，在形成第二凹槽之后，还包括步骤：去除所述第二光刻胶层。

可选的，采用选择性外延工艺形成所述第一应力层或第二应力层。

可选的，所述第一应力层或第二应力层的材料为SiGe、SiGeB、SiC或SiCP。

可选的，所述第一应力层或第二应力层的材料为SiGe时，SiGe中Ge的质量百分比为10%至50%；所述第一应力层或第二应力层的材料为SiC时，SiC中C的质量百分比为1%至10%。

可选的，所述第一应力层或第二应力层的材料为SiGeB时，B原子浓度为1E18atom/cm³至3E20atom/cm³；所述第一应力层或第二应力层的材料为SiCP时，P原子浓度为1E15atom/cm³至5E18atom/cm³。

可选的，所述第一应力层或第二应力层的材料为SiGeB，选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、硼源气体、HCl和H₂，硅源气体为SiH₄、SiH₂Cl₂或Si₂H₆，锗源气体为GeH₄，硼源气体为B₂H₆，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，硼源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H₂流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。

可选的，在形成第二应力层之后，还包括步骤：形成覆盖于第一区域的第二掩膜层表面、第二应力层表面、第二侧墙表面、以及第二栅极结构表面的接触刻蚀停止层；在所述接触刻蚀停止层表面形成层间介质层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明实施例中，在形成第一应力层之前，形成覆盖第一区域和第二区域的第一掩膜层；刻蚀去除第一栅极结构两侧的衬底形成第一凹槽，且刻蚀后第一区域剩余的第一掩膜层形成第一侧墙；形成覆盖于第一应力层表面、第一侧墙表面以及第二区域第一掩膜层表面的第二掩膜层；刻蚀去除第二栅极结构两侧的衬底形成第二凹槽，且刻蚀后第二区域剩余的第二掩膜层和第一掩膜层形成第二侧墙。本发明使第一区域剩余的第一掩膜层形成第一侧墙，第二区域剩余的第二掩膜层和第一掩膜层形成第二侧墙，避免了去除第一掩膜层和第二掩膜层的工艺对半导体器件造成的不良影响，减少半导体器件内的缺陷，从而提高半导体器件的良率。

进一步，本发明实施中，第一应力层的材料为SiGeB或SiCP，第二应力层的材料为SiGeB或SiCP；第一应力层或第二应力层中的B或P在退火处理后扩散形成半导体器件的重掺杂区，避免了形成重掺杂的额外的工艺步骤，例如，避免了形成主侧墙、离子注入、湿法刻蚀去除主侧墙的工艺步骤，进一步减少了半导体器件经历湿法刻蚀处理的时间，进一步防止半导体器件中产生缺陷，提高半导体器件的生产良率。

更进一步，本发明实施例对第一栅极结构和第二栅极结构进行再氧化工艺，修复第一栅极结构和第二栅极结构中由于干法刻蚀造成的缺陷，提高第一栅氧化层和第二栅氧化层的完整性，减小半导体器件的漏电流。

附图说明

图1至图12为本发明实施例提供的半导体器件形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件仍存在需要改进的地方，半导体器件的良率有待提高。

针对半导体器件的形成工艺进行研究，半导体器件的形成工艺包括以下步骤：步骤S101、提供包括第一区域和第二区域的衬底，第一区域衬底表面具有第一栅极结构，第二区域衬底表面具有第二栅极结构，在所述第一栅极结构和第二栅极结构两侧的衬底表面形成偏移侧墙；步骤S102、形成覆盖于第一区域和第二区域衬底表面、第一栅极结构和第二栅极结构表面的第一掩膜层；步骤S103、在第一区域第一掩膜层表面形成第一光刻胶层；以第一光刻胶层为掩膜，刻蚀第二区域的第一掩膜层形成位于第二栅极结构两侧的第一侧墙；以所述第一侧墙为掩膜层刻蚀第二栅极结构两侧部分厚度的衬底形成第一凹槽；步骤S104、去除所述第一光刻胶层；形成填充满第一凹槽的第一应力层；步骤S105、去除第一侧墙以及位于第一区域的第一掩膜层；步骤S106、形成覆盖于所述第一应力层、第一栅极结构、第二区域衬底以及第二栅极结构表面的第二掩膜层；步骤S107、在第二区域第二掩膜层表面形成第二光刻胶层；以第二光刻胶层为掩膜，刻蚀第一区域的第二掩膜层形成位于第一栅极结构两侧的第二侧墙；以所述第二侧墙为掩膜层刻蚀第一栅极结构两侧部分厚度的衬底形成第二凹槽；步骤S108、去除所述第二光刻胶层；形成填充满第二凹槽的第二应力层；去除第二侧墙以及位于第二区域的第二掩膜层。

采用上述方法形成的半导体器件良率越低缺陷越多。针对半导体器件的形成方法进行进一步研究发现，导致半导体器件良率较低且缺陷较多的原因在于：

为了降低半导体器件的体积，满足器件小型化微型化的发展趋势，在半导体器件的形成方法中包括步骤S105中的去除第一侧墙、步骤S108中的去除第二侧墙的工艺步骤，所述第一侧墙和第二侧墙的材料为氮化硅。通常的，采用湿法刻蚀工艺去除所述第一侧墙和第二侧墙，湿法刻蚀工艺除能刻蚀去除第一侧墙和第二侧墙外，所述湿法刻蚀工艺还会对半导体器件其他区域造成刻蚀，造成半导体器件中产生缺陷从而导致良率降低。

而且，随着第一栅极结构和第二栅极结构的高宽比值变大（第一栅极结构的高度变高），采用湿法刻蚀工艺去除第一侧墙和第二侧墙所需要的刻蚀时间越来越长，半导体器件在较长时间内处于湿法刻蚀工艺环境中，造成半导体器件受到的损伤更大，越不利于提高半导体器件的良率。

当形成的半导体器件为鳍式场效应管时，鳍式场效应管的栅极具有较大的高宽比值，使得去除第一侧墙和第二侧墙所需的时间更长，在半导体器件中产生的上述问题更加的严重。

由上述分析可知，如果在半导体器件的形成工艺中，既能使半导体器件满足小型化和微型化的发展趋势，又能避免去除第一侧墙和第二侧墙的工艺步骤，那么，则可以明显降低半导体器件中的缺陷，提高半导体良率，并且使得形成半导体器件的工艺步骤更为简单，缩短半导体器件生产周期，降低生产成本。

为此，本发明提供一种半导体器件的形成方法，形成覆盖第一栅极结构、第二栅极结构和衬底的第一掩膜层；刻蚀去除第一栅极结构两侧的第一掩膜层；在第一栅极结构两侧的衬底内形成第一应力层后，第一区域剩余的第一掩膜层形成紧挨第一栅极结构的第一侧墙；形成覆盖第一栅极结构、第一应力层、以及第二区域第一掩膜层的第二掩膜层；刻蚀去除第二栅极结构两侧的第二掩膜层和第一掩膜层；在第二栅极结构两侧的衬底内形成第二应力层后，第二区域剩余的第一掩膜层和第二掩膜层形成紧挨第二栅极结构的第二侧墙。本发明减少了在形成第一应力层后刻蚀去除第一掩膜层、在形成第二应力层后刻蚀去除第二掩膜层的工艺步骤，减小了对半导体器件的刻蚀处理时间，从而减少了半导体器件中产生的缺陷，提高半导体器件的生产良率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图12为本发明实施例提供的半导体器件形成过程的剖面结构示意图。

请参考图1，提供包括第一区域I和第二区域II的衬底200，所述第一区域I衬底200表面形成有第一栅极结构，所述第二区域II衬底200表面形成有第二栅极结构。

所述衬底200的材料为单晶硅、多晶硅、非晶硅或绝缘体上的硅其中的一种；所述衬底200也可以为Si衬底、Ge衬底、SiGe衬底或GaAs衬底；所述衬底200表面还可以形成若干外延界面层或应变层以提高半导体器件的电学性能。

本实施例中，所述衬底200为Si衬底。

所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域，本实施例以第一区域I为PMOS区域、第二区域为NMOS区域为例做示范性说明，所述第一区域I和第二区域II的位置可以互换。

本实施例中，在所述衬底200内还具有隔离结构201，防止第一区域I和第二区域II之间电学连接。所述隔离结构201的填充材料可以为氧化硅、氮化硅或氮氧化硅中的一种或几种。

第一栅极结构和第二栅极结构为替代栅极结构、金属栅极结构或多晶硅栅极结构。

第一栅极结构包括：位于第一区域I衬底200表面的第一栅氧化层211、位于第一栅氧化层211表面的第一栅电极层212、以及位于第一栅电极层212表面的第一栅掩蔽层213；第二栅极结构包括：位于第二区域II衬底200表面的第二栅氧化层221、位于第二栅氧化层221表面的第二栅电极层222、以及位于第二栅电极层222表面的第二栅掩蔽层223。

所述第一栅氧化层211和第二栅氧化层221的材料为SiO₂或高k介质材料，所述高k介质材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂、Al₂O₃的一种或几种。

所述第一栅电极层212和第二栅电极层222可以为单层结构或多层结构，所述第一栅电极层212和第二栅电极层222的材料为多晶硅、TiN、TaN、WAl、W、Al或Cu中的一种或几种。

所述第一栅掩蔽层213和第二栅掩蔽层223的材料为氮化硅。所述第一栅掩蔽层213起到保护第一栅电极层212的作用，所述第二栅掩蔽层223起到保护第二栅电极层222的作用，防止后续的刻蚀工艺对第一栅电极层212和第二栅电极层222造成损伤。

本实施例中，所述第一栅氧化层211和第二栅氧化层221的材料为氧化硅，所述第一栅电极层212和第二栅电极层222的材料为多晶硅。

请继续参考图1，对所述第一栅极结构和第二栅极结构进行再氧化（Re-Oxidation）工艺，在第一栅极结构表面、第二栅极结构表面、第一区域I衬底200表面、以及第二区域II衬底200表面形成氧化层202。

由于在第一栅极结构和第二栅极结构的形成工艺中包括干法刻蚀工艺，所述干法刻蚀工艺对第一栅极结构和第二栅极结构造成了损伤，导致第一栅极结构和第二栅极结构中具有缺陷；而本实施例中，对所述第一栅极结构和第二栅极结构进行再氧化工艺，可以修复第一栅极结构和第二栅极结构受到的损伤，修复第一栅极结构和第二栅极结构中的缺陷，提高第一栅极结构和第二栅极结构的完整性，从而提高半导体器件的电学性能和可靠性。

所述氧化层202的材料为氧化硅。本实施例中，所述再氧化工艺为炉管工艺，所述炉管工艺的工艺参数为：反应气体包括O₂，O₂流量为1000sccm至15000sccm，反应腔室温度为500度至800度。

在形成氧化层202之后，还可以包括步骤：对第一栅极结构两侧的衬底200进行第一离子注入，在第一栅极结构两侧衬底200内形成第一轻掺杂区（未图示）；对第二栅极结构两侧的衬底200进行第二离子注入，在第二栅极结构两侧衬底200内形成第二轻掺杂区（未图示）。所述第一轻掺杂区和第二轻掺杂具有缓解热载流子效应（HCE：Hot Carrier Effect）的效果。

请参考图2，形成覆盖于第一区域I和第二区域II氧化层202表面的第一掩膜层203。

本实施例中，第一掩膜层203还覆盖于第一栅掩蔽层213和第二栅掩蔽层223的侧壁和顶部。

所述第一掩膜层203为单层结构或叠层结构，所述第一掩膜层203为叠层结构时，能够提高后续刻蚀工艺的刻蚀选择比。第一掩膜层202的材料为氮化硅、氧化硅或氮氧化硅。

本实施例以第一掩膜层203为单层结构为例做示范性说明，所述第一掩膜层202的材料为氮化硅。

若第一掩膜层203的厚度过小，后续容易对衬底200造成过刻蚀；若第一掩膜层203的厚度过大，则会造成后续刻蚀第一掩膜层203暴露出第一区域I衬底200表面所需的时间过长，不利于提高半导体生产效率；因此，本实施例中，第一掩膜层203的厚度为100埃至500埃。

在其他实施例中，不对第一栅极结构和第二栅极结构进行再氧化工艺时，则形成覆盖于所述第一区域和第二区域衬底表面、第一栅极结构表面以及第二栅极结构表面的第一掩膜层。

请参考图3，形成覆盖于第二区域II第一掩膜层203表面的第一光刻胶层204。

所述第一光刻胶层204的作用为：在后续的刻蚀工艺中，保护第二区域II的衬底200和第二栅极结构，防止第二区域II衬底200和第二栅极结构受到损伤。

作为一个实施例，所述第一光刻胶层204的形成步骤包括：在第一区域I和第二区域II的第一掩膜层203表面形成初始光刻胶层；对所述初始光刻胶层进行曝光显影工艺，去除位于第一区域I的初始光刻胶层，形成图形化的第一光刻胶层204，所述第一光刻胶层204位于第二区域II的第一掩膜层203表面。

请参考图4，刻蚀去除位于第一栅极结构两侧的第一掩膜层203，暴露出第一栅极结构两侧的衬底200表面。

本实施例中在形成第一掩膜层203之前形成了氧化层202，因此，在刻蚀去除位于第一栅极结构两侧的第一掩膜层203之后，还包括步骤：刻蚀去除位于第一栅极结构两侧的氧化层202，暴露出第一栅极结构两侧的衬底200表面。

采用各向异性刻蚀工艺刻蚀所述第一掩膜层，作为一个实施例，所述各向异性刻蚀工艺采用的刻蚀气体为CF₄和He。

由于各向异性刻蚀工艺对垂直于衬底200表面方向的刻蚀速率远大于平行于衬底200表面方向的刻蚀速率，因此，在暴露出第一栅极结构两侧的衬底200表面后，部分厚度的第一栅掩蔽层213被刻蚀去除，第一栅掩蔽层213的厚度减小，且第一区域I还具有紧挨第一栅极结构两侧的第一掩膜层203。

请参考图5，以紧挨第一栅极结构侧壁的第一掩膜层203（请参考图4）为掩膜，刻蚀第一栅极结构两侧部分厚度的衬底200形成第一凹槽205，且第一区域I剩余的第一掩膜层203形成紧挨第一栅极结构的第一侧墙。

在刻蚀过程中，第二区域II被第一光刻胶层204（请参考图4）覆盖，防止第二区域II衬底200被刻蚀。

所述第一凹槽205的形状为：方形、U形或sigma（Σ）形。本实施例以形成的第一凹槽205的形状为U形做示范性说明，刻蚀第一栅极结构两侧部分厚度的衬底的工艺为各向异性刻蚀工艺。

作为一个实施例，所述各向异性刻蚀为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF₄、SF₆和Ar，CF₄流量为50sccm至100sccm，SF₆流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。

在其他实施例中，反应离子刻蚀工艺采用的刻蚀气体为HBr、SF₆和He。

由于各向异性刻蚀工艺具有垂直于衬底200表面方向刻蚀速率大的特点，在第一凹槽205形成之后，位于第一栅导电层212顶部的第一栅掩蔽层213被全部刻蚀去除，而位于第一栅极结构侧壁的第一掩膜层203和氧化层202被保留，在形成第一凹槽205后，紧挨第一栅极结构的第一掩膜层203和氧化层202为第一栅极结构的第一侧墙，形成的第一侧墙为氧化硅层和氮化硅层的叠层结构。

形成的第一侧墙具有保护第一栅极结构侧壁的作用，防止后续的刻蚀工艺对第一栅极结构侧壁造成刻蚀，保持第一栅极结构的完整性，从而提高半导体器件的电学性能和可靠性。

在第一凹槽205形成之后，还包括步骤：去除所述第一光刻胶层204。作为一个实施例，采用灰化工艺去除所述第一光刻胶层204，所述灰化工艺的工艺参数为：灰化气体为O₂，O₂流量为100sccm至250sccm，灰化温度为150度至300度。

请参考图6，形成填充满第一凹槽205（请参考图5）的第一应力层207。

本实施例以所述第一应力层207的顶部与衬底200表面齐平做示范性说明。在本发明其他实施例中，为了向第一区域沟道区施加适当的应力作用，所述第一应力层的顶部也可以高于衬底表面。

所述第一应力层207的材料为SiGe、SiGeB、SiC或SiCP。其中，当第一区域I为NMOS区域时，所述第一应力层207的材料为SiC或SiCP，所述第一应力层207为NMOS区域的沟道区提供拉应力作用，从而提高NMOS区域载流子迁移率；当第一区域I为PMOS区域时，所述第一应力层207的材料为SiGe或SiGeB，所述第一应力层207为PMOS区域的沟道区提供压应力作用。

本实施例以第一区域I为PMOS区域作示范性说明，所述第一应力层207的材料为SiGe或SiGeB；所述第一应力层207的材料为SiGe或SiGeB时，SiGe或SiGeB中Ge的质量百分比为10%至50%；所述第一应力层207的材料为SiGeB时，SiGeB中B原子浓度为1E18atom/cm³至3E20atom/cm³。

采用选择性外延工艺形成所述第一应力层207。

本实施例中，所述第一应力层207的材料为SiGeB，采用原位自掺杂（in-situ）的选择性外延工艺形成所述第一应力层207，选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、硼源气体、HCl和H₂，硅源气体为SiH₄、SiH₂Cl₂或Si₂H₆，锗源气体为GeH₄，硼源气体为B₂H₆，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，硼源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H₂流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。

第一应力层207的材料为SiGeB的好处在于：在形成第一应力层207的过程中，采用原位自掺杂工艺进行B掺杂，后续经过退火处理后，B在第一区域I衬底200内扩散形成重掺杂区；避免了后续形成重掺杂区的形成主侧墙、离子注入、以及湿法刻蚀去除主侧墙的工艺步骤，简化了半导体器件的工艺步骤，缩短了生产周期，并且，避免了湿法刻蚀去除主侧墙的工艺步骤，使得半导体器件处于湿法刻蚀的刻蚀环境中的时间减少，从而进一步防止湿法刻蚀对半导体器件产生不良影响，减少缺陷的产生。

本实施例中，在第一应力层207形成之后，在第一应力层207表面形成第一盖层208。所述第一盖层208的作用是：为后续生长金属硅化物提供高质量的硅晶格结构，所述金属硅化物可以降低半导体器件的接触电阻。

所述第一盖层208的材料为Si、SiGe、SiB或SiGeB，所述第一盖层208的材料中Ge的原子百分比为0至20%，所述第一盖层208的形成工艺为选择性外延

在本实施例中，所述第一盖层208的材料为Si，所述第一盖层208的厚度为50埃至300埃。

请参考图7，形成覆盖于第一应力层207表面、第一侧墙表面、第一栅极结构表面、第二区域II第一掩膜层203表面的第二掩膜层209。

本实施例中，在第一应力层207表面形成有第一盖层208，因此，第二掩膜层209覆盖于第一盖层208表面。

所述第二掩膜层209的材料为氮化硅、氧化硅或氮氧化硅，第二掩膜层209的材料和结构可参考第一掩膜层203（请参考图2）的材料和结构，在此不再赘述。

本实施例中，第二掩膜层209的材料为氮化硅。

请参考图8，形成覆盖于第一区域I第二掩膜层209表面的第二光刻胶层230。

所述第二光刻胶层230的作用和形成步骤可参考第一光刻胶层204（请参考图3）的作用和形成步骤，在此不再赘述。

请参考图9，刻蚀去除位于第二栅极结构两侧的第二掩膜层209和第一掩膜层203，暴露出第二栅极结构两侧的衬底200表面。

本实施例中，由于在衬底200表面形成有氧化层202，因此，在刻蚀去除位于第二栅极结构两侧的第二掩膜层209和第一掩膜层203之后，还包括步骤：刻蚀去除位于第二栅极结构两侧的氧化层202。

采用各向异性刻蚀工艺刻蚀所述第二掩膜层209和第一掩膜层203，所述刻蚀工艺可参考图4提供的刻蚀工艺，在此不再赘述。

在所述各向异性刻蚀工艺完成后，部分厚度的第二栅掩蔽层223被刻蚀去除，且第二区域II具有紧挨第二栅极结构两侧的第二掩膜层209、第一掩膜层203和氧化层202。

请参考图10，以紧挨第二栅极结构两侧的第二掩膜层209和第一掩膜层203为掩膜，刻蚀第二栅极结构两侧部分厚度的衬底200形成第二凹槽231，且第二区域II剩余的第二掩膜层209和第一掩膜层203形成紧挨第二栅极结构的第二侧墙232。

采用各向异性刻蚀工艺形成所述第二凹槽231，形成第二凹槽231的工艺可参考形成第一凹槽205（请参考图5）的工艺，在此不再赘述。

在第二凹槽231形成之后，第二栅掩蔽层223（请参考图9）被完全刻蚀去除，且紧挨第二栅极结构的第二掩膜层209、第一掩膜层203、氧化层202形成第二栅极结构的第二侧墙，所述第二侧墙为氧化硅层和氮化硅层的叠层结构。

形成的第二侧墙具有保护第二栅极结构的作用，防止后续的刻蚀工艺对第二栅极结构的侧壁造成刻蚀。

请参考图11，形成填充满第二凹槽231（请参考图10）的第二应力层241，且第二应力层241的应力层类型与第一应力层207的应力类型相反。

本实施例中，以第二区域II为NMOS区域为例做示范性说明，所述第二应力层241的材料为SiC或SiCP。

采用选择性外延工艺形成所述第二应力层241。所述第二应力层241的材料为SiC或SiCP时，SiC或SiCP中C的质量百分比1%至10%；所述第二应力层241的材料为SiCP时，P原子浓度为1E15atom/cm³至5E18atom/cm³。

本实施例中，所述第二应力层241的材料为SiCP，采用原位自掺杂的选择性外延工艺形成所述第二应力层241。采用SiCP作为第二应力层241的材料的好处在于：后续经过退火处理后，P在第二区域II衬底200内扩散形成重掺杂区，省略了后续形成主侧墙、离子注入、湿法刻蚀去除主侧墙的工艺步骤，减少了半导体器件中的缺陷，提高半导体器件良率。

在形成第二应力层241之后，采用选择性外延工艺在第二应力层241表面形成第二盖层242，所述第二盖层242的材料和形成工艺可参考第一盖层208（请参考图6）的材料和形成工艺，在此不再赘述。

需要说明的是，在形成第二应力层241之后，第一盖层208表面、第一栅极结构顶部、第一侧墙表面还具有第二掩膜层209，第一区域I的第二掩膜层209可以保留。这是因为：刻蚀工艺对第二掩膜层209的刻蚀速率远小于对后续形成的层间介质层的刻蚀速率，因此，第一区域I的第二掩膜层209具有接触刻蚀停止层（CESL：Contact Etch Stop Layer）的作用。

在第二盖层242形成之后，还包括步骤：对所述衬底200进行退火处理，激活第一应力层207内的B离子形成第一重掺杂区，激活第二应力层241内的P离子形成第二重掺杂区。

请参考图12，形成覆盖第一区域I的第二掩膜层209、第二应力层241表面、第二栅极结构表面、以及第二侧墙表面的接触刻蚀停止层243；在所述接触刻蚀停止层243表面形成层间介质层236。

本实施例中，第二应力层241表面形成有第二盖层242，因此，所述接触刻蚀停止层243覆盖于第二盖层242表面。

所述接触刻蚀停止层243的作用在于：后续会将半导体器件与外部电路电学连接，通过形成接触孔（Contact Via）以填充导电层的方式来进行电学连接；为了避免在形成接触孔的工艺过程中出现过刻蚀（Over Etch），在形成层间介质层244之前形成接触刻蚀停止层243，刻蚀工艺对接触刻蚀停止层243的刻蚀速率远小于对层间介质层244的刻蚀速率，从而防止过刻蚀的发生。

所述接触刻蚀停止层243的材料为氮化硅，接触刻蚀停止层的厚度为100埃至500埃。所述层间介质层244的材料为氧化硅。

本发明实施例形成的半导体器件为平面半导体结构或鳍式场效应管。

综上，本发明提供的技术方案具有以下优点：

首先，在形成第一应力层之前，形成覆盖第一区域和第二区域的第一掩膜层；刻蚀去除第一栅极结构两侧的衬底形成第一凹槽，且刻蚀后第一区域剩余的第一掩膜层形成第一侧墙；形成覆盖于第一应力层表面、第一侧墙表面以及第二区域第一掩膜层表面的第二掩膜层；刻蚀去除第二栅极结构两侧的衬底形成第二凹槽，且刻蚀后第二区域剩余的第二掩膜层和第一掩膜层形成第二侧墙。本发明使第一区域剩余的第一掩膜层形成第一侧墙，第二区域剩余的第二掩膜层和第一掩膜层形成第二侧墙，避免了去除第一掩膜层和第二掩膜层的工艺对半导体器件造成的不良影响，减少半导体器件内的缺陷，从而提高半导体器件的良率。

其次，本发明实施中，第一应力层的材料为SiGeB或SiCP，第二应力层的材料为SiGeB或SiCP；第一应力层或第二应力层中的B或P在退火处理后扩散形成半导体器件的重掺杂区，避免了形成重掺杂的额外的工艺步骤，例如，避免了形成主侧墙、离子注入、湿法刻蚀去除主侧墙的工艺步骤，进一步减少了半导体器件经历湿法刻蚀处理的时间，进一步防止半导体器件中产生缺陷，提高半导体器件的生产良率。

再次，本发明实施例对第一栅极结构和第二栅极结构进行再氧化工艺，修复第一栅极结构和第二栅极结构中由于干法刻蚀造成的缺陷，提高第一栅氧化层和第二栅氧化层的完整性，减小半导体器件的漏电流。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：

提供包括第一区域和第二区域的衬底，所述第一区域衬底表面形成有第一栅极结构，第二区域衬底表面形成有第二栅极结构，所述第一区域和第二区域衬底表面、第一栅极结构表面以及第二栅极结构表面形成有第一掩膜层；

刻蚀去除第一栅极结构两侧部分厚度的衬底形成第一凹槽，且刻蚀后第一区域剩余的第一掩膜层形成紧挨第一栅极结构侧壁的第一侧墙；

形成填充满第一凹槽的第一应力层；

形成覆盖于所述第一应力层表面、第一侧墙表面、第一栅极结构表面以及第二区域第一掩膜层表面的第二掩膜层；

刻蚀去除第二栅极结构两侧部分厚度的衬底形成第二凹槽，且刻蚀后第二区域剩余的第二掩膜层和第一掩膜层形成紧挨第二栅极结构侧壁的第二侧墙；

形成填充满所述第二凹槽的第二应力层，且第二应力层的应力层类型与第一应力层的应力类型相反。

2.根据权利要求1所述半导体器件的形成方法，其特征在于，在形成第一掩膜层之前，还包括步骤：对所述第一栅极结构和第二栅极结构进行再氧化工艺，在第一栅极结构表面、第二栅极结构表面、以及衬底表面形成氧化层。

3.根据权利要求2所述半导体器件的形成方法，其特征在于，所述再氧化工艺为炉管工艺，所述炉管工艺的工艺参数为：反应气体包括O₂，O₂流量为1000sccm至15000sccm，反应腔室温度为500度至800度。

4.根据权利要求2所述半导体器件的形成方法，其特征在于，所述氧化层的材料为氧化硅。

5.根据权利要求1或2所述半导体器件的形成方法，其特征在于，在形成第一掩膜层之前，还包括步骤：在第一栅极结构两侧衬底内形成第一轻掺杂区，在第二栅极结构两侧衬底内形成第二轻掺杂区。

6.根据权利要求1所述半导体器件的形成方法，其特征在于，所述第一掩膜层和第二掩膜层的材料为氮化硅或氮氧化硅。

7.根据权利要求1所述半导体器件的形成方法，其特征在于，刻蚀第一栅极结构两侧部分厚度的衬底的工艺为各向异性刻蚀。

8.根据权利要求7所述半导体器件的形成方法，其特征在于，所述各向异性刻蚀为反应离子刻蚀。

9.根据权利要求8所述半导体器件的形成方法，其特征在于，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF₄、SF₆和Ar，CF₄流量为50sccm至100sccm，SF₆流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。

10.根据权利要求1所述半导体器件的形成方法，其特征在于，在刻蚀去除位于第一栅极结构两侧的第一掩膜层之前，还包括步骤：形成覆盖于第二区域第一掩膜层表面的第一光刻胶层。

11.根据权利要求10所述半导体器件的形成方法，其特征在于，在形成第一凹槽之后，还包括步骤：去除所述第一光刻胶层。

12.根据权利要求1所述半导体器件的形成方法，其特征在于，在刻蚀去除位于第二栅极结构两侧的第二掩膜层和第一掩膜层之前，还包括步骤：形成覆盖于第一区域第二掩膜层表面的第二光刻胶层。

13.根据权利要求12所述半导体器件的形成方法，其特征在于，在形成第二凹槽之后，还包括步骤：去除所述第二光刻胶层。

14.根据权利要求1所述半导体器件的形成方法，其特征在于，采用选择性外延工艺形成所述第一应力层或第二应力层。

15.根据权利要求14所述半导体器件的形成方法，其特征在于，所述第一应力层或第二应力层的材料为SiGe、SiGeB、SiC或SiCP。

16.根据权利要求15所述半导体器件的形成方法，其特征在于，所述第一应力层或第二应力层的材料为SiGe时，SiGe中Ge的质量百分比为10%至50%；所述第一应力层或第二应力层的材料为SiC时，SiC中C的质量百分比为1%至10%。

17.根据权利要求15所述半导体器件的形成方法，其特征在于，所述第一应力层或第二应力层的材料为SiGeB时，B原子浓度为1E18atom/cm³至3E20atom/cm³；所述第一应力层或第二应力层的材料为SiCP时，P原子浓度为1E15atom/cm³至5E18atom/cm³。

18.根据权利要求15所述半导体器件的形成方法，其特征在于，所述第一应力层或第二应力层的材料为SiGeB，选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、硼源气体、HCl和H₂，硅源气体为SiH₄、SiH₂Cl₂或Si₂H₆，锗源气体为GeH₄，硼源气体为B₂H₆，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，硼源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H₂流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。

19.根据权利要求1所述半导体器件的形成方法，其特征在于，在形成第二应力层之后，还包括步骤：形成覆盖于第一区域的第二掩膜层表面、第二应力层表面、第二侧墙表面、以及第二栅极结构表面的接触刻蚀停止层；在所述接触刻蚀停止层表面形成层间介质层。