CN110164767A - 半导体器件及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 83
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000000137 annealing Methods 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims description 30
- 239000011248 coating agent Substances 0.000 claims description 26
- 238000000576 coating method Methods 0.000 claims description 26
- 230000008569 process Effects 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 239000007789 gas Substances 0.000 claims description 14
- 238000005516 engineering process Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 238000011049 filling Methods 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 241000208340 Araliaceae Species 0.000 claims 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 claims 1
- 235000003140 Panax quinquefolius Nutrition 0.000 claims 1
- 235000008434 ginseng Nutrition 0.000 claims 1
- 239000010410 layer Substances 0.000 description 339
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000002344 surface layer Substances 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 2
- 239000003245 coal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- -1 oxonium ion Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
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Abstract
一种半导体器件及其形成方法，方法包括：提供基底，基底具有第一区，基底上具有第一鳍部和第一伪栅极结构，第一伪栅极结构包括第一伪栅极层；在基底上形成覆盖第一伪栅极结构侧壁表面的介质层；去除第一伪栅极层，在介质层中形成第一栅开口；在第一栅开口底部形成界面层；在第一栅开口的侧壁和底部形成位于界面层上的栅介质层；在栅介质层上形成牺牲层，牺牲层顶部表面低于第一鳍部顶部表面，牺牲层暴露出第一鳍部顶部和部分侧壁表面的栅介质层；对牺牲层暴露出的栅介质层下方的界面层进行退火处理，使未被牺牲层覆盖的部分界面层厚度增加；至后去除牺牲层；之后在栅介质层表面形成填充满第一栅开口的栅电极层。所述方法提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有的半导体器件的形成方法所形成半导体器件性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，能够优化半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底具有第一区，所述基底上具有第一鳍部和第一伪栅极结构，所述第一伪栅极结构横跨第一鳍部，覆盖第一鳍部部分顶部表面和部分侧壁表面，所述第一伪栅极结构包括第一伪栅极层；在所述基底、第一鳍部和第一伪栅极结构上形成介质层，所述介质层覆盖所述第一伪栅极结构侧壁表面；去除所述第一伪栅极层，在介质层中形成第一栅开口；在第一栅开口底部形成界面层；在第一栅开口的侧壁和底部形成位于界面层上的栅介质层；在栅介质层上形成牺牲层，所述牺牲层顶部表面低于第一鳍部顶部表面，所述牺牲层覆盖第一鳍部侧壁的部分栅介质层表面，暴露出所述第一鳍部顶部和部分侧壁表面的栅介质层；对牺牲层暴露出的栅介质层下方的界面层进行退火处理，使所述未被牺牲层覆盖的部分界面层厚度增加；退火处理后，去除所述牺牲层；去除所述牺牲层后，在所述栅介质层表面形成栅电极层，所述栅电极层填充满所述第一栅开口。
可选的，去除所述牺牲层后，形成栅电极层前，还包括：在所述栅介质层表面形成功函数层。
可选的，所述界面层的材料包括氧化硅；形成所述界面层的工艺包括湿法氧化工艺。
可选的，所述湿法氧化工艺的参数包括：采用的溶液为臭氧溶液，所述臭氧溶液的浓度为20ppm～1000ppm，温度为25摄氏度～200摄氏度，时间为30秒～200秒。
可选的，所述界面层厚度为8埃～15埃。
可选的，所述退火处理的参数包括：采用的气体包括氧气，氧气浓度为0～1000ppm，温度为800摄氏度～1050摄氏度。
可选的，还包括：形成栅介质层后，形成所述牺牲层前，在所述第一栅开口的侧壁和底部以及介质层上形成位于栅介质层表面的覆盖层。
可选的，所述覆盖层的材料包括TiN或TaN。
可选的，所述牺牲层的形成方法包括：形成覆盖层后，在覆盖层表面形成初始牺牲层；去除第一鳍部顶部表面和部分侧壁表面的初始牺牲层，形成牺牲层，所述牺牲层顶部低于第一鳍部的顶部表面，所述牺牲层暴露出第一鳍部顶部表面和部分侧壁表面的栅介质层。
可选的，所述牺牲层的方法还包括：在第一栅开口内以及介质层上形成初始掩膜层，所述初始掩膜层位于初始牺牲层表面，所述初始掩膜层顶部表面高于介质层顶部表面；回刻蚀所述初始掩膜层，暴露出第一鳍部顶部表面和部分侧壁表面的初始牺牲层，形成掩膜层，所述掩膜层顶部表面低于第一鳍部顶部表面；形成掩膜层后，去除掩膜层暴露出的第一鳍部顶部和部分侧壁表面的初始牺牲层，形成牺牲层。
可选的，所述掩膜层顶部表面与第一鳍部顶部表面的距离为20nm～40nm。
可选的，还包括：形成牺牲层后，进行退火处理前，去除牺牲层表面的掩膜层。
可选的，所述牺牲层的材料包括：非晶硅或多晶硅。
可选的，所述牺牲层的厚度为25nm～50nm。
可选的，所述基底还具有第二区，所述基底第二区具有第二鳍部和横跨第二鳍部的第二伪栅极结构，第二伪栅极结构包括第二伪栅极层；所述介质层还位于基底第二区上，覆盖第二鳍部顶部和侧壁表面以及第二伪栅极结构侧壁表面；去除所述第二伪栅极层层，在介质层中形成第二栅开口；所述栅介质层还位于第二栅开口的侧壁和底部；所述牺牲层还位于第二栅开口内，覆盖第二鳍部侧壁的部分栅介质层表面，暴露出第二鳍部顶部和部分侧壁表面的栅介质层；所述栅电极层还位于第二开口内的栅介质层表面，填充满所述第二栅开口。
可选的，所述第一伪栅极结构包括位于第一鳍部部分顶部表面和侧壁表面的第一伪栅氧化层和位于第一伪栅氧化层表面的第一伪栅极层；所述第二伪栅极结构包括位于第二鳍部部分顶部表面和侧壁表面的第二伪栅氧化层和位于第二伪栅氧化层表面的第二伪栅极层。
可选的，所述第一栅开口的形成步骤包括：形成介质层后，去除所述第一伪栅极层；去除第一伪栅极层后，去除第一鳍部表面的伪栅氧化层，在介质层内形成第一栅开口。
可选的，所述第二栅开口的形成步骤包括：形成介质层后，去除所述第二伪栅极层，在介质层内形成第一栅开口。
本发明还提供一种采用上述方法形成的半导体器件。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，所述在第一栅开口底部形成界面层，界面层覆盖第一鳍部侧壁和顶部表面。在第一栅开口的侧壁和底部形成位于界面层上的栅介质层；在栅介质层上形成牺牲层，所述牺牲层覆盖栅介质层部分表面，牺牲层顶部表面低于第一鳍部顶部表面，暴露出所述第一鳍部顶部和靠近顶部的部分侧壁表面的栅介质层；所述栅介质层位于界面层表面，则所述牺牲层暴露第一鳍部顶部和靠近顶部的部分侧壁表面的界面层，对所述牺牲层暴露出的界面层进行退火处理，牺牲层暴露出的第一鳍部顶部和靠近顶部的部分侧壁表面的界面层在退火过程中会变厚，第一鳍部顶部和靠近顶部的部分侧壁表面的界面层厚度变厚，载流子穿透该部分界面层需要耗费的能量增加，从而减少了载流子穿透界面层的机率，避免了载流子对栅介质层的损伤，降低了栅电极层和基底之间漏电的机率。同时，界面层的厚度增加，使得载流子运动消耗界面层的时间增长，从而使得器件的寿命增长，增强了器件的可靠性。退火处理能够使得栅介质层致密化。综上，提高了半导体器件的性能。
进一步，在进行所述退火处理之前，在所述第一栅开口的侧壁和底部形成位于栅介质层表面的覆盖层，避免栅介质层暴露在所述退火处理的工艺气体中，进而避免在栅介质层中形成缺陷。
附图说明
图1是一种半导体器件的形成过程的结构示意图；
图2至图14是本发明一实施例的半导体器件的形成方法的结构示意图。
具体实施方式
如背景技术所述，现有技术形成的半导体器件的性能较差。
一种半导体器件的形成方法，包括：提供基底100，基底100上具有鳍部110和隔离结构101；在鳍部110上形成伪栅极结构；在伪栅极结构两侧的鳍部101中形成源漏掺杂层150；形成源漏掺杂层150后，在基底100上形成覆盖伪栅极结构侧壁的介质层170；形成介质层170后，去除伪栅极结构，在介质层中形成栅开口；在栅开口底部形成界面层121；在栅开口的侧壁和界面层上形成栅介质层122；形成栅介质层122后，在栅开口中形成功函数层123和栅电极层124。
栅极结构下方的基底为器件的沟道区，当在栅极结构和源漏极上加电压时，沟道越短，通过的电流越大，电场也相应的越大，热载流子效应明显；对于鳍式场效应管来说，热载流子容易在鳍部顶部聚集。随着半导体器件关键尺寸的缩小，界面层的厚度也较薄，容易被高速的电子隧穿，电子进入栅介质层，从而影响器件的性能。同时，界面层由于高速电子的运动，会随着碰撞时间的增长而失去对栅介质层的保护作用，使得半导体的性能退化，影响长期运作的可靠性。如果通过整体增加界面层的厚度，来减小热载流子效应，界面层整体厚度过厚，会提高器件的阈值电压，影响器件的性能。综上，导致半导体器件的性能较差。
在此基础上，本发明通过在鳍部的界面层上形成牺牲层，牺牲层顶部表面低于鳍部顶部表面，牺牲层暴露出鳍部顶部表面和部分侧壁表面的界面层，对牺牲层暴露出的界面层进行退火处理，增加鳍部顶部表面和部分侧壁表面的界面层的厚度，减小了界面层被载流子穿透的机率，降低了栅电极层和基底之间漏电的机率，提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图14是本发明一实施例中半导体器件形成过程的结构示意图。
参考图2和图3，图3中I区为图2沿M-M1方向的剖面图，图3中对应II区为图2沿M2-M3方向的剖面图，提供基底。
本实施例中，所述基底包括有第一区I和第二区II。所述第一区I为核心器件区，所述第二区II为输入输出器件区，且输入输出器件区以及核心器件区均具有NMOS区和PMOS区。
其他实施例中，基底仅包括第一区I。
基底包括：半导体衬底200、位于半导体衬底200第一区I上的第一鳍部211和位于半导体衬底200第二区II上的第二鳍部212。
本实施例中，所述半导体衬底200的材料为单晶硅。所述半导体衬底200还可以是多晶硅或非晶硅。所述半导体衬底200的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述第一鳍部211和第二鳍部212通过图形化所述半导体衬底200而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成第一鳍部211和第二鳍部212。
本实施例中，第一鳍部211和第二鳍部212的材料为单晶硅。在其它实施例中，第一鳍部211和第二鳍部212的材料为单晶锗硅或者其它半导体材料。
本实施例中，所述半导体衬底200上还具有隔离结构201，所述隔离结构201覆盖第一鳍部211和第二鳍部212的部分侧壁表面。所述隔离结构201的材料包括氧化硅。
本实施例中，所述基底还包括：位于第一鳍部211上的第一伪栅极结构，所述第一伪栅极结构横跨所述第一鳍部211，覆盖第一鳍部211部分顶部表面和部分侧壁表面；位于第二鳍部212上的第二伪栅极结构，所述第二伪栅极结构横跨所述第二鳍部222，覆盖第二鳍部222部分顶部表面和部分侧壁表面。
本实施例中，所述第一伪栅结构包括位于第一鳍部部分顶部表面和部分侧壁表面的第一伪栅氧化层202和位于第一伪栅氧化层202上的第一伪栅极层221；所述第二伪栅极结构包括位于第二鳍部部分顶部表面和部分侧壁表面的第二伪栅氧化层213和位于第二伪栅氧化层213上的第二伪栅极层222；
所述伪栅氧化层202的材料为氧化硅。
所述第一伪栅极层221和第二伪栅极层222的材料包括硅、非晶硅、多晶硅或掺杂的多晶硅。
本实施例中，形成第一伪栅极结构和第二伪栅极结构后，还包括：形成位于第一伪栅极结构侧壁表面的第一侧墙231、位于第一侧墙231侧壁表面的第三侧墙241、位于第二伪栅极结构侧壁表面的第二侧墙232、位于第二侧墙232侧壁表面的第四侧墙242。
本实施例中，所述第一侧墙231和第三侧墙241位于第一伪栅极层202上；所述第二侧墙232和第四侧墙242位于第二伪栅极层213上。
所述第一侧墙231和第二侧墙232同时形成。其他实施例中，第一侧墙231和第二侧墙232不同时形成。
所述第一侧墙231和第二侧墙232的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述第三侧墙241和第四侧墙242同时形成。其他实施例中，第三侧墙241和第四侧墙242不同时形成。
所述第三侧墙241和第四侧墙242的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，还包括：形成第三侧墙241和第四侧墙242后，在第一伪栅极结构、第一侧墙231和第三侧墙241两侧的第一鳍部211中形成第一凹槽，在第二伪栅极结构、第二侧墙232和第四侧墙242两侧的第二鳍部212中形成第二凹槽；形成第一凹槽和第二凹槽后，在第一凹槽中形成第一源漏掺杂层251，在第二凹槽中形成第二源漏掺杂层252。
形成第一源漏掺杂层251和第二源漏掺杂层252的工艺为外延生长工艺。
第一区I与第二区II形成的晶体管类型可以相同也可以不同。
本实施例中，第一区I与第二区II形成的晶体管类型相同，均为NMOS晶体管。由于第一区I与第二区II形成的晶体管类型相同，故可以同时形成第一源漏掺杂层251和第二源漏掺杂层252。
其他实施例中，第一区I与第二区II所形成的晶体管类型不同时，需要先形成第一区I上的源漏掺杂层，然后形成第二区II上的源漏掺杂层，或者先形成第二区II上的源漏掺杂层的然后形成第一区I上的源漏掺杂层。
本实施例中，形成第一源漏掺杂层251和第二源漏掺杂层252后，在隔离结构201、第一鳍部211、第二鳍部212、第一伪栅极结构和第二伪栅极结构上形成介质层270。
所述介质层270的材料包括氧化硅。
形成所述介质层270的方法包括：在基底、第一源漏掺杂层251和第二源漏掺杂层252上形成介质膜，平坦化介质膜直至暴露出第一伪栅极结构顶部表面和第二伪栅极结构顶部表面；形成介质层270。形成所述介质膜的工艺包括流体化学气相沉积工艺。
请参考图4和图5，图4和图3剖面方向一致，图5中第一区I为图4沿N-N1方向的剖面图，图5中第二区II为图4沿N2-N3方向的剖面图。形成介质层270后，去除第一伪栅极层221和第二伪栅极层222，在介质层270中形成,初始第一栅开口210和第二栅开口220。
所述初始第一栅开口210的形成步骤包括：形成介质层270后，去除第一伪栅极结构的第一伪栅极层221，在介质层270内形成初始第一栅开口210。
所述第二栅开口220的形成步骤包括：形成介质层270后，去除第二伪栅极结构的第二伪栅极层222，在介质层270内形成第二栅开口220。
请参考图6，图6与图5剖面方向一致，形成初始第一栅开口210后，去除第一鳍部211表面的第一伪栅氧化层202，形成第一栅开口260。
所述第一栅开口260和第二栅开口220后续用于形成第一栅极结构和第二栅极结构。
本实施例中，第一区I为核心器件区，核心器件区由于器件需求，界面层的厚度不能过厚，伪栅氧化层的厚度高于器件所述的厚度，同时，核心区对于界面层和栅介质层的致密度要求较高，故需要去除伪栅氧化层后再形成界面层；第二区II为输入输出区，器件对界面层的要求较低，可以用伪栅氧化层作为后续形成的栅极结构的界面层。
第二区II为输入输出区，对界面层要求不高，伪栅氧化层能够满足输入输出区对界面层的需求，故形成第二栅开口时，不去除第二区II中的伪栅氧化层，后续第二鳍部212表面的伪栅氧化层202作为后续第二栅极结构的第二界面层。
去除第一鳍部211表面的第一伪栅氧化层202的步骤包括：在所述介质层上、和所述第二栅开口内形成掩膜层(未图示)，所述掩膜层暴露出初始第一栅开口；以所述掩膜层为掩膜，刻蚀去除第一鳍部211表面的伪栅氧化层202。
所述掩膜层的材料包括有机材料层，例如：光刻胶。
形成所述掩膜层的工艺包括旋涂工艺。
去除第一鳍部211表面的第一伪栅氧化层202的工艺包括各向同性的湿法刻蚀工艺或各向同性的干法刻蚀工艺。
本实施例中，去除第一鳍部211表面的第一伪栅氧化层202的工艺为各向同性的干法刻蚀工艺，所述干法刻蚀的工艺参数包括：采用的气体包括NH3气体、NF3气体和He，NH3气体的流量为200sccm～500sccm，NF3气体的流量为20sccm～200sccm，He的流量为600sccm～2000sccm，腔室压强为2torr～10torr，时间为20秒～100秒。
请参考图7，形成第一栅开口260后，在第一栅开口260暴露出的第一鳍部211表面形成界面层203；形成界面层203后，在第一栅开口260的侧壁、第一栅开口260底部的界面层203表面、第二栅开口220的侧壁和第二栅开口220底部的第二伪栅氧化层213表面形成栅介质层204。
本实施例中，第二区II为输入输出区，对界面层要求不高，第二伪栅氧化层213能够满足输入输出区对界面层的需求，故本实施例中，第二界面层不用另外形成，第二鳍部212表面的伪栅氧化层202作为后续形成的第二栅极结构的第二界面层。其他实施例中，去除第二区II上的第二伪栅氧化层，重新形成第二界面层。
所述界面层203的材料包括氧化硅。
形成所述界面层203的工艺包括湿法氧化工艺。
形成所述界面层203的湿法氧化工艺的参数包括：采用的溶液为臭氧溶液，所述臭氧溶液的浓度为20ppm～1000ppm，温度为25摄氏度～200摄氏度，时间为30秒～200秒。
在上述湿法氧化工艺的参数条件下，界面层203能够在臭氧水溶液中生长具有饱和厚度，界面层203的厚度不会随着时间无限生长，因此有利于更好的控制界面层203的厚度。
所述界面层203位于第一栅开口210底部的基底表面，具体的，界面层203位于第一栅开口210底部的鳍部211表面。
所述界面层203的作用包括：修复第一栅开口210底部的基底表面，具体的，修复第一栅开口210底部的第一鳍部211表面。
本实施例中，界面层203的厚度为8埃～15埃。若第一界面层203的厚度过厚，导致第一区I晶体管的阈值电压过大，且驱动电流较小；若第一界面层203的厚度过薄，导致修复第一栅开口210底部的第一鳍部211的能力较差。
本实施例中，在形成所述界面层203后，在所述第一栅开口260的侧壁和底部形成位于界面层203上以及在第二栅开口220的侧壁和底部形成位于第二伪栅氧化层213上的栅介质层204。其他实施例中，在第一栅开口260侧壁和底部内形成栅介质层的过程和在第二开栅开口220侧壁和底部内形成栅介质层的过程不同时进行。
所述栅介质层204的材料为高K(K大于3.9)介质材料。
本实施例中，所述栅介质层204还位于介质层270上。
本实施例中，形成所述界面层203的工艺和形成所述栅介质层204的工艺之间的间隔时间小于2小时，好处在于：避免界面层203在形成界面层203的工艺和形成栅介质层204的工艺间隙中生长过厚，以符合工艺设计的要求。
在栅介质层上形成牺牲层，所述牺牲层覆盖栅介质层部分表面，暴露出所述第一鳍部顶部表面和部分侧壁表面和第二鳍部顶部表面和部分侧壁表面的栅介质层；所述牺牲层形成步骤具体参考图8～图11。
请参考图8，形成栅介质层204后，在栅介质层204表面形成覆盖层205；形成覆盖层205后，在覆盖层205表面形成初始牺牲层206。
具体的，形成栅介质层204后，形成所述初始牺牲层206之前，在所述第一栅开口260的侧壁和底部、第二栅开口220的侧壁和底部和介质层270上形成位于栅介质层204表面的覆盖层205；在形成覆盖层205后，在所述第一栅开口260的侧壁和底部和第二栅开口220的侧壁和底部形成位于覆盖层表面的初始牺牲层206。
本实施例中，所述覆盖层205的材料包括TiN或TaN。
所述覆盖层205的作用包括：避免栅介质层204暴露在后续退火处理的工艺气体中，进而避免在栅介质层204中形成缺陷；且覆盖层204能够和后续功函数层共同调节晶体管的阈值电压。
在一实施例中，所述覆盖层205的厚度为25埃～100埃。
本实施例中，覆盖层205位于栅介质层204表面。在其它实施例中，不形成覆盖层。
所述初始牺牲层206的材料包括非晶硅或多晶硅。
所述初始牺牲层206为后续形成牺牲层提供材料。
请参考图9，形成初始牺牲层206后，在第一栅开口260内、第二栅开口内和介质层270上形成初始掩膜层207。
所述初始掩膜层207覆盖介质层207，且填充第一栅开口260和第二栅开口220，位于初始牺牲层206表面，所述初始掩膜层207顶部表面高于介质层270顶部表面。
所述初始掩膜层207为后续掩膜层提供材料。
所述初始掩膜层207的形成工艺为旋涂工艺。所述初始掩膜层207的材料为有机填充材料。
请参考图10，形成所述初始掩膜层207后，回刻蚀所述初始掩膜层207，暴露出第一鳍部211顶部表面和部分侧壁表面以及第二鳍部212顶部表面和部分侧壁表面的初始牺牲层206，形成掩膜层208。
掩膜层208用于保护后续要形成的牺牲层，同时定义了所要形成的牺牲层209的顶部表面与第一鳍部顶部表面或者第二鳍部顶部表面的距离。
所述掩膜层208顶部表面低于第一鳍部211和第二鳍部212的顶部表面，所述掩膜层208顶部表面距离第一鳍部211顶部的距离为第一距离，所述第一距离为20nm～40nm。
所述第一距离决定了后续形成的牺牲层209顶部距离第一鳍部211顶部的距离，所述第一距离过小，牺牲层209顶部距离第一鳍部211顶部距离过小，第一鳍部211侧壁上部靠近顶部区域的界面层203无法在退火过程中变厚，无法抑制该区域的热载流子效应，影响器件的性能；所述第一距离过大，后续形成牺牲层209顶部距离第一鳍部211顶部距离过大，可以保护的界面层较少，后续退火过程中，过多的界面层203被氧化，厚度变厚，影响半导体器件的阈值电压，从而使得开启电流增大，影响器件的性能。
请参考图11，形成掩膜层208后，去除掩膜层208暴露出的第一鳍部211顶部表面和部分侧壁表面以及第二鳍部212顶板表面和部分侧壁表面的初始牺牲层206，形成牺牲层209。
所述牺牲层209后续用于阻挡退火过程中的氧离子进入第一鳍部211或者第二鳍部212，使得界面层203被牺牲层209覆盖的区域不会被加厚，从而影响核心器件区的电学性能，导致半导体器件的性能下降。
所述牺牲层209的厚度为25nm～50nm.
所述牺牲层209厚度过薄，退火过程中，牺牲层209无法有效保护界面层203不被氧化；所述牺牲层209厚度过厚，造成工艺浪费。
去除掩膜层208暴露出的第一鳍部211顶部表面和部分侧壁表面以及第二鳍部212顶板表面和部分侧壁表面的初始牺牲层206的工艺为各向同性的干法刻蚀工艺或湿法刻蚀工艺。
本实施例中，去除掩膜层208暴露出的第一鳍部211顶部表面和部分侧壁表面以及第二鳍部212顶部表面和部分侧壁表面的初始牺牲层206的工艺为各向同性的干法刻蚀工艺，所述干法工艺参数包括：采用的气体包括HBr气体和He，HBr气体的流量为150sccm～500sccm，NF3气体的流量为20sccm～200sccm，He的流量为100sccm～400sccm，腔室压强为3mtorr～10mtorr，温度为50摄氏度～100摄氏度，源射频功率为200W～500W，偏置功率为10W～40W。
请参考图12，形成牺牲层209后，去除掩膜层208；去除掩膜层208后，对界面层203进行退火处理。
具体的，形成牺牲层209后，去除位于牺牲层209表面的掩膜层208，去除掩膜层208后，第一鳍部211顶部表面和部分侧壁表面以及第二鳍部212顶部表面和部分侧壁表面暴露出覆盖层205，第一鳍部211部分侧壁表面和第二鳍部212部分侧壁表面被牺牲层209覆盖。
去除掩膜层208后，对第一栅开口260内的牺牲层209暴露出的第一鳍部211顶部表面和部分侧壁表面的栅介质层204下方的界面层203进行退火处理。
由于第一鳍部211顶部表面和部分侧壁表面以及第二鳍部212顶部表面和部分侧壁表面未被牺牲层209覆盖，而是暴露出覆盖层205，退火过程中，O2将牺牲层209暴露出第一鳍部211顶部和部分侧壁表面氧化，增加了暴露出的覆盖层205内部的界面层203的厚度，具体的厚度为8埃～12埃，第一鳍部211顶部和部分侧壁的界面层203增加，能够增强防止热载流子穿透的机率，同时改善了第一鳍部211与界面层203的界面态；少量O2扩散至第二伪栅氧化层213和第二鳍部212之间的界面，在第二伪栅氧化层213和第二鳍部212之间形成一层很薄的氧化层，具体的厚度为8埃～12埃，进而降低了第二伪栅氧化层213和第二鳍部212之间的界面态。
所述退火处理的参数包括：采用的气体包括氧气，氧气的浓度为0～1000ppm，温度为800摄氏度～1050摄氏度，如900摄氏度。
所述温度高于1050摄氏度，器件的热负载太高，温度低于800摄氏度时，界面层的氧化速率低。
请参考图13，进行退火处理后，去除牺牲层209。
去除牺牲层209后，暴露出位于第一栅开口260底部和侧壁以及第二栅开口220底部和侧壁的覆盖层205。
去除牺牲层209的工艺为各向异性的干法刻蚀工艺或者各向同性的湿法刻蚀工艺。
本实施例中，去除牺牲层209的工艺为各向同性的湿法刻蚀工艺，所述工艺参数包括：温度为25摄氏度～300摄氏度的，体积百分比为20％～90％的HCl气体。
请参考图14，去除牺牲层209后，在所述覆盖层205表面形成栅电极层290，所述栅电极层290填充满第一栅开口260和第二栅开口220。
本实施例中，去除牺牲层209后，形成栅电极层290前，还包括：在第一栅开口210底部和侧壁、第二栅开口底部和侧壁和介质层270上暴露出覆盖层205表面形成功函数层280。
所述功函数层280用于调节器件阈值电压，提高器件的性能。
形成栅电极层290的步骤包括：形成功函数层280后，在功函数280表面形成初始栅电极层(未图示)，所述初始栅电极层顶部表面高于介质层270顶部表面；平坦化所述初始栅电极层，直至暴露出介质层270顶部表面，形成栅电极层290，所述栅电极层290顶部表面和介质层270顶部表面齐平。
所述栅电极层290的材料为金属，如钨。
本实施例中，所述栅电极层290位于第一栅开口260侧壁和底部的部分作为第一栅电极层，所述栅电极层290位于第二栅开口220侧壁和底部的部分作为第二栅电极层，所述第一栅电极层和第二栅电极层为同一工艺形成，简化了工艺。
其他实施例中，在第一栅开口210内形成第一栅极层和在第二栅开口内形成第二栅极层的工艺不同时进行。
平坦化初始栅电极层的工艺包括化学机械研磨工艺。
具体的，平坦化初始栅电极层、功函数层280、覆盖层205和栅介质层204直至暴露出介质层270的顶部表面。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底具有第一区，所述基底上具有第一鳍部和第一伪栅极结构，所述第一伪栅极结构横跨第一鳍部，覆盖第一鳍部部分顶部表面和部分侧壁表面，所述第一伪栅极结构包括第一伪栅极层；
在所述基底、第一鳍部和第一伪栅极结构上形成介质层，所述介质层覆盖所述第一伪栅极结构侧壁表面；
去除所述第一伪栅极层，在介质层中形成第一栅开口；
在第一栅开口底部形成界面层；
在第一栅开口的侧壁和底部形成位于界面层上的栅介质层；
在栅介质层上形成牺牲层，所述牺牲层顶部表面低于第一鳍部顶部表面，所述牺牲层覆盖第一鳍部侧壁的部分栅介质层表面，暴露出所述第一鳍部顶部和部分侧壁表面的栅介质层；
对牺牲层暴露出的栅介质层下方的界面层进行退火处理，使所述未被牺牲层覆盖的部分界面层厚度增加；
退火处理后，去除所述牺牲层；
去除所述牺牲层后，在所述栅介质层表面形成栅电极层，所述栅电极层填充满所述第一栅开口。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除所述牺牲层后，形成栅电极层前，还包括：在所述栅介质层表面形成功函数层。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述界面层的材料包括氧化硅；形成所述界面层的工艺包括湿法氧化工艺。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述湿法氧化工艺的参数包括：采用的溶液为臭氧溶液，所述臭氧溶液的浓度为20ppm～1000ppm，温度为25摄氏度～200摄氏度，时间为30秒～200秒。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述界面层厚度为8埃～15埃。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述退火处理的参数包括：采用的气体包括氧气，氧气浓度为0～1000ppm，温度为800摄氏度～1050摄氏度。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成栅介质层后，形成所述牺牲层前，在所述第一栅开口的侧壁和底部以及介质层上形成位于栅介质层表面的覆盖层。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述覆盖层的材料包括TiN或TaN。
9.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述牺牲层的形成方法包括：形成覆盖层后，在覆盖层表面形成初始牺牲层；去除第一鳍部顶部表面和部分侧壁表面的初始牺牲层，形成牺牲层，所述牺牲层顶部低于第一鳍部的顶部表面，所述牺牲层暴露出第一鳍部顶部表面和部分侧壁表面的栅介质层。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述牺牲层的方法还包括：在第一栅开口内以及介质层上形成初始掩膜层，所述初始掩膜层位于初始牺牲层表面，所述初始掩膜层顶部表面高于介质层顶部表面；回刻蚀所述初始掩膜层，暴露出第一鳍部顶部表面和部分侧壁表面的初始牺牲层，形成掩膜层，所述掩膜层顶部表面低于第一鳍部顶部表面；形成掩膜层后，去除掩膜层暴露出的第一鳍部顶部和部分侧壁表面的初始牺牲层，形成牺牲层。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述掩膜层顶部表面与第一鳍部顶部表面的距离为20nm～40nm。
12.根据权利要求10所述的半导体器件的形成方法，其特征在于，还包括：形成牺牲层后，进行退火处理前，去除牺牲层表面的掩膜层。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料包括：非晶硅或多晶硅。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的厚度为25nm～50nm。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述基底还具有第二区，所述基底第二区具有第二鳍部和横跨第二鳍部的第二伪栅极结构，第二伪栅极结构包括第二伪栅极层；所述介质层还位于基底第二区上，覆盖第二鳍部顶部和侧壁表面以及第二伪栅极结构侧壁表面；去除所述第二伪栅极层层，在介质层中形成第二栅开口；所述栅介质层还位于第二栅开口的侧壁和底部；所述牺牲层还位于第二栅开口内，覆盖第二鳍部侧壁的部分栅介质层表面，暴露出第二鳍部顶部和部分侧壁表面的栅介质层；所述栅电极层还位于第二开口内的栅介质层表面，填充满所述第二栅开口。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述第一伪栅极结构包括位于第一鳍部部分顶部表面和侧壁表面的伪栅氧化层和位于第一伪栅氧化层表面的第一伪栅极层；所述第二伪栅极结构包括位于第二鳍部部分顶部表面和侧壁表面的第二伪栅氧化层和位于第二伪栅氧化层表面的第二伪栅极层。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，所述第一栅开口的形成步骤包括：形成介质层后，去除所述第一伪栅极层；去除第一伪栅极层后，去除第一鳍部表面的第一伪栅氧化层，在介质层内形成第一栅开口。
18.根据权利要求17所述的半导体器件的形成方法，其特征在于，所述第二栅开口的形成步骤包括：形成介质层后，去除所述第二伪栅极层，在介质层内形成第一栅开口。
19.如权利要求1至18任意一项方法形成的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN110164767B (zh) | 2022-05-13 |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |