CN112563243A - 半导体装置 - Google Patents

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drain
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黄柏瑜
林诗哲
王朝勋
赵高毅
王美匀
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Abstract

公开了一种半导体装置，源极/漏极位于基板上。源极/漏极接点位于源极/漏极上。第一通孔位于源极/漏极接点上。第一通孔具有横向凸出的底部，与位于横向凸出的底部上的顶部。

Description

半导体装置
技术领域
本发明实施例关于半导体装置，更特别关于低电阻的源极/漏极通孔。
背景技术
半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代的集成电路具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作工艺所产生的最小构件或线路)缩小而增加。尺寸缩小的工艺通常有利于增加产能并降低相关成本。尺寸缩小亦增加处理与制造集成电路的复杂度。
举例来说，随着每一代技术的源极/漏极通孔缩小，可能增加源极/漏极通孔的电阻。电阻增加是不想要的现象，因为会劣化装置效能如速度。虽然形成源极/漏极通孔的现有方法通常适用，但无法符合所有方面的需求。
发明内容
本发明一实施例提供的半导体装置包括：源极/漏极，位于基板上；源极/漏极接点，位于源极/漏极上；以及第一通孔，位于源极/漏极接点上，其中第一通孔具有横向凸出的底部，与位于横向凸出的底部上的顶部。
本发明一实施例提供的半导体装置包括：源极/漏极，位于基板上；栅极结构，位于基板上；第一层间介电层，位于栅极结构上；蚀刻停止层，位于第一层间介电层上；第二层间介电层，位于蚀刻停止层上；栅极通孔，位于栅极结构上，其中栅极通孔垂直延伸穿过第一层间介电层、蚀刻停止层、与第二层间介电层；粘着层，位于栅极通孔与第一层间介电层、蚀刻停止层、及第二层间介电层之间；源极/漏极接点，位于源极/漏极上，其中源极/漏极接点垂直延伸穿过第一层间介电层；以及源极/漏极通孔，位于源极/漏极接点上，其中源极/漏极通孔垂直延伸穿过第二层间介电层与蚀刻停止层，且其中源极/漏极通孔的侧壁直接物理接触蚀刻停止层与第二层间介电层的侧壁。
本发明又一实施例提供的半导体装置的形成方法包括：形成源极/漏极与栅极结构于基板上；形成第一层间介电层于源极/漏极与栅极结构上；形成源极/漏极接点于源极/漏极上，其中源极/漏极接点垂直延伸穿过第一层间介电层；形成蚀刻停止层于第一层间介电层上；形成第二层间介电层于蚀刻停止层上；蚀刻第二层间介电层与蚀刻停止层，以形成第一通孔洞露出源极/漏极接点；形成源极/漏极通孔于第一通孔洞中，其中源极/漏极通孔直接物理接触源极/漏极接点、蚀刻停止层、与第二层间介电层；在形成源极/漏极通孔之后，蚀刻第二层间介电层、蚀刻停止层、与第一层间介电层，以形成第二通孔洞露出栅极结构；以及形成栅极通孔于第二通孔洞中。
附图说明
图1A是本发明多种实施例中，集成电路装置的透视图。
图1B是本发明多种实施例中，集成电路装置的平面上视图。
图2至图14是本发明多种实施例中，集成电路装置在制作的多种阶段中的剖视图。
图15是本发明多种实施例中，集成电路装置于一制作阶段的上视图。
图16是本发明多种实施例中，集成电路装置于一制作阶段的剖视图。
图17是本发明多种实施例中，制作半导体装置的方法的流程图。
附图标记说明：
AA’：剖线
90：集成电路装置
110：基板
120：鳍状结构
122：源极/漏极结构
130：隔离结构
140：栅极结构
230：栅极间隔物
300：多层内连线结构
310,410：层间介电层
320：接点沟槽
330：金属硅化物
350：源极/漏极接点
370：阻障层
390：蚀刻停止层
430,480,570：蚀刻工艺
450,580：通孔洞
450A,550A：顶部
450B,550B：底部
500,510,510B,520,670,680：尺寸
540：选择性金属成长工艺
550：源极/漏极通孔
560,560B,610,700,710,720：距离
590,620：沉积工艺
600：粘着层
630：导电层
650：平坦化工艺
900：方法
910,920,930,940,950,960,970,980,990：步骤
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例是用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm”包含的尺寸范围介于4.5nm至5.5nm之间。
本发明实施例一般关于半导体装置，更特别关于场效晶体管如平面场效晶体管或三维鳍状场效晶体管。本发明一实施例关于形成低电阻的源极/漏极通孔，作为制作半导体装置的一部分。举例来说，形成源极/漏极通孔的现有方法需要先形成粘着层于源极/漏极通孔洞中，接着形成源极/漏极通孔于粘着层上以填入通孔洞。这是因为若源极/漏极通孔直接沉积于通孔洞而不采用粘着层的话，源极/漏极通孔对形成其上的周围材料(如介电材料)的粘着力不强。缺乏粘着力会造成后续进行研磨工艺时，源极/漏极通孔可能剥落。虽然粘着层的存在可减少源极/漏极通孔剥落的问题，但实质上增加源极/漏极通孔的整体电阻，因为粘着层的电阻高于源极/漏极通孔材料的电阻。高电阻是不想要的现象，因其负面地影响装置效能如速度。
为了克服上述问题，本发明实施例形成源极/漏极通孔的方法不采用粘着层。举例来说，可采用选择性金属成长技术直接形成源极/漏极通孔于源极/漏极接点上，其可让源极/漏极通孔与源极/漏极接点具有良好的粘着性。源极/漏极通孔亦具有横向凸出的底部，其可提供多种优点如降低电阻、避免研磨料造成腐蚀、或其他优点，如下详述。
图1A及图1B分别显示集成电路装置90的一部分的三维透视图与上视图。集成电路装置90可为处理集成电路或其部分时的中间装置，其可包含静态随机存取存储器及/或其他逻辑电路、被动构件(如电阻、电容、与电感)、与主动构件(如p型场效晶体管、n型场效晶体管、鳍状场效晶体管、金属氧化物半导体场效晶体管、互补式金属氧化物半导体晶体管、双极性晶体管、高电压晶体管、高频晶体管、及/或其他存储器单元)。本发明实施例不限于任何特定数目的装置或装置区或任何特定的装置设置，除非记载于相关申请文件中。举例来说，虽然图示的集成电路装置90为三维鳍状场效晶体管装置，本发明实施例的概念亦可用于平面场效晶体管装置。
如图1A所示，集成电路装置90包括基板110。基板110可包含单一半导体元素(如硅、锗、及/或其他合适材料)、半导体化合物(如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、及/或其他合适材料)、或半导体合金(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟、及/或其他合适材料)。基板110可为组成一致的单层材料。在其他实施例中，基板110可包含类似组成或不同组成的多种材料层以用于制造集成电路装置。在一例中，基板110可为绝缘层上硅基板，其具有半导体硅层形成于氧化硅层上。在另一例中，基板110可包含导电层、半导体层、介电层、其他层、或上述的组合。多种掺杂区如源极/漏极区可形成于基板110之中或之上。掺杂区可掺杂n型掺质如磷或砷，及/或p型掺质如硼，端视设计需求而定。掺杂区可直接形成于基板110上、形成于p型井结构中、形成于n型井结构中、形成于双井结构中、或采用隆起结构。掺杂区的形成方法可为布植掺质原子、原位掺杂的外延成长、及/或其他合适技术。
三维的主动区形成于基板110上。主动区为自基板110向上凸出的延伸鳍状结构。如此一来，主动区可视作鳍状结构120。鳍状结构120的制作方法可采用合适工艺，包括光微影与蚀刻工艺。光微影工艺可包含形成光刻胶层于基板110上、曝光光刻胶至一图案、进行曝光后烘烤工艺、以及显影光刻胶以形成含光刻胶的遮罩单元(未图示)。接着采用遮罩单元，并蚀刻凹陷至基板110中，以保留鳍状结构120于基板110上。蚀刻工艺可包含干蚀刻、湿蚀刻、反应性离子蚀刻、及/或其他合适工艺。在一些实施例中，鳍状结构120的形成方法可为双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光微影与自对准工艺，其产生的图案间距小于采用单一的直接光微影工艺所得的图案间距。举例来说，可形成层状物于基板上，并采用光微影工艺图案化层状物。可采用自对准工艺，沿着图案化的层状物侧部形成间隔物。接着移除层状物，再采用保留的间隔物或芯图案化鳍状结构120。
集成电路装置90亦包含源极/漏极结构122形成于鳍状结构120上。源极/漏极结构122可包含外延成长于鳍状结构120上的外延层。
集成电路装置90还包含隔离结构130形成于基板110上。隔离结构130电性分隔集成电路装置90的多种构件。隔离结构130可包含氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃、低介电常数的介电材料、及/或其他合适材料。在一些实施例中，隔离结构130可包含浅沟槽隔离结构。在一实施例中，隔离结构130的形成方法可为在形成鳍状结构120时，蚀刻沟槽于基板110中。接着将上述隔离材料填入沟槽，再进行化学机械研磨工艺。亦可实施其他隔离结构如场氧化物、局部氧化硅、及/或其他合适结构，以作为隔离结构130。在其他实施例中，隔离结构130可包含多层结构，比如具有一或多个热氧化物衬垫层。
集成电路装置90亦包含栅极结构140形成于鳍状结构120上，并自每一鳍状结构120的通道区中的三侧上接合鳍状结构120。栅极结构140可为虚置栅极结构(比如包含氧化物的栅极介电层与多晶硅栅极)，或高介电常数的介电层与金属栅极结构(由置换虚置栅极结构所形成)。虽然未图示于此，栅极结构140可包含额外材料层如鳍状结构120上的界面层、盖层、其他合适层、或上述的组合。
如图1B所示，多个鳍状结构120的长度方向沿着X方向，多个栅极结构140的长度方向沿着Y方向(通常垂直于鳍状结构120)。在许多实施例中，集成电路装置90包含额外结构如沿着栅极结构140的侧壁的栅极间隔物、位于栅极结构140上的硬遮罩层、与多种其他结构。为了简化目的，采用图2至图12的剖视图说明本发明一实施例的工艺步骤，其中集成电路装置90的剖视图沿着图1A及图1B所示的剖线AA'。
如图2所示，集成电路装置90包含上述基板110。栅极结构140在Z方向中形成于基板110上，且Z方向垂直于X方向与Y方向所定义的水平表面。栅极结构140各自夹设于源极区与漏极区之间，其中通道区定义于源极区与漏极区之间的基板110中。栅极结构140接合通道区，使操作时的电流可流动于源极/漏极区之间。在一些实施方式中，栅极结构140形成于鳍状结构(比如图1A及图1B的鳍状结构120)上，使栅极结构140各自包覆鳍状结构的一部分。举例来说，栅极结构140包覆鳍状结构的通道区，进而夹设于鳍状结构的源极区与漏极区之间。
在一些实施例中，栅极结构140包含金属栅极堆叠，其设置以达到设计需求所需的功能。举例来说，金属栅极堆叠可各自包含栅极介电层与栅极。栅极介电层位于基板110上，且栅极位于栅极介电层上。在一些实施方式中，栅极介电层顺应性地位于定义金属栅极堆叠的集成电路装置90的侧壁表面与下表面上，使栅极介电层通常为U形且具有实质上一致的厚度。栅极介电层可包含介电材料如氧化硅、高介电常数的介电材料、其他合适的介电材料、或上述的组合。高介电常数的介电材料一般视作具有高介电常数的介电材料，比如介电常数大于氧化硅的介电常数(如约3.9)的介电材料。例示性的高介电常数的介电材料包括铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适成分、或上述的组合。在一些实施方式中，栅极介电层包含多层结构，比如界面层(如氧化硅)与高介电常数的介电层(如氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化铪-氧化铝、氧化钛、氧化钽、氧化镧、氧化钇、其他合适的高介电常数的介电材料、或上述的组合)。
栅极包含导电材料。在一些实施方式中，栅极包含多层，比如一或多个盖层、功函数层、粘着及/或阻障层、及/或金属填充(或基体)层。盖层包含的材料可避免及/或消除栅极介电层与栅极的其他层之间的成分反应及/或扩散。在一些实施方式中，盖层包括金属与氮，比如氮化钛、氮化钽、氮化钨、氮化钛硅、氮化钽硅、或上述的组合。功函数层包括导电材料如n型功函数材料及/或p型功函数材料，其可调整为具有所需功函数(如n型功函数或p型功函数)。p型功函数材料包含氮化钛、氮化钽、钌、钼、铝、氮化钨、锆硅化物、钼硅化物、钽硅化物、镍硅化物、其他p型功函数材料、或上述的组合。n型功函数材料包括钛、铝、银、锰、锆、钛铝、碳化钛铝、碳化钽、碳氮化钽、氮化钽硅、钽铝、碳化钽铝、氮化钛铝、其他n型功函数材料、或上述的组合。粘着层及/或阻障层包含的材料可促进相邻层状物(比如功函数层与金属填充层)之间的粘着性，及/或阻挡及/或减少栅极层(比如功函数层与金属填充层)之间的扩散。举例来说，粘着层及/或阻障层包含金属(比如钨、铝、钽、钛、镍、铜、钴、其他合适金属、或上述的组合)、金属氧化物、金属氮化物(比如氮化钛)、或上述的组合。金属填充层可包含合适的导电材料如铝、钨、及/或铜。
栅极结构140的制作方法可依据栅极置换工艺，其可为栅极优先工艺或栅极后制工艺。举例来说，栅极置换工艺中可先形成虚置栅极堆叠，之后将虚置栅极堆叠置换成栅极结构140。举例来说，虚置栅极堆叠包含界面层(比如包含氧化硅)与虚置栅极层(比如包含多晶硅)。移除虚置栅极可形成开口(如沟槽)，之后可将栅极结构140的金属栅极填入开口。在一些实施例中，可在形成层间介电层之前形成虚置栅极堆叠，并在形成层间介电层之后将虚置栅极堆叠置换为栅极结构140。
栅极后制工艺及/或栅极优先工艺可实施沉积工艺、微影工艺、蚀刻工艺、其他合适工艺、或上述的组合。沉积工艺包含化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、镀制法、其他合适方法、或上述的组合。微影工艺包含涂布光刻胶(比如旋转涂布)、软烘烤、对准掩模、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(如硬烘烤)、其他合适工艺、或上述的组合。在其他实施例中，其他方法如无掩模微影、电子束写入、或离子束写入可辅助、实施、或取代微影曝光工艺。蚀刻工艺包含干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺、或上述的组合。
如图2所示，栅极间隔物230可与栅极结构140相邻，比如在Y方向中形成于栅极结构140的侧壁上。栅极间隔物230的形成方法可为沉积介电材料与图案化介电材料。沉积的介电材料可含硅、氧、碳、氮、其他合适材料、或上述的组合(比如氧化硅、氮化硅、氮氧化硅、或碳化硅)。举例来说，所述实施例的介电层可包含硅与氮如氮化硅层。可沉积介电层于基板110上，之后非等向蚀刻介电层以形成栅极间隔物230。在一些实施方式中，栅极间隔物230可包含多层结构如含但化硅的第一介电层与含氧化硅的第二介电层。在一些实施方式中，栅极间隔物230可包含超过一组间隔物以与栅极结构140相邻，比如密封间隔物、补偿间隔物、牺牲间隔物、虚置间隔物、及/或主要间隔物。在这些实施方式中，多组间隔物可包含不同蚀刻速率的材料。举例来说，可沉积含硅与氧的第一介电层于基板110上，之后非等向蚀刻第一介电层以形成与栅极堆叠相邻的第一组间隔物。可沉积含硅与氮的第二介电层于基板110上，之后非等向蚀刻第二介电层以形成与第一组间隔物相邻的第二组间隔物。在形成栅极间隔物230之前及/或之后可进行布植、扩散、及/或退火工艺，以形成轻掺杂源极/漏极结构及/或重掺杂源极/漏极结构(两者均未图示于图2)于源极/漏极区中。
如图2所示，源极/漏极结构122形成于基板110的源极/漏极区中。在一些实施例中，源极/漏极结构122的形成方法可采用外延工艺。举例来说，可外延成长半导体材料于基板110上，以形成源极/漏极结构122如外延成长结构。在所述实施例中，栅极结构140夹设于个别的源极/漏极结构122之间，且个别的通道区定义于个别的外延的源极/漏极结构122之间与个别的栅极结构140之下的基板110中。因此集成电路装置90可设置为包含晶体管，其包含栅极结构140与对应的源极/漏极结构122及通道区。在一些实施方式中，源极/漏极结构122包覆自基板110延伸的鳍状结构(如图1A及图1B的鳍状结构120)的源极/漏极区，使晶体管设置为鳍状场效晶体管。
外延工艺可实施化学气相沉积技术(比如气相外延、超高真空化学气相沉积、低压化学气相沉积、及/或等离子体辅助化学气相沉积)、分子束外延、其他合适的选择性外延成长工艺、或上述的组合。外延工艺可采用气体及/或液体的前驱物，其与基板110的组成作用。源极/漏极结构122可掺杂n型掺质及/或p型掺质。在一些实施方式中，晶体管设置为n型装置，而源极/漏极结构122可为掺杂磷、其他n型掺质、或上述的组合的含硅外延层或含碳与硅的外延层(比如形成磷化硅的外延层或碳磷化硅的外延层)。在一些实施方式中，晶体管设置为p型装置，而源极/漏极结构122可为掺杂硼、其他p型掺质、或上述的组合的含硅与锗外延层(比如形成硼化硅锗的外延层)。在一些实施方式中，源极/漏极结构122包括的材料及/或掺质可达通道区中所需的拉伸应力及/或压缩应力。在一些实施方式中，在沉积时添加杂质致外延工艺的源材料，以掺杂源极/漏极结构122。在一些实施方式中，可在沉积工艺之后进行离子布植工艺，以掺杂源极/漏极结构122。在一些实施例中，可进行退火工艺以活化集成电路装置90的源极/漏极结构122及/或其他源极/漏极区中的掺质。
隔离结构(未图示)亦可形成于基板110之上及/或之中，以隔离集成电路装置90的多种区域。举例来说，隔离结构定义主动装置区及/或被动装置区，并使其彼此电性隔离。在一些实施方式中，隔离结构可设置以隔离对应栅极结构140与源极/漏极结构122的晶体管与集成电路装置90的其他晶体管、装置、及/或区域。隔离结构包含隔离材料，比如氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(如含硅、氧、氮、碳、及/或其他合适的隔离成分)、或上述的组合。隔离结构可包含不同结构，比如浅沟槽隔离结构、深沟槽隔离结构、及/或局部氧化硅结构。
在一些实施例中，浅沟槽隔离结构的形成方法可为蚀刻沟槽于基板110中(比如采用干蚀刻工艺及/或湿蚀刻工艺)，并将绝缘材料填入沟槽(比如采用化学气相沉积工艺或旋转涂布玻璃工艺)。可进行化学机械研磨工艺，以移除多余绝缘材料及/或平坦化浅沟槽隔离结构的上表面。在一些实施方式中，浅沟槽隔离结构的形成方法可为在形成鳍状物之后沉积绝缘材料于基板110上，使绝缘材料层填入鳍状结构之间的间隙(如沟槽)，接着回蚀刻绝缘材料层。在一些实施方式中，隔离结构包括填入沟槽的多层结构，比如基体介电层位于衬垫介电层上，其中基体介电层与衬垫介电层包含的材料取决于设计需求而定。举例来说，包含氮化硅的基体介电层可位于包含热氧化物的衬垫介电层上。在一些实施例中，隔离结构包括介电层位于掺杂衬垫层(比如硼硅酸盐玻璃或磷硅酸盐玻璃)之上。
如图2所示，多层内连线结构300在Z方向中位于基板110上。多层内连线结构300使集成电路装置90的多种装置(比如晶体管、电阻、电容、及/或电感)及/或构件(比如栅极结构及/或源极/漏极结构)电性耦接在一起，使多种装置及/或构件依照集成电路装置90的设计需求规格操作。多层内连线结构300包括介电层与导电层(如金属层)的组合，其设置以形成多种内连线结构。导电层设置以形成垂直内连线结构如接点及/或通孔(以提供结构之间的垂直连接及/或垂直电性线路)，及/或水平内连线结构如导电线路(以提供水平电性线路)。垂直内连线结构通常可连接多层内连线结构300的不同层(或不同平面)中的水平内连线结构。在操作时，多层内连线结构300可设置集成电路装置90的装置及/或构件之间的信号(比如时间信号、电压信号、及/或地线信号)的路径，及/或输送信号至集成电路装置90的装置及/或构件。虽然附图中的多层内连线结构300具有给定数目的介电层与导电层，本发明实施例实施的多层内连线结构300可具有更多介电层及/或导电层或更少介电层及/或导电层。
在图2所示的制作阶段中，多层内连线结构300包括层间介电层310，其在Z方向中位于基板110与栅极结构140上，并在X方向中横向围绕栅极结构140。在一些实施例中，层间介电层310可包含介电材料如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷形成的氧化物、磷硅酸盐玻璃、硼磷硅酸盐玻璃、低介电常数的介电材料、其他合适的介电材料、或上述的组合。例示性的低介电常数的介电材料包括掺杂氟的硅酸盐玻璃、掺杂碳的氧化硅、
Figure BDA0002637647760000111
(Applied Materials，加州Santa Clara)、干凝胶、气胶、非晶氟化碳、聚对二甲苯、苯并环丁烯、SiLK(Dow Chemical，密西根州，Midland)、聚酰亚胺、其他低介电常数的介电材料、或上述的组合。在一些实施方式中，层间介电层310可包含多种介电材料的多层结构。层间介电层310形成于基板110上的方法可为沉积工艺如化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、其他合适方法、或上述的组合。在一些实施例中，层间介电层310的形成方法为可流动的化学气相沉积工艺，其包含沉积可流动材料(如液体化合物)于基板110上，并以合适技术如热退火及/或紫外线处理使可流动材料转换成固体材料。在沉积层间介电层310之后，可进行一或多道化学机械研磨工艺及/或其他平坦化工艺，使层间介电层310具有实质上平坦的上表面。
如图3所示，可采用一或多道蚀刻工艺形成接点沟槽320。一或多道蚀刻工艺可蚀刻源极/漏极结构122上的层间介电层310的部分，直到至少部分地露出源极/漏极结构。换言之，接点沟槽320各自在Z方向中垂直延伸穿过层间介电层310。
如图4所示，可形成金属硅化物330于源极/漏极结构122的露出上表面上的接点沟槽320中。在一些实施例中，金属硅化物330的形成方法可为沉积金属材料层(如钛或镍)于源极/漏极结构122的露出上表面上，并进行退火工艺使沉积的金属材料与源极/漏极结构122的含硅材料反应。沉积的金属材料与源极/漏极结构122之间的反应结果为形成金属硅化物330。金属硅化物330与集成电路装置90的其他构件相较，具有较低电阻。
源极/漏极接点350形成于接点沟槽320中。举例来说，可沉积导电材料如金属材料于接点沟槽320中，且沉积方法可采用合适的沉积工艺如化学气相沉积、物理气相沉积、原子层沉积、或上述的组合。在一些实施例中，沉积的导电材料可含钴。在其他实施例中，沉积的导电材料可含钨或钌。沉积的导电材料可完全填入接点沟槽320，且部分的导电材料可沉积于层间介电层310的上表面上。在移除接点沟槽320之外的导电材料的部分(比如沉积于层间介电层310的上表面上的部分)之后，可进行平坦化工艺如化学机械研磨工艺，使填入接点沟槽320中的导电材料的上表面与层间介电层310的上表面实质上共平面。源极/漏极接点350可由填入接点沟槽320的导电材料的保留部分所形成。由于金属硅化物330的电阻较低，其可作为源极/漏极接点350与源极/漏极结构122之间的合适电性界面。在其他实施例中，金属硅化物330可视作源极/漏极接点350本身的部分。
如图4所示的一些实施例中，阻障层370可形成于源极/漏极接点350与层间介电层310之间。举例来说，可形成阻障层370(其包含促进相邻层之间的粘着性或减少相邻层之间的扩散)于层间介电层310的侧壁上(比如接点沟槽320的侧壁上)，接着形成源极/漏极接点350于阻障层370上。在一些实施例中，阻障层370可包含钨、铝、钽、钛、镍、铜、钴、或上述的金属氧化物或金属氮化物。
如图5所示，可在Z方向中形成蚀刻停止层390于层间介电层310与源极/漏极接点350上，并在Z方向中形成层间介电层410于蚀刻停止层390上。蚀刻停止层390与层间介电层410亦可视作多层内连线结构300的部分。蚀刻停止层390与层间介电层410的形成方法可各自为沉积工艺，比如化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、或上述的组合。层间介电层410的材料组成可与层间介电层310的材料组成实质上类似。
蚀刻停止层390的材料组成设置为与层间介电层310及410的材料组成不同，有助于在一或多个蚀刻工艺时达到蚀刻停止层390与层间介电层310或410之间的蚀刻选择性。举例来说，相对于层间介电层310及410可选择性地蚀刻蚀刻停止层390(换言之，可不蚀刻或最小化地蚀刻层间介电层310及410)，反之亦然。在多种实施例中，蚀刻停止层390可包含介电材料如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、其他合适的介电材料(比如含硅、氧、氮、碳、及/或其他合适隔离成分)或上述的组合，只要蚀刻停止层390的材料组成与层间介电层310及410的材料组成不同。应理解在形成层间介电层410之前可进行平坦化工艺如化学机械研磨工艺以平坦化蚀刻停止层390的上表面，且在形成层间介电层410之后可进行另一平坦化工艺以平坦化层间介电层410的上表面。
如图6所示，对集成电路装置90进行蚀刻工艺430，以蚀刻通孔洞450的顶部450A至层间介电层410中。蚀刻工艺430可包含一些实施例的干蚀刻工艺，或其他实施例的湿蚀刻工艺。如上所述，由于层间介电层410与蚀刻停止层390之间的材料组成不同，蚀刻工艺430可设置为在层间介电层410与蚀刻停止层390之间具有蚀刻选择性。换言之，蚀刻工艺430蚀刻移除层间介电层410的速率实质上高于蚀刻移除蚀刻停止层390的速率。如此一来，蚀刻工艺430可止于蚀刻停止层390，比如在达到蚀刻停止层390的上表面时停止。值得注意的是，通孔洞450在X方向中对准源极/漏极接点350。在后续工艺中，将导电材料填入通孔洞450以形成源极/漏极通孔，其可提供电性连接至源极/漏极接点350。
如图7所示，对集成电路装置90进行蚀刻工艺480以蚀刻通孔洞450的底部450B至蚀刻停止层390中。由于蚀刻工艺480在Z方向中自层间介电层410向下垂直延伸通孔洞450至蚀刻停止层390中，因此可视作穿过蚀刻停止层的工艺。蚀刻工艺480亦设置为在层间介电层410或310与蚀刻停止层390之间具有足够的蚀刻选择性，因此可蚀刻移除蚀刻停止层390而实质上不影响层间介电层410或310。换言之，蚀刻停止层390的蚀刻速率实质上大于(比如超过十倍)层间介电层410或310的蚀刻速率。类似地，蚀刻工艺480亦设置为在源极/漏极接点350与蚀刻停止层390之间具有足够的蚀刻选择性，因此可蚀刻移除蚀刻停止层390而实质上不影响源极/漏极接点350。
如图7所示，本发明实施例的独特物理特性之一为通孔洞450的底部450B可在X方向中横向凸出。换言之，底部450B并非保留顶部450A的锥形轮廓，而是进一步向外横向凸出至蚀刻停止层390中，使底部450B在X方向中实质上比顶部450A宽，且在X方向中比源极/漏极接点350宽(不过不必在Y方向中比源极/漏极接点350宽)。
举例来说，顶部450A在X方向中可具有最大横向尺寸500(比如在其最宽开口处)，底部450B在X方向中可具有最大横向尺寸510，且源极/漏极接点350在X方向中可具有最大横向尺寸520。为了附图清楚的理由(且整理图7)，源极/漏极接点350所用的最大横向尺寸520标示在通孔洞450右侧的源极/漏极接点350，而非标示在直接位于通孔洞450下的源极/漏极接点350，但应理解这两个源极/漏极接点350可具有实质上类似的尺寸。在任何状况下，蚀刻工艺480使通孔洞450的底部450B的最大横向尺寸510实质上大于通孔洞450的顶部450A的最大横向尺寸500，且最大横向尺寸510在X方向中亦实质上大于源极/漏极接点350的最大横向尺寸520。
在一些实施例中，可设置蚀刻工艺480的工艺时间，以达通孔洞450的底部450B的横向凸出。举例来说，在蚀刻工艺480进行时间X之后，可让通孔洞450垂直延伸穿过蚀刻停止层390，但不会造成任何横向凸出。因此为了达到上述的横向凸出，蚀刻工艺480的时间需实质上超过时间X。额外的蚀刻时间会蚀刻移除蚀刻停止层390的额外材料，进而横向扩展底部450B。
与此同时，由于蚀刻停止层390与层间介电层410或310及源极/漏极接点350之间的蚀刻选择性，额外的蚀刻时间不会影响(或至少最小化地影响)层间介电层410或310及源极/漏极接点350。在一些实施例中，采用氟化甲烷、四氟化碳、与氢气的蚀刻气体混合物进行蚀刻工艺480，其中氟化甲烷与四氟化碳的比例为约1:3至约3:1，四氟化碳与氢气的比例为约1:50至约3:40，且蚀刻工艺的时间介于20秒至60秒之间。如上所述，蚀刻工艺时间并非随机选择，而是具体设置以确保通孔洞450的底部450B可达横向凸出轮廓。
在其他实施例中，蚀刻工艺480可为两步骤的工艺，其中第一步骤可垂直穿过蚀刻停止层390，而第二步骤可横向蚀刻蚀刻停止层390。在一些实施例中，可采用不同蚀刻剂及/或不同蚀刻条件进行两个步骤。
不论如何达到通孔洞450的底部450B所用的横向凸出轮廓，此轮廓具有优点。优点之一为减少形成于通孔洞450中的源极/漏极通孔电阻，因为横向凸出可转换为大通孔尺寸或通孔与源极/漏极接点350之间的较大界面面积。降低电阻可加快集成电路装置90的速度。另一优点为横向凸出轮廓，使后续形成的源极/漏极通孔可避免来自于后续制作工艺所用的化学剂污染下方的源极/漏极接点350。举例来说，若源极/漏极接点350暴露至后续化学机械研磨工艺所用的研磨液，研磨液将腐蚀源极/漏极接点350。此处的源极/漏极通孔的宽底部可作为有效抵抗化学剂的阻挡物，有助于避免损伤源极/漏极接点350。
如图8所示，对集成电路装置90进行选择性金属成长工艺540，以形成源极/漏极通孔550于通孔洞450中。在一些实施例中，源极/漏极通孔550具有钨组成。在其他实施例中，源极/漏极通孔550可包含钌或钴。在一些实施例中，源极/漏极通孔550的材料组成与源极/漏极接点350的材料组成不同，使源极/漏极通孔550可作为阻挡物以抵抗可能腐蚀源极/漏极接点350的化学剂(如化学机械研磨的研磨液)。
与沉积金属于多种材料表面(包含介电材料)上的其他金属沉积工艺不铜，选择性金属成长工艺540沉积金属材料于通孔洞450露出的源极/漏极接点350的上表面(如金属表面)上，但不沉积金属材料于层间介电层410或310的露出表面与蚀刻停止层390的露出表面上。如此一来，源极/漏极通孔550以由下至上的方式形成，其底部550B先形成于源极/漏极接点350上，且其顶部550A接着形成于底部550B上。事实上，源极/漏极通孔550直接成长于源极/漏极接点350上可造成两者之间具有良好粘着性，使后续研磨工艺中的源极/漏极通孔550难以剥落。
在上述方式中，源极/漏极通孔550的形成方法不采用粘着层而与现有工艺不同。此处所述的无粘着层，指的是源极/漏极通孔550的底部550B的侧表面直接物理接触蚀刻停止层390的侧表面，且源极/漏极通孔550的顶部550A直接物理接触层间介电层410的侧表面。与此相较，现有的制作工艺会实施粘着层于源极/漏极通孔550与层间介电层410(及蚀刻停止层390)之间。现有工艺中所用的粘着层可能会增加额外电阻，如上所述。本发明实施例通过消除源极/漏极通孔550的形成方法中的粘着层，可进一步减少源极/漏极通孔550的电阻，进而改善装置效能如速度。
在一些实施例中，选择性金属成长工艺540可采用选择性化学气相沉积技术。举例来说，采用六氟化钨或五氯化钨作为前驱物气体，可选额性沉积多晶钨于通孔洞450中的源极/漏极接点350的露出的上表面上。前驱物气体亦可与氢气混合，且氢气比例为约0.1％至约1.5％。选择性化学气相沉积技术的压力可介于约1Torr至约50Torr之间。选择性化学气相沉积技术的温度可介于约200℃至约400℃之间。这些工艺参数并非随机选择，而是仔细设置以确保源极/漏极通孔550的金属材料(如钨)可成功成长于源极/漏极接点350上，并与源极/漏极接点350之间具有足够的粘着力。
如图8所示的上述内容，集成电路装置90的独特物理特性之一为源极/漏极通孔550具有横向凸出的底部550B。举例来说，底部550B自顶部550A的侧壁底部向外横向凸出距离560，其中顶部550A与底部550B相连。在一些实施例中，距离560与顶部的尺寸500之间的比例为约1:6至约1:10。
如图9所示，对集成电路装置90进行一或多道蚀刻工艺570，以形成通孔洞580于与源极/漏极接点350相邻的栅极结构140的一者上。通孔洞580垂直延伸穿过层间介电层410、蚀刻停止层390、与层间介电层310。通孔洞580亦可部分地延伸至栅极结构140中。这是因为栅极结构140可包含一或多个介电硬遮罩层位于栅极上。为了简化附图，一或多个介电硬遮罩层与栅极未分开图示于此。蚀刻通孔洞580直到露出栅极上表面，指的是通孔洞580延伸穿过一或多个介电硬遮罩层。
如图10所示，对集成电路装置90进行沉积工艺590，以形成粘着层600。粘着层600形成于通孔洞580的下表面与侧壁上，以及层间介电层410与源极/漏极通孔550的上表面上。在一些实施例中，粘着层600包含钛、氮化钛、或上述的组合。粘着层600可用于增进粘着性。粘着层600亦可减少不想要的原生氧化物形成及/或累积于栅极结构140的上表面。
如图11所示，对集成电路装置90进行沉积工艺620，以形成导电层630于粘着层600上。在一些实施例中，导电层630包括钨、钌、钴、或上述的组合。导电层630完全填入通孔洞580。
如图12所示，对集成电路装置90进行平坦化工艺650。举例来说，平坦化工艺650可包含化学机械研磨工艺，其可采用磨料及/或腐蚀性化学剂(作为化学机械研磨的研磨液)结合研磨垫，以研磨集成电路装置90的多种层状物的上表面。进行平坦化工艺650，直到移除通孔洞580之外的导电层630及粘着层600的部分。换言之，可进行平坦化工艺650，直到露出层间介电层410与源极/漏极通孔550的上表面。这些上表面与导电层630的保留部分的上表面共平面。导电层630的保留部分电性连接至其下方的栅极结构140，因此形成栅极通孔。导电层630之后可视作栅极通孔。
如上所述，平坦化工艺650所用的研磨液所含的化学剂具有研磨及/或腐蚀特性。若研磨液物理接触源极/漏极接点350，研磨液可腐蚀源极/漏极接点350，特别是采用钴的源极/漏极接点350，因为研磨液的腐蚀化学剂更易损伤钴。此处的源极/漏极通孔550的较宽底部550B，可覆盖较大量的源极/漏极接点350的表面积，进而作为抵挡研磨液的阻挡物。在许多实施例中，采用钨实施源极/漏极通孔550，其对研磨液的腐蚀化学剂的敏感性低于钴(比如实施源极/漏极接点350所用的钴)。如此一来，此处的源极/漏极通孔550的独特设计可减少平坦化工艺650的研磨液损伤源极/漏极接点350的可能性，此为本发明实施例的通孔设计的优点之一。
此处的源极/漏极通孔550的另一优点为降低电阻。如上所述，通过横向凸出的底部550B(其尺寸510大于顶部550A的尺寸500)，此处的源极/漏极通孔550与源极/漏极接点350具有大界面面积。大界面造成电阻下降。此外，消除粘着层亦可降低总电阻，因为粘着层材料的电阻大于源极/漏极通孔550的材料电阻。
另一优点为采用选择性成长工艺540成长源极/漏极通孔550于源极/漏极接点350上(如图8所示的上述内容)，最终的源极/漏极通孔550与源极/漏极接点350具有强粘着性。由于此强粘着性，平坦化工艺650的研磨步骤较不能使源极/漏极通孔550剥落。此外，层间介电层410可钉扎横向凸出的底部550B，使源极/漏极通孔550更难剥落。
本发明实施例的源极/漏极通孔550的另一优点关于更渐变的转变，如图13所示的下述内容。在此考量下，图3亦为集成电路装置90的一部分的部分剖视图，除了其沿着YZ平面而非图2至图12所示的XZ平面。换言之，图2至图12显示X切面，而图13显示Y切面。
如图13所示，源极/漏极通孔550仍形成于源极/漏极接点350上，如上所述。然而源极/漏极接点350在Y方向中的横向尺寸，远大于在X方向中的横向尺寸。举例来说，源极/漏极接点350在Y方向中的最大横向尺寸670，实质上大于X方向中的最大尺寸520(见图7)。与此同时，源极/漏极通孔550在Y方向中的最大横向尺寸680(如图13所示)，小于尺寸670。值得注意的是，最大尺寸680可为顶部550A的尺寸或底部550B的尺寸。虽然尺寸680小于尺寸670，其仍为较渐变的尺寸。与此相较，现有的源极/漏极通孔下表面在Y方向中会远小于源极/漏极接点的上表面，因为现有的源极/漏极通孔缺乏横向凸出的底部轮廓。如此一来，现有方案在较宽的源极/漏极接点改变成非常窄的源极/漏极通孔时，会造成大幅改变。大幅的尺寸变化是不想要的，因为这会导致缺陷或其他制作相关的困难。由于此处的源极/漏极通孔550的底部550B远宽于现有的源极/漏极通孔，因此自源极/漏极接点350逐渐改变至源极/漏极通孔550，以减少可能的缺陷或制作问题。
在上述实施例中，源极/漏极通孔550与栅极通孔如导电层630可至少部分地横向对准。换言之，源极/漏极通孔550的至少一部分与栅极通孔如导电层630的至少一部分位于相同的XZ剖面中。然而本发明实施例不局限于此。在其他实施例中，源极/漏极通孔550与栅极通孔如导电层630于X方向与Y方向中的位置均可偏离。此实施例如图14及图15所示，其中图14为沿着X-Z平面的部分剖视图(与图2至图12类似)，而图15为集成电路装置90的另一实施例的部分上视图。
如图14及图15所示，采用相同的上述制作工艺形成源极/漏极通孔550。然而源极/漏极通孔550与栅极通孔如导电层630在X方向与Y方向中均彼此偏离或对不准。如图14所示，由于位置偏离，栅极通孔如导电层630可能非直接可视，因为沿着X-Z平面的剖面切入源极/漏极通孔550但不切入栅极通孔如导电层630。然而为了简化附图，可由虚线表示图14中栅极通孔如导电层630的轮廓。若剖面切面沿着X-Z平面中的不同点时，栅极通孔如导电层630可见但源极/漏极通孔550不可见。
如图15所示，一些实施例中的上视图可沿着与源极/漏极通孔550的顶部550A相交的平面，或一些其他实施例中的上视图可沿着与源极/漏极通孔550的底部550B相交的平面。换言之，图15所示的源极/漏极通孔550在一些实施例中对应顶部550A，或在其他实施例中对应底部550B。
如图15所示，源极/漏极通孔550与栅极通孔如导电层630在X方向中，彼此隔有距离700。源极/漏极通孔550与栅极通孔如导电层630在Y方向中，彼此隔有距离710。源极/漏极通孔550与栅极通孔如导电层630可对角地隔有距离720，其可为距离700的平方与距离610的平方的总和的开根号。在一些实施例中，距离700及710可各自介于约两倍的关键尺寸与约三倍的关键尺寸之间，且距离720可介于约2.8倍的关键尺寸与约4.2倍的关键尺寸之间。举例来说，关键尺寸可视作集成电路装置的结构所用的最小尺寸，比如上述鳍状结构120的宽度。在另一例中，关键尺寸可视作上述栅极结构140的宽度。在又一例中，关键尺寸可视作金属层中的相邻金属线路之间的间距。
本发明实施例通过设置X方向与Y方向的偏离(因此设置对角偏离)于这些范围中，可最小化源极/漏极通孔550与栅极通孔如导电层630之间的电性桥接(如电性短路)风险。由于源极/漏极通孔550朝栅极通孔如导电层630横向凸出，此设置特别有利。由于源极/漏极通孔550不只在X方向中且在Y方向中偏离，源极/漏极通孔550的横向凸出仍无意外接触栅极通孔如导电层630的明显风险。
图16是另一实施例中，集成电路装置90的剖视图。为了清楚与一致的图示，图2至图14的实施例与图16的实施例所示的构件将以相同标号标示。图2至图14的实施例与图16的实施例之间的差异之一，为源极/漏极通孔550的底部550B的横向凸出程度。在图16中，源极/漏极通孔550的底部550B仍横向地向外凸出，但明显小于图2至图14的实施例所示的凸出距离。举例来说，横向凸出的距离560B可对应底部550B的侧壁与顶部550A的侧壁底部之间的距离。在一些实施例中，距离560B与尺寸500的比例介于约1:13至约1:17之间，其小于与图8相关的距离560与尺寸500的上述比例。此外，底部550B具有图16的实施例中的尺寸510B，其小于与图12相关的上述尺寸510。在一些实施例中，尺寸510B亦可小于顶部550A的尺寸500。在一些实施例中，尺寸510B与尺寸500的比例介于约1:1至约1:1.1之间。
亦应理解的是，底部550B的凸出可不具有图16所示(或图12至图14的实施例所示)的锐利边缘。相反地，凸出可较渐进且较圆润化。举例来说，底部550B的侧壁可有一些圆润化或弧状，而非直线状。此外，顶部550A与底部550B可不形成锐角，而顶部550A与底部550B之间的转变可比图16所示者平滑。
图17是本发明另一实施例中，制作半导体装置的方法900的流程图。方法900包含步骤910，其形成源极/漏极与栅极结构于基板上。
方法900包括步骤920，其形成第一层间介电层于源极/漏极与栅极结构上。
方法900包含步骤930，其形成源极/漏极接点于源极/漏极上。源极/漏极接点垂直延伸穿过第一层间介电层。
方法900包含步骤940，其形成蚀刻停止层于第一层间介电层上。
方法900包含步骤950，其形成第二层间介电层于蚀刻停止层上。
方法900包含步骤960，其蚀刻第二层间介电层与蚀刻停止层，以形成第一通孔露出源极/漏极接点。
方法900包含步骤970，其形成源极/漏极通孔于第一通孔洞中。源极/漏极通孔直接物理接触源极/漏极接点、蚀刻停止层、与第二层间介电层。
方法900包含步骤980，其在形成源极/漏极通孔之后蚀刻第二层间介电层、蚀刻停止层、与第一层间介电层，以形成第二通孔洞露出栅极结构。
方法900包含步骤990，其形成栅极通孔于第二通孔洞中。
在一些实施例中，采用一或多道蚀刻工艺蚀刻第二层间介电层与蚀刻停止层，其中蚀刻停止层的蚀刻速率大于第二层间介电层的蚀刻速率。
在一些实施例中，采用选择性金属成长工艺形成源极/漏极通孔。
在一些实施例中，第一通孔与第二通孔在第一横向方向与第二横向方向(垂直于第一横向方向)中均彼此偏离。
应理解的是在步骤910至990之前、之中、或之后可进行额外步骤。举例来说，在形成第二通孔洞之后但在形成栅极通孔之前，方法900可形成粘着层于第二通孔洞的侧壁表面与栅极结构上，其中栅极通孔形成于粘着层上。另一例在形成源极/漏极通孔之后，方法900可进行一或多个半导体制作工艺，其采用一或多种腐蚀特性的化学剂，其中源极/漏极通孔的材料组成对一或多种化学剂的抗性，高于源极/漏极接点的材料组成对一或多种化学剂的抗性。额外步骤可包含形成额外内连线结构、封装、或测试等工艺。
综上所述，本发明实施例关于不采用粘着层形成源极/漏极通孔的方法。举例来说，可采用选择性金属成长技术成长源极/漏极通孔于源极/漏极接点上。最终的源极/漏极通孔可直接物理接触相邻的介电层如层间介电层与蚀刻停止层的侧壁。本发明实施例亦设置源极/漏极通孔轮廓(比如横向蚀刻蚀刻停止层)，以达横向凸出的底部。
依据上述内容，本发明实施例比现有的源极/漏极通孔提供更多优点。然而应理解的是，此处不必说明所有优点、不同实施例可提供不同优点、且任何实施例不必具有特定优点。本发明实施例的优点之一为降低源极/漏极通孔的电阻。现有源极/漏极通孔需要粘着层以确保相邻材料之间的粘着性足够，不然源极/漏极通孔在后续的化学机械研磨工艺中可能剥落。然而粘着层具有高电阻，这会负面影响装置效能。此处的选择性金属成长工艺可消除对粘着层的需求，以降低源极/漏极通孔的电阻。选择性金属成长工艺亦可确保源极/漏极通孔与下方的源极/漏极接点之间具有足够粘着性，以避免在化学机械研磨工艺中造成源极/漏极通孔剥落。源极/漏极通孔的宽底轮廓易造成较大表面积，其亦减少电阻。另一优点为源极/漏极通孔的底部尺寸较大，有利于源极/漏极接点与源极/漏极通孔之间的转变更渐变，其可减少制作相关的可能问题及/或缺陷。又一优点为源极/漏极通孔与附近的栅极通孔，可设置为在X与Y横向方向中均彼此偏离。此亦减少源极/漏极通孔与相邻的栅极通孔之间的电性桥接(如电性短路)的可能性。其他优点可包含与现有的制作工艺相容，使实施方法易于进行并降低实施方法的成本。
上述进阶的微影工艺、方法、与材料可用于许多应用，包含鳍状场效晶体管。举例来说，可图案化鳍状物以产生结构之间的较紧密间隔，以适用于上述内容。此外，形成鳍状场效晶体管的鳍状物所用的间隔物(亦视作芯)可依据上述内容处理。
本发明一实施例关于半导体装置。半导体装置包括：源极/漏极，位于基板上；源极/漏极接点，位于源极/漏极上；以及第一通孔，位于源极/漏极接点上，其中第一通孔具有横向凸出的底部，与位于横向凸出的底部上的顶部。
在一些实施例中，半导体装置还包括栅极结构，位于基板上；以及第二通孔，位于栅极结构上，其中第一通孔与第二通孔具有实质上共平面的上表面。
在一些实施例中，第一通孔与第二通孔在上视图的X方向与Y方向中均彼此偏离。
在一些实施例中，半导体装置还包括粘着层位于第二通孔的侧表面与下表面上。
在一些实施例中，粘着层包括钛或氮化钛。
在一些实施例中，横向凸出的底部的第一最大横向尺寸大于顶部的第二最大横向尺寸。
在一些实施例中，半导体装置还包括：第一层间介电层，位于基板上，其中第一层间介电层至少部分地横向围绕源极/漏极；蚀刻停止层，位于第一层间介电层上；以及第二层间介电层，位于蚀刻停止层上，其中第一通孔的侧表面直接物理接触蚀刻停止层与第二层间介电层。
在一些实施例中，横向凸出的底部的侧表面直接物理接触蚀刻停止层；以及顶部的侧表面直接物理接触第二层间介电层。
在一些实施例中，源极/漏极接点与第一通孔具有不同材料组成。
在一些实施例中，源极/漏极接点的最上侧表面比第一通孔的最下侧表面宽。
本发明一实施例关于半导体装置。半导体装置包括：源极/漏极，位于基板上；栅极结构，位于基板上；第一层间介电层，位于栅极结构上；蚀刻停止层，位于第一层间介电层上；第二层间介电层，位于蚀刻停止层上；栅极通孔，位于栅极结构上，其中栅极通孔垂直延伸穿过第一层间介电层、蚀刻停止层、与第二层间介电层；粘着层，位于栅极通孔与第一层间介电层、蚀刻停止层、及第二层间介电层之间；源极/漏极接点，位于源极/漏极上，其中源极/漏极接点垂直延伸穿过第一层间介电层；以及源极/漏极通孔，位于源极/漏极接点上，其中源极/漏极通孔垂直延伸穿过第二层间介电层与蚀刻停止层，且其中源极/漏极通孔的侧壁直接物理接触蚀刻停止层与第二层间介电层的侧壁。
在一些实施例中，源极/漏极通孔的底部侧壁直接物理接触蚀刻停止层的侧壁；源极/漏极通孔的顶部侧壁直接物理接触第二层间介电层的侧壁；以及底部实质上宽于顶部。
在一些实施例中，源极/漏极通孔与栅极通孔在第一水平方向与第二水平方向中均彼此偏离，且第二水平方向垂直于第一水平方向。
在一些实施例中，粘着层包括钛或氮化钛。
本发明又一实施例关于半导体装置的形成方法。方法包括：形成源极/漏极与栅极结构于基板上；形成第一层间介电层于源极/漏极与栅极结构上；形成源极/漏极接点于源极/漏极上，其中源极/漏极接点垂直延伸穿过第一层间介电层；形成蚀刻停止层于第一层间介电层上；形成第二层间介电层于蚀刻停止层上；蚀刻第二层间介电层与蚀刻停止层，以形成第一通孔洞露出源极/漏极接点；形成源极/漏极通孔于第一通孔洞中，其中源极/漏极通孔直接物理接触源极/漏极接点、蚀刻停止层、与第二层间介电层；在形成源极/漏极通孔之后，蚀刻第二层间介电层、蚀刻停止层、与第一层间介电层，以形成第二通孔洞露出栅极结构；以及形成栅极通孔于第二通孔洞中。
在一些实施例中，蚀刻第二层间介电层与蚀刻停止层的步骤采用一或多道蚀刻工艺，其中蚀刻停止层的蚀刻速率大于第二层间介电层的蚀刻速率。
在一些实施例中，方法还包括在形成第二通孔洞之后与形成栅极通孔之前，形成粘着层于第二通孔洞的侧壁与栅极结构上，其中栅极通孔形成于粘着层上。
在一些实施例中，方法还包括在形成源极/漏极通孔之后进行一或多道半导体制作工艺，其采用腐蚀特性的一或多种化学剂，其中源极/漏极通孔的材料组成对一或多种化学剂的抗性，高于源极/漏极接点的材料组成对一或多种化学剂的抗性。
在一些实施例中，形成源极/漏极通孔的步骤采用选择性金属成长工艺。
在一些实施例中，第一通孔洞与第二通孔洞在第一横向方向与第二横向方向中均彼此偏离，且第二横向方向垂直于第一横向方向。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明构思与范围，并可在未脱离本发明的构思与范围的前提下进行改变、替换、或变动。

Claims (1)

1.一种半导体装置，包括：
一源极/漏极，位于一基板上；
一源极/漏极接点，位于该源极/漏极上；以及
一第一通孔，位于该源极/漏极接点上，其中该第一通孔具有横向凸出的一底部，与位于横向凸出的该底部上的一顶部。
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