TW202125819A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202125819A
TW202125819A TW109127189A TW109127189A TW202125819A TW 202125819 A TW202125819 A TW 202125819A TW 109127189 A TW109127189 A TW 109127189A TW 109127189 A TW109127189 A TW 109127189A TW 202125819 A TW202125819 A TW 202125819A
Authority
TW
Taiwan
Prior art keywords
source
drain
layer
dielectric layer
gate
Prior art date
Application number
TW109127189A
Other languages
English (en)
Inventor
黃柏瑜
林詩哲
王朝勳
趙高毅
王美勻
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202125819A publication Critical patent/TW202125819A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

源極/汲極位於基板上。源極/汲極接點位於源極/汲極上。第一通孔位於源極/汲極接點上。第一通孔具有橫向凸出的底部，與位於橫向凸出的底部上的頂部。

Description

半導體裝置
本發明實施例關於半導體裝置，更特別關於低電阻的源極/汲極通孔。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使每一代的積體電路比前一代的積體電路具有更小且更複雜的電路。在積體電路演進中，功能密度(比如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(比如採用的製作製程所產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能並降低相關成本。尺寸縮小亦增加處理與製造積體電路的複雜度。
舉例來說，隨著每一代技術的源極/汲極通孔縮小，可能增加源極/汲極通孔的電阻。電阻增加是不想要的現象，因為會劣化裝置效能如速度。雖然形成源極/汲極通孔的習知方法通常適用，但無法符合所有方面的需求。
本發明一實施例提供之半導體裝置包括：源極/汲極，位於基板上；源極/汲極接點，位於源極/汲極上；以及第一通孔，位於源極/汲極接點上，其中第一通孔具有橫向凸出的底部，與位於橫向凸出的底部上的頂部。
本發明一實施例提供之半導體裝置包括：源極/汲極，位於基板上；閘極結構，位於基板上；第一層間介電層，位於閘極結構上；蝕刻停止層，位於第一層間介電層上；第二層間介電層，位於蝕刻停止層上；閘極通孔，位於閘極結構上，其中閘極通孔垂直延伸穿過第一層間介電層、蝕刻停止層、與第二層間介電層；黏著層，位於閘極通孔與第一層間介電層、蝕刻停止層、及第二層間介電層之間；源極/汲極接點，位於源極/汲極上，其中源極/汲極接點垂直延伸穿過第一層間介電層；以及源極/汲極通孔，位於源極/汲極接點上，其中源極/汲極通孔垂直延伸穿過第二層間介電層與蝕刻停止層，且其中源極/汲極通孔的側壁直接物理接觸蝕刻停止層與第二層間介電層的側壁。
本發明又一實施例提供之半導體裝置的形成方法包括：形成源極/汲極與閘極結構於基板上；形成第一層間介電層於源極/汲極與閘極結構上；形成源極/汲極接點於源極/汲極上，其中源極/汲極接點垂直延伸穿過第一層間介電層；形成蝕刻停止層於第一層間介電層上；形成第二層間介電層於蝕刻停止層上；蝕刻第二層間介電層與蝕刻停止層，以形成第一通孔洞露出源極/汲極接點；形成源極/汲極通孔於第一通孔洞中，其中源極/汲極通孔直接物理接觸源極/汲極接點、蝕刻停止層、與第二層間介電層；在形成源極/汲極通孔之後，蝕刻第二層間介電層、蝕刻停止層、與第一層間介電層，以形成第二通孔洞露出閘極結構；以及形成閘極通孔於第二通孔洞中。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。此外，當數值或數值範圍的描述有「約」、「近似」、或類似用語時，除非特別說明否則其包含所述數值的+/-10%。舉例來說，用語「約5 nm」包含的尺寸範圍介於4.5 nm至5.5 nm之間。
本發明實施例一般關於半導體裝置，更特別關於場效電晶體如平面場效電晶體或三維鰭狀場效電晶體。本發明一實施例關於形成低電阻的源極/汲極通孔，作為製作半導體裝置的一部分。舉例來說，形成源極/汲極通孔的習知方法需要先形成黏著層於源極/汲極通孔洞中，接著形成源極/汲極通孔於黏著層上以填入通孔洞。這是因為若源極/汲極通孔直接沉積於通孔洞而不採用黏著層的話，源極/汲極通孔對形成其上的周圍材料(如介電材料)之黏著力不強。缺乏黏著力會造成後續進行研磨製程時，源極/汲極通孔可能剝落。雖然黏著層的存在可減少源極/汲極通孔剝落的問題，但實質上增加源極/汲極通孔的整體電阻，因為黏著層的電阻高於源極/汲極通孔材料的電阻。高電阻是不想要的現象，因其負面地影響裝置效能如速度。
為了克服上述問題，本發明實施例形成源極/汲極通孔的方法不採用黏著層。舉例來說，可採用選擇性金屬成長技術直接形成源極/汲極通孔於源極/汲極接點上，其可讓源極/汲極通孔與源極/汲極接點具有良好的黏著性。源極/汲極通孔亦具有橫向凸出的底部，其可提供多種優點如降低電阻、避免研磨料造成腐蝕、或其他優點，如下詳述。
圖1A及1B分別顯示積體電路裝置90的一部分之三維透視圖與上視圖。積體電路裝置90可為處理積體電路或其部分時的中間裝置，其可包含靜態隨機存取記憶體及/或其他邏輯電路、被動構件(如電阻、電容、與電感)、與主動構件(如p型場效電晶體、n型場效電晶體、鰭狀場效電晶體、金氧半場效電晶體、互補式金氧半電晶體、雙極性電晶體、高電壓電晶體、高頻電晶體、及/或其他記憶體單元)。本發明實施例不限於任何特定數目的裝置或裝置區或任何特定的裝置設置，除非記載於請求項中。舉例來說，雖然圖示的積體電路裝置90為三維鰭狀場效電晶體裝置，本發明實施例的概念亦可用於平面場效電晶體裝置。
如圖1A所示，積體電路裝置90包括基板110。基板110可包含單一半導體元素(如矽、鍺、及/或其他合適材料)、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、及/或其他合適材料)、或半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦、及/或其他合適材料)。基板110可為組成一致的單層材料。在其他實施例中，基板110可包含類似組成或不同組成的多種材料層以用於製造積體電路裝置。在一例中，基板110可為絕緣層上矽基板，其具有半導體矽層形成於氧化矽層上。在另一例中，基板110可包含導電層、半導體層、介電層、其他層、或上述之組合。多種摻雜區如源極/汲極區可形成於基板110之中或之上。摻雜區可摻雜n型摻質如磷或砷，及/或p型摻質如硼，端視設計需求而定。摻雜區可直接形成於基板110上、形成於p型井結構中、形成於n型井結構中、形成於雙井結構中、或採用隆起結構。摻雜區的形成方法可為佈植摻質原子、原位摻雜的磊晶成長、及/或其他合適技術。
三維的主動區形成於基板110上。主動區為自基板110向上凸出的延伸鰭狀結構。如此一來，主動區可視作鰭狀結構120。鰭狀結構120的製作方法可採用合適製程，包括光微影與蝕刻製程。光微影製程可包含形成光阻層於基板110上、曝光光阻至一圖案、進行曝光後烘烤製程、以及顯影光阻以形成含光阻的遮罩單元(未圖示)。接著採用遮罩單元，並蝕刻凹陷至基板110中，以保留鰭狀結構120於基板110上。蝕刻製程可包含乾蝕刻、濕蝕刻、反應性離子蝕刻、及/或其他合適製程。在一些實施例中，鰭狀結構120的形成方法可為雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。舉例來說，可形成層狀物於基板上，並採用光微影製程圖案化層狀物。可採用自對準製程，沿著圖案化的層狀物側部形成間隔物。接著移除層狀物，再採用保留的間隔物或芯圖案化鰭狀結構120。
積體電路裝置90亦包含源極/汲極結構122形成於鰭狀結構120上。源極/汲極結構122可包含磊晶成長於鰭狀結構120上的磊晶層。
積體電路裝置90更包含隔離結構130形成於基板110上。隔離結構130電性分隔積體電路裝置90的多種構件。隔離結構130可包含氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃、低介電常數的介電材料、及/或其他合適材料。在一些實施例中，隔離結構130可包含淺溝槽隔離結構。在一實施例中，隔離結構130的形成方法可為在形成鰭狀結構120時，蝕刻溝槽於基板110中。接著將上述隔離材料填入溝槽，再進行化學機械研磨製程。亦可實施其他隔離結構如場氧化物、局部氧化矽、及/或其他合適結構，以作為隔離結構130。在其他實施例中，隔離結構130可包含多層結構，比如具有一或多個熱氧化物襯墊層。
積體電路裝置90亦包含閘極結構140形成於鰭狀結構120上，並自每一鰭狀結構120的通道區中的三側上接合鰭狀結構120。閘極結構140可為虛置閘極結構(比如包含氧化物的閘極介電層與多晶矽閘極)，或高介電常數的介電層與金屬閘極結構(由置換虛置閘極結構所形成)。雖然未圖示於此，閘極結構140可包含額外材料層如鰭狀結構120上的界面層、蓋層、其他合適層、或上述之組合。
如圖1B所示，多個鰭狀結構120的長度方向沿著X方向，多個閘極結構140的長度方向沿著Y方向(通常垂直於鰭狀結構120)。在許多實施例中，積體電路裝置90包含額外結構如沿著閘極結構140之側壁的閘極間隔物、位於閘極結構140上的硬遮罩層、與多種其他結構。為了簡化目的，採用圖2至12的剖視圖說明本發明一實施例的製程步驟，其中積體電路裝置90的剖視圖沿著圖1A及1B所示的剖線AA'。
如圖2所示，積體電路裝置90包含上述基板110。閘極結構140在Z方向中形成於基板110上，且Z方向垂直於X方向與Y方向所定義的水平表面。閘極結構140各自夾設於源極區與汲極區之間，其中通道區定義於源極區與汲極區之間的基板110中。閘極結構140接合通道區，使操作時的電流可流動於源極/汲極區之間。在一些實施方式中，閘極結構140形成於鰭狀結構(比如圖1A及1B的鰭狀結構120)上，使閘極結構140各自包覆鰭狀結構的一部分。舉例來說，閘極結構140包覆鰭狀結構的通道區，進而夾設於鰭狀結構的源極區與汲極區之間。
在一些實施例中，閘極結構140包含金屬閘極堆疊，其設置以達到設計需求所需的功能。舉例來說，金屬閘極堆疊可各自包含閘極介電層與閘極。閘極介電層位於基板110上，且閘極位於閘極介電層上。在一些實施方式中，閘極介電層順應性地位於定義金屬閘極堆疊的積體電路裝置90之側壁表面與下表面上，使閘極介電層通常為U形且具有實質上一致的厚度。閘極介電層可包含介電材料如氧化矽、高介電常數的介電材料、其他合適的介電材料、或上述之組合。高介電常數的介電材料一般視作具有高介電常數的介電材料，比如介電常數大於氧化矽的介電常數(如約3.9)的介電材料。例示性的高介電常數的介電材料包括鉿、鋁、鋯、鑭、鉭、鈦、釔、氧、氮、其他合適成分、或上述之組合。在一些實施方式中，閘極介電層包含多層結構，比如界面層(如氧化矽)與高介電常數的介電層(如氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鋁、氧化鉿-氧化鋁、氧化鈦、氧化鉭、氧化鑭、氧化釔、其他合適的高介電常數的介電材料、或上述之組合)。
閘極包含導電材料。在一些實施方式中，閘極包含多層，比如一或多個蓋層、功函數層、黏著及/或阻障層、及/或金屬填充(或基體)層。蓋層包含的材料可避免及/或消除閘極介電層與閘極的其他層之間的成分反應及/或擴散。在一些實施方式中，蓋層包括金屬與氮，比如氮化鈦、氮化鉭、氮化鎢、氮化鈦矽、氮化鉭矽、或上述之組合。功函數層包括導電材料如n型功函數材料及/或p型功函數材料，其可調整為具有所需功函數(如n型功函數或p型功函數)。p型功函數材料包含氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、鋯矽化物、鉬矽化物、鉭矽化物、鎳矽化物、其他p型功函數材料、或上述之組合。n型功函數材料包括鈦、鋁、銀、錳、鋯、鈦鋁、碳化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、鉭鋁、碳化鉭鋁、氮化鈦鋁、其他n型功函數材料、或上述之組合。黏著層及/或阻障層包含的材料可促進相鄰層狀物(比如功函數層與金屬填充層)之間的黏著性，及/或阻擋及/或減少閘極層(比如功函數層與金屬填充層)之間的擴散。舉例來說，黏著層及/或阻障層包含金屬(比如鎢、鋁、鉭、鈦、鎳、銅、鈷、其他合適金屬、或上述之組合)、金屬氧化物、金屬氮化物(比如氮化鈦)、或上述之組合。金屬填充層可包含合適的導電材料如鋁、鎢、及/或銅。
閘極結構140的製作方法可依據閘極置換製程，其可為閘極優先製程或閘極後製製程。舉例來說，閘極置換製程中可先形成虛置閘極堆疊，之後將虛置閘極堆疊置換成閘極結構140。舉例來說，虛置閘極堆疊包含界面層(比如包含氧化矽)與虛置閘極層(比如包含多晶矽)。移除虛置閘極可形成開口(如溝槽)，之後可將閘極結構140的金屬閘極填入開口。在一些實施例中，可在形成層間介電層之前形成虛置閘極堆疊，並在形成層間介電層之後將虛置閘極堆疊置換為閘極結構140。
閘極後製製程及/或閘極優先製程可實施沉積製程、微影製程、蝕刻製程、其他合適製程、或上述之組合。沉積製程包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、鍍製法、其他合適方法、或上述之組合。微影製程包含塗佈光阻(比如旋轉塗佈)、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、沖洗、乾燥(如硬烘烤)、其他合適製程、或上述之組合。在其他實施例中，其他方法如無光罩微影、電子束寫入、或離子束寫入可輔助、實施、或取代微影曝光製程。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其他蝕刻製程、或上述之組合。
如圖2所示，閘極間隔物230可與閘極結構140相鄰，比如在Y方向中形成於閘極結構140的側壁上。閘極間隔物230的形成方法可為沉積介電材料與圖案化介電材料。沉積的介電材料可含矽、氧、碳、氮、其他合適材料、或上述之組合(比如氧化矽、氮化矽、氮氧化矽、或碳化矽)。舉例來說，所述實施例的介電層可包含矽與氮如氮化矽層。可沉積介電層於基板110上，之後非等向蝕刻介電層以形成閘極間隔物230。在一些實施方式中，閘極間隔物230可包含多層結構如含但化矽的第一介電層與含氧化矽的第二介電層。在一些實施方式中，閘極間隔物230可包含超過一組間隔物以與閘極結構140相鄰，比如密封間隔物、補償間隔物、犧牲間隔物、虛置間隔物、及/或主要間隔物。在這些實施方式中，多組間隔物可包含不同蝕刻速率的材料。舉例來說，可沉積含矽與氧的第一介電層於基板110上，之後非等向蝕刻第一介電層以形成與閘極堆疊相鄰的第一組間隔物。可沉積含矽與氮的第二介電層於基板110上，之後非等向蝕刻第二介電層以形成與第一組間隔物相鄰的第二組間隔物。在形成閘極間隔物230之前及/或之後可進行佈植、擴散、及/或退火製程，以形成輕摻雜源極/汲極結構及/或重摻雜源極/汲極結構(兩者均未圖示於圖2)於源極/汲極區中。
如圖2所示，源極/汲極結構122形成於基板110的源極/汲極區中。在一些實施例中，源極/汲極結構122的形成方法可採用磊晶製程。舉例來說，可磊晶成長半導體材料於基板110上，以形成源極/汲極結構122如磊晶成長結構。在所述實施例中，閘極結構140夾設於個別的源極/汲極結構122之間，且個別的通道區定義於個別的磊晶的源極/汲極結構122之間與個別的閘極結構140之下的基板110中。因此積體電路裝置90可設置為包含電晶體，其包含閘極結構140與對應的源極/汲極結構122及通道區。在一些實施方式中，源極/汲極結構122包覆自基板110延伸的鰭狀結構(如圖1A及1B的鰭狀結構120)的源極/汲極區，使電晶體設置為鰭狀場效電晶體。
磊晶製程可實施化學氣相沉積技術(比如氣相磊晶、超高真空化學氣相沉積、低壓化學氣相沉積、及/或電漿輔助化學氣相沉積)、分子束磊晶、其他合適的選擇性磊晶成長製程、或上述之組合。磊晶製程可採用氣體及/或液體的前驅物，其與基板110的組成作用。源極/汲極結構122可摻雜n型摻質及/或p型摻質。在一些實施方式中，電晶體設置為n型裝置，而源極/汲極結構122可為摻雜磷、其他n型摻質、或上述之組合的含矽磊晶層或含碳與矽的磊晶層(比如形成磷化矽的磊晶層或碳磷化矽的磊晶層)。在一些實施方式中，電晶體設置為p型裝置，而源極/汲極結構122可為摻雜硼、其他p型摻質、或上述之組合的含矽與鍺磊晶層(比如形成硼化矽鍺的磊晶層)。在一些實施方式中，源極/汲極結構122包括的材料及/或摻質可達通道區中所需的拉伸應力及/或壓縮應力。在一些實施方式中，在沉積時添加雜質致磊晶製程的源材料，以摻雜源極/汲極結構122。在一些實施方式中，可在沉積製程之後進行離子佈植製程，以摻雜源極/汲極結構122。在一些實施例中，可進行退火製程以活化積體電路裝置90之源極/汲極結構122及/或其他源極/汲極區中的摻質。
隔離結構(未圖示)亦可形成於基板110之上及/或之中，以隔離積體電路裝置90的多種區域。舉例來說，隔離結構定義主動裝置區及/或被動裝置區，並使其彼此電性隔離。在一些實施方式中，隔離結構可設置以隔離對應閘極結構140與源極/汲極結構122的電晶體與積體電路裝置90的其他電晶體、裝置、及/或區域。隔離結構包含隔離材料，比如氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(如含矽、氧、氮、碳、及/或其他合適的隔離成分)、或上述之組合。隔離結構可包含不同結構，比如淺溝槽隔離結構、深溝槽隔離結構、及/或局部氧化矽結構。
在一些實施例中，淺溝槽隔離結構的形成方法可為蝕刻溝槽於基板110中(比如採用乾蝕刻製程及/或濕蝕刻製程)，並將絕緣材料填入溝槽(比如採用化學氣相沉積製程或旋轉塗佈玻璃製程)。可進行化學機械研磨製程，以移除多餘絕緣材料及/或平坦化淺溝槽隔離結構的上表面。在一些實施方式中，淺溝槽隔離結構的形成方法可為在形成鰭狀物之後沉積絕緣材料於基板110上，使絕緣材料層填入鰭狀結構之間的間隙(如溝槽)，接著回蝕刻絕緣材料層。在一些實施方式中，隔離結構包括填入溝槽的多層結構，比如基體介電層位於襯墊介電層上，其中基體介電層與襯墊介電層包含的材料取決於設計需求而定。舉例來說，包含氮化矽的基體介電層可位於包含熱氧化物的襯墊介電層上。在一些實施例中，隔離結構包括介電層位於摻雜襯墊層(比如硼矽酸鹽玻璃或磷矽酸鹽玻璃)之上。
如圖2所示，多層內連線結構300在Z方向中位於基板110上。多層內連線結構300使積體電路裝置90的多種裝置(比如電晶體、電阻、電容、及/或電感)及/或構件(比如閘極結構及/或源極/汲極結構)電性耦接在一起，使多種裝置及/或構件依照積體電路裝置90的設計需求規格操作。多層內連線結構300包括介電層與導電層(如金屬層)的組合，其設置以形成多種內連線結構。導電層設置以形成垂直內連線結構如接點及/或通孔(以提供結構之間的垂直連接及/或垂直電性線路)，及/或水平內連線結構如導電線路(以提供水平電性線路)。垂直內連線結構通常可連接多層內連線結構300之不同層(或不同平面)中的水平內連線結構。在操作時，多層內連線結構300可設置積體電路裝置90的裝置及/或構件之間的訊號(比如時間訊號、電壓訊號、及/或地線訊號)之路徑，及/或輸送訊號至積體電路裝置90的裝置及/或構件。雖然圖式中的多層內連線結構300具有給定數目的介電層與導電層，本發明實施例實施的多層內連線結構300可具有更多介電層及/或導電層或更少介電層及/或導電層。
在圖2所示的製作階段中，多層內連線結構300包括層間介電層310，其在Z方向中位於基板110與閘極結構140上，並在X方向中橫向圍繞閘極結構140。在一些實施例中，層間介電層310可包含介電材料如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷形成的氧化物、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、低介電常數的介電材料、其他合適的介電材料、或上述之組合。例示性的低介電常數的介電材料包括摻雜氟的矽酸鹽玻璃、摻雜碳的氧化矽、Black Diamond® (Applied Materials，加州Santa Clara)、乾凝膠、氣膠、非晶氟化碳、聚對二甲苯、苯并環丁烯、SiLK (Dow Chemical，密西根州，Midland)、聚醯亞胺、其他低介電常數的介電材料、或上述之組合。在一些實施方式中，層間介電層310可包含多種介電材料的多層結構。層間介電層310形成於基板110上的方法可為沉積製程如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適方法、或上述之組合。在一些實施例中，層間介電層310的形成方法為可流動的化學氣相沉積製程，其包含沉積可流動材料(如液體化合物)於基板110上，並以合適技術如熱退火及/或紫外線處理使可流動材料轉換成固體材料。在沉積層間介電層310之後，可進行一或多道化學機械研磨製程及/或其他平坦化製程，使層間介電層310具有實質上平坦的上表面。
如圖3所示，可採用一或多道蝕刻製程形成接點溝槽320。一或多道蝕刻製程可蝕刻源極/汲極結構122上的層間介電層310的部分，直到至少部分地露出源極/汲極結構。換言之，接點溝槽320各自在Z方向中垂直延伸穿過層間介電層310。
如圖4所示，可形成金屬矽化物330於源極/汲極結構122的露出上表面上的接點溝槽320中。在一些實施例中，金屬矽化物330的形成方法可為沉積金屬材料層(如鈦或鎳)於源極/汲極結構122的露出上表面上，並進行退火製程使沉積的金屬材料與源極/汲極結構122的含矽材料反應。沉積的金屬材料與源極/汲極結構122之間的反應結果為形成金屬矽化物330。金屬矽化物330與積體電路裝置90的其他構件相較，具有較低電阻。
源極/汲極接點350形成於接點溝槽320中。舉例來說，可沉積導電材料如金屬材料於接點溝槽320中，且沉積方法可採用合適的沉積製程如化學氣相沉積、物理氣相沉積、原子層沉積、或上述之組合。在一些實施例中，沉積的導電材料可含鈷。在其他實施例中，沉積的導電材料可含鎢或釕。沉積的導電材料可完全填入接點溝槽320，且部分的導電材料可沉積於層間介電層310的上表面上。在移除接點溝槽320之外的導電材料的部分(比如沉積於層間介電層310之上表面上的部分)之後，可進行平坦化製程如化學機械研磨製程，使填入接點溝槽320中的導電材料的上表面與層間介電層310的上表面實質上共平面。源極/汲極接點350可由填入接點溝槽320的導電材料之保留部分所形成。由於金屬矽化物330的電阻較低，其可作為源極/汲極接點350與源極/汲極結構122之間的合適電性界面。在其他實施例中，金屬矽化物330可視作源極/汲極接點350本身的部分。
如圖4所示的一些實施例中，阻障層370可形成於源極/汲極接點350與層間介電層310之間。舉例來說，可形成阻障層370 (其包含促進相鄰層之間的黏著性或減少相鄰層之間的擴散)於層間介電層310的側壁上(比如接點溝槽320的側壁上)，接著形成源極/汲極接點350於阻障層370上。在一些實施例中，阻障層370可包含鎢、鋁、鉭、鈦、鎳、銅、鈷、或上述之金屬氧化物或金屬氮化物。
如圖5所示，可在Z方向中形成蝕刻停止層390於層間介電層310與源極/汲極接點350上，並在Z方向中形成層間介電層410於蝕刻停止層390上。蝕刻停止層390與層間介電層410亦可視作多層內連線結構300的部分。蝕刻停止層390與層間介電層410的形成方法可各自為沉積製程，比如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、或上述之組合。層間介電層410的材料組成可與層間介電層310的材料組成實質上類似。
蝕刻停止層390的材料組成設置為與層間介電層310及410的材料組成不同，有助於在一或多個蝕刻製程時達到蝕刻停止層390與層間介電層310或410之間的蝕刻選擇性。舉例來說，相對於層間介電層310及410可選擇性地蝕刻蝕刻停止層390 (換言之，可不蝕刻或最小化地蝕刻層間介電層310及410)，反之亦然。在多種實施例中，蝕刻停止層390可包含介電材料如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮氧化矽、其他合適的介電材料(比如含矽、氧、氮、碳、及/或其他合適隔離成分)或上述之組合，只要蝕刻停止層390的材料組成與層間介電層310及410的材料組成不同。應理解在形成層間介電層410之前可進行平坦化製程如化學機械研磨製程以平坦化蝕刻停止層390的上表面，且在形成層間介電層410之後可進行另一平坦化製程以平坦化層間介電層410的上表面。
如圖6所示，對積體電路裝置90進行蝕刻製程430，以蝕刻通孔洞450的頂部450A至層間介電層410中。蝕刻製程430可包含一些實施例的乾蝕刻製程，或其他實施例的濕蝕刻製程。如上所述，由於層間介電層410與蝕刻停止層390之間的材料組成不同，蝕刻製程430可設置為在層間介電層410與蝕刻停止層390之間具有蝕刻選擇性。換言之，蝕刻製程430蝕刻移除層間介電層410的速率實質上高於蝕刻移除蝕刻停止層390的速率。如此一來，蝕刻製程430可止於蝕刻停止層390，比如在達到蝕刻停止層390的上表面時停止。值得注意的是，通孔洞450在X方向中對準源極/汲極接點350。在後續製程中，將導電材料填入通孔洞450以形成源極/汲極通孔，其可提供電性連接至源極/汲極接點350。
如圖7所示，對積體電路裝置90進行蝕刻製程480以蝕刻通孔洞450的底部450B至蝕刻停止層390中。由於蝕刻製程480在Z方向中自層間介電層410向下垂直延伸通孔洞450至蝕刻停止層390中，因此可視作穿過蝕刻停止層的製程。蝕刻製程480亦設置為在層間介電層410或310與蝕刻停止層390之間具有足夠的蝕刻選擇性，因此可蝕刻移除蝕刻停止層390而實質上不影響層間介電層410或310。換言之，蝕刻停止層390的蝕刻速率實質上大於(比如超過十倍)層間介電層410或310的蝕刻速率。類似地，蝕刻製程480亦設置為在源極/汲極接點350與蝕刻停止層390之間具有足夠的蝕刻選擇性，因此可蝕刻移除蝕刻停止層390而實質上不影響源極/汲極接點350。
如圖7所示，本發明實施例的獨特物理特性之一為通孔洞450的底部450B可在X方向中橫向凸出。換言之，底部450B並非保留頂部450A的錐形輪廓，而是進一步向外橫向凸出至蝕刻停止層390中，使底部450B在X方向中實質上比頂部450A寬，且在X方向中比源極/汲極接點350寬(不過不必在Y方向中比源極/汲極接點350寬)。
舉例來說，頂部450A在X方向中可具有最大橫向尺寸500 (比如在其最寬開口處)，底部450B在X方向中可具有最大橫向尺寸510，且源極/汲極接點350在X方向中可具有最大橫向尺寸520。為了圖式清楚的理由(且整理圖7)，源極/汲極接點350所用的最大橫向尺寸520標示在通孔洞450右側的源極/汲極接點350，而非標示在直接位於通孔洞450下的源極/汲極接點350，但應理解這兩個源極/汲極接點350可具有實質上類似的尺寸。在任何狀況下，蝕刻製程480使通孔洞450的底部450B之最大橫向尺寸510實質上大於通孔洞450的頂部450A的最大橫向尺寸500，且最大橫向尺寸510在X方向中亦實質上大於源極/汲極接點350的最大橫向尺寸520。
在一些實施例中，可設置蝕刻製程480的製程時間，以達通孔洞450的底部450B之橫向凸出。舉例來說，在蝕刻製程480進行時間X之後，可讓通孔洞450垂直延伸穿過蝕刻停止層390，但不會造成任何橫向凸出。因此為了達到上述的橫向凸出，蝕刻製程480的時間需實質上超過時間X。額外的蝕刻時間會蝕刻移除蝕刻停止層390的額外材料，進而橫向擴展底部450B。
與此同時，由於蝕刻停止層390與層間介電層410或310及源極/汲極接點350之間的蝕刻選擇性，額外的蝕刻時間不會影響(或至少最小化地影響)層間介電層410或310及源極/汲極接點350。在一些實施例中，採用氟化甲烷、四氟化碳、與氫氣的蝕刻氣體混合物進行蝕刻製程480，其中氟化甲烷與四氟化碳的比例為約1:3至約3:1，四氟化碳與氫氣的比例為約1:50至約3:40，且蝕刻製程的時間介於20秒至60秒之間。如上所述，蝕刻製程時間並非隨機選擇，而是具體設置以確保通孔洞450的底部450B可達橫向凸出輪廓。
在其他實施例中，蝕刻製程480可為兩步驟的製程，其中第一步驟可垂直穿過蝕刻停止層390，而第二步驟可橫向蝕刻蝕刻停止層390。在一些實施例中，可採用不同蝕刻劑及/或不同蝕刻條件進行兩個步驟。
不論如何達到通孔洞450之底部450B所用的橫向凸出輪廓，此輪廓具有優點。優點之一為減少形成於通孔洞450中的源極/汲極通孔電阻，因為橫向凸出可轉換為大通孔尺寸或通孔與源極/汲極接點350之間的較大界面面積。降低電阻可加快積體電路裝置90的速度。另一優點為橫向凸出輪廓，使後續形成的源極/汲極通孔可避免來自於後續製作製程所用的化學劑污染下方的源極/汲極接點350。舉例來說，若源極/汲極接點350暴露至後續化學機械研磨製程所用的研磨液，研磨液將腐蝕源極/汲極接點350。此處的源極/汲極通孔之寬底部可作為有效抵抗化學劑的阻擋物，有助於避免損傷源極/汲極接點350。
如圖8所示，對積體電路裝置90進行選擇性金屬成長製程540，以形成源極/汲極通孔550於通孔洞450中。在一些實施例中，源極/汲極通孔550具有鎢組成。在其他實施例中，源極/汲極通孔550可包含釕或鈷。在一些實施例中，源極/汲極通孔550的材料組成與源極/汲極接點350的材料組成不同，使源極/汲極通孔550可作為阻擋物以抵抗可能腐蝕源極/汲極接點350的化學劑(如化學機械研磨的研磨液)。
與沉積金屬於多種材料表面(包含介電材料)上的其他金屬沉積製程不銅，選擇性金屬成長製程540沉積金屬材料於通孔洞450露出的源極/汲極接點350之上表面(如金屬表面)上，但不沉積金屬材料於層間介電層410或310的露出表面與蝕刻停止層390的露出表面上。如此一來，源極/汲極通孔550以由下至上的方式形成，其底部550B先形成於源極/汲極接點350上，且其頂部550A接著形成於底部550B上。事實上，源極/汲極通孔550直接成長於源極/汲極接點350上可造成兩者之間具有良好黏著性，使後續研磨製程中的源極/汲極通孔550難以剝落。
在上述方式中，源極/汲極通孔550的形成方法不採用黏著層而與習知製程不同。此處所述的無黏著層，指的是源極/汲極通孔550的底部550B之側表面直接物理接觸蝕刻停止層390的側表面，且源極/汲極通孔550的頂部550A直接物理接觸層間介電層410的側表面。與此相較，習知的製作製程會實施黏著層於源極/汲極通孔550與層間介電層410 (及蝕刻停止層390)之間。習知製程中所用的黏著層可能會增加額外電阻，如上所述。本發明實施例藉由消除源極/汲極通孔550的形成方法中的黏著層，可進一步減少源極/汲極通孔550的電阻，進而改善裝置效能如速度。
在一些實施例中，選擇性金屬成長製程540可採用選擇性化學氣相沉積技術。舉例來說，採用六氟化鎢或五氯化鎢作為前驅物氣體，可選額性沉積多晶鎢於通孔洞450中的源極/汲極接點350之露出的上表面上。前驅物氣體亦可與氫氣混合，且氫氣比例為約0.1%至約1.5%。選擇性化學氣相沉積技術的壓力可介於約1 Torr至約50 Torr之間。選擇性化學氣相沉積技術的溫度可介於約200℃至約400℃之間。這些製程參數並非隨機選擇，而是仔細設置以確保源極/汲極通孔550的金屬材料(如鎢)可成功成長於源極/汲極接點350上，並與源極/汲極接點350之間具有足夠的黏著力。
如圖8所示的上述內容，積體電路裝置90的獨特物理特性之一為源極/汲極通孔550具有橫向凸出的底部550B。舉例來說，底部550B自頂部550A的側壁底部向外橫向凸出距離560，其中頂部550A與底部550B相連。在一些實施例中，距離560與頂部的尺寸500之間的比例為約1:6至約1:10。
如圖9所示，對積體電路裝置90進行一或多道蝕刻製程570，以形成通孔洞580於與源極/汲極接點350相鄰的閘極結構140之一者上。通孔洞580垂直延伸穿過層間介電層410、蝕刻停止層390、與層間介電層310。通孔洞580亦可部分地延伸至閘極結構140中。這是因為閘極結構140可包含一或多個介電硬遮罩層位於閘極上。為了簡化圖式，一或多個介電硬遮罩層與閘極未分開圖示於此。蝕刻通孔洞580直到露出閘極上表面，指的是通孔洞580延伸穿過一或多個介電硬遮罩層。
如圖10所示，對積體電路裝置90進行沉積製程590，以形成黏著層600。黏著層600形成於通孔洞580的下表面與側壁上，以及層間介電層410與源極/汲極通孔550的上表面上。在一些實施例中，黏著層600包含鈦、氮化鈦、或上述之組合。黏著層600可用於增進黏著性。黏著層600亦可減少不想要的原生氧化物形成及/或累積於閘極結構140的上表面。
如圖11所示，對積體電路裝置90進行沉積製程620，以形成導電層630於黏著層600上。在一些實施例中，導電層630包括鎢、釕、鈷、或上述之組合。導電層630完全填入通孔洞580。
如圖12所示，對積體電路裝置90進行平坦化製程650。舉例來說，平坦化製程650可包含化學機械研磨製程，其可採用磨料及/或腐蝕性化學劑(作為化學機械研磨的研磨液)結合研磨墊，以研磨積體電路裝置90的多種層狀物之上表面。進行平坦化製程650，直到移除通孔洞580之外的導電層630及黏著層600的部分。換言之，可進行平坦化製程650，直到露出層間介電層410與源極/汲極通孔550的上表面。這些上表面與導電層630的保留部分之上表面共平面。導電層630的保留部分電性連接至其下方的閘極結構140，因此形成閘極通孔。導電層630之後可視作閘極通孔。
如上所述，平坦化製程650所用的研磨液所含的化學劑具有研磨及/或腐蝕特性。若研磨液物理接觸源極/汲極接點350，研磨液可腐蝕源極/汲極接點350，特別是採用鈷的源極/汲極接點350，因為研磨液的腐蝕化學劑更易損傷鈷。此處的源極/汲極通孔550之較寬底部550B，可覆蓋較大量的源極/汲極接點350之表面積，進而作為抵擋研磨液的阻擋物。在許多實施例中，採用鎢實施源極/汲極通孔550，其對研磨液的腐蝕化學劑的敏感性低於鈷(比如實施源極/汲極接點350所用的鈷)。如此一來，此處的源極/汲極通孔550之獨特設計可減少平坦化製程650的研磨液損傷源極/汲極接點350的可能性，此為本發明實施例之通孔設計的優點之一。
此處的源極/汲極通孔550的另一優點為降低電阻。如上所述，藉由橫向凸出的底部550B (其尺寸510大於頂部550A的尺寸500)，此處的源極/汲極通孔550與源極/汲極接點350具有大界面面積。大界面造成電阻下降。此外，消除黏著層亦可降低總電阻，因為黏著層材料的電阻大於源極/汲極通孔550的材料電阻。
另一優點為採用選擇性成長製程540成長源極/汲極通孔550於源極/汲極接點350上(如圖8所示的上述內容)，最終的源極/汲極通孔550與源極/汲極接點350具有強黏著性。由於此強黏著性，平坦化製程650的研磨步驟較不能使源極/汲極通孔550剝落。此外，層間介電層410可釘扎橫向凸出的底部550B，使源極/汲極通孔550更難剝落。
本發明實施例的源極/汲極通孔550的另一優點關於更漸變的轉變，如圖13所示的下述內容。在此考量下，圖3亦為積體電路裝置90的一部分之部分剖視圖，除了其沿著YZ平面而非圖2至12所示的XZ平面。換言之，圖2至12顯示X切面，而圖13顯示Y切面。
如圖13所示，源極/汲極通孔550仍形成於源極/汲極接點350上，如上所述。然而源極/汲極接點350在Y方向中的橫向尺寸，遠大於在X方向中的橫向尺寸。舉例來說，源極/汲極接點350在Y方向中的最大橫向尺寸670，實質上大於X方向中的最大尺寸520 (見圖7)。與此同時，源極/汲極通孔550在Y方向中的最大橫向尺寸680 (如圖13所示)，小於尺寸670。值得注意的是，最大尺寸680可為頂部550A的尺寸或底部550B的尺寸。雖然尺寸680小於尺寸670，其仍為較漸變的尺寸。與此相較，習知的源極/汲極通孔下表面在Y方向中會遠小於源極/汲極接點的上表面，因為習知的源極/汲極通孔缺乏橫向凸出的底部輪廓。如此一來，習知方案在較寬的源極/汲極接點改變成非常窄的源極/汲極通孔時，會造成大幅改變。大幅的尺寸變化是不想要的，因為這會導致缺陷或其他製作相關的困難。由於此處的源極/汲極通孔550的底部550B遠寬於習知的源極/汲極通孔，因此自源極/汲極接點350逐漸改變至源極/汲極通孔550，以減少可能的缺陷或製作問題。
在上述實施例中，源極/汲極通孔550與閘極通孔如導電層630可至少部分地橫向對準。換言之，源極/汲極通孔550的至少一部分與閘極通孔如導電層630的至少一部分位於相同的XZ剖面中。然而本發明實施例不侷限於此。在其他實施例中，源極/汲極通孔550與閘極通孔如導電層630於X方向與Y方向中的位置均可偏離。此實施例如圖14及15所示，其中圖14為沿著X-Z平面的部分剖視圖(與圖2至12類似)，而圖15為積體電路裝置90的另一實施例之部分上視圖。
如圖14及15所示，採用相同的上述製作製程形成源極/汲極通孔550。然而源極/汲極通孔550與閘極通孔如導電層630在X方向與Y方向中均彼此偏離或對不準。如圖14所示，由於位置偏離，閘極通孔如導電層630可能非直接可視，因為沿著X-Z平面的剖面切入源極/汲極通孔550但不切入閘極通孔如導電層630。然而為了簡化圖式，可由虛線表示圖14中閘極通孔如導電層630之輪廓。若剖面切面沿著X-Z平面中的不同點時，閘極通孔如導電層630可見但源極/汲極通孔550不可見。
如圖15所示，一些實施例中的上視圖可沿著與源極/汲極通孔550的頂部550A相交的平面，或一些其他實施例中的上視圖可沿著與源極/汲極通孔550的底部550B相交的平面。換言之，圖15所示的源極/汲極通孔550在一些實施例中對應頂部550A，或在其他實施例中對應底部550B。
如圖15所示，源極/汲極通孔550與閘極通孔如導電層630在X方向中，彼此隔有距離700。源極/汲極通孔550與閘極通孔如導電層630在Y方向中，彼此隔有距離710。源極/汲極通孔550與閘極通孔如導電層630可對角地隔有距離720，其可為距離700的平方與距離610的平方之總和的開根號。在一些實施例中，距離700及710可各自介於約兩倍的關鍵尺寸與約三倍的關鍵尺寸之間，且距離720可介於約2.8倍的關鍵尺寸與約4.2倍的關鍵尺寸之間。舉例來說，關鍵尺寸可視作積體電路裝置的結構所用的最小尺寸，比如上述鰭狀結構120之寬度。在另一例中，關鍵尺寸可視作上述閘極結構140的寬度。在又一例中，關鍵尺寸可視作金屬層中的相鄰金屬線路之間的間距。
本發明實施例藉由設置X方向與Y方向的偏離(因此設置對角偏離)於這些範圍中，可最小化源極/汲極通孔550與閘極通孔如導電層630之間的電性橋接(如電性短路)風險。由於源極/汲極通孔550朝閘極通孔如導電層630橫向凸出，此設置特別有利。由於源極/汲極通孔550不只在X方向中且在Y方向中偏離，源極/汲極通孔550的橫向凸出仍無意外接觸閘極通孔如導電層630的明顯風險。
圖16係另一實施例中，積體電路裝置90的剖視圖。為了清楚與一致的圖示，圖2至14的實施例與圖16的實施例所示的構件將以相同標號標示。圖2至14的實施例與圖16的實施例之間的差異之一，為源極/汲極通孔550的底部550B之橫向凸出程度。在圖16中，源極/汲極通孔550的底部550B仍橫向地向外凸出，但明顯小於圖2至14的實施例所示的凸出距離。舉例來說，橫向凸出的距離560B可對應底部550B的側壁與頂部550A的側壁底部之間的距離。在一些實施例中，距離560B與尺寸500的比例介於約1:13至約1:17之間，其小於與圖8相關之距離560與尺寸500的上述比例。此外，底部550B具有圖16的實施例中的尺寸510B，其小於與圖12相關的上述尺寸510。在一些實施例中，尺寸510B亦可小於頂部550A的尺寸500。在一些實施例中，尺寸510B與尺寸500的比例介於約1:1至約1:1.1之間。
亦應理解的是，底部550B的凸出可不具有圖16所示(或圖12至14的實施例所示)的銳利邊緣。相反地，凸出可較漸進且較圓潤化。舉例來說，底部550B的側壁可有一些圓潤化或弧狀，而非直線狀。此外，頂部550A與底部550B可不形成銳角，而頂部550A與底部550B之間的轉變可比圖16所示者平滑。
圖17係本發明另一實施例中，製作半導體裝置的方法900之流程圖。方法900包含步驟910，其形成源極/汲極與閘極結構於基板上。
方法900包括步驟920，其形成第一層間介電層於源極/汲極與閘極結構上。
方法900包含步驟930，其形成源極/汲極接點於源極/汲極上。源極/汲極接點垂直延伸穿過第一層間介電層。
方法900包含步驟940，其形成蝕刻停止層於第一層間介電層上。
方法900包含步驟950，其形成第二層間介電層於蝕刻停止層上。
方法900包含步驟960，其蝕刻第二層間介電層與蝕刻停止層，以形成第一通孔露出源極/汲極接點。
方法900包含步驟970，其形成源極/汲極通孔於第一通孔洞中。源極/汲極通孔直接物理接觸源極/汲極接點、蝕刻停止層、與第二層間介電層。
方法900包含步驟980，其在形成源極/汲極通孔之後蝕刻第二層間介電層、蝕刻停止層、與第一層間介電層，以形成第二通孔洞露出閘極結構。
方法900包含步驟990，其形成閘極通孔於第二通孔洞中。
在一些實施例中，採用一或多道蝕刻製程蝕刻第二層間介電層與蝕刻停止層，其中蝕刻停止層的蝕刻速率大於第二層間介電層的蝕刻速率。
在一些實施例中，採用選擇性金屬成長製程形成源極/汲極通孔。
在一些實施例中，第一通孔與第二通孔在第一橫向方向與第二橫向方向(垂直於第一橫向方向)中均彼此偏離。
應理解的是在步驟910至990之前、之中、或之後可進行額外步驟。舉例來說，在形成第二通孔洞之後但在形成閘極通孔之前，方法900可形成黏著層於第二通孔洞的側壁表面與閘極結構上，其中閘極通孔形成於黏著層上。另一例在形成源極/汲極通孔之後，方法900可進行一或多個半導體製作製程，其採用一或多種腐蝕特性的化學劑，其中源極/汲極通孔的材料組成對一或多種化學劑的抗性，高於源極/汲極接點的材料組成對一或多種化學劑的抗性。額外步驟可包含形成額外內連線結構、封裝、或測試等製程。
綜上所述，本發明實施例關於不採用黏著層形成源極/汲極通孔的方法。舉例來說，可採用選擇性金屬成長技術成長源極/汲極通孔於源極/汲極接點上。最終的源極/汲極通孔可直接物理接觸相鄰的介電層如層間介電層與蝕刻停止層的側壁。本發明實施例亦設置源極/汲極通孔輪廓(比如橫向蝕刻蝕刻停止層)，以達橫向凸出的底部。
依據上述內容，本發明實施例比習知的源極/汲極通孔提供更多優點。然而應理解的是，此處不必說明所有優點、不同實施例可提供不同優點、且任何實施例不必具有特定優點。本發明實施例的優點之一為降低源極/汲極通孔的電阻。習知源極/汲極通孔需要黏著層以確保相鄰材料之間的黏著性足夠，不然源極/汲極通孔在後續的化學機械研磨製程中可能剝落。然而黏著層具有高電阻，這會負面影響裝置效能。此處的選擇性金屬成長製程可消除對黏著層的需求，以降低源極/汲極通孔的電阻。選擇性金屬成長製程亦可確保源極/汲極通孔與下方的源極/汲極接點之間具有足夠黏著性，以避免在化學機械研磨製程中造成源極/汲極通孔剝落。源極/汲極通孔的寬底輪廓易造成較大表面積，其亦減少電阻。另一優點為源極/汲極通孔的底部尺寸較大，有利於源極/汲極接點與源極/汲極通孔之間的轉變更漸變，其可減少製作相關的可能問題及/或缺陷。又一優點為源極/汲極通孔與附近的閘極通孔，可設置為在X與Y橫向方向中均彼此偏離。此亦減少源極/汲極通孔與相鄰的閘極通孔之間的電性橋接(如電性短路)的可能性。其他優點可包含與現有的製作製程相容，使實施方法易於進行並降低實施方法的成本。
上述進階的微影製程、方法、與材料可用於許多應用，包含鰭狀場效電晶體。舉例來說，可圖案化鰭狀物以產生結構之間的較緊密間隔，以適用於上述內容。此外，形成鰭狀場效電晶體的鰭狀物所用的間隔物(亦視作芯)可依據上述內容處理。
本發明一實施例關於半導體裝置。半導體裝置包括：源極/汲極，位於基板上；源極/汲極接點，位於源極/汲極上；以及第一通孔，位於源極/汲極接點上，其中第一通孔具有橫向凸出的底部，與位於橫向凸出的底部上的頂部。
在一些實施例中，半導體裝置更包括閘極結構，位於基板上；以及第二通孔，位於閘極結構上，其中第一通孔與第二通孔具有實質上共平面的上表面。
在一些實施例中，第一通孔與第二通孔在上視圖的X方向與Y方向中均彼此偏離。
在一些實施例中，半導體裝置更包括黏著層位於第二通孔的側表面與下表面上。
在一些實施例中，黏著層包括鈦或氮化鈦。
在一些實施例中，橫向凸出的底部之第一最大橫向尺寸大於頂部之第二最大橫向尺寸。
在一些實施例中，半導體裝置更包括：第一層間介電層，位於基板上，其中第一層間介電層至少部分地橫向圍繞源極/汲極；蝕刻停止層，位於第一層間介電層上；以及第二層間介電層，位於蝕刻停止層上，其中第一通孔的側表面直接物理接觸蝕刻停止層與第二層間介電層。
在一些實施例中，橫向凸出的底部之側表面直接物理接觸蝕刻停止層；以及頂部之側表面直接物理接觸第二層間介電層。
在一些實施例中，源極/汲極接點與第一通孔具有不同材料組成。
在一些實施例中，源極/汲極接點的最上側表面比第一通孔的最下側表面寬。
本發明一實施例關於半導體裝置。半導體裝置包括：源極/汲極，位於基板上；閘極結構，位於基板上；第一層間介電層，位於閘極結構上；蝕刻停止層，位於第一層間介電層上；第二層間介電層，位於蝕刻停止層上；閘極通孔，位於閘極結構上，其中閘極通孔垂直延伸穿過第一層間介電層、蝕刻停止層、與第二層間介電層；黏著層，位於閘極通孔與第一層間介電層、蝕刻停止層、及第二層間介電層之間；源極/汲極接點，位於源極/汲極上，其中源極/汲極接點垂直延伸穿過第一層間介電層；以及源極/汲極通孔，位於源極/汲極接點上，其中源極/汲極通孔垂直延伸穿過第二層間介電層與蝕刻停止層，且其中源極/汲極通孔的側壁直接物理接觸蝕刻停止層與第二層間介電層的側壁。
在一些實施例中，源極/汲極通孔的底部側壁直接物理接觸蝕刻停止層的側壁；源極/汲極通孔的頂部側壁直接物理接觸第二層間介電層的側壁；以及底部實質上寬於頂部。
在一些實施例中，源極/汲極通孔與閘極通孔在第一水平方向與第二水平方向中均彼此偏離，且第二水平方向垂直於第一水平方向。
在一些實施例中，黏著層包括鈦或氮化鈦。
本發明又一實施例關於半導體裝置的形成方法。方法包括：形成源極/汲極與閘極結構於基板上；形成第一層間介電層於源極/汲極與閘極結構上；形成源極/汲極接點於源極/汲極上，其中源極/汲極接點垂直延伸穿過第一層間介電層；形成蝕刻停止層於第一層間介電層上；形成第二層間介電層於蝕刻停止層上；蝕刻第二層間介電層與蝕刻停止層，以形成第一通孔洞露出源極/汲極接點；形成源極/汲極通孔於第一通孔洞中，其中源極/汲極通孔直接物理接觸源極/汲極接點、蝕刻停止層、與第二層間介電層；在形成源極/汲極通孔之後，蝕刻第二層間介電層、蝕刻停止層、與第一層間介電層，以形成第二通孔洞露出閘極結構；以及形成閘極通孔於第二通孔洞中。
在一些實施例中，蝕刻第二層間介電層與蝕刻停止層的步驟採用一或多道蝕刻製程，其中蝕刻停止層的蝕刻速率大於第二層間介電層的蝕刻速率。
在一些實施例中，方法更包括在形成第二通孔洞之後與形成閘極通孔之前，形成黏著層於第二通孔洞的側壁與閘極結構上，其中閘極通孔形成於黏著層上。
在一些實施例中，方法更包括在形成源極/汲極通孔之後進行一或多道半導體製作製程，其採用腐蝕特性的一或多種化學劑，其中源極/汲極通孔的材料組成對一或多種化學劑的抗性，高於源極/汲極接點的材料組成對一或多種化學劑的抗性。
在一些實施例中，形成源極/汲極通孔的步驟採用選擇性金屬成長製程。
在一些實施例中，第一通孔洞與第二通孔洞在第一橫向方向與第二橫向方向中均彼此偏離，且第二橫向方向垂直於第一橫向方向。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
AA’:剖線 90:積體電路裝置 110:基板 120:鰭狀結構 122:源極/汲極結構 130:隔離結構 140:閘極結構 230:閘極間隔物 300:多層內連線結構 310,410:層間介電層 320:接點溝槽 330:金屬矽化物 350:源極/汲極接點 370:阻障層 390:蝕刻停止層 430,480,570:蝕刻製程 450,580:通孔洞 450A,550A:頂部 450B,550B:底部 500,510,510B,520,670,680:尺寸 540:選擇性金屬成長製程 550:源極/汲極通孔 560,560B,610,700,710,720:距離 590,620:沉積製程 600:黏著層 630:導電層 650:平坦化製程 900:方法 910,920,930,940,950,960,970,980,990:步驟
圖1A係本發明多種實施例中，積體電路裝置的透視圖。 圖1B係本發明多種實施例中，積體電路裝置的平面上視圖。 圖2至14係本發明多種實施例中，積體電路裝置在製作的多種階段中的剖視圖。 圖15係本發明多種實施例中，積體電路裝置於一製作階段的上視圖。 圖16係本發明多種實施例中，積體電路裝置於一製作階段的剖視圖。 圖17係本發明多種實施例中，製作半導體裝置的方法之流程圖。
900:方法
910,920,930,940,950,960,970,980,990:步驟

Claims (1)

  1. 一種半導體裝置，包括： 一源極/汲極，位於一基板上； 一源極/汲極接點，位於該源極/汲極上；以及 一第一通孔，位於該源極/汲極接點上，其中該第一通孔具有橫向凸出的一底部，與位於橫向凸出的該底部上的一頂部。
TW109127189A 2019-09-25 2020-08-11 半導體裝置 TW202125819A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962905850P 2019-09-25 2019-09-25
US62/905,850 2019-09-25
US16/899,140 US11508822B2 (en) 2019-09-25 2020-06-11 Source/drain via having reduced resistance
US16/899,140 2020-06-11

Publications (1)

Publication Number Publication Date
TW202125819A true TW202125819A (zh) 2021-07-01

Family

ID=74881224

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109127189A TW202125819A (zh) 2019-09-25 2020-08-11 半導體裝置

Country Status (3)

Country Link
US (2) US11508822B2 (zh)
CN (1) CN112563243A (zh)
TW (1) TW202125819A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210090768A (ko) * 2020-01-10 2021-07-21 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11177212B2 (en) * 2020-04-13 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contact formation method and related structure
US20220336367A1 (en) * 2021-04-15 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Forming Liners to Facilitate The Formation of Copper-Containing Vias in Advanced Technology Nodes
US20220415791A1 (en) * 2021-06-24 2022-12-29 Intel Corporation Metal line profile shaping for advanced integrated circuit structure fabrication

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7671355B2 (en) * 2008-03-24 2010-03-02 United Microelectronics Corp. Method of fabricating a phase change memory and phase change memory
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US20110248283A1 (en) * 2010-04-07 2011-10-13 Jianjun Cao Via structure of a semiconductor device and method for fabricating the same
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US9530726B2 (en) * 2010-06-28 2016-12-27 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9831164B2 (en) * 2010-06-28 2017-11-28 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
JP2018160493A (ja) * 2017-03-22 2018-10-11 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US10297749B1 (en) * 2017-12-12 2019-05-21 International Business Machines Corporation High density resistive random access memory integrated on complementary metal oxide semiconductor
US10355017B1 (en) * 2018-03-23 2019-07-16 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures and method of making the same
US10515907B2 (en) * 2018-05-17 2019-12-24 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion blocking structures and method of making the same

Also Published As

Publication number Publication date
CN112563243A (zh) 2021-03-26
US20220359675A1 (en) 2022-11-10
US20210091190A1 (en) 2021-03-25
US11508822B2 (en) 2022-11-22

Similar Documents

Publication Publication Date Title
TWI835129B (zh) 整合背側電源網格的半導體裝置及用於形成非平面半導體裝置之方法
TWI749102B (zh) 鰭狀場效電晶體與其形成方法
TWI719615B (zh) 半導體裝置的形成方法
TW202046409A (zh) 半導體結構的形成方法
TW202125819A (zh) 半導體裝置
TW202025494A (zh) 半導體結構
TW202027223A (zh) 半導體裝置的形成方法
US11495494B2 (en) Methods for reducing contact depth variation in semiconductor fabrication
TW202017104A (zh) 半導體裝置的形成方法
TW202117856A (zh) 半導體裝置的形成方法
TW202011518A (zh) 半導體裝置的形成方法
TW202008433A (zh) 半導體裝置的形成方法
TW202129910A (zh) 積體電路裝置
TW202114229A (zh) 半導體元件及其形成方法
TW202002039A (zh) 積體電路結構的形成方法
TW202117812A (zh) 半導體裝置的形成方法
TWI807706B (zh) 半導體裝置及其製造方法
TW202303686A (zh) 半導體裝置
TW202131519A (zh) 半導體裝置
TW202215526A (zh) 製造半導體裝置之方法
TWI807762B (zh) 半導體裝置的製作方法
TWI847249B (zh) 半導體裝置與其形成方法
TWI821654B (zh) 半導體裝置與其製造方法
TWI821698B (zh) 半導體元件及其製造方法
US20230033570A1 (en) Structure and formation method of semiconductor device with contact structures