KR102279419B1 - 상부는 넓고 바닥은 좁은 더미 게이트 전극을 형성함으로써 금속 게이트 돌출부를 감소시키는 방법 - Google Patents

상부는 넓고 바닥은 좁은 더미 게이트 전극을 형성함으로써 금속 게이트 돌출부를 감소시키는 방법 Download PDF

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Abstract

폴리실리콘 층이 기판 위에 형성된다. 폴리실리콘 층은, 제1 측방향 치수를 갖는 상부 부분과 제2 측방향 치수를 갖는 바닥 부분을 갖는 더미 게이트 전극을 형성하도록 에칭된다. 제2 측방향 치수는 제1 측방향 치수보다 크거나 그와 같다. 더미 게이트 전극은 금속 게이트 전극으로 대체된다.

Description

상부는 넓고 바닥은 좁은 더미 게이트 전극을 형성함으로써 금속 게이트 돌출부를 감소시키는 방법{REDUCING METAL GATE OVERHANG BY FORMING A TOP-WIDE BOTTOM-NARROW DUMMY GATE ELECTRODE}
반도체 집적회로(IC) 업계는 급속한 성장을 경험하여 왔다. IC 소재 및 설계의 기술적 진보는 IC 세대들을 생산하였고, 각 세대는 이전 세대보다 더 소형이고 더 복잡한 회로를 갖고 있다. 그러나 이들 진보는 IC를 처리하고 제조하는 복잡도를 증가시켜왔고, 이들 진보를 실현하기 위해, IC 처리 및 제조의 유사한 발전이 필요하다. 집적 회로 진화의 과정에서, 기능 밀도(즉, 칩 면적당 상호연결된 디바이스의 개수)는, 기하학적 크기(즉, 제조 공정을 사용하여 만들 수 있는 최소 소자(또는 라인))가 감소하는 동안, 일반적으로 증가하여 왔다.
반도체 디바이스의 크기를 줄이는 공정을 용이하게 하기 위해, 금속 게이트 전극이 종래의 폴리실리콘 전극 대신 사용될 수 있다. 금속 게이트 전극의 형성은 게이트 대체 공정을 수반할 수 있으며, 이러한 공정에서, 더미 게이트 전극을 제거하여 그 자리에 개구를 형성하며, 개구는 후속하여 금속 소재로 채워져 금속 게이트 전극을 형성한다. 그러나 종래의 게이트 대체 공정은 개구에 돌출부(overhang)를 남겨둘 수 있으며, 그러한 돌출부는 금속 소재에 의한 개구의 채움을 방해할 수 있다. 이처럼, 공동이 금속 게이트에 형성될 수 있어서, 반도체 디바이스 성능을 저하시킨다.
그러므로, 기존의 게이트 대체 공정이 일반적으로 그 의도한 목적에 충분하였을지라도, 이들 공정은 모든 양상에서 전체적으로 만족스럽지는 않았다.
본 발명의 일 양태는 반도체 디바이스를 제조하는 방법을 수반한다. 폴리실리콘 층이 기판 위에 형성된다. 폴리실리콘 층은, 제1 측방향 치수를 갖는 상부 부분과 제2 측방향 치수를 갖는 바닥 부분을 갖는 더미 게이트 전극을 형성하도록 에칭된다. 제1 측방향 치수는 제2 측방향 치수보다 크거나 그와 같다. 더미 게이트 전극은 금속 게이트 전극으로 대체된다.
본 발명의 다른 양태는 반도체 디바이스를 제조하는 방법을 수반한다. 게이트 유전체 층이 기판 위에 형성된다. 더미 게이트 전극 층이 게이트 유전체 층 위에 형성된다. 더미 게이트 전극 층은, 불소와 염소를 함유하는 에칭제로 에칭되어 더미 게이트 전극을 형성한다. 에칭은, 에칭이 더미 게이트 전극 층 내로 깊게 진전함에 따라 에칭제의 불소 함량을 증가시키는 것을 포함한다. 스페이서가 더미 게이트 전극의 측벽 상에 형성된다. 소스/드레인 영역이 더미 게이트 전극의 대향 측부 상의 기판에 형성된다. 더미 게이트 전극은 금속 게이트 전극으로 대체된다.
본 발명의 또 다른 양태는 반도체 디바이스를 수반한다. 반도체 디바이스는 기판 위에 배치되는 하이-k 게이트 유전체 층을 포함한다. 반도체 디바이스는, 하이-k 게이트 유전체 층 위에 배치되는 금속 게이트 전극을 포함한다. 금속 게이트 전극은 상부 부분과 바닥 부분을 갖는다. 바닥 부분은 상부 부분보다 하이-k 게이트 유전체 층에 더 가깝게 위치한다. 상부 부분은 제1 측방향 치수를 갖는다. 바닥 부분은 제2 측방향 치수를 갖는다. 제2 측방향 치수는 제1 측방향 치수 이상이다.
본 개시는 수반하는 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 강조하고 싶은 점은, 업계의 표준 실무에 따라, 여러 특징부(feature)는 실제 축적대로 도시되지는 않으며, 오직 예시 목적으로 사용된다는 점이다. 사실, 여러 특징부의 치수는 명료한 논의를 위해 임의로 증가하거나 감소할 수 있다.
도 1은, 본 발명의 여러 실시예에 따른 제조 스테이지에서의 반도체 디바이스의 개략적인 횡단면도이다.
도 2는, 본 발명의 여러 실시예에 따른 제조 스테이지에서의 반도체 디바이스의 개략적인 횡단면도이다.
도 2a는, 본 발명의 여러 실시예에 따른 제조 스테이지에서의 반도체 디바이스의 개략적인 횡단면도이다.
도 3은, 본 발명의 여러 실시예에 따른 제조 스테이지에서의 반도체 디바이스의 개략적인 횡단면도이다.
도 4는, 본 발명의 여러 실시예에 따른 제조 스테이지에서의 반도체 디바이스의 개략적인 횡단면도이다.
도 5는, 본 발명의 여러 실시예에 따른 제조 스테이지에서의 반도체 디바이스의 개략적인 횡단면도이다.
도 6은, 본 발명의 여러 실시예에 따른 제조 스테이지에서의 반도체 디바이스의 개략적인 횡단면도이다.
도 7은, 본 발명의 여러 실시예에 따라 제조된 더미 게이트 전극에 대한 여러 가지 적절한 횡단면 프로파일을 예시한다.
도 8은, 본 발명의 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도이다.
다음의 개시가 본 발명의 상이한 특징부(feature)를 구현하기 위한 많은 상이한 실시예 또는 예를 제공함을 이해해야 한다. 소자 및 배치의 특정한 예가 본 발명을 간략화하도록 이하에서 기재된다. 물론 이들은 단지 예이며 제한하고자 하는 것은 아니다. 예컨대, 다음의 기재에서 제2 특징부 위의 또는 제2 특징부 상의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 추가 특징부가 제1 및 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉하고 있지 않을 수 있는 실시예를 포함할 수 있다. 게다가, 본 발명은 여러 예에서 참조번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화와 명료화를 위한 것이며, 그 자체가 논의되는 여러 실시예 및/또는 구성 사이의 관계를 지시하지는 않는다. 게다가, 여러 특징부는 간략화와 명료화를 위해 상이한 축적으로 임의대로 도시될 수 있다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 관계 용어들은 여기서 설명의 용이성을 위해 사용될 수 있어서 도면들에서 예시한 바와 같이 일 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 기재할 수 있다. 공간적 관계 용어들은, 도면들에서 나타낸 방위 외에 사용 또는 동작중인 디바이스의 상이한 방위를 포함하고자 한다. 예컨대, 도면들에서의 디바이스가 뒤집힌다면, 다른 요소나 특징부의 "아래" 또는 "밑"인 것으로 기재한 요소는 다른 요소 또는 특징부의 "위"를 향하고 있을 수 있다. 그에 따라 예시적인 용어, "아래"는 위 및 아래의 방위 모두를 포함할 수 있다. 장치는 그 밖의 방위를 향할 수 있으며(90도 또는 기타 방위로 회전될 수 있으며), 본 명세서에서 사용된 공간적 관계 기술어는 또한 적절히 해석될 수 있다.
반도체 제조 기술이 진전함에 따라, 금속 게이트 트랜지스터는 IC의 성능을 향상시키기 위해 최근에 사용되어왔다. 금속 게이트 트랜지스터는 종래의 폴리실리콘 게이트 전극 대신 금속 게이트 전극을 사용한다. 금속 게이트 트랜지스터의 제조 공정은 게이트 대체 공정을 수반할 수 있으며, 이러한 공정에서, 폴리실리콘 더미 게이트 전극은 소스/드레인 영역의 형성 후 금속 게이트 전극에 의해 대체된다. 그러나 반도체 디바이스의 크기를 줄임으로 인해, 임계 치수(예컨대, 게이트의 폭)는 점점 소형화가 되는 반면, 종횡비(예컨대, 게이트의 높이와 게이트의 폭 사이의 비)가 증가할 수 있다. 작은 CD와 게이트의 큰 종횡비는 폴리실리콘 더미 게이트 전극을 금속 게이트 전극으로 대체할 때 문제나 어려움을 초래할 수 있다. 예컨대, 소형 CD와 큰 종횡비는 "돌출부" 상황을 초래할 수 있으며, 여기서 (더미 폴리실리콘 게이트 전극의 제거에 의해 형성된) 개구는 부분적으로 차단된다. 이로 인해, 개구에서 후속하여 형성되는 금속 게이트 전극에는 공동이 생성될 수 있다. 금속 게이트 전극의 공동은 트랜지스터 디바이스의 성능을 저하시키며, 이것은 원하는 것이 아니다(예컨대, 과도한 고유저항).
앞서 논의한 문제를 극복하기 위해, 본 발명은 더미 게이트 전극의 형성 시 새로운 에칭 공정을 사용한다. 새로운 에칭 공정은 더미 게이트 전극의 프로파일/형상을 변화시켜, 더미 게이트 전극의 상부 부분은 더미 게이트 전극의 바닥 부분보다 넓다(또는 적어도 좁지 않다). 이점은 종래 방식으로 제조된 더미 게이트 전극과 극명한 대조를 이루며, 이러한 종래의 더미 게이트 전극에서는, 더미 게이트 전극의 상부 부분은 더미 게이트 전극의 바닥 부분보다 더 좁다. 이하의 논의를 기초로 더 자명하게 될 바와 같이, 더미 게이트 전극의 고유한 프로파일은 (이들 전극의 제거에 의해 형성되는) 개구가 추후 공정에서 금속 소재에 의해 더욱 쉽게 채워지게 하여, 실질적으로 공동이 없는 금속 게이트 전극을 생성한다. 본 발명의 세부 내용은 도 1 내지 도 8을 참조하여 이하에서 논의할 것이다.
도 1 내지 도 6은, 여러 제조 스테이지 동안 반도체 디바이스(35)의 간략화한 개략적이고 단편적인 횡단면도이다. 반도체 디바이스(35)는 집적회로(IC) 칩, 시스템 온 칩(SoC) 또는 그 일부분의 부분일 수 있다. 이러한 디바이스는 저항, 커패시터, 인덕터, 다이오드, 금속-산화물 반도체 전계효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보적 금속-산화물 반도체(CMOS) 트랜지스터, 측방향으로 확산된 MOS(LDMOS) 트랜지스터, 고출력 MOS 트랜지스터, 또는 다른 타입의 트랜지스터와 같은 여러 수동 및 능동 마이크로전자 디바이스를 포함할 수 있다. 도 1 내지 도 6은 본 발명의 독창적인 개념을 더 잘 이해하기 위해 간략화되었음을 이해해야 한다. 그에 따라, 추가 공정은 도 1 내지 도 6에 도시한 공정 전, 그 동안 및 그 후에 제공될 수 있어서, 반도체 디바이스(35)의 제조를 완료할 수 있으며, 일부 다른 공정은 본 명세서에서 단지 간략히 기재될 수 있음을 주목해야 한다.
도 1을 참조하면, 반도체 디바이스(35)는 기판(40)을 갖는다. 기판(40)은, 붕소(예컨대 N-타입 기판)와 같은 P-타입 불순물로 도핑된 실리콘 기판이다. 대안적으로, 기판(40)은 다른 적절한 반도체 소재일 수 있다. 예컨대, 기판(40)은, 인 또는 비소(N-타입 기판)와 같은 N-타입 불순물로 도핑된 실리콘 기판일 수 있다. 기판(40)은 대안적으로 다이아몬드 또는 게르마늄과 같은 일부 다른 적절한 기본 반도체; 탄화규소, 비화 인듐 또는 인화 인듐과 같은 적절한 화합물 반도체; 또는 탄화 게르마늄 규소, 인화 비소 갈륨 또는 인화 인듐 갈륨과 같은 적절한 합금 반도체로 만들 수 있다. 또한, 기판(40)은 에피택셜 층(epi 층)을 포함할 수 있고, 성능 향상을 위해 스트레인(strain)될 수 있으며, 실리콘-온-인슐레이터(SOI) 구조를 포함할 수 있다.
다시 도 1을 참조하면, 얕은 트렌치 절연(STI) 특징부(45)가 기판(40)에 형성된다. STI 특징부(45)가 기판(40)에서 홈(또는 트렌치)을 에칭하고 홈을 유전체 소재로 채움으로써 형성된다. 본 실시예에서, STI 특징부(45)의 유전체 소재는 산화규소를 포함한다. 대안적인 실시예에서, STI 특징부(45)의 유전체 소재는, 질화규소, 산질화규소, 불소-도핑 규산(FSG) 및/또는 종래기술에서 알려져있는 저-k 유전체 소재를 포함할 수 있다. 다른 실시예에서, 깊은 트렌치 절연(DTI) 특징부가 STI 특징부(45) 대신에 또는 그와 결합되어 형성될 수 있다.
계면 층이 옵션으로서 기판(40) 위에 형성될 수 있다. 계면 층은 원자 층 퇴적(ALD) 공정에 의해 형성될 수 있으며 산화규소(SiO2)를 포함한다.
게이트 절연 층(60)이 기판(40)의 상부면 위(또는 계면 층이 형성된다면 계면 층 위)에 형성된다. 게이트 유전체 층(60)은 일부 실시예에서 ALD 공정에 의해 형성될 수 있다. 일부 실시예에서, 게이트 유전체 층(60)은 하이-k 유전체 소재를 포함한다. 하이-k 유전체 소재는, 대략 4인 SiO2의 유전 상수보다 큰 유전 상수를 갖는 소재이다. 실시예에서, 게이트 유전체 층(60)은, 대략 18에서부터 대략 40까지의 범위에 있는 유전 상수를 갖는 산화 하프늄(HfO2)을 포함한다. 대안적인 실시예에서, 게이트 유전체 층(60)은 ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, 및 SrTiO 중 하나를 포함할 수 있다.
피복 층(70)이 게이트 유전체 층(60) 위에 형성된다. 피복 층(70)의 형성은 하나 이상의 퇴적 및 패터닝 공정을 포함한다. 일부 실시예에서, 피복 층(70)은 산화 란타늄 소재(LaOx, 여기서 x는 정수임)를 포함하지만, 피복 층은 다른 실시예에서는 다른 적절한 소재(예컨대, LaOx, GdOx, DyOx 또는 ErOx와 같은 희토류 산화물)를 포함할 수 있다. 일부 실시예에서, 피복 층의 소재를 선택할 수 있어서, (추후에 형성될) 트랜지스터 게이트의 일함수를 조정하는 것을 도울 수 있어서, 원하는 스레시홀드 전압이 트랜지스터에 대해 달성될 수 있다. 게이트 유전체 층(60)과 피복 층(70)이 이 제조 스테이지에서 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역 모두 위에 형성됨을 이해해야 한다. 일부 실시예에서, 피복 층의 두께는 대략 5Å에서부터 20Å까지의 범위에 있다.
폴리실리콘 층(80)이 피복 층(70) 위에 형성된다. 폴리실리콘 층(80)은 추후에 더미 게이트 전극을 형성하도록 패터닝될 것이다. 패터닝된 단단한 마스크 층(90)이 폴리실리콘 층(80) 위에 형성된다. 일부 실시예에서, 패터닝된 단단한 마스크 층(90)은 상이한 소재 조성을 갖는 복수의 층을 포함한다. 예컨대, 패터닝된 단단한 마스크 층(90)은, 폴리실리콘 층(80) 위에 형성된 질화규소 층을 포함할 수 있으며, 질화규소 층 위에 형성되는 산화규소 층을 또한 포함할 수 있다. 패터닝된 단단한 마스크 층(90)은 포토리소그라피 공정을 통해 세그먼트(90A 및 90B)와 같은 다수의 세그먼트로 패터닝될 수 있다.
이제 도 2를 참조하면, 패터닝된 단단한 마스크 층(90)의 세그먼트(90A 및 90B)는 마스크로서 사용될 수 있어서 트랜지스터의 게이트 구조를 규정할 수 있다. 더욱 상세하게, 에칭 공정(100)이 실행되어 폴리실리콘 층(80)을 에칭한다. 패터닝된 단단한 마스크 층(90)의 세그먼트(90A 및 90B)는 에칭 공정(100)에서 에칭 마스크로서 역할을 하여 (폴리실리콘 층(80), 피복 층(70) 및 게이트 유전체 층(60)을 포함하는) 아래의 층 중 일부분을 에칭되는 것으로부터 보호한다.
에칭 공정(100)은 개구(130)에 의해 분리되는 게이트 구조(120A 및 120B)를 형성하며, 여기서 게이트 구조(120A)는 세그먼트(90A), 폴리실리콘 층의 남은 부분(80A), 피복 층의 남은 부분(70A) 및 게이트 유전체 층(60A)의 남은 부분을 포함하며, 게이트 구조(120B)는 세그먼트(90B), 폴리실리콘 층의 남은 부분(80B), 피복 층의 남은 부분(70B) 및 게이트 유전체 층(60B)의 남은 부분을 포함한다. 폴리실리콘 층의 남은 부분(80A 및 80B)이 본 명세서에서 더미 게이트 전극으로서 역할을 하며 추후에 더미 게이트 대체 공정에서 제거될 것임을 이해해야 한다.
본 발명의 실시예에 따르면, 에칭 공정(100)은 더미 게이트 전극(80A - 80B)를 형성하도록 구성되며, 이러한 더미 게이트 전극의 측벽 프로파일은 내부로 경사져 있다. 예컨대, 더미 게이트 전극(80A)(또는 80B)은 그 상부면 근처에 측방향 치수(140)와, 그 바닥면 근처의 측방향 치수(141)를 갖는다. 측방향 치수(140)는 측방향 치수(141)보다 크거나 같다(즉 그 이상이다). 일부 실시예에서, 측방향 치수(140)는 측방향 치수(141)보다 적어도 5%만큼, 예컨대 대략 5% 내지 20%만큼 더 크다. 결국, 도 2에 도시한 결국 더미 게이트 전극(80A 및 80B) 각각은, 거꾸로 된, 즉 뒤집힌 사다리꼴을 대략적으로 닮은 횡단면 프로파일/형상을 갖지만, 실제 제조 시에, 더미 게이트 전극(80A 및 80B)의 측벽면은 도 2에 도시한 바와 같이 직선이거나 매끄럽지 않을 수 있으며, 이는 도 2는 간략화한 예시를 단지 제공함을 이해해야 한다.
더미 게이트 전극(80A - 80B)의 이러한 뒤집힌 사다리꼴 형상은 에칭 공정(100)의 측방향 에칭 특징을 구성함으로써 획득한다. 예컨대, 에칭 공정(100)은 에칭 공정이 깊어짐에 따라(즉, 기판(40)에 가까워짐에 따라) 점점 더 강한 측방향 에칭 특징을 갖도록 구성될 수 있다. 일부 실시예에서, 에칭 공정(100)은 다수의 에칭 단계를 포함하며, 여기서 각 에칭 단계는 관련 측방향 에칭율을 가지며, 각각의 후속한 에칭 단계는 이전 에칭 단계보다 더 큰 측방향 에칭율을 갖는다.
에칭 공정(또는 에칭 공정에 포함되는 이전 에칭 단계)는 에칭 챔버 내부에서 높은 전기음영도 에칭제와 염소 에칭제를 동시에 적용하는 단계를 포함할 수 있으며, 이때 에칭 공정(100)을 겪는 웨이퍼는 에칭 챔버 내에 놓인다. 일부 실시예에서, 염소 에칭제는 대략 30표준 세제곱 센티미터/분(sccm)과 대략 36sccm 사이의 범위의 유량(flow rate)을 갖는 Cl2 가스 또는 플라스마를 포함할 수 있으며, 높은 전기음영도 에칭제는 대략 80sccm과 대략 120sccm 사이의 범위의 유량을 갖는 불소-함유 가스나 플라스마를 포함할 수 있다. 비제한적인 예로서, 불소-함유 가스나 플라스마는 CxFy(여기서, x와 y는 양의 정수이며, 예컨대 CF4 또는 C2F6), CHF3, HBr 또는 NF3와 같이 불소가 풍부한 소재를 포함할 수 있다. 에칭 메커니즘은 다음과 같다:
● 불소-함유 에칭제는 (예컨대 더미 게이트 전극(80A - 80B)이 에칭되고 있음에 따라 이들 전극의 측벽 상에 형성되는) 표면 산화물과 반응하여, 퍼징(purging) 메커니즘에 의해 에칭 챔버로부터 제거할 수 있는 규소-함유 및 산소-함유 가스를 발생시킨다. 예컨대, 에칭제로서 CF4를 사용하면, 표면 산화물은 다음의 화학식에 따라 CF4와 반응할 수 있다: SiO2 + CF4 => SiF4 + CO2, 여기서 SiF4 + CO2는 에칭 챔버로부터 제거할 수 있는 가스이다.
● 염소-함유 에칭제는 더미 게이트 전극(80A - 80B)의 폴리실리콘 소재와 반응하여, 퍼징 메커니즘에 의해 에칭 챔버로부터 제거할 수 있는 다른 가스(예컨대, SiClx, 여기서 x는 양의 정수)를 형성한다.
불소-함유 에칭제의 유량은 에칭 공정(100)의 측방향 에칭 특징과 상관될 수 있다. 예컨대, 불소-함유 에칭제의 유량을 증가시키면, 에칭 공정(100)의 측방향 에칭율을 향상시킨다. 이처럼, 더미 게이트 전극(80A - 80B)의 원하는, 상부가 넓고 바닥이 좁은 프로파일을 달성하기 위해, 에칭 공정(100)은, 폴리실리콘 층(80)의 더 깊은 부분이 에칭됨에 따라 (예컨대, 불소-함유 에칭제의 유량을 증가시킴으로써) 불소 함량이 증가하도록 구성될 수 있다. 예컨대, 더미 게이트 전극(80A/80B)의 상부 부분을 에칭하도록 실행되는 제1 에칭 단계에서, 불소-함유 에칭제의 유량은 Xsccm이도록 구성될 수 있다. 더미 게이트 전극(80A/80B)의 중간 부분을 에칭하도록 실행되는 제2 에칭 단계에서, 불소-함유 에칭제의 유량은 Ysccm이도록 구성될 수 있다. 더미 게이트 전극(80A/80B)의 바닥 부분을 에칭하도록 실행되는 제3 에칭 공정에서, 불소-함유 에칭제의 유량은 Zsccm이도록 구성될 수 있다. Z는 Y보다 크며, Y는 X보다 크고, X는 80sccm 이상이다. 물론, 3개의 에칭 단계는 단지 예이며, 에칭 공정(100)은, 에칭제의 불소 함량이 각 에칭 단계에서 증가하는 한, 다른 실시예에서 2개의 에칭 단계 또는 4개 이상의 에칭 단계를 갖도록 구성될 수 있다.
여기서 사용된 에칭제의 풍부한 불소 함량으로 인해, 에칭 공정(100)이 완료된 후, 불소 입자(150)가 기판(40), STI 특징부(45)의 표면 상에 또는 심지어 게이트 구조(120A - 120B)의 측면 상에 남아 있을 수 있다. 에칭 공정(100)에서 높은 불소 함량으로 인해, 이들 불소 입자는 여러 세척 공정이 실행된 후 여전히 남아 있을 수 있다. 다시 말해, 불소 입자(150)의 제거는 완료되지 않을 수 있으며, 이들 불소 중 일부의 흔적을 실제 제조된 반도체 디바이스에서 볼 수 있다. 불소 입자(150)의 존재는 특정한 반도체 제조 검사 툴에 의해 검출할 수 있다. 잔여 불소는, 본 발명에 따른 에칭 공정(100)에 유사한 에칭 공정이 반도체 디바이스를 제조하는데 사용된다는 증거가 될 수 있다.
일부 실시예에서, 패시베이션 가스가 또한 에칭제와 함께 적용될 수 있어서, 상부가 넓고 바닥이 좁은 프로파일을 가진 더미 게이트 전극(80A - 80B)의 형성을 용이하게 할 수 있다. 패시베이션 가스는, 에칭 공정(100)이 발생함에 따라, 폴리실리콘 층(80)의 노출된 표면 상에 패시베이션 소재를 형성한다. 패시베이션 소재는 폴리실리콘 소재의 추가 에칭을 방지하는 것을 돕는다. 이것의 간략한 예를 도 2a에 도시한다. 도 2a를 참조하면, 폴리실리콘 층(80)의 상부 부분이 에칭됨에 따라, 패시베이션 가스가 상부 근처에서 더미 게이트 전극(80A - 80B)의 측벽 상에 패시베이션 소재(170A - 170B)를 형성한다. 이로 인해, 에칭 공정(100)은, 상부에서 더미 게이트 전극(80A - 80B)의 추가 측방향 에칭 없이도, 하방으로 진전하여 폴리실리콘 층(80)의 하부 부분의 측방향 에칭을 계속할 수 있으며, 이는 더미 게이트 전극이 패시베이션 소재(170A - 170B)에 의해 보호되기 때문이다.
또한, 더미 게이트 전극(80A - 80B)은 상부가 넓고 바닥이 좁은 프로파일을 가지므로, 더미 게이트 전극(80A - 80B)을 분리하는 개구(130)는 상부가 좁고 바닥이 좁은 프로파일을 가짐을 주목해야 한다.
이제 도 3을 참조하면, 게이트 스페이서(190A - 190B)가 게이트 구조(120A - 120B)의 측벽 상에 형성된다. 게이트 스페이서(190A - 190B)는 유전체 소재를 포함한다. 일부 실시예에서, 게이트 스페이서(190A - 190B)는 질화규소를 포함한다. 대안적인 실시예에서, 게이트 스페이서(190A - 190B)는 산화규소, 탄화규소, 산질화규소, 또는 이들의 조합을 포함할 수 있다.
그 후, 강하게 도핑된 소스와 드레인 영역(200A 및 200B)(또한 S/D 영역으로 지칭됨)이 각각 기판(40)의 NMOS 및 PMOS 부분에 형성된다. S/D 영역(200A - 200B)은 이온 주입 공정에 의해 또는 확산 공정에 의해 형성될 수 있다. 인이나 비소와 같은 N-타입 불순물이 NMOS S/D 영역(200B)을 형성하는데 사용될 수 있으며, 붕소와 같은 P-타입 불순물이 PMOS S/D 영역(200A)을 형성하는데 사용될 수 있다. 도 3에 예시한 바와 같이, S/D 영역(200A - 200B)은 각각 게이트 스페이서(190A - 190B)의 외부 경계와 정렬된다. 포토리소그라피 공정이 이 구역, 즉 S/D 영역(200A - 200B)의 경계를 규정하는데 필요하지 않으므로, S/D 영역(200A - 200B)은 "자체-정렬" 방식으로 형성된다고 할 수 있다. 하나 이상의 어닐링 공정이 반도체 디바이스(35) 상에서 실행되어 S/D 영역(200A - 200B)을 활성화한다. 또한, 일부 실시예에서, 약하게 도핑된 소스/드레인(LDD) 영역이, 게이트 스페이서(190A - 190B)가 형성되기 전, 기판(40)의 NMOS 및 PMOS 영역 모두에서 형성될 수 있다. 간략화를 이유로, LDD 영역은 여기서 구체적으로 예시하지는 않는다.
이제 도 4를 참조하면, 층간(즉, 레벨간) 유전(ILD) 층(220)이 기판(40)과 게이트 구조(220) 위에서 형성된다. ILD 층(220)은, 화학 기상 퇴적(CVD), 고밀도 플라스마(CVD), 스핀-온, 스퍼터링 또는 기타 적절한 방법에 의해 형성할 수 있다. ILD 층(220)은 예컨대 개구(130)를 채운다. 실시예에서, ILD 층(220)은 산화규소를 포함한다. 다른 실시예에서, ILD 층(220)은 산질화규소, 질화규소 또는 저-k 소재를 포함할 수 있다. 연마 공정(예컨대, 화학-기계-연마(CMP) 공정)이 ILD 층(220) 상에 실행될 수 있어서 ILD 층(220)을 평탄화할 수 있다. 연마는, 게이트 구조(120A - 120B)의 더미 게이트 전극(80A)의 상부면이 노출될 때까지 실행되다. 단단한 마스크(90A - 90B)는 또한 연마 공정에 의해 제거한다.
여전히 도 4를 참조하여, ILD 층(200)의 형성과 후속한 그 평탄화 이후, 에칭 공정(260)이 실행되어 더미 게이트 전극(80A - 80B)을 제거한다. 일부 실시예에서, 에칭 공정(260)은 건식 에칭 공정을 포함할 수 있다. 게이트 유전체 층(60A - 60B)과 피복 층(70A - 70B)은 예시한 실시예에서는 에칭 공정(260)에 의해 제거되지 않는다. 에칭 공정(260)의 결과로, 트렌치 또는 개구(270A - 270B)가 형성된다. 더미 게이트 전극(80A - 80B)은, 상부에서 더 넓고 바닥에서 더 좁은(예컨대, 치수(140) >= 치수(141)) 프로파일을 갖도록 형성되므로, 트렌치(270A - 270B)도 이 프로파일을 물려받으며, 이것이 의미하는 점은 트렌치도 그 상부에서 더 넓은 측방향 치수(140)와 그 바닥에서 더 좁은 치수(141)를 가질 수 있다는 점이다. 트렌치(270A - 270B)의 이렇게 구체적으로 구성된 형상/프로파일로 인해, 트렌치(270A - 270B)가 작은 CD와 큰 종횡비를 갖는다고 하더라도, 트렌치는 더 쉽게 채울 수 있다.
이제 도 5를 참조하면, 다수의 금속 퇴적 공정(280)이 금속 층(290)과 금속 층(291)을 퇴적하도록 실행된다. 금속 층(290)은 ILD 층(220), 스페이서(190A - 190B), 피복 층(70A - 70B)의 노출된 표면 위에 형성되며, 트렌치(270A - 270B)를 부분적으로 채운다. 금속 층(291)은 금속 층(290) 위에 형성된다. 일부 실시예에서, 금속 층(290)은 일함수 금속을 포함하며, 이러한 금속은 MOS 트랜지스터의 일함수를 조정하는 것을 도와, 원하는 스레시홀드 전압이 이 MOS 트랜지스터에 대해 달성될 수 있게 된다. 일부 실시예에서, 일함수 금속은, 예컨대 텅스텐(W), 질화 텅스텐(WN) 또는 알루미늄 텅스텐(WAl)을 함유할 수 있는 P-타입 일함수 금속을 포함할 수 있다. 일부 실시예에서, 일함수 금속은, 예컨대 질화 티타늄(TiN)을 함유할 수 있는 N-타입 일함수 금속을 포함할 수 있다.
일부 실시예에서, 금속 층(291)은, 게이트 전극의 주요 전도성 부분으로서 역할을 하는 채움 금속을 포함한다. 일부 실시예에서, 채움 금속 층은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 구리(Cu) 또는 그 조합을 함유한다. 다른 실시예에서, 차단 층이 채움 금속 층과 일함수 금속 사이에 형성될 수 있어서 일함수 금속과 채움 금속 사이의 확산을 감소시킬 수 있다. 차단 층은 TiN 또는 TaN을 포함할 수 있다. 더 나아가, (예컨대, Ti를 함유하는) 웨팅(wetting) 층이 차단 층과 채움 금속 층 사이에 옵션으로서 형성될 수 있어서 채움 금속 층의 형성을 향상시킬 수 있다.
이제 도 6을 참조하면, 평탄화 공정(30)이 실행되어, 금속 층(291 및 290)의 상부면이 ILD(220)의 상부면과 실질적으로 동일 평면에 있을 때까지 금속 층(291 및 290)을 연마한다. 일부 실시예에서, 평탄화 공정(300)은 CMP 공정을 포함한다. 평탄화 공정(300)이 실행된 후, 트렌치(270A)를 채우는 금속 층의 남은 부분(290A 및 291A)은 집합적으로 PMOS를 위한 금속 게이트 전극을 집합적으로 구성하며, 트렌치(270B)를 채우는 금속 층의 남은 부분(290B 및 291B)은 NMOS를 위한 금속 게이트 전극을 집합적으로 구성한다.
앞서 논의한 이유로, 트렌치(270A - 270B)의 프로파일로 인해 금속 층(290 - 291)은 간격이나 공동 없이 트렌치(270A - 270B)를 손쉽게 채운다. 이와 대조적으로, 종래의 게이트 대체 공정에서, 금속 게이트 형성은, 개구(즉, 더미 게이트 전극의 제거에 의해 형성되는 개구)의 상부 부분 근처에 존재하는 돌출부에 의해 방해를 받을 수 있다. 돌출부는, 상부가 바닥보다 좁은 에칭된 더미 게이트 전극의 점점 가늘어지는 형상으로 인해, 종래의 제조의 결과로서 형성된다. 그에 따라, 최종 트렌치는 또한 상부에서 더 좁고 바닥에서 더 넓게 되어, 돌출부를 만든다. 돌출부는 트렌치를 채우는 금속 층에 어려움을 초래할 수 있어서, 금속 전극 내에 공동/간격을 야기한다. 이러한 문제는 본 발명에 의해 극복되며, 이는 도 2를 참조하여 앞서 논의한 에칭 공정(100)이 특히, 상부에서 더 넓고 바닥에서 더 좁아, 형성된 금속 전극에서 실질적인 공동이나 간격이 없이 트렌치(270A - 270B)를 손쉽게 채울 수 있게 하는 더미 게이트 전극(80A - 80B)을 (예컨대, 에칭이 더 깊어짐에 따라 측방향 에칭율을 증가시킴으로써) 형성하도록 구성되기 때문이다. 그에 따라, 반도체 성능은 개선된다.
도 2 내지 도 6이 에칭된 더미 게이트 전극(80A - 80B)에 대해 대략 거꾸로된 사다리꼴 프로파일(즉, 뒤집힌 사다리꼴을 대략적으로 닯음)(및 그러므로 더미 게이트 전극을 대체하는 금속 게이트 전극에 대해 동일한 프로파일)을 예시할지라도, 이 특정한 프로파일/형상은 필요하기보다는 상이한 실시예에서 변화될 수 있음을 이해해야 한다. 예컨대, 도 7은 더미 게이트 전극(80A - 80B)(및 그에 따른 금속 게이트 전극)에 대한 여러 다른 적절한 횡단면 프로파일/형상(400 - 405)을 예시한다. 프로파일(400)은, 그 상부에서의 측방향 치수와 그 바닥에서의 측방향 치수가 서로 유사한 직사각형과 유사한 형상이 된다. 프로파일(401)은, 각각 오목한 세그먼트와 볼록한 세그먼트를 포함하는 측면을 갖는 형상이 된다. 프로파일(402)은 더욱 만곡되거나 둥근 측벽면을 갖는 형상이 된다. 프로파일(403)은, 상부 직사각형이 바닥 직사각형보다 더 넓은 2개의 결합된 직사각형과 유사한 형상이 된다. 프로파일(404)은, 상부 직사각형이 중간 직사각형보다 더 넓고, 중간 직사각형은 바닥 직사각형보다 더 넓은 3개의 결합된 직사각형과 유사한 형상이 된다. 프로파일(405)은, 상부 사다리꼴이 바닥 사다리꼴보다 더 넓은 2개의 결합된 뒤집힌 사다리꼴과 유사하다.
모든 프로파일(400 - 405)에 대해, 이들은, 상부에서의 측방향 치수가 바닥에서의 측방향 치수보다 크거나 같은 공통 팩터를 갖는다. 다시, 이점은 공동이 없는 금속 게이트 전극을 형성하기에 용이한 채움을 허용하도록 구성된다. 도 7에 도시한 이들 프로파일 또는 형상(400 - 405)은 앞서 논의한 에칭 공정(100)의 공정 레시피나 공정 파라미터를 조정함으로써 달성할 수 있다. 사실, (여기서 예시하지 않은) 다른 적절한 프로파일/형상이 본 발명이 여러 양태에 따른 더미 게이트 전극( 및 그에 따른 금속 게이트 전극)에 대해 획득될 수 있다.
앞서 논의한 게이트 대체 공정은 "최후 게이트(gate-last)" 공정에 속하며, 이러한 공정에서는, 하이-k 게이트 유전체가 형성되며, 더미 게이트 전극이 형성된 후 금속 게이트 전극에 의해 대체된다. 그러나 본 발명의 여러 양태는 또한 "최후 하이-k" 게이트 대체 공정에도 적용될 수 있음을 이해해야 한다. "최후 하이-k" 게이트 대체 공정에서는, 하이-k 게이트 유전체를 형성하는 대신, 더미 게이트 유전체(예컨대, 산화규소)가 먼저 형성되며, 더미 게이트 전극(예컨대, 폴리실리콘)이 더미 게이트 절연체 상에서 형성된다. 소스/드레인 영역의 형성 후, 더미 게이트 유전체는 하이-k 게이트 유전체로 대체되며, 더미 게이트 전극은 금속 게이트 전극으로 대체된다. 그럼에도, 앞서 논의한 에칭 공정은 또한, 개구를 하이-k 유전체와 금속 게이트 전극으로 용이하게 채우기 위해, 상부가 바닥보다 더 넓은 프로파일을 갖도록 더미 게이트 전극과 더미 게이트 유전체를 형성하는데 적용될 수 있다. 더 나아가, 본 발명의 양태는 "2-차원" 평면 디바이스나 "3-차원" FinFET 디바이스 모두에 적용될 수 있다.
추가 공정이 반도체 디바이스(35)의 제조를 완료하는데 실행될 수 있음을 또한 이해해야 한다. 예컨대, 3개의 추가 공정은 게이트 구조에 대한 접촉 구멍의 형성, 상호연결 구조(예컨대, 형성된 금속 게이트를 포함하는 디바이스에 전기 상호연결을 제공하는 층간 유전체, 라인과 비아, 및 금속 층)의 형성, 패시베이션 층의 퇴적, 패키징, 테스팅 등을 포함할 수 있다. 간략화를 위해, 이들 추가 공정은 여기서 기재하지 않는다. 앞서 논의된 여러 실시예에 대한 제조 공정 중 일부는 설계 필요 및 제조 요건에 따라 결합될 수 있음을 또한 이해해야 한다.
도 8은, 본 발명의 여러 양태에 따른 반도체 디바이스를 제조하는 방법(600)의 흐름도이다. 방법(600)은 기판 위에 하이-k 게이트 유전체 층을 형성하는 단계(610)를 포함한다.
방법(600)은, 하이-k 게이트 유전체 층 위에 폴리실리콘 층을 형성하는 단계(620)를 포함한다.
방법(600)은, 폴리실리콘 층을 에칭하여 제1 측방향 치수를 갖는 상부 부분과 제2 측방향 치수를 갖는 바닥 부분을 갖는 더미 게이트 전극을 형성하는 단계(630)를 포함한다. 제2 측방향 치수는 제1 측방향 치수보다 크거나 같다.
방법(600)은 더미 게이트 전극을 금속 게이트 전극으로 대체하는 단계(640)를 포함한다.
일부 실시예에서, 더미 게이트 전극의 상부 부분은, 에칭이 제1 측방향 에칭율로 실행될 때 형성되며, 더미 게이트 전극의 바닥 부분은, 에칭이 제1 측방향 에칭율보다 큰 제2 측방향 에칭율로 실행될 때 형성된다.
일부 실시예에서, 에칭은 불소-함유 에칭제를 사용하는 단계를 포함하며, 여기서 에칭은, 에칭이 폴리실리콘 층 내로 깊어짐에 따라 에칭제의 불소 함량을 증가시킴으로써 실행된다. 일부 실시예에서, 불소 함량을 증가시키는 것은 불소-함유 에칭제의 유량을 증가시키는 것을 포함한다. 일부 실시예에서, 유량은 에칭 내내 80표준 세제곱 센티미터/분(sccm) 이상이다. 일부 실시예에서, 유량은 대략 80sccm과 대략 120sccm 사이의 범위에 있다. 일부 실시예에서, 에칭은 불소-함유 에칭제와 동시에 염소-함유 에칭제를 적용하는 것을 포함한다.
일부 실시예에서, 에칭은, 더미 게이트 전극의 상부 부분이 에칭될 때 패시베이션 가스를 적용하는 것을 포함한다.
일부 실시예에서, 에칭은, 더미 게이트 전극이 뒤집힌 사다리꼴을 닮은 횡단면 프로파일을 갖도록 실행된다.
일부 실시예에서, 제1 측방향 치수는 제2 측방향 치수보다 적어도 20%만큼 더 크다.
추가 공정 단계는, 앞서 논의한 단계(610 - 640) 이전, 그 동안 또는 그 이후 실행될 수 있어서, 반도체 디바이스의 제조를 완료할 수 있음을 이해해야 한다. 예컨대, 더미 게이트 전극을 대체하기 전, 방법(600)은 더미 게이트 전극의 측벽 상에 스페이서를 형성하고, 더미 게이트 전극의 대향 측부 상의 기판에 소스/드레인 영역을 형성하며, 기판 위에 층간 유전체(ILD)를 형성하는 단계를 포함할 수 있다. 다른 공정 단계는 여기서 간략화를 이유로 논의하지 않는다.
앞선 논의를 기초로 하여, 본 발명은 레일 구조를 형성하는 종래의 시스템과 방법보다 장점을 제공함을 알 수 있다. 그러나 다른 실시예가 추가 장점을 제공할 수 있으며, 모든 장점이 반드시 여기서 개시되어 있지는 않음과, 특정 장점이 모든 실시예에 필요하지는 않음을 이해해야 한다. 일 장점은 기존의 게이트 대체 공정을 곤란케 하는 돌출부 문제의 감소나 제거이다. 에칭 공정을 주의하여 구성함으로써, 최종 더미 게이트 전극은, 상부에서 더 넓고 바닥에서 좁도록 프로파일을 갖도록 형성될 수 있다. 더미 게이트 전극이 제거되면, 제거된 더미 게이트 전극 대신 형성된 트렌치는 이러한 상부가 넓고 바닥이 좁은 프로파일을 또한 물려받는다. 이 프로파일로 인해 트렌치는 금속 게이트로 채우기 손쉽게 하며, 이러한 금속 소재는 금속 게이트 전극을 형성하는데 사용된다. 결국, 형성된 금속 게이트 전극은 실질적으로 공동이 없거나 간격이 없어서, 종래에 형성된 금속 게이트보다 개선된 성능을 갖는다.
부기:
1. 반도체 디바이스를 제조하는 방법으로서,
기판 위에 폴리실리콘 층을 형성하는 단계와,
제1 측방향 치수를 갖는 상부 부분과 제2 측방향 치수를 갖는 바닥 부분을 갖는 더미 게이트 전극을 형성하도록 상기 폴리실리콘 층을 에칭하는 단계로서, 상기 제2 측방향 치수는 상기 제1 측방향 치수보다 크거나 같은 것인, 상기 폴리실리콘 층을 에칭하는 단계와,
상기 더미 게이트 전극을 금속 게이트 전극으로 대체하는 단계를 포함하는 반도체 디바이스의 제조 방법.
2. 부기 1에 있어서,
상기 폴리실리콘 층을 형성하는 단계 전에, 상기 기판 위에 하이-k 게이트 유전체 층을 형성하는 단계를 더 포함하며,
상기 폴리실리콘 층은 상기 하이-k 게이트 유전체 층 위에 형성되는 것인 반도체 디바이스의 제조 방법.
3. 부기 1에 있어서,
상기 더미 게이트 전극을 대체하는 단계 전에,
상기 더미 게이트 전극의 측벽 상에 스페이서를 형성하는 단계와,
상기 더미 게이트 전극의 대향 측부 상의 상기 기판에 소스/드레인 영역을 형성하는 단계와,
상기 기판 위에 층간 유전체(interlayer dielectric; ILD)를 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
4. 부기 1에 있어서,
상기 더미 게이트 전극의 상부 부분은, 상기 에칭하는 단계는 제1 측방향 에칭율로 수행될 때 형성되며,
상기 더미 게이트 전극의 바닥 부분은, 상기 에칭이 상기 제1 측방향 에칭율보다 큰 제2 측방향 에칭율로 수행될 때 형성되는 것인 반도체 디바이스의 제조 방법.
5. 부기 1에 있어서,
상기 에칭하는 단계는 불소-함유 에칭제를 사용하는 것을 포함하며,
상기 에칭하는 단계는, 에칭이 상기 폴리실리콘 층 내로 깊게 진전됨에 따라 상기 에칭제의 불소 함량을 증가시킴으로써 수행되는 것인 반도체 디바이스의 제조 방법.
6. 부기 5에 있어서, 상기 불소 함량을 증가시키는 것은 상기 불소-함유 에칭제의 유량(flow rate)을 증가시키는 것을 포함하는 것인 반도체 디바이스의 제조 방법.
7. 부기 6에 있어서, 상기 유량은 약 80sccm 내지 약 120sccm 사이의 범위에 있는 것인 반도체 디바이스의 제조 방법.
8. 부기 5에 있어서, 상기 에칭하는 단계는, 상기 불소-함유 에칭제와 동시에 염소-함유 에칭제를 적용하는 단계를 포함하는 것인 반도체 디바이스의 제조 방법.
9. 부기 1에 있어서, 상기 에칭하는 단계는, 상기 더미 게이트 전극의 상부 부분이 에칭될 때 패시베이션 가스를 적용하는 것을 포함하는 것인 반도체 디바이스의 제조 방법.
10. 부기 1에 있어서, 상기 에칭하는 단계는, 상기 더미 게이트 전극이 뒤집힌(upside-down) 사다리꼴을 닮은 횡단면(cross-sectional) 프로파일을 갖도록 수행되는 것인 반도체 디바이스의 제조 방법.
11. 부기 1에 있어서, 상기 제1 측방향 치수는 상기 제2 측방향 치수보다 적어도 20%만큼 더 큰 것인 반도체 디바이스의 제조 방법.
12. 반도체 디바이스의 제조 방법에 있어서,
기판 위에 게이트 유전체 층을 형성하는 단계와,
상기 게이트 유전체 층 위에 더미 게이트 전극 층을 형성하는 단계와,
더미 게이트 전극을 형성하도록 상기 더미 게이트 전극 층을 불소와 염소를 함유하는 에칭제로 에칭하는 단계로서, 상기 에칭하는 단계는, 에칭이 상기 더미 게이트 전극 층 내로 깊게 진전됨에 따라 상기 에칭제의 불소 함량을 증가시키는 것을 포함하는 것인, 상기 더미 게이트 전극 층을 에칭하는 단계와,
상기 더미 게이트 전극의 측벽 상에 스페이서를 형성하는 단계와,
상기 더미 게이트 전극의 대향 측부 상의 상기 기판에 소스/드레인 영역을 형성하는 단계와,
상기 더미 게이트 전극을 금속 게이트 전극으로 대체하는 단계를 포함하는 반도체 디바이스의 제조 방법.
13. 부기 12에 있어서,
상기 불소 함량을 증가시키는 것은, 상기 더미 게이트 전극의 상부 부분이 상기 더미 게이트 전극의 바닥 부분보다 더 넓게 되도록 수행되는 것인 반도체 디바이스의 제조 방법.
14. 부기 12에 있어서,
상기 에칭하는 단계는, 상기 더미 게이트 전극이 뒤집힌 사다리꼴을 닮은 횡단면 프로파일을 갖도록 수행되는 것인 반도체 디바이스의 제조 방법.
15.부기 12에 있어서,
상기 에칭제는 불소-함유 에칭제와 염소-함유 에칭제를 포함하며,
상기 불소 함량을 증가시키는 것은 상기 불소-함유 에칭제의 유량을 증가시키는 것을 포함하는 것인 반도체 디바이스의 제조 방법.
16. 부기 12에 있어서,
상기 에칭하는 단계는, 상기 더미 게이트 전극의 상부 부분이 형성될 때 패시베이션 가스를 적용하는 단계를 더 포함하는 것인 반도체 디바이스의 제조 방법.
17. 반도체 디바이스에 있어서,
기판 위에 배치되는 하이-k 게이트 유전체 층과,
상기 하이-k 게이트 유전체 층 위에 배치되는 금속 게이트 전극을 포함하며,
상기 금속 게이트 전극은 상부 부분과 바닥 부분을 가지며, 상기 바닥 부분은 상기 상부 부분보다 상기 하이-k 게이트 유전체 층에 더 가깝게 위치되고,
상기 상부 부분은 제1 측방향 치수를 가지고,
상기 바닥 부분은 제2 측방향 치수를 가지며,
상기 제2 측방향 치수는 제1 측방향 치수 이상인 것인 반도체 디바이스.
18. 부기 17에 있어서,
상기 기판의 상부면 상에 배치되는 불소 입자를 더 포함하는 반도체 디바이스.
19. 부기 17에 있어서,
상기 금속 게이트 전극은, 뒤집힌 사다리꼴을 닮은 횡단면 프로파일을 갖는 것인 반도체 디바이스.
20. 부기 17에 있어서,
상기 제1 측방향 치수는 상기 제2 측방향 치수보다 적어도 20%만큼 더 큰 것인 반도체 디바이스.
앞선 내용은 여러 실시예의 특징부를 개괄적으로 기재하여, 당업자는 본 발명의 양태들을 더 잘 이해할 수 있다. 당업자는, 여기서 설명한 실시예의 동일한 목적을 실시하며 및/또는 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계하거나 변경하기 위한 기초로서 본 발명을 당업자가 쉽게 사용할 수 있음을 인식해야 한다. 당업자는 또한, 그러한 등가의 구성이 본 발명의 사상과 범위에서 벗어나지 않으며, 당업자가 본 발명의 사상과 범위에서 벗어나지 않고 여기서 여러 변화, 대체, 및 변경을 할 수 있음을 깨달아야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 위에 배치되는 하이k 게이트 유전체층;
    상기 하이k 게이트 유전체층 위에 배치되는 금속 게이트 전극; 및
    상기 금속 게이트 전극의 측벽들 상에 배치된 스페이서들로서, 상기 하이k 게이트 유전체층은 상기 스페이서들 사이에 배치되고, 상기 스페이서들의 바닥면은 상기 하이k 게이트 유전체층의 바닥면과 동일 평면에 있는 것인, 상기 스페이서들
    을 포함하고,
    상기 금속 게이트 전극은 상단 부분, 하단 부분, 및 상기 상단 부분과 상기 하단 부분 사이에 배치된 중간 부분을 가지며, 상기 하단 부분은 상기 상단 부분보다 상기 하이k 게이트 유전체층에 더 가깝게 위치되고,
    상기 상단 부분은 제1 측방향 치수를 가지고,
    상기 하단 부분은 상기 제1 측방향 치수보다 작은 제2 측방향 치수를 가지고,
    상기 중간 부분은 상기 제2 측방향 치수보다 크되 상기 제1 측방향 치수보다는 작은 제3 측방향 치수를 가지고,
    상기 상단 부분은 제1 직사각형을 닮은 제1 횡단면 프로파일을 가지고,
    상기 하단 부분은 제2 직사각형을 닮은 제2 횡단면 프로파일을 가지고,
    상기 중간 부분은 제3 직사각형을 닮은 제3 횡단면 프로파일을 가지며,
    상기 상단 부분, 상기 중간 부분, 및 상기 하단 부분은 각각 상기 스페이서들에 직접 물리적으로 접촉하는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 기판의 상부면 상에 배치되는 불소 함유 입자를 더 포함하는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 측방향 치수는 상기 제2 측방향 치수보다 적어도 20%만큼 더 큰 것인, 반도체 디바이스.
  4. 제1항에 있어서, 상기 하이k 게이트 유전체층과 상기 금속 게이트 전극 사이에 배치된 피복층(capping layer)을 더 포함하는, 반도체 디바이스.
  5. 제4항에 있어서, 상기 피복층은 희토류 산화물을 포함하는, 반도체 디바이스.
  6. 제1항에 있어서, 상기 금속 게이트 전극은 상기 하이k 게이트 유전체층보다 더 경사진 측면들을 갖는, 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    기판 위에 형성된 게이트 유전체층;
    상기 게이트 유전체층 위에 형성된 게이트 전극으로서, 상기 게이트 전극은 각각이 직사각형 형상인 복수의 세그먼트들을 가지며, 상기 세그먼트들 중 가장 상단의 세그먼트는 가장 넓은 측방향 치수를 가지며, 상기 세그먼트들 중 가장 하단의 세그먼트는 가장 좁은 측방향 치수를 갖는 것인, 상기 게이트 전극;
    상기 게이트 전극의 각 세그먼트들에 직접 물리적으로 접촉하는 유전체 스페이서들; 및
    상기 기판의 상부면 위에 배치된 불소 함유 입자
    를 포함하고,
    상기 게이트 유전체층은 상기 유전체 스페이서들 사이에 배치되고, 상기 유전체 스페이서들의 바닥면은 상기 게이트 유전체층의 바닥면과 동일 평면에 있는 것인, 반도체 디바이스.
  8. 제7항에 있어서, 상기 게이트 유전체층은 하이k 게이트 유전체 재료를 함유하고, 상기 게이트 전극은 하나 이상의 금속 재료를 함유하며,
    상기 반도체 디바이스는 또한, 상기 게이트 유전체층과 상기 게이트 전극 사이에 배치된 피복층을 더 포함하고, 상기 피복층은 GdOx 또는 ErOx를 함유하는, 반도체 디바이스.
  9. 제7항에 있어서, 상기 게이트 유전체층의 측벽들은 상기 게이트 전극의 측벽들과 상이하게 경사진 것인, 반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    기판 위에 위치된 게이트 유전체층으로서, 상기 게이트 유전체층은 SiO2의 유전 상수보다 큰 유전 상수를 갖는 재료를 포함하는 것인, 상기 게이트 유전체층;
    상기 게이트 유전체층 위에 위치된 피복층으로서, 상기 피복층은 희토류 산화물 재료를 포함하는, 상기 피복층;
    상기 피복층 위에 위치된 게이트 전극으로서, 상기 게이트 전극은 하나 이상의 금속 재료를 포함하고, 상기 게이트 전극의 상부는 상기 게이트 전극의 하부보다 넓고, 상기 게이트 전극의 상부는 제1 경사진 측벽을 가지고, 상기 게이트 전극의 하부는 상기 제1 경사진 측벽보다 더 경사진 것인 제2 경사진 측벽을 가지고, 상기 게이트 전극의 최소 측방향 치수는 상기 게이트 전극의 하단 표면에 있는 것인, 상기 게이트 전극;
    상기 게이트 전극의 제1 경사진 측벽과 제2 경사진 측벽 상에 배치된 스페이서들로서, 상기 게이트 유전체층은 상기 스페이서들 사이에 배치되고, 상기 스페이서들의 바닥면은 상기 게이트 유전체층의 바닥면과 동일 평면에 있는 것인, 상기 스페이서들; 및
    상기 기판 위에 배치된 불소 함유 입자
    를 포함하는, 반도체 디바이스.
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