JPH07130842A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07130842A JPH07130842A JP29454993A JP29454993A JPH07130842A JP H07130842 A JPH07130842 A JP H07130842A JP 29454993 A JP29454993 A JP 29454993A JP 29454993 A JP29454993 A JP 29454993A JP H07130842 A JPH07130842 A JP H07130842A
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Abstract
(57)【要約】 （修正有）
【目的】 放熱効果を高めると同時に、対基板間容量を
抑制し、高出力および高速化を可能にした半導体装置を
提供する。 【構成】 基板１の絶縁膜２上に選択的に半導体層３，
４を設けて素子領域を形成し、かつこの半導体層の側面
に絶縁膜７，８を形成して前記各絶縁膜２，７，８で囲
まれた領域を素子分離領域として構成する。素子分離領
域には素子領域の側面から素子分離領域の底面にわたる
領域に連続して多結晶シリコン膜９を延在させ、かつこ
の多結晶シリコン膜９で囲まれた領域にＢＰＳＧ膜等の
絶縁膜１０を埋設する。素子領域で発生された熱は、熱
伝導率の高い多結晶シリコン膜９を通して放熱されるた
め、素子領域の放熱効果を高める。また、一方で多結晶
シリコン膜を単独で用いた場合よりも対基板間容量を低
減し、素子の高速化を実現する。
抑制し、高出力および高速化を可能にした半導体装置を
提供する。 【構成】 基板１の絶縁膜２上に選択的に半導体層３，
４を設けて素子領域を形成し、かつこの半導体層の側面
に絶縁膜７，８を形成して前記各絶縁膜２，７，８で囲
まれた領域を素子分離領域として構成する。素子分離領
域には素子領域の側面から素子分離領域の底面にわたる
領域に連続して多結晶シリコン膜９を延在させ、かつこ
の多結晶シリコン膜９で囲まれた領域にＢＰＳＧ膜等の
絶縁膜１０を埋設する。素子領域で発生された熱は、熱
伝導率の高い多結晶シリコン膜９を通して放熱されるた
め、素子領域の放熱効果を高める。また、一方で多結晶
シリコン膜を単独で用いた場合よりも対基板間容量を低
減し、素子の高速化を実現する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＳＯＩ基板に構成された高速かつ高出力の素子を有する
半導体装置に関する。
ＳＯＩ基板に構成された高速かつ高出力の素子を有する
半導体装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体装置は、図５に示
すように、例えばＰ型シリコン基板１上に酸化膜２を形
成し、その上の一部にＮ+ 型シリコン層３を形成し、か
つその上にＮ型エピタキシャル層４を形成して素子領域
として構成する。この素子領域には、ＮＰＮバイポーラ
トランジスタを構成するＰ型ベース領域５やＮ型エミッ
タ領域６が形成される。また、素子領域間に設けられる
絶縁領域として、素子領域の側面に側壁酸化膜７と窒化
膜８を形成し、これらの膜内に絶縁材としてＢＰＳＧ膜
１０を埋設している。あるいは、このＢＰＳＧ膜１０の
代わりに多結晶シリコン膜を埋設したものも提案されて
いる。例えば、特開昭６３−１４２８３１号公報、或い
は特開平２−１８４０３７号公報。
すように、例えばＰ型シリコン基板１上に酸化膜２を形
成し、その上の一部にＮ+ 型シリコン層３を形成し、か
つその上にＮ型エピタキシャル層４を形成して素子領域
として構成する。この素子領域には、ＮＰＮバイポーラ
トランジスタを構成するＰ型ベース領域５やＮ型エミッ
タ領域６が形成される。また、素子領域間に設けられる
絶縁領域として、素子領域の側面に側壁酸化膜７と窒化
膜８を形成し、これらの膜内に絶縁材としてＢＰＳＧ膜
１０を埋設している。あるいは、このＢＰＳＧ膜１０の
代わりに多結晶シリコン膜を埋設したものも提案されて
いる。例えば、特開昭６３−１４２８３１号公報、或い
は特開平２−１８４０３７号公報。
【０００３】
【発明が解決しようとする課題】しかしながら、図５に
示した半導体装置では、素子領域がＢＰＳＧ膜１０によ
ってその側面が囲まれているため、素子内部で発生した
熱が外部に伝導し難く、放熱性が低いという問題があ
る。即ち、素子内部で発生した熱は素子領域からＢＰＳ
Ｇ膜１０や下層の酸化膜２を介してＰ型シリコン基板１
や外部に伝導されて放熱されることになるが、ＢＰＳＧ
膜はシリコンに比較して約２桁程度熱伝導率が低いた
め、素子領域の側面の略全面にわたって形成されている
ＢＰＳＧ膜１０を通しての熱の放熱効果が低く、有効な
放熱ができなくなる。このため、素子内部の温度上昇を
増加させる原因となり、特に高出力型の素子を備える半
導体装置の回路動作に不利になるという問題がある。
示した半導体装置では、素子領域がＢＰＳＧ膜１０によ
ってその側面が囲まれているため、素子内部で発生した
熱が外部に伝導し難く、放熱性が低いという問題があ
る。即ち、素子内部で発生した熱は素子領域からＢＰＳ
Ｇ膜１０や下層の酸化膜２を介してＰ型シリコン基板１
や外部に伝導されて放熱されることになるが、ＢＰＳＧ
膜はシリコンに比較して約２桁程度熱伝導率が低いた
め、素子領域の側面の略全面にわたって形成されている
ＢＰＳＧ膜１０を通しての熱の放熱効果が低く、有効な
放熱ができなくなる。このため、素子内部の温度上昇を
増加させる原因となり、特に高出力型の素子を備える半
導体装置の回路動作に不利になるという問題がある。
【０００４】また、ＢＰＳＧ膜の代わりに多結晶シリコ
ンを用いたものでは、ＢＰＳＧ膜や他の酸化膜に比較す
ると放熱効果の点は解消されるが、多結晶シリコンは絶
縁膜よりも対基板間容量が大きくなり、回路動作の高速
化に不利なるという問題が生じる。本発明の目的、放熱
効果を高めると同時に、対基板間容量を抑制し、高出力
および高速化を可能にした半導体装置を提供することに
ある。
ンを用いたものでは、ＢＰＳＧ膜や他の酸化膜に比較す
ると放熱効果の点は解消されるが、多結晶シリコンは絶
縁膜よりも対基板間容量が大きくなり、回路動作の高速
化に不利なるという問題が生じる。本発明の目的、放熱
効果を高めると同時に、対基板間容量を抑制し、高出力
および高速化を可能にした半導体装置を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
基板の絶縁層上に選択的に半導体層を設けて素子領域を
形成し、この素子領域の側面に絶縁膜を形成して前記各
絶縁膜で囲まれた領域を素子分離領域として構成した半
導体装置において、素子分離領域には前記素子領域の側
面から素子分離領域の底面にわたる領域に連続して延在
する多結晶シリコン膜と、この多結晶シリコン膜で囲ま
れた領域に埋設された絶縁膜とを有する構成とする。こ
こで、多結晶シリコン膜は不純物を含まないノンドープ
多結晶シリコン膜で構成することが好ましい。また、埋
設絶縁膜はＢＰＳＧ膜、或いは多結晶シリコン膜の表面
を酸化したシリコン酸化膜とその上に埋設したＢＰＳＧ
膜の多層構造とする。
基板の絶縁層上に選択的に半導体層を設けて素子領域を
形成し、この素子領域の側面に絶縁膜を形成して前記各
絶縁膜で囲まれた領域を素子分離領域として構成した半
導体装置において、素子分離領域には前記素子領域の側
面から素子分離領域の底面にわたる領域に連続して延在
する多結晶シリコン膜と、この多結晶シリコン膜で囲ま
れた領域に埋設された絶縁膜とを有する構成とする。こ
こで、多結晶シリコン膜は不純物を含まないノンドープ
多結晶シリコン膜で構成することが好ましい。また、埋
設絶縁膜はＢＰＳＧ膜、或いは多結晶シリコン膜の表面
を酸化したシリコン酸化膜とその上に埋設したＢＰＳＧ
膜の多層構造とする。
【０００６】
【作用】素子領域で発生された熱は、熱伝導率の高い多
結晶シリコン膜を通して放熱されるため、素子領域の放
熱効果を高め、高出力素子の実現が可能となる。また、
多結晶シリコン膜上に埋設絶縁膜が存在するため、素子
分離領域の対基板間容量を低く抑え、素子の高速動作を
可能とする。
結晶シリコン膜を通して放熱されるため、素子領域の放
熱効果を高め、高出力素子の実現が可能となる。また、
多結晶シリコン膜上に埋設絶縁膜が存在するため、素子
分離領域の対基板間容量を低く抑え、素子の高速動作を
可能とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体装置の略断面図で
ある。一導電型のシリコン基板、例えばＰ型シリコン基
板１上に形成されたシリコン酸化膜２上の一部にＮ+ 型
シリコン層３を形成し、このＮ+ 型シリコン層３を介し
て成長したＮ型シリコンエピタキシャル層４で素子領域
を形成する。この素子領域には例えば、ＮＰＮバイポー
ラトランジスタのＰ型ベース領域５とＮ型エミッタ領域
６が形成される。前記素子領域のＮ+ 型シリコン層３と
Ｎ型エピタキシャル層４の全周側面には側壁シリコン酸
化膜７が形成され、かつこの側壁シリコン酸化膜７と前
記シリコン酸化膜２上に窒化膜８が形成される。そし
て、前記素子領域間において前記窒化膜８で囲まれた凹
部内には、その側面および底面にわたって所要厚さのノ
ンドープ多結晶シリコン膜９が形成され、更にこのノン
ドープ多結晶シリコン膜９で囲まれた凹部内にはＢＰＳ
Ｇ膜１０が埋設され、これらで素子分離領域を形成して
いる。
る。図１は本発明の一実施例の半導体装置の略断面図で
ある。一導電型のシリコン基板、例えばＰ型シリコン基
板１上に形成されたシリコン酸化膜２上の一部にＮ+ 型
シリコン層３を形成し、このＮ+ 型シリコン層３を介し
て成長したＮ型シリコンエピタキシャル層４で素子領域
を形成する。この素子領域には例えば、ＮＰＮバイポー
ラトランジスタのＰ型ベース領域５とＮ型エミッタ領域
６が形成される。前記素子領域のＮ+ 型シリコン層３と
Ｎ型エピタキシャル層４の全周側面には側壁シリコン酸
化膜７が形成され、かつこの側壁シリコン酸化膜７と前
記シリコン酸化膜２上に窒化膜８が形成される。そし
て、前記素子領域間において前記窒化膜８で囲まれた凹
部内には、その側面および底面にわたって所要厚さのノ
ンドープ多結晶シリコン膜９が形成され、更にこのノン
ドープ多結晶シリコン膜９で囲まれた凹部内にはＢＰＳ
Ｇ膜１０が埋設され、これらで素子分離領域を形成して
いる。
【０００８】図２は図１に示した半導体装置の製造方法
の一例を工程順に示す断面図である。先ず、図２（ａ）
のように、Ｐ型シリコン基板１上に貼り合わせによって
形成されたシリコン酸化膜２上のシリコン層にヒ素を拡
散してＮ+ 型シリコン層３として構成した後、その上に
所要厚さにＮ型エピタキシャル層４を成長する。更に、
このＮ型エピタキシャル層４の表面に酸化膜と窒化膜を
順次形成し、フォトリソグラフィ技術を用いてこれらの
膜のパターニングすることで、素子領域となる部分に下
敷酸化膜１１と窒化膜１２を選択的に形成する。次い
で、図２（ｂ）のように、前記下敷酸化膜１１と窒化膜
１２をマスクにして前記Ｎ型エピタキシャル層４とＮ+
型シリコン層３をエッチングし、素子分離領域のシリコ
ンを除去することで、素子領域を島状に形成する。そし
て、前記Ｎ型エピタキシャル層４とＮ+ 型シリコン層３
を表面酸化して素子領域の側面と上面に側壁シリコン酸
化膜７を形成し、続いてＣＶＤ法等により全面にシリコ
ン窒化膜８を成長する。
の一例を工程順に示す断面図である。先ず、図２（ａ）
のように、Ｐ型シリコン基板１上に貼り合わせによって
形成されたシリコン酸化膜２上のシリコン層にヒ素を拡
散してＮ+ 型シリコン層３として構成した後、その上に
所要厚さにＮ型エピタキシャル層４を成長する。更に、
このＮ型エピタキシャル層４の表面に酸化膜と窒化膜を
順次形成し、フォトリソグラフィ技術を用いてこれらの
膜のパターニングすることで、素子領域となる部分に下
敷酸化膜１１と窒化膜１２を選択的に形成する。次い
で、図２（ｂ）のように、前記下敷酸化膜１１と窒化膜
１２をマスクにして前記Ｎ型エピタキシャル層４とＮ+
型シリコン層３をエッチングし、素子分離領域のシリコ
ンを除去することで、素子領域を島状に形成する。そし
て、前記Ｎ型エピタキシャル層４とＮ+ 型シリコン層３
を表面酸化して素子領域の側面と上面に側壁シリコン酸
化膜７を形成し、続いてＣＶＤ法等により全面にシリコ
ン窒化膜８を成長する。
【０００９】更に、図２（ｃ）のように、全面に膜厚
０．２μｍ程度のノンドープ多結晶シリコン膜９を成長
し、続いて全面にＢＰＳＧ膜１０を堆積し、１０００
℃，６０分の熱処理を施すことで素子分離領域をリフロ
ーして平坦化する。その後、ノンドープ多結晶シリコン
膜９をストッパとしてケミカル・メカニカル・ポリッシ
ングによりＢＰＳＧ膜１０の表面の研磨を行い、表面を
平坦化する。更に、ウェットエッチングにより素子領域
上のノンドープ多結晶シリコン膜９を除去した後、更に
ポリッシングを行い、前記窒化膜８と側壁酸化膜７を順
次除去し、素子領域と素子分離領域の表面を平坦化す
る。しかる上で、素子領域にＰ型ベース領域５とＮ型エ
ミッタ領域６を公知のプロセスにより形成することで、
図１の半導体装置が形成される。
０．２μｍ程度のノンドープ多結晶シリコン膜９を成長
し、続いて全面にＢＰＳＧ膜１０を堆積し、１０００
℃，６０分の熱処理を施すことで素子分離領域をリフロ
ーして平坦化する。その後、ノンドープ多結晶シリコン
膜９をストッパとしてケミカル・メカニカル・ポリッシ
ングによりＢＰＳＧ膜１０の表面の研磨を行い、表面を
平坦化する。更に、ウェットエッチングにより素子領域
上のノンドープ多結晶シリコン膜９を除去した後、更に
ポリッシングを行い、前記窒化膜８と側壁酸化膜７を順
次除去し、素子領域と素子分離領域の表面を平坦化す
る。しかる上で、素子領域にＰ型ベース領域５とＮ型エ
ミッタ領域６を公知のプロセスにより形成することで、
図１の半導体装置が形成される。
【００１０】したがって、図１の構成の半導体装置で
は、素子領域のバイポーラトランジスタで発生した熱
は、同図に矢線で示すように、Ｎ型エピタキシャル層４
とＮ+ 型シリコン層３を通してその一部は下層のシリコ
ン酸化膜２に伝導され、他はその側面に延在されるノン
ドープ多結晶シリコン膜９に伝達され、このノンドープ
多結晶シリコン膜９を通して素子分離領域直下のシリコ
ン酸化膜２に伝導される。そして、それぞれ伝導された
熱はＰ型シリコン基板１を通して放熱される。このと
き、ノンドープ多結晶シリコン膜９は前記したようにＢ
ＰＳＧ膜１０に比較して約２桁熱伝導率が大きいため、
高い放熱効果を得ることができ、素子の温度上昇を抑制
する。これにより、高出力素子を用いた半導体装置の回
路動作を改善することが可能となる。また、一方では素
子領域はその側面部と下面部にのみノンドープ多結晶シ
リコン膜９が形成され、他の部分にはＢＰＳＧ膜１０が
埋設されているため、多結晶シリコン膜を単独で素子分
離領域を形成した場合に比較して、対基板間容量が大き
くなり、回路動作の高速化に有利となる。
は、素子領域のバイポーラトランジスタで発生した熱
は、同図に矢線で示すように、Ｎ型エピタキシャル層４
とＮ+ 型シリコン層３を通してその一部は下層のシリコ
ン酸化膜２に伝導され、他はその側面に延在されるノン
ドープ多結晶シリコン膜９に伝達され、このノンドープ
多結晶シリコン膜９を通して素子分離領域直下のシリコ
ン酸化膜２に伝導される。そして、それぞれ伝導された
熱はＰ型シリコン基板１を通して放熱される。このと
き、ノンドープ多結晶シリコン膜９は前記したようにＢ
ＰＳＧ膜１０に比較して約２桁熱伝導率が大きいため、
高い放熱効果を得ることができ、素子の温度上昇を抑制
する。これにより、高出力素子を用いた半導体装置の回
路動作を改善することが可能となる。また、一方では素
子領域はその側面部と下面部にのみノンドープ多結晶シ
リコン膜９が形成され、他の部分にはＢＰＳＧ膜１０が
埋設されているため、多結晶シリコン膜を単独で素子分
離領域を形成した場合に比較して、対基板間容量が大き
くなり、回路動作の高速化に有利となる。
【００１１】図３は本発明の第二実施例の半導体装置の
断面図である。この実施例の半導体装置は、Ｐ型シリコ
ン基板１上に形成されたシリコン酸化膜２上の一部にＮ
+ 型シリコン層３を介して成長したＮ型シリコン層４で
素子領域を形成する点、及び前記素子領域の側面と上面
を酸化して側壁シリコン酸化膜７を形成し、かつ素子分
離領域のシリコン酸化膜２上に窒化膜８を形成し、更に
この上にカバレッジ良くノンドープ多結晶シリコン膜９
を形成している点は、前記第一実施例と同様である。
断面図である。この実施例の半導体装置は、Ｐ型シリコ
ン基板１上に形成されたシリコン酸化膜２上の一部にＮ
+ 型シリコン層３を介して成長したＮ型シリコン層４で
素子領域を形成する点、及び前記素子領域の側面と上面
を酸化して側壁シリコン酸化膜７を形成し、かつ素子分
離領域のシリコン酸化膜２上に窒化膜８を形成し、更に
この上にカバレッジ良くノンドープ多結晶シリコン膜９
を形成している点は、前記第一実施例と同様である。
【００１２】前記第一実施例と異なる点は、ノンドープ
多結晶シリコン膜９の表面部分を酸化して形成した埋設
シリコン酸化膜１３を有する点である。そして、この埋
設シリコン酸化膜１３で囲まれた凹部に第一実施例と同
様にＢＰＳＧ膜１０を埋設して素子分離領域を形成して
いる。なお、バイポーラトランジスタはＮ型エピタキシ
ャル層４に従来のプロセスを用いることでベース領域５
とエミッタ領域６を拡散して形成される。
多結晶シリコン膜９の表面部分を酸化して形成した埋設
シリコン酸化膜１３を有する点である。そして、この埋
設シリコン酸化膜１３で囲まれた凹部に第一実施例と同
様にＢＰＳＧ膜１０を埋設して素子分離領域を形成して
いる。なお、バイポーラトランジスタはＮ型エピタキシ
ャル層４に従来のプロセスを用いることでベース領域５
とエミッタ領域６を拡散して形成される。
【００１３】次に、図３の半導体装置の製造方法を図４
を用いて工程順に説明する。先ず、図４（ａ）のよう
に、第一実施例と同様に、Ｐ型シリコン基板１上にシリ
コン酸化膜２及びＮ+ 型シリコン層３を形成し、かつＮ
型エピタキシャル層４を成長する。そして、その表面に
下敷酸化膜１１と窒化膜１２を選択的に形成する。次い
で、図４（ｂ）のように、下敷酸化膜１１と窒化膜１２
をマスクにしてエッチングを行い、素子分離領域のＮ型
エピタキシャル層４とＮ+ 型シリコン層３を選択的に除
去し、残されたこれらのシリコン層で素子領域を形成す
る。そして、素子領域の表面を酸化して側壁シリコン酸
化膜７を形成し、かつ全面に窒化膜８を形成する。
を用いて工程順に説明する。先ず、図４（ａ）のよう
に、第一実施例と同様に、Ｐ型シリコン基板１上にシリ
コン酸化膜２及びＮ+ 型シリコン層３を形成し、かつＮ
型エピタキシャル層４を成長する。そして、その表面に
下敷酸化膜１１と窒化膜１２を選択的に形成する。次い
で、図４（ｂ）のように、下敷酸化膜１１と窒化膜１２
をマスクにしてエッチングを行い、素子分離領域のＮ型
エピタキシャル層４とＮ+ 型シリコン層３を選択的に除
去し、残されたこれらのシリコン層で素子領域を形成す
る。そして、素子領域の表面を酸化して側壁シリコン酸
化膜７を形成し、かつ全面に窒化膜８を形成する。
【００１４】更に、図４（ｃ）のように、全面に膜厚
０．３μｍ程度のノンドープ多結晶シリコン膜９を成長
し、その後表面酸化を行い約０．２μｍの埋設シリコン
酸化膜１３を形成する。その後、ＢＰＳＧ膜１０を堆積
して、１０００℃６０分の熱処理を施すことで、素子分
離領域をリフローして平坦化する。以下、ＢＰＳＧ膜１
０の平坦化と、素子領域上の埋設シリコン酸化膜１３の
除去をノンドープ多結晶シリコン膜９をストッパとして
行い、更に素子領域部のノンドープ多結晶シリコン膜９
と窒化膜８、下敷酸化膜７をウェットエッチングする。
また、素子領域にバイポーラトランジスタのベース領域
５とエミッタ領域６を形成することで、図３の半導体装
置が製造される。
０．３μｍ程度のノンドープ多結晶シリコン膜９を成長
し、その後表面酸化を行い約０．２μｍの埋設シリコン
酸化膜１３を形成する。その後、ＢＰＳＧ膜１０を堆積
して、１０００℃６０分の熱処理を施すことで、素子分
離領域をリフローして平坦化する。以下、ＢＰＳＧ膜１
０の平坦化と、素子領域上の埋設シリコン酸化膜１３の
除去をノンドープ多結晶シリコン膜９をストッパとして
行い、更に素子領域部のノンドープ多結晶シリコン膜９
と窒化膜８、下敷酸化膜７をウェットエッチングする。
また、素子領域にバイポーラトランジスタのベース領域
５とエミッタ領域６を形成することで、図３の半導体装
置が製造される。
【００１５】この第二実施例においても、素子分離領域
に形成したノンドープ多結晶シリコン膜９の高熱伝導率
によって、素子領域に形成した素子の放熱効果を高め、
高出力素子の実現が可能となる。また、素子分離領域に
形成したノンドープ多結晶シリコン膜９の表面を酸化し
て埋設シリコン酸化膜１３を形成しているため、ＢＰＳ
Ｇ膜１０を埋設する部分が小さくなり、リフローによる
平坦化を容易に行うことができる。また、拡散プロセス
中にＢＰＳＧ膜１０からボロンやリンがノンドープ多結
晶シリコン膜９へ拡散するのを埋設シリコン酸化膜１３
によって防ぐことができるため、ノンドープ多結晶シリ
コン膜のドーピングによる容量増加はなくなり、対基板
間容量の低減に有利である。
に形成したノンドープ多結晶シリコン膜９の高熱伝導率
によって、素子領域に形成した素子の放熱効果を高め、
高出力素子の実現が可能となる。また、素子分離領域に
形成したノンドープ多結晶シリコン膜９の表面を酸化し
て埋設シリコン酸化膜１３を形成しているため、ＢＰＳ
Ｇ膜１０を埋設する部分が小さくなり、リフローによる
平坦化を容易に行うことができる。また、拡散プロセス
中にＢＰＳＧ膜１０からボロンやリンがノンドープ多結
晶シリコン膜９へ拡散するのを埋設シリコン酸化膜１３
によって防ぐことができるため、ノンドープ多結晶シリ
コン膜のドーピングによる容量増加はなくなり、対基板
間容量の低減に有利である。
【００１６】
【発明の効果】以上説明したように本発明は、ＳＯＩ構
造の半導体装置の素子分離領域に、素子領域の側面から
素子分離領域の底面にわたる領域に連続して延在する多
結晶シリコン膜と、この多結晶シリコン膜で囲まれた領
域に埋設された絶縁膜とを設けているので、素子領域で
発生された熱は、熱伝導率の高い多結晶シリコン膜を通
して放熱されるため、素子領域の放熱効果を高め、高出
力素子の実現が可能となる。また、多結晶シリコン膜上
に埋設絶縁膜が存在するため、素子分離領域の対基板間
容量を低く抑え、素子の高速動作を可能とする。ここ
で、多結晶シリコン膜は不純物を含まないノンドープ多
結晶シリコン膜で構成することで、対基板間容量を低く
する上で有利となる。また、埋設絶縁膜として、多結晶
シリコン膜の表面を酸化したシリコン酸化膜とその上に
埋設したＢＰＳＧ膜の多層構造とすることで、シリコン
酸化膜により不純物が多結晶シリコン膜にドープされる
ことが防止でき、対基板間容量を更に低く抑えることが
できる。
造の半導体装置の素子分離領域に、素子領域の側面から
素子分離領域の底面にわたる領域に連続して延在する多
結晶シリコン膜と、この多結晶シリコン膜で囲まれた領
域に埋設された絶縁膜とを設けているので、素子領域で
発生された熱は、熱伝導率の高い多結晶シリコン膜を通
して放熱されるため、素子領域の放熱効果を高め、高出
力素子の実現が可能となる。また、多結晶シリコン膜上
に埋設絶縁膜が存在するため、素子分離領域の対基板間
容量を低く抑え、素子の高速動作を可能とする。ここ
で、多結晶シリコン膜は不純物を含まないノンドープ多
結晶シリコン膜で構成することで、対基板間容量を低く
する上で有利となる。また、埋設絶縁膜として、多結晶
シリコン膜の表面を酸化したシリコン酸化膜とその上に
埋設したＢＰＳＧ膜の多層構造とすることで、シリコン
酸化膜により不純物が多結晶シリコン膜にドープされる
ことが防止でき、対基板間容量を更に低く抑えることが
できる。
【図１】本発明の一実施例の断面図である。
【図２】図１の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図３】本発明の第二実施例の断面図である。
【図４】図３の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図５】従来のＳＯＩ型半導体装置の一例の断面図であ
る。
る。
１ Ｐ型シリコン基板 ２ シリコン酸化膜 ３ Ｎ+ 型シリコン層 ４ Ｎ型エピタキシャル層 ７ 側壁シリコン酸化膜 ８ 窒化膜 ９ ノンドープ多結晶シリコン膜 １０ ＢＰＳＧ膜 １３ 埋設シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/72
Claims (4)
- 【請求項１】 基板の絶縁膜上に選択的に半導体層を設
けて素子領域を形成し、かつ、この素子領域の側面に絶
縁膜を形成し、前記各絶縁膜で囲まれた領域を素子分離
領域として構成した半導体装置において、前記素子分離
領域には前記素子領域の側面から前記素子分離領域の底
面にわたる領域に連続して延在する多結晶シリコン膜
と、この多結晶シリコン膜で囲まれた領域に埋設された
絶縁膜とを有することを特徴とする半導体装置。 - 【請求項２】 多結晶シリコン膜が不純物を含まないノ
ンドープ多結晶シリコン膜である請求項１の半導体装
置。 - 【請求項３】 埋設絶縁膜がＢＰＳＧ膜である請求項１
または２の半導体装置。 - 【請求項４】 埋設絶縁膜が多結晶シリコン膜の表面を
酸化したシリコン酸化膜と、その上に埋設したＢＰＳＧ
膜の多層構造である請求項１または２の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294549A JP2914130B2 (ja) | 1993-10-30 | 1993-10-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294549A JP2914130B2 (ja) | 1993-10-30 | 1993-10-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130842A true JPH07130842A (ja) | 1995-05-19 |
| JP2914130B2 JP2914130B2 (ja) | 1999-06-28 |
Family
ID=17809231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5294549A Expired - Fee Related JP2914130B2 (ja) | 1993-10-30 | 1993-10-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914130B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6333839A (ja) * | 1986-07-28 | 1988-02-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH05109884A (ja) * | 1991-10-18 | 1993-04-30 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1993
- 1993-10-30 JP JP5294549A patent/JP2914130B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6333839A (ja) * | 1986-07-28 | 1988-02-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH05109884A (ja) * | 1991-10-18 | 1993-04-30 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2914130B2 (ja) | 1999-06-28 |
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