JPS6333839A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6333839A JPS6333839A JP17691586A JP17691586A JPS6333839A JP S6333839 A JPS6333839 A JP S6333839A JP 17691586 A JP17691586 A JP 17691586A JP 17691586 A JP17691586 A JP 17691586A JP S6333839 A JPS6333839 A JP S6333839A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に、高速・高密度の半導体装置
の製造方法に関するものである。
の製造方法に関するものである。
従来の技術
半導体装置は最近ますます高速化・高密度化の傾向にあ
シ、素子面積あるいは容量を低減するために絶縁分離の
提案が数多くなされている。それらのうちの−従来例を
第２図Ａ−Ｃに示す。ｎ型エピタキシャル層３がｎ型埋
込み領域を介してｐ型基板１上に形成され、このｎ型エ
ピタキシャル層３上に形成した酸化膜４．５ｉ５Ｎ４膜
５．ＣＶＤ５工０２膜６をレジストをマスクにして順次
ドライエツチングした後、レジストを除去し、さらにｃ
Ｖ Ｄ ５ｉ０２膜６をマスクにしてｎ型エピタキシ
ャル層３．ｎ型埋込領域２．ｐ型基板１を順次ドライエ
ツチングし、溝部子を形成する。さらに溝部７の底面に
ボロンのイオン注入全行ないチャンネルストッパー領域
８全形成する（第２図Ａ）。
シ、素子面積あるいは容量を低減するために絶縁分離の
提案が数多くなされている。それらのうちの−従来例を
第２図Ａ−Ｃに示す。ｎ型エピタキシャル層３がｎ型埋
込み領域を介してｐ型基板１上に形成され、このｎ型エ
ピタキシャル層３上に形成した酸化膜４．５ｉ５Ｎ４膜
５．ＣＶＤ５工０２膜６をレジストをマスクにして順次
ドライエツチングした後、レジストを除去し、さらにｃ
Ｖ Ｄ ５ｉ０２膜６をマスクにしてｎ型エピタキシ
ャル層３．ｎ型埋込領域２．ｐ型基板１を順次ドライエ
ツチングし、溝部子を形成する。さらに溝部７の底面に
ボロンのイオン注入全行ないチャンネルストッパー領域
８全形成する（第２図Ａ）。
次にＣＶ Ｄ ５ｉ０２膜６全除去し溝部７の側面及び
底面に酸化膜９″ｆｆ：形成した後、溝部７にｐｏｌｙ
Ｓｉ膜１０を充填しその表面を酸化し酸化膜１１を形
成する（第２図Ｂ）。次に５ｉ５Ｎ４膜５を除去した後
、酸化膜１２を形成する（第２図Ｃ）。
底面に酸化膜９″ｆｆ：形成した後、溝部７にｐｏｌｙ
Ｓｉ膜１０を充填しその表面を酸化し酸化膜１１を形
成する（第２図Ｂ）。次に５ｉ５Ｎ４膜５を除去した後
、酸化膜１２を形成する（第２図Ｃ）。
発明が解決しようとする問題点
このような従来の方法において溝部子にｐｏｌｙｓｉ膜
１０を充填するプロセスとして、まず全面にｐｏｌｙ
Ｓｉ膜を形成し、さらにレジストを塗布した後、ドライ
エツチングで溝部以外のｐｏｌｙ Ｓｉ膜がなくなるま
でエッチバックすることが行なわれる。
１０を充填するプロセスとして、まず全面にｐｏｌｙ
Ｓｉ膜を形成し、さらにレジストを塗布した後、ドライ
エツチングで溝部以外のｐｏｌｙ Ｓｉ膜がなくなるま
でエッチバックすることが行なわれる。
この際、レジストとｐｏｌｙ Ｓｉ膜の間及びｐｏｌｙ
Ｓｉ膜と５ｉ５Ｎ４膜の間のエツチングレートの違い
或いはその再現性の悪さがエツチング条件の決定を複雑
なものとしており、その結果安定なエッチバックが困難
であり、第２図Ｃで示した状態において平坦性が得られ
にくいので半導体装置の高密度化が進むにつれ、後工程
での配線に例えばエッチ残りによる電気的短絡などの点
で、支障金きたす不都合が生じていた。
Ｓｉ膜と５ｉ５Ｎ４膜の間のエツチングレートの違い
或いはその再現性の悪さがエツチング条件の決定を複雑
なものとしており、その結果安定なエッチバックが困難
であり、第２図Ｃで示した状態において平坦性が得られ
にくいので半導体装置の高密度化が進むにつれ、後工程
での配線に例えばエッチ残りによる電気的短絡などの点
で、支障金きたす不都合が生じていた。
本発明はかかる点上考慮したもので、工程数をあまり増
やすことなく絶縁分離を制御性良く安定に行ない、高速
・高密度の半導体装置を提供することを目的としている
。
やすことなく絶縁分離を制御性良く安定に行ない、高速
・高密度の半導体装置を提供することを目的としている
。
問題点を解決するだめの手段
本発明は上記問題点を解決するために、全面にｐｏｌｙ
Ｓ１膜を形成した後、表面から所定の深さまで高濃度
に不純物をドーピングし、この領域のエツチング液−１
− ｋ増大させ、埋め込みのために溝部に残されるべき
ノンドープｐｏｌｙ Ｓｉ膜とのエツチングレート比を
大きくすることにより、溝部以外の不純物ドープされた
ｐｏｌｙ Ｓｉ膜を選択的に除去することができ、簡単
なプロセスで溝部に制御性良く所望の埋め込みｐｏｌｙ
Ｓ１膜を残すことができる。
Ｓ１膜を形成した後、表面から所定の深さまで高濃度
に不純物をドーピングし、この領域のエツチング液−１
− ｋ増大させ、埋め込みのために溝部に残されるべき
ノンドープｐｏｌｙ Ｓｉ膜とのエツチングレート比を
大きくすることにより、溝部以外の不純物ドープされた
ｐｏｌｙ Ｓｉ膜を選択的に除去することができ、簡単
なプロセスで溝部に制御性良く所望の埋め込みｐｏｌｙ
Ｓ１膜を残すことができる。
作用
本発明は上記のようにノンドープｐｏｌｙ Ｓｉとドー
プｐｏｌｙ Ｓｉとのエツチングレートの差を利用する
ことによシ絶縁分離溝部に制御性良（ｐｏｌｙｓｉ膜を
埋め込み形成することができるので、分離溝部の平坦性
を向上できる。
プｐｏｌｙ Ｓｉとのエツチングレートの差を利用する
ことによシ絶縁分離溝部に制御性良（ｐｏｌｙｓｉ膜を
埋め込み形成することができるので、分離溝部の平坦性
を向上できる。
実施例
第１図Ａ−Ｂは本発明の半導体装置の一実施例を示す製
造工程断面図である。例えば、比抵抗３Ω・−のｐ型Ｓ
ｉ基板１にｎ型埋込領域２及び比抵抗０．６０・口、厚
さ２μｍのｎ型エピタキシャル層３を順次形成した後、
従来と同様の方法により溝部７、ｐ型チャンネルストッ
パー領域８を形成する。ここで溝の深さは、容量の低減
と高い島間耐圧を得るために、ｎ型埋込領域よりも深く
形成しなければならない。例えば、ｎ型エピタキシャル
層３の厚さが２μｍでｎ型埋込領域の拡散深さが１μｍ
であるような場合には、深さ３．５μｍ程度の溝部を形
成する。次にポロンをイオン注入してチャンネルストッ
パー領域８を形成する。この後、溝部７の側面及び底面
に酸化膜９を形成する。
造工程断面図である。例えば、比抵抗３Ω・−のｐ型Ｓ
ｉ基板１にｎ型埋込領域２及び比抵抗０．６０・口、厚
さ２μｍのｎ型エピタキシャル層３を順次形成した後、
従来と同様の方法により溝部７、ｐ型チャンネルストッ
パー領域８を形成する。ここで溝の深さは、容量の低減
と高い島間耐圧を得るために、ｎ型埋込領域よりも深く
形成しなければならない。例えば、ｎ型エピタキシャル
層３の厚さが２μｍでｎ型埋込領域の拡散深さが１μｍ
であるような場合には、深さ３．５μｍ程度の溝部を形
成する。次にポロンをイオン注入してチャンネルストッ
パー領域８を形成する。この後、溝部７の側面及び底面
に酸化膜９を形成する。
次に、ｐｏｌｙ Ｓｉ膜１０ｉ１．６μｍ堆積し、リン
をイオン注入してリンを拡散処理した後、溝部７以外の
位置では表面からＳｉ３Ｎ４膜５の上端付近まで、溝部
７の位置では表面から酸化膜４の深さよりやや深部まで
リンを拡散させ、リンドープされたｐｏｌｙ Ｓｉ膜２
０に変化せしめる（第１図人）。
をイオン注入してリンを拡散処理した後、溝部７以外の
位置では表面からＳｉ３Ｎ４膜５の上端付近まで、溝部
７の位置では表面から酸化膜４の深さよりやや深部まで
リンを拡散させ、リンドープされたｐｏｌｙ Ｓｉ膜２
０に変化せしめる（第１図人）。
しかる後、リンドープされていないｐｏｌｙ Ｓｉ膜１
０に対するエツチングレートに比べて、リンドープされ
たｐｏｌｙ Ｓｉ膜２０に対するエツチングレートが十
分大きなエツチング液によって、エツチング加工をする
。このエツチング液には、弗酸と硝酸及び氷酢酸の混合
液や弗化アンモニウムと硝酸及び氷酢酸の混合液が有効
であり、前者ｔ（ｉ用した場合のエツチングレート比は
、（リンドープされていないｐｏｌｙ Ｓ工）：（リン
ドープされたｐｏｌｙｓｉ）＝ １： １ｏにまでおよ
ぶ。従ってエツチング加工の際、リンドープされていな
いｐｏｌｙＳ１膜１０部分でエツチングが急に遅くなり
、エツチング時間が多少長くなってもリンドープされて
いないｐｏｌｙ Ｓｉ膜１ｏはほとんどエツチングされ
ず、適切なエツチングレートに調整したエツチング液ｆ
ｆ、吏用する事により、制御性良くリンドープされたｐ
ｏｌｙ Ｓ１膜２ｏのみを除去する事ができる。その後
、５ｉ５Ｎ４膜５をマスクにして選択酸化２行ない、リ
ンドープされていないｐｏｌｙ Ｓｉ膜１０表面に酸化
膜１２を形成する（第１図Ｂ）。
０に対するエツチングレートに比べて、リンドープされ
たｐｏｌｙ Ｓｉ膜２０に対するエツチングレートが十
分大きなエツチング液によって、エツチング加工をする
。このエツチング液には、弗酸と硝酸及び氷酢酸の混合
液や弗化アンモニウムと硝酸及び氷酢酸の混合液が有効
であり、前者ｔ（ｉ用した場合のエツチングレート比は
、（リンドープされていないｐｏｌｙ Ｓ工）：（リン
ドープされたｐｏｌｙｓｉ）＝ １： １ｏにまでおよ
ぶ。従ってエツチング加工の際、リンドープされていな
いｐｏｌｙＳ１膜１０部分でエツチングが急に遅くなり
、エツチング時間が多少長くなってもリンドープされて
いないｐｏｌｙ Ｓｉ膜１ｏはほとんどエツチングされ
ず、適切なエツチングレートに調整したエツチング液ｆ
ｆ、吏用する事により、制御性良くリンドープされたｐ
ｏｌｙ Ｓ１膜２ｏのみを除去する事ができる。その後
、５ｉ５Ｎ４膜５をマスクにして選択酸化２行ない、リ
ンドープされていないｐｏｌｙ Ｓｉ膜１０表面に酸化
膜１２を形成する（第１図Ｂ）。
発明の効果
本発明は全面にｐｏｌｙ Ｓｉ膜を形成した後に、表面
から所定の深さまで不純物全ドーピングし、この領域の
エツチングレートを増大させ、埋め込みのために溝部に
残されるべきノンドープｐｏｌｙ Ｓｉ膜とのエツチン
グレート比企大きくすることにより、ｐｏｌｙ Ｓｉ膜
のエツチング余裕全向上させることができ、工程数をあ
まり増やすことなく、制御性良く所望の埋め込みｐｏｌ
ｙ ｓｉ膜を残すことができ、従って以後の平坦化が容
易になるので配線全安定に形成できるようになり、高速
で高密度の半導体装置を容易に実現できる方法であって
、実用的にきわめて有用である。
から所定の深さまで不純物全ドーピングし、この領域の
エツチングレートを増大させ、埋め込みのために溝部に
残されるべきノンドープｐｏｌｙ Ｓｉ膜とのエツチン
グレート比企大きくすることにより、ｐｏｌｙ Ｓｉ膜
のエツチング余裕全向上させることができ、工程数をあ
まり増やすことなく、制御性良く所望の埋め込みｐｏｌ
ｙ ｓｉ膜を残すことができ、従って以後の平坦化が容
易になるので配線全安定に形成できるようになり、高速
で高密度の半導体装置を容易に実現できる方法であって
、実用的にきわめて有用である。
第１図Ａ、Ｂは本発明の一実施例にかかる半導体装置の
製造工程断面図、第２図Ａ−１は従来の半導体装置の製
造工程断面図である。 １・・・・・・ｐ型基板、２・・・・・・ｎ型埋込領域
、３・・・・・ｎ型エピタキシャル層、４・・・・・・
酸化膜、６・・・・・・・・・Ｓｉ３Ｎ４膜、６−・−
・ＣＶ Ｄ ５ｉ０２膜、７・・・・・・溝部、８・・
・・・・ｐ型チャンネルストッパー領域、９・・・・・
・酸化膜、１０・・・・・ノンドープｐｏｌｙ Ｓｉ膜
、１１・・・・・・酸化膜、１２・・・・・・酸化膜、
２ｏ・・・・・・ドープされたｐｏｌｙ Ｓｉ膜。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図
製造工程断面図、第２図Ａ−１は従来の半導体装置の製
造工程断面図である。 １・・・・・・ｐ型基板、２・・・・・・ｎ型埋込領域
、３・・・・・ｎ型エピタキシャル層、４・・・・・・
酸化膜、６・・・・・・・・・Ｓｉ３Ｎ４膜、６−・−
・ＣＶ Ｄ ５ｉ０２膜、７・・・・・・溝部、８・・
・・・・ｐ型チャンネルストッパー領域、９・・・・・
・酸化膜、１０・・・・・ノンドープｐｏｌｙ Ｓｉ膜
、１１・・・・・・酸化膜、１２・・・・・・酸化膜、
２ｏ・・・・・・ドープされたｐｏｌｙ Ｓｉ膜。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図
Claims (1)
- 半導体基板の所定の位置に溝部を形成する工程と、前記
半導体基板を酸化した後、前記半導体基板上にポリシリ
コン膜を堆積する工程と、前記ポリシリコン膜に不純物
を拡散し前記ポリシリコン膜を表面から所定の厚さまで
不純物ドープポリシリコン膜に変化せしめる工程と、し
かるのち、前記不純物ドープポリシリコン膜をノンドー
プポリシリコン膜に比して優勢にエッチング処理し、前
記溝部にのみノンドープポリシリコン膜を残すようにす
る工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17691586A JPS6333839A (ja) | 1986-07-28 | 1986-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17691586A JPS6333839A (ja) | 1986-07-28 | 1986-07-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6333839A true JPS6333839A (ja) | 1988-02-13 |
Family
ID=16021984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17691586A Pending JPS6333839A (ja) | 1986-07-28 | 1986-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6333839A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130842A (ja) * | 1993-10-30 | 1995-05-19 | Nec Corp | 半導体装置 |
| US5442223A (en) * | 1990-10-17 | 1995-08-15 | Nippondenso Co., Ltd. | Semiconductor device with stress relief |
| US5480832A (en) * | 1991-10-14 | 1996-01-02 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
-
1986
- 1986-07-28 JP JP17691586A patent/JPS6333839A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442223A (en) * | 1990-10-17 | 1995-08-15 | Nippondenso Co., Ltd. | Semiconductor device with stress relief |
| US5480832A (en) * | 1991-10-14 | 1996-01-02 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| JPH07130842A (ja) * | 1993-10-30 | 1995-05-19 | Nec Corp | 半導体装置 |
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