JPH0521368A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0521368A JPH0521368A JP3110062A JP11006291A JPH0521368A JP H0521368 A JPH0521368 A JP H0521368A JP 3110062 A JP3110062 A JP 3110062A JP 11006291 A JP11006291 A JP 11006291A JP H0521368 A JPH0521368 A JP H0521368A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【構成】図１（ａ）および図１（ｂ）ではＰチャネルＦ
ＥＴ領域のみをフォトレジストで覆って、ＮチャネルＦ
ＥＴのコンタクトに燐をイオン注入してソース８および
ドレイン９を形成する。図１（ｃ）および図１（ｄ）で
はＮチャネルＦＥＴ領域のみをフォトレジストで覆っ
て、ＰチャネルＦＥＴのコンタクトに硼素イオン注入し
てソース８ａおよびドレイン９ａにオーミックコンタク
ト層（図示せず）を形成する。 【効果】開口をもたない孤立した複数のパターンからな
るフォトレジストマスクを用いるので、イオン注入よる
半導体基板表面の電荷を周辺から逃がすことができる。
ゲート酸化膜の破壊やフォトレジストパターンの破壊を
防ぎ、電気的特性の劣化を防ぐことができる。
ＥＴ領域のみをフォトレジストで覆って、ＮチャネルＦ
ＥＴのコンタクトに燐をイオン注入してソース８および
ドレイン９を形成する。図１（ｃ）および図１（ｄ）で
はＮチャネルＦＥＴ領域のみをフォトレジストで覆っ
て、ＰチャネルＦＥＴのコンタクトに硼素イオン注入し
てソース８ａおよびドレイン９ａにオーミックコンタク
ト層（図示せず）を形成する。 【効果】開口をもたない孤立した複数のパターンからな
るフォトレジストマスクを用いるので、イオン注入よる
半導体基板表面の電荷を周辺から逃がすことができる。
ゲート酸化膜の破壊やフォトレジストパターンの破壊を
防ぎ、電気的特性の劣化を防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にイオン注入方法に関するものであう。
関し、特にイオン注入方法に関するものであう。
【０００２】
【従来の技術】イオン注入法は不純物のドーピング方法
として半導体集積回路の製造工程に欠かせないものとな
っている。ＭＯＳＦＥＴの製造工程において、素子分離
帯のチャネルストッパの形成、しきい値（ｔｈｒｅｓｈ
ｏｌｄ）電圧の制御、ソース−ドレインの形成などに用
いられている。特にソース−ドレインの形成において
は、ポリシリコンなどからなるゲート電極と自己整合的
にイオン注入することができるという利点がある。
として半導体集積回路の製造工程に欠かせないものとな
っている。ＭＯＳＦＥＴの製造工程において、素子分離
帯のチャネルストッパの形成、しきい値（ｔｈｒｅｓｈ
ｏｌｄ）電圧の制御、ソース−ドレインの形成などに用
いられている。特にソース−ドレインの形成において
は、ポリシリコンなどからなるゲート電極と自己整合的
にイオン注入することができるという利点がある。
【０００３】従来技術によるＣＭＯＳＩＣのソース−ド
レイン形成におけるイオン注入工程について、図２
（ａ）〜（ｄ）を参照して説明する。
レイン形成におけるイオン注入工程について、図２
（ａ）〜（ｄ）を参照して説明する。
【０００４】はじめに図２（ｂ）に示すように、Ｐ型シ
リコン基板１上にＮウェル２を形成し、ＬＯＣＯＳ（ｌ
ｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏ
ｎ）選択酸化法により素子分離用のフィールド酸化膜３
を形成する。つぎに熱酸化法によりゲート酸化膜４，４
ａを成長し、ポリシリコンを堆積する。このポリシリコ
ンにＮ型不純物である燐を熱拡散により導入したのち、
フォトリソグラフィにより選択エッチングしてゲート電
極５，５ａを形成する。
リコン基板１上にＮウェル２を形成し、ＬＯＣＯＳ（ｌ
ｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏ
ｎ）選択酸化法により素子分離用のフィールド酸化膜３
を形成する。つぎに熱酸化法によりゲート酸化膜４，４
ａを成長し、ポリシリコンを堆積する。このポリシリコ
ンにＮ型不純物である燐を熱拡散により導入したのち、
フォトリソグラフィにより選択エッチングしてゲート電
極５，５ａを形成する。
【０００５】つぎにソース−ドレインを形成する。この
ときＰチャネルＦＥＴ領域をフォトレジストで覆ってＮ
チャネルＦＥＴのソース−ドレインに砒素をイオン注入
し、ＮチャネルＦＥＴ領域をフォトレジストで覆ってＰ
チャネルＦＥＴのソース−ドレインに硼素をイオン注入
する。
ときＰチャネルＦＥＴ領域をフォトレジストで覆ってＮ
チャネルＦＥＴのソース−ドレインに砒素をイオン注入
し、ＮチャネルＦＥＴ領域をフォトレジストで覆ってＰ
チャネルＦＥＴのソース−ドレインに硼素をイオン注入
する。
【０００６】図２（ｂ）においては、ＮチャネルＦＥＴ
のソース−ドレイン形成工程すなわち砒素のイオン注入
工程を示しているので、ＰチャネルＦＥＴ領域をフォト
レジスト６で覆っている。そのため図２（ａ）に示すよ
うに、フォトレジスト６は砒素イオン注入領域のみ開口
するようにパターニングされている。
のソース−ドレイン形成工程すなわち砒素のイオン注入
工程を示しているので、ＰチャネルＦＥＴ領域をフォト
レジスト６で覆っている。そのため図２（ａ）に示すよ
うに、フォトレジスト６は砒素イオン注入領域のみ開口
するようにパターニングされている。
【０００７】つぎに図２（ｄ）に示すように、層間絶縁
膜７を堆積したのちフォトリソグラフィにより選択エッ
チングして配線のための開口を形成する。
膜７を堆積したのちフォトリソグラフィにより選択エッ
チングして配線のための開口を形成する。
【０００８】つぎにソース８，８ａおよびドレイン９，
９ａにオーミック層を形成するために、ＮチャネルＦＥ
Ｔ領域には燐を、ＰチャネルＦＥＴ領域には硼素をイオ
ン注入する。このため燐をイオン注入するときはＰチャ
ネルＦＥＴ領域をフォトレジストで覆い、硼素をイオン
注入するときはＮチャネルＦＥＴ領域をフォトレジスト
で覆ってイオン注入を行なう。
９ａにオーミック層を形成するために、ＮチャネルＦＥ
Ｔ領域には燐を、ＰチャネルＦＥＴ領域には硼素をイオ
ン注入する。このため燐をイオン注入するときはＰチャ
ネルＦＥＴ領域をフォトレジストで覆い、硼素をイオン
注入するときはＮチャネルＦＥＴ領域をフォトレジスト
で覆ってイオン注入を行なう。
【０００９】図２（ｄ）においては、ＰチャネルＦＥＴ
のソース８ａおよびドレイン９ａのオーミック層形成工
程すなわち硼素のイオン注入工程を示しているので、Ｎ
チャネルＦＥＴ領域をフォトレジスト６で覆っている。
そのため図２（ｃ）に示すように、フォトレジスト６は
硼素イオン注入領域のみ開口するようにパターニングさ
れている。
のソース８ａおよびドレイン９ａのオーミック層形成工
程すなわち硼素のイオン注入工程を示しているので、Ｎ
チャネルＦＥＴ領域をフォトレジスト６で覆っている。
そのため図２（ｃ）に示すように、フォトレジスト６は
硼素イオン注入領域のみ開口するようにパターニングさ
れている。
【００１０】
【発明が解決しようとする課題】ＮチャネルＦＥＴとＰ
チャネルＦＥＴのソース−ドレインを形成するときのイ
オン注入の打ち分けにはフォトレジストマスクが用いら
れる。このフォトレジストは高度の絶縁体なので、イオ
ン注入などの荷電粒子の照射によりその表面電位が上昇
する（以後この現象をチャージアップと記す）。
チャネルＦＥＴのソース−ドレインを形成するときのイ
オン注入の打ち分けにはフォトレジストマスクが用いら
れる。このフォトレジストは高度の絶縁体なので、イオ
ン注入などの荷電粒子の照射によりその表面電位が上昇
する（以後この現象をチャージアップと記す）。
【００１１】特にゲート酸化膜など絶縁破壊され易いと
ころにソース−ドレイン形成のために中高濃度イオン注
入する場合に問題が生じる。
ころにソース−ドレイン形成のために中高濃度イオン注
入する場合に問題が生じる。
【００１２】さらにソース−ドレイン領域のみを開口し
てイオン注入すると、フォトレジスト表面がチャージア
ップするだけでなく、開口領域に蓄積した電荷が放電し
にくいので開口近傍の電位が上昇してゲート酸化膜が破
壊するという問題がある。
てイオン注入すると、フォトレジスト表面がチャージア
ップするだけでなく、開口領域に蓄積した電荷が放電し
にくいので開口近傍の電位が上昇してゲート酸化膜が破
壊するという問題がある。
【００１３】またソース−ドレインに配線を形成するた
めのオーミック層をイオン注入により形成するときも同
様に、フォトレジストの開口近傍の電位が上昇してゲー
ト酸化膜の破壊を引き起す。
めのオーミック層をイオン注入により形成するときも同
様に、フォトレジストの開口近傍の電位が上昇してゲー
ト酸化膜の破壊を引き起す。
【００１４】さらに半導体集積回路のパターン微細化が
進むにつれて開口サイズが小さくなると、フォトレジス
ト表面に蓄積した電荷のために開口に反発力が働いてレ
ジスト開口パターンが破壊されることがある。
進むにつれて開口サイズが小さくなると、フォトレジス
ト表面に蓄積した電荷のために開口に反発力が働いてレ
ジスト開口パターンが破壊されることがある。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上に開口をもたない孤立
した複数の平面パターンからなるフォトレジストマスク
を形成してイオン注入する工程を含むものである。
造方法は、半導体基板の一主面上に開口をもたない孤立
した複数の平面パターンからなるフォトレジストマスク
を形成してイオン注入する工程を含むものである。
【００１６】
【作用】ソース−ドレインを形成するとき半導体基板上
は酸化シリコン膜またはポリシリコンで覆われている。
またソース−ドレインに配線を形成するためのオーミッ
ク層をイオン注入により形成するときも同様に、半導体
基板上は層間絶縁膜（例えばＢＰＳＧ膜）またはポリシ
リコンで覆われている。
は酸化シリコン膜またはポリシリコンで覆われている。
またソース−ドレインに配線を形成するためのオーミッ
ク層をイオン注入により形成するときも同様に、半導体
基板上は層間絶縁膜（例えばＢＰＳＧ膜）またはポリシ
リコンで覆われている。
【００１７】これらの酸化シリコン膜、ポリコン、ＢＰ
ＳＧ膜における、電荷の表面伝導度はフォトレジストの
表面伝導度に比べて非常に大きい。そこで電荷が酸化シ
リコン膜、ポリコン、ＢＰＳＧ膜の表面を伝わるように
すれば、フォトレジスト上やフォトレジスト開口の電荷
はイオン注入装置の支持具から逃げることができる。
ＳＧ膜における、電荷の表面伝導度はフォトレジストの
表面伝導度に比べて非常に大きい。そこで電荷が酸化シ
リコン膜、ポリコン、ＢＰＳＧ膜の表面を伝わるように
すれば、フォトレジスト上やフォトレジスト開口の電荷
はイオン注入装置の支持具から逃げることができる。
【００１８】その結果チャージアップによるゲート絶縁
膜の破壊やフォトレジストパターンの破壊を避けること
ができる。
膜の破壊やフォトレジストパターンの破壊を避けること
ができる。
【００１９】しかしフォトレジストマスクに開口パター
ンが存在すると、この領域に蓄積した電荷は周囲に逃げ
ることができないので、チャージアップによるゲート酸
化膜の破壊やフォトレジストパターンの破壊が起こる。
ンが存在すると、この領域に蓄積した電荷は周囲に逃げ
ることができないので、チャージアップによるゲート酸
化膜の破壊やフォトレジストパターンの破壊が起こる。
【００２０】そこで閉ざされた開口をなくすことによ
り、蓄積した電荷が逃げる経路を設けて、ゲート酸化膜
の破壊やフォトレジストパターンの破壊を防ぐことがで
きる。
り、蓄積した電荷が逃げる経路を設けて、ゲート酸化膜
の破壊やフォトレジストパターンの破壊を防ぐことがで
きる。
【００２１】
【実施例】本発明の第１の実施例としてＣＭＯＳＩＣの
ＮチャネルＦＥＴのソース−ドレイン形成工程につい
て、図１（ａ）およびそのＡ−Ｂ断面図である図１
（ｂ）を参照して説明する。
ＮチャネルＦＥＴのソース−ドレイン形成工程につい
て、図１（ａ）およびそのＡ−Ｂ断面図である図１
（ｂ）を参照して説明する。
【００２２】はじめにＰ型シリコン基板１上にＮウェル
２を形成し、ＬＯＣＯＳ選択酸化法により素子分離のた
めのフィールド酸化膜３を形成したのち、熱酸化法によ
りゲート酸化膜４，４ａを成長する。
２を形成し、ＬＯＣＯＳ選択酸化法により素子分離のた
めのフィールド酸化膜３を形成したのち、熱酸化法によ
りゲート酸化膜４，４ａを成長する。
【００２３】つぎにポリシリコンを堆積してから、熱拡
散によりＮ型不純物である燐を導入し、フォトリソグラ
フィによりパターニングしてゲート電極５，５ａを形成
する。
散によりＮ型不純物である燐を導入し、フォトリソグラ
フィによりパターニングしてゲート電極５，５ａを形成
する。
【００２４】ここでソース−ドレイン層形成のためのイ
オン注入を行なう。図１（ｂ）ではＮチャネルＦＥＴの
ソース−ドレイン領域に砒素をイオン注入するため、図
１（ａ）に示すようにＰチャネルＦＥＴ領域のみををフ
ォトレジスト６で覆っている。そのためＮチャネルＦＥ
Ｔ領域はポリシリコンまたは酸化シリコン膜で覆われ、
電荷の逃げる経路が存在するのでチャージアップによる
ゲート酸化膜の破壊を防ぐことができる。
オン注入を行なう。図１（ｂ）ではＮチャネルＦＥＴの
ソース−ドレイン領域に砒素をイオン注入するため、図
１（ａ）に示すようにＰチャネルＦＥＴ領域のみををフ
ォトレジスト６で覆っている。そのためＮチャネルＦＥ
Ｔ領域はポリシリコンまたは酸化シリコン膜で覆われ、
電荷の逃げる経路が存在するのでチャージアップによる
ゲート酸化膜の破壊を防ぐことができる。
【００２５】つぎに本発明の第２の実施例として、ＣＭ
ＯＳＩＣのＰチャネルＦＥＴのソース−ドレイン領域に
オーミック層を形成する工程について、図１（ｄ）を参
照して説明する。
ＯＳＩＣのＰチャネルＦＥＴのソース−ドレイン領域に
オーミック層を形成する工程について、図１（ｄ）を参
照して説明する。
【００２６】ソース８，８ａ、ドレイン９，９ａを形成
したのち、層間絶縁膜６を堆積し、選択エッチングして
配線を接続するためのコンタクトを開口する。
したのち、層間絶縁膜６を堆積し、選択エッチングして
配線を接続するためのコンタクトを開口する。
【００２７】ここでソース８，８ａ、ドレイン９，９ａ
と配線とのオーミックコンタクトを得るためにＮチャネ
ルＦＥＴ領域には燐を、Ｐチャネル領域には硼素をイオ
ン注入する。
と配線とのオーミックコンタクトを得るためにＮチャネ
ルＦＥＴ領域には燐を、Ｐチャネル領域には硼素をイオ
ン注入する。
【００２８】燐をイオン注入するときはＰチャネルＦＥ
Ｔ領域をフォトレジストで覆い、硼素をイオン注入する
ときはＮチャネルＦＥＴ領域をフォトレジストで覆う。
図１（ｄ）はＰチャネルＦＥＴの配線とのオーミックコ
ンタクトを得るためのイオン注入工程を示しているの
で、ＮチャネルＦＥＴ領域をフォトレジスト６で覆って
いる。
Ｔ領域をフォトレジストで覆い、硼素をイオン注入する
ときはＮチャネルＦＥＴ領域をフォトレジストで覆う。
図１（ｄ）はＰチャネルＦＥＴの配線とのオーミックコ
ンタクトを得るためのイオン注入工程を示しているの
で、ＮチャネルＦＥＴ領域をフォトレジスト６で覆って
いる。
【００２９】図１（ｃ）からも明らかなように、Ｎチャ
ネルＦＥＴのソース８、ドレイン９上の開口の周囲は表
面伝導度の良い層間絶縁膜７で覆われており、電荷の逃
げる経路が存在するのでチャージアップによるレジスト
開口パターンの破壊を防ぐことができる。
ネルＦＥＴのソース８、ドレイン９上の開口の周囲は表
面伝導度の良い層間絶縁膜７で覆われており、電荷の逃
げる経路が存在するのでチャージアップによるレジスト
開口パターンの破壊を防ぐことができる。
【００３０】以上の実施例ではＣＭＯＳＩＣへの適用例
を示したが、他の半導体装置のイオン注入工程に適用し
ても同様の効果を得ることができる。
を示したが、他の半導体装置のイオン注入工程に適用し
ても同様の効果を得ることができる。
【００３１】
【発明の効果】開口をもたない孤立した複数のパターン
からなるフォトレジストマスクを用いてイオン注入を行
なっている。したがってイオン注入により生じる半導体
基板表面の電荷を半導体基板の周辺から逃がすことがで
きる。ゲート酸化膜の破壊やフォトレジストパターンの
破壊を防ぎ、電気的特性の劣化を防ぐことができる。
からなるフォトレジストマスクを用いてイオン注入を行
なっている。したがってイオン注入により生じる半導体
基板表面の電荷を半導体基板の周辺から逃がすことがで
きる。ゲート酸化膜の破壊やフォトレジストパターンの
破壊を防ぎ、電気的特性の劣化を防ぐことができる。
【００３２】ＣＭＯＳＩＣのＮチャネルＦＥＴのソース
−ドレインを、砒素を加速エネルギー７０ｋｅＶ、注入
量（ドース）５×１０15ｃｍ-2イオン注入した。その結
果、従来の方法では４０％のゲート酸化膜が絶縁破壊さ
れたが、本発明の方法ではゲート酸化膜の絶縁破壊は皆
無であった。
−ドレインを、砒素を加速エネルギー７０ｋｅＶ、注入
量（ドース）５×１０15ｃｍ-2イオン注入した。その結
果、従来の方法では４０％のゲート酸化膜が絶縁破壊さ
れたが、本発明の方法ではゲート酸化膜の絶縁破壊は皆
無であった。
【００３３】またＣＭＯＳＩＣのＮチャネルＦＥＴのソ
ース−ドレインに配線を形成するためのオーミック層を
形成するために燐を加速エネルギー７０ｋｅＶ、注入量
（ドース）３×１０15ｃｍ-2イオン注入した。その結
果、従来の方法では２０％のフォトレジスト開口パター
ンに破壊が生じたが、本発明の方法ではフォトレジスト
の開口パターンがないので破壊は生じなかった。
ース−ドレインに配線を形成するためのオーミック層を
形成するために燐を加速エネルギー７０ｋｅＶ、注入量
（ドース）３×１０15ｃｍ-2イオン注入した。その結
果、従来の方法では２０％のフォトレジスト開口パター
ンに破壊が生じたが、本発明の方法ではフォトレジスト
の開口パターンがないので破壊は生じなかった。
【００３４】以上のように本発明によりイオン注入工程
におけるゲート酸化膜の破壊や、フォトレジストパター
の破壊がなくなって製造歩留が向上した。電気的特性の
劣化がなく、信頼性の高い半導体集積回路を得ることが
できる。
におけるゲート酸化膜の破壊や、フォトレジストパター
の破壊がなくなって製造歩留が向上した。電気的特性の
劣化がなく、信頼性の高い半導体集積回路を得ることが
できる。
【図１】本発明の一実施例を示す平面図および断面図で
ある。
ある。
【図２】従来技術によるＣＭＯＳＩＣの製造工程を示す
平面図および断面図である。
平面図および断面図である。
１ Ｐ型シリコン基板 ２ Ｎウェル ３ フィールド酸化膜 ４，４ａ ゲート酸化膜 ５，５ａ ゲート電極 ６ フォトレジスト ７ 層間絶縁膜 ８，８ａ ソース ９，９ａ ドレイン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にイオン注入方法に関するものである。
関し、特にイオン注入方法に関するものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】つぎにソース−ドレインを形成する。この
ＰチャネルＦＥＴ領域をフォトレジスト６で覆ってＮチ
ャネルＦＥＴのソース−ドレインに砒素をイオン注入
し、ＮチャネルＦＥＴ領域をフォトレジストで覆ってＰ
チャネルＦＥＴのソース−ドレインに砒素をイオン注入
する。
ＰチャネルＦＥＴ領域をフォトレジスト６で覆ってＮチ
ャネルＦＥＴのソース−ドレインに砒素をイオン注入
し、ＮチャネルＦＥＴ領域をフォトレジストで覆ってＰ
チャネルＦＥＴのソース−ドレインに砒素をイオン注入
する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】図２（２）においては、ＰチャネルＦＥＴ
のソース８ａおよびドレイン９ａのオーミック層形成工
程すなわち砒素のイオン注入工程を示しているので、Ｎ
チャネルＦＥＴ領域をフォトレジスト９で覆っている。
そのため図２（ｃ）に示すように、フォトレジスト６は
砒素イオン注入領域のみ開口し、他の領域は開口しない
ようにパターニングされている。
のソース８ａおよびドレイン９ａのオーミック層形成工
程すなわち砒素のイオン注入工程を示しているので、Ｎ
チャネルＦＥＴ領域をフォトレジスト９で覆っている。
そのため図２（ｃ）に示すように、フォトレジスト６は
砒素イオン注入領域のみ開口し、他の領域は開口しない
ようにパターニングされている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】このためソース−ドレイン形成のために中
高濃度イオン注入した場合にチャージアップによりゲー
ト酸化膜の絶縁耐圧以上にゲート電極電位が上昇してゲ
ート絶縁膜が破壊されるという問題が生じる。
高濃度イオン注入した場合にチャージアップによりゲー
ト酸化膜の絶縁耐圧以上にゲート電極電位が上昇してゲ
ート絶縁膜が破壊されるという問題が生じる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【作用】ソース−ドレインを形成するとき半導体基板上
は酸化シリコン膜またはポリシリコンで覆われている。
またソース−ドレインに配線を形成するためのオーミッ
ク層をイオン注入により形成するときは、半導体基板上
は層間絶縁膜（例えばＢＰＳＧ膜）で覆われている。
は酸化シリコン膜またはポリシリコンで覆われている。
またソース−ドレインに配線を形成するためのオーミッ
ク層をイオン注入により形成するときは、半導体基板上
は層間絶縁膜（例えばＢＰＳＧ膜）で覆われている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】これらの酸化シリコン膜、ポリシリコン、
ＢＰＳＧ膜における、電荷の表面伝導度はフォトレジス
トの表面伝導度に比べて非常に大きい。そこで電荷が酸
化シリコン膜、ポリシリコン、ＢＰＳＧ膜の表面を伝わ
るようにすれば、電荷はイオン注入装置の支持具から逃
がすことができる。
ＢＰＳＧ膜における、電荷の表面伝導度はフォトレジス
トの表面伝導度に比べて非常に大きい。そこで電荷が酸
化シリコン膜、ポリシリコン、ＢＰＳＧ膜の表面を伝わ
るようにすれば、電荷はイオン注入装置の支持具から逃
がすことができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】そこで閉ざされた開口をなくし、蓄積した
電荷が逃げる経路を設けることによって、ゲート酸化膜
の破壊やフォトレジストパターンの破壊を防ぐことがで
きる。
電荷が逃げる経路を設けることによって、ゲート酸化膜
の破壊やフォトレジストパターンの破壊を防ぐことがで
きる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【実施例】本発明の第１の実施例としてＣＭＯＳＩＣの
ＦＥＴのソース−ドレイン形成工程について、図１
（ａ）およびそのＡ−Ｂ断面図である図１（ｂ）を参照
して説明する。
ＦＥＴのソース−ドレイン形成工程について、図１
（ａ）およびそのＡ−Ｂ断面図である図１（ｂ）を参照
して説明する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】ここでソース−ドレイン層形成のためのイ
オン注入を行なう。図１（ｂ）ではＮチャネルＦＥＴの
ソース−ドレイン領域を形成する工程すなわち砒素をイ
オン注入する工程を示しているので、図１（ａ）に示す
ようにＰチャネルＦＥＴ領域をフォトレジスト６で覆っ
ている。そのためＮチャネルＦＥＴ領域はポリシリコン
または酸化シリコン膜上を伝わって電荷の逃げる経路が
できるのでチャージアップによるゲート酸化膜の破壊を
防ぐことができる。
オン注入を行なう。図１（ｂ）ではＮチャネルＦＥＴの
ソース−ドレイン領域を形成する工程すなわち砒素をイ
オン注入する工程を示しているので、図１（ａ）に示す
ようにＰチャネルＦＥＴ領域をフォトレジスト６で覆っ
ている。そのためＮチャネルＦＥＴ領域はポリシリコン
または酸化シリコン膜上を伝わって電荷の逃げる経路が
できるのでチャージアップによるゲート酸化膜の破壊を
防ぐことができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】つぎにＣＭＯＳＩＣのＦＥＴのソース−ド
レイン領域にオーミック層を形成する工程について、図
１（ｃ）およびそのＡ−Ｂ断面図である図１（ｄ）を参
照して説明する。
レイン領域にオーミック層を形成する工程について、図
１（ｃ）およびそのＡ−Ｂ断面図である図１（ｄ）を参
照して説明する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】ソース８，８ａ、ドレイン９，９ａを形成
したのち、層間絶縁膜７を堆積し、選択エッチングして
配線を接続するためのコンタクトを開口する。
したのち、層間絶縁膜７を堆積し、選択エッチングして
配線を接続するためのコンタクトを開口する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】燐をイオン注入するときはＰチャネルＦＥ
Ｔ領域のみをフォトレジストで覆い、硼素をイオン注入
するときはＮチャネルＦＥＴ領域のみをフォトレジスト
で覆う。図１（ｄ）はＰチャネルＦＥＴの配線とのオー
ミックコンタクトを得るためのイオン注入工程を示して
いるので、ＮチャネルＦＥＴ領域のみをフォトレジスト
６で覆っている。
Ｔ領域のみをフォトレジストで覆い、硼素をイオン注入
するときはＮチャネルＦＥＴ領域のみをフォトレジスト
で覆う。図１（ｄ）はＰチャネルＦＥＴの配線とのオー
ミックコンタクトを得るためのイオン注入工程を示して
いるので、ＮチャネルＦＥＴ領域のみをフォトレジスト
６で覆っている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】
【発明の効果】開口をもたない孤立した複数のパターン
からなるフォトレジストマスクを用いてイオン注入を行
なっている。したがってイオン注入により生じる半導体
基板表面の電荷をフォトマスクでおおわれていない領域
を伝導させ半導体基板の周辺から逃がすことができる。
これによりゲート酸化膜の破壊やフォトレジストパター
ンの破壊を防ぎ、電気的特性の劣化を防ぐことができ
る。
からなるフォトレジストマスクを用いてイオン注入を行
なっている。したがってイオン注入により生じる半導体
基板表面の電荷をフォトマスクでおおわれていない領域
を伝導させ半導体基板の周辺から逃がすことができる。
これによりゲート酸化膜の破壊やフォトレジストパター
ンの破壊を防ぎ、電気的特性の劣化を防ぐことができ
る。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】ＣＭＯＳＩＣのＮチャネルＦＥＴのソース
−ドレインを形成するために、砒素を加速エネルギー７
０ｋｅＶ、注入量（ドース）５×１０15ｃｍ-2イオン注
入した。その結果、従来の方法では４０％のゲート酸化
膜が絶縁破壊されたが、本発明の方法ではゲート酸化膜
の絶縁破壊は皆無であった。
−ドレインを形成するために、砒素を加速エネルギー７
０ｋｅＶ、注入量（ドース）５×１０15ｃｍ-2イオン注
入した。その結果、従来の方法では４０％のゲート酸化
膜が絶縁破壊されたが、本発明の方法ではゲート酸化膜
の絶縁破壊は皆無であった。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】以上のように本発明によりイオン注入工程
におけるゲート酸化膜の破壊や、フォトレジストパター
ンの破壊がなくなって製造歩留が向上した。また電気的
特性の劣化がなく、信頼性の高い半導体集積回路を得る
ことができる。
におけるゲート酸化膜の破壊や、フォトレジストパター
ンの破壊がなくなって製造歩留が向上した。また電気的
特性の劣化がなく、信頼性の高い半導体集積回路を得る
ことができる。
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板の一主面上に開口をもたない
孤立した複数の平面パターンからなるフォトレジストマ
スクを形成してイオン注入する工程を含む半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110062A JPH0521368A (ja) | 1991-05-15 | 1991-05-15 | 半導体装置の製造方法 |
| US07/882,554 US5290713A (en) | 1991-05-15 | 1992-05-13 | Process of manufacturing a semiconductor device by using a photoresist mask which does not encircle an area of implanted ions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110062A JPH0521368A (ja) | 1991-05-15 | 1991-05-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521368A true JPH0521368A (ja) | 1993-01-29 |
Family
ID=14526108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3110062A Pending JPH0521368A (ja) | 1991-05-15 | 1991-05-15 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5290713A (ja) |
| JP (1) | JPH0521368A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3395263B2 (ja) * | 1992-07-31 | 2003-04-07 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| US7001413B2 (en) * | 2002-07-03 | 2006-02-21 | Life Support Technologies, Inc. | Methods and apparatus for light therapy |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5030582A (en) * | 1988-10-14 | 1991-07-09 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a CMOS semiconductor device |
| JPH0824145B2 (ja) * | 1988-12-19 | 1996-03-06 | 株式会社東芝 | Ｃｍｏｓ半導体装置の製造方法 |
| US5032530A (en) * | 1989-10-27 | 1991-07-16 | Micron Technology, Inc. | Split-polysilicon CMOS process incorporating unmasked punchthrough and source/drain implants |
-
1991
- 1991-05-15 JP JP3110062A patent/JPH0521368A/ja active Pending
-
1992
- 1992-05-13 US US07/882,554 patent/US5290713A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5290713A (en) | 1994-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010605 |