JP2799858B2 - 半導体デバイスの平坦化方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】本発明は、半導体デバイスの
平坦化方法に関し、特に、平坦化膜のフロー工程の際、
平坦化膜に含まれたドーパントの結晶析出を防止し得る
半導体デバイスの平坦化方法に関する。
平坦化方法に関し、特に、平坦化膜のフロー工程の際、
平坦化膜に含まれたドーパントの結晶析出を防止し得る
半導体デバイスの平坦化方法に関する。
【０００２】
【従来の技術】集積回路構造の形成において、ウェーハ
上部にトランジスタのような能動素子と、抵抗のような
受動素子及び素子の相好連結のための金属配線によりウ
ェーハには段差が形成される。
上部にトランジスタのような能動素子と、抵抗のような
受動素子及び素子の相好連結のための金属配線によりウ
ェーハには段差が形成される。
【０００３】一般に、シリコン酸化膜のような絶縁物質
の層は非平坦であり、また段差のある表面の形成で、屈
曲を有する結果物上部に均一に蒸着される傾向がある。
これは非平坦化された表面上部に一般にリソグラフィー
工程を用いて、層をパターン化することが非常に困難で
あるからである。
の層は非平坦であり、また段差のある表面の形成で、屈
曲を有する結果物上部に均一に蒸着される傾向がある。
これは非平坦化された表面上部に一般にリソグラフィー
工程を用いて、層をパターン化することが非常に困難で
あるからである。
【０００４】従って、平坦な層を提供するために、非平
坦な面上部にグラス物質、例えば、ＳＯＧ（Spin On Gl
ass)のような膜と、ボロンＢまたは燐Ｐのようなドーパ
ントが含まれたグラス物質、例えば、ＢＰＳＧ（BoroPh
osphoSilicate Glass)、ＰＳＧ（PhosphoSilicate Glas
s)が用いられる。
坦な面上部にグラス物質、例えば、ＳＯＧ（Spin On Gl
ass)のような膜と、ボロンＢまたは燐Ｐのようなドーパ
ントが含まれたグラス物質、例えば、ＢＰＳＧ（BoroPh
osphoSilicate Glass)、ＰＳＧ（PhosphoSilicate Glas
s)が用いられる。
【０００５】このような平坦化膜のうち、３〜５Ｗｔ％
のＢとＰを含むＢＰＳＧは約４００〜４５０℃の低温で
蒸着されて、ただちに、８００〜８５０℃の温度でフロ
ーされ、平坦な表面が提供される。この際、ＢＰＳＧ膜
に含まれたＢの濃度はＢＰＳＧのフロー温度を下げる役
割をして、平坦化度はＢＰＳＧ膜に含まれるＢ、Ｐの濃
度に比例して、ＢＰＳＧ膜はゲート電極のようなポロシ
リコン層と第１金属配線との間のトポロジーを除く役割
をする。
のＢとＰを含むＢＰＳＧは約４００〜４５０℃の低温で
蒸着されて、ただちに、８００〜８５０℃の温度でフロ
ーされ、平坦な表面が提供される。この際、ＢＰＳＧ膜
に含まれたＢの濃度はＢＰＳＧのフロー温度を下げる役
割をして、平坦化度はＢＰＳＧ膜に含まれるＢ、Ｐの濃
度に比例して、ＢＰＳＧ膜はゲート電極のようなポロシ
リコン層と第１金属配線との間のトポロジーを除く役割
をする。
【０００６】従来のＢＰＳＧを用いたゲート電極と第１
金属配線との間の平坦化方法は、図６に示すように、素
子と素子を分離するフィールドオックサイド２が備えら
れたシリコンウェーハ１上部にゲート酸化膜３を含むゲ
ート電極４及び接合領域５が公知の方法によって形成さ
れる。その後、ゲート電極４の側壁にスペーサが形成さ
れて、シリコンウェーハ１上部にはシリコン酸化膜のよ
うな絶縁膜７がＣＶＤ方式によって形成される。続け
て、フィールドオックサイド２の高さとゲート電極４の
高さで発生した表面トポロジーを平坦にするために、平
坦化膜にＢＰＳＧ膜８がＰＥＣＶＤ（ｐｌａｓｍａ ｅ
ｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉｏｎ）またはＡＰＣＶＤ（Ａｔｍｏｓｐｈ
ｅｒｉｃＰｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ ｖａｐ
ｏｒ ｄｅｐｏｓｉｔｉｏｎ）方式によって層間絶縁膜
７上部に蒸着される。この際、上記に説明されたよう
に、ＢＰＳＧ膜８の平坦化特性をよくさせるためにＢＰ
ＳＧ膜８に含まれたドーパントのＢ、Ｐの濃度が３．５
〜５％程度になるようにする。その後、表面にＢＰＳＧ
膜８が形成されたウェーハ１は７５０〜８５０℃の温度
を維持する大気圧（Ａｔｍｏｓｐｈｅｒｉｃ）の拡散炉
（ｄｅｆｆｕｓｉｏｎ ｆｕｒｎａｃｅ）に装入され
る。続けて、拡散炉の温度が８００〜８５０℃の程度に
なるように上昇させて、拡散炉内に窒素（Ｎ２）ガスが
注入される。このような条件で約２０〜６０分間熱工程
が進み、ＢＰＳＧ膜８は平坦な表面になるようにフロー
される。その後、拡散炉の温度が６５０〜８００℃にな
るように下降させてから、ウェーハ１は拡散炉から搬出
される。
金属配線との間の平坦化方法は、図６に示すように、素
子と素子を分離するフィールドオックサイド２が備えら
れたシリコンウェーハ１上部にゲート酸化膜３を含むゲ
ート電極４及び接合領域５が公知の方法によって形成さ
れる。その後、ゲート電極４の側壁にスペーサが形成さ
れて、シリコンウェーハ１上部にはシリコン酸化膜のよ
うな絶縁膜７がＣＶＤ方式によって形成される。続け
て、フィールドオックサイド２の高さとゲート電極４の
高さで発生した表面トポロジーを平坦にするために、平
坦化膜にＢＰＳＧ膜８がＰＥＣＶＤ（ｐｌａｓｍａ ｅ
ｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉｏｎ）またはＡＰＣＶＤ（Ａｔｍｏｓｐｈ
ｅｒｉｃＰｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ ｖａｐ
ｏｒ ｄｅｐｏｓｉｔｉｏｎ）方式によって層間絶縁膜
７上部に蒸着される。この際、上記に説明されたよう
に、ＢＰＳＧ膜８の平坦化特性をよくさせるためにＢＰ
ＳＧ膜８に含まれたドーパントのＢ、Ｐの濃度が３．５
〜５％程度になるようにする。その後、表面にＢＰＳＧ
膜８が形成されたウェーハ１は７５０〜８５０℃の温度
を維持する大気圧（Ａｔｍｏｓｐｈｅｒｉｃ）の拡散炉
（ｄｅｆｆｕｓｉｏｎ ｆｕｒｎａｃｅ）に装入され
る。続けて、拡散炉の温度が８００〜８５０℃の程度に
なるように上昇させて、拡散炉内に窒素（Ｎ２）ガスが
注入される。このような条件で約２０〜６０分間熱工程
が進み、ＢＰＳＧ膜８は平坦な表面になるようにフロー
される。その後、拡散炉の温度が６５０〜８００℃にな
るように下降させてから、ウェーハ１は拡散炉から搬出
される。
【０００７】その後、図面に示されてはいないが、第２
層間絶縁膜はＢＰＳＧ膜８がフローされたウェーハ１上
部に形成されて、第２層間絶縁膜、ＢＰＳＧ膜８、第１
層間絶縁膜７は接合領域５が露出されるようにエッチン
グされて、コンタクトホールが形成された後、接合領域
と接触するように金属配線が形成される。
層間絶縁膜はＢＰＳＧ膜８がフローされたウェーハ１上
部に形成されて、第２層間絶縁膜、ＢＰＳＧ膜８、第１
層間絶縁膜７は接合領域５が露出されるようにエッチン
グされて、コンタクトホールが形成された後、接合領域
と接触するように金属配線が形成される。
【０００８】しかし、ＢＰＳＧ膜８の平坦化度を改善す
るために、ＢＰＳＧ膜に強くドーパングされたＢ及びＰ
原子は熱処理によるフロー工程の際、高温によって外部
に拡散しようとする性質がある。このような性質のた
め、外部に出ようとするＢ，Ｐ原子はＢＰＳＧ膜８の表
面に集まり、ＢＰＳＧ膜８の表面でのＢ，Ｐ原子の濃度
は飽和濃度以上になる。その後、ＢＰＳＧ膜を高温でフ
ロー工程を進行させた後、ウェーハ１が常温の大気中に
搬出されると、ウェーハ１表面は急激な温度変化と大気
中の湿度によって表面に集まっているドーパントが結晶
形態でウェーハ１表面に析出される。このように析出さ
れた結晶は半導体素子の製造工程で、結晶の欠陥を誘発
して、パターンの形成の際、ナッチングのようなパター
ン欠陥が発生する。また、Ｂ，Ｐ原子の結晶の欠陥によ
ってＢＰＳＧ膜の絶縁特性及び平坦化特性が減少する。
るために、ＢＰＳＧ膜に強くドーパングされたＢ及びＰ
原子は熱処理によるフロー工程の際、高温によって外部
に拡散しようとする性質がある。このような性質のた
め、外部に出ようとするＢ，Ｐ原子はＢＰＳＧ膜８の表
面に集まり、ＢＰＳＧ膜８の表面でのＢ，Ｐ原子の濃度
は飽和濃度以上になる。その後、ＢＰＳＧ膜を高温でフ
ロー工程を進行させた後、ウェーハ１が常温の大気中に
搬出されると、ウェーハ１表面は急激な温度変化と大気
中の湿度によって表面に集まっているドーパントが結晶
形態でウェーハ１表面に析出される。このように析出さ
れた結晶は半導体素子の製造工程で、結晶の欠陥を誘発
して、パターンの形成の際、ナッチングのようなパター
ン欠陥が発生する。また、Ｂ，Ｐ原子の結晶の欠陥によ
ってＢＰＳＧ膜の絶縁特性及び平坦化特性が減少する。
【０００９】
【発明が解決しようとする課題】従って、本発明の主な
目的は半導体素子の平坦化のためのＢＰＳＧのフロー工
程の後、ウェーハが常温へ搬出される際、ＢＰＳＧ膜表
面にドーパントが析出されるのを防止して、結晶欠陥を
防ぎ得る半導体デバイスの平坦化方法を提供することで
ある。また、本発明の他の目的は、ＢＰＳＧ膜上部にパ
ターン形成の際、パターンが容易に形成されるような半
導体デバイスの平坦化方法を提供することである。
目的は半導体素子の平坦化のためのＢＰＳＧのフロー工
程の後、ウェーハが常温へ搬出される際、ＢＰＳＧ膜表
面にドーパントが析出されるのを防止して、結晶欠陥を
防ぎ得る半導体デバイスの平坦化方法を提供することで
ある。また、本発明の他の目的は、ＢＰＳＧ膜上部にパ
ターン形成の際、パターンが容易に形成されるような半
導体デバイスの平坦化方法を提供することである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体デバイスの平坦化方法であっ
て、段差を有する半導体デバイスウェーハ上部に層間絶
縁膜を形成する工程と、前記層間絶縁膜上にドーパント
を含んだ平坦化膜を形成する工程と、前記平坦化膜に含
まれたドーパントを外部に拡散させる工程と、前記平坦
化膜をフローさせる工程とを含むことを特徴とする。
めに、本発明は、半導体デバイスの平坦化方法であっ
て、段差を有する半導体デバイスウェーハ上部に層間絶
縁膜を形成する工程と、前記層間絶縁膜上にドーパント
を含んだ平坦化膜を形成する工程と、前記平坦化膜に含
まれたドーパントを外部に拡散させる工程と、前記平坦
化膜をフローさせる工程とを含むことを特徴とする。
【００１１】また、前記ドーパントを含んだ平坦化膜は
ＢＰＳＧ膜であることを特徴とする。
ＢＰＳＧ膜であることを特徴とする。
【００１２】また、前記平坦化膜に含まれたドーパント
は熱工程によって外部に拡散されることを特徴とする。
は熱工程によって外部に拡散されることを特徴とする。
【００１３】また、前記平坦化膜に含まれたドーパント
は、６５０〜７５０℃の温度と、１０〜１００ｍＴｏｒ
ｒの圧力で５０〜７０分間熱処理して外部に拡散される
ことを特徴とする。
は、６５０〜７５０℃の温度と、１０〜１００ｍＴｏｒ
ｒの圧力で５０〜７０分間熱処理して外部に拡散される
ことを特徴とする。
【００１４】また、前記ドーパントを含んだ平坦化膜を
フローする工程は、８５０〜９００℃の温度で２５〜３
５分熱処理することを特徴とする。
フローする工程は、８５０〜９００℃の温度で２５〜３
５分熱処理することを特徴とする。
【００１５】また、前記平坦化膜のドーパントを外部に
拡散させる工程及びドーパントを含んだ平坦化膜をフロ
ーさせる工程は、全て同一のチャンバで連続的に行われ
ることを特徴とする。
拡散させる工程及びドーパントを含んだ平坦化膜をフロ
ーさせる工程は、全て同一のチャンバで連続的に行われ
ることを特徴とする。
【００１６】また、前記平坦化膜のドーパントを外部に
拡散させる工程及びドーパントを含んだ平坦化膜をフロ
ーさせる工程は全てＬＰＣＶＤチャンバで連続的に行わ
れることを特徴とする。
拡散させる工程及びドーパントを含んだ平坦化膜をフロ
ーさせる工程は全てＬＰＣＶＤチャンバで連続的に行わ
れることを特徴とする。
【００１７】また、前記平坦化膜をフローさせる工程以
後に、フローされた平坦化膜上部に保護膜を形成する工
程を付加的に含むことを特徴とする。
後に、フローされた平坦化膜上部に保護膜を形成する工
程を付加的に含むことを特徴とする。
【００１８】また、前記保護膜は熱酸化工程によって形
成される酸化膜であることを特徴とする。
成される酸化膜であることを特徴とする。
【００１９】また、前記保護膜を形成するための熱酸化
工程は、Ｎ2 Ｏ 雰囲気下で行われることを特徴とす
る。
工程は、Ｎ2 Ｏ 雰囲気下で行われることを特徴とす
る。
【００２０】また、前記平坦化膜のドーパントを外部に
拡散させる工程とドーパントを含んだ平坦化膜をフロー
させる工程及び前記保護膜を形成する工程は、全て同一
のチャンバで連続的に行われることを特徴とする。
拡散させる工程とドーパントを含んだ平坦化膜をフロー
させる工程及び前記保護膜を形成する工程は、全て同一
のチャンバで連続的に行われることを特徴とする。
【００２１】また、前記平坦化膜のドーパントを外部に
拡散させる工程及びドーパント含んだ平坦化膜をフロー
させる工程及び前記保護膜を形成する工程は、全てＬＰ
ＣＶＤチャンバで連続的に行われることを特徴とする。
拡散させる工程及びドーパント含んだ平坦化膜をフロー
させる工程及び前記保護膜を形成する工程は、全てＬＰ
ＣＶＤチャンバで連続的に行われることを特徴とする。
【００２２】
【発明の実施の形態】以下、本発明の好適実施の形態に
ついて図面を参照しながら詳しく説明する。添付の図１
〜図５は、本発明の半導体デバイスの平坦化方法を説明
するための断面図である。
ついて図面を参照しながら詳しく説明する。添付の図１
〜図５は、本発明の半導体デバイスの平坦化方法を説明
するための断面図である。
【００２３】図１を参照すると、フィールド酸化膜１１
はシリコンウェーハ１０の所定部分が熱成長されること
によって形成される。その後、ゲート酸化膜１２は、約
１００〜２００Åの厚さでシリコンウェーハ１０上部に
蒸着されて、ドーパントを含むポリシリコン層１３はゲ
ート酸化膜１２上部にＣＶＤ法で形成される。その後、
ポリシリコン１３上部には公知のフォトリソグラフィー
工程によってフォトマスクパターン（図示せず）が形成
されて、このフォトマスクパターンを用いて、ポリシリ
コン層１３およびゲート酸化膜１２がパターニングさ
れ、ゲート電極１４が形成される。ゲート電極１４の両
側の露出されたシリコンウェーハ１０にはイオン注入工
程によって接合領域１５が形成されて、ゲート電極１４
の両側壁にはＬＤＤ構造(lightly dropped drain struc
ture )の形成及び自気整列構造を有するモストランジス
タ(MOSFET)を形成するためのスペーサ１６が公知のシリ
コン酸化膜の異方性ブランキングエッチング方式によっ
て形成される。
はシリコンウェーハ１０の所定部分が熱成長されること
によって形成される。その後、ゲート酸化膜１２は、約
１００〜２００Åの厚さでシリコンウェーハ１０上部に
蒸着されて、ドーパントを含むポリシリコン層１３はゲ
ート酸化膜１２上部にＣＶＤ法で形成される。その後、
ポリシリコン１３上部には公知のフォトリソグラフィー
工程によってフォトマスクパターン（図示せず）が形成
されて、このフォトマスクパターンを用いて、ポリシリ
コン層１３およびゲート酸化膜１２がパターニングさ
れ、ゲート電極１４が形成される。ゲート電極１４の両
側の露出されたシリコンウェーハ１０にはイオン注入工
程によって接合領域１５が形成されて、ゲート電極１４
の両側壁にはＬＤＤ構造(lightly dropped drain struc
ture )の形成及び自気整列構造を有するモストランジス
タ(MOSFET)を形成するためのスペーサ１６が公知のシリ
コン酸化膜の異方性ブランキングエッチング方式によっ
て形成される。
【００２４】図２に示すように、シリコン酸化膜のよう
な絶縁膜１７はＣＶＤ方式によって結果物上に形成され
る。その後、ドーパントを含んだ酸化膜、例えば、ＢＰ
ＳＧ膜１８はＡＰＣＶＤ方式によって絶縁膜１７上部に
４００〜４５０℃温度、及び大気圧で蒸着される。また
ＢＰＳＧ膜１８はＰＥＣＶＤ方式でも形成し得る。ここ
で、ＢＰＳＧ膜１８は平坦化特性を改善するために、Ｂ
とＰイオンが高い濃度で含まれている。
な絶縁膜１７はＣＶＤ方式によって結果物上に形成され
る。その後、ドーパントを含んだ酸化膜、例えば、ＢＰ
ＳＧ膜１８はＡＰＣＶＤ方式によって絶縁膜１７上部に
４００〜４５０℃温度、及び大気圧で蒸着される。また
ＢＰＳＧ膜１８はＰＥＣＶＤ方式でも形成し得る。ここ
で、ＢＰＳＧ膜１８は平坦化特性を改善するために、Ｂ
とＰイオンが高い濃度で含まれている。
【００２５】続けて、ＢＰＳＧ膜１８が形成されてウェ
ーハはＢＰＳＧ膜１８に含まれたドーパントを人為的に
外方拡散させるため、６５０〜７５０℃の温度を維持す
るＬＰＣＶＤ（low temperature chemical vapor depos
ition:LPCVD)装備の反応チャンバにローディングされ
る。ＬＰＣＶＤ反応チャンバ内の圧力は１０〜１００ｍ
Ｔｏｒｒの圧力を維持するようにした後、シリコンウェ
ーハ１０は約６０分間第１熱処理工程にかけられる。こ
のような熱処理工程によって、図３に示すように、ＢＰ
ＳＧ膜１８に含まれたＢとＰのようなドーパントはＢＰ
ＳＧ膜１８の外部に拡散されて、ＢＰＳＧ膜１８の表面
濃度は外部拡散によって減少される。そして、外部に拡
散されたＢとＰのようなドーパントはポムピング（pump
ing)工程でＬＰＣＶＤ装備反応チャンバの外部へ排出さ
れる。
ーハはＢＰＳＧ膜１８に含まれたドーパントを人為的に
外方拡散させるため、６５０〜７５０℃の温度を維持す
るＬＰＣＶＤ（low temperature chemical vapor depos
ition:LPCVD)装備の反応チャンバにローディングされ
る。ＬＰＣＶＤ反応チャンバ内の圧力は１０〜１００ｍ
Ｔｏｒｒの圧力を維持するようにした後、シリコンウェ
ーハ１０は約６０分間第１熱処理工程にかけられる。こ
のような熱処理工程によって、図３に示すように、ＢＰ
ＳＧ膜１８に含まれたＢとＰのようなドーパントはＢＰ
ＳＧ膜１８の外部に拡散されて、ＢＰＳＧ膜１８の表面
濃度は外部拡散によって減少される。そして、外部に拡
散されたＢとＰのようなドーパントはポムピング（pump
ing)工程でＬＰＣＶＤ装備反応チャンバの外部へ排出さ
れる。
【００２６】その後、ＢＰＳＧ膜１８をフローさせるた
め、ＬＰＣＶＤ装備の反応チャンバの温度が８５０〜９
００℃になるように反応チャンバの温度を上昇させる。
続けて、ＬＰＣＶＤ装備の反応チャンバ内部が窒素雰囲
気になるように造成して、ウェーハは上記のような条件
下で、約２０〜４０分間第２熱処理される。そうする
と、図４に示すように、ＢＰＳＧ膜１８がフローされ、
ウェーハ１０表面が平坦になり、ドーパントの析出がな
くなる。
め、ＬＰＣＶＤ装備の反応チャンバの温度が８５０〜９
００℃になるように反応チャンバの温度を上昇させる。
続けて、ＬＰＣＶＤ装備の反応チャンバ内部が窒素雰囲
気になるように造成して、ウェーハは上記のような条件
下で、約２０〜４０分間第２熱処理される。そうする
と、図４に示すように、ＢＰＳＧ膜１８がフローされ、
ウェーハ１０表面が平坦になり、ドーパントの析出がな
くなる。
【００２７】その次に、図５に示すように、ＢＰＳＧ膜
１８表面に保護膜１９を形成するために、ＬＰＣＶＤ装
備の反応チャンバ内にＮ2 Ｏガスが注入されて、フロー
工程と同一の温度で熱酸化工程によって熱酸化膜が形成
される。この保護膜１９は、万一の場合、急激な温度変
化によってドーパントがＢＰＳＧ膜１８上部で析出され
ても、ドーパントが保護膜１９の外部に抜け出さないよ
うにするため、結晶欠陥が防止される。
１８表面に保護膜１９を形成するために、ＬＰＣＶＤ装
備の反応チャンバ内にＮ2 Ｏガスが注入されて、フロー
工程と同一の温度で熱酸化工程によって熱酸化膜が形成
される。この保護膜１９は、万一の場合、急激な温度変
化によってドーパントがＢＰＳＧ膜１８上部で析出され
ても、ドーパントが保護膜１９の外部に抜け出さないよ
うにするため、結晶欠陥が防止される。
【００２８】その後、ＬＰＣＶＤ装備の反応チャンバの
温度を６８０〜７２０℃の程度にダウンさせてから、ウ
ェーハ１０は搬出される。上記において、本発明の特定
の実施例について説明したが、本明細書に記載した特許
請求の範囲を逸脱することなく、当業者は種々の変更を
加え得ることは勿論である。
温度を６８０〜７２０℃の程度にダウンさせてから、ウ
ェーハ１０は搬出される。上記において、本発明の特定
の実施例について説明したが、本明細書に記載した特許
請求の範囲を逸脱することなく、当業者は種々の変更を
加え得ることは勿論である。
【００２９】
【発明の効果】従って、本発明によれば、ドーパントを
含んだ酸化膜はまず、所定の温度で、不純物を外方拡散
させた後、平坦化のためのフロー工程を進めることによ
って、ドーパントの結晶析出を防止するようになる。従
って、結晶欠陥が防止され、以後のパターン形成工程の
際、パターンの形態を望む形態に形成することが可能で
あり、絶縁特性も優秀である。
含んだ酸化膜はまず、所定の温度で、不純物を外方拡散
させた後、平坦化のためのフロー工程を進めることによ
って、ドーパントの結晶析出を防止するようになる。従
って、結晶欠陥が防止され、以後のパターン形成工程の
際、パターンの形態を望む形態に形成することが可能で
あり、絶縁特性も優秀である。
【図１】本発明の半導体デバイスの平坦化方法を説明す
るための断面図である。
るための断面図である。
【図２】本発明の半導体デバイスの平坦化方法を説明す
るための断面図である。
るための断面図である。
【図３】本発明の半導体デバイスの平坦化方法を説明す
るための断面図である。
るための断面図である。
【図４】本発明の半導体デバイスの平坦化方法を説明す
るための断面図である。
るための断面図である。
【図５】本発明の半導体デバイスの平坦化方法を説明す
るための断面図である。
るための断面図である。
【図６】従来の半導体デバイスの平坦化方法を説明する
ための断面図である。
ための断面図である。
１，１０ シリコンウェーハ ２，１１ フィールド酸化膜 ３，１２ ゲート酸化膜 １３ ポリシリコン ４，１４ ゲート電極 ５，１５ 接合領域 １６ スペーサ ６，７，１７ 絶縁膜８， １８ ＢＰＳＧ膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−275424（ＪＰ，Ａ) 特開 平７−37878（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/31 - 21/32
Claims (12)
- 【請求項１】 半導体デバイスの平坦化方法であって、 段差を有する半導体デバイスウェーハ上部に層間絶縁膜
を形成する工程と、 前記層間絶縁膜上にドーパントを含んだ平坦化膜を形成
する工程と、 前記平坦化膜に含まれたドーパントを外部に拡散させる
工程と、 前記平坦化膜をフローさせる工程とを含むことを特徴と
する半導体デバイスの平坦化方法。 - 【請求項２】 前記ドーパントを含んだ平坦化膜はＢＰ
ＳＧ膜であることを特徴とする請求項１に記載の半導体
デバイスの平坦化方法。 - 【請求項３】 前記平坦化膜に含まれたドーパントは熱
工程によって外部に拡散されることを特徴とする請求項
１記載の半導体デバイスの平坦化方法。 - 【請求項４】 前記平坦化膜に含まれたドーパントは、
６５０〜７５０℃の温度と、１０〜１００ｍＴｏｒｒの
圧力で５０〜７０分間熱処理して外部に拡散されること
を特徴とする請求項１記載の半導体デバイスの平坦化方
法。 - 【請求項５】 前記ドーパントを含んだ平坦化膜をフロ
ーする工程は、８５０〜９００℃の温度で２５〜３５分
熱処理することを特徴とする請求項１記載の半導体デバ
イスの平坦化方法。 - 【請求項６】 前記平坦化膜のドーパントを外部に拡散
させる工程及びドーパントを含んだ平坦化膜をフローさ
せる工程は、全て同一のチャンバで連続的に行われるこ
とを特徴とする請求項１記載の半導体デバイスの平坦化
方法。 - 【請求項７】 前記平坦化膜のドーパントを外部に拡散
させる工程及びドーパントを含んだ平坦化膜をフローさ
せる工程は全てＬＰＣＶＤチャンバで連続的に行われる
ことを特徴とする請求項１記載の半導体デバイスの平坦
化方法。 - 【請求項８】 前記平坦化膜をフローさせる工程以後
に、フローされた平坦化膜上部に保護膜を形成する工程
を付加的に含むことを特徴とする請求項１記載の半導体
デバイスの平坦化方法。 - 【請求項９】 前記保護膜は熱酸化工程によって形成さ
れる酸化膜であることを特徴とする請求項８記載の半導
体デバイスの平坦化方法。 - 【請求項１０】 前記保護膜を形成するための熱酸化工
程は、Ｎ２Ｏ雰囲気下で行なわれることを特徴とする請
求項９記載の半導体デバイスの平坦化方法。 - 【請求項１１】 前記平坦化膜のドーパントを外部に拡
散させる工程とドーパントを含んだ平坦化膜をフローさ
せる工程及び前記保護膜を形成する工程は、全て同一の
チャンバで連続的に行われることを特徴とする請求項８
記載の半導体デバイスの平坦化方法。 - 【請求項１２】 前記平坦化膜のドーパントを外部に拡
散させる工程及びドーパント含んだ平坦化膜をフローさ
せる工程及び前記保護膜を形成する工程は、全てＬＰＣ
ＶＤチャンバで連続的に行われることを特徴とする請求
項１１記載の半導体デバイスの平坦化方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950042291A KR100262400B1 (ko) | 1995-11-20 | 1995-11-20 | 반도체 소자의 평탄화방법 |
| KR1995P42291 | 1995-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1092826A JPH1092826A (ja) | 1998-04-10 |
| JP2799858B2 true JP2799858B2 (ja) | 1998-09-21 |
Family
ID=19434734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8324638A Expired - Fee Related JP2799858B2 (ja) | 1995-11-20 | 1996-11-20 | 半導体デバイスの平坦化方法 |
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| CN (1) | CN1080928C (ja) |
| DE (1) | DE19648082C2 (ja) |
| GB (1) | GB2307344B (ja) |
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|---|---|---|---|---|
| KR100256232B1 (ko) * | 1997-06-30 | 2000-05-15 | 김영환 | 반도체소자의층간절연막형성방법 |
| JP3229276B2 (ja) * | 1998-12-04 | 2001-11-19 | キヤノン販売株式会社 | 成膜方法及び半導体装置の製造方法 |
| JP3824469B2 (ja) * | 2000-04-03 | 2006-09-20 | シャープ株式会社 | 固体撮像装置、及びその製造方法 |
| KR100506054B1 (ko) * | 2000-12-28 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7226873B2 (en) * | 2004-11-22 | 2007-06-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of improving via filling uniformity in isolated and dense via-pattern regions |
| KR20120098095A (ko) * | 2011-02-28 | 2012-09-05 | 에스케이하이닉스 주식회사 | 반도체장치 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03237744A (ja) * | 1990-02-14 | 1991-10-23 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JP2874972B2 (ja) * | 1990-07-11 | 1999-03-24 | 株式会社東芝 | 半導体装置の製造方法 |
| US5268333A (en) * | 1990-12-19 | 1993-12-07 | Samsung Electronics Co., Ltd. | Method of reflowing a semiconductor device |
| JP2538722B2 (ja) * | 1991-06-20 | 1996-10-02 | 株式会社半導体プロセス研究所 | 半導体装置の製造方法 |
| KR950006339B1 (ko) * | 1991-11-19 | 1995-06-14 | 현대전자산업주식회사 | 표면결정성 석출물 발생방지를 위한 bpsg층 형성방법 |
-
1995
- 1995-11-20 KR KR1019950042291A patent/KR100262400B1/ko not_active IP Right Cessation
-
1996
- 1996-11-20 GB GB9624132A patent/GB2307344B/en not_active Expired - Fee Related
- 1996-11-20 DE DE19648082A patent/DE19648082C2/de not_active Expired - Fee Related
- 1996-11-20 TW TW085114291A patent/TW442872B/zh not_active IP Right Cessation
- 1996-11-20 JP JP8324638A patent/JP2799858B2/ja not_active Expired - Fee Related
- 1996-11-20 CN CN96123330A patent/CN1080928C/zh not_active Expired - Fee Related
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| GB9624132D0 (en) | 1997-01-08 |
| KR100262400B1 (ko) | 2000-09-01 |
| GB2307344B (en) | 2000-05-17 |
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