JPS643343B2 - - Google Patents
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- JPS643343B2 JPS643343B2 JP12641882A JP12641882A JPS643343B2 JP S643343 B2 JPS643343 B2 JP S643343B2 JP 12641882 A JP12641882 A JP 12641882A JP 12641882 A JP12641882 A JP 12641882A JP S643343 B2 JPS643343 B2 JP S643343B2
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Landscapes
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明はLSI等半導体装置の多層配線形成のた
めの層間絶縁膜の処理に関する半導体装置の製造
方法に関し、同絶縁膜の表面を平担に形成し、配
線の断線を防止する製造方法を提供するものであ
る。
めの層間絶縁膜の処理に関する半導体装置の製造
方法に関し、同絶縁膜の表面を平担に形成し、配
線の断線を防止する製造方法を提供するものであ
る。
LSI等半導体装置の製造プロセスで、多層配線
を形成する場合、層間絶縁膜表面の平担化を行う
ことは重要であり、これを怠ると下層の配線で生
じた凹凸がそのまま層間絶縁膜に反映され、上層
の配線形成において、下地の凹凸のために配線が
断線したり、あるいはステツプカバレージが悪く
なつて配線層の膜の厚さが薄くなり、この結果配
線の抵抗が増大するなどの不都合を生じる。
を形成する場合、層間絶縁膜表面の平担化を行う
ことは重要であり、これを怠ると下層の配線で生
じた凹凸がそのまま層間絶縁膜に反映され、上層
の配線形成において、下地の凹凸のために配線が
断線したり、あるいはステツプカバレージが悪く
なつて配線層の膜の厚さが薄くなり、この結果配
線の抵抗が増大するなどの不都合を生じる。
従来、配線形成のために、その下地面の平担化
を行う方法として、下地の層間絶縁膜として、燐
を８〜10％程度の高濃度に含むSiO2膜すなわち、
燐硅酸ガラス膜（以下PSG膜と呼ぶ）を形成し、
1050℃以上の高温で約20分程度の熱処理によつて
PSG膜をフローさせる方法が知られている。こ
の方法を行う場合、PSG膜中の燐の濃度と、フ
ローを行う熱処理温度、時間が重要な要因であ
る。従来、1μｍ程度の厚さの配線層を平担化す
るためには、通常電気炉による熱処理方法では
PSG膜中の燐の濃度は重量比で８％以上の高濃
度のものが要求される。また、燐濃度が10％を越
える場合は、被覆絶縁膜すなわち層間絶縁膜の上
に形成する配線層としてのアルミニウムが水分の
侵入にともなつて起る腐蝕作用を受け、経時変化
による抵抗増大、あるいは断線を生じるなど、信
頼度が低下する。したがつて、PSG膜中の燐の
濃度は±１％程度と正確に制御しなければならな
い。
を行う方法として、下地の層間絶縁膜として、燐
を８〜10％程度の高濃度に含むSiO2膜すなわち、
燐硅酸ガラス膜（以下PSG膜と呼ぶ）を形成し、
1050℃以上の高温で約20分程度の熱処理によつて
PSG膜をフローさせる方法が知られている。こ
の方法を行う場合、PSG膜中の燐の濃度と、フ
ローを行う熱処理温度、時間が重要な要因であ
る。従来、1μｍ程度の厚さの配線層を平担化す
るためには、通常電気炉による熱処理方法では
PSG膜中の燐の濃度は重量比で８％以上の高濃
度のものが要求される。また、燐濃度が10％を越
える場合は、被覆絶縁膜すなわち層間絶縁膜の上
に形成する配線層としてのアルミニウムが水分の
侵入にともなつて起る腐蝕作用を受け、経時変化
による抵抗増大、あるいは断線を生じるなど、信
頼度が低下する。したがつて、PSG膜中の燐の
濃度は±１％程度と正確に制御しなければならな
い。
さらに従来の熱処理は例えば1050℃で20分間程
度と長時間を要するため、半導体中の不純物分布
もその熱的影響を受け、たとえば、配線形成の前
に形成した、ソース・ドレインのpn接合深さ、
MOSトランジスタの閾値制御用チヤネルドープ
の表面濃度の値がシリコン基板中の不純物再分布
により大幅に変化するなどの不都合を生じる。
度と長時間を要するため、半導体中の不純物分布
もその熱的影響を受け、たとえば、配線形成の前
に形成した、ソース・ドレインのpn接合深さ、
MOSトランジスタの閾値制御用チヤネルドープ
の表面濃度の値がシリコン基板中の不純物再分布
により大幅に変化するなどの不都合を生じる。
そこでＱスイツチレーザーあるいはCWレーザ
ー等10-9秒〜10-6秒と短時間で加熱する方法が試
みられているがPSG膜を溶解することはできて
も時間が短時間のためフローするに至つていな
い。またレーザー光を用いた場合SiO2膜の厚さ
に応じて吸収エネルギーが変化するなど均一にフ
ローを行うことは困難である。
ー等10-9秒〜10-6秒と短時間で加熱する方法が試
みられているがPSG膜を溶解することはできて
も時間が短時間のためフローするに至つていな
い。またレーザー光を用いた場合SiO2膜の厚さ
に応じて吸収エネルギーが変化するなど均一にフ
ローを行うことは困難である。
本発明はPSG膜の熱処理を、輻射加熱方式に
よつて1000℃〜1400℃高温で２秒〜100秒程度の
短時間に行なうことを特徴とし、これにより、
PSG膜のフロー処理を完全に行いかつシリコン
基板中の不純物の再分布を最小限に押えて、層間
絶縁膜の平担化を行う製造方法を確立したもので
ある。
よつて1000℃〜1400℃高温で２秒〜100秒程度の
短時間に行なうことを特徴とし、これにより、
PSG膜のフロー処理を完全に行いかつシリコン
基板中の不純物の再分布を最小限に押えて、層間
絶縁膜の平担化を行う製造方法を確立したもので
ある。
シリコン基板中の燐あるいはボロンの拡散距離
ｘはｘ∝√は関係がある。ここでＤはシリコ
ン中の不純物の拡散定数ｔは熱処理時間である。
ここでｔを従来の1/10倍にすることにより、同じ
ｘの値を得るのにＤは10倍まで可能となる。尚、
Ｄ＝C1exp（−Ｑ／kT）でC1は拡散係数、Ｑは活性化 エネルギーでC1、Ｑはともに定数であり、また、
ｋはボルツマン定数、Ｔは拡散温度である。従つ
て、不純物の拡散定数Ｄを10倍とする場合拡散温
度は約100℃程度上昇できる。一方、PSG膜のフ
ローは表面の上昇とともに急速に進み、短時間で
も十分な平担化が実施できる。しかし、輻射加熱
方式でシリコン基板を加熱する場合、100秒を越
えて熱処理を行うと、急速に熱歪が増加し、結晶
欠陥が発生し、ソース・ドレイン等のpn接合で
電流リークが急速に増加し不都合が生じる。また
シリコン基板の反りも急激に増加し、平面度が失
われフオトリングラフイーの焦点合せが不可能と
なる。
ｘはｘ∝√は関係がある。ここでＤはシリコ
ン中の不純物の拡散定数ｔは熱処理時間である。
ここでｔを従来の1/10倍にすることにより、同じ
ｘの値を得るのにＤは10倍まで可能となる。尚、
Ｄ＝C1exp（−Ｑ／kT）でC1は拡散係数、Ｑは活性化 エネルギーでC1、Ｑはともに定数であり、また、
ｋはボルツマン定数、Ｔは拡散温度である。従つ
て、不純物の拡散定数Ｄを10倍とする場合拡散温
度は約100℃程度上昇できる。一方、PSG膜のフ
ローは表面の上昇とともに急速に進み、短時間で
も十分な平担化が実施できる。しかし、輻射加熱
方式でシリコン基板を加熱する場合、100秒を越
えて熱処理を行うと、急速に熱歪が増加し、結晶
欠陥が発生し、ソース・ドレイン等のpn接合で
電流リークが急速に増加し不都合が生じる。また
シリコン基板の反りも急激に増加し、平面度が失
われフオトリングラフイーの焦点合せが不可能と
なる。
以下、本発明をMOS LSIの製造工程に適用し
た実施例を第１図〜第４図に示し説明する。
た実施例を第１図〜第４図に示し説明する。
まず、Ｐ型シリコン基板１の表面に選択酸化法
によりフイールド酸化膜２、とゲート酸化膜３を
形成し、ゲート電極および配線となる多結晶シリ
コン膜４を形成した後、セルフアライン法により
ソース・ドレインとなるN+拡散層５を形成する
（第１図）。次に多結晶シリコン配線４の層間絶縁
膜として、約400℃の温度でSiH4とO2の反応によ
りSiO2主体の絶縁膜を約0.8μｍの厚さに成長させ
る。この際PH3ガスのドーピングにより燐を８％
程度の場合で混入しPSG膜６となし、その表面
部をフローし易くしておく（第２図）。その後、
PSG膜６を平担化させるため6.5×10-3Pa（パスカ
ル）以下の高真空中で、グラフアイトヒーターの
加熱方法による赤外線輻射加熱で、シリコンウエ
ーハ全体を1200℃約10秒の熱処理を行う。この加
熱によりPSG膜６は十分フローし、かつ先に形
成されたソース・ドレインとなるN+拡散層の不
純物再分布は少くほとんど進行しない（第３図）。
この場合PSG膜６のフロー処理温度は1000℃〜
1400℃と温度が高い程フローは進む。一方加熱時
間はウエーハが所定の高温状態に加熱されるまで
に、２秒で約８割、最終所定温度に達するのに約
５秒を要する。また、５秒〜100秒まで加熱時間
が増加するとともにフローは進行するが100秒を
越えるとシリコンウエーハ内の結晶欠陥が急速に
増大し、ソース・ドレインのpn接合における逆
方向リーク電流が急激に上昇する。またソース・
ドレイン５の不純物再分布が増加し、微細構造で
の実効ゲート長減少によるシヨートチヤンネル効
果が発生する。第４図において、平担化された
PSG膜６に所定のコンタクト窓を形成し（不図
示）、真空蒸着法によりアルミニウム膜７を約1μ
ｍの厚さ形成し、フオトリングラフイー法により
二層目の配線が完成される。このアルミニウム配
線層７は下地のPSG膜６が平担化されているた
め、多結晶シリコン配線４の段差による断線ある
いはアルミニウム配線におけるエツチング残り等
LSI製造における、配線不良が急激に減少した。
によりフイールド酸化膜２、とゲート酸化膜３を
形成し、ゲート電極および配線となる多結晶シリ
コン膜４を形成した後、セルフアライン法により
ソース・ドレインとなるN+拡散層５を形成する
（第１図）。次に多結晶シリコン配線４の層間絶縁
膜として、約400℃の温度でSiH4とO2の反応によ
りSiO2主体の絶縁膜を約0.8μｍの厚さに成長させ
る。この際PH3ガスのドーピングにより燐を８％
程度の場合で混入しPSG膜６となし、その表面
部をフローし易くしておく（第２図）。その後、
PSG膜６を平担化させるため6.5×10-3Pa（パスカ
ル）以下の高真空中で、グラフアイトヒーターの
加熱方法による赤外線輻射加熱で、シリコンウエ
ーハ全体を1200℃約10秒の熱処理を行う。この加
熱によりPSG膜６は十分フローし、かつ先に形
成されたソース・ドレインとなるN+拡散層の不
純物再分布は少くほとんど進行しない（第３図）。
この場合PSG膜６のフロー処理温度は1000℃〜
1400℃と温度が高い程フローは進む。一方加熱時
間はウエーハが所定の高温状態に加熱されるまで
に、２秒で約８割、最終所定温度に達するのに約
５秒を要する。また、５秒〜100秒まで加熱時間
が増加するとともにフローは進行するが100秒を
越えるとシリコンウエーハ内の結晶欠陥が急速に
増大し、ソース・ドレインのpn接合における逆
方向リーク電流が急激に上昇する。またソース・
ドレイン５の不純物再分布が増加し、微細構造で
の実効ゲート長減少によるシヨートチヤンネル効
果が発生する。第４図において、平担化された
PSG膜６に所定のコンタクト窓を形成し（不図
示）、真空蒸着法によりアルミニウム膜７を約1μ
ｍの厚さ形成し、フオトリングラフイー法により
二層目の配線が完成される。このアルミニウム配
線層７は下地のPSG膜６が平担化されているた
め、多結晶シリコン配線４の段差による断線ある
いはアルミニウム配線におけるエツチング残り等
LSI製造における、配線不良が急激に減少した。
以上のように、本発明によれば、短時間に
PSG膜のフロー処理が行なわれ、層間絶縁膜の
安定形成が可能であり、工業的に頗る有用であ
る。
PSG膜のフロー処理が行なわれ、層間絶縁膜の
安定形成が可能であり、工業的に頗る有用であ
る。
第１図〜第４図は本発明に係る半導体装置の製
造方法を示す工程断面図である。 １……シリコン基板、２……フイールド酸化
膜、３……ゲート酸化膜、４……多結晶シリコン
膜、６……PSG膜、７……アルミニウム膜。
造方法を示す工程断面図である。 １……シリコン基板、２……フイールド酸化
膜、３……ゲート酸化膜、４……多結晶シリコン
膜、６……PSG膜、７……アルミニウム膜。
Claims (1)
- １ 半導体基板の表面に、燐硅酸系絶縁膜を低温
で堆積した後、赤外線輻射加熱方法により、1000
℃〜1400℃、２秒〜100秒の条件下で熱処理する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12641882A JPS5916346A (ja) | 1982-07-19 | 1982-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12641882A JPS5916346A (ja) | 1982-07-19 | 1982-07-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916346A JPS5916346A (ja) | 1984-01-27 |
| JPS643343B2 true JPS643343B2 (ja) | 1989-01-20 |
Family
ID=14934676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12641882A Granted JPS5916346A (ja) | 1982-07-19 | 1982-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916346A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037132A (ja) * | 1983-08-09 | 1985-02-26 | Ushio Inc | 燐硅酸ガラスもしくは燐硼素硅酸ガラスの流動化法 |
| EP0194950B1 (en) * | 1985-03-15 | 1992-05-27 | Fairchild Semiconductor Corporation | High temperature interconnect system for an integrated circuit |
| JP2904341B2 (ja) * | 1996-03-06 | 1999-06-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5460558A (en) * | 1977-10-24 | 1979-05-16 | Hitachi Ltd | Electrode forming method |
| JPS5591872A (en) * | 1978-12-29 | 1980-07-11 | Nec Corp | Manufacture of semiconductor device |
-
1982
- 1982-07-19 JP JP12641882A patent/JPS5916346A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5916346A (ja) | 1984-01-27 |
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