JPH0547978B2 - - Google Patents
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- JPH0547978B2 JPH0547978B2 JP57010364A JP1036482A JPH0547978B2 JP H0547978 B2 JPH0547978 B2 JP H0547978B2 JP 57010364 A JP57010364 A JP 57010364A JP 1036482 A JP1036482 A JP 1036482A JP H0547978 B2 JPH0547978 B2 JP H0547978B2
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- 239000004065 semiconductor Substances 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 27
- 239000011521 glass Substances 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 230000005469 synchrotron radiation Effects 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 230000004913 activation Effects 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 13
- 230000005855 radiation Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003685 thermal hair damage Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。特に
ソース、ドレイン領域となる不純物拡散層の不用
な拡散を防止し、かつ絶縁膜を平坦化し、信頼性
の高い半導体装置を提供することを目的とする。
ソース、ドレイン領域となる不純物拡散層の不用
な拡散を防止し、かつ絶縁膜を平坦化し、信頼性
の高い半導体装置を提供することを目的とする。
従来段差構造を持つ半導体基板表面のPSG膜
グラスフローは電気炉を用いて1000℃程度に長時
間加熱するのが通例であつた。しかるに高温で長
時間加熱する場合は半導体基板内の不純物拡散が
大きく、MOS型半導体装置ではソース・ドレイ
ンの接合深さおよび横拡がりが大きくなり半導体
の小型化に対する制限が生じるという欠点があつ
た。
グラスフローは電気炉を用いて1000℃程度に長時
間加熱するのが通例であつた。しかるに高温で長
時間加熱する場合は半導体基板内の不純物拡散が
大きく、MOS型半導体装置ではソース・ドレイ
ンの接合深さおよび横拡がりが大きくなり半導体
の小型化に対する制限が生じるという欠点があつ
た。
本発明のかかる従来の欠点をなくするため、
PSG膜表面にはイオン注入層を形成したランプ
を発熱源とした放射光により熱処理したグラスフ
ローすることを特徴としている。本発明の目的と
するところは、半導体表面の一層の平坦化・結晶
欠陥の減少・一層の小型化のなされた半導体装置
の製造方法を提供することにある。
PSG膜表面にはイオン注入層を形成したランプ
を発熱源とした放射光により熱処理したグラスフ
ローすることを特徴としている。本発明の目的と
するところは、半導体表面の一層の平坦化・結晶
欠陥の減少・一層の小型化のなされた半導体装置
の製造方法を提供することにある。
以下実施例を用いて詳細に説明する。
第１図は従来及び本発明の多結晶シリコンゲー
トMOS型半導体装置の製造工程であり、のコ
ンタクトホール形成後、従来工程では電気炉に
よるN2熱拡散アニールでソース・ドレインの
不純物層の活性化及びPSG絶縁層のグラス・フ
ローを行ない、一方本発明の実施例によれば
PSG絶縁膜表面にイオン注入後、ランプを発熱
源とした放射光によりソース・ドレインの不純物
活性化及びPSG絶縁層のグラス・フローを行な
う。
トMOS型半導体装置の製造工程であり、のコ
ンタクトホール形成後、従来工程では電気炉に
よるN2熱拡散アニールでソース・ドレインの
不純物層の活性化及びPSG絶縁層のグラス・フ
ローを行ない、一方本発明の実施例によれば
PSG絶縁膜表面にイオン注入後、ランプを発熱
源とした放射光によりソース・ドレインの不純物
活性化及びPSG絶縁層のグラス・フローを行な
う。
第２図〜第５図は本発明の実施例として第１図
に示した半導体装置製造工程順図である。
に示した半導体装置製造工程順図である。
第２図はMOS型半導体装置の第１図コンタ
クトホール形成直後の断面図である。ここで３は
Si（シリコン）基板、２は第1Field（フイールド）
絶縁膜、１は第2Field（フイールド）絶縁膜、４
はPolySi（ポリシリコン）ゲート、５はソース・
ドレイン不純物、６はイオン注入不純物、７は放
射光、８は活性化したソース・ドレイン不純物層
である。第３図では第２フイールド絶縁膜１から
なる絶縁膜の表面にイオン注入し不純物層６を形
成している。第４図ではXeランプによるフラツ
シユ放射光またはハロゲンランプ加熱による放射
光などのランプを発熱源とした放射光７によりソ
ース・ドレイン不純物層８の活性化及び第２フイ
ールド絶縁膜１からなる絶縁膜のグラスフローを
行なう。第５図では再びコンタクトホールを形成
する。
クトホール形成直後の断面図である。ここで３は
Si（シリコン）基板、２は第1Field（フイールド）
絶縁膜、１は第2Field（フイールド）絶縁膜、４
はPolySi（ポリシリコン）ゲート、５はソース・
ドレイン不純物、６はイオン注入不純物、７は放
射光、８は活性化したソース・ドレイン不純物層
である。第３図では第２フイールド絶縁膜１から
なる絶縁膜の表面にイオン注入し不純物層６を形
成している。第４図ではXeランプによるフラツ
シユ放射光またはハロゲンランプ加熱による放射
光などのランプを発熱源とした放射光７によりソ
ース・ドレイン不純物層８の活性化及び第２フイ
ールド絶縁膜１からなる絶縁膜のグラスフローを
行なう。第５図では再びコンタクトホールを形成
する。
本発明によればソース・ドレインの不純物層の
活性化および第2Field絶縁膜のグラスフローをラ
ンプ加熱の放射光で短時間に処理するために、ソ
ース・ドレインの接合深さおよび横拡がりを小さ
く制御することが可能になり半導体装置を一層小
型化できる。また、本発明は第２フイールド絶縁
膜、例えばPSG絶縁層表面にイオン注入してか
ら、ランプを発熱源とした放射光によりソース・
ドレイン不純物層の活性化及び第２フイールド絶
縁膜、例えばPSG絶縁層のグラスフローを行な
うので、第２フイールド絶縁膜表面の不純物濃度
が高い状態でグラスフローが行なわれることによ
り、第２フイールド絶縁膜表面の不純物層の放射
光エネルギー吸収が大きく一層なめらかなグラス
フローが可能である。
活性化および第2Field絶縁膜のグラスフローをラ
ンプ加熱の放射光で短時間に処理するために、ソ
ース・ドレインの接合深さおよび横拡がりを小さ
く制御することが可能になり半導体装置を一層小
型化できる。また、本発明は第２フイールド絶縁
膜、例えばPSG絶縁層表面にイオン注入してか
ら、ランプを発熱源とした放射光によりソース・
ドレイン不純物層の活性化及び第２フイールド絶
縁膜、例えばPSG絶縁層のグラスフローを行な
うので、第２フイールド絶縁膜表面の不純物濃度
が高い状態でグラスフローが行なわれることによ
り、第２フイールド絶縁膜表面の不純物層の放射
光エネルギー吸収が大きく一層なめらかなグラス
フローが可能である。
第６図〜第７図はハロゲンランプ加熱による放
射光の放射時間に対する半導体基板表面の昇降温
度曲線であり、PID−SCR制御方式により昇降温
度曲線が設定される。ランプを発熱源とした放射
光により熱処理する時第６図の昇降温度曲線また
は第７図の昇降温度曲線にて半導体基板を加熱
すると半導体基板周辺にスリツプ・ラインが発生
したり、半導体基板がそるという欠点を持つ。
射光の放射時間に対する半導体基板表面の昇降温
度曲線であり、PID−SCR制御方式により昇降温
度曲線が設定される。ランプを発熱源とした放射
光により熱処理する時第６図の昇降温度曲線また
は第７図の昇降温度曲線にて半導体基板を加熱
すると半導体基板周辺にスリツプ・ラインが発生
したり、半導体基板がそるという欠点を持つ。
本発明はかかる欠点をなくするため第７図の
昇降温度曲線にて半導体基板を加熱する。半導体
基板温度を半導体基板内の不純物の拡散スピード
が小さい温度領域で低速昇温した後、高速で昇
温・降温し短時間でグラスフローした後、半導体
基板内の不純物の拡散スピードが小さい温度領域
で低速降温している。第７図の昇降温度にて半
導体基板を加熱すると半導体基板にスリツプ・ラ
インや基板のそりが発生しない。またソース・ド
レインの接合位置の深さおよび横拡がりは第６図
の昇降温度と同程度に小さく制御できる。即ち本
発明は、基板中の不純物、詳しくはソース・ドレ
イン領域を形成するために導入した不純物が拡散
しないような低温領域では、基板に対する熱的な
損傷が小さい低速で昇温する。次にソース・ドレ
イン領域の必要な活性化と絶縁膜のグラスフロー
を行なうために急速に昇温し、更に不純物の拡散
が生じない低温領域まで急速に降温する。その
後、基板の反りやスリツプラインの発生という熱
的損傷を防止するために低速で降温するものであ
る。
昇降温度曲線にて半導体基板を加熱する。半導体
基板温度を半導体基板内の不純物の拡散スピード
が小さい温度領域で低速昇温した後、高速で昇
温・降温し短時間でグラスフローした後、半導体
基板内の不純物の拡散スピードが小さい温度領域
で低速降温している。第７図の昇降温度にて半
導体基板を加熱すると半導体基板にスリツプ・ラ
インや基板のそりが発生しない。またソース・ド
レインの接合位置の深さおよび横拡がりは第６図
の昇降温度と同程度に小さく制御できる。即ち本
発明は、基板中の不純物、詳しくはソース・ドレ
イン領域を形成するために導入した不純物が拡散
しないような低温領域では、基板に対する熱的な
損傷が小さい低速で昇温する。次にソース・ドレ
イン領域の必要な活性化と絶縁膜のグラスフロー
を行なうために急速に昇温し、更に不純物の拡散
が生じない低温領域まで急速に降温する。その
後、基板の反りやスリツプラインの発生という熱
的損傷を防止するために低速で降温するものであ
る。
本発明によればグラスフロー及び前述のような
半導体基板温度の昇温・降温に関する独特な温度
制御により半導体表面の一層の平坦化・欠陥およ
びそりのない、小型化のなされた半導体装置の製
造方法を与える。
半導体基板温度の昇温・降温に関する独特な温度
制御により半導体表面の一層の平坦化・欠陥およ
びそりのない、小型化のなされた半導体装置の製
造方法を与える。
ここで、本発明のランプを発熱源とした放射光
による熱処理と、レーザ照射による熱処理との差
異について述べる。
による熱処理と、レーザ照射による熱処理との差
異について述べる。
すなわち、レーザ照射による熱処理はレーザが
照射された基板の表面層のみだけを熱処理するの
に対して、ランプを発熱源とした放射光による熱
処理は基板の全表面及び内部等の基板全体をほぼ
同一温度で熱処理を行うものである。
照射された基板の表面層のみだけを熱処理するの
に対して、ランプを発熱源とした放射光による熱
処理は基板の全表面及び内部等の基板全体をほぼ
同一温度で熱処理を行うものである。
これにより、本発明のようにランプを発熱源と
した放射光のエネルギーにより表面に不純物が導
入された絶縁膜のグラスフローと基板内部に設け
られたソース・ドレインに導入された不純物の活
性化を共に行なうことは、レーザ照射を用いるも
のでは技術的に不可能であることがわかる。
した放射光のエネルギーにより表面に不純物が導
入された絶縁膜のグラスフローと基板内部に設け
られたソース・ドレインに導入された不純物の活
性化を共に行なうことは、レーザ照射を用いるも
のでは技術的に不可能であることがわかる。
したがつて、本願発明は一層の平坦化及び微細
化と、欠陥及びそりがなく、工程が簡略化された
半導体装置の製造方法が得られるというすぐれた
効果を有するものである。
化と、欠陥及びそりがなく、工程が簡略化された
半導体装置の製造方法が得られるというすぐれた
効果を有するものである。
第１図……従来及び本発明によるMOS型半導
体装置の製造工程。第２図〜第５図……本発明に
よるランプ加熱グラスフローの工程断面図。第６
図〜第７図……ハロゲンランプ加熱による光放射
時間に対する半導体基板表面の昇降温度曲線。 １……第2Field絶縁膜、２……第1Field絶縁
膜、３……Si基板、４……Poly Siゲート、５…
…ソース・ドレイン不純物、６……イオン注入不
純物、７……放射光、８……活性化したソース・
ドレイン不純物。
体装置の製造工程。第２図〜第５図……本発明に
よるランプ加熱グラスフローの工程断面図。第６
図〜第７図……ハロゲンランプ加熱による光放射
時間に対する半導体基板表面の昇降温度曲線。 １……第2Field絶縁膜、２……第1Field絶縁
膜、３……Si基板、４……Poly Siゲート、５…
…ソース・ドレイン不純物、６……イオン注入不
純物、７……放射光、８……活性化したソース・
ドレイン不純物。
Claims (1)
- １ 半導体基板上にゲート絶縁膜を介してゲート
電極を形成する工程、前記ゲート電極の両側の前
記半導体基板中にソース領域及びドレイン領域を
形成する工程、前記ゲート電極上と前記ソース領
域及びドレイン領域上に絶縁膜を形成する工程、
前記絶縁膜表面に不純物を導入する工程、ランプ
を発熱源とした放射光により、前記半導体基板
を、前記ソース領域及びドレイン領域中の不純物
の拡散速度が小さい第１温度領域まで低速昇温し
た後、前記半導体基板を短時間で第２温度領域ま
で急速昇温し、前記第２温度領域で短時間保持し
た後に前記第１温度領域まで急速に降温すること
により表面に不純物が導入された前記絶縁膜のグ
ラスフローとー前記ソース領域及びドレイン領域
の活性化を行なう工程を有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1036482A JPS58127381A (ja) | 1982-01-26 | 1982-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1036482A JPS58127381A (ja) | 1982-01-26 | 1982-01-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58127381A JPS58127381A (ja) | 1983-07-29 |
| JPH0547978B2 true JPH0547978B2 (ja) | 1993-07-20 |
Family
ID=11748102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1036482A Granted JPS58127381A (ja) | 1982-01-26 | 1982-01-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127381A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114135A (ja) * | 1986-10-31 | 1988-05-19 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US6849831B2 (en) * | 2002-03-29 | 2005-02-01 | Mattson Technology, Inc. | Pulsed processing semiconductor heating methods using combinations of heating sources |
| JP2012004584A (ja) * | 2011-08-09 | 2012-01-05 | Renesas Electronics Corp | 回路製造方法、アニール制御方法、および情報記録媒体 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148378A (en) * | 1975-06-14 | 1976-12-20 | Fujitsu Ltd | Manufacturing method of insulation gate type electric field effect tra nsistor |
| JPS5575738A (en) * | 1978-12-01 | 1980-06-07 | Ushio Inc | Annealing method for nonmetal |
| JPS5671954A (en) * | 1979-11-19 | 1981-06-15 | Seiko Epson Corp | Mos type semiconductor device |
-
1982
- 1982-01-26 JP JP1036482A patent/JPS58127381A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148378A (en) * | 1975-06-14 | 1976-12-20 | Fujitsu Ltd | Manufacturing method of insulation gate type electric field effect tra nsistor |
| JPS5575738A (en) * | 1978-12-01 | 1980-06-07 | Ushio Inc | Annealing method for nonmetal |
| JPS5671954A (en) * | 1979-11-19 | 1981-06-15 | Seiko Epson Corp | Mos type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58127381A (ja) | 1983-07-29 |
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