JP3077804B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3077804B2 JP3077804B2 JP01071167A JP7116789A JP3077804B2 JP 3077804 B2 JP3077804 B2 JP 3077804B2 JP 01071167 A JP01071167 A JP 01071167A JP 7116789 A JP7116789 A JP 7116789A JP 3077804 B2 JP3077804 B2 JP 3077804B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に関し、例えばCMOS
SRAM等に用いられる薄膜トランジスタに係るものであ
る。
SRAM等に用いられる薄膜トランジスタに係るものであ
る。
［発明の概要］ 第１の発明は、チャネル領域とゲート電極のうち少な
くとも一方が多結晶シリコン層で形成された半導体装置
の製造方法において、 前記多結晶シリコン層上にCVD法によりシリコン酸化膜
を形成する工程と、該シリコン酸化膜に200nm以下で前
記シリコン酸化膜のみに光吸収する波長を有するエキシ
マレーザを用いたエネルギービームを照射し、該シリコ
ン酸化膜を緻密化する工程とを備えたことにより、 シリコン酸化膜を緻密化させて、耐圧，平坦性等の特
性を向上させる。
くとも一方が多結晶シリコン層で形成された半導体装置
の製造方法において、 前記多結晶シリコン層上にCVD法によりシリコン酸化膜
を形成する工程と、該シリコン酸化膜に200nm以下で前
記シリコン酸化膜のみに光吸収する波長を有するエキシ
マレーザを用いたエネルギービームを照射し、該シリコ
ン酸化膜を緻密化する工程とを備えたことにより、 シリコン酸化膜を緻密化させて、耐圧，平坦性等の特
性を向上させる。
第２の発明は、多結晶シリコン半導体層にホウ素
（Ｂ）イオンをイオン注入してソース・ドレイン領域を
形成する半導体装置の製造方法において、 前記多結晶シリコン半導体層のチャネル領域とソース
・ドレイン領域にシリコンイオンをイオン注入して非晶
質化する工程と、その後ホウ素イオンをイオン注入して
ソース・ドレイン領域を形成する工程とを備えたことに
より、 抵抗率ρＳを低下させるためのシリコンイオン注入プ
ロセスと活性層のシリコンイオン注入とを同時に行なう
ことが出来、プロセスの短縮化が可能となる。
（Ｂ）イオンをイオン注入してソース・ドレイン領域を
形成する半導体装置の製造方法において、 前記多結晶シリコン半導体層のチャネル領域とソース
・ドレイン領域にシリコンイオンをイオン注入して非晶
質化する工程と、その後ホウ素イオンをイオン注入して
ソース・ドレイン領域を形成する工程とを備えたことに
より、 抵抗率ρＳを低下させるためのシリコンイオン注入プ
ロセスと活性層のシリコンイオン注入とを同時に行なう
ことが出来、プロセスの短縮化が可能となる。
第３の発明は、半導体装置の製造方法において、 半導体素子が形成された半導体基体上に非晶質シリコ
ン層を形成する工程と、前記基体全体を等温にする第１
の炉による熱処理を行なう工程と、イオン注入してソー
ス・ドレイン領域を形成する工程と、前記半導体基体表
面を加熱し、その輻射熱により前記非晶質シリコン層を
前記第１の熱処理よりも高温でシリコン層が溶融しない
温度に加熱する、短時間の第２の熱処理を行なうことに
より多結晶化する工程と、を備えたことにより、 下地となる半導体素子の特性を変化させることなく非
晶質シリコン層の粒径制御を可能となして移動度を大に
し、さらに、トラップ密度を小となりリーク電流及びし
きい値電圧を小さくすることが可能となる。
ン層を形成する工程と、前記基体全体を等温にする第１
の炉による熱処理を行なう工程と、イオン注入してソー
ス・ドレイン領域を形成する工程と、前記半導体基体表
面を加熱し、その輻射熱により前記非晶質シリコン層を
前記第１の熱処理よりも高温でシリコン層が溶融しない
温度に加熱する、短時間の第２の熱処理を行なうことに
より多結晶化する工程と、を備えたことにより、 下地となる半導体素子の特性を変化させることなく非
晶質シリコン層の粒径制御を可能となして移動度を大に
し、さらに、トラップ密度を小となりリーク電流及びし
きい値電圧を小さくすることが可能となる。
第４の発明は、半導体装置の製造方法において、 半導体素子が形成された半導体基体上に、他の半導体
素子が形成される多結晶シリコン半導体層を積層させて
形成する工程と、前記多結晶シリコン半導体層に対し
て、水素を含む雰囲気中で多結晶シリコン半導体層が溶
融しない温度でエネルギービームを照射し、水素を導入
する工程とを備えたことにより、 多結晶シリコン半導体層の粒界の改善を、下地の半導
体素子の特性劣化又は特性破壊を生ずることなく、短時
間でなし得るようにした。
素子が形成される多結晶シリコン半導体層を積層させて
形成する工程と、前記多結晶シリコン半導体層に対し
て、水素を含む雰囲気中で多結晶シリコン半導体層が溶
融しない温度でエネルギービームを照射し、水素を導入
する工程とを備えたことにより、 多結晶シリコン半導体層の粒界の改善を、下地の半導
体素子の特性劣化又は特性破壊を生ずることなく、短時
間でなし得るようにした。
［従来の技術］ 近年、MOSメモリは、素子の微細化が進み4MビットSRA
M以降の大容量メモリにおいては、例えば、nMOSトラン
ジスタで成るメモリセルの上にpMOSの多結晶シリコン薄
膜トランジスタ（thin film transistor:TFT）を積み重
ね、該TFTを負荷抵抗に用いる逆スタッカード構造にす
ることが試みられている（1988年９月号 NIKKEI MICRO
DEVICES第123頁〜第130頁）。
M以降の大容量メモリにおいては、例えば、nMOSトラン
ジスタで成るメモリセルの上にpMOSの多結晶シリコン薄
膜トランジスタ（thin film transistor:TFT）を積み重
ね、該TFTを負荷抵抗に用いる逆スタッカード構造にす
ることが試みられている（1988年９月号 NIKKEI MICRO
DEVICES第123頁〜第130頁）。
第２図Ａ（〜第２図Ｄ）はnMOSトランジスタが形成さ
れた基板構造上にpMOSのTFTを形成する方法を示す断面
図である。
れた基板構造上にpMOSのTFTを形成する方法を示す断面
図である。
先ず、第２図Ａに示すように、シリコン基板１に、ソ
ース領域2,ドレイン領域３及び素子分離膜４等を通常の
方法で形成すると共に、SiO2でなるゲート絶縁膜５を形
成した後、多結晶シリコンでなる厚さ500Å程度のゲー
ト電極６を形成し、Si+イオン注入，熱処理を施しゲー
ト電極６の粒径制御を行なう。この熱処理は、低温（〜
600℃）アニール及び光アニール等である。
ース領域2,ドレイン領域３及び素子分離膜４等を通常の
方法で形成すると共に、SiO2でなるゲート絶縁膜５を形
成した後、多結晶シリコンでなる厚さ500Å程度のゲー
ト電極６を形成し、Si+イオン注入，熱処理を施しゲー
ト電極６の粒径制御を行なう。この熱処理は、低温（〜
600℃）アニール及び光アニール等である。
次に、SiO2絶縁膜７をCVD法にて堆積させる。
次いで、第２図Ｂに示すように、多結晶シリコン膜８
を形成した後にSi+をイオン注入し（第２図Ｃ）、図示
しないマスクを用いてB+（ホウ素イオン）を注入し（第
２図Ｄ）、多結晶シリコン膜８にソース・ドレイン領域
を形成する。
を形成した後にSi+をイオン注入し（第２図Ｃ）、図示
しないマスクを用いてB+（ホウ素イオン）を注入し（第
２図Ｄ）、多結晶シリコン膜８にソース・ドレイン領域
を形成する。
次に、多結晶シリコン膜８にソース・ドレイン領域の
活性化のための熱処理を施す。なお、この熱処理は水素
化アニールの他炉アニールを行なう。
活性化のための熱処理を施す。なお、この熱処理は水素
化アニールの他炉アニールを行なう。
このようにしてpMOSTFTが形成されメモリ装置が完成
する。
する。
なお、他の構成の説明は省略する。
［発明が解決しようとする課題］ しかしながら、このような従来の方法においては、pM
OSTFTのゲート絶縁膜としては多結晶シリコン膜の上のS
iO2膜を用いることになるが、下地基板側には、既にnMO
SトランジスタＡが形成されているため、下地への影響
を少なくするためCVD法によるSiO2膜か、低温で形成し
たSiO2膜を使用せざるを得ず、SiO2膜がポーラスなた
め、また平坦性が悪いため耐圧が悪くなるという問題が
ある。これを改善する方法としては、ファーネス炉で高
温熱処理を施すことが考えられるが、これは1000℃以上
の高温となるため、下地のトランジスタの接合等の再分
布が生じるため好ましくない。
OSTFTのゲート絶縁膜としては多結晶シリコン膜の上のS
iO2膜を用いることになるが、下地基板側には、既にnMO
SトランジスタＡが形成されているため、下地への影響
を少なくするためCVD法によるSiO2膜か、低温で形成し
たSiO2膜を使用せざるを得ず、SiO2膜がポーラスなた
め、また平坦性が悪いため耐圧が悪くなるという問題が
ある。これを改善する方法としては、ファーネス炉で高
温熱処理を施すことが考えられるが、これは1000℃以上
の高温となるため、下地のトランジスタの接合等の再分
布が生じるため好ましくない。
また、従来例においては、pMOSTFTの大きな移動度
μ，小さなリーク電流を確保するため、トラップ密度を
低減する必要があり、このため、水素化の他の高温熱処
理する必要がある。しかし、通常の炉アニールでは、下
地のトランジスタのソース・ドレイン領域の深さ（xj）
が大きくなる問題がある。
μ，小さなリーク電流を確保するため、トラップ密度を
低減する必要があり、このため、水素化の他の高温熱処
理する必要がある。しかし、通常の炉アニールでは、下
地のトランジスタのソース・ドレイン領域の深さ（xj）
が大きくなる問題がある。
また、TFTにおいて高い移動度μを得るには、Si+イオ
ン注入によるアモルファス化（又はアモルファス膜の堆
積）及び低温アニール（〜600℃:30時間以上）が有効で
あるが、粒内のトラップ密度が大きくなる問題がある。
ン注入によるアモルファス化（又はアモルファス膜の堆
積）及び低温アニール（〜600℃:30時間以上）が有効で
あるが、粒内のトラップ密度が大きくなる問題がある。
また、TFTにおいて多結晶シリコンの粒界改善のため
に安定に水素化する方法として、多結晶窒化シリコンを
堆積してアニールする方法や、H2中でのH2プラズマアニ
ールが行なわれるが、プラズマを使用するとSiO2とSiと
の界面に損傷を与えるため、上記従来例に適用し難いと
いう問題があった。この他、ECR放電を用いた多結晶シ
リコンの水素化や高温（700〜800℃）での水素アニール
があるが、前者は損傷を生ずる点、後者は高温プロセス
に限定されるという点で問題がある。
に安定に水素化する方法として、多結晶窒化シリコンを
堆積してアニールする方法や、H2中でのH2プラズマアニ
ールが行なわれるが、プラズマを使用するとSiO2とSiと
の界面に損傷を与えるため、上記従来例に適用し難いと
いう問題があった。この他、ECR放電を用いた多結晶シ
リコンの水素化や高温（700〜800℃）での水素アニール
があるが、前者は損傷を生ずる点、後者は高温プロセス
に限定されるという点で問題がある。
第１〜第４の発明は、このような従来の問題点に着目
して創案されたものであって、SiO2絶縁膜（ゲート絶縁
膜）の下地デバイスへの影響なしに緻密化を可能とな
し、平坦性及び耐圧を向上すると共に、プロセスの簡略
化を可能にし、さらに多結晶シリコン膜の移動度μを大
きくし、且つトラップ密度を小さくする、半導体装置の
製造方法を得んとするものである。
して創案されたものであって、SiO2絶縁膜（ゲート絶縁
膜）の下地デバイスへの影響なしに緻密化を可能とな
し、平坦性及び耐圧を向上すると共に、プロセスの簡略
化を可能にし、さらに多結晶シリコン膜の移動度μを大
きくし、且つトラップ密度を小さくする、半導体装置の
製造方法を得んとするものである。
［課題を解決するための手段］ そこで、第１の発明は、チャネル領域とゲート電極の
うち少なくとも一方が多結晶シリコン層で形成された半
導体装置の製造方法において、前記多結晶シリコン層上
にCVD法によりシリコン酸化膜を形成する工程と、該シ
リコン酸化膜に200nm以下で前記シリコン酸化膜のみに
光吸収する波長を有するエキシマレーザを用いたエネル
ギービームを照射し、該シリコン酸化膜を緻密化する工
程とを備えたことを、その解決手段としている。
うち少なくとも一方が多結晶シリコン層で形成された半
導体装置の製造方法において、前記多結晶シリコン層上
にCVD法によりシリコン酸化膜を形成する工程と、該シ
リコン酸化膜に200nm以下で前記シリコン酸化膜のみに
光吸収する波長を有するエキシマレーザを用いたエネル
ギービームを照射し、該シリコン酸化膜を緻密化する工
程とを備えたことを、その解決手段としている。
第２の発明は、多結晶シリコン半導体層のチャネル領
域とソース・ドレイン領域にシリコンイオンをイオン注
入して非晶質化する工程と、その後ホウ素イオンをイオ
ン注入してソース・ドレイン領域を形成する工程とを備
えることを、その解決手段としている。
域とソース・ドレイン領域にシリコンイオンをイオン注
入して非晶質化する工程と、その後ホウ素イオンをイオ
ン注入してソース・ドレイン領域を形成する工程とを備
えることを、その解決手段としている。
第３の発明は、半導体素子が形成された半導体基体上
に非晶質シリコン層を形成する工程と、前記基体全体を
等温にする第１の炉による熱処理を行なう工程と、イオ
ン注入してソース・ドレイン領域を形成する工程と、前
記半導体基体表面を加熱し、その輻射熱により前記非晶
質シリコン層を前記第１の熱処理よりも高温でシリコン
層が溶融しない温度に加熱する、短時間の第２の熱処理
を行なうことにより多結晶化する工程と、を備えたこと
を、その解決手段としている。
に非晶質シリコン層を形成する工程と、前記基体全体を
等温にする第１の炉による熱処理を行なう工程と、イオ
ン注入してソース・ドレイン領域を形成する工程と、前
記半導体基体表面を加熱し、その輻射熱により前記非晶
質シリコン層を前記第１の熱処理よりも高温でシリコン
層が溶融しない温度に加熱する、短時間の第２の熱処理
を行なうことにより多結晶化する工程と、を備えたこと
を、その解決手段としている。
第４の発明は、半導体素子が形成された半導体基体上
に、他の半導体素子が形成される多結晶シリコン半導体
層を積層させて形成する工程と、前記多結晶シリコン半
導体層に対して、水素を含む雰囲気中で多結晶シリコン
半導体層が溶融しない温度でエネルギービームを照射
し、水素を導入する工程とを備えたことを、その解決手
段としている。
に、他の半導体素子が形成される多結晶シリコン半導体
層を積層させて形成する工程と、前記多結晶シリコン半
導体層に対して、水素を含む雰囲気中で多結晶シリコン
半導体層が溶融しない温度でエネルギービームを照射
し、水素を導入する工程とを備えたことを、その解決手
段としている。
［作用］ 第１の発明にあっては、シリコン酸化膜（ゲート絶縁
膜）に200nm以下の波長を有するエネルギービームを照
射することによりシリコン酸化膜を緻密化出来、例え
ば、下地にMOSトランジスタが形成されている場合に、
下地のMOSトランジスタに影響を与えることなく、シリ
コン酸化膜の耐圧や平坦性を向上させることが可能とな
る。
膜）に200nm以下の波長を有するエネルギービームを照
射することによりシリコン酸化膜を緻密化出来、例え
ば、下地にMOSトランジスタが形成されている場合に、
下地のMOSトランジスタに影響を与えることなく、シリ
コン酸化膜の耐圧や平坦性を向上させることが可能とな
る。
第２の発明にあっては、チャネル領域とソース・ドレ
イン領域にシリコンイオンをイオン注入することによ
り、多結晶シリコン半導体層の粒径制御及び抵抗率ρＳ
の低減化を同時に行なうことが可能となる。このため、
工程を簡略化することが可能となる。
イン領域にシリコンイオンをイオン注入することによ
り、多結晶シリコン半導体層の粒径制御及び抵抗率ρＳ
の低減化を同時に行なうことが可能となる。このため、
工程を簡略化することが可能となる。
第３の発明にあっては、基板全体を等温にする第１の
熱処理と、高温短時間で輻射熱により非晶質シリコン層
を加熱する第２の熱処理により、下地の半導体素子に影
響を得ることなしに、非晶質シリコン層の移動度μを大
きくすると共に、トラップ密度を小さくして、リーク電
流及びしきい値電圧Vthを小さくすることが可能とな
る。
熱処理と、高温短時間で輻射熱により非晶質シリコン層
を加熱する第２の熱処理により、下地の半導体素子に影
響を得ることなしに、非晶質シリコン層の移動度μを大
きくすると共に、トラップ密度を小さくして、リーク電
流及びしきい値電圧Vthを小さくすることが可能とな
る。
第４の発明にあっては、エネルギービームを照射する
ことにより、雰囲気中の水素が多結晶シリコン半導体層
に導入される。このエネルギービームの条件により溶融
が生ずることなく、多結晶シリコン半導体層の粒界の改
善が可能となる。また、この時、下地の半導体素子の特
性劣化及び破壊等は防止される。
ことにより、雰囲気中の水素が多結晶シリコン半導体層
に導入される。このエネルギービームの条件により溶融
が生ずることなく、多結晶シリコン半導体層の粒界の改
善が可能となる。また、この時、下地の半導体素子の特
性劣化及び破壊等は防止される。
［実施例］ 以下、本発明に係る半導体装置の製造方法の詳細を図
面に示す実施例に基づいて説明する。
面に示す実施例に基づいて説明する。
第１図Ａ〜第１図Ｃは、本実施例の概略を示す断面図
である。
である。
先ず、本実施例においては、第１図Ａに示すように、
シリコン基板１に、ソース領域2,ドレイン領域３及び素
子分離膜４等を周知の方法で形成すると共に、SiO2でな
るゲート絶縁膜５を形成した後、多結晶シリコンでなる
厚さ500Å程度のゲート電極６をパターニングする。
シリコン基板１に、ソース領域2,ドレイン領域３及び素
子分離膜４等を周知の方法で形成すると共に、SiO2でな
るゲート絶縁膜５を形成した後、多結晶シリコンでなる
厚さ500Å程度のゲート電極６をパターニングする。
次いで、第１図Ｂに示すように、CVD法によりSiO2絶
縁膜７を堆積させた後、ArF（193nm）のエキシマレーザ
を照射することにより、SiO2絶縁膜７を緻密化する。こ
の場合、レーザビーム照射によるSiO2絶縁膜７の温度
は、1000℃以上になるため、SiO2絶縁膜７は緻密な膜と
なり、耐圧が向上する。また、高温処理の為に平坦性も
向上する。なお、このようなArFのエキシマレーザの他
に、F2（150nm）エキシマレーザ等のエネルギービーム
を用いることができる。また、エネルギービームの波長
は、200nm以下であれば、SiO2絶縁膜７のみに光を吸収
させることが可能であり、下地の素子への影響（不純物
の再分布等）を防止できる。
縁膜７を堆積させた後、ArF（193nm）のエキシマレーザ
を照射することにより、SiO2絶縁膜７を緻密化する。こ
の場合、レーザビーム照射によるSiO2絶縁膜７の温度
は、1000℃以上になるため、SiO2絶縁膜７は緻密な膜と
なり、耐圧が向上する。また、高温処理の為に平坦性も
向上する。なお、このようなArFのエキシマレーザの他
に、F2（150nm）エキシマレーザ等のエネルギービーム
を用いることができる。また、エネルギービームの波長
は、200nm以下であれば、SiO2絶縁膜７のみに光を吸収
させることが可能であり、下地の素子への影響（不純物
の再分布等）を防止できる。
次いで、第１図Ｃに示すように、多結晶シリコン膜８
を形成した後、シリコンイオン（Si+）を該多結晶シリ
コン膜８のチャネル領域とソース・ドレイン領域となる
べき領域に例えば20〜40KeV,ドーズ量１×1015/cm2でイ
オン注入して非晶質化を行なう。これにより、ゲート電
極６にもSi+が注入でき、後記する熱処理工程により、
これらの領域は、粒径制御や活性化が行なわれる。
を形成した後、シリコンイオン（Si+）を該多結晶シリ
コン膜８のチャネル領域とソース・ドレイン領域となる
べき領域に例えば20〜40KeV,ドーズ量１×1015/cm2でイ
オン注入して非晶質化を行なう。これにより、ゲート電
極６にもSi+が注入でき、後記する熱処理工程により、
これらの領域は、粒径制御や活性化が行なわれる。
次いで、ファーネス炉内で、600℃,30時間の第１の熱
処理としての低温アニールを行ない、基板全体を等温に
する。
処理としての低温アニールを行ない、基板全体を等温に
する。
そして、第１図Ｄに示すように多結晶シリコン膜８の
ソース・ドレイン領域に、パターニングしたレジスト９
をマスクにして、ホウ素イオン（B+）をイオン注入す
る。
ソース・ドレイン領域に、パターニングしたレジスト９
をマスクにして、ホウ素イオン（B+）をイオン注入す
る。
次に、第２の熱処理としての1100℃,10秒間のIRアニ
ール（ランプアニール）を行なう。このIRアニールは、
多結晶シリコン膜８の非晶質化されたもののみでは吸収
が悪いが、下地のシリコン基板１からの輻射熱により非
晶質シリコン層（非晶質化された多結晶シリコン膜８）
を加熱し、粒径制御を行なう、これにより、移動度μが
大きくなり、トラップ密度が小さくなる。また、トラッ
プ密度が小さくなるため、リーク電流を減少させ、しき
い値電圧Vthを低下させる。なお、このような効果は、
従来の負荷抵抗型のデバイスにも適用可能である。
ール（ランプアニール）を行なう。このIRアニールは、
多結晶シリコン膜８の非晶質化されたもののみでは吸収
が悪いが、下地のシリコン基板１からの輻射熱により非
晶質シリコン層（非晶質化された多結晶シリコン膜８）
を加熱し、粒径制御を行なう、これにより、移動度μが
大きくなり、トラップ密度が小さくなる。また、トラッ
プ密度が小さくなるため、リーク電流を減少させ、しき
い値電圧Vthを低下させる。なお、このような効果は、
従来の負荷抵抗型のデバイスにも適用可能である。
次に、ウエハを水素で満たされたチャンバー内に置
き、エキシマレーザ（シリコン板500Å厚に対し約200mJ
/cm2・パルス）を多結晶シリコン膜８が溶融しない条件
（1400℃以下）で照射する（水素化アニール）。
き、エキシマレーザ（シリコン板500Å厚に対し約200mJ
/cm2・パルス）を多結晶シリコン膜８が溶融しない条件
（1400℃以下）で照射する（水素化アニール）。
なお、水素化アニールに際しては、上記エキシマレー
ザを用いる他、短波長アークランプ（例えば1200℃,5秒
の条件）等を用いることが可能である。
ザを用いる他、短波長アークランプ（例えば1200℃,5秒
の条件）等を用いることが可能である。
以上、実施例について説明したが、本発明にあって
は、この他各種の設計変更が可能であり、各種の半導体
装置への適用が可能である。
は、この他各種の設計変更が可能であり、各種の半導体
装置への適用が可能である。
［発明の効果］ 以上の説明から明らかなように、第１の発明にあって
は、シリコン酸化膜を緻密化させて、耐圧，平坦性等の
特性を向上させる効果がある。
は、シリコン酸化膜を緻密化させて、耐圧，平坦性等の
特性を向上させる効果がある。
第２の発明にあっては、抵抗率ρＳを低下させるため
のシリコンイオン注入プロセスと活性層のシリコンイオ
ン注入とを同時に行なうことが可能となり、プロセスを
短縮する効果がある。
のシリコンイオン注入プロセスと活性層のシリコンイオ
ン注入とを同時に行なうことが可能となり、プロセスを
短縮する効果がある。
第３の発明にあっては、下地となる半導体素子の特性
を変化させることなく非晶質シリコン層の粒径制御を可
能となして移動度μを大きくし、さらにトラップ密度を
小さくし、これに伴いリーク電流及びしきい値電圧を小
さくすることが可能となる効果がある。
を変化させることなく非晶質シリコン層の粒径制御を可
能となして移動度μを大きくし、さらにトラップ密度を
小さくし、これに伴いリーク電流及びしきい値電圧を小
さくすることが可能となる効果がある。
第４の発明にあっては、多結晶シリコン半導体層の水
素化を、短時間で可能となし、粒界の改善を下地半導体
素子の特性劣化又は特性破壊なしに可能とする効果があ
る。
素化を、短時間で可能となし、粒界の改善を下地半導体
素子の特性劣化又は特性破壊なしに可能とする効果があ
る。
第１図Ａ〜第１図Ｄは本発明に係る半導体装置の製造方
法の実施例の概略を示す断面図、第２図Ａ〜第２図Ｄは
従来例を示す断面図である。 １……シリコン基板、２……リーク領域、３……ドレイ
ン領域、５……ゲート絶縁膜、６……ゲート電極、７…
…SiO2絶縁膜、８……多結晶シリコン膜。
法の実施例の概略を示す断面図、第２図Ａ〜第２図Ｄは
従来例を示す断面図である。 １……シリコン基板、２……リーク領域、３……ドレイ
ン領域、５……ゲート絶縁膜、６……ゲート電極、７…
…SiO2絶縁膜、８……多結晶シリコン膜。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 29/78 ３０１Ｚ 29/78 ６１２Ｄ 29/786 ６１６Ｊ ６１６Ｍ ６１３Ｂ ６１７Ｖ (56)参考文献 特開 昭58−115862（ＪＰ，Ａ) 特開 昭55−123133（ＪＰ，Ａ) 特開 昭59−78556（ＪＰ，Ａ) 特開 昭60−134413（ＪＰ，Ａ) 特開 昭60−200517（ＪＰ，Ａ) 特開 昭63−263714（ＪＰ，Ａ)
Claims (4)
- 【請求項１】チャネル領域とゲート電極のうち少なくと
も一方が多結晶シリコン層で形成された半導体装置の製
造方法において、 前記多結晶シリコン層上にCVD法によりシリコン酸化膜
を形成する工程と、該シリコン酸化膜に200nm以下で前
記シリコン酸化膜のみに光吸収する波長を有するエキシ
マレーザを用いたエネルギービームを照射し、該シリコ
ン酸化膜を緻密化する工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項２】多結晶シリコン半導体層にホウ素（Ｂ）イ
オンをイオン注入してソース・ドレイン領域を形成する
半導体装置の製造方法において、 前記多結晶シリコン半導体層のチャネル領域とソース・
ドレイン領域にシリコンイオンをイオン注入して非晶質
化する工程と、その後ホウ素イオンをイオン注入してソ
ース・ドレイン領域を形成する工程とを備えたことを特
徴とする半導体装置の製造方法。 - 【請求項３】半導体素子が形成された半導体基体上に非
晶質シリコン層を形成する工程と、 前記基体全体を等温にする第１の炉による熱処理を行な
う工程と、 イオン注入してソース・ドレイン領域を形成する工程
と、 前記半導体基体表面を加熱し、その輻射熱により前記非
晶質シリコン層を前記第１の熱処理よりも高温でシリコ
ン層が溶融しない温度に加熱する、短時間の第２の熱処
理を行なうことにより多結晶化する工程と、を備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】半導体素子が形成された半導体基体上に、
他の半導体素子が形成される多結晶シリコン半導体層を
積層させて形成する工程と、 前記多結晶シリコン半導体層に対して、水素を含む雰囲
気中で多結晶シリコン半導体層が溶融しない温度でエネ
ルギービームを照射し、水素を導入する工程とを備えた
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01071167A JP3077804B2 (ja) | 1989-03-23 | 1989-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01071167A JP3077804B2 (ja) | 1989-03-23 | 1989-03-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02249235A JPH02249235A (ja) | 1990-10-05 |
| JP3077804B2 true JP3077804B2 (ja) | 2000-08-21 |
Family
ID=13452823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01071167A Expired - Fee Related JP3077804B2 (ja) | 1989-03-23 | 1989-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077804B2 (ja) |
-
1989
- 1989-03-23 JP JP01071167A patent/JP3077804B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02249235A (ja) | 1990-10-05 |
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