JPH05190484A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【目的】パルスレーザ法を使用することによって、微細
な半導体装置において浅い接合を形成し得る半導体装置
の製造方法を提供する。 【構成】本発明の半導体装置の製造方法は、（イ）素子
分離領域及びゲート電極領域を形成した後、炉アニール
あるいはラピッドサーマルアニール（ＲＴＡ）を行う工
程と、（ロ）ソース・ドレイン領域を形成した後、パル
スレーザ処理を行う工程、から成る。
な半導体装置において浅い接合を形成し得る半導体装置
の製造方法を提供する。 【構成】本発明の半導体装置の製造方法は、（イ）素子
分離領域及びゲート電極領域を形成した後、炉アニール
あるいはラピッドサーマルアニール（ＲＴＡ）を行う工
程と、（ロ）ソース・ドレイン領域を形成した後、パル
スレーザ処理を行う工程、から成る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、更に詳しくは、半導体装置の製造におけるアニール
処理方法に関する。
法、更に詳しくは、半導体装置の製造におけるアニール
処理方法に関する。
【０００２】
【従来の技術】各種半導体装置の製造工程においては、
複数の半導体素子が同一半導体基板上に形成され、半導
体素子同士を分離あるいは接続するために各種の高温加
熱処理が行われる。また、半導体装置のＬＤＤ(Lightly
Doped Drain)構造やソース・ドレイン領域の形成のた
めにイオン注入処理が行われる。そして、イオン注入処
理の後、半導体基板の結晶性の回復及び注入されたアク
セプタイオンやドナーイオンを電気的に活性化させるた
めに、アニール処理（以下、活性化アニール処理ともい
う）を施す必要がある。
複数の半導体素子が同一半導体基板上に形成され、半導
体素子同士を分離あるいは接続するために各種の高温加
熱処理が行われる。また、半導体装置のＬＤＤ(Lightly
Doped Drain)構造やソース・ドレイン領域の形成のた
めにイオン注入処理が行われる。そして、イオン注入処
理の後、半導体基板の結晶性の回復及び注入されたアク
セプタイオンやドナーイオンを電気的に活性化させるた
めに、アニール処理（以下、活性化アニール処理ともい
う）を施す必要がある。
【０００３】更にはまた、コンタクト抵抗の低減のため
に、高融点金属（Ｗ、Ｍｏ、Ｔｉ等）やＰｔ、Ｐｄのよ
うな金属とＳｉとの化合物層であるシリサイド層の高温
加熱処理が必要である。活性化アニール処理や高温加熱
処理として、従来、炉アニール法やラピッドサーマルア
ニール（ＲＴＡと略す）法が採用されている。
に、高融点金属（Ｗ、Ｍｏ、Ｔｉ等）やＰｔ、Ｐｄのよ
うな金属とＳｉとの化合物層であるシリサイド層の高温
加熱処理が必要である。活性化アニール処理や高温加熱
処理として、従来、炉アニール法やラピッドサーマルア
ニール（ＲＴＡと略す）法が採用されている。
【０００４】一方、半導体装置の集積化が進むにつれ
て、個々の半導体素子が縮小化され、ソース・ドレイン
領域において浅い接合が必要とされる。炉アニール法あ
るいはＲＴＡ法にて活性化アニール処理を行うと、拡散
層が深くなり、ソース・ドレインの接合を浅くして半導
体素子を微細化し高集積化するという要求を満足するこ
とができない。そのため、浅い接合の形成方法の１つに
パルスレーザ照射による活性化アニール法が提案されて
いる。
て、個々の半導体素子が縮小化され、ソース・ドレイン
領域において浅い接合が必要とされる。炉アニール法あ
るいはＲＴＡ法にて活性化アニール処理を行うと、拡散
層が深くなり、ソース・ドレインの接合を浅くして半導
体素子を微細化し高集積化するという要求を満足するこ
とができない。そのため、浅い接合の形成方法の１つに
パルスレーザ照射による活性化アニール法が提案されて
いる。
【０００５】
【発明が解決しようとする課題】パルスレーザのエネル
ギーは半導体基板の極く表面（約２０ｎｍ）で吸収され
るため、パルスレーザによってアニール処理が可能な深
さは１００ｎｍ以下である。それ故、パルスレーザによ
るアニール処理は、ＬＤＤ構造あるいはソース・ドレイ
ン領域の形成時の活性化アニール処理には適している。
ところが、例えばゲート電極上部に形成されるシリサイ
ド層等の膜厚は１００ｎｍ以上もあるために、パルスレ
ーザによって、ＬＤＤ構造やソース・ドレイン領域にお
ける活性化アニール処理を行うと同時に、ゲート電極の
上部の全域に亙ってシリサイド層の抵抗の低減を図るこ
とは困難である。
ギーは半導体基板の極く表面（約２０ｎｍ）で吸収され
るため、パルスレーザによってアニール処理が可能な深
さは１００ｎｍ以下である。それ故、パルスレーザによ
るアニール処理は、ＬＤＤ構造あるいはソース・ドレイ
ン領域の形成時の活性化アニール処理には適している。
ところが、例えばゲート電極上部に形成されるシリサイ
ド層等の膜厚は１００ｎｍ以上もあるために、パルスレ
ーザによって、ＬＤＤ構造やソース・ドレイン領域にお
ける活性化アニール処理を行うと同時に、ゲート電極の
上部の全域に亙ってシリサイド層の抵抗の低減を図るこ
とは困難である。
【０００６】この問題を解決するために、レーザのパワ
ーを増加させる方法が考えられる。しかしながら、レー
ザのパワーを増加させると、ソース・ドレイン領域にお
いてアクセプタイオンやドナーイオンが深く拡散し、Ｌ
ＤＤ構造あるいはソース・ドレイン領域における接合が
深くなるという問題がある。また、レーザのパワーが小
さい場合には、半導体基板の極く表面のみが溶融し、そ
の後半導体基板の表面は直ちに平滑になる。しかるに、
レーザのパワーが大きい場合、半導体基板のかなり深い
部分まで溶融するため、半導体基板の表面の平滑性が著
しく損なわれるという問題もある。また、厚さあるいは
深さの異なる複数の領域をパルスレーザにて同時に処理
することは困難である。
ーを増加させる方法が考えられる。しかしながら、レー
ザのパワーを増加させると、ソース・ドレイン領域にお
いてアクセプタイオンやドナーイオンが深く拡散し、Ｌ
ＤＤ構造あるいはソース・ドレイン領域における接合が
深くなるという問題がある。また、レーザのパワーが小
さい場合には、半導体基板の極く表面のみが溶融し、そ
の後半導体基板の表面は直ちに平滑になる。しかるに、
レーザのパワーが大きい場合、半導体基板のかなり深い
部分まで溶融するため、半導体基板の表面の平滑性が著
しく損なわれるという問題もある。また、厚さあるいは
深さの異なる複数の領域をパルスレーザにて同時に処理
することは困難である。
【０００７】更に、積層された複数の層をレーザによっ
てアニール処理しようとしても、レーザ光は上層で遮ら
れ、下層まで届かない。それ故、レーザ光を用いたアニ
ール処理を半導体装置の製造工程に適用することは極め
て困難である。
てアニール処理しようとしても、レーザ光は上層で遮ら
れ、下層まで届かない。それ故、レーザ光を用いたアニ
ール処理を半導体装置の製造工程に適用することは極め
て困難である。
【０００８】従って、本発明の目的は、パルスレーザ法
を使用することによって、微細な半導体装置において浅
い接合を形成し得る半導体装置の製造方法を提供するこ
とにある。
を使用することによって、微細な半導体装置において浅
い接合を形成し得る半導体装置の製造方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記の目的は、（イ）素
子分離領域及びゲート電極領域を形成した後、炉アニー
ルあるいはラピッドサーマルアニール（ＲＴＡ）を行う
工程と、（ロ）ソース・ドレイン領域を形成した後、再
びパルスレーザ処理を行う工程、から成ることを特徴と
する本発明の半導体装置の製造方法によって達成するこ
とができる。
子分離領域及びゲート電極領域を形成した後、炉アニー
ルあるいはラピッドサーマルアニール（ＲＴＡ）を行う
工程と、（ロ）ソース・ドレイン領域を形成した後、再
びパルスレーザ処理を行う工程、から成ることを特徴と
する本発明の半導体装置の製造方法によって達成するこ
とができる。
【００１０】上記（イ）と（ロ）の工程の間で、ＬＤＤ
構造を形成する場合には、ＬＤＤ構造を形成するための
イオン注入処理を行った後、パルスレーザ処理を行うこ
とが望ましい。
構造を形成する場合には、ＬＤＤ構造を形成するための
イオン注入処理を行った後、パルスレーザ処理を行うこ
とが望ましい。
【００１１】炉アニールの条件を、８５０〜１１５０゜
Ｃ、より好ましくは９５０〜１０５０゜Ｃ、１０〜３０
分とすることが望ましい。あるいは又、ＲＴＡの条件
を、８５０〜１１５０゜Ｃ、より好ましくは１０００〜
１１５０゜Ｃ、５〜１０秒とすることが望ましい。
Ｃ、より好ましくは９５０〜１０５０゜Ｃ、１０〜３０
分とすることが望ましい。あるいは又、ＲＴＡの条件
を、８５０〜１１５０゜Ｃ、より好ましくは１０００〜
１１５０゜Ｃ、５〜１０秒とすることが望ましい。
【００１２】パルスレーザアニールにおいては、ルビー
レーザ（波長：６９４ｎｍ）、ＸｅＦレーザ（波長：３
５１ｎｍ）、ＸｅＣｌレーザ（波長：３０８ｎｍ）、Ｋ
ｒＦレーザ（波長２４９ｎｍ）、ＡｒＦレーザ（波長：
１９３ｎｍ）等を使用することができるが、中でもＸｅ
ＦレーザまたはＸｅＣｌレーザを使用することが望まし
い。図２に示すように、ＸｅＦレーザまたはＸｅＣｌレ
ーザの波長領域において、シリコン結晶と、ボロンをイ
オン注入したシリコン結晶の吸収係数がほぼ等しくなる
からである。パルスレーザアニール時の照射エネルギー
を、６５０〜１１００ｍＪ／ｃｍ2、より好ましくは７
００〜８００ｍＪ／ｃｍ2とすることが望ましい。ま
た、パルス幅を２０〜１００ｎ秒とすることが好まし
い。
レーザ（波長：６９４ｎｍ）、ＸｅＦレーザ（波長：３
５１ｎｍ）、ＸｅＣｌレーザ（波長：３０８ｎｍ）、Ｋ
ｒＦレーザ（波長２４９ｎｍ）、ＡｒＦレーザ（波長：
１９３ｎｍ）等を使用することができるが、中でもＸｅ
ＦレーザまたはＸｅＣｌレーザを使用することが望まし
い。図２に示すように、ＸｅＦレーザまたはＸｅＣｌレ
ーザの波長領域において、シリコン結晶と、ボロンをイ
オン注入したシリコン結晶の吸収係数がほぼ等しくなる
からである。パルスレーザアニール時の照射エネルギー
を、６５０〜１１００ｍＪ／ｃｍ2、より好ましくは７
００〜８００ｍＪ／ｃｍ2とすることが望ましい。ま
た、パルス幅を２０〜１００ｎ秒とすることが好まし
い。
【００１３】
【作用】本発明の半導体装置の製造方法においては、素
子分離領域及びゲート電極領域を形成した後、炉アニー
ルあるいはラピッドサーマルアニール（ＲＴＡ）を行
う。これによって、これらの領域に形成された比較的厚
さの厚い各種導電層や下地層等を電気的に活性化するこ
とができる。また、ゲート電極領域の上部に均一な低抵
抗のシリサイド層を形成することができる。
子分離領域及びゲート電極領域を形成した後、炉アニー
ルあるいはラピッドサーマルアニール（ＲＴＡ）を行
う。これによって、これらの領域に形成された比較的厚
さの厚い各種導電層や下地層等を電気的に活性化するこ
とができる。また、ゲート電極領域の上部に均一な低抵
抗のシリサイド層を形成することができる。
【００１４】そして、ソース・ドレイン領域を形成した
後、パルスレーザ処理を行う。パルスレーザ処理は半導
体基板の表面（例えば１００ｎｍ以下の深さ）に対して
影響を与えるだけなので、ソース・ドレイン領域に浅い
接合を維持することができ、微細な半導体装置を製造す
ることが可能になる。
後、パルスレーザ処理を行う。パルスレーザ処理は半導
体基板の表面（例えば１００ｎｍ以下の深さ）に対して
影響を与えるだけなので、ソース・ドレイン領域に浅い
接合を維持することができ、微細な半導体装置を製造す
ることが可能になる。
【００１５】ＬＤＤ構造を形成する場合には、ＬＤＤ構
造を形成するためのイオン注入処理を行った後、必要に
応じてパルスレーザ処理を行う。これによって、ＬＤＤ
構造に浅い接合を維持することができ、微細な半導体装
置を製造することが可能になる。
造を形成するためのイオン注入処理を行った後、必要に
応じてパルスレーザ処理を行う。これによって、ＬＤＤ
構造に浅い接合を維持することができ、微細な半導体装
置を製造することが可能になる。
【００１６】以降、従来の半導体装置の製造方法に従い
半導体装置を完成させる。ここで重要な点は、ソース・
ドレイン領域における活性化のためのパルスレーザ照射
の工程より後の工程においては、６００゜Ｃ以下の熱処
理しか行わないことである。即ち、ソース・ドレイン領
域における活性化のためのパルスレーザ照射を高温加熱
処理の最終工程とすることが重要である。ソース・ドレ
イン領域における活性化のためのパルスレーザ照射工程
より後の工程で６００゜Ｃ以上の加熱処理を行うと、Ｌ
ＤＤ構造あるいはソース・ドレイン領域における接合が
深くなってしまうからである。後の工程で熱処理が必要
とされる場合として、アルミニウム配線層を形成すると
きのシンター処理があるが、この処理において必要とさ
れる温度は約４５０゜Ｃである。
半導体装置を完成させる。ここで重要な点は、ソース・
ドレイン領域における活性化のためのパルスレーザ照射
の工程より後の工程においては、６００゜Ｃ以下の熱処
理しか行わないことである。即ち、ソース・ドレイン領
域における活性化のためのパルスレーザ照射を高温加熱
処理の最終工程とすることが重要である。ソース・ドレ
イン領域における活性化のためのパルスレーザ照射工程
より後の工程で６００゜Ｃ以上の加熱処理を行うと、Ｌ
ＤＤ構造あるいはソース・ドレイン領域における接合が
深くなってしまうからである。後の工程で熱処理が必要
とされる場合として、アルミニウム配線層を形成すると
きのシンター処理があるが、この処理において必要とさ
れる温度は約４５０゜Ｃである。
【００１７】
【実施例】以下、図面を参照し実施例に基づき本発明の
半導体装置の製造方法を説明する。先ず、従来の方法を
使用して、半導体基板１０に素子分離領域１２を形成す
る。尚、素子分離領域１２の下にはチャンネルストップ
イオン注入層１６が形成されている。次いで、ゲート酸
化膜１８を形成した後、閾値電圧調整イオン注入層１４
を形成する。そして、ゲート酸化膜１８をゲートポリシ
リコン層２０で覆った後、シリサイド層２２を形成し、
ゲート酸化膜１８、ゲートポリシリコン層２０及びシリ
サイド層２２をエッチングすることによって、ゲート電
極領域２４を形成する（図１の（Ａ）参照）。
半導体装置の製造方法を説明する。先ず、従来の方法を
使用して、半導体基板１０に素子分離領域１２を形成す
る。尚、素子分離領域１２の下にはチャンネルストップ
イオン注入層１６が形成されている。次いで、ゲート酸
化膜１８を形成した後、閾値電圧調整イオン注入層１４
を形成する。そして、ゲート酸化膜１８をゲートポリシ
リコン層２０で覆った後、シリサイド層２２を形成し、
ゲート酸化膜１８、ゲートポリシリコン層２０及びシリ
サイド層２２をエッチングすることによって、ゲート電
極領域２４を形成する（図１の（Ａ）参照）。
【００１８】次いで、以上の工程で形成された各種の導
電層や下地層を活性化するために、及びシリサイド層の
低抵抗化を図るために、炉アニール処理またはＲＴＡ処
理を行う。本実施例においては、ＲＴＡ処理を行い、そ
の条件を１０５０゜Ｃ、１０秒とした。
電層や下地層を活性化するために、及びシリサイド層の
低抵抗化を図るために、炉アニール処理またはＲＴＡ処
理を行う。本実施例においては、ＲＴＡ処理を行い、そ
の条件を１０５０゜Ｃ、１０秒とした。
【００１９】次に、必要に応じて、ＬＤＤ構造を形成す
る。即ち、図１の（Ｂ）に示すように、ＬＤＤ構造を形
成するためにイオン注入処理を行う。その後、必要に応
じて、パルスレーザを半導体基板に照射することによ
り、注入されたイオンを活性化させる。パルスレーザに
よる活性化アニール処理の条件を、ＸｅＣｌレーザを使
用し、照射エネルギーを７００ｍＪ／ｃｍ2、パルス幅
を４４ｎ秒とすることができる。
る。即ち、図１の（Ｂ）に示すように、ＬＤＤ構造を形
成するためにイオン注入処理を行う。その後、必要に応
じて、パルスレーザを半導体基板に照射することによ
り、注入されたイオンを活性化させる。パルスレーザに
よる活性化アニール処理の条件を、ＸｅＣｌレーザを使
用し、照射エネルギーを７００ｍＪ／ｃｍ2、パルス幅
を４４ｎ秒とすることができる。
【００２０】その後、図１の（Ｃ）に示すように、従来
の方法を用いてゲート電極の側壁にサイドスペース２６
を形成し、ソース・ドレイン領域２８にイオン注入処理
を行う。Ａｓ+イオンの場合、注入条件を５〜２０ｋｅ
Ｖ、ドーズ量を１×１０15〜３×１０15／ｃｍ2とする
ことができる。また、ＢＦ2 +イオンの場合、注入条件を
５〜２０ｋｅＶ、ドーズ量を１×１０15〜３×１０15／
ｃｍ2とすることができる。
の方法を用いてゲート電極の側壁にサイドスペース２６
を形成し、ソース・ドレイン領域２８にイオン注入処理
を行う。Ａｓ+イオンの場合、注入条件を５〜２０ｋｅ
Ｖ、ドーズ量を１×１０15〜３×１０15／ｃｍ2とする
ことができる。また、ＢＦ2 +イオンの場合、注入条件を
５〜２０ｋｅＶ、ドーズ量を１×１０15〜３×１０15／
ｃｍ2とすることができる。
【００２１】次いで、パルスレーザを半導体基板に照射
することにより、ソース・ドレイン領域２８に注入され
たイオンを活性化させる。パルスレーザによる活性化ア
ニール処理の条件を、ＸｅＣｌレーザを使用し、照射エ
ネルギーを７００ｍＪ／ｃｍ2、パルス幅を４４ｎ秒と
することができる。
することにより、ソース・ドレイン領域２８に注入され
たイオンを活性化させる。パルスレーザによる活性化ア
ニール処理の条件を、ＸｅＣｌレーザを使用し、照射エ
ネルギーを７００ｍＪ／ｃｍ2、パルス幅を４４ｎ秒と
することができる。
【００２２】以降、従来の半導体装置の製造方法に従い
半導体装置を完成させる。尚、以降の工程においては、
半導体装置には６００゜Ｃ以下の熱処理しか行わないこ
とが重要である。
半導体装置を完成させる。尚、以降の工程においては、
半導体装置には６００゜Ｃ以下の熱処理しか行わないこ
とが重要である。
【００２３】
【発明の効果】本発明の半導体装置の製造方法において
は、上部に他の層が形成された下地層や比較的厚い導電
層は炉アニールあるいはＲＴＡによって活性化される。
また、シリサイド層の低抵抗化が図れる。ＬＤＤ構造や
ソース・ドレイン領域の活性化はパルスレーザ処理によ
って行われるので、浅い接合を維持することができ、微
細なトランジスタから成る超高集積回路を形成すること
ができる。
は、上部に他の層が形成された下地層や比較的厚い導電
層は炉アニールあるいはＲＴＡによって活性化される。
また、シリサイド層の低抵抗化が図れる。ＬＤＤ構造や
ソース・ドレイン領域の活性化はパルスレーザ処理によ
って行われるので、浅い接合を維持することができ、微
細なトランジスタから成る超高集積回路を形成すること
ができる。
【図１】本発明の半導体装置の製造方法の各工程を説明
するための、模式的な半導体素子の一部断面図である。
するための、模式的な半導体素子の一部断面図である。
【図２】光の波長とＳｉの吸収係数の関係を示す図であ
る。
る。
１０ 半導体基板 １２ 素子分離領域 １６ チャンネルストップイオン注入層 １８ ゲート酸化膜 １４ 閾値電圧調整イオン注入層 ２０ ゲートポリシリコン層 ２２ シリサイド層 ２４ ゲート電極領域 ２６ サイドスペース ２８ ソース・ドレイン領域
Claims (1)
- 【請求項１】（イ）素子分離領域及びゲート電極領域を
形成した後、炉アニールあるいはラピッドサーマルアニ
ールを行う工程と、 （ロ）ソース・ドレイン領域を形成した後、パルスレー
ザ処理を行う工程、から成ることを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01834192A JP3277533B2 (ja) | 1992-01-08 | 1992-01-08 | 半導体装置の製造方法 |
| US08/320,828 US5474940A (en) | 1992-01-08 | 1994-10-07 | Method of fabricating a semiconductor device having shallow junctions in source-drain regions and a gate electrode with a low resistance silicide layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01834192A JP3277533B2 (ja) | 1992-01-08 | 1992-01-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05190484A true JPH05190484A (ja) | 1993-07-30 |
| JP3277533B2 JP3277533B2 (ja) | 2002-04-22 |
Family
ID=11968958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01834192A Expired - Lifetime JP3277533B2 (ja) | 1992-01-08 | 1992-01-08 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5474940A (ja) |
| JP (1) | JP3277533B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006245338A (ja) * | 2005-03-03 | 2006-09-14 | Nec Electronics Corp | 電界効果型トランジスタの製造方法 |
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1992
- 1992-01-08 JP JP01834192A patent/JP3277533B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-07 US US08/320,828 patent/US5474940A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5474940A (en) | 1995-12-12 |
| JP3277533B2 (ja) | 2002-04-22 |
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