JP2002509646A - シリコンボディにケイ化物領域を形成する方法 - Google Patents

シリコンボディにケイ化物領域を形成する方法

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Abstract

(57)【要約】 本発明の方法は、シリコンボディ（１）またはその上に形成された集積電子素子への電気接触抵抗の低減を含んだ様々な目的に有用なケイ化物領域を、シリコンボディ（１）に作る。本発明の方法は、例えばイオン注入（２６）を用いてシリコンボディ（１）にアモルファス領域（２８）を作るステップと、チタン、コバルトまたはニッケルなどの金属（３０）をアモルファス領域（２８）に接するように形成または配置するステップと、例えばレーザ源からの強い光（３１）を金属に照射して、金属原子をアモルファス領域（２８）内に拡散させるステップと、を包含する。これにより、アモルファス領域（２８）は、所望のケイ化物組成物を有する合金領域になる。照射後に冷却すると、合金領域は、部分的に結晶性になる。合金領域をより結晶性の高い形に変えるために、本発明の方法は、好ましくは、例えば高速熱アニールを用いて合金領域を処理するステップを包含する。ケイ化物領域への電気接触を確立するために、絶縁体層（３２）および導電性リード（３４）はその後パターニングされ得る。ケイ化物領域の低接触抵抗は、比較的高周波数の電気信号を接触領域を通して伝送する能力を提供する。好適な応用では、本発明の方法は、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）のゲート、ソースおよびドレインのための自己整合されたケイ化物接触領域を形成するために使用される。

Description

【発明の詳細な説明】 シリコンボディにケイ化物領域を形成する方法 発明の背景 発明の分野 本発明は、シリコンボディにケイ化物領域を形成する方法に関する。ケイ化物 は、様々な目的のために使用されており、最も重要には、シリコン基板上に形成 された集積素子への電気接続に関する接触抵抗の低減のために使用されている。 低減された接触抵抗は、装置に、比較的高速で動作する能力を提供する。 関連技術の説明 シリコン基板上に形成された集積素子接触のため、特に、金属酸化物半導体（ ＭＯＳ）装置のためのケイ化物領域を形成するための多くの技術が開発されてき た。上記技術のほとんどは、ケイ化物がその上に形成されることが望まれるゲー ト、ドレインまたはソース領域の上に金属層を形成することを必要とする。そこ で、上記技術は、長時間の熱処理を用いて、金属を、ゲート、ドレインおよび／ またはソース領域を構成するシリコンと反応させて、低抵抗率のケイ化物領域を 形成する。基板は、金属層を取り除き、基板の上に電気絶縁層を形成し、そして 、ゲート、ソースおよびドレイン領域の上のケイ化物領域に接する導電性金属線 を絶縁層上に形成することによりさらに処理され、集積ＭＯＳ装置のための所望 の回路接続を形成する。 ケイ化物を形成する技術は、この技術が効果的であるために満たされなければ ならない幾つかの厳しいプロセス制限を受ける。上記制限は、（１）ケイ化物を 形成するために使用される金属は、集積素子のソースと、ドレインと、ゲートと の間にリーク経路の形成を防ぐために、シリコンに拡散する種になるように慎重 に選択されなければならないこと、（２）自己整合（ｓｅｌｆ−ａｌｉｇｎｅｄ ）ケイ化物化技術の場合、金属層は、ゲートの自己整合側壁を構成する絶縁材料 と反応してはならないこと、（３）低接触抵抗が達成され得るように、添加物 は、分離してケイ化物領域内に入ってはならないこと、（４）技術は、ケイ化物 領域がｃシリコンおよびポリシリコンの両方の上に形成されることを可能にする プロセスウィンドウを有していなければならないこと、（５）ケイ化物形成は、 シリコン中に存在する添加物に鈍感であるべきであること、および（６）接合リ ークの増加を防ぐために、金属原子は、ケイ化物領域を越えて拡散するべきでは ないこと、を含む。上記の基準のすべてを同時に達成することは、ほとんどの従 来のケイ化物化技術の場合、特に、比較的広範囲な熱処理を使用する技術の場合 、どう見ても困難である。従来の技術をその比較的狭いプロセスマージン内で行 うことが失敗するのは、そのような技術により必要とされる比較的長い熱処理時 間の間に金属原子が所望の境界を越えて熱ドリフトを起こすことによる欠陥の発 生においてである場合が最も多い。ケイ化物領域がその設計寸法を超えて延びる と、これは、ゲートと、ソースと、ドレインとの間にリーク経路を引き起こし得 る。従って、ケイ化物化プロセスマージンを、従来可能であったケイ化物化（ｓ ｉｌｉｃｉｄａｔｉｏｎ）プロセスマージンよりも大きくする技術が非常に必要 とされている。 長時間の熱処理を使用する従来の技術に加えて、幾つかの従来のケイ化物化技 術は、イオン注入を用いて、ケイ化物領域の形成を達成する。これらのイオン注 入ケイ化物化技術は、異なるイオン種類のイオンビーム混合を用いて所望の組成 物のケイ化物を生成するか、または、適切な化学量論を達成するために必要とさ れる割合での所望の種の金属イオンの注入を用いるかのいずれかである。上記２ 種類の技術のいずれにおいても、イオン注入は、ケイ化物を作製するために必要 とされる化学量論の割合のイオンが、シリコン基板に注入されなければならない 場合には特に、非常に広範囲であり、非常に時間がかかる。さらに、広範囲なイ オン注入は、結果的には、「ノックオン」、即ち、移動しているイオンが以前に 注入されたイオンにぶつかり、それらのイオンを、所望の深さよりもさらに深く シリコン基板内に押しやる現象、を引き起こす。ノックオンの発生は、接合リー クの増加につながる。従って、そのような従来の技術の使用の結果得られるケイ 化物化は、集積回路装置の端子間のリーク経路を作ってしまうほど、シリコン基 板内の非常に深くまで起こり得る。従って、従来のケイ化物化技術の上記の不利 な点を克服し得る技術が、非常に必要とされている。発明の要旨 本発明は、上記の不利な点を克服する。本発明の方法は、シリコンボディにア モルファス領域を作るステップと、金属層をアモルファス領域に接するように形 成または配置するステップと、金属層に光を照射して、金属をアモルファス領域 内に拡散させ、アモルファス領域から、ケイ化物組成物の合金領域を形成するス テップと、を包含する。シリコンボディにアモルファス領域を作るステップは、 好ましくは、イオン注入により行われる。シリコンボディにアモルファス領域が 形成される深さは、注入に使用されるイオン種の原子量、注入エネルギー、およ びシリコンボディに注入されるイオンの適用量の選択により決定され、且つ、高 精度に制御される。金属堆積の前にアモルファス化注入が行われるため、ノック オンは問題ではない。アモルファス領域上に金属層を形成または配置するステッ プは、好ましくは、金属をシリコンボディ上にスパッタリング、蒸着、または堆 積することにより行われる。金属は、チタン、コバルト、およびニッケルなどの 多数の金属のうちの１つであり得る。金属層を照射するステップは、好ましくは 、アモルファス領域を溶融状態にするのには十分であるが金属層およびシリコン ボディはそれぞれ固体状態のままであるパワーを有するパルス化されたレーザ光 を用いて達成され、溶融されたアモルファス領域は、照射ステップ後の冷却によ り、ケイ化物組成物を有する合金領域になる。シリコンボディおよび金属層がそ れぞれ固体状態のままでアモルファス領域を溶融させるために、金属層に照射す るために使用されるレーザ光のフルエンス（ｆｌｕｅｎｃｅ）は、好ましくは、 ０．１〜１．０ジュール／平方センチメートルの範囲である。本発明の方法はま た、合金領域を処理して、合金領域を、結晶性の高い（ｈｉｇｈｌｙ）原子構造 を有するケイ化物領域に変えるステップを含み得る。好ましくは、本発明の第１ の方法の処理ステップは、高速熱アニールにより行われる。好適な応用では、本 発明の方法は、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）の ゲート、ソースおよびドレインのための自己整合されたケイ化物接触を形成する ために使用される。 本発明の方法は、従来のケイ化物化技術に対して幾つかの利点を提供する。例 えば、本発明の方法では、ケイ化物化は、イオン注入によりアモルファス状にさ れる、シリコンボディの限られた部分においてのみ起こり、ケイ化物領域の寸法 は、リーク経路の形成と、シリコンボディおよび／またはその上に形成されるい かなる集積回路の電子特性にも悪影響を及ぼす他の問題点とを回避するために、 比較的厳密に制御され得る。さらに、金属をアモルファス領域内に拡散させるた めの金属層の照射に光を用いることは、シリコンボディの加熱を低減するのを助 け、シリコンボディ上に形成された集積回路は、そのような素子に他の損傷を与 え得る長時間の加熱を受けない。さらに、本発明の方法は、従来のケイ化物化技 術と比べてはるかに速いレートでケイ化物化を行うために使用され得る。従って 、本発明の方法を用いたシリコンボディのケイ化物化のスループットは、従来の ケイ化物化技術で可能であるスループットよりもはるかに大きい。 上記の特徴および利点、ならびに、これから明らかになるその他の特徴および 利点は、本発明の一部分を構成する添付の図面を参照して以下により完全に説明 され且つ請求される本発明の構成および動作の詳細にあり、後に明らかとなる。 図中、同一の番号は、同一の部分を指す。 図面の簡単な説明 図１Ａ〜図１Ｅは、シリコンボディの断面図であって、本発明の一般化された 方法による、シリコンボディのケイ化物化を行うステップを示す断面図である。 図２Ａ〜図２Ｉは、シリコンボディの断面図であって、集積ＭＩＳＦＥＴ装置 のゲート、ドレインおよびソースのための接触の自己整合ケイ化物化に適用され る場合の本発明の方法のステップを示す断面図である。 好適な実施形態の説明 図１Ａにおいて、シリコンボディ１には、本発明の方法による、シリコン領域 を形成する処理が施される。シリコンボディは、例えば、ＭＩＳＦＥＴ装置のゲ ートを形成するために使用される、シリコン基板、シリコン−オン−インシュレ ータ（silicon-on-insulator）基板、シリコンエピタキシャル層、または、ｃシ リコンもしくはポリシリコンであり得る。ボディ１の表面上には、レジスト層２ が形成され、そして、パターニングされて、ケイ化物領域を形成することが望ま しいシリコンボディの領域を露出するウィンドウを形成する。この技術の当業者 に公知のように、レジスト層は、様々な周知の技術を用いてパターニングされる 様々な適切な物質のうちのいずれであってもよい。 本発明の方法によれば、シリコンボディの露出部分は、好ましくは図１Ａの参 照番号「３」で示されるイオンの注入により、アモルファス状にされる。注入さ れたイオンは、基板中のシリコン原子間の化学結合を破壊するため、原子構造は 、イオンの衝撃（bombardment）を受けていないシリコンボディの部分と比べて 、比較的乱れたランダムな状態にされる。好ましくは、イオン種、注入エネルギ ー、および適用量は、アモルファス化領域４を、所定の深さまで延びるように作 るように選択される。概して、比較的軽い原子量のイオン種の選択、イオン注入 エネルギーの増加、または、イオン適用量の増加はそれぞれ、アモルファス領域 が延びる深さを増加する効果を有する。逆に、比較的重い原子量のイオン種の選 択、イオン注入エネルギーの低減、またはイオン適用量の低減はそれぞれ、アモ ルファス領域が延びる深さを低減する効果を有する。多数のイオン種が、アモル ファス領域を作るために使用され得る。例えば、イオン種は、シリコン、アルゴ ン、ヒ素、またはゲルマニウムを含み得る。イオン注入エネルギーは、１平方セ ンチメートル当たりイオン１０13〜１０15個の範囲の適用量で、１０〜１００キ ロ電子ボルト（ｋｅＶ）の範囲であり得る。好適な実施形態では、アモルファス 化領域がシリコンボディ内に延びる深さは、３００Åに予め決定される。アモル ファス化領域を３００Åの深さまで作るために、発明者は、１平方センチメート ル当たり原子約３×１０14個の適用量で約２０ｋｅＶのエネルギーで注入された ゲルマニウムイオンが、上記深さまでのシリコンボディのアモルファス化を達成 すると判断した。イオン注入は、カリフォルニア州サンホゼ（San Jose）のAppl ied Materials，Inc.から市販で入手可能な9500 XR Ion Implanterなどの装置を 用いて行われ得る。好ましくは、イオン注入は、Ultratech Stepper，Inc.から 市販で入手可能な投影ガス浸漬レーザアニール（Projection-Gas Immersion Las er Annealing）（P-GILA）機において行われる。イオン注入後、レジスト層２は 、 例えば、化学溶媒、機械磨耗、および／または、この技術の当業者に周知のその 他の技術により取り除かれる。 イオン注入が行われる真空チャンバからシリコンボディが取り出されると、こ のボディは、雰囲気に曝露され得、従って、雰囲気の酸素含有量のため、ある程 度の酸化を受け得る。この酸化は、シリコンボディの表面の上に、いわゆる「自 然」酸化物層を形成する。そのような自然酸化物層が、本発明の方法によるその 後の処理に悪影響を及ぼさないように、自然酸化物層は、酸性溶液で除去（stri pped）され得る。例えば、ＨＦ：Ｈ2Ｏの比が１：１００の溶液は、酸化物を、 ２０Å／分のレートで除去する。酸性溶液を用いてシリコンボディを３０秒処理 することが、自然酸化物層を取り除くのに十分である。代替例では、本発明の方 法は、チャンバ内で実行され得、そのため、アモルファス領域は、その上に金属 層を形成する前に酸化環境に曝露されず、これにより、取り除くことを必要とす る酸化物層の形成を防ぐ。 図１Ｂでは、少なくともアモルファス領域４の表面の上に、金属層５が形成さ れる。金属層は、シリコンボディとの電気接触のための所望のケイ化物化合物を 形成するために必要とされる金属原子を供給する。本発明の方法では、多数の金 属種が、ケイ化物化合物を形成するために使用され得る。例えば、金属層は、１ ５〜２０μΩｃｍ、１７〜２０μΩｃｍおよび１２〜１５μΩｃｍの抵抗を有す るケイ化物ＴｉＳｉ2、ＣｏＳｉ2、またはＮｉＳｉをそれぞれ形成するために使 用されるチタン、コバルトまたはニッケルを含み得る。金属層は、好ましくはス パッタリングにより形成されるが、蒸着または化学的気相成長もまた使用され得 る。例えば、金属層を形成するために、適切なスパッタリングチャンバは、カリ フォルニア州サンホゼのApplied Materials，Inc.から市販で入手可能なEndura VHPPVDである。好ましくは、金属層は、所望のケイ化物厚さまたは深さと、ケイ 化物を形成するために消費されるシリコンおよび金属の量の割合とに基づいて決 定された厚さで形成される。具体的には、金属層の厚さは、少なくとも、所望の ケイ化物深さを、ケイ化物を形成するために消費されるシリコンの金属に対する 比で割った値であるべきである。従って、厚さ３００ÅのＴｉＳｉ2ケイ化物領 域を形成するため、この特定のケイ化物の原子構造および結合のため、チタン の厚さ１Å当たり２．２７Åの厚さのシリコンが消費され（即ち、消費比２．２ ７）、金属の化学量論的な量が所望のケイ化物を形成するために利用可能である ３０Åであるべきである。 図１Ｃでは、金属層には、参照番号「６」で示される光が照射される。好まし くは、この光は、アモルファス領域を溶融状態にするのには十分であるがシリコ ンボディまたは金属層５を溶融させるのには不十分なパワーを有するレーザによ り発生される。アモルファス領域の化学結合は破壊されているため、アモルファ ス領域は、原子がより規則正しく並んでいるシリコンボディの他の部分よりも低 い温度で溶融状態になる。一般に、シリコンにおける金属の完全な混合を確実に するためには、レーザ光は、幾つかのパルスにわたって付与されなければならな いと判断されている。各レーザパルスは、１０ナノ秒と１００ナノ秒との間のパ ルス幅を有する。レーザパルスの繰り返しレートは、１ヘルツと１０００ヘルツ との間であり得る。レーザパルス間に、基板は、室温まで低下することが可能に される。アモルファス領域が溶融状態にされ、且つ、シリコンボディおよび金属 層がそれぞれ固相に維持される本発明のプロセスマージン内で、照射ステップが 行われることを確実にするためには、レーザ光は、約３００ヘルツの繰り返しレ ートで、１０〜１００ナノ秒のパルス幅の３〜１０ショットの連続で送達される ０．１〜１．０ジュール／平方センチメートルの範囲のフルエンスを有するべき である。本発明の方法のプロセスマージン内で操作するために必要とされる厳密 なレーザフルエンス、ショット数、ショット持続時間、および繰り返しレートは 、異なる種類のレーザ装置と、所望のケイ化物厚との間で変わる。フロリダ州フ ォートローダデール（Fort Lauderdale）のLambda Physik，Inc.から市販で入手 可能なモデルNo.4308のレーザの場合、好適なフルエンスは、３００ヘルツの繰 り返しレートで３０ナノ秒のパルス幅の１０ショットで送達される０．４０ジュ ール／平方センチメートルである。金属層５の照射は、好ましくは、窒素、アル ゴンまたはヘリウムの不活性雰囲気を有するチャンバにおいて行われる。適切な チャンバは、Ultratech Stepper，Inc.から市販で入手可能なP-GILA機である。 発明者は、上記のガイドラインおよび原則に従うレーザ光の適切な送達により、 ア モルファス領域が溶融され且つシリコンボディおよび金属層がそれぞれ固体状態 のままである温度ウィンドウが、１１５０℃〜１４１０℃という比較的大きい範 囲、および、約３００℃の温度差範囲にわたって起こるとを判断した。従って、 本発明の方法は、本発明の実行の成功のために利用可能なプロセスマージンを、 従来のケイ化物化技術に関して大幅に増加させる。 光照射後の冷却の際、以前のアモルファス領域４は、シリコンボディに形成さ れるケイ化物のための所望の組成物を有する合金領域になる。この合金領域は、 ケイ化物の原子が完全にではないが比較的規則正しく並んでいる部分結晶化状態 を有する。ＴｉＳｉ2ケイ化物の場合、この部分結晶化相は、そのケイ化物の「 Ｃ４９相」と呼ばれる。図１Ｄにおいて、金属層は、シリコンボディから除去さ れる。金属層の除去は、１２０℃に加熱された、硫酸（Ｈ2ＳＯ4）および過酸化 水素（Ｈ2Ｏ2）の４：１の溶液を用いて行われ得る。典型的には、シリコンボデ ィの約１０分間の浸漬が、金属層を取り除くために必要とされることのすべてで あるが、金属層を除去するために必要な時間は、金属の種類およびその厚さに依 存して変わり得る。浸漬は、モンタナ州カリスペル（Kalispell）のSEMITOOLTM 製造のEquinoxTMのようなスプレーエッチ具において行われ得る。 次いで、シリコンボディには、合金領域４を、所望の低抵抗特性を有する結晶 ケイ化物領域に変えるための処理が施される。結晶ケイ化物領域は、図１Ｄにお いて「ｘ」のハッチングにより示される。好ましくは、合金領域を結晶性の高い ケイ化物領域に変えるために、高速熱アニールが用いられる。高速熱処理は、シ リコンボディを、１時間から１０秒までの範囲の持続時間の間、７００℃〜９０ ０℃の温度に晒すことにより行われ得る。具体的な温度および持続時間は、温度 が比較的高ければ処理持続時間は比較的短く、また、その逆になるように、上記 範囲内で選択される。好ましくは、ＴｉＳｉ2ケイ化物の場合、合金領域を所望 のケイ化物に変えるために、シリコンボディには、２０秒間８５０℃の温度の高 速熱アニールが施される。高速熱アニール中にシリコンボディが置かれる雰囲気 は、不活性であるべきである。従って、例えば、高速熱アニールは、窒素雰囲気 を含むチャンバにおいて行われるべきである。高速熱アニールは、カリフォルニ ア州サンホゼのApplied Materials，Inc.から市販で入手可能なCenturaと呼ばれ る高速熱処理具において行われ得る。 一旦ケイ化物領域４が形成されると、図１Ｅに示されるように、ケイ化物への 電気接続を確立するために、接触が作製され得る。具体的には、例えばＳｉＯ2 からなる絶縁体層７が、シリコンボディ１上に形成され、そして、例えばレジス ト層の使用により達成される選択的エッチングまたは選択的形成によりパターニ ングされ、絶縁体層中のウィンドウを通してケイ化物領域４を露出する。次いで 、絶縁体層の上に導電性接触８が形成され、パターニングされて、絶縁体層中の ウィンドウを通してケイ化物領域との電気接触を形成する。導電性接触は、例え ばエッチングにより後で取り除かれるレジスト層を用いた導電性接触の選択的形 成により、スパッタリング、蒸着、または化学的気相成長により絶縁体層の上に 形成され得る。あるいは、導電性接触は、金属層上に形成されるレジスト層によ り露出される領域を介すように選択的にエッチングされる金属層の形成により、 絶縁体層の上に形成され得、それは後に取り除かれる。このように、導電性接触 は、シリコンボディへの低抵抗の電気接続を確立するために形成される。 図１Ａ〜図１Ｅを参照して上で説明された本発明の方法は、任意のシリコンボ ディ上への、様々な可能な組成物のうちの１つを有するケイ化物領域の形成に関 して、比較的一般化される。本発明の方法は、以下の図２Ａ〜図２Ｉで説明され る、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）（この用語は 、その意味の範囲内に「ＭＯＳＦＥＴ」を含む）上に自己整合されたケイ化物領 域を作るために適用され得る。 図２Ａ〜図２Ｉは、シリコンボディ１上に形成される集積ＭＩＳＦＥＴ装置の ゲート、ドレインおよびソースのための接触領域の自己整合ケイ化物化に適用さ れた場合の本発明の方法の断面図である。図２Ａにおいて、ＭＩＳＦＥＴ装置が 形成されるシリコンボディの領域を電気的に絶縁するために、フィールド絶縁体 層２０が形成される。この技術の当業者に周知のように、シリコンボディ１の表 面上には、ゲート絶縁体層２１が形成される。ゲート絶縁体層２１は、例えば酸 化物層であり得、この場合、結果として得られる装置はＭＯＳＦＥＴである。次 いで、例えば低圧化学的気相成長により、ゲート絶縁体層２１上にポリシリコン またはアモルファスシリコン層２２が堆積される。図２Ａに示されるように、シ リコン層およびゲート酸化物層は、レジスト層を用いてシリコン層およびゲート 絶縁体層を選択的に形成またはエッチングすることによりパターニングされ、シ リコンゲートボディ２２およびゲート絶縁体層２１を形成する。次いで、ドレイ ンおよびソース領域２３および２４には、適切なｎ型またはｐ型添加物がドープ される。シリコンボディ１、および従って、ＭＩＳＦＥＴチャネルがｐ型であれ ば、ドレインおよびソース領域には、ｎ型添加物がドープされる。一方、シリコ ンボディ１がｎ型であれば、ドレインおよびソース領域にはｐ型添加物がドープ される。 図２Ｂでは、シリコンボディ１およびシリコンゲートボディ２２の上に、絶縁 体層２５が形成される。次いで、図２Ｃに示されるように、絶縁体層２５がエッ チングされ、シリコンゲートボディの側部に絶縁体側壁を形成する。側壁２５は 、これから形成されるケイ化物領域の位置の自己整合を達成するのを助ける。 図２Ｄにおいて、イオン２６が注入され、ドレイン、ソースおよびゲート領域 の上にそれぞれアモルファス領域２７、２８および２９を形成する。イオン注入 のためのイオン種、注入エネルギーおよび適用量は、好ましくは、図１Ａに関し て以前に説明された通りである。アモルファス領域が雰囲気に曝露されると、少 なくともアモルファス領域２７、２８および２９の表面が、酸性溶液で除去され 、雰囲気に曝露されるとアモルファス領域２７、２８および２９上に形成され得 る、図１Ｂに関して以前に説明されたようないかなる自然酸化物膜をも取り除く 。 図２Ｅにおいて、少なくともアモルファス領域２７、２８および２９に隣接し て、金属層３０が形成または配置される。好ましくは、金属層３０は、図１Ｂに 関して以前に説明されたように、スパッタリング、蒸着または化学的気相成長に よりアモルファス領域上に形成されるチタン、コバルトまたはニッケルなどの種 である。 図２Ｆにおいて、金属層３０には、図１Ｃに関して以前に説明されたようなフ ルエンス、ショット数、ショット持続時間および繰り返しレートの光３１が照射 される。光３１は、アモルファス領域２７、２８および２９については、これら の領域を溶融状態にするのに十分に加熱するが、シリコンボディ１、ゲートシリ コンボディ２２、ゲート絶縁体層２１、およびフィールド絶縁体領域２０の側壁 ２５についてはそれぞれの溶融温度まで加熱しない。従って、シリコンボディ、 ゲートシリコンボディ、ゲート絶縁体層、側壁、およびフィールド絶縁体領域は 、それぞれの固体状態のままである。光３１の加熱作用のため、金属原子は、金 属層３０から、溶融したアモルファス領域２７、２８および２９内に拡散し、ア モルファス領域２７、２８および２９は、ケイ化物組成物のそれぞれの合金領域 を形成する。光３１の照射後、合金領域の温度は低下し、少なくとも部分的に結 晶性の化学的形態になる。 図２Ｇにおいて、金属層３０は、好ましくは図１Ｄに関して説明されたような 酸性溶液を用いて、フィールド絶縁体２０、側壁２５、ならびに合金領域２７、 ２８および２９の表面から除去される。図２Ｈでは、合金領域２７、２８および ２９には、合金領域をさらに結晶化して、非常に規則正しく並んだ原子構造を有 する化学的形態にするための処理が施され、上記領域は、所望の低抵抗特性を有 するケイ化物領域になる。図２Ｈにおいて、結晶ケイ化物領域２７、２８および ２９は、「ｘ」のハッチングで示される。好ましくは、それぞれのケイ化物領域 を形成するための合金領域の処理は、好ましくは、図１Ｄに関して以前に説明さ れたように、高速熱アニールを用いて行われる。 図２Ｉにおいて、フィールド絶縁休領域２０、ケイ化物領域２７、２８および ２９、ならびに、側壁２５の上に、絶縁体層３２が形成される。絶縁体層３２は 、ケイ化物領域２７、２８および２９を露出するように、選択的にパターニング される。アルミニウムまたはその他の導電性金属からなる導電性リード３３、３ ４および３５が形成され、そして、ＭＩＳＦＥＴ装置のドレイン、ソースおよび ゲートのケイ化物領域２７、２８および２９にそれぞれ物理的に接するようにパ ターニングされる。導電性リード３３、３４および３５の上には、例えばシリコ ン酸化物からなる絶縁体層３６が形成され、導電性リードおよびＭＩＳＦＥＴ装 置を電気的に絶縁し且つ保護する。リード３３、３４および３５は、ケイ化物領 域２７、２８および２９に接する端部と反対側の端部で、他の電子構成要素、お よび／または、電源もしくは信号源に結合される。 好ましくは、本発明の方法では、ケイ化物化が起こる深さは、イオン注入によ りアモルファス状態にされる領域（単数または複数）の深さにより決定される。 本発明の方法によれば、アモルファス領域の深さが、イオン種、注入エネルギー 、および適用量の選択により厳密に制御され得るため、ケイ化物領域の境界は、 リーク経路の形成と、シリコンボディおよび／またはその上に形成されるいかな る集積素子の電子特性にも他の方法で悪影響を及ぼすその他の問題点とをさける ように効果的に制御され得る。さらに、本発明の方法では、アモルファス領域内 に金属を拡散させるための金属層の照射に光を用いることは、シリコンボディの 加熱を低減するのを助け、シリコンボディの上に形成される集積素子は、上記素 子に他の方法で損傷を与え得る長時間の加熱、即ち、従来のケイ化物化技術の有 効性を大幅に低減する問題点、を被らない。本発明の方法では、アモルファス領 域のレーザ加熱は、アモルファス領域は溶融状態になるが、シリコンボディおよ び金属層はそれぞれ固相のままである、３００℃の温度範囲にわたるプロセスマ ージン内で効果的に達成され得る。従って、レーザ加熱は、レーザ照射の結果と して生じるシリコンボディまたは合金領域に悪影響を及ぼすことなく、上記温度 範囲の中間の最適加熱値から大幅にはずれ得る。本発明の方法のこの特徴は、シ リコンボディまたはシリコンボディに形成される集積素子においてリーク経路ま たは他の欠陥を生じる危険性をあまり増加せずに、ケイ化物接触の形成を可能に する。さらに、本発明の方法は、従来のケイ化物化技術、特に、ケイ化物領域を 形成するために化学量論的な量の金属イオンの注入を必要とする技術と比べて、 はるかに速いレートでケイ化物化を行うために使用され得る。実際に、本発明の 方法は、１平方センチメートル当たりほんの１０13〜１０15個のイオンの注入し か必要としないが、従来のケイ化物化技術は、１平方センチメートル当たり原子 １０16〜１０17個のオーダの注入を必要とするため、本発明の方法と比べて、実 行するのに１０〜１００００倍長い時間がかかる。従って、本発明の方法を用い たシリコンボディのケイ化物化のスループットは、従来のケイ化物化技術で可能 なスループットよりもはるかに大きい。さらに、従来のケイ化物化技術で必要と される化学量論的な量の金属イオンを注入するために必要な規模のイオン注入で は、「ノックオン」の発生、および従って、リーク経路の形成が、望ましくない 程度に増加される。逆に、本発明の方法により必要とされる比較的少ないイオン 注入適用量は、シリコンボディまたはその集積素子に悪影響を及ぼし得る規模 のノックオンの可能性を最小にする。 本発明の多くの特徴および利点は、詳細な明細書から明らかであり、従って、 添付の請求の範囲により、本発明の真の精神および範囲に従う、説明された方法 のそのような特徴および利点のすべてをカバーすることが意図される。さらに、 多数の改変および変更が当業者に容易に思いつくため、本発明を、示され且つ説 明された厳密な構成および動作に限定することは望ましくない。従って、すべて の適切な改変およびその等価物は、本発明の精神および範囲内にあるものとされ 得る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラマー，カール−ジョセフ アメリカ合衆国 カリフォルニア 94025, メンロ パーク，コールマン アベニュー 810，アパートメント 17 (72)発明者 ウェイナー，カート アメリカ合衆国 カリフォルニア 95125, サン ホセ，ネバダ アベニュー 822 【要約の続き】 周波数の電気信号を接触領域を通して伝送する能力を提 供する。好適な応用では、本発明の方法は、金属−絶縁 体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）のゲ ート、ソースおよびドレインのための自己整合されたケ イ化物接触領域を形成するために使用される。

Claims (1)

  1. 【特許請求の範囲】 １．ａ）シリコンボディに、所定の深さを有するアモルファス領域を作るステッ プと、 ｂ）該アモルファス領域に接するように金属層を形成するステップと、 ｃ）該金属層にレーザ光を照射して、金属を該アモルファス領域内に拡散させ 、該アモルファス領域から、ケイ化物組成物の合金領域を形成するステップであ り、該レーザ光は、該アモルファス領域は溶融させるが該金属層および該シリコ ンボディは固体状態のままであるフルエンスを有するステップと、 ｄ）該合金領域を処理して、該合金領域から、３０μΩｃｍ未満の抵抗を有す るケイ化物領域を形成するステップと、 を包含する、方法。 ２．前記ステップ（ｄ）が、少なくとも前記合金領域に高速熱アニールを施すサ ブステップを包含する、請求項１に記載の方法。 ３．前記ケイ化物領域が、トランジスタのゲート、ドレインおよびソース領域の うちの少なくとも１つの上に形成され、 ｅ）少なくとも１つの絶縁体層および少なくとも１つの導電層をパターニング して、該ケイ化物領域に接する導電経路を形成するステップをさらに包含する、 請求項１に記載の方法。 ４．前記ステップ（ａ）が、前記シリコンボディにイオンを注入して、前記アモ ルファス領域を形成するサブステップを包含する、請求項１に記載の方法。 ５．前記イオンが、シリコン、アルゴン、ヒ素およびゲルマニウムのうちの少な くとも１つを含む、請求項４に記載の方法。 ６．前記イオンが、１０〜１００キロ電子ボルト（ｋｅＶ）の範囲のエネルギー で注入される、請求項５に記載の方法。 ７．前記注入サブステップが、１平方センチメートル当たり原子１０13〜１０15 個の範囲の適用量で行われる、請求項５に記載の方法。 ８．ｅ）イオン種、イオンエネルギーおよびイオン適用量のうちの少なくとも１ つを選択して、前記アモルファス領域を前記所定の深さまで形成するステップを さらに包含し、 前記注入サブステップが、該ステップ（ｅ）に基づいて行われる、請求項４に 記載の方法。 ９．ｅ）前記ステップ（ａ）を行った後、前記ステップ（ｂ）を行う前に、前記 シリコンボディから酸化物層を除去するステップをさらに包含する、請求項１に 記載の方法。 １０．前記ステップ（ｄ）が、前記シリコンボディを酸性浴に浸すサブステップ を包含する、請求項９に記載の方法。 １１．前記ステップ（ｂ）が、前記アモルファス領域に金属をスパッタリングし て、前記金属層を形成するサブステップを包含する、請求項１に記載の方法。 １２．前記金属が、チタン、コバルトおよびニッケルのうちの少なくとも１つを 含む、請求項１１に記載の方法。 １３．前記ステップ（ｂ）が、前記アモルファス領域に金属を蒸着して、前記金 属層を形成するサブステップを包含する、請求項１に記載の方法。 １４．前記ステップ（ｂ）が、化学的気相成長により、前記アモルファス領域上 に前記金属層を形成するサブステップを包含する、請求項１に記載の方法。 １５．前記金属層が、前記アモルファス領域が前記シリコンボディに形成される 前記所定の深さを、シリコンの金属に対する消費比で割った値よりも大きい厚さ に形成される、請求項１に記載の方法。 １６．前記ステップ（ｃ）が、前記金属層にレーザ光を照射するサブステップを 包含する、請求項１に記載の方法。 １７．前記フルエンスが、０．１〜１．０ジュール／平方センチメートルの範囲 である、請求項１に記載の方法。 １８．前記金属層に、ショットの連続で前記レーザ光を照射する、請求項１６に 記載の方法。 １９．前記ステップ（ｃ）の実行中、前記シリコンボディが、アルゴン、ヘリウ ムおよび窒素のうちの少なくとも１つを含む周囲媒体中に配置される、請求項１ に記載の方法。 ２０．ａ）シリコン基板上に第１の絶縁体層を形成するステップと、 ｂ）該第１の絶縁体層をパターニングして、ゲート絶縁体層を作るステップと 、 ｃ）該ゲート絶縁体層の上にシリコン領域を形成するステップと、 ｄ）該シリコン領域をパターニングして、該ゲート絶縁体層の上にゲートシリ コン領域を作るステップと、 ｅ）少なくとも、該ゲートシリコン領域に隣接する該シリコン基板の領域にド ープを行い、該シリコン基板にドレインおよびソース領域を形成するステップと 、 ｆ）該ゲートシリコン領域および該シリコン基板の上に、第２の絶縁体層を形 成するステップと、 ｇ）該第２の絶縁体層をエッチングして、該ゲートシリコン領域の側部に接す る側壁を形成するステップと、 ｈ）ゲート、ソースおよびドレインのうちの少なくとも１つに、少なくとも１ つのアモルファス領域を作るステップと、 ｉ）該アモルファス領域に接する金属層を形成するステップと、 ｊ）該金属層にレーザ光を照射して、該アモルファス領域内に金属を拡散させ 、該アモルファス領域から、ケイ化物組成物の合金領域を形成するステップと、 ｋ）該金属層を取り除くステップと、 ｌ）該合金領域を処理して、ケイ化物領域を形成するステップと、 を包含する、方法。 ２１．ｍ）前記シリコン基板の上に、第３の絶縁体層を形成するステップと、 ｎ）該第３の絶縁体層をパターニングして、前記ソース、ゲートおよびドレイ ン領域を選択的に露出するステップと、 ｏ）該第３の絶縁体層上に、該ソース、ゲートおよびドレイン領域に接する導 電性リードを形成するステップと、 をさらに包含する、請求項２０に記載の方法。 ２２．前記ステップ（ｈ）が、イオンを注入して前記アモルファス領域を形成す るサブステップを包含する、請求項２０に記載の方法。 ２３．前記ステップ（ｉ）が、前記アモルファス領域に前記金属層をスパッタリ ングするステップを包含する、請求項２０に記載の方法。 ２４．ａ）シリコンボディの領域をアモルファス化するステップと、 ｂ）該アモルファス化された領域に接するように金属を配置するステップと、 ｃ）該アモルファス化された領域を溶融するのには十分であるが該金属および 該シリコンボディを溶融するのには不十分なパワーの光を、該アモルファス化さ れた領域に照射して、金属が該アモルファス領域に拡散して、ケイ化物組成物の 合金領域を形成するステップと、 ｄ）該シリコンボディから該金属を取り除くステップと、 ｅ）該合金領域からケイ化物領域を形成するステップと、 を包含する、方法。 ２５．前記ステップ（ｅ）が、前記合金領域の高速熱アニールを行って、前記ケ イ化物領域を作るサブステップを包含する、請求項２４に記載の方法。 ２６．前記ステップ（ａ）が、前記シリコンボディにイオンを注入するサブステ ップを包含し、前記アモルファス化された領域を作る、請求項２４に記載の方法 。 ２７．前記ステップ（ｂ）が、前記アモルファス化された領域に前記金属をスパ ッタリングするサブステップを包含する、請求項２４に記載の方法。 ２８．前記ステップ（ｂ）が、前記アモルファス化された領域に前記金属を蒸着 するサブステップを包含する、請求項２４に記載の方法。 ２９．前記ステップ（ｂ）が、化学的気相成長を用いて、前記金属を、前記アモ ルファス化された領域に接するように形成するサブステップを包含する、請求項 ２４に記載の方法。 ３０．前記ステップ（ｃ）が、０．１〜１．０ジュール／平方センチメートルの 範囲のフルエンスを有するレーザ光を前記金属に照射するサブステップを包含す る、請求項２４に記載の方法。 ３１．前記ステップ（ｃ）が、前記レーザ光をショットの連続で照射するサブス テップを包含する、請求項３０に記載の方法。 ３２．３〜１０の範囲の所定のショット数が、１０〜１００ナノ秒の持続時間で 前記金属に送達される、請求項３１に記載の方法。
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Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW297142B (ja) * 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
US6387803B2 (en) * 1997-01-29 2002-05-14 Ultratech Stepper, Inc. Method for forming a silicide region on a silicon body
US20020045307A1 (en) * 1997-07-03 2002-04-18 Jorge Kittl Method of forming a silicide layer using metallic impurities and pre-amorphization
US6610564B2 (en) * 2000-03-03 2003-08-26 Shinichi Fukada Method of fabricating semiconductor device
US6545326B2 (en) * 1997-09-19 2003-04-08 Hitachi, Ltd. Method of fabricating semiconductor device
US6300206B1 (en) * 1997-09-19 2001-10-09 Hitachi, Ltd. Method for manufacturing semiconductor device
JP3389075B2 (ja) * 1997-10-01 2003-03-24 株式会社東芝 半導体装置の製造方法
US6316357B1 (en) * 1997-10-08 2001-11-13 Industrial Technology Research Institute Method for forming metal silicide by laser irradiation
US6214710B1 (en) * 1997-12-12 2001-04-10 Texas Instruments Incorporated Method for a semiconductor device having reduced contact resistance and leakage
US6071782A (en) * 1998-02-13 2000-06-06 Sharp Laboratories Of America, Inc. Partial silicidation method to form shallow source/drain junctions
US6996549B2 (en) * 1998-05-01 2006-02-07 Health Discovery Corporation Computer-aided image analysis
US6117742A (en) * 1998-05-15 2000-09-12 Advanced Micro Devices, Inc. Method for making a high performance transistor
US6265291B1 (en) * 1999-01-04 2001-07-24 Advanced Micro Devices, Inc. Circuit fabrication method which optimizes source/drain contact resistance
US6174791B1 (en) * 1999-03-25 2001-01-16 United Microelectronics Corp. Method for a pre-amorphization
US6265293B1 (en) 1999-08-27 2001-07-24 Advanced Micro Devices, Inc. CMOS transistors fabricated in optimized RTA scheme
US6825101B1 (en) 2000-03-27 2004-11-30 Ultratech, Inc. Methods for annealing a substrate and article produced by such methods
US6274488B1 (en) 2000-04-12 2001-08-14 Ultratech Stepper, Inc. Method of forming a silicide region in a Si substrate and a device having same
US6420264B1 (en) 2000-04-12 2002-07-16 Ultratech Stepper, Inc. Method of forming a silicide region in a Si substrate and a device having same
US6387790B1 (en) 2000-06-23 2002-05-14 International Business Machines Corporation Conversion of amorphous layer produced during IMP Ti deposition
US6365446B1 (en) 2000-07-03 2002-04-02 Chartered Semiconductor Manufacturing Ltd. Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process
US6399450B1 (en) 2000-07-05 2002-06-04 Advanced Micro Devices, Inc. Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions
US6335253B1 (en) 2000-07-12 2002-01-01 Chartered Semiconductor Manufacturing Ltd. Method to form MOS transistors with shallow junctions using laser annealing
US6630386B1 (en) 2000-07-18 2003-10-07 Advanced Micro Devices, Inc CMOS manufacturing process with self-amorphized source/drain junctions and extensions
US6521502B1 (en) 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6756277B1 (en) 2001-02-09 2004-06-29 Advanced Micro Devices, Inc. Replacement gate process for transistors having elevated source and drain regions
US6797602B1 (en) 2001-02-09 2004-09-28 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device with supersaturated source/drain extensions and metal silicide contacts
US6551885B1 (en) 2001-02-09 2003-04-22 Advanced Micro Devices, Inc. Low temperature process for a thin film transistor
US6403434B1 (en) 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric
US6495437B1 (en) 2001-02-09 2002-12-17 Advanced Micro Devices, Inc. Low temperature process to locally form high-k gate dielectrics
US6787424B1 (en) 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
US6380057B1 (en) * 2001-02-13 2002-04-30 Advanced Micro Devices, Inc. Enhancement of nickel silicide formation by use of nickel pre-amorphizing implant
US6544888B2 (en) * 2001-06-28 2003-04-08 Promos Technologies, Inc. Advanced contact integration scheme for deep-sub-150 nm devices
JP2003037082A (ja) * 2001-07-24 2003-02-07 Mitsubishi Electric Corp 高融点金属配線層の製造方法、半導体装置の製造方法および半導体装置
JP2003229568A (ja) * 2002-02-04 2003-08-15 Hitachi Ltd 半導体装置の製造方法および半導体装置
KR100842884B1 (ko) * 2002-05-30 2008-07-02 매그나칩 반도체 유한회사 반도체소자의 제조 방법
US6642158B1 (en) * 2002-09-23 2003-11-04 Intel Corporation Photo-thermal induced diffusion
JP4589606B2 (ja) * 2003-06-02 2010-12-01 住友重機械工業株式会社 半導体装置の製造方法
KR100555505B1 (ko) * 2003-07-09 2006-03-03 삼성전자주식회사 실리사이드층의 증착 및 제거에 의해서 콘택홀 바닥에서확장된 오픈 선폭을 구현하는 연결 콘택 형성 방법
US7812423B2 (en) * 2003-08-12 2010-10-12 Massachusetts Institute Of Technology Optical device comprising crystalline semiconductor layer and reflective element
US7972776B2 (en) * 2005-11-15 2011-07-05 Oncohealth Corporation Protein chips for HPV detection
US7732166B2 (en) * 2005-11-15 2010-06-08 Oncohealth Corporation Detection method for human pappilomavirus (HPV) and its application in cervical cancer
US20070212859A1 (en) 2006-03-08 2007-09-13 Paul Carey Method of thermal processing structures formed on a substrate
US7795124B2 (en) * 2006-06-23 2010-09-14 Applied Materials, Inc. Methods for contact resistance reduction of advanced CMOS devices
US20080025354A1 (en) * 2006-07-31 2008-01-31 Dean Jennings Ultra-Fast Beam Dithering with Surface Acoustic Wave Modulator
US7548364B2 (en) 2006-07-31 2009-06-16 Applied Materials, Inc. Ultra-fast beam dithering with surface acoustic wave modulator
US20100003704A1 (en) * 2008-06-13 2010-01-07 Shuling Cheng IN SITU detection of early stages and late stages HPV infection
US8968995B2 (en) * 2008-11-12 2015-03-03 Oncohealth Corp. Detection, screening, and diagnosis of HPV-associated cancers
US8148663B2 (en) * 2007-07-31 2012-04-03 Applied Materials, Inc. Apparatus and method of improving beam shaping and beam homogenization
US9299643B2 (en) * 2008-09-29 2016-03-29 Cypress Semiconductor Corporation Ruthenium interconnect with high aspect ratio and method of fabrication thereof
JP2012526286A (ja) 2009-05-07 2012-10-25 オンコヘルス コーポレーション ヒトパピローマウイルス（ｈｐｖ）およびｈｐｖ関連癌の初期段階および後期段階の検出、スクリーニング、および診断のための高度または≧ｃｉｎ２の同定
CN102822672B (zh) 2010-01-08 2015-12-09 安科健康公司 用于诊断和筛选与hpv有关的癌症的高通量细胞基hpv免疫测定
US8349718B2 (en) * 2011-03-24 2013-01-08 Kabushiki Kaisha Toshiba Self-aligned silicide formation on source/drain through contact via
US8927423B2 (en) 2011-12-16 2015-01-06 Applied Materials, Inc. Methods for annealing a contact metal layer to form a metal silicidation layer
US8586479B2 (en) 2012-01-23 2013-11-19 Applied Materials, Inc. Methods for forming a contact metal layer in semiconductor devices
US9330939B2 (en) 2012-03-28 2016-05-03 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
CN110066984B (zh) 2013-09-27 2021-06-08 应用材料公司 实现无缝钴间隙填充的方法
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
WO2019036157A1 (en) 2017-08-18 2019-02-21 Applied Materials, Inc. HIGH PRESSURE AND HIGH TEMPERATURE RECOVERY CHAMBER
SG11202003355QA (en) 2017-11-11 2020-05-28 Micromaterials Llc Gas delivery system for high pressure processing chamber
WO2019099255A2 (en) 2017-11-17 2019-05-23 Applied Materials, Inc. Condenser system for high pressure processing system
JP7239598B2 (ja) 2018-03-09 2023-03-14 アプライド マテリアルズ インコーポレイテッド 金属含有材料の高圧アニーリングプロセス
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4622735A (en) * 1980-12-12 1986-11-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device utilizing self-aligned silicide regions
US4555301A (en) * 1983-06-20 1985-11-26 At&T Bell Laboratories Formation of heterostructures by pulsed melting of precursor material
US4522845A (en) * 1983-06-20 1985-06-11 Varian Associates, Inc. Process for producing a layer of a metal silicide by applying multichromatic radiation
US5010032A (en) * 1985-05-01 1991-04-23 Texas Instruments Incorporated Process for making CMOS device with both P+ and N+ gates including refractory metal silicide and nitride interconnects
CA1216962A (en) * 1985-06-28 1987-01-20 Hussein M. Naguib Mos device processing
US4690730A (en) * 1986-03-07 1987-09-01 Texas Instruments Incorporated Oxide-capped titanium silicide formation
US4924294A (en) * 1989-03-01 1990-05-08 The Boeing Company Structure and method for selectively producing a conductive region on a substrate
US4931353A (en) * 1989-03-01 1990-06-05 The Boeing Company Structure and method for selectively producing a conductive region on a substrate
EP0443297B1 (en) * 1990-02-20 1999-09-01 STMicroelectronics S.r.l. Metal-semiconductor ohmic contact forming process
US5236865A (en) * 1991-01-16 1993-08-17 Micron Technology, Inc. Method for simultaneously forming silicide and effecting dopant activation on a semiconductor wafer
US5094977A (en) * 1991-01-25 1992-03-10 Micron Technology, Inc. Stress reduction in metal films by laser annealing
US5122479A (en) * 1991-04-11 1992-06-16 At&T Bell Laboratories Semiconductor device comprising a silicide layer, and method of making the device
JP3234002B2 (ja) * 1992-09-25 2001-12-04 株式会社東芝 半導体装置の製造方法
JP2692554B2 (ja) * 1993-12-16 1997-12-17 日本電気株式会社 半導体装置の製造方法
US5405806A (en) * 1994-03-29 1995-04-11 Motorola Inc. Method for forming a metal silicide interconnect in an integrated circuit
JP2978736B2 (ja) * 1994-06-21 1999-11-15 日本電気株式会社 半導体装置の製造方法
JP2692617B2 (ja) * 1994-12-06 1997-12-17 日本電気株式会社 半導体装置の製造方法
US5700717A (en) * 1995-11-13 1997-12-23 Vlsi Technology, Inc. Method of reducing contact resistance for semiconductor manufacturing processes using tungsten plugs

Also Published As

Publication number Publication date
EP0976147A4 (en) 2002-11-27
KR100515805B1 (ko) 2005-09-21
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DE69837657T2 (de) 2007-08-09
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