JPH0294519A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0294519A JPH0294519A JP24648688A JP24648688A JPH0294519A JP H0294519 A JPH0294519 A JP H0294519A JP 24648688 A JP24648688 A JP 24648688A JP 24648688 A JP24648688 A JP 24648688A JP H0294519 A JPH0294519 A JP H0294519A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法、特に微細化、高集積
度化に伴う拡散領域と配線層間のコンタクト用の半導体
埋込み層を低抵抗化する製造方法に関する。
度化に伴う拡散領域と配線層間のコンタクト用の半導体
埋込み層を低抵抗化する製造方法に関する。
本発明は、半導体装置の製造方法において、不純物拡散
領域上の絶縁層に形成したコンタクト孔内に半導体埋込
み層を形成し、半導体埋込み層に不純物をイオン注入し
てアニール処理して後、さらにレーザ照射して半導体埋
込み層の未活性化部分を活性化することにより、コンタ
クト用の半導体埋込み層の低抵抗化を図るようにしたも
のである。
領域上の絶縁層に形成したコンタクト孔内に半導体埋込
み層を形成し、半導体埋込み層に不純物をイオン注入し
てアニール処理して後、さらにレーザ照射して半導体埋
込み層の未活性化部分を活性化することにより、コンタ
クト用の半導体埋込み層の低抵抗化を図るようにしたも
のである。
？ｌＯＳメモリ装置の微細化、高集積度化に伴って拡散
領域（ソース領域、ドレイン領域等）と配線層との接続
が重要となっている。この接続化技術は特に１６Ｍ Ｄ
ＲＡＭ、４Ｍ Ｓｌ？ＡＭで代表される０、５μｍルー
ルの大規模集積化メモリ装置ではコンタクト孔のアスペ
クト比が１．０以上にもなり、上記接続が極めて重要か
つ難かしい技術となっている。この高７スペクト比のコ
ンタクト孔の接続は選択ＣｖＤ技術等によるタングステ
ン（Ｗ）埋込み技術、高温バイアススパッタによるへ１
埋込み技術、減圧ＣＶＤ多結晶シリコン埋込み技術等が
用いられるが、特に多結晶シリコン埋込みは従来技術の
延長であり、実用的技術である。最近の大規模集積化メ
モリ装置がＣＭＯ５化の方向にある事から多結晶シリコ
ン埋込み層への不純物ドーピングにはイオン注入が用い
られる。
領域（ソース領域、ドレイン領域等）と配線層との接続
が重要となっている。この接続化技術は特に１６Ｍ Ｄ
ＲＡＭ、４Ｍ Ｓｌ？ＡＭで代表される０、５μｍルー
ルの大規模集積化メモリ装置ではコンタクト孔のアスペ
クト比が１．０以上にもなり、上記接続が極めて重要か
つ難かしい技術となっている。この高７スペクト比のコ
ンタクト孔の接続は選択ＣｖＤ技術等によるタングステ
ン（Ｗ）埋込み技術、高温バイアススパッタによるへ１
埋込み技術、減圧ＣＶＤ多結晶シリコン埋込み技術等が
用いられるが、特に多結晶シリコン埋込みは従来技術の
延長であり、実用的技術である。最近の大規模集積化メ
モリ装置がＣＭＯ５化の方向にある事から多結晶シリコ
ン埋込み層への不純物ドーピングにはイオン注入が用い
られる。
第４図は従来のｐチャンネルＭＯ５トランジスタのコン
タクト７部分を示す。同図中、（ｌｌはｎ形半導体基板
、（２）はｐ形不純物例えばａｐｚ”を打込みエネルギ
ー２０ｋｅＶ、ドーズＩ ３ Ｘ ＩＱｌｓｃｆｆｌ−
２でイオン注入してなるソース又はドレイン領域となる
拡散領域、（３）は例えばＳｉＯ□等からなるゲート絶
縁膜、（４）は例えば多結晶シリコンからなるゲート電
極、（５）は選択酸化（ＬＯＧＯ５）によるフィールド
絶縁層を示す。そして、拡散領域（２）及びゲート電極
（４）を含む基板ｆｉｌ上の全面に例えばＳｉＯ□等の
絶縁層（６）を形成した後、拡散領域（２）上の絶縁層
（６）にコンタクト孔（７）を形成し、このコンタクト
孔（７）内にコンタクト用の多結晶シリンコ埋込み層（
８）を形成する。次いで、この多結晶シリンコ埋込み眉
（８）にｐ形不純物例えばＢＦｚ・を打込みエネルギー
６０ｋｅＶ、ドーズ量２ Ｘ １０１６ａｍ−”でイオ
ン注入した後、アニール処理して活性化する。しかる後
、多結晶シリコン埋込み層（８）に接続する例えばＴｉ
Ｎ／Ｔｉによるバリアメタル（９）とＡｎ −３ｉ層（
１０）とからなる金属配ｆｉ（１１）を形成して作製さ
れる。
タクト７部分を示す。同図中、（ｌｌはｎ形半導体基板
、（２）はｐ形不純物例えばａｐｚ”を打込みエネルギ
ー２０ｋｅＶ、ドーズＩ ３ Ｘ ＩＱｌｓｃｆｆｌ−
２でイオン注入してなるソース又はドレイン領域となる
拡散領域、（３）は例えばＳｉＯ□等からなるゲート絶
縁膜、（４）は例えば多結晶シリコンからなるゲート電
極、（５）は選択酸化（ＬＯＧＯ５）によるフィールド
絶縁層を示す。そして、拡散領域（２）及びゲート電極
（４）を含む基板ｆｉｌ上の全面に例えばＳｉＯ□等の
絶縁層（６）を形成した後、拡散領域（２）上の絶縁層
（６）にコンタクト孔（７）を形成し、このコンタクト
孔（７）内にコンタクト用の多結晶シリンコ埋込み層（
８）を形成する。次いで、この多結晶シリンコ埋込み眉
（８）にｐ形不純物例えばＢＦｚ・を打込みエネルギー
６０ｋｅＶ、ドーズ量２ Ｘ １０１６ａｍ−”でイオ
ン注入した後、アニール処理して活性化する。しかる後
、多結晶シリコン埋込み層（８）に接続する例えばＴｉ
Ｎ／Ｔｉによるバリアメタル（９）とＡｎ −３ｉ層（
１０）とからなる金属配ｆｉ（１１）を形成して作製さ
れる。
しかし乍ら、上述したように最近の大規模メモリ１１で
はコンタクト用の多結晶シリコン埋込み層への不純物ド
ーピングにイオン注入が用いられるが、特に次の表に示
すようにｐチャンネＪｌ／ＭＯＳトランジスタのコンタ
クト孔内の多結晶シリンコ埋込み層の低抵抗化が困難と
なっていた。
はコンタクト用の多結晶シリコン埋込み層への不純物ド
ーピングにイオン注入が用いられるが、特に次の表に示
すようにｐチャンネＪｌ／ＭＯＳトランジスタのコンタ
クト孔内の多結晶シリンコ埋込み層の低抵抗化が困難と
なっていた。
表
このｐチャンネルＭＯ３）ランジスタにおいてコンタク
ト抵抗が大きい原因としては、第３図の多結晶シリコン
埋込み層（８）へ注入された不純物（ボロンイオン）の
原子濃度分布（ＳＩＭＳによる）（ａ）と、活性化され
たキャリア濃度分布（ｂｌから明らかなように、多結晶
Ｉシリコン埋込み層（８）表面のＢＦ！″注大層の活性
化が不充分であり特に多結晶シリコン埋込み層（８）表
面は活性化率が１７１０にも満たない事が一因していた
。
ト抵抗が大きい原因としては、第３図の多結晶シリコン
埋込み層（８）へ注入された不純物（ボロンイオン）の
原子濃度分布（ＳＩＭＳによる）（ａ）と、活性化され
たキャリア濃度分布（ｂｌから明らかなように、多結晶
Ｉシリコン埋込み層（８）表面のＢＦ！″注大層の活性
化が不充分であり特に多結晶シリコン埋込み層（８）表
面は活性化率が１７１０にも満たない事が一因していた
。
本発明は、上述の点に濫み、コンタクト用の半導体埋込
み層の低抵抗化を可能にした半導体装置の製造方法を提
供するものである。
み層の低抵抗化を可能にした半導体装置の製造方法を提
供するものである。
本発明においては、不純物拡散領域（２４）上の絶縁層
（２６）に形成したコンタクト孔（２８）内に半導体埋
込み層（２９Ａ）を形成し、この半導体埋込み層（２９
Ａ）に不純物をイオン注入して電気炉アニール或は赤外
線ランプアニール等によりアニール処理した後、さらに
レーザ照射して半４体埋込み層（２９Ａ）の未活性化部
分を活性化するようになす。
（２６）に形成したコンタクト孔（２８）内に半導体埋
込み層（２９Ａ）を形成し、この半導体埋込み層（２９
Ａ）に不純物をイオン注入して電気炉アニール或は赤外
線ランプアニール等によりアニール処理した後、さらに
レーザ照射して半４体埋込み層（２９Ａ）の未活性化部
分を活性化するようになす。
半導体埋込み層（２９Ａ）に不純物をイオン注入し、ア
ニール処理した後、さらに半導体埋込み層（２９Ａ）に
レーザ照射することにより、前段のアニール処理では不
十分であった半導体埋込み層（２９Ａ）表面の未活性化
層が高活性化され、半導体埋込み層（２９Ａ） ）が低
抵抗となる。従って、不純物拡散領域（２４）と後に形
成される配線層（３４）とのコンタクト抵抗が低減され
る。
ニール処理した後、さらに半導体埋込み層（２９Ａ）に
レーザ照射することにより、前段のアニール処理では不
十分であった半導体埋込み層（２９Ａ）表面の未活性化
層が高活性化され、半導体埋込み層（２９Ａ） ）が低
抵抗となる。従って、不純物拡散領域（２４）と後に形
成される配線層（３４）とのコンタクト抵抗が低減され
る。
以下、第１図を参照して本発明による半導体装置の製造
方法の一例をｐチャンネルＭＯＳトランジスタに適用し
た場合について説明する。
方法の一例をｐチャンネルＭＯＳトランジスタに適用し
た場合について説明する。
本例において、先ず、第１図Ａに示すように第１導電形
例えばｎ形の半導体基板（２１）の−主面にＳｉＯ□等
からなるゲート絶縁膜（２２）、例えば多結晶シリコン
等からなるゲート電極（２３）、ソース領域又はドレイ
ン領域となる例えばＢＦ２”を打込みエネルギー２０ｋ
ｅＶ、 ドーズ量３×１０ ”Ｃ１ｎ−”でイオン注
入してなるｐ゛拡散領域（２４）、選択酸化（ＬＯＧＯ
５）によるフィールド絶縁層（２５）を形成した後、全
面に絶縁層例えばＳ ｉ Ｏｚ Ｎ（２６）を被着形成
する。
例えばｎ形の半導体基板（２１）の−主面にＳｉＯ□等
からなるゲート絶縁膜（２２）、例えば多結晶シリコン
等からなるゲート電極（２３）、ソース領域又はドレイ
ン領域となる例えばＢＦ２”を打込みエネルギー２０ｋ
ｅＶ、 ドーズ量３×１０ ”Ｃ１ｎ−”でイオン注
入してなるｐ゛拡散領域（２４）、選択酸化（ＬＯＧＯ
５）によるフィールド絶縁層（２５）を形成した後、全
面に絶縁層例えばＳ ｉ Ｏｚ Ｎ（２６）を被着形成
する。
次に、第１図Ｂに示すように５ｉＯｚｉ（２６）の表面
に−＋Ｔ＋＋Ｍｏ等の高融点金属膜或はシリサイド膜等
の金属薄膜（２７）を被着形成した後、第１図Ｃに示す
ように５ｎＯｚ層（２６）及び金属膜（２７）を選択除
去して拡散領域（２４）が露出するコンタクト孔（２日
）を形成する。
に−＋Ｔ＋＋Ｍｏ等の高融点金属膜或はシリサイド膜等
の金属薄膜（２７）を被着形成した後、第１図Ｃに示す
ように５ｎＯｚ層（２６）及び金属膜（２７）を選択除
去して拡散領域（２４）が露出するコンタクト孔（２日
）を形成する。
次に、第１図りに示すようにコンタクト孔（２８）を含
む全面に減圧ＣＶＤ法により多結晶シリンコ膜（２９）
を被着形成し、エッチバッグして第１図Ｅに示すように
コンタクト孔（２８）内にのみ多結晶シリコン埋込み層
（２９Ａ）を形成する。
む全面に減圧ＣＶＤ法により多結晶シリンコ膜（２９）
を被着形成し、エッチバッグして第１図Ｅに示すように
コンタクト孔（２８）内にのみ多結晶シリコン埋込み層
（２９Ａ）を形成する。
次に、第１図Ｆに示すように多結晶シリコン埋込み層（
２９Ａ）に不純物イオン例えばＢＦ２”を打込みエネル
ギー６０ｋｅＶ、 ドーズ量２ Ｘ １０ ”ａｍ−
”でイオン注入（３０） した後、赤外線ランプアニー
ル（ＰＴＡ ニラピッド・サーマル・アニール）或は電
気炉アニール等のアニール処理を施して活性化する。
２９Ａ）に不純物イオン例えばＢＦ２”を打込みエネル
ギー６０ｋｅＶ、 ドーズ量２ Ｘ １０ ”ａｍ−
”でイオン注入（３０） した後、赤外線ランプアニー
ル（ＰＴＡ ニラピッド・サーマル・アニール）或は電
気炉アニール等のアニール処理を施して活性化する。
次に、第１図Ｇに示すように、さらにエキシマレーザ（
３１）を照射して多結晶シリコン埋込み層（２９Ａ）の
表面のみを溶融し未活性領域を活性化する。
３１）を照射して多結晶シリコン埋込み層（２９Ａ）の
表面のみを溶融し未活性領域を活性化する。
しかる後、第１図Ｈに示すように例えばＴｉＮ／Ｔｉの
バリアメタル（３２）と例えばＡ６−５ｎ層（３３）か
らなる金属配線層（３４）を形成して目的のｐチャンネ
ルＭＯ３）ランジスタを得る。
バリアメタル（３２）と例えばＡ６−５ｎ層（３３）か
らなる金属配線層（３４）を形成して目的のｐチャンネ
ルＭＯ３）ランジスタを得る。
かかる製法によれば、イオン注入した多結晶シリコン埋
込み層（２９Ａ）をアニール処理した後、さらにエキシ
マレーザ （３１）を照射することにより、多結晶シリ
コン埋込み層（２９＾）の表面の未活性化層が高活性化
され、極めて低抵抗の多結晶シリンコ埋込み層（２９Ａ
）が得られる。
込み層（２９Ａ）をアニール処理した後、さらにエキシ
マレーザ （３１）を照射することにより、多結晶シリ
コン埋込み層（２９＾）の表面の未活性化層が高活性化
され、極めて低抵抗の多結晶シリンコ埋込み層（２９Ａ
）が得られる。
第２図はエキシマレーザ照射エネルギーとイオン注入さ
れた多結晶シリコン埋込み層のシート抵抗（下地拡散領
域も含む）の関係を示す。
れた多結晶シリコン埋込み層のシート抵抗（下地拡散領
域も含む）の関係を示す。
曲線Ｉはイオン注入後に赤外線ランプアニール（ＰＴＡ
）を行なわずにエキシマレーザアニール処理だけ行った
比較例の場合である。曲線■はイオン注入後に赤外線ラ
ンプアニール（ＰＴＡ）を行い、さらにエキシマ、レー
ザアニール処理を行った本発明の場合である。（イ）及
び（ロ）は夫々エキシマレーザ照射を施さないときのシ
ート抵抗値である。
）を行なわずにエキシマレーザアニール処理だけ行った
比較例の場合である。曲線■はイオン注入後に赤外線ラ
ンプアニール（ＰＴＡ）を行い、さらにエキシマ、レー
ザアニール処理を行った本発明の場合である。（イ）及
び（ロ）は夫々エキシマレーザ照射を施さないときのシ
ート抵抗値である。
第２図から明らかなように本発明（曲線■）は０、５
Ｊ ／ｃｍ”以上のレーザ照射で比較例（曲線Ｉ）に比
して１／２の低抵抗が得られる。
Ｊ ／ｃｍ”以上のレーザ照射で比較例（曲線Ｉ）に比
して１／２の低抵抗が得られる。
レーザアニールは基本的にＳｉＯ□層（２６）を通した
場合、ＳｉＯ□層（２６）が反射防止膜として作用し、
下地ｐ゛拡散領域（２９Ａ）をより高温にアニールし溶
融してしまうという問題がある。しかし、本例において
はＳｉＯ□層（２６）上に金属薄膜（２７）が形成され
、この金属薄膜（２７）がレーザ照射時の反射膜となる
ので下地ｐ゛拡散領域（２４）が溶融するという問題は
解消される。
場合、ＳｉＯ□層（２６）が反射防止膜として作用し、
下地ｐ゛拡散領域（２９Ａ）をより高温にアニールし溶
融してしまうという問題がある。しかし、本例において
はＳｉＯ□層（２６）上に金属薄膜（２７）が形成され
、この金属薄膜（２７）がレーザ照射時の反射膜となる
ので下地ｐ゛拡散領域（２４）が溶融するという問題は
解消される。
また、レーザアニールにより多結晶シリコン埋込み層（
２９Ａ）の表面が高活性化されるので、その後Ａ １−
５ｉ ／ＴｉＮ／Ｔｉ等の金属配線層（３４）とのコン
タクト抵抗も低減される。
２９Ａ）の表面が高活性化されるので、その後Ａ １−
５ｉ ／ＴｉＮ／Ｔｉ等の金属配線層（３４）とのコン
タクト抵抗も低減される。
尚、上側ではｐチャンヱルＭＯＳトランジスタに適用し
たが、その他ｎチャンネルＭＯ５トランジスタ、或は他
の半導体装置の製造にも適用できる。
たが、その他ｎチャンネルＭＯ５トランジスタ、或は他
の半導体装置の製造にも適用できる。
本発明によれば、コンタクトに供する半導体埋込み層に
不純物をイオン注入し、アニール処理後、さらにレーザ
アニールすることにより、半導体埋込み層の活性化が十
分に行われ、半導体埋込み層の低抵抗化を図ることがで
きる。従って、例えばＬＳＩメモリ装置等における高集
積半導体装置における拡散領域と金属配線層間のコンタ
クト抵抗を低減することができる。
不純物をイオン注入し、アニール処理後、さらにレーザ
アニールすることにより、半導体埋込み層の活性化が十
分に行われ、半導体埋込み層の低抵抗化を図ることがで
きる。従って、例えばＬＳＩメモリ装置等における高集
積半導体装置における拡散領域と金属配線層間のコンタ
クト抵抗を低減することができる。
第１［ｇＡ−Ｈは本発明による半導体装置の製法の一例
を示す工程図、第２図はエキシマレーザエネルギーとシ
ート抵抗値の関係を示す特性図、第３図はｐ３拡散領域
のコンタクト用の多結晶シリコン埋込み層へドーピング
された不純物（Ｂ”イオン）の原子濃度分布と活性化さ
れたキャリア濃（２２）はゲート絶縁膜、（２３）はゲ
ート電極、（２４）はｐ゛拡散領域、（２６）はＳｉＯ
□層、（２７）は金属薄膜、（２８）はコンタクト孔、
（２９Ａ）は多結晶シリコン埋込み層、（３１）はエキ
シマレーザ１．（３４）は金属配線層である。
を示す工程図、第２図はエキシマレーザエネルギーとシ
ート抵抗値の関係を示す特性図、第３図はｐ３拡散領域
のコンタクト用の多結晶シリコン埋込み層へドーピング
された不純物（Ｂ”イオン）の原子濃度分布と活性化さ
れたキャリア濃（２２）はゲート絶縁膜、（２３）はゲ
ート電極、（２４）はｐ゛拡散領域、（２６）はＳｉＯ
□層、（２７）は金属薄膜、（２８）はコンタクト孔、
（２９Ａ）は多結晶シリコン埋込み層、（３１）はエキ
シマレーザ１．（３４）は金属配線層である。
Claims (1)
- 【特許請求の範囲】 不純物拡散領域上の絶縁層に形成したコンタクト孔内に
半導体埋込み層を形成し、 上記半導体埋込み層に不純物をイオン注入してアニール
処理して後、 さらにレーザ照射して上記半導体埋込み層の未活性化部
分を活性化することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246486A JP2764727B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246486A JP2764727B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294519A true JPH0294519A (ja) | 1990-04-05 |
| JP2764727B2 JP2764727B2 (ja) | 1998-06-11 |
Family
ID=17149116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246486A Expired - Fee Related JP2764727B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2764727B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5403762A (en) * | 1993-06-30 | 1995-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
| US5770486A (en) * | 1993-03-22 | 1998-06-23 | Semiconductor Energy Lab | Method of forming a transistor with an LDD structure |
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- 1988-09-30 JP JP63246486A patent/JP2764727B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2764727B2 (ja) | 1998-06-11 |
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