JPH0294519A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0294519A JPH0294519A JP24648688A JP24648688A JPH0294519A JP H0294519 A JPH0294519 A JP H0294519A JP 24648688 A JP24648688 A JP 24648688A JP 24648688 A JP24648688 A JP 24648688A JP H0294519 A JPH0294519 A JP H0294519A
- Authority
- JP
- Japan
- Prior art keywords
- buried layer
- layer
- semiconductor
- annealing
- semiconductor buried
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 238000009792 diffusion process Methods 0.000 claims abstract description 19
- 238000000137 annealing Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000011282 treatment Methods 0.000 claims description 7
- 230000003213 activating effect Effects 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 abstract description 6
- 238000005224 laser annealing Methods 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 239000010408 film Substances 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法、特に微細化、高集積
度化に伴う拡散領域と配線層間のコンタクト用の半導体
埋込み層を低抵抗化する製造方法に関する。
度化に伴う拡散領域と配線層間のコンタクト用の半導体
埋込み層を低抵抗化する製造方法に関する。
本発明は、半導体装置の製造方法において、不純物拡散
領域上の絶縁層に形成したコンタクト孔内に半導体埋込
み層を形成し、半導体埋込み層に不純物をイオン注入し
てアニール処理して後、さらにレーザ照射して半導体埋
込み層の未活性化部分を活性化することにより、コンタ
クト用の半導体埋込み層の低抵抗化を図るようにしたも
のである。
領域上の絶縁層に形成したコンタクト孔内に半導体埋込
み層を形成し、半導体埋込み層に不純物をイオン注入し
てアニール処理して後、さらにレーザ照射して半導体埋
込み層の未活性化部分を活性化することにより、コンタ
クト用の半導体埋込み層の低抵抗化を図るようにしたも
のである。
?lOSメモリ装置の微細化、高集積度化に伴って拡散
領域(ソース領域、ドレイン領域等)と配線層との接続
が重要となっている。この接続化技術は特に16M D
RAM、4M Sl?AMで代表される0、5μmルー
ルの大規模集積化メモリ装置ではコンタクト孔のアスペ
クト比が1.0以上にもなり、上記接続が極めて重要か
つ難かしい技術となっている。この高7スペクト比のコ
ンタクト孔の接続は選択CvD技術等によるタングステ
ン(W)埋込み技術、高温バイアススパッタによるへ1
埋込み技術、減圧CVD多結晶シリコン埋込み技術等が
用いられるが、特に多結晶シリコン埋込みは従来技術の
延長であり、実用的技術である。最近の大規模集積化メ
モリ装置がCMO5化の方向にある事から多結晶シリコ
ン埋込み層への不純物ドーピングにはイオン注入が用い
られる。
領域(ソース領域、ドレイン領域等)と配線層との接続
が重要となっている。この接続化技術は特に16M D
RAM、4M Sl?AMで代表される0、5μmルー
ルの大規模集積化メモリ装置ではコンタクト孔のアスペ
クト比が1.0以上にもなり、上記接続が極めて重要か
つ難かしい技術となっている。この高7スペクト比のコ
ンタクト孔の接続は選択CvD技術等によるタングステ
ン(W)埋込み技術、高温バイアススパッタによるへ1
埋込み技術、減圧CVD多結晶シリコン埋込み技術等が
用いられるが、特に多結晶シリコン埋込みは従来技術の
延長であり、実用的技術である。最近の大規模集積化メ
モリ装置がCMO5化の方向にある事から多結晶シリコ
ン埋込み層への不純物ドーピングにはイオン注入が用い
られる。
第4図は従来のpチャンネルMO5トランジスタのコン
タクト7部分を示す。同図中、(llはn形半導体基板
、(2)はp形不純物例えばapz”を打込みエネルギ
ー20keV、ドーズI 3 X IQlscffl−
2でイオン注入してなるソース又はドレイン領域となる
拡散領域、(3)は例えばSiO□等からなるゲート絶
縁膜、(4)は例えば多結晶シリコンからなるゲート電
極、(5)は選択酸化(LOGO5)によるフィールド
絶縁層を示す。そして、拡散領域(2)及びゲート電極
(4)を含む基板fil上の全面に例えばSiO□等の
絶縁層(6)を形成した後、拡散領域(2)上の絶縁層
(6)にコンタクト孔(7)を形成し、このコンタクト
孔(7)内にコンタクト用の多結晶シリンコ埋込み層(
8)を形成する。次いで、この多結晶シリンコ埋込み眉
(8)にp形不純物例えばBFz・を打込みエネルギー
60keV、ドーズ量2 X 1016am−”でイオ
ン注入した後、アニール処理して活性化する。しかる後
、多結晶シリコン埋込み層(8)に接続する例えばTi
N/Tiによるバリアメタル(9)とAn −3i層(
10)とからなる金属配fi(11)を形成して作製さ
れる。
タクト7部分を示す。同図中、(llはn形半導体基板
、(2)はp形不純物例えばapz”を打込みエネルギ
ー20keV、ドーズI 3 X IQlscffl−
2でイオン注入してなるソース又はドレイン領域となる
拡散領域、(3)は例えばSiO□等からなるゲート絶
縁膜、(4)は例えば多結晶シリコンからなるゲート電
極、(5)は選択酸化(LOGO5)によるフィールド
絶縁層を示す。そして、拡散領域(2)及びゲート電極
(4)を含む基板fil上の全面に例えばSiO□等の
絶縁層(6)を形成した後、拡散領域(2)上の絶縁層
(6)にコンタクト孔(7)を形成し、このコンタクト
孔(7)内にコンタクト用の多結晶シリンコ埋込み層(
8)を形成する。次いで、この多結晶シリンコ埋込み眉
(8)にp形不純物例えばBFz・を打込みエネルギー
60keV、ドーズ量2 X 1016am−”でイオ
ン注入した後、アニール処理して活性化する。しかる後
、多結晶シリコン埋込み層(8)に接続する例えばTi
N/Tiによるバリアメタル(9)とAn −3i層(
10)とからなる金属配fi(11)を形成して作製さ
れる。
しかし乍ら、上述したように最近の大規模メモリ11で
はコンタクト用の多結晶シリコン埋込み層への不純物ド
ーピングにイオン注入が用いられるが、特に次の表に示
すようにpチャンネJl/MOSトランジスタのコンタ
クト孔内の多結晶シリンコ埋込み層の低抵抗化が困難と
なっていた。
はコンタクト用の多結晶シリコン埋込み層への不純物ド
ーピングにイオン注入が用いられるが、特に次の表に示
すようにpチャンネJl/MOSトランジスタのコンタ
クト孔内の多結晶シリンコ埋込み層の低抵抗化が困難と
なっていた。
表
このpチャンネルMO3)ランジスタにおいてコンタク
ト抵抗が大きい原因としては、第3図の多結晶シリコン
埋込み層(8)へ注入された不純物(ボロンイオン)の
原子濃度分布(SIMSによる)(a)と、活性化され
たキャリア濃度分布(blから明らかなように、多結晶
Iシリコン埋込み層(8)表面のBF!″注大層の活性
化が不充分であり特に多結晶シリコン埋込み層(8)表
面は活性化率が1710にも満たない事が一因していた
。
ト抵抗が大きい原因としては、第3図の多結晶シリコン
埋込み層(8)へ注入された不純物(ボロンイオン)の
原子濃度分布(SIMSによる)(a)と、活性化され
たキャリア濃度分布(blから明らかなように、多結晶
Iシリコン埋込み層(8)表面のBF!″注大層の活性
化が不充分であり特に多結晶シリコン埋込み層(8)表
面は活性化率が1710にも満たない事が一因していた
。
本発明は、上述の点に濫み、コンタクト用の半導体埋込
み層の低抵抗化を可能にした半導体装置の製造方法を提
供するものである。
み層の低抵抗化を可能にした半導体装置の製造方法を提
供するものである。
本発明においては、不純物拡散領域(24)上の絶縁層
(26)に形成したコンタクト孔(28)内に半導体埋
込み層(29A)を形成し、この半導体埋込み層(29
A)に不純物をイオン注入して電気炉アニール或は赤外
線ランプアニール等によりアニール処理した後、さらに
レーザ照射して半4体埋込み層(29A)の未活性化部
分を活性化するようになす。
(26)に形成したコンタクト孔(28)内に半導体埋
込み層(29A)を形成し、この半導体埋込み層(29
A)に不純物をイオン注入して電気炉アニール或は赤外
線ランプアニール等によりアニール処理した後、さらに
レーザ照射して半4体埋込み層(29A)の未活性化部
分を活性化するようになす。
半導体埋込み層(29A)に不純物をイオン注入し、ア
ニール処理した後、さらに半導体埋込み層(29A)に
レーザ照射することにより、前段のアニール処理では不
十分であった半導体埋込み層(29A)表面の未活性化
層が高活性化され、半導体埋込み層(29A) )が低
抵抗となる。従って、不純物拡散領域(24)と後に形
成される配線層(34)とのコンタクト抵抗が低減され
る。
ニール処理した後、さらに半導体埋込み層(29A)に
レーザ照射することにより、前段のアニール処理では不
十分であった半導体埋込み層(29A)表面の未活性化
層が高活性化され、半導体埋込み層(29A) )が低
抵抗となる。従って、不純物拡散領域(24)と後に形
成される配線層(34)とのコンタクト抵抗が低減され
る。
以下、第1図を参照して本発明による半導体装置の製造
方法の一例をpチャンネルMOSトランジスタに適用し
た場合について説明する。
方法の一例をpチャンネルMOSトランジスタに適用し
た場合について説明する。
本例において、先ず、第1図Aに示すように第1導電形
例えばn形の半導体基板(21)の−主面にSiO□等
からなるゲート絶縁膜(22)、例えば多結晶シリコン
等からなるゲート電極(23)、ソース領域又はドレイ
ン領域となる例えばBF2”を打込みエネルギー20k
eV、 ドーズ量3×10 ”C1n−”でイオン注
入してなるp゛拡散領域(24)、選択酸化(LOGO
5)によるフィールド絶縁層(25)を形成した後、全
面に絶縁層例えばS i Oz N(26)を被着形成
する。
例えばn形の半導体基板(21)の−主面にSiO□等
からなるゲート絶縁膜(22)、例えば多結晶シリコン
等からなるゲート電極(23)、ソース領域又はドレイ
ン領域となる例えばBF2”を打込みエネルギー20k
eV、 ドーズ量3×10 ”C1n−”でイオン注
入してなるp゛拡散領域(24)、選択酸化(LOGO
5)によるフィールド絶縁層(25)を形成した後、全
面に絶縁層例えばS i Oz N(26)を被着形成
する。
次に、第1図Bに示すように5iOzi(26)の表面
に−+T++Mo等の高融点金属膜或はシリサイド膜等
の金属薄膜(27)を被着形成した後、第1図Cに示す
ように5nOz層(26)及び金属膜(27)を選択除
去して拡散領域(24)が露出するコンタクト孔(2日
)を形成する。
に−+T++Mo等の高融点金属膜或はシリサイド膜等
の金属薄膜(27)を被着形成した後、第1図Cに示す
ように5nOz層(26)及び金属膜(27)を選択除
去して拡散領域(24)が露出するコンタクト孔(2日
)を形成する。
次に、第1図りに示すようにコンタクト孔(28)を含
む全面に減圧CVD法により多結晶シリンコ膜(29)
を被着形成し、エッチバッグして第1図Eに示すように
コンタクト孔(28)内にのみ多結晶シリコン埋込み層
(29A)を形成する。
む全面に減圧CVD法により多結晶シリンコ膜(29)
を被着形成し、エッチバッグして第1図Eに示すように
コンタクト孔(28)内にのみ多結晶シリコン埋込み層
(29A)を形成する。
次に、第1図Fに示すように多結晶シリコン埋込み層(
29A)に不純物イオン例えばBF2”を打込みエネル
ギー60keV、 ドーズ量2 X 10 ”am−
”でイオン注入(30) した後、赤外線ランプアニー
ル(PTA ニラピッド・サーマル・アニール)或は電
気炉アニール等のアニール処理を施して活性化する。
29A)に不純物イオン例えばBF2”を打込みエネル
ギー60keV、 ドーズ量2 X 10 ”am−
”でイオン注入(30) した後、赤外線ランプアニー
ル(PTA ニラピッド・サーマル・アニール)或は電
気炉アニール等のアニール処理を施して活性化する。
次に、第1図Gに示すように、さらにエキシマレーザ(
31)を照射して多結晶シリコン埋込み層(29A)の
表面のみを溶融し未活性領域を活性化する。
31)を照射して多結晶シリコン埋込み層(29A)の
表面のみを溶融し未活性領域を活性化する。
しかる後、第1図Hに示すように例えばTiN/Tiの
バリアメタル(32)と例えばA6−5n層(33)か
らなる金属配線層(34)を形成して目的のpチャンネ
ルMO3)ランジスタを得る。
バリアメタル(32)と例えばA6−5n層(33)か
らなる金属配線層(34)を形成して目的のpチャンネ
ルMO3)ランジスタを得る。
かかる製法によれば、イオン注入した多結晶シリコン埋
込み層(29A)をアニール処理した後、さらにエキシ
マレーザ (31)を照射することにより、多結晶シリ
コン埋込み層(29^)の表面の未活性化層が高活性化
され、極めて低抵抗の多結晶シリンコ埋込み層(29A
)が得られる。
込み層(29A)をアニール処理した後、さらにエキシ
マレーザ (31)を照射することにより、多結晶シリ
コン埋込み層(29^)の表面の未活性化層が高活性化
され、極めて低抵抗の多結晶シリンコ埋込み層(29A
)が得られる。
第2図はエキシマレーザ照射エネルギーとイオン注入さ
れた多結晶シリコン埋込み層のシート抵抗(下地拡散領
域も含む)の関係を示す。
れた多結晶シリコン埋込み層のシート抵抗(下地拡散領
域も含む)の関係を示す。
曲線Iはイオン注入後に赤外線ランプアニール(PTA
)を行なわずにエキシマレーザアニール処理だけ行った
比較例の場合である。曲線■はイオン注入後に赤外線ラ
ンプアニール(PTA)を行い、さらにエキシマ、レー
ザアニール処理を行った本発明の場合である。(イ)及
び(ロ)は夫々エキシマレーザ照射を施さないときのシ
ート抵抗値である。
)を行なわずにエキシマレーザアニール処理だけ行った
比較例の場合である。曲線■はイオン注入後に赤外線ラ
ンプアニール(PTA)を行い、さらにエキシマ、レー
ザアニール処理を行った本発明の場合である。(イ)及
び(ロ)は夫々エキシマレーザ照射を施さないときのシ
ート抵抗値である。
第2図から明らかなように本発明(曲線■)は0、5
J /cm”以上のレーザ照射で比較例(曲線I)に比
して1/2の低抵抗が得られる。
J /cm”以上のレーザ照射で比較例(曲線I)に比
して1/2の低抵抗が得られる。
レーザアニールは基本的にSiO□層(26)を通した
場合、SiO□層(26)が反射防止膜として作用し、
下地p゛拡散領域(29A)をより高温にアニールし溶
融してしまうという問題がある。しかし、本例において
はSiO□層(26)上に金属薄膜(27)が形成され
、この金属薄膜(27)がレーザ照射時の反射膜となる
ので下地p゛拡散領域(24)が溶融するという問題は
解消される。
場合、SiO□層(26)が反射防止膜として作用し、
下地p゛拡散領域(29A)をより高温にアニールし溶
融してしまうという問題がある。しかし、本例において
はSiO□層(26)上に金属薄膜(27)が形成され
、この金属薄膜(27)がレーザ照射時の反射膜となる
ので下地p゛拡散領域(24)が溶融するという問題は
解消される。
また、レーザアニールにより多結晶シリコン埋込み層(
29A)の表面が高活性化されるので、その後A 1−
5i /TiN/Ti等の金属配線層(34)とのコン
タクト抵抗も低減される。
29A)の表面が高活性化されるので、その後A 1−
5i /TiN/Ti等の金属配線層(34)とのコン
タクト抵抗も低減される。
尚、上側ではpチャンヱルMOSトランジスタに適用し
たが、その他nチャンネルMO5トランジスタ、或は他
の半導体装置の製造にも適用できる。
たが、その他nチャンネルMO5トランジスタ、或は他
の半導体装置の製造にも適用できる。
本発明によれば、コンタクトに供する半導体埋込み層に
不純物をイオン注入し、アニール処理後、さらにレーザ
アニールすることにより、半導体埋込み層の活性化が十
分に行われ、半導体埋込み層の低抵抗化を図ることがで
きる。従って、例えばLSIメモリ装置等における高集
積半導体装置における拡散領域と金属配線層間のコンタ
クト抵抗を低減することができる。
不純物をイオン注入し、アニール処理後、さらにレーザ
アニールすることにより、半導体埋込み層の活性化が十
分に行われ、半導体埋込み層の低抵抗化を図ることがで
きる。従って、例えばLSIメモリ装置等における高集
積半導体装置における拡散領域と金属配線層間のコンタ
クト抵抗を低減することができる。
第1[gA−Hは本発明による半導体装置の製法の一例
を示す工程図、第2図はエキシマレーザエネルギーとシ
ート抵抗値の関係を示す特性図、第3図はp3拡散領域
のコンタクト用の多結晶シリコン埋込み層へドーピング
された不純物(B”イオン)の原子濃度分布と活性化さ
れたキャリア濃(22)はゲート絶縁膜、(23)はゲ
ート電極、(24)はp゛拡散領域、(26)はSiO
□層、(27)は金属薄膜、(28)はコンタクト孔、
(29A)は多結晶シリコン埋込み層、(31)はエキ
シマレーザ1.(34)は金属配線層である。
を示す工程図、第2図はエキシマレーザエネルギーとシ
ート抵抗値の関係を示す特性図、第3図はp3拡散領域
のコンタクト用の多結晶シリコン埋込み層へドーピング
された不純物(B”イオン)の原子濃度分布と活性化さ
れたキャリア濃(22)はゲート絶縁膜、(23)はゲ
ート電極、(24)はp゛拡散領域、(26)はSiO
□層、(27)は金属薄膜、(28)はコンタクト孔、
(29A)は多結晶シリコン埋込み層、(31)はエキ
シマレーザ1.(34)は金属配線層である。
Claims (1)
- 【特許請求の範囲】 不純物拡散領域上の絶縁層に形成したコンタクト孔内に
半導体埋込み層を形成し、 上記半導体埋込み層に不純物をイオン注入してアニール
処理して後、 さらにレーザ照射して上記半導体埋込み層の未活性化部
分を活性化することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63246486A JP2764727B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63246486A JP2764727B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0294519A true JPH0294519A (ja) | 1990-04-05 |
JP2764727B2 JP2764727B2 (ja) | 1998-06-11 |
Family
ID=17149116
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63246486A Expired - Fee Related JP2764727B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2764727B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5403762A (en) * | 1993-06-30 | 1995-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
US5770486A (en) * | 1993-03-22 | 1998-06-23 | Semiconductor Energy Lab | Method of forming a transistor with an LDD structure |
JP2007523491A (ja) * | 2004-02-23 | 2007-08-16 | アプライド マテリアルズ インコーポレイテッド | 半導体製造用のゲート電極ドーパント活性化方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55130141A (en) * | 1979-03-30 | 1980-10-08 | Fujitsu Ltd | Fabricating method of semiconductor device |
JPS5666056A (en) * | 1979-11-01 | 1981-06-04 | Nec Corp | Manufacture of semiconductor device |
JPS58114457A (ja) * | 1981-12-26 | 1983-07-07 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS6396957A (ja) * | 1986-10-13 | 1988-04-27 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-09-30 JP JP63246486A patent/JP2764727B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55130141A (en) * | 1979-03-30 | 1980-10-08 | Fujitsu Ltd | Fabricating method of semiconductor device |
JPS5666056A (en) * | 1979-11-01 | 1981-06-04 | Nec Corp | Manufacture of semiconductor device |
JPS58114457A (ja) * | 1981-12-26 | 1983-07-07 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS6396957A (ja) * | 1986-10-13 | 1988-04-27 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5770486A (en) * | 1993-03-22 | 1998-06-23 | Semiconductor Energy Lab | Method of forming a transistor with an LDD structure |
US5403762A (en) * | 1993-06-30 | 1995-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
US5572046A (en) * | 1993-06-30 | 1996-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least two thin film transistors |
US6479331B1 (en) | 1993-06-30 | 2002-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
JP2007523491A (ja) * | 2004-02-23 | 2007-08-16 | アプライド マテリアルズ インコーポレイテッド | 半導体製造用のゲート電極ドーパント活性化方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2764727B2 (ja) | 1998-06-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3277533B2 (ja) | 半導体装置の製造方法 | |
JP2002509646A (ja) | シリコンボディにケイ化物領域を形成する方法 | |
KR20050008856A (ko) | 반도체 디바이스, 및 반도체 디바이스 제조 방법 | |
JPS59920A (ja) | 半導体装置の製造方法 | |
EP0459398B1 (en) | Manufacturing method of a channel in MOS semiconductor devices | |
JPH0294519A (ja) | 半導体装置の製造方法 | |
JPH10125919A (ja) | 半導体素子の電極形成方法 | |
JP2002246329A (ja) | 半導体基板の極浅pn接合の形成方法 | |
JPH04170067A (ja) | Cmosトランジスタの製造方法 | |
JPH0321015A (ja) | Cmos型半導体装置の製造方法 | |
JPS63227018A (ja) | 半導体装置の製造方法 | |
JPH0291932A (ja) | 半導体装置の製造方法 | |
JP2781989B2 (ja) | 半導体装置の製造方法 | |
JPH06177067A (ja) | 半導体集積回路装置の製造方法 | |
JP3033579B2 (ja) | 薄膜トランジスタの製法 | |
JPH01214172A (ja) | 半導体装置の製造方法 | |
JP3327109B2 (ja) | 半導体装置の製造方法 | |
JPH06163576A (ja) | 半導体装置の製造方法 | |
JPH0521461A (ja) | 半導体装置の製造方法 | |
JPS59148367A (ja) | 半導体装置の製造方法 | |
JPH04158529A (ja) | 半導体素子の製造方法 | |
JPH047094B2 (ja) | ||
JPS5928984B2 (ja) | 半導体装置の製法 | |
JPH04120736A (ja) | 半導体装置の製造方法 | |
JPS6241429B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |