JP2001509316A - 低減寸法集積回路の製造法 - Google Patents

低減寸法集積回路の製造法

Info

Publication number
JP2001509316A
JP2001509316A JP53316598A JP53316598A JP2001509316A JP 2001509316 A JP2001509316 A JP 2001509316A JP 53316598 A JP53316598 A JP 53316598A JP 53316598 A JP53316598 A JP 53316598A JP 2001509316 A JP2001509316 A JP 2001509316A
Authority
JP
Japan
Prior art keywords
silicon
predetermined
amorphous
irradiation
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP53316598A
Other languages
English (en)
Other versions
JP2001509316A5 (ja
Inventor
タルワー,ソミット
クラマー,カール−ジョセフ
バーマ,グアラフ
ウェイナー,カート
Original Assignee
ウルトラテック ステッパー インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ウルトラテック ステッパー インコーポレイテッド filed Critical ウルトラテック ステッパー インコーポレイテッド
Publication of JP2001509316A publication Critical patent/JP2001509316A/ja
Publication of JP2001509316A5 publication Critical patent/JP2001509316A5/ja
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/061Gettering-armorphous layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 極端に浅い(例えば、100nm以下)深さを持つ結晶シリコン表面層(400)および(402)の予備非晶化は、(a)結晶シリコンの高い熱伝導性と、(b)電解効果トランジスタのすでに製造されたゲートによる、入射レーザー照射時のシャドーイングと回折干渉の影響を含む製造時の問題への解決策を提供する。従来こうした問題は、従来技術であるプロジェクションガスイマージョンレーザードーピングが、100nm以下の接合技術を用いたMOS電解効果トランジスタを備える集積回路の製造に、効果的に利用されることを妨げてきた。

Description

【発明の詳細な説明】 低減寸法集積回路の製造法 発明の背景発明の分野 本発明は集積回路(IC)の製造法に関するものであり、より詳細には、接合 部の深さが100nm以下の金属酸化膜半導体電界効果トランジスタ(MOSF ET)を備えるICに関するものである。従来技術の説明 ゲート長の寸法が0.25mmのCMOS電解効果トランジスタ(FET)が 、まもなく商用化される。このような0.25mm寸法のFETの製造には普通 、シリコンドーピングにイオン注入法が採られる。しかしながら、わずか0.1 8mm以下の小さなゲート長寸法のMOSFETが現在開発中である。ゲート長 の低減にはソースードレインの接合部深さをスケーリングする必要がある。Se miconductor Industry Associationの”Th e National Technical Roadmap for Sem iconductors”(1995)では、0.18mmのCMOS技術にお ける接合部深さを80nm以下としている。イオン注入法ではイオンチャネリン グ効果および過渡による拡散増大(transient enhanced diffusion)により、そ うした接合部の形成は困難である。 シリコンドーピングの代替手段を開示しているT.Akaneらの”Two− Step Doping Using Excimer Laser in B oron Doping of Silicon”,Jpn.J.Appl.P hys.Vol.31(1992年12月)Pt.1,No.12B,4437 −4440頁を本願の参考として援用する。これに関してさらにP.G.Car eyらの”A Shallow Junction Submicromete r PMOS Process Without High−Temperat ure Anneals”,IEEE Electron Devi ce,Letters,Vol.9,No.10(1988年10月),542 −544頁を本願の参考として援用する。 S.Prussinらの”Role of Ion Mass,Implan t Dose,and Wafer Temperature on End− of−Range Defects,”J.ElectroChem.Soc. ,Vol.137,No.6(1990年6月)1912−1914頁、および R.B.Fairらの”Damage Removal/Dopant Dif fusion Tradeoffs in Ultra−Shallow Im planted p+−n Junctions,”IEEE Transac tions on Electron Devices,Vol.17,No. 10(1990年10月)2237−2241頁、S.Accoら”Avoid ing End−of−Range Dislocations in Ion −Implanted Silicon,”Materials Scienc e and Engineering,B34,(1995)168−174頁 をさらに本願の参考として援用する。これらはすべてシリコシの非晶化(amorph ization)を行うためのイオン注入に関する。 結晶シリコンの高い熱伝導性がなければ、レーザー光は表面近くで吸収され、 レーザーパルス幅も短いので、従来技術であるプロジェクションガスイマージョ ンレーザードーピング(projection gas immersion laser doping)(P−GI LD)法を用いて極端に浅い(例えば、100nm以下)の接合部を形成するこ とが可能である。これに関して、製造されるMOSFETデバイスの幾何学形状 がデバイス表面を照射するレーザー光のシャドーイングと回折を起こし、これが 熱負荷に多大な影響をもたらす。残念ながら結晶シリコンの熱伝導性の高さは、 エッジにおける接合部深さを低減するよう作用するものである。こうした熱伝導 性の影響は熱拡散の範囲にドープ領域の寸法が近づくにつれ明瞭となる。この結 果、ドープ領域の属性はその寸法と周辺ジオメトリの関数になる。このため、C MOSデバイスでソースやドレインをドーピングする場合、ドープ領域がゲート まで到達しない(ネガティブゲートオーバーラップ)か絶縁される。これにより 、大きな寄生抵抗と、接合部とウエル間のショートとを、デバイスの性能が被る た め、許容できない問題が生ずる。 発明の要旨 本願の製造法は上述の熱拡散問題を解決し、それによって、極端に浅い(例え ば、80nm以下)接合部を形成するのにP−GILD法を用いることを可能に する。 特に本願の製造法では結晶シリコンの所定の表面層がまず所定の深さまで非晶 化される。その後で所定量のドーピング剤を所定の非晶化されたシリコン表面層 に膜として添加する。つぎに所定の非晶化されたシリコン表面層の少なくとも一 部を一定時間、非晶化シリコンの融解に十分だが結晶シリコンの融解には不十分 な温度で加熱する(非晶化シリコンの融解温度は結晶シリコンの融解温度より実 質的に低い)。所定の加熱時間が経過した後、加熱部分の融解シリコンを冷却し 、これにより所定の表面層のこの部分におけるシリコンの再結晶化を行う。 図面の簡単な説明 図1は、現在のシリコンCMOS技術に従い製造されたFET2個の構造の模 式図である。 図2Aは、製造にP−GILD法が用いられた場合にMOSFETの加熱され た上部に起こる熱拡散の様子の模式図である。 図2Bは、製造にP−GILD法が用いられた場合に、MOSFETのゲート 部の多結晶(ポリ)構造により起こるシャドーイングと回折干渉の影響の模式図 である。 図3は、FETの延長部、またはソースもしくはドレインにドーピングする前 の段階であり、ウェルのドーピングを施した後の段階であるFETの製造段階に おける、図1の2個のMOSFETのうち1個を本願の工程に従って製造した構 造の模式図である。 図4は、図3のMOSFET上部領域を形成するシリコンへのイオン注入によ る表面非晶化を含む本発明の製造工程の模式図である。 図5は、本発明の製造法によるドーピングの工程(図4の表面非晶化の製造工 程および、ドーピング材料の膜に第1のレーザー照射を行い光分解によってドー ピング材料を予備堆積することを含む他の製造工程の後に続く段階)を模式化し たものであり、ドーピング材料の膜を予備堆積したこのFETの延長部およびゲ ートポリ両方に第2のレーザー照射を行いドーピングを施した模式図である。 好適な実施形態の説明 図1を参照すると、シリコン基板100、絶縁エレメント102、相補型FE T104aおよび104bを備えるCMOS構造が示されている。相補型FET 104aおよび104bの構造は、FET104aがnウエル106a、p+ソ ース108a、p+ドレイン110aを持ち、FET104bがpウェル106 b、n+ソース108b、n+ドレイン110bを備える点でのみ異なる。それ以 外の点において、相補型FET104aおよび104bの構造は同様である。具 体的には、相補型FET104aおよび104bはともに(1)SiO2の薄層 114でこのFETのウェルから絶縁されたゲートポリ112、(2)側壁スペ ーサー116、(3)各相補型FET104aおよび104bのゲートポリ、ソ ース、ドレインそれぞれの上に位置するシリサイド電気接触117、および(4 )各相補型FET104aおよび104bのソースおよびドレインをゲートポリ 下部のチャネル部に結合する、浅いドープ延長部118、を備える。 図1より最浅の接合部が延長部118であることは明瞭で、これが深いソース およびドレインをチャネルに接合している。延長部118はドレインに誘発され るバリアの低下(DIBL)および突抜現象を防ぐのに必要である。現在、この 延長部は浅い低エネルギー注入およびアニールによって形成されており、その後 で側壁スペーサーが形成され、深いソース/ドレイン注入を行う。 現時点において、MOSFET構造の商業的生産にまもなく用いられるであろ う最小ゲート寸法は0.25mmである。この場合、延長部118は現在、比較 的浅い低エネルギー注入によって形成され、その後p+ソースおよびn+ソース1 08aおよび108b、ドレイン110aおよび110bが比較的深い高エネル ギーイオン注入によって形成される。しかしMOSFET構造の製造が0.18 mmのゲート長にまで微細化されると、延長部118のすでに浅い接合部深さ は、80nm以下に低減される。延長部118のこのような小さな接合部深さは 、イオン注入法では、イオンチャネリングと過渡による拡散の増大のため、形成 が困難である。 発明の背景の項で上述したように、結晶シリコンの高い熱伝導性が引き起こす 問題は、各延長部118に80nm以下の深さの接合部を形成するのに、イオン 注入法に代えて従来技術であるP−GILDドーピング技術を使うことの妨げと なってきた。 図2Aは製造中のMOSFETで、IC絶縁エレメントよりゲート202に比 較的近いこのシリコン部分における熱拡散のパターンのみを示している。従来技 術であるP−GILDは、ICのMOSFETデバイスの製造中に用いられれば 、近傍するICの絶縁エレメント間の単結晶シリコン上面層200全体を加熱す る。ゲート202から遠い部分では、加熱は(図2に実線矢印204で示される ように)1次元の熱拡散を用いてモデル化することができる。しかしゲート20 2の下にある領域はレーザー光線から陰になり、ゲート202から遠い領域より 低温のままである。従ってゲート202の近傍では垂直水平両方向に熱勾配が存 在する。このためゲート202の近傍では(図2Aに破線矢印206で示される ように)2次元の熱拡散が起こる。従ってFETの製造に従来技術であるP−G ILDレーザー照射が用いられれば、この近傍では冷却が促進され、融解がより 浅いかまったく起こらない。 さらに、図2Aには示されていないが、図1の各CMOSFET製造において も、FETの製造に従来技術であるP−GILDレーザー照射が用いられれば、 FETのソースおよびドレイン領域と絶縁エレメントとの接合部に2次元の熱拡 散パターンが存在するのは明瞭である。 図2Bはゲート202の存在によるシャドーイングの影響208と回折干渉の 影響210を模式的に示している。より詳細には各斜め破線212とゲート20 2の垂直の側壁によって範囲を限定されるシリコン上面内において、シャドーイ ングの影響がボックス214によって模式的に示され、回折干渉の影響がボック ス216によって模式的に示されている。 図2Bはゲートエッジ付近の照射の影響を示している。P−GILD照射法の 大きな開口数により、入射角は90度から50度まで変化する。照射レーザー光 の角度的な拡がりの結果、ゲートによるシャドーイングが、ゲートに隣接する領 域の光を最大50%低減し得る。フルエンス損失(fluence loss)の一部はゲー ト202のシリコン側壁で反射する追加光によって補償され得る。しかしシリコ ンはかすめ角(grazing angle)に近い角度ではTM偏光に対して低い反射率を 示すことが観察できる。このTM偏光に対する低い反射率のために、ゲートの側 壁に入射する光の大部分は実際には吸収されるとみられる。従ってゲート202 からの反射はシャドーイングによるフルエンス損失を完全には補償できない。さ らにゲート202のエッジからの回折とゲート202からの反射と入射光の干渉 がゲート202のエッジに隣接する入射の強度を低減する。このためゲート付近 の領域はソースドレイン領域の残りの部分よりも低温となる。 従ってゲートエッジにおける促進された冷却とシャドーイングは、融解がゲー ト202のエッジにまで達するのを妨げ得る。レーザーエネルギーを十分に大き くすれば、ゲート202に達するまで融解させることは可能であるが、このよう な大きなレーザーエネルギーの使用は望ましくない。さらにゲート202と融解 部との間のネガティブオーバーラップ(negative overlap)は、ゲート202下 部の大きな熱勾配により、ゲート長の増大にともなって増大する。最近の回路は ゲート長が様々に異なるデバイスを備える。その結果ネガティブオーバーラップ は異なるデバイスで多様である。ネガティブオーバーラップは高い直列抵抗と基 板への大きなリークを引き起こす。こうした接合部は最近のCMOS技術では許 容できないものであり、ゲートに延びる接合部がゲート全長にわたることを確実 にする方法を考案する必要がある。 加えて2次元の冷却が絶縁エレメントエッジ付近の融解をも妨げて、これによ ってケイ素化(Silicidation)が行われたときに、接合部とウェル間でのショー トを形成する可能性がある。その結果、ドレインをウェルに対して変位させる( biased)ことができない。このように絶縁エレメント102まで融解が至ること は非常に重要である。 図3から図6および以下に記載する本発明の方法で実行される比較的簡単なプ ロセスによって、2次元冷却によるネガティブオーバーレイおよびシャドーイン グと回折干渉によるレーザーフルエンスの低減といった上述の問題を回避できる 。こうした問題は図1に示されるMOSFETの製造に従来技術であるP−GI LDレーザー照射が使用された場合に起こる。 図3は、図4および図5に示す本発明による製造工程を含む製造工程の実行直 前の、図1のMOSFETの一つの製造段階を示す。図3に示す製造段階では、 ウェル106およびSiO2薄層114上に位置しているゲートポリ112はす でに製造されている。 図4に示す本発明の第1の製造段階は、ゲートポリ112の上部多晶質シリコ ン層400およびウェル106の上部単結晶シリコン層402を備える図1の製 造中MOSFET領域を、所望の極端に浅い深さまで非晶化する工程を含む。非 晶化はアルゴン、シリコン、ゲルマニウムなどの重元素のイオン注入によって行 われ得る(図4に矢印404で示す)。但し、シリコンを非晶化するのに少量し か要さず、急激に非晶質一結晶質界面を形成し、シリコン格子中で等電子である 重元素という理由で、ゲルマニウムが好適である。 より詳細には図4に示されているように、非晶化しようとするゲートポリ11 2の両側の層402は、絶縁エレメント102まで延びている。例えば、非晶化 しようとする層400および層402の所望の極端に浅い深さを、実質的に30 0Å(80nm以下)とすると、2×1014原子(atom)/cm2の用量がこの 所望の300Åの非晶化深さ達成するのに必要である。2×1014原子/cm2 の用量の20KeVゲルマニウムの注入によって、層400および層402のこ の所望の300Åの非晶化深さを達成する。この注入条件は既存の注入機を用い て容易に獲得できる。 公知のように(参考として援用されている上述のR.B.Fairの文献を参 照)、非晶質の深さは注入量と注入エネルギーの関数である。所望の非晶質深さ に応じて、注入量の範囲は1×1013原子/cm2から1×1016原子/cm2の 間となり、注入エネルギーの範囲は5KeV原子/cm2から400KeVの間 である。 図4のシリコン非晶化製造工程の完成に続き、(1)SiO2薄層300の除 去、それに続いて(2)ArFエキシマレーザー(l=193nm)を用いて、 おそらく光分解により、気体状の所定ドーパント化合物を分解し、これにより、 固体状ドーピング物質の膜を製造中のMOSFETの上面に予備堆積する公知の P−GILD処理の第1工程(例えば、T.Akaneらの文献”Two−St ep Doping Using Excimer Laser in Bor on Doping of Silicon”に開示されている工程)を含む2 つの製造工程(いずれも図示せず)が行われる。公知のP−GILD処理の第2 工程中の非晶化層400および402に取り込まれる用量は、公知のP−GIL D処理の第1工程中に予備堆積される所定のドーパント化合物の量に依存する。 図5を参照すると、P−GILD処理の第2工程が示され、これは、上述の図 示しない2つの製造工程の完了時に行われるものである。図5に示すように製造 中のMOSFETの層400および402の上面に予備堆積されたドーピング材 料の膜500はエキシマレーザー照射502によって照射される。このエキシマ レーザー照射は、(T.Akaneらの文献に教示されているように)波長19 3nmの照射を生成するArFエキシマレーザーによって得ることができるが、 他の種類のレーザーによって得ることもできる(例えば、248nmKrFレー ザー、351nmXeFレーザー、308nmXeClレーザー)。出願人は上 述のP−GILD処理の第2工程で、波長308nmの照射を生成するパルス状 のXeClエキシマレーザーを用いた。 より詳細には非晶質シリコンは、結晶シリコンより10倍低い熱伝導と、30 0℃低い融解温度、30パーセント低い反射率を有している。こうした効果の組 み合わせにより、非晶質シリコンの融解閾値は結晶シリコンの場合より低くなる 。 図1を再び参照して、延長部118形成のプロセスにおいて、非晶化された層 の深さは、これら各延長部が占める領域に必要な深さに限られている。その後、 延長部118領域を低ドープするのに用いられるP−GILD処理の第2行程が 、これら非晶化層の熱伝導性と融解温度の大幅な低減によって、ゲートポリ11 2のエッジに至るまで非晶化シリコン層を融解する。より具体的には、P−GI LD処理の第2行程は、連続したレーザー照射パルスをそれぞれを含む。連続す るパルスそれぞれの照射エネルギーは、非晶化シリコン部を融解するのに十分で あるが、結晶シリコン部を融解するには不十分である。特定部分への第1のレー ザ ーパルス照射が完了した後で、ドープ済み融解シリコンは即座に冷却し、再結晶 化する。従って、すでに照射を受けた再結晶化シリコン部と重なる所定の非晶化 シリコン部への第1のパルス照射は、再結晶化シリコンの再融解を引き起こすこ とはまったくなく、所定の非晶化シリコン部のみを融解する。さらに、大きな工 ネルギー窓(energy window)が、非晶質部分を越えて融解が拡大しないところ に存在する。これは液体シリコンが非常に過冷却されており、さらなるシリコン の融解を行うことができないからである。従って融解深さを決定するのに非晶化 を用いることができる。 レーザ照射のためのフルエンス範囲は、0.05ジュール/cm2から1.0 ジュール/cm2と幅があるが、非晶化シリコンをその融解温度まで加熱するの に十分であり結晶シリコンをその融解温度まで加熱するのには不十分な、最も好 適な照射フルエンスは、0.4ジュール/cm2である。 図4および図5に示されているように、ゲートポリ112の層400はともに 非晶化されドーピングされる。ゲートポリ112のドーピングが望ましくない場 合は、図4の非晶化注入工程中に、ゲートポリ112上にマスキング層を使用し 、これによってP−GILD処理の第2工程中にゲートポリ112のゲート融解 が発生するのを防ぐ。 シリコンの予備非晶化に続く2つのP−GILD工程の使用は、上述したよう に延長部118の極端に浅い(例えば、深さ100nm以下)接合部を製造する のに特に適しているが、シリコンの予備非晶化に続く同じ2つのP−GILD工 程を、製造中のMOSFETの深いソースおよびドレイン領域をドーピングする のに用いてもよい。具体的には、延長部118の極端に浅い接合部の製造に続い て、側壁スペーサー116が製造される。その後で各側壁スペーサー116およ び絶縁エレメント102の間に位置する深いソースおよびドレイン部のそれぞれ が、上述した本来の非晶化深さよりさらに所望の深さに再非晶化される。これは より大きなエネルギー(例えば、40KeV)とより多い用量(例えば、6×1 014原子/cm2のゲルマニウム注入)によって達成され得る。そのような再非 晶化に続いて、2つのP−GILD工程が、(1)この2つの工程の第1で、ド ーピング材料の膜を適切な濃度での堆積、および(2)この2つの工程の第2で 、 非晶化されたソースおよびドレイン領域のみを融解する適切なパルス状レーザー エネルギーを供給するために用いられる。 深いソースおよびドレインのドーピングに、通常のイオン注入ドーピングでは なく、前段落に述べられているような本発明の工程を用いる理由の一つは、ドー ピング深さがより正確に制御できるからである。追加の理由としては、より廉価 だからである。 上述した本発明の好適な実施形態の方法において、深いソースおよびドレイン の製造は、すでに製造された極端に浅い(例えば、100nm以下)接合部の再 非晶化を含む。これはこれらすでに製造された極端に浅い接合部が側壁スペーサ ー116にまで至っているからである。しかし、この極端に浅い接合部の範囲が 、延長部の位置にだけ限られ、従って深いソースおよびドレイン部の位置を含ま ない場合もあることが、理解されるべきである。この場合、ソースおよびドレイ ン位置での非晶化は、延長部位置での非晶化とは独立したものであり、ソースお よびドレイン位置の非晶化は、延長部位置の非晶化の前後いずれに起こってもよ い。さらに本発明は、MOSFETの延長部製造とMOSFETの深いソースお よびドレインの製造の両方にではなく、どちらか一方の製造にのみ用いてもよい 。 公知のように、非晶化注入は点欠陥の過飽和を生成する。アニーリングに際し 、点欠陥の注入はさらなる欠陥の核形成を生じる。アニールによってさらなる欠 陥を防ぐには通常、臨界アニール温度が必要である。図4に示され上述されてい る、この最初の非晶化注入に通常必要なアニールは、1050度で10秒間であ る。しかしP−GILD処理の第2工程による非晶化シリコンのレーザー融解は 、その性質上、ある量のアニーリングを提供する。さらにレーザー処理後に存在 する点欠陥が少ないために、この熱サイクルの結果として接合部を大きく動かす のは難しい。従ってこの場合、レーザーアニールされた接合部にさらにアニール を施す必要はない。しかしいかなる場合でも、追加のアニールが必要が判断する ため、レーザーアニール後の正確な拡散の範囲を、実験により判断する必要があ る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バーマ,グアラフ アメリカ合衆国 カリフォルニア 94303, パロ アルト,バーノン テラス 3348 (72)発明者 ウェイナー,カート アメリカ合衆国 カリフォルニア 95125, サン ホセ,ネバダ アベニュー 822

Claims (1)

  1. 【特許請求の範囲】 1.所定の結晶シリコン表面層を備える基板上にMOSFETのソースドレイン 接合部を製造する方法であって、 (a)該基板の該所定の結晶シリコン表面層のシリコンを所定の非晶化深さま で非晶化する工程と、 (b)その後、該所定の非晶化シリコン表面層の表面に所定量のドーピング材 料を膜として堆積する工程と、 (c)その後、少なくとも該シリコンの該所定の非晶化表面層の部分を、所定 の時間、非晶化シリコンを融解するのに十分であるが結晶シリコンを融解するに は不十分な温度に一時的に加熱し、その結果、該堆積されたドーパントを該融解 した非晶化シリコン表面層内に拡散させる工程と、 を包含し、 該所定の時間の後、融解シリコンの該部分が冷えて、これにより、該所定の表 面層の該部分のシリコンの再結晶化を行う方法。 2.前記所定の非晶化深さのシリコンが結晶シリコンの上に重なる、請求項1に 記載の方法。 3.前記工程(a)が、 (d)前記シリコンの前記所定の表面層に、イオン注入器でイオン化され所 定のエネルギーまで加速された所定の重元素の原子を、単位面積あたり所定の濃 度で注入し、所定の非晶化深さに非晶化する工程、 を包含する、請求項1に記載の方法。 4.前記所定の重元素がゲルマニウムである、請求項3に記載の方法。 5.前記単位面積あたりの所定の濃度が、実質的に2×1014原子/cm2であ り、前記所定のエネルギーが実質的に20KeVである、請求項3に記載の方法 。 6.前記単位面積あたりの所定の濃度が実質的に6×1014原子/cm2であり 、前記所定のエネルギーが実質的に40KeVである、請求項3に記載の方法。 7.前記工程(b)が、 (d)レーザー照射を用いて所定の気体状ドーパント化合物を分解し、それに より、前記所定の非晶化シリコン表面層の表面上に、前記所定の用量のドーピン グ材料を前記膜として固体状に堆積する工程、 を包含する、請求項1に記載の方法。 8.前記工程(c)が、 (d)レーザーによる所定量の照射フルエンスを用いて、前記シリコンの前記 所定の非晶化表面層の少なくとも前記一部に、前記一時的加熱を行う工程、を包 含する、請求項1に記載の方法。 9.前記レーザーによる前記所定量の照射フルエンスが、実質的に0.4ジュー ル/cm2である、請求項8に記載の方法。 10.前記工程(d)が、 (e)前記シリコンの前記所定の非晶化表面層の照射された範囲に、パルス状 レーザーによる照射エネルギーの連続パルスのうちの一つのパルスを印加して、 該連続パルスのうちの該一つのパルスの持続時間だけ前記範囲を加熱する工程で あって、該連続パルスの一つのパルスの照射エネルギーが、それにより、照射さ れた該範囲の非晶化シリコンをその融解温度まで加熱するのに十分であるが、結 晶シリコンをその融解温度まで加熱するには不十分である工程、 を包含する、請求項8に記載の方法。 11.シリコン基板上にMOSFETを製造する集積回路の製造方法であって、 隣接するFETが絶縁エレメントによって互いに分離されており、製造された各 FETが、(1)適切にドーピングされた単結晶シリコンウェルの表面(2)上 に形成された多結晶シリコンゲートと、(3)該多結晶シリコンゲートの各側に それぞれ位置する第1側壁スペーサーと第2側壁スペーサーと、(4)第1絶縁 エレメントから該第1側壁スペーサーの遠位エッジ付近まで長手方向に延びる適 切にドーピングされた比較的深い単結晶シリコンソースと、(5)第2絶縁エレ メントから該第2側壁スペーサーの遠位エッジ付近まで長手方向に延びる適切に ドーピングされた比較的深い単結晶シリコンドレインと、(6)該ソースを近位 のゲートエッジに結合するため、該第1側壁スペーサー下に位置する低ドープの 極端に浅い第1単結晶シリコン延長部と、(6)該ドレインを近位のゲートエッ ジに結合するため、該第2側壁スペーサー下に位置する低ドープの極端に浅い第 2単結晶シリコン延長部と、を備え、該方法が、該ウェルと該多結晶シリコンゲ ートの製造の後、且つ、該第1および第2側壁スペーサーの製造の前に、ドープ された極端に浅い該第1および第2の単結晶シリコン延長部それぞれを製造する ための以下の工程、 (a)該多結晶シリコンゲートのゲートエッジから絶縁エレメントまで長手方 向に延びる該単結晶シリコンウェルの該第1および第2シリコン表面層それぞれ へ、該第1および第2層を100nm以下の特定の深さまで非晶化する単位面積 あたりの所定の濃度および所定のエネルギーにおいて、原子をイオン注入する工 程と、 (b)所定の気体状ドーパント化合物のレーザー照射による分解によって、該 延長部をドーピングするため、該第1および第2非晶化表面層に固体状の膜とし て所定量のドーピング材料を堆積する工程と、 (c)まず、パルス状レーザーからの照射エネルギーの2つの連続パルスのう ちの第1のパルスを、該シリコンの該所定の非晶化表面層の重なる2つの照射範 囲のうちの第1の照射範囲に照射して、該第1の範囲を該連続パルスのうちの該 第1のパルスの持続時間だけ加熱し、その後、該パルス状レーザーからの照射エ ネルギーの該2つの連続したパルスのうちの第2のパルスを、該シリコンの該所 定の非晶化表面層の該重なる2つの照射範囲のうちの第2の照射範囲に照射して 、該第2の範囲を該連続パルスのうちの該第2のパルスの持続時間だけ加熱する 工 程であって、該第1および第2の連続パルスそれぞれ別の照射エネルギーが、照 射される該範囲の非晶化シリコンをその融解温度まで加熱するのに十分であるが 、結晶シリコンをその融解温度まで加熱するには不十分である、工程と、 (d)該2つの連続パルスのうちの該第1のパルスの印加と、該2つの連続パ ルスのうちの該第2のパルスの印加との間に、ある時間間隔を与える工程であっ て、該時間間隔は、該重なる2つの範囲の該第2の融解した非晶化シリコンへの 該2つの連続したパルスの該第2のパルスの印加の前に、該重なる2つの範囲の 該第1の融解した非晶化シリコンが冷却し再結晶化するのに十分に長い、工程と 、を包含する、方法。 12.前記イオン注入された原子の前記所定の単位面積当たり濃度が、実質的に 2×1014原子/cm2であり、前記所定のエネルギーが実質的に20KeVで ある、請求項11に記載の方法。 13.前記イオン注入された原子がゲルマニウムである、請求項11に記載の方 法。 14.前記イオン注入されたゲルマニウム原子の前記所定の単位面積当たり濃度 が、実質的に2×1014原子/cm2であり、前記所定のエネルギーが実質的に 20KeVであって、 そのために、前記第1および第2の層の非晶化の深さが実質的に300Åであ る、請求項12に記載の方法。 15.前記工程(a)が、単位面積あたりの所定の濃度および所定のエネルギー で、前記多結晶シリコンゲートの上面層へゲルマニウム原子をイオン注入する工 程であって、該多結晶シリコンゲートの該上面層を所定の深さ、すなわち約30 0Åまで非晶化する工程を、 さらに包含する、請求項11に記載の方法。 16.前記第1および第2側壁スペーサーを製造した後に、前記適切にドーピン グされた比較的深い単結晶シリコンソースおよびドレインそれぞれを製造するた めの以下の工程、 (a)実質的に濃度6×1014原子/cm2およびエネルギー40KeVにお いて、(1)該第1側壁スペーサーのエッジから絶縁エレメントまで長手方向に 延びる該単結晶シリコンのソース層と、(2)該第2側壁スペーサーのエッジか ら絶縁エレメントまで長手方向に延びる該単結晶シリコンのドレイン層それぞれ に、原子イオン注入を行い、それにより、該ソースおよびドレインに必要な比較 的深い深さにまで該ソースおよびドレイン層を非晶化する工程と、 (b) レーザー照射による所定の気体状ドーパント化合物の光分解によって 、該ソースおよびドレイン層を適切にドーピングするため、該非晶化されたソー スおよびドレイン層の表面に、固体状の膜として所定量のドーピング材料を堆積 する工程と、 (c)まず、パルス状レーザーからの照射エネルギーの2つの連続パルスのう ちの第1のパルスを、該シリコンの該ソースおよびドレイン非晶化層の特定の第 1の照射範囲に照射して、該第1の範囲を該連続パルスのうちの該第1のパルス の持続時間だけ加熱し、その後、該パルス状レーザーからの照射エネルギーの該 2つの連続パルスのうちの第2のパルスを、少なくとも部分的に該第1の照射範 囲に重なる該シリコンの該ソースおよびドレイン非晶化層の該特定の第2の照射 範囲に照射して、該第2の範囲を該連続パルスのうちの該第2の持続時間だけ加 熱する工程であって、該第1および第2の連続パルスそれぞれ別の照射エネルギ ーが、照射された該範囲の非晶化シリコンをその融解温度まで加熱するのに十分 であるが、結晶シリコンをその融解温度まで加熱するには不十分である、工程と 、 (d)該2つの連続パルスのうちの該第1のパルスの印加と該2つの連続パル スのうちの該第2のパルスの印加との間に、ある時間間隔を与える工程であって 、該時間間隔は、該第2の範囲の非晶化シリコンに該2つの連続パルスの該第2 のパルスの印加の前に、該第1の範囲の融解した非晶化シリコンが、冷却し再結 晶化するのに十分に長い、工程と、 をさらに包含する方法である、請求項11に記載の方法。 17.(e)工程(c)および工程(d)を、前記所定のシリコンの前記ソース およびドレインの非晶化層以外の部分に反復することを、 さらに包含する、請求項16に記載の方法。
JP53316598A 1997-01-31 1998-01-29 低減寸法集積回路の製造法 Ceased JP2001509316A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/792,107 US5908307A (en) 1997-01-31 1997-01-31 Fabrication method for reduced-dimension FET devices
US08/792,107 1997-01-31
PCT/US1998/001942 WO1998034268A2 (en) 1997-01-31 1998-01-29 Fabrication method for reduced-dimension integrated circuits

Publications (2)

Publication Number Publication Date
JP2001509316A true JP2001509316A (ja) 2001-07-10
JP2001509316A5 JP2001509316A5 (ja) 2005-10-06

Family

ID=25155818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP53316598A Ceased JP2001509316A (ja) 1997-01-31 1998-01-29 低減寸法集積回路の製造法

Country Status (6)

Country Link
US (1) US5908307A (ja)
EP (1) EP1012879B1 (ja)
JP (1) JP2001509316A (ja)
KR (1) KR100511765B1 (ja)
DE (1) DE69807718T2 (ja)
WO (1) WO1998034268A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932185B2 (en) 2003-06-02 2011-04-26 Sumitomo Heavy Industries, Ltd. Process for fabricating semiconductor device

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6361951B1 (en) * 1995-06-27 2002-03-26 The University Of North Carolina At Chapel Hill Electrochemical detection of nucleic acid hybridization
IT1289524B1 (it) * 1996-12-24 1998-10-15 Sgs Thomson Microelectronics Cella di memoria per dispositivi di tipo eeprom e relativo processo di fabbricazione
US6037640A (en) * 1997-11-12 2000-03-14 International Business Machines Corporation Ultra-shallow semiconductor junction formation
US5956603A (en) * 1998-08-27 1999-09-21 Ultratech Stepper, Inc. Gas immersion laser annealing method suitable for use in the fabrication of reduced-dimension integrated circuits
US6355543B1 (en) * 1998-09-29 2002-03-12 Advanced Micro Devices, Inc. Laser annealing for forming shallow source/drain extension for MOS transistor
US6297115B1 (en) * 1998-11-06 2001-10-02 Advanced Micro Devices, Inc. Cmos processs with low thermal budget
US6184112B1 (en) * 1998-12-02 2001-02-06 Advanced Micro Devices, Inc. Method of forming a MOSFET transistor with a shallow abrupt retrograde dopant profile
US6265291B1 (en) 1999-01-04 2001-07-24 Advanced Micro Devices, Inc. Circuit fabrication method which optimizes source/drain contact resistance
US6771895B2 (en) * 1999-01-06 2004-08-03 Mattson Technology, Inc. Heating device for heating semiconductor wafers in thermal processing chambers
US6395624B1 (en) * 1999-02-22 2002-05-28 International Business Machines Corporation Method for forming implants in semiconductor fabrication
US6521501B1 (en) * 1999-05-11 2003-02-18 Advanced Micro Devices, Inc. Method of forming a CMOS transistor having ultra shallow source and drain regions
US6265293B1 (en) 1999-08-27 2001-07-24 Advanced Micro Devices, Inc. CMOS transistors fabricated in optimized RTA scheme
US6284630B1 (en) * 1999-10-20 2001-09-04 Advanced Micro Devices, Inc. Method for fabrication of abrupt drain and source extensions for a field effect transistor
US6090651A (en) * 1999-11-05 2000-07-18 Lsi Logic Corporation Depletion free polysilicon gate electrodes
US6586318B1 (en) * 1999-12-28 2003-07-01 Xerox Corporation Thin phosphorus nitride film as an N-type doping source used in laser doping technology
US6570656B1 (en) 2000-04-10 2003-05-27 Ultratech Stepper, Inc. Illumination fluence regulation system and method for use in thermal processing employed in the fabrication of reduced-dimension integrated circuits
US6645838B1 (en) 2000-04-10 2003-11-11 Ultratech Stepper, Inc. Selective absorption process for forming an activated doped region in a semiconductor
US6380044B1 (en) * 2000-04-12 2002-04-30 Ultratech Stepper, Inc. High-speed semiconductor transistor and selective absorption process forming same
US6294415B1 (en) * 2000-04-26 2001-09-25 United Microelectronics Corp. Method of fabricating a MOS transistor
US6635588B1 (en) 2000-06-12 2003-10-21 Ultratech Stepper, Inc. Method for laser thermal processing using thermally induced reflectivity switch
US6303476B1 (en) 2000-06-12 2001-10-16 Ultratech Stepper, Inc. Thermally induced reflectivity switch for laser thermal processing
US6399450B1 (en) 2000-07-05 2002-06-04 Advanced Micro Devices, Inc. Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions
US6335253B1 (en) 2000-07-12 2002-01-01 Chartered Semiconductor Manufacturing Ltd. Method to form MOS transistors with shallow junctions using laser annealing
US6630386B1 (en) 2000-07-18 2003-10-07 Advanced Micro Devices, Inc CMOS manufacturing process with self-amorphized source/drain junctions and extensions
JP2002050764A (ja) * 2000-08-02 2002-02-15 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、アレイ基板、液晶表示装置、有機el表示装置およびその製造方法
US6521502B1 (en) 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6479821B1 (en) * 2000-09-11 2002-11-12 Ultratech Stepper, Inc. Thermally induced phase switch for laser thermal processing
US6365476B1 (en) 2000-10-27 2002-04-02 Ultratech Stepper, Inc. Laser thermal process for fabricating field-effect transistors
US6594446B2 (en) * 2000-12-04 2003-07-15 Vortek Industries Ltd. Heat-treating methods and systems
US6970644B2 (en) * 2000-12-21 2005-11-29 Mattson Technology, Inc. Heating configuration for use in thermal processing chambers
US7015422B2 (en) 2000-12-21 2006-03-21 Mattson Technology, Inc. System and process for heating semiconductor wafers by optimizing absorption of electromagnetic energy
US6495437B1 (en) 2001-02-09 2002-12-17 Advanced Micro Devices, Inc. Low temperature process to locally form high-k gate dielectrics
US6756277B1 (en) 2001-02-09 2004-06-29 Advanced Micro Devices, Inc. Replacement gate process for transistors having elevated source and drain regions
US6403434B1 (en) 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric
US6787424B1 (en) 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
US6551885B1 (en) 2001-02-09 2003-04-22 Advanced Micro Devices, Inc. Low temperature process for a thin film transistor
JP3904936B2 (ja) * 2001-03-02 2007-04-11 富士通株式会社 半導体装置の製造方法
US6387784B1 (en) 2001-03-19 2002-05-14 Chartered Semiconductor Manufacturing Ltd. Method to reduce polysilicon depletion in MOS transistors
US6885078B2 (en) * 2001-11-09 2005-04-26 Lsi Logic Corporation Circuit isolation utilizing MeV implantation
US6555439B1 (en) * 2001-12-18 2003-04-29 Advanced Micro Devices, Inc. Partial recrystallization of source/drain region before laser thermal annealing
KR100940530B1 (ko) * 2003-01-17 2010-02-10 삼성전자주식회사 실리콘 광소자 제조방법 및 이에 의해 제조된 실리콘광소자 및 이를 적용한 화상 입력 및/또는 출력장치
KR100446622B1 (ko) * 2002-01-10 2004-09-04 삼성전자주식회사 실리콘 광소자 및 이를 적용한 발광 디바이스 장치
US6723634B1 (en) * 2002-03-14 2004-04-20 Advanced Micro Devices, Inc. Method of forming interconnects with improved barrier layer adhesion
KR101163682B1 (ko) 2002-12-20 2012-07-09 맷슨 테크날러지 캐나다 인코퍼레이티드 피가공물 지지 장치
WO2004075274A1 (ja) 2003-02-19 2004-09-02 Matsushita Electric Industrial Co., Ltd. 不純物導入方法
US6803270B2 (en) * 2003-02-21 2004-10-12 International Business Machines Corporation CMOS performance enhancement using localized voids and extended defects
US6844250B1 (en) 2003-03-13 2005-01-18 Ultratech, Inc. Method and system for laser thermal processing of semiconductor devices
JP4619951B2 (ja) 2003-08-25 2011-01-26 パナソニック株式会社 不純物導入層の形成方法
JP4979234B2 (ja) 2003-10-09 2012-07-18 パナソニック株式会社 接合の形成方法およびこれを用いて形成された被処理物
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7112499B2 (en) * 2004-01-16 2006-09-26 Chartered Semiconductor Manufacturing Ltd. Dual step source/drain extension junction anneal to reduce the junction depth: multiple-pulse low energy laser anneal coupled with rapid thermal anneal
US7312125B1 (en) 2004-02-05 2007-12-25 Advanced Micro Devices, Inc. Fully depleted strained semiconductor on insulator transistor and method of making the same
US7078302B2 (en) * 2004-02-23 2006-07-18 Applied Materials, Inc. Gate electrode dopant activation method for semiconductor manufacturing including a laser anneal
WO2005112088A1 (ja) 2004-05-14 2005-11-24 Matsushita Electric Industrial Co., Ltd. 半導体装置の製造方法および製造装置
KR100612875B1 (ko) * 2004-11-24 2006-08-14 삼성전자주식회사 실리콘 광소자 제조방법 및 이에 의해 제조된 실리콘광소자 및 이를 적용한 화상 입력 및/또는 출력장치
KR20060059327A (ko) * 2004-11-27 2006-06-01 삼성전자주식회사 실리콘 광소자 제조방법 및 이에 의해 제조된 실리콘광소자 및 이를 적용한 화상 입력 및/또는 출력장치
US7235492B2 (en) 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
US7172954B2 (en) * 2005-05-05 2007-02-06 Infineon Technologies Ag Implantation process in semiconductor fabrication
US20070066023A1 (en) * 2005-09-20 2007-03-22 Randhir Thakur Method to form a device on a soi substrate
US7585763B2 (en) * 2005-11-07 2009-09-08 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit devices using anti-reflective coating as implant blocking layer
WO2007080647A1 (ja) * 2006-01-13 2007-07-19 Fujitsu Limited 半導体装置の製造方法
JP2008078166A (ja) * 2006-09-19 2008-04-03 Sony Corp 薄膜半導体装置の製造方法および薄膜半導体装置
JP5967859B2 (ja) 2006-11-15 2016-08-10 マトソン テクノロジー、インコーポレイテッド 熱処理中の被加工物を支持するシステムおよび方法
DE102007020261B4 (de) * 2007-04-30 2009-07-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erhöhung der Dotierstoffaktivierung unter Anwendung mehrerer sequenzieller fortschrittlicher Laser/Blitzlicht-Ausheizprozesse
US20090263944A1 (en) * 2008-04-17 2009-10-22 Albert Chin Method for making low Vt gate-first light-reflective-layer covered dual metal-gates on high-k CMOSFETs
JP5718809B2 (ja) 2008-05-16 2015-05-13 マトソン テクノロジー、インコーポレイテッド 加工品の破壊を防止する方法および装置
CN102668037B (zh) 2009-11-06 2015-07-15 株式会社日立制作所 半导体器件的制造方法
US8026519B1 (en) 2010-10-22 2011-09-27 Ultratech, Inc. Systems and methods for forming a time-averaged line image
US8399808B2 (en) 2010-10-22 2013-03-19 Ultratech, Inc. Systems and methods for forming a time-averaged line image
US9302348B2 (en) 2011-06-07 2016-04-05 Ultratech Inc. Ultrafast laser annealing with reduced pattern density effects in integrated circuit fabrication
US8309474B1 (en) 2011-06-07 2012-11-13 Ultratech, Inc. Ultrafast laser annealing with reduced pattern density effects in integrated circuit fabrication
US8546805B2 (en) 2012-01-27 2013-10-01 Ultratech, Inc. Two-beam laser annealing with improved temperature performance
US8501638B1 (en) 2012-04-27 2013-08-06 Ultratech, Inc. Laser annealing scanning methods with reduced annealing non-uniformities
US9558973B2 (en) 2012-06-11 2017-01-31 Ultratech, Inc. Laser annealing systems and methods with ultra-short dwell times
SG10201503482QA (en) 2012-06-11 2015-06-29 Ultratech Inc Laser annealing systems and methods with ultra-short dwell times
JP2013258188A (ja) * 2012-06-11 2013-12-26 Hitachi Kokusai Electric Inc 基板処理方法と半導体装置の製造方法、および基板処理装置
US9490128B2 (en) 2012-08-27 2016-11-08 Ultratech, Inc. Non-melt thin-wafer laser thermal annealing methods
CN103050387B (zh) * 2012-12-18 2016-06-08 上海华虹宏力半导体制造有限公司 硅背面的离子注入方法
CN106847924B (zh) * 2013-06-20 2021-03-30 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
US9343307B2 (en) 2013-12-24 2016-05-17 Ultratech, Inc. Laser spike annealing using fiber lasers
JP6193305B2 (ja) 2014-07-29 2017-09-06 ウルトラテック インク 高性能線形成光学システム及び方法
US10083843B2 (en) 2014-12-17 2018-09-25 Ultratech, Inc. Laser annealing systems and methods with ultra-short dwell times

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617066A (en) * 1984-11-26 1986-10-14 Hughes Aircraft Company Process of making semiconductors having shallow, hyperabrupt doped regions by implantation and two step annealing
US4904611A (en) * 1987-09-18 1990-02-27 Xerox Corporation Formation of large grain polycrystalline films
US5342793A (en) * 1990-02-20 1994-08-30 Sgs-Thomson Microelectronics, S.R.L. Process for obtaining multi-layer metallization of the back of a semiconductor substrate
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JPH0521448A (ja) * 1991-07-10 1993-01-29 Sharp Corp 半導体装置の製造方法
KR970006723B1 (ko) * 1993-09-07 1997-04-29 한국과학기술원 입자 크기가 큰 다결정 규소 박막의 제조방법
KR970006262B1 (ko) * 1994-02-04 1997-04-25 금성일렉트론 주식회사 도우핑된 디스포저블층(disposable layer)을 이용한 모스트랜지스터의 제조방법
DE19505818A1 (de) * 1995-02-09 1995-09-07 Ulrich Prof Dr Mohr Verfahren zum Dotieren von Halbleiterkristallen, insbesondere von Siliziumkristallen

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932185B2 (en) 2003-06-02 2011-04-26 Sumitomo Heavy Industries, Ltd. Process for fabricating semiconductor device

Also Published As

Publication number Publication date
DE69807718T2 (de) 2003-07-31
EP1012879B1 (en) 2002-09-04
WO1998034268A2 (en) 1998-08-06
EP1012879A2 (en) 2000-06-28
EP1012879A4 (en) 2000-06-28
DE69807718D1 (de) 2002-10-10
KR100511765B1 (ko) 2005-09-05
US5908307A (en) 1999-06-01
KR20000070658A (ko) 2000-11-25
WO1998034268A3 (en) 1999-02-18

Similar Documents

Publication Publication Date Title
JP2001509316A (ja) 低減寸法集積回路の製造法
US5956603A (en) Gas immersion laser annealing method suitable for use in the fabrication of reduced-dimension integrated circuits
Kim et al. Advanced source/drain engineering for box-shaped ultrashallow junction formation using laser annealing and pre-amorphization implantation in sub-100-nm SOI CMOS
US6380044B1 (en) High-speed semiconductor transistor and selective absorption process forming same
EP0976147B1 (en) Method for forming a silicide region on a silicon body
US6777317B2 (en) Method for semiconductor gate doping
US5399506A (en) Semiconductor fabricating process
US6274488B1 (en) Method of forming a silicide region in a Si substrate and a device having same
US6387803B2 (en) Method for forming a silicide region on a silicon body
US6645838B1 (en) Selective absorption process for forming an activated doped region in a semiconductor
JP3277533B2 (ja) 半導体装置の製造方法
JP2005510871A (ja) 半導体装置の製造方法
JP2005510871A5 (ja)
US7112499B2 (en) Dual step source/drain extension junction anneal to reduce the junction depth: multiple-pulse low energy laser anneal coupled with rapid thermal anneal
US20020086502A1 (en) Method of forming a doped region in a semiconductor material
JP2002246329A (ja) 半導体基板の極浅pn接合の形成方法
Shima et al. Ultrashallow junction formation by self-limiting LTP and its application to sub-65-nm node MOSFETs
JPH0677155A (ja) 半導体基板の熱処理方法
JP2808749B2 (ja) 半導体基板への接合形成方法
JP5103695B2 (ja) 電界効果型半導体装置の製造方法
JP2821628B2 (ja) 半導体装置の製造方法
Matsuno et al. Effect of pulse duration on formation of ultrashallow junction by excimer laser annealing
EP1780776A1 (en) Process for manufacturing a high-scale-integration mos device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050126

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081021

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090115

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090302

A313 Final decision of rejection without a dissenting response from the applicant

Free format text: JAPANESE INTERMEDIATE CODE: A313

Effective date: 20090511

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090616