JP2001509316A - 低減寸法集積回路の製造法 - Google Patents

低減寸法集積回路の製造法

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Abstract

(57)【要約】 極端に浅い（例えば、１００ｎｍ以下）深さを持つ結晶シリコン表面層（４００）および（４０２）の予備非晶化は、（ａ）結晶シリコンの高い熱伝導性と、（ｂ）電解効果トランジスタのすでに製造されたゲートによる、入射レーザー照射時のシャドーイングと回折干渉の影響を含む製造時の問題への解決策を提供する。従来こうした問題は、従来技術であるプロジェクションガスイマージョンレーザードーピングが、１００ｎｍ以下の接合技術を用いたＭＯＳ電解効果トランジスタを備える集積回路の製造に、効果的に利用されることを妨げてきた。

Description

【発明の詳細な説明】 低減寸法集積回路の製造法 発明の背景発明の分野 本発明は集積回路（ＩＣ）の製造法に関するものであり、より詳細には、接合 部の深さが１００ｎｍ以下の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦ ＥＴ）を備えるＩＣに関するものである。従来技術の説明 ゲート長の寸法が０．２５ｍｍのＣＭＯＳ電解効果トランジスタ（ＦＥＴ）が 、まもなく商用化される。このような０．２５ｍｍ寸法のＦＥＴの製造には普通 、シリコンドーピングにイオン注入法が採られる。しかしながら、わずか０．１ ８ｍｍ以下の小さなゲート長寸法のＭＯＳＦＥＴが現在開発中である。ゲート長 の低減にはソースードレインの接合部深さをスケーリングする必要がある。Ｓｅ ｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｄｕｓｔｒｙ Ａｓｓｏｃｉａｔｉｏｎの”Ｔｈ ｅ Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｉｃａｌ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍ ｉｃｏｎｄｕｃｔｏｒｓ”（１９９５）では、０．１８ｍｍのＣＭＯＳ技術にお ける接合部深さを８０ｎｍ以下としている。イオン注入法ではイオンチャネリン グ効果および過渡による拡散増大（transient enhanced diffusion）により、そ うした接合部の形成は困難である。 シリコンドーピングの代替手段を開示しているＴ．Ａｋａｎｅらの”Ｔｗｏ− Ｓｔｅｐ Ｄｏｐｉｎｇ Ｕｓｉｎｇ Ｅｘｃｉｍｅｒ Ｌａｓｅｒ ｉｎ Ｂ ｏｒｏｎ Ｄｏｐｉｎｇ ｏｆ Ｓｉｌｉｃｏｎ”，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐ ｈｙｓ．Ｖｏｌ．３１（１９９２年１２月）Ｐｔ．１，Ｎｏ．１２Ｂ，４４３７ −４４４０頁を本願の参考として援用する。これに関してさらにＰ．Ｇ．Ｃａｒ ｅｙらの”Ａ Ｓｈａｌｌｏｗ Ｊｕｎｃｔｉｏｎ Ｓｕｂｍｉｃｒｏｍｅｔｅ ｒ ＰＭＯＳ Ｐｒｏｃｅｓｓ Ｗｉｔｈｏｕｔ Ｈｉｇｈ−Ｔｅｍｐｅｒａｔ ｕｒｅ Ａｎｎｅａｌｓ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ ｃｅ，Ｌｅｔｔｅｒｓ，Ｖｏｌ．９，Ｎｏ．１０（１９８８年１０月），５４２ −５４４頁を本願の参考として援用する。 Ｓ．Ｐｒｕｓｓｉｎらの”Ｒｏｌｅ ｏｆ Ｉｏｎ Ｍａｓｓ，Ｉｍｐｌａｎ ｔ Ｄｏｓｅ，ａｎｄ Ｗａｆｅｒ Ｔｅｍｐｅｒａｔｕｒｅ ｏｎ Ｅｎｄ− ｏｆ−Ｒａｎｇｅ Ｄｅｆｅｃｔｓ，”Ｊ．ＥｌｅｃｔｒｏＣｈｅｍ．Ｓｏｃ． ，Ｖｏｌ．１３７，Ｎｏ．６（１９９０年６月）１９１２−１９１４頁、および Ｒ．Ｂ．Ｆａｉｒらの”Ｄａｍａｇｅ Ｒｅｍｏｖａｌ／Ｄｏｐａｎｔ Ｄｉｆ ｆｕｓｉｏｎ Ｔｒａｄｅｏｆｆｓ ｉｎ Ｕｌｔｒａ−Ｓｈａｌｌｏｗ Ｉｍ ｐｌａｎｔｅｄ ｐ+−ｎ Ｊｕｎｃｔｉｏｎｓ，”ＩＥＥＥ Ｔｒａｎｓａｃ ｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．１７，Ｎｏ． １０（１９９０年１０月）２２３７−２２４１頁、Ｓ．Ａｃｃｏら”Ａｖｏｉｄ ｉｎｇ Ｅｎｄ−ｏｆ−Ｒａｎｇｅ Ｄｉｓｌｏｃａｔｉｏｎｓ ｉｎ Ｉｏｎ −Ｉｍｐｌａｎｔｅｄ Ｓｉｌｉｃｏｎ，”Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃ ｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｂ３４，（１９９５）１６８−１７４頁 をさらに本願の参考として援用する。これらはすべてシリコシの非晶化（amorph ization）を行うためのイオン注入に関する。 結晶シリコンの高い熱伝導性がなければ、レーザー光は表面近くで吸収され、 レーザーパルス幅も短いので、従来技術であるプロジェクションガスイマージョ ンレーザードーピング（projection gas immersion laser doping）（Ｐ−ＧＩ ＬＤ）法を用いて極端に浅い（例えば、１００ｎｍ以下）の接合部を形成するこ とが可能である。これに関して、製造されるＭＯＳＦＥＴデバイスの幾何学形状 がデバイス表面を照射するレーザー光のシャドーイングと回折を起こし、これが 熱負荷に多大な影響をもたらす。残念ながら結晶シリコンの熱伝導性の高さは、 エッジにおける接合部深さを低減するよう作用するものである。こうした熱伝導 性の影響は熱拡散の範囲にドープ領域の寸法が近づくにつれ明瞭となる。この結 果、ドープ領域の属性はその寸法と周辺ジオメトリの関数になる。このため、Ｃ ＭＯＳデバイスでソースやドレインをドーピングする場合、ドープ領域がゲート まで到達しない（ネガティブゲートオーバーラップ）か絶縁される。これにより 、大きな寄生抵抗と、接合部とウエル間のショートとを、デバイスの性能が被る た め、許容できない問題が生ずる。 発明の要旨 本願の製造法は上述の熱拡散問題を解決し、それによって、極端に浅い（例え ば、８０ｎｍ以下）接合部を形成するのにＰ−ＧＩＬＤ法を用いることを可能に する。 特に本願の製造法では結晶シリコンの所定の表面層がまず所定の深さまで非晶 化される。その後で所定量のドーピング剤を所定の非晶化されたシリコン表面層 に膜として添加する。つぎに所定の非晶化されたシリコン表面層の少なくとも一 部を一定時間、非晶化シリコンの融解に十分だが結晶シリコンの融解には不十分 な温度で加熱する（非晶化シリコンの融解温度は結晶シリコンの融解温度より実 質的に低い）。所定の加熱時間が経過した後、加熱部分の融解シリコンを冷却し 、これにより所定の表面層のこの部分におけるシリコンの再結晶化を行う。 図面の簡単な説明 図１は、現在のシリコンＣＭＯＳ技術に従い製造されたＦＥＴ２個の構造の模 式図である。 図２Ａは、製造にＰ−ＧＩＬＤ法が用いられた場合にＭＯＳＦＥＴの加熱され た上部に起こる熱拡散の様子の模式図である。 図２Ｂは、製造にＰ−ＧＩＬＤ法が用いられた場合に、ＭＯＳＦＥＴのゲート 部の多結晶（ポリ）構造により起こるシャドーイングと回折干渉の影響の模式図 である。 図３は、ＦＥＴの延長部、またはソースもしくはドレインにドーピングする前 の段階であり、ウェルのドーピングを施した後の段階であるＦＥＴの製造段階に おける、図１の２個のＭＯＳＦＥＴのうち１個を本願の工程に従って製造した構 造の模式図である。 図４は、図３のＭＯＳＦＥＴ上部領域を形成するシリコンへのイオン注入によ る表面非晶化を含む本発明の製造工程の模式図である。 図５は、本発明の製造法によるドーピングの工程（図４の表面非晶化の製造工 程および、ドーピング材料の膜に第１のレーザー照射を行い光分解によってドー ピング材料を予備堆積することを含む他の製造工程の後に続く段階）を模式化し たものであり、ドーピング材料の膜を予備堆積したこのＦＥＴの延長部およびゲ ートポリ両方に第２のレーザー照射を行いドーピングを施した模式図である。 好適な実施形態の説明 図１を参照すると、シリコン基板１００、絶縁エレメント１０２、相補型ＦＥ Ｔ１０４ａおよび１０４ｂを備えるＣＭＯＳ構造が示されている。相補型ＦＥＴ １０４ａおよび１０４ｂの構造は、ＦＥＴ１０４ａがｎウエル１０６ａ、ｐ+ソ ース１０８ａ、ｐ+ドレイン１１０ａを持ち、ＦＥＴ１０４ｂがｐウェル１０６ ｂ、ｎ+ソース１０８ｂ、ｎ+ドレイン１１０ｂを備える点でのみ異なる。それ以 外の点において、相補型ＦＥＴ１０４ａおよび１０４ｂの構造は同様である。具 体的には、相補型ＦＥＴ１０４ａおよび１０４ｂはともに（１）ＳｉＯ2の薄層 １１４でこのＦＥＴのウェルから絶縁されたゲートポリ１１２、（２）側壁スペ ーサー１１６、（３）各相補型ＦＥＴ１０４ａおよび１０４ｂのゲートポリ、ソ ース、ドレインそれぞれの上に位置するシリサイド電気接触１１７、および（4 ）各相補型ＦＥＴ１０４ａおよび１０４ｂのソースおよびドレインをゲートポリ 下部のチャネル部に結合する、浅いドープ延長部１１８、を備える。 図１より最浅の接合部が延長部１１８であることは明瞭で、これが深いソース およびドレインをチャネルに接合している。延長部１１８はドレインに誘発され るバリアの低下（ＤＩＢＬ）および突抜現象を防ぐのに必要である。現在、この 延長部は浅い低エネルギー注入およびアニールによって形成されており、その後 で側壁スペーサーが形成され、深いソース／ドレイン注入を行う。 現時点において、ＭＯＳＦＥＴ構造の商業的生産にまもなく用いられるであろ う最小ゲート寸法は０．２５ｍｍである。この場合、延長部１１８は現在、比較 的浅い低エネルギー注入によって形成され、その後ｐ+ソースおよびｎ+ソース１ ０８ａおよび１０８ｂ、ドレイン１１０ａおよび１１０ｂが比較的深い高エネル ギーイオン注入によって形成される。しかしＭＯＳＦＥＴ構造の製造が０．１８ ｍｍのゲート長にまで微細化されると、延長部１１８のすでに浅い接合部深さ は、８０ｎｍ以下に低減される。延長部１１８のこのような小さな接合部深さは 、イオン注入法では、イオンチャネリングと過渡による拡散の増大のため、形成 が困難である。 発明の背景の項で上述したように、結晶シリコンの高い熱伝導性が引き起こす 問題は、各延長部１１８に８０ｎｍ以下の深さの接合部を形成するのに、イオン 注入法に代えて従来技術であるＰ−ＧＩＬＤドーピング技術を使うことの妨げと なってきた。 図２Ａは製造中のＭＯＳＦＥＴで、ＩＣ絶縁エレメントよりゲート２０２に比 較的近いこのシリコン部分における熱拡散のパターンのみを示している。従来技 術であるＰ−ＧＩＬＤは、ＩＣのＭＯＳＦＥＴデバイスの製造中に用いられれば 、近傍するＩＣの絶縁エレメント間の単結晶シリコン上面層２００全体を加熱す る。ゲート２０２から遠い部分では、加熱は（図２に実線矢印２０４で示される ように）１次元の熱拡散を用いてモデル化することができる。しかしゲート２０ ２の下にある領域はレーザー光線から陰になり、ゲート２０２から遠い領域より 低温のままである。従ってゲート２０２の近傍では垂直水平両方向に熱勾配が存 在する。このためゲート２０２の近傍では（図２Ａに破線矢印２０６で示される ように）２次元の熱拡散が起こる。従ってＦＥＴの製造に従来技術であるＰ−Ｇ ＩＬＤレーザー照射が用いられれば、この近傍では冷却が促進され、融解がより 浅いかまったく起こらない。 さらに、図２Ａには示されていないが、図１の各ＣＭＯＳＦＥＴ製造において も、ＦＥＴの製造に従来技術であるＰ−ＧＩＬＤレーザー照射が用いられれば、 ＦＥＴのソースおよびドレイン領域と絶縁エレメントとの接合部に２次元の熱拡 散パターンが存在するのは明瞭である。 図２Ｂはゲート２０２の存在によるシャドーイングの影響２０８と回折干渉の 影響２１０を模式的に示している。より詳細には各斜め破線２１２とゲート２０ ２の垂直の側壁によって範囲を限定されるシリコン上面内において、シャドーイ ングの影響がボックス２１４によって模式的に示され、回折干渉の影響がボック ス２１６によって模式的に示されている。 図２Ｂはゲートエッジ付近の照射の影響を示している。Ｐ−ＧＩＬＤ照射法の 大きな開口数により、入射角は９０度から５０度まで変化する。照射レーザー光 の角度的な拡がりの結果、ゲートによるシャドーイングが、ゲートに隣接する領 域の光を最大５０％低減し得る。フルエンス損失（fluence loss）の一部はゲー ト２０２のシリコン側壁で反射する追加光によって補償され得る。しかしシリコ ンはかすめ角（grazing angle）に近い角度ではＴＭ偏光に対して低い反射率を 示すことが観察できる。このＴＭ偏光に対する低い反射率のために、ゲートの側 壁に入射する光の大部分は実際には吸収されるとみられる。従ってゲート２０２ からの反射はシャドーイングによるフルエンス損失を完全には補償できない。さ らにゲート２０２のエッジからの回折とゲート２０２からの反射と入射光の干渉 がゲート２０２のエッジに隣接する入射の強度を低減する。このためゲート付近 の領域はソースドレイン領域の残りの部分よりも低温となる。 従ってゲートエッジにおける促進された冷却とシャドーイングは、融解がゲー ト２０２のエッジにまで達するのを妨げ得る。レーザーエネルギーを十分に大き くすれば、ゲート２０２に達するまで融解させることは可能であるが、このよう な大きなレーザーエネルギーの使用は望ましくない。さらにゲート２０２と融解 部との間のネガティブオーバーラップ（negative overlap）は、ゲート２０２下 部の大きな熱勾配により、ゲート長の増大にともなって増大する。最近の回路は ゲート長が様々に異なるデバイスを備える。その結果ネガティブオーバーラップ は異なるデバイスで多様である。ネガティブオーバーラップは高い直列抵抗と基 板への大きなリークを引き起こす。こうした接合部は最近のＣＭＯＳ技術では許 容できないものであり、ゲートに延びる接合部がゲート全長にわたることを確実 にする方法を考案する必要がある。 加えて２次元の冷却が絶縁エレメントエッジ付近の融解をも妨げて、これによ ってケイ素化（Silicidation）が行われたときに、接合部とウェル間でのショー トを形成する可能性がある。その結果、ドレインをウェルに対して変位させる（ biased）ことができない。このように絶縁エレメント１０２まで融解が至ること は非常に重要である。 図３から図６および以下に記載する本発明の方法で実行される比較的簡単なプ ロセスによって、２次元冷却によるネガティブオーバーレイおよびシャドーイン グと回折干渉によるレーザーフルエンスの低減といった上述の問題を回避できる 。こうした問題は図１に示されるＭＯＳＦＥＴの製造に従来技術であるＰ−ＧＩ ＬＤレーザー照射が使用された場合に起こる。 図３は、図４および図５に示す本発明による製造工程を含む製造工程の実行直 前の、図１のＭＯＳＦＥＴの一つの製造段階を示す。図３に示す製造段階では、 ウェル１０６およびＳｉＯ2薄層１１４上に位置しているゲートポリ１１２はす でに製造されている。 図４に示す本発明の第１の製造段階は、ゲートポリ１１２の上部多晶質シリコ ン層４００およびウェル１０６の上部単結晶シリコン層４０２を備える図１の製 造中ＭＯＳＦＥＴ領域を、所望の極端に浅い深さまで非晶化する工程を含む。非 晶化はアルゴン、シリコン、ゲルマニウムなどの重元素のイオン注入によって行 われ得る（図４に矢印４０４で示す）。但し、シリコンを非晶化するのに少量し か要さず、急激に非晶質一結晶質界面を形成し、シリコン格子中で等電子である 重元素という理由で、ゲルマニウムが好適である。 より詳細には図４に示されているように、非晶化しようとするゲートポリ１１ ２の両側の層４０２は、絶縁エレメント１０２まで延びている。例えば、非晶化 しようとする層４００および層４０２の所望の極端に浅い深さを、実質的に３０ ０Å（８０ｎｍ以下）とすると、２×１０14原子（atom）／ｃｍ2の用量がこの 所望の３００Åの非晶化深さ達成するのに必要である。２×１０14原子／ｃｍ2 の用量の２０ＫｅＶゲルマニウムの注入によって、層４００および層４０２のこ の所望の３００Åの非晶化深さを達成する。この注入条件は既存の注入機を用い て容易に獲得できる。 公知のように（参考として援用されている上述のＲ．Ｂ．Ｆａｉｒの文献を参 照）、非晶質の深さは注入量と注入エネルギーの関数である。所望の非晶質深さ に応じて、注入量の範囲は１×１０13原子／ｃｍ2から１×１０16原子／ｃｍ2の 間となり、注入エネルギーの範囲は５ＫｅＶ原子／ｃｍ2から４００ＫｅＶの間 である。 図４のシリコン非晶化製造工程の完成に続き、（１）ＳｉＯ2薄層３００の除 去、それに続いて（２）ＡｒＦエキシマレーザー（ｌ＝１９３ｎｍ）を用いて、 おそらく光分解により、気体状の所定ドーパント化合物を分解し、これにより、 固体状ドーピング物質の膜を製造中のＭＯＳＦＥＴの上面に予備堆積する公知の Ｐ−ＧＩＬＤ処理の第１工程（例えば、Ｔ．Ａｋａｎｅらの文献”Ｔｗｏ−Ｓｔ ｅｐ Ｄｏｐｉｎｇ Ｕｓｉｎｇ Ｅｘｃｉｍｅｒ Ｌａｓｅｒ ｉｎ Ｂｏｒ ｏｎ Ｄｏｐｉｎｇ ｏｆ Ｓｉｌｉｃｏｎ”に開示されている工程）を含む２ つの製造工程（いずれも図示せず）が行われる。公知のＰ−ＧＩＬＤ処理の第２ 工程中の非晶化層４００および４０２に取り込まれる用量は、公知のＰ−ＧＩＬ Ｄ処理の第１工程中に予備堆積される所定のドーパント化合物の量に依存する。 図５を参照すると、Ｐ−ＧＩＬＤ処理の第２工程が示され、これは、上述の図 示しない２つの製造工程の完了時に行われるものである。図５に示すように製造 中のＭＯＳＦＥＴの層４００および４０２の上面に予備堆積されたドーピング材 料の膜５００はエキシマレーザー照射５０２によって照射される。このエキシマ レーザー照射は、（Ｔ．Ａｋａｎｅらの文献に教示されているように）波長１９ ３ｎｍの照射を生成するＡｒＦエキシマレーザーによって得ることができるが、 他の種類のレーザーによって得ることもできる（例えば、２４８ｎｍＫｒＦレー ザー、３５１ｎｍＸｅＦレーザー、３０８ｎｍＸｅＣｌレーザー）。出願人は上 述のＰ−ＧＩＬＤ処理の第２工程で、波長３０８ｎｍの照射を生成するパルス状 のＸｅＣｌエキシマレーザーを用いた。 より詳細には非晶質シリコンは、結晶シリコンより１０倍低い熱伝導と、３０ ０℃低い融解温度、３０パーセント低い反射率を有している。こうした効果の組 み合わせにより、非晶質シリコンの融解閾値は結晶シリコンの場合より低くなる 。 図１を再び参照して、延長部１１８形成のプロセスにおいて、非晶化された層 の深さは、これら各延長部が占める領域に必要な深さに限られている。その後、 延長部１１８領域を低ドープするのに用いられるＰ−ＧＩＬＤ処理の第２行程が 、これら非晶化層の熱伝導性と融解温度の大幅な低減によって、ゲートポリ１１ ２のエッジに至るまで非晶化シリコン層を融解する。より具体的には、Ｐ−ＧＩ ＬＤ処理の第２行程は、連続したレーザー照射パルスをそれぞれを含む。連続す るパルスそれぞれの照射エネルギーは、非晶化シリコン部を融解するのに十分で あるが、結晶シリコン部を融解するには不十分である。特定部分への第１のレー ザ ーパルス照射が完了した後で、ドープ済み融解シリコンは即座に冷却し、再結晶 化する。従って、すでに照射を受けた再結晶化シリコン部と重なる所定の非晶化 シリコン部への第１のパルス照射は、再結晶化シリコンの再融解を引き起こすこ とはまったくなく、所定の非晶化シリコン部のみを融解する。さらに、大きな工 ネルギー窓（energy window）が、非晶質部分を越えて融解が拡大しないところ に存在する。これは液体シリコンが非常に過冷却されており、さらなるシリコン の融解を行うことができないからである。従って融解深さを決定するのに非晶化 を用いることができる。 レーザ照射のためのフルエンス範囲は、０．０５ジュール／ｃｍ2から１．０ ジュール／ｃｍ2と幅があるが、非晶化シリコンをその融解温度まで加熱するの に十分であり結晶シリコンをその融解温度まで加熱するのには不十分な、最も好 適な照射フルエンスは、０．４ジュール／ｃｍ2である。 図４および図５に示されているように、ゲートポリ１１２の層４００はともに 非晶化されドーピングされる。ゲートポリ１１２のドーピングが望ましくない場 合は、図４の非晶化注入工程中に、ゲートポリ１１２上にマスキング層を使用し 、これによってＰ−ＧＩＬＤ処理の第２工程中にゲートポリ１１２のゲート融解 が発生するのを防ぐ。 シリコンの予備非晶化に続く２つのＰ−ＧＩＬＤ工程の使用は、上述したよう に延長部１１８の極端に浅い（例えば、深さ１００ｎｍ以下）接合部を製造する のに特に適しているが、シリコンの予備非晶化に続く同じ２つのＰ−ＧＩＬＤ工 程を、製造中のＭＯＳＦＥＴの深いソースおよびドレイン領域をドーピングする のに用いてもよい。具体的には、延長部１１８の極端に浅い接合部の製造に続い て、側壁スペーサー１１６が製造される。その後で各側壁スペーサー１１６およ び絶縁エレメント１０２の間に位置する深いソースおよびドレイン部のそれぞれ が、上述した本来の非晶化深さよりさらに所望の深さに再非晶化される。これは より大きなエネルギー（例えば、４０ＫｅＶ）とより多い用量（例えば、６×１ ０14原子／ｃｍ2のゲルマニウム注入）によって達成され得る。そのような再非 晶化に続いて、２つのＰ−ＧＩＬＤ工程が、（１）この２つの工程の第１で、ド ーピング材料の膜を適切な濃度での堆積、および（２）この２つの工程の第２で 、 非晶化されたソースおよびドレイン領域のみを融解する適切なパルス状レーザー エネルギーを供給するために用いられる。 深いソースおよびドレインのドーピングに、通常のイオン注入ドーピングでは なく、前段落に述べられているような本発明の工程を用いる理由の一つは、ドー ピング深さがより正確に制御できるからである。追加の理由としては、より廉価 だからである。 上述した本発明の好適な実施形態の方法において、深いソースおよびドレイン の製造は、すでに製造された極端に浅い（例えば、１００ｎｍ以下）接合部の再 非晶化を含む。これはこれらすでに製造された極端に浅い接合部が側壁スペーサ ー１１６にまで至っているからである。しかし、この極端に浅い接合部の範囲が 、延長部の位置にだけ限られ、従って深いソースおよびドレイン部の位置を含ま ない場合もあることが、理解されるべきである。この場合、ソースおよびドレイ ン位置での非晶化は、延長部位置での非晶化とは独立したものであり、ソースお よびドレイン位置の非晶化は、延長部位置の非晶化の前後いずれに起こってもよ い。さらに本発明は、ＭＯＳＦＥＴの延長部製造とＭＯＳＦＥＴの深いソースお よびドレインの製造の両方にではなく、どちらか一方の製造にのみ用いてもよい 。 公知のように、非晶化注入は点欠陥の過飽和を生成する。アニーリングに際し 、点欠陥の注入はさらなる欠陥の核形成を生じる。アニールによってさらなる欠 陥を防ぐには通常、臨界アニール温度が必要である。図４に示され上述されてい る、この最初の非晶化注入に通常必要なアニールは、１０５０度で１０秒間であ る。しかしＰ−ＧＩＬＤ処理の第２工程による非晶化シリコンのレーザー融解は 、その性質上、ある量のアニーリングを提供する。さらにレーザー処理後に存在 する点欠陥が少ないために、この熱サイクルの結果として接合部を大きく動かす のは難しい。従ってこの場合、レーザーアニールされた接合部にさらにアニール を施す必要はない。しかしいかなる場合でも、追加のアニールが必要が判断する ため、レーザーアニール後の正確な拡散の範囲を、実験により判断する必要があ る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バーマ，グアラフ アメリカ合衆国 カリフォルニア 94303, パロ アルト，バーノン テラス 3348 (72)発明者 ウェイナー，カート アメリカ合衆国 カリフォルニア 95125, サン ホセ，ネバダ アベニュー 822

Claims (1)

  1. 【特許請求の範囲】 １．所定の結晶シリコン表面層を備える基板上にＭＯＳＦＥＴのソースドレイン 接合部を製造する方法であって、 （ａ）該基板の該所定の結晶シリコン表面層のシリコンを所定の非晶化深さま で非晶化する工程と、 （ｂ）その後、該所定の非晶化シリコン表面層の表面に所定量のドーピング材 料を膜として堆積する工程と、 （ｃ）その後、少なくとも該シリコンの該所定の非晶化表面層の部分を、所定 の時間、非晶化シリコンを融解するのに十分であるが結晶シリコンを融解するに は不十分な温度に一時的に加熱し、その結果、該堆積されたドーパントを該融解 した非晶化シリコン表面層内に拡散させる工程と、 を包含し、 該所定の時間の後、融解シリコンの該部分が冷えて、これにより、該所定の表 面層の該部分のシリコンの再結晶化を行う方法。 ２．前記所定の非晶化深さのシリコンが結晶シリコンの上に重なる、請求項１に 記載の方法。 ３．前記工程（ａ）が、 （ｄ）前記シリコンの前記所定の表面層に、イオン注入器でイオン化され所 定のエネルギーまで加速された所定の重元素の原子を、単位面積あたり所定の濃 度で注入し、所定の非晶化深さに非晶化する工程、 を包含する、請求項１に記載の方法。 ４．前記所定の重元素がゲルマニウムである、請求項３に記載の方法。 ５．前記単位面積あたりの所定の濃度が、実質的に２×１０14原子／ｃｍ2であ り、前記所定のエネルギーが実質的に２０ＫｅＶである、請求項３に記載の方法 。 ６．前記単位面積あたりの所定の濃度が実質的に６×１０14原子／ｃｍ2であり 、前記所定のエネルギーが実質的に４０ＫｅＶである、請求項３に記載の方法。 ７．前記工程（ｂ）が、 （ｄ）レーザー照射を用いて所定の気体状ドーパント化合物を分解し、それに より、前記所定の非晶化シリコン表面層の表面上に、前記所定の用量のドーピン グ材料を前記膜として固体状に堆積する工程、 を包含する、請求項１に記載の方法。 ８．前記工程（ｃ）が、 （ｄ）レーザーによる所定量の照射フルエンスを用いて、前記シリコンの前記 所定の非晶化表面層の少なくとも前記一部に、前記一時的加熱を行う工程、を包 含する、請求項１に記載の方法。 ９．前記レーザーによる前記所定量の照射フルエンスが、実質的に０．４ジュー ル／ｃｍ2である、請求項８に記載の方法。 １０．前記工程（ｄ）が、 （ｅ）前記シリコンの前記所定の非晶化表面層の照射された範囲に、パルス状 レーザーによる照射エネルギーの連続パルスのうちの一つのパルスを印加して、 該連続パルスのうちの該一つのパルスの持続時間だけ前記範囲を加熱する工程で あって、該連続パルスの一つのパルスの照射エネルギーが、それにより、照射さ れた該範囲の非晶化シリコンをその融解温度まで加熱するのに十分であるが、結 晶シリコンをその融解温度まで加熱するには不十分である工程、 を包含する、請求項８に記載の方法。 １１．シリコン基板上にＭＯＳＦＥＴを製造する集積回路の製造方法であって、 隣接するＦＥＴが絶縁エレメントによって互いに分離されており、製造された各 ＦＥＴが、（１）適切にドーピングされた単結晶シリコンウェルの表面（２）上 に形成された多結晶シリコンゲートと、（３）該多結晶シリコンゲートの各側に それぞれ位置する第１側壁スペーサーと第２側壁スペーサーと、（４）第１絶縁 エレメントから該第１側壁スペーサーの遠位エッジ付近まで長手方向に延びる適 切にドーピングされた比較的深い単結晶シリコンソースと、（５）第２絶縁エレ メントから該第２側壁スペーサーの遠位エッジ付近まで長手方向に延びる適切に ドーピングされた比較的深い単結晶シリコンドレインと、（６）該ソースを近位 のゲートエッジに結合するため、該第１側壁スペーサー下に位置する低ドープの 極端に浅い第１単結晶シリコン延長部と、（６）該ドレインを近位のゲートエッ ジに結合するため、該第２側壁スペーサー下に位置する低ドープの極端に浅い第 ２単結晶シリコン延長部と、を備え、該方法が、該ウェルと該多結晶シリコンゲ ートの製造の後、且つ、該第１および第２側壁スペーサーの製造の前に、ドープ された極端に浅い該第１および第２の単結晶シリコン延長部それぞれを製造する ための以下の工程、 （ａ）該多結晶シリコンゲートのゲートエッジから絶縁エレメントまで長手方 向に延びる該単結晶シリコンウェルの該第１および第２シリコン表面層それぞれ へ、該第１および第２層を１００ｎｍ以下の特定の深さまで非晶化する単位面積 あたりの所定の濃度および所定のエネルギーにおいて、原子をイオン注入する工 程と、 （ｂ）所定の気体状ドーパント化合物のレーザー照射による分解によって、該 延長部をドーピングするため、該第１および第２非晶化表面層に固体状の膜とし て所定量のドーピング材料を堆積する工程と、 （ｃ）まず、パルス状レーザーからの照射エネルギーの２つの連続パルスのう ちの第１のパルスを、該シリコンの該所定の非晶化表面層の重なる２つの照射範 囲のうちの第１の照射範囲に照射して、該第１の範囲を該連続パルスのうちの該 第１のパルスの持続時間だけ加熱し、その後、該パルス状レーザーからの照射エ ネルギーの該２つの連続したパルスのうちの第２のパルスを、該シリコンの該所 定の非晶化表面層の該重なる２つの照射範囲のうちの第２の照射範囲に照射して 、該第２の範囲を該連続パルスのうちの該第２のパルスの持続時間だけ加熱する 工 程であって、該第１および第２の連続パルスそれぞれ別の照射エネルギーが、照 射される該範囲の非晶化シリコンをその融解温度まで加熱するのに十分であるが 、結晶シリコンをその融解温度まで加熱するには不十分である、工程と、 （ｄ）該２つの連続パルスのうちの該第１のパルスの印加と、該２つの連続パ ルスのうちの該第２のパルスの印加との間に、ある時間間隔を与える工程であっ て、該時間間隔は、該重なる２つの範囲の該第２の融解した非晶化シリコンへの 該２つの連続したパルスの該第２のパルスの印加の前に、該重なる２つの範囲の 該第１の融解した非晶化シリコンが冷却し再結晶化するのに十分に長い、工程と 、を包含する、方法。 １２．前記イオン注入された原子の前記所定の単位面積当たり濃度が、実質的に ２×１０14原子／ｃｍ2であり、前記所定のエネルギーが実質的に２０ＫｅＶで ある、請求項１１に記載の方法。 １３．前記イオン注入された原子がゲルマニウムである、請求項１１に記載の方 法。 １４．前記イオン注入されたゲルマニウム原子の前記所定の単位面積当たり濃度 が、実質的に２×１０14原子／ｃｍ2であり、前記所定のエネルギーが実質的に ２０ＫｅＶであって、 そのために、前記第１および第２の層の非晶化の深さが実質的に３００Åであ る、請求項１２に記載の方法。 １５．前記工程（ａ）が、単位面積あたりの所定の濃度および所定のエネルギー で、前記多結晶シリコンゲートの上面層へゲルマニウム原子をイオン注入する工 程であって、該多結晶シリコンゲートの該上面層を所定の深さ、すなわち約３０ ０Åまで非晶化する工程を、 さらに包含する、請求項１１に記載の方法。 １６．前記第１および第２側壁スペーサーを製造した後に、前記適切にドーピン グされた比較的深い単結晶シリコンソースおよびドレインそれぞれを製造するた めの以下の工程、 （ａ）実質的に濃度６×１０14原子／ｃｍ2およびエネルギー４０ＫｅＶにお いて、（１）該第１側壁スペーサーのエッジから絶縁エレメントまで長手方向に 延びる該単結晶シリコンのソース層と、（２）該第２側壁スペーサーのエッジか ら絶縁エレメントまで長手方向に延びる該単結晶シリコンのドレイン層それぞれ に、原子イオン注入を行い、それにより、該ソースおよびドレインに必要な比較 的深い深さにまで該ソースおよびドレイン層を非晶化する工程と、 （ｂ） レーザー照射による所定の気体状ドーパント化合物の光分解によって 、該ソースおよびドレイン層を適切にドーピングするため、該非晶化されたソー スおよびドレイン層の表面に、固体状の膜として所定量のドーピング材料を堆積 する工程と、 （ｃ）まず、パルス状レーザーからの照射エネルギーの２つの連続パルスのう ちの第１のパルスを、該シリコンの該ソースおよびドレイン非晶化層の特定の第 １の照射範囲に照射して、該第１の範囲を該連続パルスのうちの該第１のパルス の持続時間だけ加熱し、その後、該パルス状レーザーからの照射エネルギーの該 ２つの連続パルスのうちの第２のパルスを、少なくとも部分的に該第１の照射範 囲に重なる該シリコンの該ソースおよびドレイン非晶化層の該特定の第２の照射 範囲に照射して、該第２の範囲を該連続パルスのうちの該第２の持続時間だけ加 熱する工程であって、該第１および第２の連続パルスそれぞれ別の照射エネルギ ーが、照射された該範囲の非晶化シリコンをその融解温度まで加熱するのに十分 であるが、結晶シリコンをその融解温度まで加熱するには不十分である、工程と 、 （ｄ）該２つの連続パルスのうちの該第１のパルスの印加と該２つの連続パル スのうちの該第２のパルスの印加との間に、ある時間間隔を与える工程であって 、該時間間隔は、該第２の範囲の非晶化シリコンに該２つの連続パルスの該第２ のパルスの印加の前に、該第１の範囲の融解した非晶化シリコンが、冷却し再結 晶化するのに十分に長い、工程と、 をさらに包含する方法である、請求項１１に記載の方法。 1７．（ｅ）工程（ｃ）および工程（ｄ）を、前記所定のシリコンの前記ソース およびドレインの非晶化層以外の部分に反復することを、 さらに包含する、請求項１６に記載の方法。
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