DE69807718T2 - Herstellungsverfahren für integrierte schaltkreise mit reduzierter dimension - Google Patents

Herstellungsverfahren für integrierte schaltkreise mit reduzierter dimension

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Description

  • Diese Erfindung betrifft die Herstellung von Quellen- Senken-Sperrschichten (source drain junctions) von einem Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) und die Herstellung von MOSFETs auf einem Siliziumsubstrat in der Herstellung von integrierten Schaltkreisen (IC) und insbesondere die Herstellung von IC-umfassenden Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), die 100 nm und flachere Sperrschichten einsetzen.
  • CMOS-Feldeffekttransistoren (FET), die Gatterlängenabmessungen von 0,25 um gebrauchen, werden bald im Handel erhältlich sein. Die Herstellung von solchen FETs mit einer Abmessung von 0,25 um setzt typischerweise Ionenimplantieren für das Dotieren von Silizium ein. MOSFETs, die reduzierte Gatterlängenabmessungen von nur 0,18 um und weniger aufweisen, werden jedoch zurzeit entwickelt. Für die Reduzierung von Gatterlängen ist Tiefenskalierung der Quellen-Senken-Sperrschichten erforderlich. Bei der CMOS-Technologie für 0,18 um werden diese Sperrschichtentiefen nach "The National Technical Roadmap for Semiconductors" (1995) der Semiconductor Industry Association projiziert, um bei weniger als 80 nm zu liegen. Derartige Sperrschichten sind aufgrund von Ionenkanalbildung und transienter verstärkter Diffusion mittels Ionenimplantieren schwer zu formen.
  • Der Artikel "Two-Step Doping Using Excimer Laser in Boron Doping of Silicon," von T. Akane und anderen, Jpn. J. Appl. Phys., Band 31 (Dezember 1992), Punkt 1, Nr. 128, Seite 4437-4440, offenbart ein alternatives Mittel zum Siliziumdotieren. In dieser Hinsicht wird weiter verwiesen auf die Artikel "A Shallow Junction Submicrometer PMOS Process Without High-Temperature Anneals," von P. G. Carey und anderen, IEEE Electron Device Letters, Band 9, Nr. 10 (Oktober 1988), Seite 542-544, "Role of Ion Mass, Implant Dose, and Wafer Temperature on End-of-Range Defects," von S. Prussin und anderen, J. Electrochem. Soc., Band 137, Nr. 6 (Juni 1990), Seite 1912-1914; "Damage Removal/Dopant Diffusion Tradeoffs in Ultra- Shallow Implanted p&spplus;-n Junctions," von R. B. Fair, IEEE Transactions on Electron Devices, Band 17, Nr. 10 (Oktober 1990), Seite 2237-2241, und "Avoiding End-of-Range Dislocations in Ion-Implanted Silicon," von S. Acco und anderen, Materials Science and Engineering, B34, (1995), Seite 168-174, die sich alle auf Ionenimplantieren zur Bewirkung von Siliziumamorphisierung beziehen.
  • Bestünde nicht die hohe Wärmeleitung in kristallinem Silizium, wäre ultraflache (z. B. weniger als 100 nm) Sperrschichtformation unter Verwendung von Laserdotieren durch Projektionsgasimmersion (P-GILD) nach dem Stand der Technik aufgrund der Absorption des Laserlichts nahe der Oberfläche und den kurzen Laserimpulsbreiten möglich. In dieser Hinsicht führt die Geometrie einer MOSFET-Vorrichtung, die hergestellt wird, zum Verdunkeln und Brechen des Laserlichts, das die Oberfläche der Vorrichtung beleuchtet, was eine große Auswirkung auf die Wärmeladung hat. Leider bewirkt die hohe Wärmeleitung in kristallinem Silizium ein Verringern der Sperrschichtentiefe an den Kanten. Diese Wärmeleiteffekte werden offensichtlich, wenn die Abmessungen der dotierten Bereiche sich den thermischen Diffusionslängen nähern; Infolgedessen sind die Merkmale des dotierten Bereichs eine Funktion ihrer Abmessungen und der umgebenden Geometrie. Im Falle von Quellen-/Senkendotieren in einer CMOS-Vorrichtung führt dies dazu, dass die dotierten Bereiche sich nicht bis zu dem Gatter (negative Gatterüberlappung) oder der Isolierung erstrecken. Dies stellt ein unannehmbares Problem dar, da die Leistung der Vorrichtung augrund der hohen parasitären Widerstände leidet und zwischen den Sperrschichten und den Kanälen zu gering ist.
  • DE-A-195 05 818 offenbart die Merkmale gemäß dem Oberbegriff von Anspruch 1.
  • Die vorliegende Erfindung stellt ein Verfahren zur Herstellung von Quellen-Senken-Sperrschichten von einem MOSFET auf einen Substrat, das eine gegebene kristalline Siliziumoberflächenschicht umfasst, bereit, wobei das Verfahren die Schritte umfasst: (a) Amorphisieren von Silizium der gegebenen kristallinen Siliziumoberflächenschicht des Substrats auf eine gegebene Amorphisiertiefe; und (b) danach Ablegen einer gegebenen Menge von Dotiermaterial als ein Film auf der Oberfläche der gegebenen amorphisierten Siliziumoberflächenschicht; gekennzeichnet durch: - (c) dann zeitweiliges Erhitzen wenigstens eines Abschnitts der gegebenen amorphisierten Oberflächenschicht des Siliziums für eine bestimmte Zeit auf eine Temperatur, die ausreichend ist, um das amorphisierte Silizium zu schmelzen, jedoch unzureichend ist, um das kristalline Silizium zu schmelzen, um dadurch zur Folge zu haben, dass der abgelegte Dotierstoff in die gegebene geschmolzene, amorphisierte Siliziumoberflächenschicht eindiffundiert; wobei das geschmolzene Silizium des Abschnitts nach der bestimmten Zeit abkühlt, um dadurch eine Rekristallisation des Siliziums des Abschnitts der gegebenen Oberflächenschicht zu bewirken.
  • Während des Erhitzenschrittes wird das amorphisierte Silizium auf eine Temperatur geschmolzen, die unzureichend ist, um das kristalline Silizium zu schmelzen, da die Schmelztemperatur von amorphisiertem Silizium wesentlich niedriger als die von kristallinem Silizium ist.
  • Das Herstellverfahren der vorliegenden Erfindung kann eine Lösung für das zuvor genannte Problem von thermischer Diffusion bereitstellen, wodurch es ermöglicht, P- GILD zum Erhalten von ultraflacher (z. B. weniger als 80 nm) Sperrschichtformation zu verwenden.
  • Eine Ausführungsform der vorliegenden Erfindung wird nun lediglich beispielhaft mit Verweis auf die begleitenden Zeichnungen beschrieben, in welchen: -
  • Fig. 1 die Struktur von zwei FETs schematisch zeigt, die gemäß der modernen Silizium-CMOS-Technologie hergestellt worden sind;
  • Fig. 2a das Muster der thermischen Diffusion von dem erhitzten oberen Bereich von einem MOSFET schematisch zeigt, das auftritt, wenn P-GILD in seiner Herstellung verwendet wird;
  • Fig. 2b die Wirkungen von Verdunklung und Brechungsstörung, die durch die polykristalline (Poly-) Gatterstruktur von einem MOSFET verursacht werden, schematisch zeigt, die auftritt, wenn P-GILD in seiner Herstellung verwendet wird;
  • Fig. 3 die Struktur von einem von den zwei MOSFETs von Fig. 1 schematisch zeigt, das gemäß den Verfahrensschritten der vorliegenden Erfindung hergestellt werden soll, in einem Stadium in der Herstellung von dem FET, das bevor entweder dem Dotieren von seinen Verlängerungen oder dem Dotieren seiner Quelle oder Senke, jedoch nach dem Dotieren seines Walls erfolgt;
  • Fig. 4 einen Herstellungsschritt der vorliegenden Erfindung schematisch zeigt, der Oberflächenamorphisieren 1 durch Ionenimplantieren des Siliziums umfasst, das den oberen Bereich des MOSFETs von Fig. 3 ausbildet; und
  • Fig. 5 einen Dotierschritt der Herstellung der vorliegenden Erfindung schematisch zeigt (, der nach sowohl dem Herstellungsschritt des Oberflächenamorphisierens von Fig. 4 als auch anderen dazwischenliegenden Herstellungsschritten erfolgt, die Radiation von einer ersten Laseroperation umfassen, die verwendet wurde, um einen Film von Dotiermaterial photolytisch vorabzulegen), welcher die Radiation von einem zweiten Laser verwendet, um ein Dotieren zu bewirken, das sowohl die Verlängerungen als auch die polykristalline Gatterstruktur des FETs mit dem vorabgelegtem Film von Dotiermaterial umfasst.
  • Mit Bezug auf Fig. 1 wird eine CMOS-Struktur gezeigt, die Siliziumsubstrat 100, Isolierelemente 102 und komplementäre FETs 104a und 104b umfasst. Die Struktur der komplementären FETs 104a und 104b unterscheidet sich nur darin, dass FET 104a n-Wall 106a, p&spplus;-Quelle 108a und p&spplus;- Senke 110a umfasst, während FET 104b p-Wall 106b, n&spplus;- Quelle 108b und n&spplus;-Senke 110b umfasst. In allen anderen Hinsichten ist die Struktur der komplementären FETs 104a und 104b gleichartig. Insbesondere umfassen beide der komplementären FETs 104a und 104b (1) ein polykristallines Gatter 112, das von dem Wall dieses FET durch eine dünne Schicht 114 von SiO&sub2; isoliert ist, (2) Seitenwandabstandsstücke 116, (3) elektrische Silicidkontakte 117, die auf dem entsprechenden polykristallinen Gatter angeordnet sind, Quelle und Senke von jedem der komplementären FETs 104a und 104b, und (4) flache dotierte Verlängerungen 118, die die Quelle und Senke von jedem der komplementären FETs 104a und 104b an den Wallbereich unter dem polykristallinen Gatter koppeln.
  • Aus Fig. 1 wird deutlich, dass die flachsten Sperrschichten Verlängerungen 118 sind, die die tiefen Quellen und Senken mit dem Wall verbinden. Die Verlängerungen 118 werden benötigt, um senkeninduziertem Barrierensenken (DIBL) und Berührungsspannung vorzubeugen. Die Verlängerungen werden zurzeit durch ein flaches Niedrigenergieimplantat und -glühen geformt, wonach Seitenwandabstandsstücke geformt und tiefe Quelle/Senken implantiert werden.
  • Derzeit sind die kleinsten Gatterabmessungen, die bald in der kommerziellen Herstellung von MOSFET-Strukturen verwendet werden, 0,25 um. In diesem Falle werden die Verlängerungen 118 zurzeit durch ein relativ flaches Niedrigenergieimplantat geformt, und danach werden die p&spplus;- und n&spplus;-Quellen 108a und 108b und die Senken 110a und 110b durch einen relativ tiefes Hochenergieionenimplantat geformt. Wenn die Herstellung von MOSFET-Strukturen jedoch auf Gatterlängen von 0,18 um skaliert wird, wird die bereits flache Sperrschichttiefe der Verlängerungen 118 auf weniger als 80 nm reduziert. Eine solche kleine Sperrschichttiefe für die Verlängerungen 118 ist aufgrund von Ionenkanalbildung und transienter verstärkter Diffusion mittels Ionenimplantieren schwer zu formen.
  • Wie oben in dem Abschnitt zum allgemeinen Stand der Technik angegeben, haben Probleme, die aus der hohen Wärmeleitung in kristallinem Silizium resultieren, verhindert, dass die P-GILD-Dotiertechnik nach dem Stand der Technik statt Ionenimplantieren verwendet wird, um eine Sperrschicht von weniger als 80 nm Tiefe für jede der Verlängerungen 118 zu formen.
  • Fig. 2a zeigt nur das thermische Diffusionsmuster in dem Abschnitt des Siliziums des MOSFETs, der hergestellt wird, der relativ näher an Gatter 202 als zu den IC- Isolierelementen ist. P-GILD nach dem Stand der Technik würde bei Gebrauch während der Herstellung einer IC- MOSFET-Vorrichtung die gesamte einzelne kristalline Siliziumoberflächenschicht 200 zwischen benachbarten IC- Isolierelementen erhitzen. Weit von dem Gatter 202 entfernt kann das Erhitzen mittels eindimensionaler thermischer Diffusion (, wie in Fig. 2 durch durchgezogene Pfeile 204 angezeigt) modelliert werden. Der Bereich unter dem Gatter 202, der gegen das Laserlicht verdunkelt ist, bleibt jedoch kühler als die Bereiche, die von dem Gatter 202 entfernt sind. Daher besteht in der Nähe des Gatters 202 sowohl vertikal als auch lateral ein Temperaturgradient. Dies führt in der Nähe des Gatters 202 zu zweidimensionaler thermischer Diffusion (wie in Fig. 2a durch gestrichelte Pfeile 206 angezeigt). Daher wird Abkühlen in dieser Nähe verstärkt, was zu flacherem oder keinem Schmelzen führt, sollte die P-GILD-Laserradiation nach dem Stand der Technik in der Herstellung des FETs verwendet werden.
  • Zudem, obgleich nicht in Fig. 2a gezeigt, ist es offensichtlich, dass ein zweidimensionales Wärmediffusionsmuster auch während der Herstellung von jedem der CMOS- FETs von Fig. 1 an der Sperrschicht von den Quellen- und Senkenbereichen dieses FETs mit einem Isolierelement bestehen würde, wenn bei seiner Herstellung P-GILD-Laserradiation nach dem Stand der Technik eingesetzt würde.
  • Fig. 2b zeigt schematisch sowohl Verdunklungswirkung 208 und Brechungsstörungswirkung 210, die durch das Vorhandensein des Gatters 202 verursacht werden. Insbesondere ist die Verdunklungswirkung innerhalb des Bereichs der oberen Siliziumoberfläche, die durch die schräge, gestrichelte Linie definiert ist, und einer vertikalen Seitenwand des Gatters 202 durch Kästen 214 und. Brechungsstörungswirkung durch Kästen 216 schematisch gezeigt.
  • Fig. 2b zeigt Beleuchtungswirkungen in der Nähe der Gatterkante. Aufgrund der großen numerischen Apertur eines F-GILD-Projektionssystems, schwankt der Einfallswinkel zwischen 90 und 50 Grad. Infolge von Winkelausdehnung des beleuchtenden Laserlichts kann Verdunkeln durch das Gatter bis zu 50% des Lichts in dem Bereich neben ihm reduzieren. Etwas des Teilchenfluenzverlusts kann durch zusätzliches Licht, das von der Siliziumseitenwand des Gatters 202 reflektiert wird, ausgeglichen werden. Es kann jedoch gezeigt werden, dass Silizium niedrige Reflektivität von TM-polarisiertem Licht an nahen Glanzwinkeln aufweist. Man wird verstehen, dass aufgrund dieser niedrigen Reflektivität von TM-polarisiertem Licht eine große Menge des Lichteinfalls auf der Gatterseitenwand in der Tat absorbiert wird. Daher kann die Reflexion von dem Gatter 202 nicht den Teilchenfluenzverlust aufgrund von Verdunkeln vollständig ausgleichen. Zudem verringert die Brechung von der Kante des Gatters 202 und Störung zwischen der Reflexion von dem Gatter 202 und dem Einfallslicht die Einfallsintensität neben der Kante des Gatters 202. Dies führt dazu, dass der Bereich nahe des Gatters kälter als der Rest der Quellen- und Senkenbereiche ist.
  • Daher kann die Verbindung von verstärkter Kühlung und Verdunklung an der Gatterkante verhindern, dass die Schmelze sich zu der Kante des Gatters 202 erstreckt. Obgleich es möglich ist, dass das Schmelzen das Gatter 202 bei ausreichend hohen Laserenergien erreicht, ist der Gebrauch solch hoher Laserenergien nicht wünschenswert. Zudem vergrößert sich die negative Überlappung zwischen dem Gatter 202 und der Schmelze mit zunehmender Gatterlänge aufgrund des größeren Temperaturgradienten unter dem Gatter 202. Ein moderner Schaltkreis kann aus Vorrichtungen mit veränderlichen Gatterlängen bestehen. Infolgedessen variiert die negative Überlappung bei den verschiedenen Vorrichtungen. Eine negative Überlappung führt zu höheren Serienwiderständen und hohem Lecken zu dem Substrat. Derartige Sperrschichten sind für die moderne CMOS-Technologie nicht annehmbar, und Verfahren, die sicherstellen, dass Sperrschichten sich für alle Gatterlängen zu dem Gatter erstrecken, müssen erdacht werden.
  • Zudem kann zweidimensionales Abkühlen auch Schmelzen in der Nähe der Kante eines Isolierelements verhindern, was einen Kurzschluss verursacht, der zwischen der Sperrschicht und dem Wall erzeugt wird, wenn Silizidierung erfolgt. Infolgedessen kann die Senke hinsichtlich des Walls nicht vorgespannt werden. Daher ist Schmelzen bis zu dem Isolierelement 102 äußerst wichtig.
  • Der relativ einfache Prozess, der durch das Verfahren der vorliegenden Erfindung durchgeführt wird, wie in Fig. 3 bis 5 gezeigt und unten beschrieben, vermeidet die vorgenannten Probleme von negativem Überlagern aufgrund von zweidimensionaler Abkühlung und Verringerung in der Laserteilchenfluenz aufgrund von Verdunkeln und Brechungsstörung, welche Probleme auftreten, wenn P-GILD- Laserradiation nach dem Stand der Technik bei der Herstellung der MOSFETs von Fig. 1 verwendet wird.
  • Fig. 3 zeigt ein Stadium in der Herstellung eines der MOSFETs von Fig. 1 unmittelbar vor der Ausführung von Herstellungsschritten, die die Herstellungsschritte der vorliegenden Erfindung umfassen, die in Fig. 4 und 5 gezeigt sind. In dem Herstellungsschritt, der in Fig. 3 gezeigt ist, sind Wall 106 und polykristallines Gatter 112, die über einer dünnen Schicht 114 von SiO&sub2; angeordnet sind, bereits hergestellt worden.
  • Der erste der Herstellungsschritte der vorliegenden Erfindung, der in Fig. 4 gezeigt ist, umfasst den Schritt des Amorphisierens auf eine gewünschte ultraflache Tiefe von Bereichen des MOSFETs in Fig. 1, der hergestellt wird, welche obere polykristalline Siliziumschicht 400 des polykristallinen Gatters 112 und obere einzelkristalline Siliziumschichten 402 des Walls 106 umfassen. Amorphisieren kann durch Ionenimplantieren von einem schweren Atom, wie Argon, Silizium und Germanium (wie in Fig. 4 durch Pfeile 404 gezeigt) erreicht werden. Germanium ist jedoch vorzuziehen, da es eine schweres Atom ist, das niedrige Dosen zum Amorphisieren von Silizium erfordert, abrupte amorph-kristalline Grenzflächen produziert und in dem Siliziumgitter isolelektronisch ist.
  • Insbesondere, wie in Fig. 4 gezeigt, erstreckt sich die Schicht 402 auf jeder Seite des polykristallinen Gatters 112, das amorphisiert werden soll, über die gesamte Strecke zu dem Isolierelement 102. Unter der beispielhaften Annahme, dass die gewünschte ultraflache Tiefe der Schichten 400 und 402, die amorphisiert werden sollen, im Wesentlichen 30 nm ist (, was weniger als 80 nm ist), ist eine Dosis von 2 · 10¹&sup4; Atomen/cm² erforderlich, um diese gewünschte Amorphisiertiefe von 30 nm zu erzielen. Ein Germaniumimplantat von 20 KeV in einer Dosis von 2 · 10¹&sup4; Atomen/cm² erzielt diese gewünschte Amorphisiertiefe der Schichten 400 und 402. Dieser Implantatzustand kann unter Verwendung bestehender Implanter auf einfache Weise erhalten werden.
  • Wie bekannt ist (siehe den oben genannten Artikel von R. B. Fair), ist die amorphe Tiefe eine Funktion von Implantatdosis und Implantatenergie. Je nach der gewünschten amorphen Tiefe ist die Spanne der Implantatdosis zwischen 1 · 10¹³ Atome/cm² und 1 · 10¹&sup6; Atome/cm², während die Spanne der Implantatenergie zwischen 5 KeV Atome/cm² und 400 KeV ist.
  • Nach Beenden des Herstellungsschrittes des Siliziumamorphisierens von Fig. 4 erfolgen zwei Herstellungsschritte (von denen keiner in der Zeichnung gezeigt ist), die umfassen (1) das Entfernen einer dünnen Schicht 300 von SiO&sub2;, gefolgt von (2) dem ersten Schritt einer bekannten P-GILD-Operation (z. B. die, die oben in dem Artikel "Two-Step Doping Using Excimer Laser in Boron Doping of Silicon," von T. Akane und anderen offenbart ist), welche einen ArF-Excimerlaser (1 = 193 nm) einsetzt, um, vermutlich durch photolytische Zerlegung, eine gegebene Dotiermittelverbindung in Gasform zu zerlegen, um dadurch zu bewirken, dass ein Film von Dotiermaterial in fester Form auf den oberen Oberflächen des MOSFETs, der hergestellt wird, vorabgelegt wird. Die Menge der Dosis, die in den amorphisierten Schichten 400 und 402 während des zweiten Schritts der bekannten P-GILD-Operation eingefügt werden soll, hängt von der Menge der gegebenen Dotierverbindung ab, die während des ersten Schritts der bekannten P-GILD-Operation vorabgelegt worden ist.
  • Mit Bezug auf Fig. 5 ist der zweite Schritt der P-GILD- Operation gezeigt, der nach Beenden der vorgenannten zwei nicht gezeigten Herstellungsschritte stattfindet. Wie in Fig. 5 gezeigt, wird vorabgelegter Film 500 von Dotiermaterial auf den oberen Oberflächen der Schichten 400 und 402 des MOSFETs, der hergestellt wird, durch Excimerlaserbestrahlung 502 beleuchtet. Während diese Excimerlaserbestrahlung von einem ArF-Excimerlaser, der Strahlung in einer Wellenlänge von 193 nm (, wie in dem Artikel von T. Akane und anderen gelehrt) erzeugt, abgeleitet werden kann, kann sie auch von anderen Laserarten (z. B. ein 248 nm KrF-Laser, ein 351 nm XeF-Laser oder ein 308 nm XeCl-Laser) abgeleitet werden. Der Anmelder hat einen Xecl-Impulsexcimerlaser verwendet, der Strahlung in einer Wellenlänge von 308 nm produziert, um den vorgenannten zweiten Schritt der P-GILD-Operation durchzuführen.
  • Insbesondere weist amorphes Silizium eine um Faktor 10 niedrigere Wärmeleitfähigkeit, eine um 300ºC niedrigere Schmelztemperatur und eine um 30 Prozent niedrigere Reflektivität als kristallines Silizium auf. Die Verbindung dieser Wirkungen senkt die Schmelzschwelle von amorphem Silizium im Vergleich zu kristallinem Silizium.
  • Wiederum mit Bezug auf Fig. 1 ist in dem Prozess zum Ausbilden der Verlängerungen 118 die Tiefe der amorphisierten Schichten auf die begrenzt, die für die Bereiche benötigt werden, die durch jede dieser Verlängerungen belegt werden. Danach führt der zweite Schritt der P- GILD-Operation, der in leichtem Dotieren der Bereiche der Verlängerungen 118 verwendet wird, dazu, dass die amorphisierteri Siliziumschichten aufgrund der erheblichen Verringerung in der Wärmeleitfähigkeit und Schmelztemperatur dieser amorphisierten Schichten genau bis zu der Kante des polykristallinen Gatters 112 schmelzen. Insbesondere umfasst der zweite Schritt der P-GILD-Operation jeden der aufeinander folgenden Impulse von Laserstrahlung. Die Strahlungsenergie von jedem der aufeinander folgenden Impulse ist ausreichend, um Schmelzen von einem amorphisierten Siliziumpunkt zu bewirken, jedoch unzureichend, um Schmelzen eines kristallinen Siliziumpunktes zu bewirken. Nach Beenden der ersten Bestrahlung eines bestimmten Punktes durch einen Laserimpuls kühlt das nun dotierte geschmolzene Silizium davon sofort ab und rekristallisiert. Daher wird die Bestrahlung durch einen ersten Impuls von einem gegebenen amorphisierten Siliziumpunkt, der das rekristallisierte Silizium von einem bereits bestrahlten Punkt überlappt, nicht ein erneutes Schmelzen des rekristallisierten Siliziums bewirken, sondern führt lediglich zum Schmelzen des gegebenen amorphisierten Siliziumpunktes. Des Weiteren bestehen ein großes Energiefenster, wo Schmelzen sich nicht jenseits der amorphen Bereiche erstrecken wird, da das flüssige Silizium stark unterkühlt ist und kein weiteres Siliziumschmelzen produzieren kann. Daher kann Amorphisieren verwendet werden, um die Schmelztiefe zu definieren.
  • Während der Teilchenfluenzbereich für Laserbestrahlung sich über die gesamten Spanne von 0,05 Joule pro cm² bis 1,0 Joule pro cm² erstreckt, ist die wahrscheinlichste Teilchenfluenz, die ausreichend ist, um amorphisiertes Silizium auf seine Schmelztemperatur zu erhitzen, jedoch unzureichend ist, um kristallines Silizium auf seine Schmelztemperatur zu erhitzen, 0,4 Joule pro cm².
  • Wie in Fig. 4 und 5 gezeigt, wird die Schicht 400 des polykristallinen Gatters 112 sowohl amorphisiert als auch dotiert. In dem Falle, dass Dotieren des polykristallinen Gatters 112 nicht gewünscht wird, kann eine Maskierschicht über dem polykristallinen Gatter 112 während des Amorphisier-Implantierschrittes von Fig. 4 eingesetzt werden, wodurch verhindert wird, dass Gatterschmelzen des polykristallinen Gatters 112 während des zweiten Schritts der P-GILD-Operation stattfindet.
  • Während der Gebrauch von zwei Schritten von P-GILD nach Silizium-Voramorphisieren besonders für die Herstellung der ultraflachen (d. h. weniger als 100 nm Tiefe) Sperrschichten der Verlängerungen 118 geeignet ist, wie oben beschrieben, können dieselben zwei Schritte von P-GILD nach Silizium-Voramorphisieren verwendet werden, um die tiefen Quellen- und Senkenbereiche eines MOSFETs, der hergestellt wird, zu dotieren. Insbesondere werden nach der Herstellung der ultraflachen Sperrschichten der Verlängerungen 118 die Seitenwandabstandsstücke 116 hergestellt. Danach werden beide Quellen- und Senkenbereiche, die zwischen jedem Seitenwandabstandsstück 116 und dem Isolierelement 102 angeordnet sind, auf seine größere gewünschte Tiefe als die Tiefe der oben beschriebenen ursprünglichen Amorphisierung davon nachamorphisiert. Dies kann mit höherer Energie (z. B. 40 KeV) und höherer Dosis (z. B. 6 · 10¹&sup4; Atome/cm² Germaniumimplantate) erfolgen. Nach einer solchen Nachamorphisierung werden die zwei Schritte von P-GILD verwendet, um (1) geeignete abgelegte Konzentrationen von Filmen von Dotiermaterial während dem ersten dieser zwei Schritte und (2) geeignete Impulslaserenergie, um Schmelzen von nur den amorphisierten Quellen- und Senkenbereichen während des zweiten dieser zwei Schritte zu bewirken, bereitzustellen.
  • Ein Grund für das Einsetzen der Schritte der vorliegenden Erfindung, die in dem vorhergehenden Abschnitt beschrieben sind, zum Dotieren der tiefen Quelle und Senke statt eines herkömmlichen Ionenimplantatdotierens ist, dass die Dotiertiefe genauer kontrolliert wird. Ein weiterer Grund ist, dass es weniger teuer ist.
  • Bei dem Verfahren der bevorzugten Ausführungsform der vorliegenden Erfindung, die oben beschrieben ist, umfasst die Herstellung der tiefen Quelle und Senke die Nachamorphisierung der bereits hergestellten ultraflachen (d. h. weniger als 100 nm Tiefe) Sperrschichten, da diese bereits hergestellten ultraflachen Sperrschichten sich über die gesamte Strecke zu den Seitenwandabstandsstücken 116 erstrecken. Es versteht sich jedoch, dass das Ausmaß der ultraflachen Sperrschichten auf nur die Stellen der Verlängerungen begrenzt werden kann und daher die Stellen der tiefen Quelle und Senke nicht umfassen. In diesem Falle hängt die Amorphisierung für die Quellen- und Senkenstellen von der Amorphisierung für die Verlängerungsstellen ab, so dass die Amorphisierung für die Quellen- und Senkenstellen entweder vor oder nach der Amorphisierung für die Verlängerungsstellen erfolgen kann. Des Weiteren kann die vorliegende Erfindung für die Herstellung nur der Verlängerungen eines MOSFETs oder alternativ nur der Quelle und Senke eines MOSFETs statt von beiden von diesen verwendet werden.
  • Wie bekannt, produzieren Amorphisierimplantate Übersättigung von Punktdefekten. Bei Glühen führt Punktdefektinjektion zu Kristallisationskernbildung von erweiterten Defekten. Eine kritische Glühtemperatur ist gewöhnlich erforderlich, um die erweiterten Defekte auszuglühen. Dieses gewöhnlich erforderliche Glühen für das erste Amorphisierimplantat, in Fig. 4 gezeigt und oben beschrieben, ist 10 Sekunden lang bei 1050ºC. Das Laserschmelzen des amorphisierten Siliziums durch den zweiten Schritt der P-GILD-Operation stellt jedoch schon an sich eine bestimmte Menge von Glühen bereit. Des Weiteren ist es aufgrund der kleinen Zahl von Punktdefekten, die nach dem Laserprozess vorliegen, nicht wahrscheinlich, dass die Sperrschichten sich infolge dieses Wärmezyklus viel bewegen. Daher ist eventuell in diesem Falle kein zusätzliches Glühen für die lasergeglühten Sperrschichten erforderlich. In jedem gegebenen Falle muss jedoch das genau Ausmaß der Diffusion nach Laserglühen experimentell festgestellt werden, um zu bestimmen, ob zusätzliches Glühen erforderlich ist.

Claims (17)

1. Verfahren zur Herstellung von Quellen-Senken- Sperrschichten (source drain junctions) von einem MOS-FET auf einem Substrat (100), umfassend eine gegebene kristalline Siliziumoberflächenschicht (402), wobei das Verfahren die Schritte umfasst:
(a) Amorphisieren von Silizium der gegebenen kristallinen Siliziumoberflächenschicht (402) des Substrats auf eine gegebene Amorphisiertiefe; und
(b) danach Ablegen einer gegebenen Menge von Dotiermaterial als ein Film (500) auf der Oberfläche der gegebenen amorphisierten Siliziumoberflächenschicht (402); gekennzeichnet durch:
(c) dann zeitweiliges Erhitzen wenigstens eines Abschnitts der gegebenen amorphisierten Oberflächenschicht (402) des Siliziums für eine bestimmte Zeit auf eine Temperatur, die ausreichend ist, um das amorphisierte Silizium zu schmelzen, jedoch unzureichend ist, um das kristalline Silizium zu schmelzen, um dadurch zur Folge zu haben, dass der abgelegte Dotierstoff in die gegebene geschmolzene, amorphisierte Siliziumoberflächenschicht (402) eindiffundiert;
wobei das geschmolzene Silizium des Abschnitts nach der bestimmten Zeit abkühlt, um dadurch eine Rekristallisation des Siliziums des Abschnitts der gegebenen Oberflächenschicht (402) zu bewirken.
2. Verfahren gemäß Anspruch 1, wobei die gegebene amorphisierte Tiefe von Silizium über kristallinem Silizium liegt.
3. Verfahren gemäß Anspruch 1, wobei Schritt (a) den Schritt umfasst:
(d) Amorphisieren der gegebenen Oberflächenschicht (402) des Siliziums auf eine gegebene Amorphisiertiefe durch Implantieren darin in einer gegebenen Konzentration pro Flächeneinheit von Atomen von einem geeigneten Element, die isoelektronisch in dem Siliziumgitter und wenigstens so schwer wie Siliziumatome sind und die durch einen Ionenimplanter ionisiert und auf eine gegebene Energie beschleunigt worden sind.
4. Verfahren gemäß Anspruch 3, wobei das Element Germanium ist.
5. Verfahren gemäß Anspruch 3, wobei die gegebene Konzentration pro Flächeneinheit zwischen 1 · 10¹³ und 1 · 10¹&sup6; Atome/cm² ist und die gegebene Energie zwischen 5 und 400 KeV ist.
6. Verfahren gemäß Anspruch 5, wobei die gegebene Konzentration 6 · 10¹&sup4; Atome/cm² ist und die gegebene Energie 40 KeV ist.
7. Verfahren gemäß Anspruch 1, wobei Schritt (b) den Schritt umfasst:
(d) Einsetzen von Strahlung (502) von einem Laser, um eine gegebene Dotiermittelverbindung in Gasform zu zerlegen, um dadurch zu bewirken, dass die gegebene Menge von Dotiermaterial in fester Form als der Film (500) auf der Oberfläche der gegebenen amorphisierten Siliziumoberflächenschicht (402) abgelegt wird.
8. Verfahren gemäß Anspruch 1, wobei Schritt (c) den Schritt umfasst:
(d) Einsetzen einer gegebenen Menge von strahlender Teilchenfluenz von einem Laser, um das zeitweilige Erhitzen von wenigstens dem Abschnitt der gegebenen amorphisierten Oberflächenschicht (402) von dem Silizium zu bewirken.
9. Verfahren gemäß Anspruch 8, wobei die gegebene Menge von strahlender Teilchenfluenz von dem Laser 0,4 Joule pro cm² ist.
10. Verfahren gemäß Anspruch 8, wobei Schritt (d) den Schritt umfasst:
(e) Anwenden eines einzigen von aufeinander folgenden Impulsen von Strahlungsenergie von einem Impulslaser auf einen bestrahlten Bereich von der gegebenen amorphisierten Oberflächenschicht (402) von dem Silizium, um den Bereich für die Dauer dieses einzelnen der aufeinander folgenden Impulse zu erhitzen, wobei die Strahlungsenergie dieses einzelnen von den aufeinander folgenden Impulsen ausreichend ist, um das amorphisierte Silizium des dadurch bestrahlten Bereichs auf seine Schmelztemperatur zu erhitzen, jedoch unzureichend, um das kristalline Silizium auf seine Schmelztemperatur zu erhitzen.
11. Verfahren zur Herstellung von MOS-FETs auf einem Siliziumsubstrat (100), wobei benachbarte FETs voneinander durch Isolierelemente (102) getrennt sind und jeder hergestellte FET umfasst (i) ein polykristallines Siliziumgatter (112), das über (ii) der Oberfläche eines geeignet dotierten, einzelnen kristallinen Siliziumwalls (106) aufgebaut ist, (iii) erste und zweite Seitenwandabstandsmittel, die jeweils auf jeder Seite des polykristallinen Siliziumgatters (112) angeordnet sind, (iv) eine relativ tiefe, geeignet dotierte, einzelne kristalline Siliziumquelle, die sich längs von einem ersten Isolierelement (102) zu der Nachbarschaft der distalen Kante des ersten Seitenwandabstandsmittels erstreckt, (v) eine relativ tiefe, geeignet dotierte, einzelne kristalline Siliziumsenke, die sich längs von einem zweiten Isolierelement (102) zu der Nachbarschaft der distalen Kante des zweiten Seitenwandabstandsmittels erstreckt, (vi) eine erste ultraflache, leicht dotierte, einzelne kristalline Siliziumverlängerung, die unter dem ersten Seitenwandabstandsmittel angeordnet ist, um die Quelle mit einer Gatterkante zu verbinden, die naheliegend dazu ist, und (vii) eine zweite ultraflache, leicht dotierte, einzelne kristalline Siliziumverlängerung, die unter dem zweiten Seitenwandabstandsmittel angeordnet ist, um die Senke mit einer Gatterkante zu verbinden, die naheliegend dazu ist; wobei das Verfahren die folgenden Schritte zur Herstellung jeder der ersten und zweiten ultraflachen, dotierten, einzelnen kristallinen Siliziumverlängerungen nach der Herstellung des Walls (106) und des polykristallinen Siliziumgatters (112) und vor der Herstellung der ersten und zweiten Seitenwandabstandsmittel umfasst:
umfassend das Verfahren gemäß Anspruch 1,
wobei Schritt (a) Ionenimplantieren von Atomen in jeder der ersten und zweiten Oberflächenschichten (402) des einzelnen kristallinen Siliziumwalls (106) umfasst, die sich längs von einer Gatterkante des polykristallinen Siliziumgatters (112) zu einem Isolierelement (102) in einer gegebenen Konzentration pro Flächeneinheit und einer gegebenen Energie erstrecken, was zum Amorphisieren der ersten und zweiten Schichten (402) auf eine bestimmte Tiefe, die nicht weniger als 100 nm tief ist, führt;
wobei in Schritt (b) das Dotiermaterial zum Dotieren der Verlängerungen als ein Film (500) in fester Form auf den ersten und zweiten amorphisierten Oberflächenschichten (402) durch Zerlegen einer gegebenen Dotiermittelverbindung in Gasform mit Strahlung (502) von einem Laser ist;
wobei Schritt (c) zuerst Anwenden des ersten von zwei aufeinander folgenden Impulsen von Strahlungsenergie von einem Impulslaser auf eine erste von zwei überlappenden, bestrahlten Bereichen von der gegebenen amorphisierten Oberflächenschicht (402) des Siliziums umfasst, um den ersten Bereich für die Dauer des ersten der aufeinander folgenden Impulse zu erhitzen, und danach Anwenden des zweiten der zwei aufeinander folgenden Impulse von Strahlungsenergie von dem Impulslaser auf einen zweiten der zwei überlappenden, bestrahlten Bereiche der gegebenen amorphisierten Oberflächenschicht (402) des Siliziums, um den zweiten Bereich für die Dauer des zweiten der aufeinander folgenden Impulse zu erhitzen, wobei die Strahlungsenergie jedes einzelnen getrennten von den ersten und zweiten aufeinander folgenden Impulsen ausreichend ist, um das amorphisierte Silizium des Bereichs, der dadurch bestrahlt ist, auf seine Schmelztemperatur zu erhitzen, jedoch unzureichend, um das kristalline Silizium auf seine Schmelztemperatur zu erhitzen;
und das Verfahren weiter umfasst;
(d) Bereitstellen eines Zeitintervalls zwischen der Anwendung des ersten der zwei aufeinander folgenden Impulse und der Anwendung des zweiten der zwei aufeinander folgenden Impulse, das lang genug ist, um es dem geschmolzenen, amorphisierten Silizium des ersten der zwei überlappenden Bereiche vor der Anwendung des zweiten der zwei aufeinander folgenden Impulse auf das amorphisierte Silizium des zweiten der zwei überlappenden Bereiche zu erlauben, abzukühlen und zu rekristallisieren.
12. Verfahren gemäß Anspruch 3 oder Anspruch 11, wobei die gegebene Konzentration pro Flächeneinheit der ionenimplantierten Atome zwischen 1 · 1013 und 1 · 10¹&sup6; Atome/cm² ist und die gegebene Energie zwischen 5 und 400 KeV ist.
13. Verfahren gemäß Anspruch 12, wobei die ionenimplantierten Atome Germanium sind.
14. Verfahren gemäß Anspruch 12, wobei:
die gegebene Konzentration pro Flächeneinheit der ionenimplantierten Germaniumatome zwischen 1 · 10¹³ und 1 · 10¹&sup6; Atome/cm² ist und die gegebene Energie zwischen 5 und 400 KeV ist;
wobei die amorphisierte Tiefe der ersten und zweiten Schichten (402) weniger als 80 nm ist.
15. Verfahren gemäß Anspruch 11, wobei des Weiteren Schritt (a) weiter Ionenimplantieren von Germaniumatomen in einer oberen Oberflächenschicht (400) von dem polykristallinen Siliziumgatter (112) in einer gegebenen Konzentration pro Flächeneinheit und in einer gegebenen Energie umfasst, was zu Amorphisieren der oberen Oberflächenschicht (400) von dem polykristallinen Siliziumgatter (112) auf eine gegebene Tiefe führt, die etwa 30 nm tief ist.
16. Verfahren gemäß Anspruch 11, des Weiteren die folgenden Schritte zur Herstellung von jeder der relativ tiefen, geeignet dotierten, einzelnen kristallinen Siliziumquelle und -senke nach der Herstellung von den ersten und zweiten Seitenwandabstandsmitteln umfassend:
(a) Ionenimplantieren von Atomen in einer Konzentration von 6 · 10¹&sup4; Atome/cm² und in einer Energie von 40 KeV in jeder von (i) einer Quellenschicht des einzelnen kristallinen Siliziums, die sich längs von einer Kante des ersten Seitenwandabstandsmittels zu einem Isolierelement erstreckt, und (ii) einer Senkenschicht des einzelnen kristallinen Siliziums, die sich längs von einer Kante des zweiten Seitenwandabstandsmittels zu einem Isolierelement (102) erstreckt, was zum Amorphisieren der Quellen- und Senkenschichten (402) auf eine relativ tiefe Tiefe, die für die Quelle und Senke erforderlich ist, führt;
(b) Ablegen einer gegebenen Menge von Dotiermaterial, um die Quellen- und Senkenschichten (402) als einen Film (500) in fester Form auf der Oberfläche der amorphisierten Quellen- und Senkenschichten (402) durch photolytisches Zerlegen einer gegebenen Dotiermittelverbindung in Gasform mit Strahlung (502) von einem Laser geeignet zu dotieren;
(c) zuerst Anwenden des ersten von zwei aufeinander folgenden Impulsen von Strahlungsenergie von einem Impulslaser auf einen ersten bestrahlten Bereich von einer bestimmten der quellen- und senkenamorphisierten Schichten (402) des Siliziums, um den ersten Bereich für die Dauer des ersten der aufeinander folgenden Impulse zu erhitzen, und danach Anwenden des zweiten der zwei aufeinander folgenden Impulse von Strahlungsenergie von dem Impulslaser auf einen zweiten bestrahlten Bereich der bestimmten einen der quellen- und senkenamorphisierten Schichten (402) des Siliziums, der wenigstens teilweise den ersten bestrahlten Bereich überlappt, um den zweiten Bereich für die Dauer des zweiten der aufeinander folgenden Impulse zu erhitzen, wobei die Strahlungsenergie jedes einzelnen getrennten der ersten und zweiten aufeinander folgenden Impulse ausreichend ist, um das amorphisierte Silizium des Bereichs, der dadurch bestrahlt ist, auf seine Schmelztemperatur zu erhitzen, doch unzureichend, um das kristalline Silizium auf seine Schmelztemperatur zu erhitzen; und
(d) Bereitstellen eines Zeitintervalls zwischen der Anwendung des ersten der zwei aufeinander folgenden Impulse und der Anwendung des zweiten der zwei aufeinander folgenden Impulse, das lang genug ist, um dem geschmolzenen, amorphisierten Silizium des ersten Bereichs zu erlauben, vor der Anwendung des zweiten der zwei aufeinander folgenden Impulse auf das amorphisierte Silizium des zweiten Bereichs abzukühlen und zu rekristallisieren.
17. Verfahren gemäß Anspruch 16, des Weiteren umfassend:
(e) Wiederholen der Schritte (c) und (d) für die andere der quellen- und senkenamorphisierten Schichten (402) des Siliziums von der bestimmten einen davon.
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Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6361951B1 (en) * 1995-06-27 2002-03-26 The University Of North Carolina At Chapel Hill Electrochemical detection of nucleic acid hybridization
IT1289524B1 (it) * 1996-12-24 1998-10-15 Sgs Thomson Microelectronics Cella di memoria per dispositivi di tipo eeprom e relativo processo di fabbricazione
US6037640A (en) * 1997-11-12 2000-03-14 International Business Machines Corporation Ultra-shallow semiconductor junction formation
US5956603A (en) * 1998-08-27 1999-09-21 Ultratech Stepper, Inc. Gas immersion laser annealing method suitable for use in the fabrication of reduced-dimension integrated circuits
US6355543B1 (en) * 1998-09-29 2002-03-12 Advanced Micro Devices, Inc. Laser annealing for forming shallow source/drain extension for MOS transistor
US6297115B1 (en) * 1998-11-06 2001-10-02 Advanced Micro Devices, Inc. Cmos processs with low thermal budget
US6184112B1 (en) * 1998-12-02 2001-02-06 Advanced Micro Devices, Inc. Method of forming a MOSFET transistor with a shallow abrupt retrograde dopant profile
US6265291B1 (en) 1999-01-04 2001-07-24 Advanced Micro Devices, Inc. Circuit fabrication method which optimizes source/drain contact resistance
US6771895B2 (en) * 1999-01-06 2004-08-03 Mattson Technology, Inc. Heating device for heating semiconductor wafers in thermal processing chambers
US6395624B1 (en) * 1999-02-22 2002-05-28 International Business Machines Corporation Method for forming implants in semiconductor fabrication
US6521501B1 (en) * 1999-05-11 2003-02-18 Advanced Micro Devices, Inc. Method of forming a CMOS transistor having ultra shallow source and drain regions
US6265293B1 (en) 1999-08-27 2001-07-24 Advanced Micro Devices, Inc. CMOS transistors fabricated in optimized RTA scheme
US6284630B1 (en) * 1999-10-20 2001-09-04 Advanced Micro Devices, Inc. Method for fabrication of abrupt drain and source extensions for a field effect transistor
US6090651A (en) * 1999-11-05 2000-07-18 Lsi Logic Corporation Depletion free polysilicon gate electrodes
US6586318B1 (en) * 1999-12-28 2003-07-01 Xerox Corporation Thin phosphorus nitride film as an N-type doping source used in laser doping technology
US6645838B1 (en) 2000-04-10 2003-11-11 Ultratech Stepper, Inc. Selective absorption process for forming an activated doped region in a semiconductor
US6570656B1 (en) 2000-04-10 2003-05-27 Ultratech Stepper, Inc. Illumination fluence regulation system and method for use in thermal processing employed in the fabrication of reduced-dimension integrated circuits
US6380044B1 (en) * 2000-04-12 2002-04-30 Ultratech Stepper, Inc. High-speed semiconductor transistor and selective absorption process forming same
US6294415B1 (en) * 2000-04-26 2001-09-25 United Microelectronics Corp. Method of fabricating a MOS transistor
US6303476B1 (en) 2000-06-12 2001-10-16 Ultratech Stepper, Inc. Thermally induced reflectivity switch for laser thermal processing
US6635588B1 (en) 2000-06-12 2003-10-21 Ultratech Stepper, Inc. Method for laser thermal processing using thermally induced reflectivity switch
US6399450B1 (en) 2000-07-05 2002-06-04 Advanced Micro Devices, Inc. Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions
US6335253B1 (en) 2000-07-12 2002-01-01 Chartered Semiconductor Manufacturing Ltd. Method to form MOS transistors with shallow junctions using laser annealing
US6630386B1 (en) 2000-07-18 2003-10-07 Advanced Micro Devices, Inc CMOS manufacturing process with self-amorphized source/drain junctions and extensions
JP2002050764A (ja) * 2000-08-02 2002-02-15 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、アレイ基板、液晶表示装置、有機el表示装置およびその製造方法
US6521502B1 (en) 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6479821B1 (en) * 2000-09-11 2002-11-12 Ultratech Stepper, Inc. Thermally induced phase switch for laser thermal processing
US6365476B1 (en) 2000-10-27 2002-04-02 Ultratech Stepper, Inc. Laser thermal process for fabricating field-effect transistors
US6594446B2 (en) * 2000-12-04 2003-07-15 Vortek Industries Ltd. Heat-treating methods and systems
US7015422B2 (en) 2000-12-21 2006-03-21 Mattson Technology, Inc. System and process for heating semiconductor wafers by optimizing absorption of electromagnetic energy
US6970644B2 (en) * 2000-12-21 2005-11-29 Mattson Technology, Inc. Heating configuration for use in thermal processing chambers
US6756277B1 (en) 2001-02-09 2004-06-29 Advanced Micro Devices, Inc. Replacement gate process for transistors having elevated source and drain regions
US6495437B1 (en) 2001-02-09 2002-12-17 Advanced Micro Devices, Inc. Low temperature process to locally form high-k gate dielectrics
US6551885B1 (en) 2001-02-09 2003-04-22 Advanced Micro Devices, Inc. Low temperature process for a thin film transistor
US6403434B1 (en) 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric
US6787424B1 (en) 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
JP3904936B2 (ja) * 2001-03-02 2007-04-11 富士通株式会社 半導体装置の製造方法
US6387784B1 (en) 2001-03-19 2002-05-14 Chartered Semiconductor Manufacturing Ltd. Method to reduce polysilicon depletion in MOS transistors
US6885078B2 (en) * 2001-11-09 2005-04-26 Lsi Logic Corporation Circuit isolation utilizing MeV implantation
US6555439B1 (en) * 2001-12-18 2003-04-29 Advanced Micro Devices, Inc. Partial recrystallization of source/drain region before laser thermal annealing
KR100446622B1 (ko) * 2002-01-10 2004-09-04 삼성전자주식회사 실리콘 광소자 및 이를 적용한 발광 디바이스 장치
KR100940530B1 (ko) * 2003-01-17 2010-02-10 삼성전자주식회사 실리콘 광소자 제조방법 및 이에 의해 제조된 실리콘광소자 및 이를 적용한 화상 입력 및/또는 출력장치
US6723634B1 (en) * 2002-03-14 2004-04-20 Advanced Micro Devices, Inc. Method of forming interconnects with improved barrier layer adhesion
WO2004057650A1 (en) 2002-12-20 2004-07-08 Mattson Technology Canada, Inc. Methods and systems for supporting a workpiece and for heat-treating the workpiece
KR100739837B1 (ko) 2003-02-19 2007-07-13 마쯔시다덴기산교 가부시키가이샤 불순물 도입 방법 및 불순물 도입 장치
US6803270B2 (en) * 2003-02-21 2004-10-12 International Business Machines Corporation CMOS performance enhancement using localized voids and extended defects
US6844250B1 (en) 2003-03-13 2005-01-18 Ultratech, Inc. Method and system for laser thermal processing of semiconductor devices
JP4589606B2 (ja) * 2003-06-02 2010-12-01 住友重機械工業株式会社 半導体装置の製造方法
CN100437912C (zh) 2003-08-25 2008-11-26 松下电器产业株式会社 杂质导入层的形成方法和器件的制造方法
CN101436534B (zh) 2003-10-09 2012-02-08 松下电器产业株式会社 制作器件的方法以及采用该方法形成的已加工材料
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7112499B2 (en) * 2004-01-16 2006-09-26 Chartered Semiconductor Manufacturing Ltd. Dual step source/drain extension junction anneal to reduce the junction depth: multiple-pulse low energy laser anneal coupled with rapid thermal anneal
US7312125B1 (en) 2004-02-05 2007-12-25 Advanced Micro Devices, Inc. Fully depleted strained semiconductor on insulator transistor and method of making the same
US7078302B2 (en) * 2004-02-23 2006-07-18 Applied Materials, Inc. Gate electrode dopant activation method for semiconductor manufacturing including a laser anneal
US7858479B2 (en) 2004-05-14 2010-12-28 Panasonic Corporation Method and apparatus of fabricating semiconductor device
KR100612875B1 (ko) * 2004-11-24 2006-08-14 삼성전자주식회사 실리콘 광소자 제조방법 및 이에 의해 제조된 실리콘광소자 및 이를 적용한 화상 입력 및/또는 출력장치
KR20060059327A (ko) * 2004-11-27 2006-06-01 삼성전자주식회사 실리콘 광소자 제조방법 및 이에 의해 제조된 실리콘광소자 및 이를 적용한 화상 입력 및/또는 출력장치
US7235492B2 (en) 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
US7172954B2 (en) * 2005-05-05 2007-02-06 Infineon Technologies Ag Implantation process in semiconductor fabrication
WO2007035660A1 (en) * 2005-09-20 2007-03-29 Applied Materials, Inc. Method to form a device on a soi substrate
US7585763B2 (en) * 2005-11-07 2009-09-08 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit devices using anti-reflective coating as implant blocking layer
WO2007080647A1 (ja) * 2006-01-13 2007-07-19 Fujitsu Limited 半導体装置の製造方法
JP2008078166A (ja) * 2006-09-19 2008-04-03 Sony Corp 薄膜半導体装置の製造方法および薄膜半導体装置
WO2008058397A1 (en) 2006-11-15 2008-05-22 Mattson Technology Canada, Inc. Systems and methods for supporting a workpiece during heat-treating
DE102007020261B4 (de) * 2007-04-30 2009-07-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erhöhung der Dotierstoffaktivierung unter Anwendung mehrerer sequenzieller fortschrittlicher Laser/Blitzlicht-Ausheizprozesse
US20090263944A1 (en) * 2008-04-17 2009-10-22 Albert Chin Method for making low Vt gate-first light-reflective-layer covered dual metal-gates on high-k CMOSFETs
WO2009137940A1 (en) 2008-05-16 2009-11-19 Mattson Technology Canada, Inc. Workpiece breakage prevention method and apparatus
DE112010004296T5 (de) 2009-11-06 2013-01-03 Hitachi, Ltd. Verfahren zur Herstellung einer Halbleitervorrichtung
US8399808B2 (en) 2010-10-22 2013-03-19 Ultratech, Inc. Systems and methods for forming a time-averaged line image
US8026519B1 (en) 2010-10-22 2011-09-27 Ultratech, Inc. Systems and methods for forming a time-averaged line image
US9302348B2 (en) 2011-06-07 2016-04-05 Ultratech Inc. Ultrafast laser annealing with reduced pattern density effects in integrated circuit fabrication
US8309474B1 (en) 2011-06-07 2012-11-13 Ultratech, Inc. Ultrafast laser annealing with reduced pattern density effects in integrated circuit fabrication
US8546805B2 (en) 2012-01-27 2013-10-01 Ultratech, Inc. Two-beam laser annealing with improved temperature performance
US8501638B1 (en) 2012-04-27 2013-08-06 Ultratech, Inc. Laser annealing scanning methods with reduced annealing non-uniformities
SG10201503478UA (en) 2012-06-11 2015-06-29 Ultratech Inc Laser annealing systems and methods with ultra-short dwell times
JP2013258188A (ja) * 2012-06-11 2013-12-26 Hitachi Kokusai Electric Inc 基板処理方法と半導体装置の製造方法、および基板処理装置
US9558973B2 (en) 2012-06-11 2017-01-31 Ultratech, Inc. Laser annealing systems and methods with ultra-short dwell times
US9490128B2 (en) 2012-08-27 2016-11-08 Ultratech, Inc. Non-melt thin-wafer laser thermal annealing methods
CN103050387B (zh) * 2012-12-18 2016-06-08 上海华虹宏力半导体制造有限公司 硅背面的离子注入方法
US10056380B2 (en) 2013-06-20 2018-08-21 Intel Corporation Non-planar semiconductor device having doped sub-fin region and method to fabricate same
US9343307B2 (en) 2013-12-24 2016-05-17 Ultratech, Inc. Laser spike annealing using fiber lasers
JP6193305B2 (ja) 2014-07-29 2017-09-06 ウルトラテック インク 高性能線形成光学システム及び方法
US10083843B2 (en) 2014-12-17 2018-09-25 Ultratech, Inc. Laser annealing systems and methods with ultra-short dwell times

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617066A (en) * 1984-11-26 1986-10-14 Hughes Aircraft Company Process of making semiconductors having shallow, hyperabrupt doped regions by implantation and two step annealing
US4904611A (en) * 1987-09-18 1990-02-27 Xerox Corporation Formation of large grain polycrystalline films
US5342793A (en) * 1990-02-20 1994-08-30 Sgs-Thomson Microelectronics, S.R.L. Process for obtaining multi-layer metallization of the back of a semiconductor substrate
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JPH0521448A (ja) * 1991-07-10 1993-01-29 Sharp Corp 半導体装置の製造方法
KR970006723B1 (ko) * 1993-09-07 1997-04-29 한국과학기술원 입자 크기가 큰 다결정 규소 박막의 제조방법
KR970006262B1 (ko) * 1994-02-04 1997-04-25 금성일렉트론 주식회사 도우핑된 디스포저블층(disposable layer)을 이용한 모스트랜지스터의 제조방법
DE19505818A1 (de) * 1995-02-09 1995-09-07 Ulrich Prof Dr Mohr Verfahren zum Dotieren von Halbleiterkristallen, insbesondere von Siliziumkristallen

Also Published As

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