DE102006025408B4 - Verfahren zur Steigerung des Transistorsleitungsvermögens durch Dotierstoffaktivierung nach der Silizidierung - Google Patents

Verfahren zur Steigerung des Transistorsleitungsvermögens durch Dotierstoffaktivierung nach der Silizidierung Download PDF

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Abstract

Verfahren mit:
Bilden eines dotierten Gebiets in einer Halbleiterschicht, um einen PN-Übergang in der Halbleiterschicht bereitzustellen;
Bilden eines Metallsilizidgebiets in dem dotierten Gebiet;
Ausführen zumindest eines Teils eines Dotierstoffaktivierungsprozesses nach dem Bilden des Metallsilizidgebiets;
Bilden einer dielektrischen Schicht über dem Metallsilizidgebiet vor dem Ausführen des mindestens einen Teils des Dotierstoffaktivierungsprozesses; und
Bilden einer Kontaktöffnung, die eine Verbindung zu dem Metallsilizidgebiet herstellt, in der dielektrischen Schicht.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere ein Integrationsschema zum Verbessern der Leistungseigenschaften von MOS-Transistoren.
  • Beschreibung des Stands der Technik
  • Die Herstellung integrierter Schaltungen erfordert die Ausbildung einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung. Im Allgemeinen werden mehrere Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen die MOS-Technologie gegenwärtig eine der vielversprechendsten Lösungsansätze auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder die Leistungsaufnahme und/oder die Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der MOS-Technologie werden Millionen Feldeffekttransistoren, beispielsweise n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Source-Gebiete mit einem invers dotierten Kanalgebiet gebildet werden, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Ausbilden eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, den Dotierstoffgradienten an den PN-Übergängen, der Beweglichkeit der Ladungsträger und – für eine vorgegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Source- und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist in Kombination mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets in Verbindung mit den Eigenschaften der PN-Übergänge im Wesentlichen bestimmend für das Leistungsverhalten von MOS-Transistoren. Somit ist die Verringerung der Kanallänge und damit verknüpft die Verringerung des Kanalwiderstands ein wesentliches Entwurfskriterium zum Erreichen eines Zuwachses der Arbeitsgeschwindigkeit integrierter Schaltungen.
  • Die Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um die Vorteile nicht ungewollt aufzuheben, die durch das ständige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Es gilt herausfordernde Aufgaben für die Entwicklung moderner Photolithographie- und Atzverfahren zu lösen, um in zuverlässiger und reproduzierbarer Weise Schaltungselemente mit kritischen Abmessungen, etwa die Gateelektrode der Transistoren, für eine neue Schaltungsgeneration mit Strukturelementen mit reduzierten Größen zu schaffen. Des weiteren sind äußerst anspruchsvolle Dotierstoffprofile in vertikaler Richtung sowie in lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um den erforderlichen geringen Schicht- und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit bereitzustellen. Auch repräsentiert die vertikale Position der PN-Übergänge in Bezug auf die Gateisolationsschicht ein wichtiges Entwurfskriterium im Hinblick auf die Steuerung der Leckströme. Daher erfordert die Verringerung der Kanallänge auch eine Reduzierung der Tiefe der Drain- und Sourcegebiete in Bezug auf die Grenzfläche, die durch die Gateisolationsschicht und das Kanalgebiet gebildet ist, wodurch anspruchsvolle Implantationsverfahren und nachfolgende Ausheizprozesse erforderlich sind. Zusätzlich zur Positionierung der PN-Übergänge können deren Eigenschaften, d. h. die Dotierstoffkonzentration und der Konzentrationsgradient, wesentlich die Eigenschaften des Bauelements bestimmen. Beispielsweise kann ein abrupter Übergang das Transistorleistungsvermögen im Vergleich zu einem „verschmierten” PN-Übergang verbessern. Somit sind für äußerst moderne Transistoren die Positionierung, die Formgebung und das Beibehalten eines gewünschten Dotierstoffprofils wichtige Eigenschaften zum Definieren der endgültigen Leistungseigenschaften des Bauelements. Insbesondere wenn äußerst flache PN-Übergänge mit hohen Dotierstoffkonzentrationen erforderlich sind, sind das Einführen der Dotierstoffsorten sowie deren Aktivierung herausfordernde Aufgaben. Typischerweise werden die Dotierstoffsorten durch Ionenimplantation eingeführt, wobei die Dosis und die Energie in Verbindung mit der Prozesszeit die Position und die Form des Implantationsgebiets bestimmen, wobei auch das Ausmaß an Gitterschäden durch die Implantationsparameter bestimmt ist. Da die Dotierstoffatome zu der erforderlichen Ladungsträgerdichte nur dann beitragen, wenn diese an regulären Gitterstellen des Halbleiterbasismaterials angeordnet sind, müssen die Dotierstoffe „aktiviert” werden, d. h. diese müssen auf Gitterplätze gebracht werden. Der Anteil der Dotierstoffe, die schließlich an Gitterstellen angeordnet sind, bestimmt das Ausmaß der erreichten Aktivierung. Die Aktivierung wird erreicht, indem das Halbleitermaterial aufgeheizt wird, um damit den Dotierstoffen ausreichend Energie zu vermitteln, um ein Gitteratom an einer Gitterstelle zu ersetzen oder um eine leere Gitterstelle einzunehmen. Während der Wärmebehandlung werden auch entsprechende Gitterdefekte repariert. Jedoch treten die Vorteile der Dotierstoffaktivierung und der Gitterrekristallisierung in Verbindung mit einer Dotierstoffdiffusion auf, da die Dotierstoffatome dazu neigen, sich im Kristall zu bewegen, um damit die bestehenden Konzentrationsgradienten zu verringern. Somit kann jeder Hochtemperaturprozess zu einer Dotierstoffdiffusion beitragen, deren Ausmaß durch die Temperatur und die Zeitdauer der Wärmebehandlung bestimmt ist. Somit muss ein thermisches Budget, d. h. das Integral des Produkts aus Temperatur und Prozesszeit, möglichst klein gehalten werden, wobei dies insbesondere für moderne Transistoren gilt, die abrupte PN-Übergänge erfordern.
  • Unabhängig von dem angewendeten technologischen Ansatz sind moderne Abstandshalterverfahren für gewöhnlich erforderlich, um die äußerst komplexen Dotierstoffprofile zu schaffen und um als eine Maske bei der Herstellung von Metallsilizidgebieten in der Gateelektrode und den Drain- und Sourcegebieten in einer selbstjustierten Weise zu dienen. Die Metallsilizidgebiete dienen zur Verbesserung des Kontaktwiderstands der Drain- und Sourcegebiete sowie der Leitfähigkeit der Gateelektrode, wenn diese aus Polysilizium hergestellt ist, da einige Metallsilizide eine erhöhte Leitfähigkeit im Vergleich zu selbst stark dotiertem Silizium aufweisen. Es zeigt sich, dass unterschiedliche Metallsilizide sowie ihre Lage einen unterschiedlichen Einfluss auf das Leistungsverhalten von NMOS-Transistoren und PMOS-Transistoren besitzen können. Beispielsweise verbessert das Anordnen des Metallsilizids näher an dem Kanalgebiet eines NMOS-Transistors dessen Leistungsverhalten, während das Leistungsverhalten eines PMOS-Transistors durch Verwenden von Nickelsilizid anstelle von Kobaltsilizid verbessert werden kann, das ein häufig verwendetes Material ist. Jedoch neigt Nickelsilizid dazu, sogenannte „Leitungsdefekte”, d. h. Silizid-„Stacheln” zu bilden, die sich in das Kanalgebiet erstrecken, wodurch das Nickelsilizid nicht so nahe an dem Kanalgebiet angeordnet werden kann, wie dies gewünscht wird, ohne damit nicht das Transistorverhalten nachteilig zu beeinflussen. Es wird angenommen, dass einige der Schwierigkeiten bei der Herstellung von Metallsilizidgebieten sich aus dem Diffusionverhalten des Metalls in dem polykristallinen oder kristallinen Silizium in dem Drain- und Sourcegebieten und der Gateelektrode ergeben. Somit werden in einigen Lösungsvorschlägen die entsprechenden Halbleitergebiete vor dem Abscheiden des entsprechenden hochschmelzenden Metalls amorphisiert, um das Diffusionsverhalten des Metalls und des Siliziums während einer nachfolgenden Reaktion zur Herstellung einer ersten Phase eines Metallsilizids zu verbessern. Danach wird für gewöhnlich eine weitere Wärmebehandlung bei Temperaturen von ungefähr 400°C bis 600°C ausgeführt, die zur einer transformierten Phase des Metallsilizids führt, die dann den gewünschten geringen Widerstand und/oder die erforderliche thermische Stabilität aufweist.
  • Da die ständige Verringerung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassung von Prozessverfahren im Hinblick auf die Herstellung flacher PN-Übergänge mit steilen Konzentrationsgradienten erfordert, werden auch die Prozesse, die nach der Herstellung der Implantationsgebiete, etwa der Silizidierungsprozess, ggf. durch diese Anpassungen beeinflusst, wobei gleichzeitig der Silizidierungsprozess einen Einfluss auf die schließlich erreichten Eigenschaften der PN-Übergänge ausüben kann, da beispielsweise eine Rauhigkeit der Grenzfläche, Silizidfortsätze und eine erhöhte Dotierstoffdiffusion das Leistungsverhalten der flachen PN-Übergänge verringern können.
  • Die Druckschrift US 6 355 543 B1 beschreibt ein Verfahren zur Erzeugung flacher Source- und Drainerweiterungsgebiete, in welchem Voramorphisierungsprozesse ausgeführt werden, um zunächst Konturen der Erweiterungsgebiete und der tiefen Drain- und Sourcegebiete zu definieren. Daraufhin wird eine Oberflächenschicht mit hoher Dotierung gebildet mit anschließender Silizidierung.
  • Die Druckschrift US 6 746 944 B1 beschreibt Halbleiterbauelemente mit einer Nickelsilizid/Siliziumgrenzfläche mit reduziertem Widerstand. Dazu wird vor der Silizidierung eine Amorophisierung durchgeführt, um eine Grenzfläche für das Nickelsilizid zu erzeugen.
  • Die Druckschrift US 6 365 446 B1 betrifft ein Verfahren zur Herstellung von Transistoren, die verbesserte Silizidkontaktbereiche erhalten sollen. Dazu wird das Erweiterungsgebiet durch Implantation hergestellt und anschließend erfolgt eine Amorphisierung zur Festlegung der tiefen Drain- und Sourcegebiete. Es wird eine Metallschicht hergestellt, durch die hindurch die Dotierstoffe für die tiefen Drain- und Sourcegebiete eingeführt werden.
  • Angesichts der zuvor beschriebenen Situation besteht als Aufgabe, ein verbessertes Verfahren, das ein besseres Integrationsschema ermöglicht, um damit einige oder alle der zuvor erkannten Mechanismen zu berücksichtigen, zu schaffen.
  • Überblick über die Erfindung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die verbesserte Transistoreigenschaften bietet und die die Möglichkeit schafft, die Prozesskomplexität zu verringern, indem ein Hochtemperaturausheizprozess, der zu einem erhöhten Maße an Dotierstoffaktivierung führen kann, nach einem Silizidierungsprozess ausgeführt wird. In einigen anschaulichen Ausführungsformen wird der Ausheizprozess als ein kurzer Strahlungsprozess ausgeführt, wobei das Erwärmen der entsprechenden Transistorbereiche auf kurze Zeitintervalle von ungefähr 0,1 Sekunde und deutlich weniger beschränkt wird, wodurch eine unerwünschte Dotierstoffdiffusion während des zusätzlichen Aktivierungsprozesses gering gehalten wird. Ferner kann der späte Ausheizprozess deutliche Vorteile im Silizidierungsprozess bieten, da die entsprechenden Transistorbereiche im Wesentlichen in einem amorphen Zustand bleiben, was zu einer verbesserten Prozessgleichförmigkeit während der Silizidherstellung führen kann. Folglich könnend die Vorteile, die durch eine kurze Dotierstoffaktivierung mit reduzierter Diffusionsaktivität erreicht werden können, mit dem Silizidierungsprozess kombiniert werden, um damit dessen Gleichförmigkeit zu verbessern und/oder die Prozesskomplexität zu verringern.
  • Die zuvor genannte Aufgabe wird gelöst durch Verfahren der Ansprüche 1 und 9.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1c schematisch Querschnittsansichten eines Transistorelements während diverser Fertigungsphasen zur Herstellung von Metallsilizidgebieten und zur Aktivierung von Dotierstoffen zeigen, wobei diese zumindest teilweise nach der Herstellung des Metallisilizids gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung stattfindet;
  • 1d schematisch ein System zum Ausführen eines Ausheizprozesses mit kurzer Dauer auf der Grundlage einer Laserstrahlung zeigt, wobei das System zum Aktivieren von Dotierstoffen mit unterdrückter Diffusionsaktivität verwendbar ist; und
  • 2a bis 2c schematisch Querschnittsansichten eines Transistorelements während diverser Fertigungsphasen zeigen, wobei ein entsprechender Ausheizprozess mit unterdrückter Diffusion in einer späten Fertigungsphase gemäß noch weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung ausgeführt wird.
  • Detaillierte Beschreibung
  • Gemäß den Ansprüchen 1 und 9 richtet sich die vorliegende Erfindung an das Problem der Herstellung moderner flacher Drain- und Sourcegebiete mit steilen Dotierstoffkonzentrationsgradienten an den entsprechenden PN-Übergängen, um damit das Transistorleistungsvermögen im Hinblick auf beispielsweise Leckströme zu verbessern, während gleichzeitig der Reihenwiderstand der entsprechenden Transistoranschlüsse verringert werden kann, indem äußerst moderne Metallsilizidgebiete in den entsprechenden Transistorbereichen hergestellt werden. Zu diesem Zweck werden geeignete Ausheizverfahren, etwa lasergestützte oder blitzlichtgestützte Ausheizverfahren, die die Möglichkeit zum Ausheizen von Bauteilgebieten innerhalb kurzer Zeitintervalle schaffen, beispielsweise in einem Intervall, das deutlich kleiner ist als eine Sekunde, wie sie typischerweise in konventionellen RTA(schnelle thermische Ausheiz-)Prozesse angetroffen werden, um damit eine Diffusion von Dotierstoffen zu reduzieren oder im Wesentlichen zu vermeiden, während dennoch ein hohes Maß an Dotierstoffaktivierung erreicht wird. Der verbesserte Aktivierungsprozess kann in effizienter Weise mit dem Silizidierungsprozess kombiniert werden, um damit eine erhöhte Prozessflexibilität bereitzustellen und/oder die Effizienz des Aktivierungsprozesses zu erhöhen, indem gleichförmigere optische Eigenschaften der entsprechenden Bauteilgebiete, die auszuheizen sind, auf Grund des Vorhandenseins des Metallsilizids bereitzustellen. In einigen anschaulichen Ausführungsformen wird der Aktivierungsprozess nach einem anfänglichen Silizidierungsschritt ausgeführt und kann als eine Silizidumwandlungsbehandlung verwendet werden, um eine gewünschte niederohmige Phase zu erhalten und/oder um eine höhere thermische Stabilität des entsprechenden Metallsilizids zu schaffen. Folglich steigt die Gesamtprozesskomplexität nicht zwangsläufig an, da ein separater Silizidumwandlungsausheizprozess weggelassen werden kann, während dennoch ein erhöhtes Maß an Dotierstoffaktivierung erreicht wird. In anderen anschaulichen Ausführungsformen wird die Metallsilizidherstellung auf der Grundlage eines im Wesentlichen amorphen Halbleitermaterials ausgeführt, wodurch eine verbesserte Prozessgleichförmigkeit auf Grund des gleichförmigeren Diffusionsverhaltens erreicht wird, was deutlich die Erzeugung von Siliziddefekten unterdrücken kann, wie sie in konventionellen Verfahren angetroffen wird, beispielsweise in Form von Grenzflächenrauhigkeit, Nickelsilizidzapfen, und dergleichen. Folglich können die Vorteile eines erhöhten Aktivierungspegels mit einem verbesserten Leistungsvermögen der entsprechenden Metallsilizide kombiniert werden.
  • Es sollte beachtet werden, dass die vorliegende Erfindung äußerst vorteilhaft ist im Zusammenhang mit modernen Transistorelementen mit kritischen Abmessungen, etwa einer Gatelänge von 90 nm oder sogar deutlich weniger, etwa 60 nm oder weniger, da in diesen Fällen flache Dotierstoffprofile mit steilen oder abrupten PN-Übergängen bei hohen Dotierstoffkonzentrationen erforderlich sind, so dass das entsprechende thermische Budget während des Fertigungsprozesses sehr begrenzt ist, wobei sogar konventionelle schnelle thermische Ausheizverfahren für die Dotierstoffaktivierung, die ein Zeitintervall von einer Sekunde erfordern, nicht mehr geeignet sind. Die Prinzipien der vorliegenden Erfindung können jedoch auch vorteilhaft in weniger kritischen Anwendungen eingesetzt werden, um damit eine erhöhte Prozessflexibilität beispielsweise im Hinblick auf den Silizidierungsprozess zu erhalten.
  • Mit Bezug zu den 1a bis 1d und 2a bis 2c werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
  • 1a zeigt schematisch ein Halbleiterbauelement 100, das in der dargestellten Ausführungsform einen Feldeffekttransistor repräsentiert, während in anderen anschaulichen Ausführungsformen das Halbleiterbauelement 100 ein beliebiges Schaltungselement repräsentieren kann, das die Herstellung eines PN-Übergangs in spezifizierten Bauteilbereichen erfordert. Beispielswiese repräsentiert das Halbleiterbauelement 100 einen Bipolartransistor, einen Kondensator, einen p-Kanaltransistor, einen n-Kanaltransistor, eine Diode, und dergleichen. Das Halbleiterbauelement 100 umfasst ein Substrat 101, das ein beliebiges geeignetes Substrat zur Bereitstellung einer geeigneten Halbleiterschicht 102 repräsentiert, um darin oder darauf entsprechende Schaltungselemente herzustellen. Beispielsweise kann das Substrat 101 ein Siliziumvollsubstrat repräsentieren, das darauf ausgebildet eine geeignete siliziumbasierte Halbleiterschicht aufweist, etwa eine Siliziumschicht mit einem gewissen Anteil an Germanium und/oder mit einem gewissen Anteil an Kohlenstoff und dergleichen. In anderen anschaulichen Ausführungsformen repräsentiert das Substrat 101 ein geeignetes Trägermaterial zur Bereitstellung der Halbleiterschicht 102. Beispielsweise repräsentiert das Substrat 101 in Verbindung mit der Halbleiterschicht ein SOI-artiges Substrat (Silizium-auf-Isolator), wobei die Halbleiterschicht 102 auf einer entsprechenden vergrabenen isolierenden Schicht (nicht gezeigt) angeordnet ist. Des weiteren kann in der Fertigungsphase, die in 1a gezeigt ist, das Halbleiterbauelement 100 ein dotiertes Gebiet 103 aufweisen, dessen Form im Wesentlichen durch die Bauteilerfordernisse bestimmt ist. Beispielsweise repräsentiert in einer anschaulichen Ausführungsform das Bauelement 100 einen Feldeffekttransistor, in welchem ein Kanalgebiet 104 durch entsprechende Drain- und Sourcegebiete, etwa das dotierte Gebiet 103, definiert ist. In modernen Anwendungen liegt eine Kanallänge, d. h. die horizontale Abmessung des Kanalgebiets 104, in einem Bereich von 90 nm und deutlich weniger, etwa 60 nm und weniger, während eine vertikale Abmessung der dotierten Gebiete 103, d. h. für Feldeffekttransistoren die Drain- und Sourcegebiete, in einem Bereich von ungefähr 10 nm oder weniger bis zu einigen 10 nm liegen können, abhängig von der Transistorarchitektur.
  • Wie zuvor erläutert ist, sind in anspruchsvollen Anwendungen hohe Dotierstoffkonzentrationen beispielsweise bei einem Pegel von 1019 Atomen pro cm3 oder deutlich höher mit einem moderat steilen Konzentrationsgradienten an den entsprechenden PN-Übergängen 103p erforderlich, die als ein Grenzflächenbereich zwischen dem dotierten Gebiet 103 und dem Kanalgebiet 104 betrachtet werden können, das abhängig von den Bauteilerfordernissen invers oder undotiert sein kann. Ferner kann eine Gateelektrode 105 über dem Kanalgebiet 104 vorgesehen sein und kann davon durch eine Gateisolationsschicht 106 getrennt sein, wenn das Bauelement 100 einen Feldeffekttransistor repräsentiert. Die Gateisolationsschicht 106 kann aus einem beliebigen geeigneten dielektrischen Material, etwa Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid, dielektrischen Materialien mit einer großen dielektrischen Konstante, beispielsweise einer dielektrischen Konstante von 10 oder deutlich höher, aufgebaut sein, oder die Gateisolationsschicht 106 kann mehrere unterschiedliche Materialien oder Schichten aufweisen, um damit die gewünschte kapazitive Kopplung zu dem Kanalgebiet 104 bei Beibehaltung eines tolerierbaren Pegels an Leckströmen bereitzustellen. In anspruchsvollen Anwendungen kann die Gateisolationsschicht 106 aus Siliziumdioxid mit einer Dicke von ungefähr 1 nm bis 5 nm aufgebaut sein. Die Gateelektrode 105 kann in dieser Fertigungsphase aus einem beliebigen geeigneten Material, etwa polykristallines Silizium aufgebaut sein, das einen spezifizierten Betrag an Dotierstoffkonzentration, und dergleichen aufweisen kann. Ferner kann eine entsprechende Seitenwandabstandshalterstruktur 107 an Seitenwänden der Gateelektrode 105 ausgebildet sein, wobei zu beachten ist, dass die spezielle Konfiguration der Abstandshalterstruktur 107 von den Prozess- und Bauteilerfordernissen abhängen kann, wobei mehrere einzelne Abstandshalterelemente vorgesehen sein können. Es sollte des weiteren beachtet werden, dass die in 1a gezeigte Transistorkonfiguration lediglich anschaulicher Natur ist und dass diverse Entwurfsalternativen berücksichtigt werden können, etwa Transistorkonfigurationen mit erhöhten Drain- und Sourcegebieten, d. h. dotierten Gebieten 103, wobei eine Oberfläche der entsprechenden dotierten Gebiete 103 sich über ein Höhenniveau hinauserstreckt, das durch die Gateisolationsschicht 106 definiert ist. In anderen Fällen können die dotierten Gebiete 103 in Bezug auf die Gateisolationsschicht 106 abgesenkt sein und/oder die dotierten Gebiete 103 können unterschiedliche Halbleitermaterialien, etwa Silizium/Germanium, Silizium/Kohlenstoff, und dergleichen aufweisen, wobei diese Halbleiterverbindungen in einer im Wesentlichen entspannten Gitterkonfiguration oder in einer verformten Gitterkonfiguration, abhängig von den Bauteilerfordernissen, vorgesehen sein können. In noch anderen anschaulichen Ausführungsformen ist das dotierte Gebiet 103 in dieser Fertigungsphase als ein im Wesentlichen amorphisiertes Halbleitermaterial vorgesehen, wie dies durch den schraffierten Bereich 108 gezeigt ist.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100 kann die folgenden Prozesse umfassen. Nach dem Bereitstellen des Substrats 101 mit der darauf ausgebildeten Halbleiterschicht 102 können beliebige erforderliche Prozessschritte ausgeführt werden, etwa die Herstellung von Isolationsstrukturen (nicht gezeigt), das Einführen von Dotierstoffen in die Halbleiterschicht 102, wie dies für das betrachtete Bauelement 100 erforderlich ist, etwa das Implantieren entsprechender Dotierstoffsorten, um damit eine lokal erforderliche Dotierstoffkonzentration in der Halbleiterschicht 102 zu definieren, und dergleichen. Wenn beispielsweise das Bauelement 100 einen MOS-Transistor repräsentiert, können gut etablierte MOS-Verfahren für diesen Zweck eingesetzt werden. Danach wird die Halbleiterschicht 102 in geeigneter Weise maskiert, um selektiv Dotierstoffsorten, beispielsweise mittels eines Ionenimplantationsprozesses 109 oder einer anderen geeigneten Technik, einzuführen. In einer anschaulichen Ausführungsform wir die Maskierung der Halbleiterschicht 102 durchgeführt, indem die Gateelektrode 105 und die Gateisolationsschicht 106 gemäß gut etablierter Verfahren hergestellt werden, die das Ausbilden einer Isolationsschicht gefolgt von einem Abscheiden eines geeigneten Gateelektrodenmaterials beinhalten, das nachfolgend auf der Grundlage von Lithographie- und modernen Ätzverfahren strukturiert wird. Danach werden bei Bedarf Seitenwandabstandshalter an Seitenwändlen der Gateelektrode 105 auf der Grundlage gut etablierter Abscheide- und Ätzverfahren Hergestellt, um damit in geeigneter Weise das laterale Profil der Dotierstoffkonzentration in dem dotierten Gebiet 103 zu bestimmen. Beispielsweise kann durch Vorsehen einer entsprechenden Abstandshalterstruktur, etwa der Seitenwandabstandshalterstruktur 107, während eines Ionenimplantationsprozesses 109 der laterale Abstand des entsprechenden PN-Übergangs 103p von der Gateelektrode 105 eingestellt werden, was zu einer entsprechenden Einstellung der Länge des Kanalgebiets 104 führt. In anderen Fällen kann die Halbleiterschicht 102 benachbart zu der entsprechenden Abstandshalterstruktur der Gateelektrode fertieft und zumindest teilweise mit einem geeigneten Halbleitermaterial gefüllt oder überfüllt werden, das bei Bedarf eine Dotierstoffgattung aufweist. Typischerweise wird zumindest in einigen Fertigungsphasen bei der Herstellung des dotierten Gebiets 103 ein Ionenimplantationsprozess, etwa der Prozess 109, eingesetzt.
  • Beispielsweise werden sogenannte Erweiterungsgebiete, die als 103e bezeichnet sind, häufig in Verbindung mit modernen Feldeffekttransistoren eingesetzt, die durch Ionenimplantation hergestellt werden, selbst wenn andere Bereiche der dotierten Gebiete 103 die entsprechenden Dotierstoffsorten durch einen Epitaxiewachstumsprozess und dergleichen erhalten. Da die Position des PN-Übergangs 103p und damit die Form des entsprechenden dotierten Gebiets 103 oder 103e deutlich das Gesamtverhalten des Bauelements 100 beeinflussen kann, wie dies zuvor erläutert ist, können durch die Implantation hervorgerufene Ungenauigkeiten, etwa Kanaleffekte, und dergleichen, deutlich reduziert werden, indem ein Voramorphisierungsprozess ausgeführt wird, beispielsweise auf Grundlage eines geeigneten Ionenimplantationsprozesses, um den im Wesentlichen amorphisierten Bereich 108 herzustellen. Es sollte jedoch beachtet werden, dass ein Amorphisierungsprozess nicht in allen Ausführungsformen der vorliegenden Erfindung erforderlich ist. Folglich kann das dotierte Gebiet 103 auch mit einer gewünschten hohen Genauigkeit, wie sie für äußerst größenreduzierte Halbleiterbauelemente erforderlich ist, gebildet werden, selbst wenn der Ionenimplantationsprozess 109 zum Einführen zumindest eines Teils der Dotiermittel eingesetzt wird, wobei in einigen anschaulichen Ausführungsformen die Rekrinstallisierung und die Aktivierung der Dotiermittel in dem dotierten Gebiet 103 in einer späteren Phase des Fertigungsprozesses ausgeführt wird, um damit den amorphisierten Bereich 108 auch während eines Silizidierungsprozesses bereitzustellen, wie dies später erläutert ist. Folglich kann der Ionenimplantationsprozess 109 auf der Grundlage der entsprechenden Fertigungsphase der Seitenwandabstandshalterstruktur 107 so ausgeführt werden, dass die gewünschte Größe und Form und Konzentration für das dotierte Gebiet 103 erhalten werden.
  • In einigen anschaulichen Ausführungsformen wird, wenn ein hohes Maß an Kompatibilität mit konventionellen Prozessstrategien beizubehalten ist, nach der Herstellung des dotierten Gebiets 103 eine geeignet gestaltete Wärmebehandlung beispielsweise auf der Grundlage eines schnellen thermischen Ausheizprozesses ausgeführt, um Dotiermittel zu aktivieren und/oder zumindest teilweise durch Implantation hervorgerufene Gitterschäden zu rekristallisieren. Beispielsweise wird in einigen Fällen eine moderat geringe Ausheiztemperatur eingesetzt, beispielsweise in einem Bereich von ungefähr 600 bis 800°C, während welcher der Diffusionsprozess der Dotiermittel relativ langsam ist auf Grund der relativ geringen Temperatur, während die entsprechende Energie, die den Kristallatomen übertragen wird, ausreicht, um in effizienter Weise zumindest einen Teil des dotierten Gebiets 103 zu rekristallisieren. Ferner kann auch ein gewisses Maß an Aktivierung stattfinden. Eine entsprechende Prozesssequenz kann vorteilhaft sein, wenn eine im Wesentlichen rekristallisierte Halbleiterschicht 102 für die weitere Bearbeitung erforderlicht ist. In anderen Fällen werden moderne Ausheizverfahren, etwa lasergestützte Prozesse oder blitzlichtgestützte Prozesse ausgeführt, möglicherweise in Verbindung mit einer vorhergehenden oder nachfolgenden oder gleichzeitigen Rekristallisierung eingesetzt, um damit ein hohes Maß an Dotierstoffaktivierung zu erreichen. Beispielsweise wird ein blitzlichtbasierter Ausheizprozess, in welchem ein Strahlungsimpuls mit einem moderat breiten Wellenlängenbereich zum Bestrahlen des Bauelements 100, d. h. der Halbleiterschicht 102, auf der Grundlage eines Zeitintervalls von mehreren Mikrosekunden und weniger, möglicherweise in Verbindung mit einem Niedertemperaturausheizprozess, wie dies zuvor beschrieben ist, verwendet, um auch eine Grunderwärmung der Schicht 102 bereitzustellen. In anderen anschaulichen Ausführungsformen wird ein im Wesentlichen monochromatisches Licht durch eine geeignete Laserquelle zugeführt, um in effizienter Weise Dotierstoffe in dem dotierten Gebiet 103 zu aktivieren.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Herstellungsphase, wobei in dieser dargestellten Ausführungsform angenommen wird, dass eine wesentliche Aktivierung und Rekristallisierung noch nicht ausgeführt wurde, so dass die entsprechenden im Wesentlichen amorphen Bereiche 108 weiterhin in der Halbleiterschicht 102 vorhanden sind. Ferner kann eine Schicht aus hochschmelzendem Metall, etwa Kobalt, Nickel, Platin und dergleichen oder eine Kombination davon, das als 110 bezeichnet ist, auf dem dotierten Gebiet 103 und auf anderen freiliegenden Oberflächenbereichen des Halbleiterbauelements 100 ausgebildet sein. In der anschaulichen Ausführungsform, wie sie in 1b gezeigt ist, kann die Metallschicht 110 auch auf der Gateelektrode 105 und der Seitenwandabstandshalterstruktur 107 ausgebildet sein. Die Metallschicht 110 kann auf der Grundlage geeigneter Abscheideverfahren gebildet werden, zu denen die Sputter-Abscheidung, CVD-(chemische Dampfabscheidung), und dergleichen gehören. Danach wird eine Wärmebehandlung 111 mit geeignet ausgewählter Temperatur und Dauer ausgeführt, um eine chemische Reaktion mit dem in dem dotierten Gebiet 103 und in der Gateelektrode 105, wenn diese aus Silizium aufgebaut ist, enthaltenen Silizium in Gang zu setzen. Die Prozessparameter der Wärmebehandlung 111 können von einer speziellen Art des verwendeten Metalls abhängen, wobei beispielsweise für Nickel moderat geringe Temperaturen, etwa ungefähr 200 bis 600°C, eingesetzt werden, um ein Nickelsilizid zu erzeugen. In anderen Fällen können Temperaturen im Bereich von ungefähr 500°C bis 700°C eingesetzt werden, um beispielsweise Kobaltsilizid während des Prozesses 111 zu bilden. Während der Silizidierung kann sich das Diffusionsverhalten der entsprechenden Metallatome und Siliziumatome, wie dies durch die Pfeile 115 angedeutet ist, unterschiedlich gestalten im Vergleich zu einem im Wesentlichen kristallinen Halbleitermaterial oder einem im Wesentlichen polykristallinen Halbleitermaterial und daher für eine verbesserte Gleichförmigkeit des resultierenden Metallsilizids sorgen. Somit können entsprechende Unregelmäßigkeiten an Grenzflächen zwischen dem Metallsilizid und dem verbleibenden Halbleitermaterial deutlich verringert werden, wodurch der Schichtwiderstand verbessert und/oder die Ausbildung von Metallsiliziderhebungen, wie sie unter dem Begriff „Nickelsilizidzapfen” bekannt ist, deutlich verringert wird, die möglicherweise die entsprechenden PN-Übergänge überbrücken können, insbesondere wenn Halbleiterbauelemente betrachtet werden, die äußerst flache PN-Übergänge erfordern.
  • 1c zeigt schematisch das Halbleiterbauelement nach der Beendigung des Prozesses 111. Somit umfasst das Bauelement 100 entsprechende Metallsilizidgebiete 112 in dem dotierten Gebiet 103 und in der Gateelektrode 105, falls diese vorhanden ist. Ferner kann in einer ausführlichen Ausführungsform das Halbleiterbauelement 100 einem weiteren Ausheizprozess 113 zum Aktivieren von Dotiermitteln in den dotierten Gebieten 103 unterzogen werden, wobei im Wesentlichen eine unerwünschte Diffusion von Dotiermitteln in der Nähe der PN-Übergänge 103p unterdrückt oder reduziert wird. In einer anschaulichen Ausführungsform ist die Dauer der Einwirkung von Wärme auf die dotierten Gebiete 103 auf der Grundlage von Strahlung, etwa von Licht mit geeigneter Wellenlänge oder einem geeigneten Wellenlängenbereich, auf eine Zeitdauer von 0,1 Sekunde und deutlich weniger beschränkt, wobei eine Temperatur in dem dotierten Gebiet 103 erreicht wird, die zumindest 800°C und deutlich höher beträgt, um damit eine ausreichende Aktivierungsenergie zur Positionierung von Dotierstoffatomen an Gitterplätzen des Halbleiterbasismaterials zu erreichen, während eine Diffusion von Dotiermitteln auf Grund der Kürze der Behandlung 113 unterdrückt ist. In anschaulichen Ausführungsformen kann die entsprechende Dauer der Wärmezufuhr durch Strahlung mittels des Prozesses 113 einige Millisekunden bis einige Mikrosekunden betragen, während in anderen Ausführungsformen Strahlungsimpulse von weniger als 1 Mikrosekunde verwendet werden. In diesem Falle kann eine Dotierstoffdiffusion im Wesentlichen vernachlässigt werden und somit bleibt der Dotierstoffgradient an den PN-Übergängen 103p im Wesentlichen erhalten.
  • Ferner kann in einigen anschaulichen Ausführungsformen die schließlich erreichte Ausheiztemperatur ungefähr 1000°C noch mehr, etwa 1300°C und höher werden, wobei auch der im Wesentlichen amorphisierte Bereich 108 in hohem Maße rekristallisiert wird. Ferner kann in einigen anschaulichen Ausführungsformen die Ausheizbehandlung 113 auch eine gewünschte Transformation des Metallsilizids in den Gebieten 112 bewirken, um damit die erforderlichen Eigenschaften, beispielsweise im Hinblick auf den Widerstand, die thermische Stabilität, und dergleichen bereitzustellen. Wie zuvor erläutert ist, ist in vielen Sililzidierungsprozessen eine Wärmebehandlung nach der eigentlichen chemischen Reaktion erforderlich, um damit die Eigenschaften des Metallsilizids einzustellen. Beispielsweise wird Kobaltsilizid als Kobaltmonosilizid bei deutlich weniger hohen Temperaturen gebildet und kann in Kobaltdisilizid umgewandelt werden, das einen deutlich geringen Widerstand aufweist, mittels eines Ausheizprozesses bei höheren Temperaturen, wobei dieser Prozess beispielsweise nach dem Entfernen von überschüssigem Metall von dielektrischen, etwa der Seitenwandabstandshalterstruktur 107, ausgeführt wird. Im Falle von Nickelsilizid werden ebenso zwei unterschiedliche Arten an Silizid erzeugt, etwa Nickelmonosilizid mit einem geringen Widerstand und Nickeldisilizid mit einem deutlich höheren Widerstand. Im Gegensatz zu Kobalt bildet sich Nickeldisilizid bereits bei moderat geringen Temperaturen, wobei die Menge an erzeugtem Nickeldisilizid von den Diffusionseigenschaften, und dergleichen abhängen kann. Folglich wird nach dem Entfernen von nicht reagiertem Metall häufig eine sogenannte Transformationswärmebehandlung ausgeführt, um die erforderlichen Eigenschaften einzustellen. Somit kann in einigen anschaulichen Ausführungsformen die entsprechende Silizidtransformation während des Ausheizprozesses 113 erreicht werden, wodurch die Prozesskomplexität verringert wird, da eine separate Transformationsbehandlung weggelassen werden kann.
  • In anderen anschaulichen Ausführungsformen wird eine spezielle Art einer Transformationswärmebehandlung vor dem Ausheizprozess 113 ausgeführt, wenn beispielsweise ein weniger dynamisches Verhalten des Metallsilizids während der Transformationsphase erforderlich ist, wenn beispielsweise ein zusätzliches Erzeugen von Kobaltdisilizid während des Prozesses 113 als nicht geeignet erachtet wird, auf Grund eines weiteren Verbrauchs an zusätzlichem Silizium in den dotierten Gebieten 103. In diesem Falle kann das entsprechende Metallsilizid 112 zumindest thermisch während des Prozesses 113 stabilisiert werden, während eine merkliche Änderung des stöchometrischen Verhältnisses des Silizids vermieden wird.
  • Folglich kann während des Ausheizprozesses 113 ein noch größerer Anteil an Dotierstoffaktivierung erreicht werden, wenn eine vorhergehende Aktivierung bereits stattgefunden hat, oder es kann eine effiziente Dotierstoffaktivierung erreicht werden, beispielsweise in Verbindung mit einer effizienten Rekristallisierung des im Wesentlichen amorphisierten Bereichs 108, wenn dieser während des Prozesses 113 noch vorhanden ist, wobei gleichzeitig in einigen anschaulichen Ausführungsformen die Transformation der Metallsilizidgebiete 112 in eine geeignete Konfiguration erreicht wird. Ferner kann das Bereitstellen des Metallsilizids 112 vor dem Ausheizprozess 113, der auf einer Bestrahlung mit einer geeigneten Strahlung basiert, die Prozessgleichförmigkeit des Prozesses 113 verbessern, da das Metallsilizid 112 in effizienter Weise die Strahlung absorbieren und die Wärmeeffizienz in die darunter liegenden Halbleitergebiete leiten kann. Folglich kann ein hohes Maß an Gleichförmigkeit für die Aktivierung und die Rekristallisierung und somit für die sich ergebenden Eigenschaften der dotierten Gebiete 103 erreicht werden.
  • 1e zeigt ein System 150 zum Ausführen des Ausheizprozesses 113. Das System 150 kann eine geeignete Strahlungsquelle 152, etwa eine Laserquelle aufweisen, die einen kontinuierlichen oder gepulsten Laserstrahl 151 bereitstellt. Ferner ist ein geeignetes Strahlformungssystem 153 vorgesehen, um damit geeignete Strahleigenschaften einzurichten, d. h. eine spezielle Strahlform und Energiedichte, die auf der Grundlage gut etablierter Verfahren erhalten werden können. Somit wird eine für den Ausheizprozess 113 geeignete Strahlung am Ausgang des Strahlformungssystems 153 bereitgestellt, das ferner so ausgebildet, um die resultierende Strahlung, etwa die Strahlung des Prozesses 113, auf einen Substrathalter 154 zu lenken, der beispielsweise in Form eines Abtastsystems vorgesehen ist. Des weiteren ist ein Messsystem 155, das einen Temperatursensor, einen Leistungsdetektor, und dergleichen, aufweisen kann, vorgesehen, um einen Status eines Substrats zu erfassen, das auf dem Abtastsystem 154 angeordnet ist, etwa das Substrat 101, das darauf ausgebildet das Halbleiterbauelement 100 aufweist.
  • Während des Betriebs zum Ausführen des Ausheizprozesses 113 wird das Substrat 101 auf dem entsprechenden Abtastsystem 154 positioniert, das in geeigneter Weise die Relativposition zwischen der Strahlung 113, die das Strahlformungssystem 153 verlässt, und der Position auf dem Substrat 101 einstellt. Ferner kann das Messsystem 155 entsprechende Daten liefern, um damit die Ausgangsleistung, die von dem Strahlformungssystem 154 ausgegeben wird, und die tatsächlich erreichte Temperatur an der bestrahlten Stelle des Substrats 101 zu erfassen und zu überwachen. Danach kann das Substrat so bestrahlt werden, dass die Strahlung 113 und damit die Zeit des aktiven Aufheizens der bestrahlten Stelle des Substrats deutlich kleiner ist als ungefähr 0,1 Sekunde, was unter Anwendung kurzer Strahlungsimpulse und/oder unter Anwendung einer hohen Abtastgeschwindigkeit erreicht werden kann, wenn beispielsweise eine kontinuierliche Strahlung eingesetzt wird. Beispielsweise können Ausheizzeiten, d. h. aktives Zuführen von Strahlungsenergie, von einigen Millisekunden oder weniger und sogar von einigen Mikrosekunden und weniger erzeugt werden, um in effizienter Weise die Dotiermittel zu aktivieren, während eine Dotierstoffdiffusion unterdrückt wird. Während des Ausheizprozesses 113 kann die Strahlung zumindest teilweise absorbiert werden und zu kinetischer Energie für die Dotiermittel und die Gitteratome zur Aktivierung und Rekristallisierung führen, wobei die Wärme dann in die „Tiefe” des Substrats 101 abgeführt wird, ohne dass dessen Temperatur nennenswert erhöht wird. Beispielsweise kann die Rückseite des Substrats 101 auf einer Temperatur von ungefähr 100°C und sogar weniger bleiben. Andererseits können lokal hohe Temperaturen in dem Halbleiterbauelement 100 erzeugt werden, etwa Temperaturen bis zur Schmelztemperatur des Siliziums, falls dies erforderlich ist.
  • Es sollte beachtet werden, dass das System 150 als ein repräsentatives Beispiel eines verfügbaren Systems zum Ausführen des Ausheizprozesses 113 betrachtet werden kann, um damit einen gewünschten hohen Temperaturbereich von 800°C und deutlich höher bei einer wirksamen Bestrahlungszeit von 0,1 Sekunde und deutlich weniger zu erreichen. In anderen Systemen kann die Lichtquelle 152 eine gepulste Blitzlichtleuchte aufweisen, die ein moderat breites Wellenlängenband aussendet, wobei abhängig von der Systemkonfiguration das Substrat 101 als ganzes oder teilweise bestrahlt wird, wie in 1d gezeigt ist.
  • Mit Bezug zu den 2a bis 2c werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben, wobei ein entsprechender Ausheizprozess in einer späteren Fertigungsphase zusätzlich oder alternativ ausgeführt wird, wie dies im Vergleich zu dem mit Bezug zu den 1a bis 1c beschriebenen Prozessablauf dargestellt ist.
  • 2a zeigt schematisch ein Halbleiterbauelement 200, das ein beliebiges geeignetes Schaltungselement repräsentieren kann, das die Herstellung eines PN-Übergangs erfordert, wie dies zuvor mit Bezug zu dem Bauelement 100 erläutert ist. In dem dargestellten anschaulichen Beispiel repräsentiert das Bauelement 200 einen Feldeffekttransistor mit im Wesentlichen den gleichen Komponenten, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind. Daher kann das Halbleiterbauelement 200 ein Substrat 201 aufweisen, mit einer darauf ausgebildeten Halbleiterschicht 202, die ein dotiertes Gebiet 203 enthält, beispielsweise ein Draingebiet oder ein Sourcegebiet, das in dieser Fertigungsphase entsprechende Metallsilizidgebiete 212 enthält. Ferner kann eine Gateelektrode 205 vorgesehen und von einem Kanalgebiet 204 durch eine Gateisolationsschicht 206 getrennt sind. Des weiteren kann eine Seitenwandabstandshalterstruktur 207 an Seitenwänden der Gateelektrode 205 vorgesehen sein. Hinsichtlich einer Fertigungssequenz zur Herstellung des Bauelements 200, wie es in 2a gezeigt ist, gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Bauelement 100 erläutert sind. In einigen anschaulichen Ausführungsformen sind die dotierten Gebiete 203 noch in einem im Wesentlichen amorphen Zustand, wie dies durch den schraffierten Bereich 208 angedeutet ist, wodurch entsprechende Vorteile bei der Herstellung der Metallsilizidgebiete 212 erreicht werden, wie dies zuvor beschrieben ist.
  • In einigen anschaulichen Ausführungsformen wurden die Metallsilizidgebiete 212 einem geeigneten Transformationsausheizprozess unterzogen, um entsprechende Eigenschaften bereitzustellen, während in noch anderen anschaulichen Ausführungsformen ein entsprechender Transformationsprozess nicht ausgeführt ist.
  • 2b zeigt schematisch das Halbleiterbauelement 200 nach der Herstellung einer isolierenden Schicht 214, die aus einem beliebigen geeigneten Material, etwa Siliziumnitrid, Siliziumdioxid, oder einem anderen Material aufgebaut ist. Ferner unterliegt das Bauelement 200 einer Wärmebehandlung 213, etwa einer Behandlung mit im Wesentlichen den gleichen Eigenschaften, wie sie zuvor für die Behandlung 113 beschrieben sind, um damit Dotierstoffe in dem dotierten Gebiet 203 zu aktivieren und um ferner das Gebiet 203 im Wesentlichen zu rekristallisieren, wenn es noch in einem im Wesentlichen amorphen Zustand ist. Auf Grund des Vorsehens der isolierenden Schicht 214 kann ein äußerst gleichförmiges optisches Verhalten des Bauelements 200 während des Ausheizprozesses 213 erreicht werden, wodurch die Gleichförmigkeit des Prozesses 213 noch weiter verbessert wird. Beispielsweise können die optischen Eigenschaften der Schicht 214, etwa die Materialzusammensetzung, deren Dicke und der gleichen, eingestellt werden, um ein hohes Maß an Absorption zur Verbesserung der Effizienz des Prozesses 213 zu erreichen. In anderen anschaulichen Ausführungsformen kann die isolierende Schicht 214 zusätzlich so gestaltet sein, dass diese als eine Ätzstoppschicht für die Ausbildung entsprechender Kontaktöffnungen in einer späteren Fertigungsphase dienen. In einigen anschaulichen Ausführungsformen ist ein Transformationsprozess zum Einstellen der Eigenschaften der Metallsilizidgebiete 212 noch nicht ausgeführt oder wurde in einer im Wesentlichen „unvollständigen” Weise ausgeführt, um damit weitere Modifizierungen in dem Metallsilizidgebieten 212 während des Prozesses 213 hervorzurufen. Beispielsweise kann eine weitere Erzeugung von Disilizid durch den Prozess 213 hervorgerufen werden, wobei auf Grund des Einschlusses des Metallsilizidgebiets 212 durch die Schicht 214 eine entsprechende Verspannung auf Grund des weiteren Siliziumverbrauchs erzeugt werden kann, wobei das Disilizid im Vergleich zu dem anfänglichen Silizidmaterial 212 und dem Siliziummaterial ein größeres Volumen einnehmen kann. Die sich ergebende Verspannung kann eine entsprechende Verformung in dem benachbarten Kanalgebiet 204 hervorrufen, wodurch die Ladungsträgerbeweglichkeit zumindest für eine Art von Ladungsträgern erhöht wird.
  • 2c zeigt schematisch das Halbleiterbauelement 200 gemäß einer weiteren anschaulichen Ausführungsform, wobei beginnend von dem Bauelement 200, wie es in 2a gezeigt ist, eine im Wesentlichen ebene Oberflächentopographie vor dem Ausführen des Ausheizprozesses 213 erreicht wird. Beispielsweise wird ein dielektrischer Schichtstapel vorgesehen, der die isolierende Schicht 214 und eine zusätzliche isolierende Schicht 215 enthalten kann, die in einer Ausführungsform ein Zwischenschichtdielektrikumsmaterial, etwa Siliziumdioxid, repräsentieren kann, während die isolierende Schicht 214 eine Ätzstoppschicht repräsentiert. Die Schichten 214 und 215 können auf der Grundlage gut etablierter Abscheideverfahren gebildet werden, woran sich eine geeignete Planarisierungstechnik, etwa CMP (chemisch-mechanisches Polieren), und dergleichen anschließt. Somit ist die optische Reaktion des Bauelements 200 in Bezug auf den Ausheizprozess 213 im Wesentlichen durch die im Wesentlichen eingeebnete Schicht 215 bestimmt, so dass ein äußerst gleichförmiges Verhalten während des Bestrahlens des Bauelements 200 erreicht werden kann.
  • Nach dem Prozess 213 wird abhängig von den Eigenschaften der Schichten 215 und 214 zumindest die Schicht 215 entfernt, wenn deren Material für ein Zwischenschichtdielektrikumsmaterial ungeeignet ist, während in anderen anschaulichen Ausführungsformen entsprechende Kontaktöffnungen 216 in den Schichten 215 und 214 auf der Grundlage gut etablierter Lithographie- und Ätzverfahren gebildet werden, wobei die entsprechenden Kontaktöffnungen 216 nachfolgend mit einem geeigneten leitenden Material gefüllt werden, um damit einen Kontakt zu dem Metallsilizidgebiet 212 herzustellen.
  • Es gilt also: Die vorliegende Erfindung stellt eine Technik zur Herstellung von Halbleiterbauelementen bereit, die verbesserte PN-Übergänge in Verbindung mit Metallsilizidgebieten zur Reduzierung des Reihenwiderstands der entsprechenden PN-Übergänge erfordern. Zu diesem Zweck wird die Aktivierung der Dotiermittel zumindest teilweise nach dem Silizidierungsprozess ausgeführt, wodurch verbesserte Bedingungen für eine lasergestützte oder blitzlichtgestützte Bestrahlung geschaffen werden. Ferner können in einigen anschaulichen Ausführungsformen die entsprechenden dotierten Gebiete, etwa Drain- und Sourcegebiete eines Transistorelements, im Wesentlichen in ihrem amorphen Zustand während des Silizidierungsprozesses bleiben, wodurch die Bedingungen während des Silizidierungsprozesses verbessert werden, da die Diffusion von Metallatomen und Siliziumatomen verbessert ist. Folglich kann die sich ergebende Grenzfläche zwischen dem Metallsilizid und dem Halbleitermaterial ein reduziertes Maß an Unregelmäßigkeiten, etwa Nickelsiliziderhebungen, erhöhte Oberflächenrauhigkeit, und dergleichen aufweisen. Des weiteren kann die Transformation des Metallsilizids in eine geeignete Konfiguration während des späten Ausheizprozesses ebenfalls erreicht werden, wodurch die Prozesskomplexität verringert wird. In einigen anschaulichen Ausführungsformen werden lasergestützte oder blitzlichtgestützte Ausheizprozesse zum Aktivieren der Dotierstoffe mit anderen Ausheizprozessen vor der Herstellung der Metallsilizidgebiete kombiniert, um ein höheres Maß an Kompatibilität mit konventionellen Prozessverfahren zu erreichen. In anderen Fällen wird die Aktivierung und die Rekristallisierung des dotierten Gebiets vollständig nach der Herstellung eines Metallsilizids durchgeführt, wobei in einigen anschaulichen Ausführungsformen der Prozess in einer späten Phase ausgeführt wird, wobei in einigen Fällen eine zusätzliche Schicht, etwa eine Kontaktätzstoppschicht, ein Zwischenschichtdielektrikumsmaterial, vorgesehen wird, um damit eine bessere Gleichförmigkeit im Hinblick auf das optische Verhalten des Halbleiterbauelements während der Bestrahlung zu erreichen.

Claims (15)

  1. Verfahren mit: Bilden eines dotierten Gebiets in einer Halbleiterschicht, um einen PN-Übergang in der Halbleiterschicht bereitzustellen; Bilden eines Metallsilizidgebiets in dem dotierten Gebiet; Ausführen zumindest eines Teils eines Dotierstoffaktivierungsprozesses nach dem Bilden des Metallsilizidgebiets; Bilden einer dielektrischen Schicht über dem Metallsilizidgebiet vor dem Ausführen des mindestens einen Teils des Dotierstoffaktivierungsprozesses; und Bilden einer Kontaktöffnung, die eine Verbindung zu dem Metallsilizidgebiet herstellt, in der dielektrischen Schicht.
  2. Verfahren nach Anspruch 1, wobei Ausführen des Dotierstoffaktivierungsprozesses umfasst: Ausheizen des dotierten Gebiets durch Bestrahlung mit Licht mit einer Dauer von weniger als ungefähr 0,1 Sekunde.
  3. Verfahren nach Anspruch 2, wobei die Bestrahlung mit Licht unter Anwendung einer Blitzlichtquelle und/oder einer Laserquelle ausgeführt wird.
  4. Verfahren nach Anspruch 1, das ferner umfasst: Ausführen einer anfänglichen Wärmebehandlung zum Aktivieren von Dotiermitteln und zum Reduzieren von Gitterschäden in dem dotierten Gebiet, wobei die anfängliche Wärmebehandlung vor dem Bilden des Metallsilizidgebiets ausgeführt wird.
  5. Verfahren nach Anspruch 1, wobei Bilden des Metallsilizidgebiets ferner umfasst: Bilden eines hochschmelzenden Metalls über dem dotierten Gebiet und Erwärmen des hochschmelzenden Metalls, um eine chemische Reaktion mit Material des dotierten Gebiets zu bewirken.
  6. Verfahren nach Anspruch 1, wobei das dotierte Gebiet als amorphisierter Bereich der Halbleiterschicht gebildet wird.
  7. Verfahren nach Anspruch 6, wobei das Metallsilizidgebiet in dem amorphisierten Bereich gebildet wird.
  8. Verfahren nach Anspruch 1, wobei das dotierte Gebiet ein Draingebiet und/oder ein Sourcegebiet eines Transistorelements repräsentiert.
  9. Verfahren mit: Bilden eines Metallsilizidgebiets in Drain- und Sourcegebieten eines Transistors; und Ausheizen der Drain- und Sourcegebiete und des Metallsilizidgebiets für eine Zeit von weniger als ungefähr 0,1 Sekunden bei einer Temperatur von ungefähr 800°C und höher; Bilden einer isolierenden Schicht über dem Transistor vor dem Ausheizen der Drain- und Sourcegebiete und des Metallsilizidgebiets; und Bilden eines Kontakts in der isolierenden Schicht zur Verbindung mit dem Metallsilizidgebiet
  10. Verfahren nach Anspruch 9, wobei die Drain- und Sourcegebiete in einem amorphen Zustand gebildet werden und wobei Bilden des Metallsilizidgebiets umfasst: Bilden des Metallsilizidgebiets in den amorphen Drain- und Sourcegebieten.
  11. Verfahren nach Anspruch 9, wobei Bilden des Metallsilizidgebiets umfasst: Bilden einer hochschmelzenden Metallschicht auf den Drain- und Sourcegebieten und Ausführen einer Wärmebehandlung, um eine chemische Reaktion zwischen der hochschmelzenden Metallschicht und Material in dem Drain- und Sourcegebieten zu bewirken.
  12. Verfahren nach Anspruch 11, wobei die hochschmelzende Metallschicht Nickel aufweist.
  13. Verfahren nach Anspruch 11, wobei die hochschmelzende Metallschicht Kobalt aufweist.
  14. Verfahren nach Anspruch 9, das ferner Ausheizen der Drain- und Sourcegebiete vor dem Bilden des Metallsilizidgebiets umfasst.
  15. Verfahren nach Anspruch 9, wobei die isolierende Schicht mit einer ebenen Oberflächentopographie bereitgestellt wird.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200629454A (en) * 2005-02-14 2006-08-16 Powerchip Semiconductor Corp Method of detecting piping defect
DE102008059501B4 (de) 2008-11-28 2012-09-20 Advanced Micro Devices, Inc. Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse
JP2010206178A (ja) 2009-02-06 2010-09-16 Canon Inc 光電変換装置、及び光電変換装置の製造方法
JP2010206181A (ja) * 2009-02-06 2010-09-16 Canon Inc 光電変換装置及び撮像システム
JP5538922B2 (ja) * 2009-02-06 2014-07-02 キヤノン株式会社 固体撮像装置の製造方法
US8460959B2 (en) * 2009-11-06 2013-06-11 Ultratech, Inc. Fast thermal annealing of GaN LEDs
US8658451B2 (en) 2009-11-06 2014-02-25 Ultratech, Inc. Activating GaN LEDs by laser spike annealing and flash annealing
US8178414B2 (en) * 2009-12-07 2012-05-15 Globalfoundries Inc. NMOS architecture involving epitaxially-grown in-situ N-type-doped embedded eSiGe:C source/drain targeting
KR20120110193A (ko) * 2011-03-29 2012-10-10 삼성전자주식회사 불순물 도핑 방법 및 이를 이용한 씨모스 이미지 센서의 제조 방법
JP6026090B2 (ja) * 2011-09-26 2016-11-16 株式会社Screenホールディングス 熱処理方法
US11450571B2 (en) * 2018-09-27 2022-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355543B1 (en) * 1998-09-29 2002-03-12 Advanced Micro Devices, Inc. Laser annealing for forming shallow source/drain extension for MOS transistor
US6365446B1 (en) * 2000-07-03 2002-04-02 Chartered Semiconductor Manufacturing Ltd. Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process
US6746944B1 (en) * 2003-01-14 2004-06-08 Advanced Micro Devices, Inc. Low nisi/si interface contact resistance with preamorphizing and laser thermal annealing

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555438B1 (en) * 1998-02-19 2003-04-29 Shye-Lin Wu Method for fabricating MOSFETs with a recessed self-aligned silicide contact and extended source/drain junctions
JP2005236186A (ja) * 2004-02-23 2005-09-02 Seiko Epson Corp 半導体装置とその製造方法並びに電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355543B1 (en) * 1998-09-29 2002-03-12 Advanced Micro Devices, Inc. Laser annealing for forming shallow source/drain extension for MOS transistor
US6365446B1 (en) * 2000-07-03 2002-04-02 Chartered Semiconductor Manufacturing Ltd. Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process
US6746944B1 (en) * 2003-01-14 2004-06-08 Advanced Micro Devices, Inc. Low nisi/si interface contact resistance with preamorphizing and laser thermal annealing

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