WO2005112088A1 - 半導体装置の製造方法および製造装置 - Google Patents

半導体装置の製造方法および製造装置 Download PDF

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Bunji Mizuno
Yuichiro Sasaki
Ichiro Nakayama
Hiroyuki Ito
Tomohiro Okumura
Cheng-Guo Jin
Katsumi Okashita
Hisataka Kanada
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Matsushita Electric Industrial Co., Ltd.
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    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to a method and an apparatus for manufacturing a semiconductor device, and more particularly to a method for eliminating variations in uniformity of a semiconductor device such as a transistor on a semiconductor wafer or a liquid crystal, and an apparatus for realizing the method. is there.
  • Photolithography and etching are used for fine processing for determining the gate length.
  • a photosensitive resin photoresist
  • a semiconductor substrate 100 such as a silicon wafer
  • predetermined units such as chips
  • the pattern thus formed is developed to form a resin pattern (resist pattern), and for example, dry etching is performed using this as a mask.
  • dry etching the entire surface of the silicon wafer is treated with plasma, and the silicon material in the previously formed portion where the resin pattern does not remain is etched.
  • a gate insulating film 110 made of an oxide silicon film is formed on a semiconductor substrate 100 such as a silicon wafer or the like shown in FIGS. 4A and 4B by simplifying the cross-sectional structure.
  • a resin pattern 130 is formed by lithography (FIG. 4 (a)).
  • the semiconductor substrate 100 is introduced into a plasma chamber, and dry etching is sequentially performed using an etchant gas suitable for the material to be etched, such as polysilicon or the metal material 120 (FIG. 4 (b)).
  • the distance between the source and drain regions formed in this manner becomes the effective gate length. Therefore, the effective gate length is determined by the pattern accuracy of the gate electrode and the accuracy of introduction of impurities during its manufacture.
  • lithography used for forming a gate electrode which is the first stage, is performed with high accuracy in a chip unit of about lcm square, so that it is ideally finished with no variation in accuracy.
  • resin coating thickness between the central portion and the peripheral portion of the silicon wafer, so that there is some variation.
  • dry etching a certain variation always occurs because batch processing is performed on a semiconductor substrate in an etching chamber having a finite volume. This, for example, in the plane of the silicon ⁇ er C or between 300 mm silicon ⁇ er c, the variation of the number 0/0.
  • the gate length introduced here characteristically determines the performance of the transistor, and ideally, it should be uniformly formed over the entire area of 300 mm ⁇ a wafer.
  • a source region 140 and a drain region 150 are formed so as to sandwich the gate electrode 120. This is the source and suction port of the carrier such as electrons and holes, and the carrier moves from the source region 140 to the drain region 150.
  • these source and drain regions are formed in two stages, a shallow and low-concentration region called an extension 160, and a deeper and higher-concentration region, and have a so-called LDD (Lightly doped diffusion layer) structure. Widely used.
  • the interval between the extensions 160 becomes the effective channel length, and the area surrounded by the extensions 160 determines the performance as the channel area. As shown in FIG. 5, it is formed so as to overlap below the gate electrode. This is because impurities It is formed by doping a substance. In general, when the amount of impurities is large, the diffusion in the lateral direction increases greatly, and the lateral overlap (Xj) increases, effectively shortening the gate length and increasing the vertical junction depth (Yj). As a result, the switching speed increases, and the Carque current increases. Conversely, when the impurity doping amount is small, the lateral extension of diffusion becomes small, and the effective gate length becomes longer. At present, ion implantation is used for this impurity doping.
  • This ion implantation is a method in which a beam containing a desired impurity is formed, and the beam is electromagnetically or mechanically scanned over the entire surface of the substrate to perform doping. Therefore, the in-plane uniformity is extremely good and hardly varies.
  • the present invention has been made in view of the above circumstances, and has as its object to provide a method and an apparatus for forming a semiconductor device that is uniform and has less variation in characteristics.
  • an object is to reduce variation in gate length of a transistor.
  • the method of the present invention is a method of forming a plurality of semiconductor elements on a substrate, wherein impurities are doped so as to cancel the index indicating the in-plane non-uniformity of the pattern dimensions in the substrate. It is characterized by performing one bing.
  • the dimensional variation is offset by adjusting the state of the impurity, that is, the extension of the diffusion length, and so the variation in transistor characteristics, particularly, the variation in the effective gate length can be reduced.
  • the method of the present invention includes a step of forming a pattern of a plurality of gate electrodes on the surface of a semiconductor substrate, and a step of making the effective channel lengths equal according to the dimensions of the pattern obtained in this step. Adjusting the doping conditions of the source / drain regions for doping.
  • the semiconductor substrate here includes a substrate in which a semiconductor layer such as amorphous silicon is formed over a glass substrate in addition to a silicon substrate or the like.
  • the doping step considers in-plane non-uniformity of the gate pattern due to lithography and dry etching, and removes impurities so as to offset an index indicating the in-plane non-uniformity. Including doping.
  • doping for forming a source / drain region has a short gate length and a relatively small amount of doping in a region.
  • the gate length can be easily adjusted by adjusting the doping conditions in the source / drain diffusion by performing a relatively large amount of doping in the region having a long gate length.
  • the impurity concentration of the channel region can be adjusted by adjusting the threshold voltage and the switching speed by doping, and the transistor characteristics can be made more uniform by using both of them.
  • the step of doping includes a step of using plasma doping, forming a plasma distribution that cancels the in-plane non-uniformity, and eliminating the non-uniformity by doping.
  • in-plane non-uniformity of the effective gate length can be easily eliminated by adjusting the plasma distribution.
  • the doping step includes a step of controlling a scanning operation so as to eliminate in-plane non-uniformity by using an ion implantation method.
  • the in-plane non-uniformity of the effective gate length can be easily eliminated by controlling the beam current or the dose in the ion implantation.
  • the method of the present invention includes a step of annealing with a distribution in the substrate after the doping step so as to offset an index indicating non-uniformity in the remaining semiconductor substrate.
  • the variation of the effective gate length can be suppressed only by adjusting the annealing condition.
  • the annealing may be performed by using a laser having a relatively small output power on a substrate portion having a short gate length as an index indicating non-uniformity in the substrate. These include those that cancel out the non-uniformity in the substrate surface by irradiating a laser with a relatively large output.
  • the variation of the effective gate length can be suppressed only by adjusting the laser irradiation conditions.
  • the method of the present invention includes the annealing step having two stages of the annealing step, wherein the annealing step under the first condition and the non-uniformity occurring when annealing under the first condition are performed. Anneal under the second condition so as to offset the indicated index.
  • the method of the present invention considers the in-plane non-uniformity of the gate pattern due to lithography and dry etching, and cancels the index indicating the in-plane non-uniformity in the substrate due to lithography and dry etching. , Including a step of activating impurities.
  • the method of the present invention includes a method for adjusting the in-plane non-uniformity of the dry etching substrate so as to offset the in-plane non-uniformity of the annealing device.
  • a portion having a low irradiation power and a portion having a relatively high power having a short gate length are used so as to offset the in-plane non-uniformity. Adjust the gate dimensions so that the gate length can be etched longer. Thus, variations in the effective gate length can be suppressed.
  • the semiconductor manufacturing apparatus of the present invention is configured such that etching and doping or annealing conditions can be adjusted within the substrate surface.
  • the semiconductor manufacturing apparatus of the present invention includes an apparatus provided with a measuring means for measuring a gate dimension.
  • the semiconductor manufacturing apparatus of the present invention includes an apparatus provided with a measuring means for measuring an impurity distribution.
  • FIG. 1 is a diagram illustrating in-plane non-uniformity of dry etching and doping.
  • A represents the gate length after dry etching.
  • (b) is a diagram showing the in-plane distribution of the doping amount after plasma doping.
  • FIG. 2 is a diagram showing non-uniformity of an effective gate length occurring in a plane as a result of microfabrication (lithography and dry etching) and doping just before laser irradiation as an annealing technique.
  • FIG. 3 is a view showing non-uniformity in a plane of an annealed substrate which a flash lamp has, assuming that a flash lamp is used as an annealing technique, for example.
  • FIG. 4 is a structural cross-sectional view for explaining a basic process when performing fine processing.
  • FIG. 5 is a structural cross-sectional view for specifically explaining the steps performed during the manufacture of the transistor.
  • the method of the present invention is intended to reduce variations in semiconductor devices, particularly variations in gate lengths of transistors, and determines processing conditions in consideration of gate dimensional variations or impurity implantation variations to offset these variations.
  • the method is roughly divided into the following three methods.
  • the first method is to use the non-uniformity of the plasma to adjust the in-plane distribution of the plasma so as to offset the variation in dimensional accuracy, and to adjust the effective channel length to be equal. It is.
  • the second is a method of electrically activating the pre-annealing state in which the resulting non-uniform impurity implantation has been performed under different annealing conditions for each part of the substrate.
  • the first method is, in short, a force for adjusting the uniformity of the plasma doping or a matching of the two plasmas so as to offset the in-plane distribution of the plasma for etching the gate electrode. .
  • the second method is to grasp the in-plane variation related to the performance of the transistor immediately before the completed annealing, and obtain the surface obtained when assuming that this substrate is ideally in-plane uniform. In order to offset the result of internal variation, less power energy is applied to the portion of the substrate where the gate length is effectively increased, and relatively large energy is applied to the portion of the substrate where the gate length is effectively reduced. And conduct anneal.
  • the third method is to adjust the dry etching condition or the doping condition so as to offset the in-plane non-uniformity in the annealing step.
  • an annealing technology of a type that irradiates the entire surface for example, a group of technologies called lamp annealing, spike annealing, flash lamp annealing, etc., irradiates the entire substrate with light to maintain high productivity while maintaining high productivity.
  • the light source also has dimensional restrictions, and naturally causes non-uniformity in the surface of the substrate to be irradiated. To eliminate non-uniformity caused by this light source Next, dry etching and doping processes are performed by setting conditions so as to offset the non-uniformity of the light source.
  • the silicon substrate is disk-shaped ( ⁇ Eno) and has a diameter of 200 mm or 300 mm. Since the plasma process is performed on this wafer, it generally has a two-dimensional distribution. For simplicity, a one-dimensional distribution will be described.
  • the pattern of the gate electrode is formed by dry-etching a material such as polycrystalline silicon or a metal, and the size thereof varies depending on the in-plane uniformity of the dry etching.
  • FIG. 1A shows the distribution of the dimension (gate length) 170 shown in the cross section of FIG. 5 in the wafer surface.
  • FIG. 1 (a) shows a distribution in which the gate length is longer near the periphery of the wafer and the gate length is relatively short near the center.
  • a mask is formed by a lithography process, if necessary, after an assembling (mask removal) by plasma etching, a cleaning process in a liquid phase, and then a doping process.
  • a relatively large amount of doping is applied to a portion with a long gate length, and a relatively small amount of doping is applied to a portion with a short gate length.
  • the finished effective gate length becomes uniform, and the distribution of transistor characteristics becomes uniform.
  • plasma doping using plasma is performed at that time.
  • the plasma always has non-uniformity (distribution).
  • the non-uniformity of the plasma is adjusted to eliminate the non-uniformity of the effective gate length described above.
  • FIG. 1 (b) a relatively large amount of doping is generated outside the wafer and a relatively small amount of doping is generated in the chamber near the center of the wafer.
  • the plasma density is adjusted to be higher at the periphery of the wafer.
  • the plasma distribution is adjusted such that the magnetic field to which an external force is applied becomes strong around the wafer. It is also possible to adopt a parallel plate electrode structure in the plasma processing apparatus used here, and it is equipped with adjusting means for adjusting the applied voltage for each region, and it is possible to adjust so that the applied voltage at the periphery becomes higher. I have.
  • Laser beams have the same wavelength, and have the advantage of irradiating the substrate with light of the optimal wavelength. However, it is difficult to irradiate laser light over a large area at the same time. In general, irradiation is performed by dividing into small areas.
  • the optimum annealing is performed by changing the intensity, time, or wavelength for each divided irradiation, and finally, the finished product is completed. To minimize variations in transistor performance.
  • FIG. 2 (a) is a distribution diagram in which the variation in the wafer surface is formed as a one-dimensional distribution as in the first embodiment, but the variation in the effective gate length in the wafer surface after doping and before annealing is shown.
  • FIG. According to this figure, the effective gate length is relatively long at the central part of the eave and relatively short at the peripheral part of the eha. This is a result of considering the characteristics of doping.
  • the laser intensity is changed by 5% between the central part of the wafer where the longest effective gate length exists and the peripheral part of the wafer where the shortest effective gate length exists. Irradiated. For example, lOOOOmjZcm- 2 at the center and 950 at the periphery.
  • the light intensity is too strong due to the design of the light source to irradiate each chip, so that the light was shaped into a 5 cm square and irradiated, assuming approximately every 25 chips.
  • the adjustment is made while grasping the intensity unit of flash lamp annealing according to the laser intensity distribution. For example, the scan speed of the flash lamp is determined so as to offset the variation in the intensity distribution of the doping plasma. As a result, the in-substrate variation in the effective gate length, which was 1% before annealing, was reduced to about 0.5%.
  • the irradiation time may be adjusted while the intensity of the laser or the lamp is adjusted to be constant.
  • the power cost for dividing the irradiation area of the flash lamp to adjust the annealing increases.
  • the non-uniformity of the flash lamp is known in advance.
  • the measurement is performed by measuring the oxidation speed as described below.
  • an oxidizing atmosphere is introduced into a device for performing flash lamp annealing, and the surface of the silicon substrate is oxidized at a constant temperature for a constant time.
  • the distribution of the amount of light in the wafer surface can be known. Also, by measuring the planar distribution of the silicon oxide film, the light intensity distribution of the lamp can be detected.
  • FIG. 3 shows a one-dimensional representation of the non-uniformity of the flash lamp annealing apparatus used in the present embodiment as in the second embodiment.
  • the light intensity is relatively high in the periphery of the wafer and relatively low in the center.
  • Eye variation was about 2% over the entire surface. Techniques for correcting this are dry etching and plasma doping, and conditions are set so as to form a distribution opposite to this variation so that the variation can be offset.
  • a distribution of 3% variation was formed by dry etching. As shown in FIG. 1 (a), the gate length is relatively short in the central portion of the wafer and the peripheral portion is relatively long. Plasma doping was applied to this to reduce the effective gate length variation to about 1.2%. By irradiating the substrate with a flash lamp having the above-mentioned intensity distribution of 2%, the variation in the effective gate length is reduced, and finally, the intensity distribution of the transistor characteristics is reduced to 0.7% or less. We were able to.
  • a method for compensating for variations in characteristics due to variations in effective gate length by performing channel doping using ion implantation will be described.
  • the method of reducing the variation of the effective gate length has been described, such as the doping for forming the source / drain regions, but here, the method of reducing the variation of the effective gate length is described. Instead, the effective gate length itself is not
  • the characteristic variation is compensated by channel doping for the purpose.
  • reduction of characteristic variation by threshold voltage adjustment including doping for threshold voltage adjustment after gate electrode formation is described.
  • a transistor having a relatively long gate length can reduce the drive voltage and improve the switching speed by lowering the threshold.
  • a transistor having a relatively short gate length can suppress the leak current by increasing the threshold value.
  • ion implantation for source and drain formation is called batch processing, in which several or ten or more wafers are mechanically rotated at high speed and the whole is irradiated with an ion beam. , Uniformity was secured.
  • the processing will be performed one by one for uniformity.
  • adjustment is performed for each wafer.
  • FIG. 1 (a) when the distribution of the gate length is similar to that of the first embodiment, as shown in FIG. A small amount and a large amount of doping should be applied to the peripheral portion.
  • the first is to increase the speed of scanning the central part and reduce the speed of scanning the peripheral part.
  • the second is a method in which the beam current value is reduced by / J when scanning the central portion, and the beam current value is increased when scanning the peripheral portion.
  • the beam current for this purpose can be measured using a beam current measuring device provided with a magnetic shield using a superconductor (Japanese Patent Application No. 2003-71028).
  • the beam current measuring device is characterized by comprising a magnetic field sensor and a magnetic shielding part made of a superconductor having a gap provided so as to magnetically shield the space where the ion beam flows. It is.
  • this device transmits a detection coil arranged in the path of the beam to be measured, a magnetic field sensor SQUID that detects a magnetic field corresponding to the beam current, and a magnetic flux detected by the detection coil to a measurement unit.
  • a measuring unit having a superconducting element responsive to the transmitted magnetic flux, a feedback coil for flowing a feedback current so as to cancel a change in magnetic flux penetrating the superconducting element, a SQUID input coil, and a SQUID.
  • the SQUID is configured to be guided to an output terminal via a preamplifier and an integrator and to be returned to a feedback coil via a feedback resistor.
  • a coil in which a superconducting wire is wound around a soft magnetic core is used as the detection coil, and a magnetic field generated by the beam current is collected by the soft magnetic core, and the superconducting current is applied to the coil. Is induced.
  • the superconducting current induced in this coil is transmitted to the coil placed adjacent to SQUID.
  • the amount of magnetic flux passing through the SQUID will change as the superconducting current flowing through this coil changes in response to the change in beam current.
  • the mechanism is such that the feedback current flows through the feedback coil so that the amount of magnetic flux passing through the SQUID does not change and the change is canceled.
  • This feedback current is proportional to the change in the beam current value, and the amount of change in the beam current value can be detected with high accuracy by measuring the feedback current.
  • the output current is measured using this measuring method, and highly accurate ion implantation can be performed using the adjusted beam current having the desired output current value.
  • the gate length is effectively adjusted by adjusting the threshold by ion implantation for threshold adjustment performed before forming the gate electrode.
  • the impurity concentration of the channel is adjusted so that the threshold becomes higher in the central part and the threshold becomes lower in the peripheral part.
  • the same threshold adjustment can be applied to the control of so-called pocket injection (or halo injection) that limits the expansion of the source drain after the formation of the gate electrode.
  • pocket injection or halo injection
  • ⁇ variation of transistors in an aerial is achieved. / 0 could be controlled.
  • TFTs thin film transistors

Abstract

　特性の均一化を図り歩留まりの高い半導体装置を提供することを目的とし、ドライエッチングによる基板面内のばらつきを相殺するように、後続工程であるドーピングやアニール工程のばらつきを調整し、最終的に基板面内でも均一性にすぐれた工程を提供する。

Description

明 細 書
半導体装置の製造方法および製造装置
技術分野
[0001] 本発明は、半導体装置の製造方法および製造装置にかかり、特に半導体ゥエーハ 上や液晶上におけるトランジスタなどの半導体装置の均一性のばらつきを解消する 方法とその実現の為の装置に関するものである。
背景技術
[0002] 近年、半導体装置の小型化 ·高集積ィ匕に伴い、この半導体装置に搭載されるトラン ジスタなどの半導体素子の微細化は進む一方である。
トランジスタの製造に際し、その特性を特徴的に決定づける要素はゲート長である。 ゲート長を決定する微細加工に際しては、フォトリソグラフィとエッチングが用いられる 。フォトリソグラフィはシリコンゥエーハなどの半導体基板 100上に感光性の榭脂（フォ トレジスト）を塗布し、チップなどの所定の単位毎に順次露光を行い、パターンを形成 していく。このようにして形成されたパターンを現像し、榭脂パターン (レジストパター ン）を形成してこれをマスクとして例えばドライエッチングを行う。ドライエッチングに際 しては、シリコンゥエーハ全面をプラズマで処理し、先に形成された、榭脂パターンの 残存しない部分のシリコン材料をエッチングしていく。ここでは、断面構造を簡略化し て図 4 (a)および (b)に示す力 シリコンゥエーハなどの半導体基板 100上に、酸ィ匕シ リコン膜からなるゲート絶縁膜 110を形成し、その上にゲート電極となるポリシリコンや 金属材料 120を堆積したのち、リソグラフイエ程で樹脂のパターン 130が形成される ( 図 4 (a) )。その状態で半導体基板 100をプラズマチェンバーに導入し、被エッチング 材料であるポリシリコンや金属材料 120に適したエツチャントガスを用いて、順次ドラ ィエッチングを実施する（図 4 (b) )。
[0003] そして、通常はこのようにして形成されたゲート電極のパターンをマスクとして、自己 整合的に、（シリコンに対して、）正又は負の特性を与えるための不純物物質をドーピ ングして、ソース'ドレイン領域 140, 150を形成する。
このようにして形成されたソース'ドレイン領域の間隔が実効的なゲート長となる。 従って実効的なゲート長は、その製造に際して、ゲート電極のパターン精度と、不純 物の導入精度とによって決定される。
[0004] 先ず第 1の段階である、ゲート電極の形成に際して用いられるリソグラフィは lcm四 角程度の大きさのチップ単位で、高精度に加工するため、理想的にはばらつきの無 い精度で仕上がる力 現実には、シリコンゥヱーハの中心部と周縁部とでは樹脂の塗 布厚にばらつきが生じることがあるため、若干のばらつきは生じる。一方、ドライエッチ ングは有限の容積のエッチングチャンバ一で半導体基板に対して一括処理を行う為 に、必ず一定のばらつきが生じる。これは、例えば、シリコンゥエーハ間あるいは 300 mmシリコンゥエーハの面内において、数0 /0のばらつきとなる。
ここで紹介しているゲート長はトランジスタの性能を特徴的に決定するものであり、 理想的には、 300mmゥエーハの全面で均質に作成する必要がある。
発明の開示
発明が解決しょうとする課題
[0005] ゲート長が短くなると、傾向として、閾値電圧が低下し、トランジスタのスイッチング 性は向上する力 オフ時のリーク電流が増大する。ゲート長が長いと、逆にスィッチン グ性が低下する。先に述べたように、一定の大きさのプラズマを使用して行う、ドライ エッチングでは、シリコンゥエーハの面内でばらつきが生じ易い。デバイスの設計を 行う際にはこれらのばらつきを考慮して、マージンを設定しているが、微細化が進む につれ、マージンが取れなくなってきているのが現状である。
[0006] また、トランジスタは、図 5に示すように、ゲート電極 120をはさむようにソース領域 1 40とドレイン領域 150とが形成される。これは、電子やホールなどのキヤリャの源と吸 い込み口であり、ソース領域 140からドレイン領域 150に向かってキヤリャが移動する 。最近ではこのソース'ドレイン領域はエクステンション 160とよばれる浅くかつ低濃度 の領域と、より深く高濃度の領域との 2段階で形成され、いわゆる LDD (Lightly doped diffusion layer)構造をなしているものが広く用いられている。
[0007] この場合、エクステンション 160の間隔が実効チャネル長となり、このェクステンショ ン 160で囲まれた領域がチャネル領域として性能を決定する。図 5に示すように、ゲ ート電極下部にオーバーラップする形で形成される。これは、前述したように不純物 物質をドーピングして形成する。一般には不純物の量が多いと、横方向への拡散の 伸びが大きく横方向のオーバーラップ (Xj)が増え、実効的にゲート長が短くなり、縦 方向の接合深さ (Yj)が増大してスイッチング速度は向上するカ^ーク電流が増大す る。逆に不純物ドーピング量が少ないと、横方向への拡散の伸びが小さくなり、実効 ゲート長はより長くなる。現在はこの不純物ドーピングにイオン注入を用いている。こ のイオン注入は、所望の不純物を含むビームを作り、これを電磁気的もしくは機械的 に基板全面をスキャンしてドーピングを行う手法である。従って面内の均一性は極め て良好で殆どばらつきが無い。
[0008] 又、不純物を導入する際に、プラズマを使用するプラズマドーピング方法を用いる 場合は、ドライエッチングと同様にプラズマ雰囲気中に試料をさらすため、原理的にド ライエッチングと同様のばらつきを生じる。この 2つのプロセスのばらつきが相乗して、 結果が予測しにくぐそれだけ、大きなマージンを考慮しなければならなくなる。
[0009] 更に、不純物を導入した後、基板構成原子にエネルギーを与え、ドーピングした不 純物がシリコン中で電気的に活性な状態となるようにするいわゆる活性ィ匕ァニールを 行う必要がある。そのため、例えばハロゲンランプによる赤外線を照射して、熱的にェ ネルギーを付与し、結晶性を回復させ、不純物を結晶格子中の正しい位置に置くこと によって電気的に活性ィ匕する。このようなァニール方法も一般には基板全体を照射 したり、加熱したりするため、一般には何らかの不均一性を持つことがある。
[0010] 本発明は前記実情に鑑みてなされたもので、均一で特性ばらつきの少ない半導体 装置を形成する方法および装置を提供することを目的とする。
特に、トランジスタのゲート長のばらつきを低減することを目的とする。
課題を解決するための手段
[0011] そこで本発明の方法は、基板に、複数の半導体素子を形成する方法であって、前 記基板内のパターン寸法の面内不均一性を表す指標を相殺するように、不純物をド 一ビングすることを特徴とする。
この方法によれば、不純物の状態すなわち拡散長の伸びなどを調整することにより 寸法ばらつきを相殺するようにしているため、トランジスタ特性のばらつき、特に実効 ゲート長のばらつきを低減することができる。 [0012] また、本発明の方法は、半導体基板表面に複数のゲート電極のパターンを形成す る工程と、この工程で得られたパターンの寸法に応じて、実効チャネル長が等しくな るように、ソース ·ドレイン領域のドーピング条件を調整してドーピングする工程とを含 む。
この方法によれば、加工工程において基板内の寸法ばらつきによりゲート長にばら つきが生じた場合にも、拡散長の伸びの調整により実効ゲート長を均一化することが 可能となる。なお実効チャネル長にばらつきが生じた場合にはチャネルの不純物濃 度を調整することにより、調整可能である。なお、ここで半導体基板とはシリコン基板 などの他、ガラス基板上にアモルファスシリコンなどの半導体層を形成した基板を含 むものとする。
[0013] また、本発明の方法は、前記ドーピングする工程が、リソグラフィ、ドライエッチング によるゲートパターンの面内不均一性を考慮し、面内不均一性を表す指標を相殺す るように不純物をドーピングするものを含む。
この方法によれば、リソグラフィ、ドライエッチングによるゲートパターンの面内不均 一性を考慮し、ソース'ドレイン領域形成のためのドーピングにおいては、ゲート長の 短 、領域では比較的少な 、量のドーピングを、ゲート長の長!、領域では比較的多量 のドーピングを行うことにより、ソース.ドレイン拡散におけるドーピング条件の調整に よって容易に実効ゲート長の調整を行うことができる。一方ドーピングによりチャネル 領域の不純物濃度を閾値電圧およびスイッチング速度を調整することにより調整する こともでき、両者を併用することによりトランジスタ特性のさらなる均一化を図ることが できる。
[0014] また、本発明の方法は、前記ドーピングする工程が、プラズマドーピングを使用し、 面内不均一性を相殺するようなプラズマ分布を形成してドーピングにより不均一性を 解消するものを含む。
この方法によれば、プラズマ分布の調整により容易に実効ゲート長の面内不均一 性を解消することができる。
[0015] また、本発明の方法は、前記ドーピングする工程が、イオン注入法を用いて、面内 不均一性を解消するようにスキャン動作を制御させるものを含む。 この方法によれば、イオン注入におけるビーム電流、あるいはドーズ量を制御する ことにより、容易に実効ゲート長の面内不均一性を解消することができる。
[0016] また、本発明の方法は、前記ドーピング工程を経た後に、残存する半導体基板内 の不均一性を表す指標を相殺するように、前記基板内に分布を持たせてァニールす る工程を含むものを含む。
この方法によれば、ァニール条件を調整するのみで実効ゲート長のばらつきを抑制 することができる。
[0017] また、本発明の方法は、前記ァニールする工程が、基板内の不均一性を表す指標 として、ゲート長の短い基板部分には比較的少ない出力のレーザを、ゲート長の長い 基板部分には比較的出力の大きなレーザを照射することにより、基板面内の不均一 性を相殺するものを含む。
この方法によれば、レーザの照射条件を調整するのみで実効ゲート長のばらつきを 抑帘 Uすることができる。
[0018] また、本発明の方法は、前記ァニールする工程力 2段階のァニール工程を含み、 第 1の条件でァニールする工程と、前記第 1の条件でァニールした際に発生する不 均一性を表す指標を相殺するように、第 2の条件でァニールする工程とを含むものを 含む。
この方法によれば、 2段階の調整を行うため、より高精度の調整が可能となる。
[0019] また、本発明の方法は、リソグラフィ、ドライエッチングによるゲートパターンの面内 不均一性を考慮し、リソグラフィ、ドライエッチングによる基板内の面内不均一性を表 す指標を相殺するように、不純物を活性ィ匕する工程を含むものを含む。
この方法によれば、ゲートパターンの面内不均一性に起因するゲート長のばらつき を活性ィ匕条件の調整により、容易に実効ゲート長を均一化することが可能となる。
[0020] また、本発明の方法は、ァニール装置の面内不均一性を相殺するように、ドライエツ チングの基板面内不均一性を調整するものを含む。
この方法によれば、ァニール装置に不均一性がある場合にも、この面内不均一性 を相殺するように、照射パワーの低い部分にはゲート長を短ぐ比較的高いパワーの 部分には、ゲート長を長くエッチング出来るように、ゲート寸法を調整して加工するこ とにより、実効ゲート長のばらつきを抑制することができる。
[0021] また、本発明の半導体製造装置は、エッチング、ドーピングある ヽはァニール条件 を基板面内で調整可能に構成される。
また本発明の半導体製造装置は、ゲート寸法を測定する測定手段を具備したもの を含む。
また本発明の半導体製造装置は、不純物分布を測定する測定手段を具備したもの を含む。
図面の簡単な説明
[0022] [図 1]ドライエッチングとドーピングの面内不均一性を説明した図である。（a)はドライ エッチング後のゲート長の長さを表す。 (b)はプラズマドーピング後のドーピング量の 面内分布を示す図である。
[図 2]ァニール技術としてレーザ光を照射する直前までの微細加工 (リソグラフィとドラ ィエッチング）とドーピングの結果に面内で発生している実効的ゲート長の不均一性 を表す図である。
[図 3]ァニール技術として例えば、フラッシュランプを使用するとして、フラッシュランプ が持つ、被ァニール基板面内の不均一性を示す図である。
[図 4]微細加工を行う際の基本的な工程を説明する為の構造断面図である。
[図 5]具体的にトランジスタ製造時に実施する工程を説明する為の構造断面図である
符号の説明
[0023] 100 シリコン
110 ゲート絶縁膜
120 ゲート電極
130 フォトレジスト
140 ソース電極
150 ドレイン電極
160 エクステンション
170 ゲート長 発明を実施するための最良の形態
[0024] 以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
本発明の方法は、半導体装置のばらつき特にトランジスタのゲート長のばらつきの 低減を企図し、ゲートの寸法ばらつき、あるいは不純物の注入ばらつきを考慮しこれ らのばらつきを相殺するように、処理条件を決定することを発見したもので、方法とし ては以下の 3通りの方法に大別される。
[0025] その第 1は、プラズマのもつ不均一性を利用して、寸法精度のばらつきを相殺する ようにプラズマの面内分布を調整して、実効チャネル長が等しくなるように調整する方 法である。
[0026] 第 2は、結果的に不均一な不純物注入がなされた、ァニール前の状態を、基板の 部分毎に、異なるァニール条件で電気的に活性ィ匕する方法である。
[0027] 第 3は、ァニール技術の不均一性を考慮して、この不均一性が最終的に解消され るように、ァニール直前までのプロセスつまり主にドライエッチングとドーピング工程を 調整する方法である。
[0028] 先ず第 1の方法は、端的に言えば、ゲート電極をエッチングするプラズマの面内分 布を相殺するように、プラズマドーピングの均一性を調整する力、もしくは両者のブラ ズマをマッチングさせる。
[0029] 第 2の方法は、出来上がったァニール直前のトランジスタの性能に関わる面内ばら つきを把握し、この基板を理想的に面内均一となるようにァニールしたと仮定した際 に得られる面内ばらつきの結果を相殺するように、実効的にゲート長が長くなる基板 の部分にはより少ないパワーのエネルギーを、実効的にゲート長が短くなる部分の基 板には比較的大きなパワーのエネルギーを付与してァニールを実施する。
[0030] 第 3の方法は、ァニール工程における面内の不均一性を相殺するようにドライエツ チング条件あるいはドーピング条件を調整するものである。すなわち、全面照射する 形のァニール技術、例えばランプアニール、スパイクァニール、フラッシュランプア- ール等と呼ばれる技術群は概ね基板全体に光を照射して高い生産性を維持しなが らァニール工程を実施する。その光源には寸法的な制約もあり、自ずから、被照射物 である基板面内に不均一性をもたらす。この光源に起因する不均一性を解消する為 に、光源の不均一性を相殺するように、条件設定をし、ドライエッチングとドーピング 工程を実施する。
[0031] (実施の形態 1)
シリコン基板は円盤状（ゥエーノ、）で直径は 200mm又は 300mmに規格ィ匕されて おり、プラズマプロセスはこのゥエーハに対して行うため、一般には 2次元的な分布を もつが、ここでは、説明の簡単ィ匕の為に、 1次元分布で説明する。 図 5に断面図で 説明したとおり、ゲート電極のパターンは、多結晶シリコンや金属の材料をドライエツ チングすることによって形成され、その寸法はドライエッチングの基板面内均一性に 依存したばらつきを示す。そしてさらに図 5の断面で示した寸法 (ゲート長） 170のゥヱ ーハ面内分布を図 1 (a)に示す。図 1 (a)は、ゥエーハの外周に近づくとゲート長が長 く、中央付近では、比較的ゲート長が短いという分布を示している。この状態のゥエー ハに実際の工程では、プラズマ酸ィ匕によるアツシング (マスク除去）、液相での洗浄ェ 程を経て、必要に応じてリソグラフイエ程でマスクを作成した後、ドーピング工程を行 う。先のドライエッチング工程での不均一性を解消するためには、ゲート長の長い部 分には、比較的多量のドーピングを行い、逆にゲート長の短い部分には比較的少量 のドーピングを行うことで、仕上がりの実効ゲート長が均一化されトランジスタ特性の 分布は均一になる。
[0032] 本実施の形態では、その際にプラズマを利用したプラズマドーピングを行う。プラズ マドーピングを行う際に、プラズマには必ず不均一性 (分布）があるが、ここではこの プラズマの不均一性を調整して、前述の実効ゲート長の不均一性解消を図る。結果 的に、図 1 (b)に示したように、ゥエーハの外側で比較的多量のドーピングが行われ、 ゥエーハの中央付近で、比較的少量のドーピングが行われるようにチャンバ一内に 生成されるプラズマ密度がゥエーハ周縁部で高くなるように調整する。例えば、外部 力も印加する磁場がゥエーハ周辺部で強くなるようにしてプラズマ分布を調整する。 ここで使用するプラズマ処理装置に平行平板電極構造をとることも可能で、領域ご とに印加電圧を調整する調整手段を具備し、周縁部の印加電圧が高くなるように調 整可能となっている。
[0033] そして最後にァニールを行 、、不純物の活性ィ匕を行った。 結果的に、ゥエーハ面内でゲート長のばらつき 1%以下が得られ、均一性が大幅に 向上した。またこの方法を用いることによりトランジスタ特性の均一性が向上し、半導 体デバイス作成に十分な性能を得ることができる。
[0034] (実施の形態 2)
前記実施の形態 1では、ドライエッチング条件とプラズマドーピング条件との組み合 わせにより、相当の均一性をもつトランジスタが作成可能となった。しかし、未だ 1%の ばらつきを残している。このばらつきをより完全に解消する為に、ここではレーザを使 用してァニール条件を調整しさらなる均一化をは力る方法について説明する。
[0035] レーザ光は波長が揃っており、最適な波長の光を基板に照射できるというメリットが ある反面、大面積にわたって同時に照射することは難しぐ線上に伸ばしたレーザビ ームをスキャンしたり、小さな面積に分割して照射するのが一般的である。
[0036] 本実施の形態では、この分割して照射する特性を利用して、分割した照射毎に強 度や時間あるいは波長を変化させて、最適なァニールを実施し、最終的に出来上が るトランジスタの性能のばらつきを最小にする。
[0037] 図 2 (a)は実施の形態 1と同様にゥエーハ面内のばらつきを 1次元分布として形成し た分布図であるが、ドーピング後、ァニール前の実効ゲート長のゥヱーハ面内ばらつ きの分布を示す図である。この図から実効ゲート長はゥエーハの中央部分が比較的 長ぐゥエーハの周辺部分は比較的短い。これはドーピングの特性を考慮した上での 結果である。これに対して、レーザを照射する場合に、最長の実効ゲート長の存在す るゥエーハ中央部分と、最短の実効ゲート長が存在するゥエーハ周辺部分では、レ 一ザの強度を 5%変化させて照射した。例えば、中央部分では lOOOmjZcm—2であ り、周辺部分では 950
mj, cm (？あつ 7こ。
[0038] この照射強度の違いにより、中央部分はより強くァニールされ、拡散長の伸びが大 きくなり、周辺部分では伸びが抑制される。その結果中央部分では実効ゲート長が短 くなり、周辺部分はよりソフトにァニールされるので、実効ゲート長が長めになる。この 効果によって、レーザ照射前には 1%のばらつきであったもの力 照射後には 0. 3% 程度のばらつきに低減することができた。 [0039] また、レーザを用いて領域毎にスキャンするァニール方法に代えて、フラッシュラン プなど、本来はゥエーハ全面に照射することを前提としたァニール方法も提案されて いる。これは生産性を高める為に重要である力 最終的に出来上がるトランジスタの ばらつきが大きいままでは意味が半減する。十分な歩留まりが得られないのである。 ここではフラッシュランプやタングステンハロゲンランプの光を照射する際に、領域毎 に分割して照射し、各照射時の強度に変化をつけることが可能である。これにより、 実効ゲート長を調整することが可能になる。前述のサンプルと同様、実効的なゲート 長はゥエーハの中央部分が比較的長ぐゥエーハの周辺部分は比較的短い基板に 対して、中央部分に対しての光強度と周辺部分に対しての光強度を 8%変化させる ことができた。
[0040] フラッシュランプを用いたァニールの場合例えば、 27— 40jZcm2の調整が可能 であるとされている。光強度を変化させるには、 NDフィルター又はアッテネーター（ attenuator)を使用することにより、より高精度の調整が可能である。
この場合は、 1チップ毎に照射するのは光源の設計上光強度が強くなりすぎるため 、およそ 25チップ毎を想定して、光を 5cm角に整形し、照射した。ここではレーザの 強度分布に対応してフラッシュランプアニールの強度単位を把握しつつ調整する。 例えば、ドーピングプラズマの強度分布のばらつきを相殺するようにフラッシュランプ のスキャン速度を決定する。これにより、ァニール前に 1%あった実効ゲート長の基板 内ばらつきは 0. 5%程度に低減することができた。尚、レーザ光の単位照射面積で ある、 5cm角の中で光強度に強弱をつけることも可能であり、その際には 5cm角に設 計した、フィルタ一面内に濃淡をつけることによって実施する。又は、 NDフィルター 又はアッテネーター（attenuator)として液晶を用いれば、更にダイナミックに濃淡を形 成する事に自由度が増す。
なお、前記実施の形態 2では、レーザ強度あるいはランプ強度を調整した力 強度 は一定にし、照射時間を調整するようにしてもょ 、。
[0041] (実施の形態 3)
前記実施の形態 2ではフラッシュランプの照射領域を分割してァニールを調整する ことを述べた力 コストが増大する。ここでは、フラッシュランプの不均一性を事前に知 ることによって、フラッシュランプを調整するのではなぐ最終的にァニールによって得 られる実効ゲート長が一定となるようにゲートの加工条件あるいは、不純物のドーピン グ条件の調整を図る。
[0042] 先ず、フラッシュランプアニール装置の不均一性を測定する測定方法としては、以 下に示すように酸ィ匕速度を測定することによって行う。この方法では、まずフラッシュ ランプアニールを行う装置に酸ィ匕雰囲気を導入し、一定温度一定時間シリコン基板 表面を酸化する。
[0043] このようにして、酸化膜の膜厚を測定することにより、ゥエーハ面内の光量の分布を 知ることができる。また、この酸ィ匕膜の平面的分布を測定することにより、ランプの光 量分布を検知することができる。
[0044] 本実施の形態で用いたフラッシュランプアニール装置の不均一性を、前記実施の 形態 2と同様に 1次元で表現したものを、図 3に示す。図 3からあきらかなようにゥエー ハの周辺部分は比較的光強度が強ぐ中央部分は比較的光強度が弱い。ゥエーハ 表面全体で凡そ 2%のばらつきであった。これを補正する為の手法はドライエツチン グとプラズマドーピングであり、このばらつきを相殺できるように、このばらつきとは逆 の分布を形成するように条件設定を行う。
[0045] 先ず、ドライエッチングによって、 3%のばらつきの分布を形成した。図 1 (a)に示す ように、ゥエーハ中央部分がゲート長が比較的短ぐ周辺部分が比較的長い。これに プラズマドーピングを実施し、実効的なゲート長のばらつきを 1. 2%程度とした。この 基板に前述の 2%の強度分布を持つフラッシュランプを照射することによって、実効 的なゲート長のばらつきが低減され、最終的にトランジスタ特性として、 0. 7%以下の 強度分布となるようにすることができた。
[0046] (実施の形態 4)
本実施の形態では、イオン注入を用いてチャネルのドーピングを行うことにより実効 ゲート長のばらつきに起因する特性のばらつきを補償する方法について説明する。こ れまでの実施の形態では、ソース ·ドレイン領域形成の為のドーピングにつ 、てなど、 実効ゲート長のばらつきを低減する方法について説明したが、ここでは、実効ゲート 長のばらつきを低減するのではなく実効ゲート長自体はそのままで、閾値調整のた めのチャネルドーピングで特性のばらつきを補償するものである。ここではゲート電極 形成後の閾値電圧調整用のドーピングも含めて閾値電圧調整による特性ばらつきの 低減について説明する。
[0047] 既に説明をしてきたように、ゲート長が比較的長いトランジスタは閾値を下げること によって駆動電圧の低減およびスイッチング速度の向上をは力ることができる。一方 、ゲート長が比較的短いトランジスタは閾値を上げることによってリーク電流を抑制す ることがでさる。
[0048] その目的の為に 3種類のドーピングをイオン注入で制御することができる。ひとつは 既に説明したプラズマドーピングを用いたソース ·ドレインの形成である。これまでは、 ソース'ドレイン形成用のイオン注入はバッチ処理と称して、数枚又は 10数枚のゥェ ーハを高速で機械的に回転させ、その全体に対して、イオンビームを照射し、均一性 を確保した。
[0049] これに対し、今後は均一化のために、 1枚ずつ処理を行う。まず、 1枚のゥエーハを スキャンする際に、 1枚毎に調整を行う。例えば、ゲート長さの分布が実施の形態 1と 同様、図 1 (a)に示すように、中央部分が短ぐ周辺部分が比較的長い場合は、この 特性を相殺するように、中央部分で少量、周辺部分には多量のドーピングを行うよう にする。 そのための手法としては 2通りある。その第 1は中央部分をスキャンする際 の速度を高くし、周辺部分をスキャンする速度を低くする方法である。また第 2は中央 部分をスキャンする際にビーム電流値を/ J、さくし、周辺部分をスキャンする際にビー ム電流値を大きくする方法である。
[0050] 又、イオン注入のエネルギーが高 、とイオンは基板内に深く進入する。これは、実 効チャネル長を短くする方向に作用する。従って、周辺部分ではエネルギーを高くし 、中央部分ではエネルギーを低くするように加速電圧を変化させることによつても対 応可能である。
[0051] この為のビーム電流測定は、超伝導体を用いた磁気遮蔽部を備えたビーム電流測 定装置を用いて測定することができる（特願 2003— 71028号)。このビーム電流測定 装置は、磁場センサと、イオンビームが流れる空間とを磁気遮蔽するように設けられ たギャップを有する超伝導体からなる磁気遮蔽部とを具備したことを特徴とするもの である。すなわちこの装置は、測定すべきビームの経路に配された検知コイルと、ビ ーム電流に対応した磁場を検知する磁場センサである SQUIDと、前記検知コイルで 検知された磁束を測定部に伝達する磁束伝達部としてのヮッシャコイルと、伝達され た磁束に感応する超伝導素子と超伝導素子を貫く磁束の変化を打ち消すように帰還 電流を流す帰還コイルと SQUID入力コイルと SQUIDとを有する測定部とを備え、こ の SQUIDの出力をプリアンプ及び積分器を経て出力端子に導くとともに帰還抵抗を 経て帰還コイルに帰還させるように構成されて 、る。
[0052] ここでは、検知コイルとしては、軟磁性体コアに超伝導線を卷回したコイルが用いら れ、ビーム電流によって発生した磁場をこの軟磁性体コアで収集してコイルに超伝導 電流を誘起する。そしてこのコイルに誘起された超伝導電流は、 SQUIDに隣接して配 置したコイルまで伝達される。ビーム電流の変化に対応して、このコイルに流れる超 伝導電流が変化することで SQUIDを貫く磁束量が変化しょうとする。しかし、 SQUIDを 貫く磁束量が変化しな 、ように、変化を打ち消すように帰還コイルに帰還電流を流す 仕組みとなっている。この帰還電流がビーム電流値の変化に比例しており、帰還電 流を測定することによってビーム電流値の変化量を高精度に検出することができる。
[0053] このような方法を用いることにより更に高精度の測定が可能となる。そしてこの測定 方法を用いて出力電流を測定し、調整した所望の出力電流値をもつビーム電流を用 いて高精度のイオン注入を行うことができる。ここで、ゲート電極を形成する前に行う 閾値調整用のイオン注入で閾値を調整することにより、実効的にゲート長を調整する
[0054] この場合は、中央部分で閾値が高くなるように、周辺部分で閾値が低くなるようにチ ャネルの不純物濃度を調整する。同様の閾値調整はゲート電極形成後に、ソース'ド レインの拡張を制限する所謂ポケット注入 (もしくはハロー注入と呼ぶ）の制御にも同 様に行うことができ、これら、ソース'ドレインエクステンション注入、閾値調整用注入、 ポケット注入 (もしくはハロー注入と呼ぶ）の 3種類の制御を組み合わせることにより、 ゥエーハ内のトランジスタのばらつきを 1。/0未満に制御することができた。
[0055] なお、ソース'ドレイン（およびエクステンション）にイオン注入を用いるのはスループ ットの低下の原因となるため、クラスターイオンなどを用いて生産性を向上させたり、 勿論プラズマドーピングを用いる、もしくはプラズマドーピングとクラスタービームとの 組み合わせも有効である。
産業上の利用可能性
以上説明してきたように、本発明によれば、ゥ ーハ面内、あるいは基板面内での ばらつきを低減し、特性の均一化をは力ることができ、収率の高い半導体プロセスを 実現できることから、シリコン基板などの半導体基板上へのトランジスタの形成はいう までもなぐ液晶基板上への薄膜トランジスタ (TFT)の形成など、均一な特性の要求 される半導体装置の製造に有効である。

Claims

請求の範囲
[1] 基板上に、複数の半導体素子を形成する方法であって、
前記基板内のパターン寸法の面内不均一性を表す指標を相殺するように、不純物 をドーピングするようにしたことを特徴とする半導体装置の製造方法。
[2] 請求項 1に記載の半導体装置の製造方法であって、
半導体基板表面に複数のゲート電極のパターンを形成する工程と、
この工程で得られたパターンの寸法に応じて、実効チャネル長が等しくなるように、 ソース ·ドレイン領域のドーピング条件を調整してドーピングする工程とを含む半導体 装置の製造方法。
[3] 請求項 2に記載の半導体装置の製造方法であって、
前記ドーピングする工程は、リソグラフィ、ドライエッチングによるゲートパターンの面 内不均一性を考慮し、面内不均一性を表す指標を相殺するように不純物をドーピン グすることを特徴とする半導体装置の製造方法。
[4] 請求項 2または 3に記載の半導体装置の製造方法であって、
前記ドーピングする工程は、プラズマドーピングを使用し、面内不均一性を相殺す るようなプラズマ分布を形成してドーピングにより不均一性を解消することを特徴とす る半導体装置の製造方法。
[5] 請求項 2または 3に記載の半導体装置の製造方法であって、
前記ドーピングする工程は、イオン注入方法を用いて、面内不均一性を解消するよ うにスキャン動作を制御させることを特徴とする半導体装置の製造方法。
[6] 請求項 1乃至 5のいずれかに記載の半導体装置の製造方法であって、
前記ドーピングする工程を後に、残存する半導体基板内の不均一性を表す指標を 相殺するように、前記基板内に分布を持たせてァニールする工程を含むことを特徴と する半導体装置の製造方法。
[7] 請求項 1乃至 6のいずれかに記載の半導体装置の製造方法であって、
前記ァニールする工程は、前記基板内の不均一性を表す指標として、ゲート長の 短い基板部分には比較的少ない出力のレーザを、ゲート長の長い基板部分には比 較的出力の大きなレーザを照射することにより、基板面内の不均一性を相殺すること を特徴とする半導体装置の製造方法。
[8] 請求項 1乃至 7のいずれかに記載の半導体装置の製造方法であって、
前記ァニールする工程は、 2段階のァニール工程を含み、
第 1の条件でァニールする工程と、
前記第 1の条件でァニールした際に発生する不均一性を表す指標を相殺するよう に、第 2の条件でァニールする工程とを含むことを特徴とする半導体装置の製造方 法。
[9] 請求項 1または 2に記載の半導体装置の製造方法であって、
リソグラフィおよび、ドライエッチングによるゲートパターンの面内不均一性を考慮し 、リソグラフィぉよび、ドライエッチングによる基板内の面内不均一性を表す指標を相 殺するように、不純物を活性化する工程を含むことを特徴とする半導体装置の製造 方法。
[10] 請求項 1または 2に記載の半導体装置の製造方法であって、
ァニール装置の面内不均一性を相殺するように、照射パワーの低 、部分にはゲー ト長を短ぐ比較的高いパワーの部分には、ゲート長を長くエッチング出来るように、ド ライエッチングの基板面内不均一性を調整することを特徴とする半導体装置の製造 方法。
[11] 請求項 1に記載の半導体装置の製造方法を実現する半導体製造装置であって、 エッチング、ドーピングある!/ヽはァニール条件を基板面内で調整可能に構成された 半導体製造装置。
[12] 請求項 11に記載の半導体製造装置であって、
ゲート寸法を測定する測定手段を具備した半導体製造装置。
[13] 請求項 11または 12に記載の半導体製造装置であって、
不純物分布を測定する測定手段を具備した半導体製造装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305876A (ja) * 2007-06-06 2008-12-18 Nec Corp 半導体装置の製造方法
US8865580B2 (en) 2012-02-22 2014-10-21 Kabushiki Kaisha Toshiba Pattern forming method, semiconductor device manufacturing method, and coating apparatus
JP2016213405A (ja) * 2015-05-13 2016-12-15 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070115907A (ko) * 2005-03-31 2007-12-06 마쯔시다덴기산교 가부시키가이샤 플라즈마 도핑 방법 및 장치
US20070293026A1 (en) * 2006-06-16 2007-12-20 Hynix Semiconductor Inc. Method of manufacturing semiconductor device
WO2008059827A1 (fr) * 2006-11-15 2008-05-22 Panasonic Corporation Procédé de dopage de plasma
US9076775B2 (en) 2013-09-04 2015-07-07 Qualcomm Incorporated System and method of varying gate lengths of multiple cores
US9666495B2 (en) * 2013-12-13 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing core-to-core mismatches in SOC applications

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864796A (ja) * 1994-08-26 1996-03-08 Olympus Optical Co Ltd 固体撮像装置の製造方法
JPH11233450A (ja) * 1998-02-16 1999-08-27 Matsushita Electron Corp 半導体装置の製造方法
JP2003173948A (ja) * 2001-07-19 2003-06-20 Hitachi Ltd 半導体デバイスの製造工程監視方法及びそのシステム

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4255230A (en) * 1980-02-22 1981-03-10 Eaton Corporation Plasma etching process
JPS5897863A (ja) 1981-12-07 1983-06-10 Toshiba Corp 半導体装置の製造方法
JPS6347924A (ja) * 1986-08-18 1988-02-29 Nec Corp 半導体装置の製造方法
JPH0461283A (ja) * 1990-06-28 1992-02-27 Nec Kansai Ltd 半導体装置の製造方法
JPH04282820A (ja) * 1991-03-11 1992-10-07 Nippon Telegr & Teleph Corp <Ntt> パタン形成方法
JPH05206053A (ja) 1992-01-30 1993-08-13 Matsushita Electric Ind Co Ltd 結晶損傷除去装置
JPH05206045A (ja) 1992-01-27 1993-08-13 Hitachi Ltd 半導体装置の製造方法
JP2530990B2 (ja) 1992-10-15 1996-09-04 富士通株式会社 薄膜トランジスタ・マトリクスの製造方法
US5738731A (en) 1993-11-19 1998-04-14 Mega Chips Corporation Photovoltaic device
JP2919254B2 (ja) 1993-11-22 1999-07-12 日本電気株式会社 半導体装置の製造方法および形成装置
US5897346A (en) 1994-02-28 1999-04-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing a thin film transistor
JPH0917867A (ja) 1995-06-30 1997-01-17 Nkk Corp 半導体装置におけるコンタクト部の形成方法
JP3545526B2 (ja) 1996-01-19 2004-07-21 株式会社東芝 半導体装置の製造方法
JPH1064801A (ja) * 1996-08-13 1998-03-06 Sony Corp 露光装置及び露光方法
US5908307A (en) 1997-01-31 1999-06-01 Ultratech Stepper, Inc. Fabrication method for reduced-dimension FET devices
US6042687A (en) * 1997-06-30 2000-03-28 Lam Research Corporation Method and apparatus for improving etch and deposition uniformity in plasma semiconductor processing
JPH1154451A (ja) 1997-08-07 1999-02-26 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
TW388087B (en) 1997-11-20 2000-04-21 Winbond Electronics Corp Method of forming buried-channel P-type metal oxide semiconductor
US6096628A (en) * 1998-11-06 2000-08-01 Advanced Micro Devices, Inc. Method of controlling effective channel length of semiconductor device by non-doping implantation at elevated energies
KR100316707B1 (ko) 1999-02-05 2001-12-28 윤종용 모스 트랜지스터 및 그 제조방법
KR20020019596A (ko) * 1999-08-06 2002-03-12 브라이언 알. 바흐맨 기판의 표면을 가로질러 주입량의 균일성을 제공하기 위한장치 및 방법
EP1264335A1 (en) 2000-03-17 2002-12-11 Varian Semiconductor Equipment Associates Inc. Method of forming ultrashallow junctions by laser annealing and rapid thermal annealing
JP4171162B2 (ja) 2000-05-30 2008-10-22 三洋電機株式会社 光起電力素子およびその製造方法
KR100351516B1 (ko) * 2000-09-06 2002-09-05 한국과학기술연구원 입체 고분자 재료의 표면처리방법
US7270724B2 (en) * 2000-12-13 2007-09-18 Uvtech Systems, Inc. Scanning plasma reactor
KR100408405B1 (ko) * 2001-05-03 2003-12-06 삼성전자주식회사 반도체 소자의 제조 장치
US6909930B2 (en) 2001-07-19 2005-06-21 Hitachi, Ltd. Method and system for monitoring a semiconductor device manufacturing process
US6737358B2 (en) * 2002-02-13 2004-05-18 Intel Corporation Plasma etching uniformity control
DE10208164B4 (de) * 2002-02-26 2006-01-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Steuern einer elektrischen Eigenschaft eines Feldeffekttransistors
US6713819B1 (en) 2002-04-08 2004-03-30 Advanced Micro Devices, Inc. SOI MOSFET having amorphized source drain and method of fabrication
JP3746246B2 (ja) 2002-04-16 2006-02-15 株式会社東芝 半導体装置の製造方法
US7135423B2 (en) 2002-05-09 2006-11-14 Varian Semiconductor Equipment Associates, Inc Methods for forming low resistivity, ultrashallow junctions with low damage
JP4589606B2 (ja) 2003-06-02 2010-12-01 住友重機械工業株式会社 半導体装置の製造方法
KR100546334B1 (ko) * 2003-07-01 2006-01-26 삼성전자주식회사 반도체 웨이퍼의 각 영역별로 불순물 농도가 다른 집적회로 반도체 소자 및 그 제조방법
CN100437912C (zh) 2003-08-25 2008-11-26 松下电器产业株式会社 杂质导入层的形成方法和器件的制造方法
US7501332B2 (en) 2004-04-05 2009-03-10 Kabushiki Kaisha Toshiba Doping method and manufacturing method for a semiconductor device
US20060205192A1 (en) 2005-03-09 2006-09-14 Varian Semiconductor Equipment Associates, Inc. Shallow-junction fabrication in semiconductor devices via plasma implantation and deposition

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864796A (ja) * 1994-08-26 1996-03-08 Olympus Optical Co Ltd 固体撮像装置の製造方法
JPH11233450A (ja) * 1998-02-16 1999-08-27 Matsushita Electron Corp 半導体装置の製造方法
JP2003173948A (ja) * 2001-07-19 2003-06-20 Hitachi Ltd 半導体デバイスの製造工程監視方法及びそのシステム

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305876A (ja) * 2007-06-06 2008-12-18 Nec Corp 半導体装置の製造方法
US8865580B2 (en) 2012-02-22 2014-10-21 Kabushiki Kaisha Toshiba Pattern forming method, semiconductor device manufacturing method, and coating apparatus
JP2016213405A (ja) * 2015-05-13 2016-12-15 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
US11004693B2 (en) 2015-05-13 2021-05-11 SCREEN Holdings Co., Ltd. Light-irradiation heat treatment method and heat treatment apparatus

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