KR100313386B1 - 에칭장치 - Google Patents

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KR100313386B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 에칭 장치는 처리되지 않은 기판 홀딩 룸, 기판 전달 룸, 처리된 기판 홀딩 룸, 및 에칭 룸을 포함한다. 그 에칭 룸에 있어서, CIF3가스와 같은 할로겐 불소 가스를 이용하는 에칭, 예를 들어, 박막 트랜지스터의 활성층에 대한 에칭은 할로겐 불소 가스를 이온화 또는 플라즈마화 하지 않고 실행된다.
플라즈마 손상이 발생하지 않기 때문에, 활성층의 측면 표면에 트랩 레벨 발생은 예방되고, 따라서, 그 트랩 레벨을 통과하는 캐리어의 이동은 억제되고, 그 결과, 박막 트랜지스터의 오프 전류값은 증가된다.

Description

에칭 장치
발명의 배경
본 발명은 실리콘 반도체를 에칭하기 위한 에칭 장치에 관한 것으로, 특히, 에칭에 의해 박막 트랜지스터(TFT)의 활성층을 형성하는데 이용되는 에칭 장치에 관한 것이다.
최근에, 활성 매트릭스형 액정 디스플레이 장치는 관심이 고조되고 있다. 그러한 장치에 있어서, 몇 100 x 100 또는 그 이상의 픽셀 전극들은 매트릭스 형태로 배열되고, 그들 픽셀 전극들의 각각은 TFT에 의해 각각의 픽셀에 보유되는 전하를 제어하기 위해, 실리콘 박막을 갖는 TFT에 접속된다.
액정 디스플레이 장치는 기본적으로 광을 전송하는데 필요하기 때문에, 가시광선을 전송하는 재료가 기판에 이용되어야 한다. 그 가시 광선을 전송하는 재료는 석영 기판 및 유리 기판을 포함한다. 석영 기판은 값이 비싸고 사용에 적합하지 않기 때문에, 일반적으로 유리 기판이 이용된다. 그러나, 그러한 유리 기판 상에 높은 특성을 갖는 TFT를 제조하는데는 어려움이 있다.
TFT의 특성을 개선하기 위해서, 이용되는 실리콘 박막의 결정도(crystallinity)를 증가시키는 것이 가장 효과적이다. 그러나, 유리 기판을 이용할 때, 유리의 내열 온도(heat resistance temperature) 때문에, 단결정 또는단결정에 유사한 실리콘 박막을 얻기는 어렵다. 일반적으로, 다결정 또는 미세한 결정으로 불리는 불충분한 결정 상태를 갖는 실리콘막을 얻는다. TFT가 다결정 또는 미세한 결정 구조를 갖는 실리콘 박막을 이용하여 제조될 때, 중요한 기술상의 문제점은 오프 전류 특성에 관련된다.
일반적으로, 다결정(polycrystalline) 또는 미세 결정(microcrystalline) 구조를 갖는 실리콘 박막을 이용하여 TFT가 제조될 때, 사실상 오프 전류 값은 크게된다. 상기 OFF 전류는 TFT가 오프 상태일 때 소스/드레인 영역 사이에 흐르는 전류를 나타낸다.
픽셀 전극에 배치된 TFT에 있어서, 그 TFT의 소스가 소스 라인에 접속되고, 그 TFT의 드레인이 픽셀 전극에 접속 될 때, 그 TFT를 턴-온 시켜, 소정 량의 전하는 그 소스 라인으로부터 TFT를 통하여 픽셀 전극으로 흐른다. 또한, TFT를 턴-오프 시켜, 소정 량의 전하는 픽셀 전극에 보유된다. 이때, 오프 전류값이 극히 높으면, 전하는 점차적으로 픽셀 전극으로부터 흐른다. 이러한 상태에 있어서, 소정 량의 전하가 소정의 시간 동안 픽셀 전극에 보유되지 않기 때문에, 필요한 디스플레이는 실행될 수 없다. 상기 OFF 전류에 관련된 문제는 그레인 경계(grain boundary)를 통한 캐리어의 이동에 의해 초래될 수 있다.
N-채널형 TFT에 있어서, 양의 전압이 게이트 전극에 인가될 때, 채널은 N-형으로 될 수 있고, 그로 인해, ON 동작을 실행한다. 또한, 음의 전압이 게이트 전극에 인가될 때, 채널은 P-형으로 되고, 그로 인해 OFF 동작을 실행한다.
상기 OFF 동작에 있어서, 소스 및 드레인 영역이 N-형이 되고, 채널이 P-형이 되기 때문에, 소스와 드레인 영역 사이에 NPN 구조가 형성된다. 따라서, 소스와 드레인 사이 영역 사이에 전류가 이상적으로 흐르지 않는다. 그러나, 이러한 상태는 활성층을 구성하는 실리콘 박막이 단결정 구조를 갖는 경우에 얻어지는 이상적인 상태이다. 실제로는, 실리콘 박막이 완전한 단결정 구조를 갖지 않기 때문에, 캐리어는 그레인 경계내 트랩 레벨(trap level)을 통해 이동할 수 있다. 상기 캐리어의 이동으로 인하여, OFF 전류가 흐를 수 있다.
상기 기술된 바와 같이, 유리 기판 상에 형성된 결정체를 갖는 실리콘 반도체 박막은 다결정 또는 미세 결정 구조를 가지며, 박막 내에 많은 그레인 경계가 존재한다. 그레인 경계에는 많은 수의 트랩 레벨이 존재한다.
트랩 레벨을 통한 캐리어의 이동은 높은 전계가 인가되는 영역에서 현저하게 나타난다. 특히, 이러한 현상은 채널 영역과 드레인 영역 사이의 인터페이스와 그 근처에서 현저하게 나타난다. 따라서, 그 영역에서 트랩 레벨을 통과하는 캐리어의 이동을 억제하는 방법으로서, 채널 영역과 드레인 영역 사이에 약하게 도프된 영역과 오프셋 영역(전계 버퍼 영역)을 형성하는 방법이 이미 공지되어 있다. 일반적으로, 그들 구조는 소위 LDD(lightly doped drain) 구조 및 오프셋 게이트 구조(offset gate structure)로 각각 지칭된다.
실제로, 결정체를 갖는 실리콘 박막이 유리 기판 상에 형성되고, 그 후에 TFT가 그러한 실리콘 박막을 이용하여 제조될 때, LDD 구조 및 오프셋 게이트 구조가 유효하기 때문에, OFF 전류는 약간 감소될 수 있다. 그러나, 필요한 낮은 OFF 전류 특성을 얻기는 어렵다.
발명의 요약
일반적으로, 레지스트는 포토리소그래피 공정에 의해 패터닝되어 소정의 패턴을 형성하며, 그 후 플라즈마를 이용한 건식 에칭이, 상기 레지스트를 마스크로 이용하여 실행되어서, 활성층의 형성이 실행된다.
상기 TFT의 OFF 전류 문제점에 관한 연구 결과로부터, 본 발명자에 의해 다음과 같은 것이 얻어진다.
건식 에칭에 의해 활성층을 에칭하는데 있어서, 상기 활성층의 측면에 플라즈마 손상이 초래된다. 상기 플라즈마 손상에 의해, 활성층의 측면에 고밀도로 트랩 레벨이 형성될 수 있다. 특히, 다결정 또는 미세 결정 구조를 갖는 결정 실리콘 막은 고밀도로 트랩 레벨을 생성하는 상태이기 때문에, 이 현상은 뚜렷하다.
그와 같은 플라즈마 손상에 의해 활성층의 측면에 발생되는 다수의 트랩 레벨이 고밀도로 존재할 때, 그 트랩 레벨을 통과하는 캐리어의 이동은 현저하게 나타난다. 즉, OFF 전류가 증가하게 된다. 이러한 문제점은 다결정 실리콘막 및 미세한 실리콘막과 같은 다수의 그레인 경계를 갖는 박막에서 특히 현저하게 나타난다. 그 이유는 다수의 트랩 레벨이 그레인 경계에서 쉽게 존재하고, 쉽게 발생되기 때문이다.
활성층의 측면에 형성되는 트랩 레벨의 밀도는 그 활성층 내측(박막의 내측)에 형성되는 트랩 레벨의 밀도보다 매우 높은 밀도가 된다. 따라서, LDD 구조 또는 오프셋 구조가 형성된다 할지라도, 활성층 측면에 형성되는 트랩 레벨을 통하여 이동되는 전하의 수는 그렇게 많이 감소될 수 없다. 즉, OFF 전류값은 그렇게 많이감소될 수 없다.
LDD 구조 및 오프셋 구조는 전계 집중 영역 내의 전계의 세기를 감소시켜 OFF 전류에 영향을 미치는 캐리어 이동을 억제한다. 정확히는, 이들 구조는 이동 캐리어의 수를 감소시킨다. 그러나, 캐리어의 이동에 영향을 주는 트랩 레벨의 밀도가 극히 높을 때, 이동 캐리어의 전체 수는, 비록 전계가 감소된다 할 지라도, 그렇게 많이 감소될 수 없다.
OFF 전류에 관한 문제점은 활성층 측면의 트랩 레벨 밀도를 감소시킴으로써 개선된다. 활성층 측면에 집중적으로 존재하는 트랩 레벨은, 건식 에칭에서의 플라즈마 손상이 주된 원인이다. 따라서, 건식 에칭에서의 플라즈마 손상을 감소시킴으로써, TFT의 OFF 전류에 관한 문제점을 개선할 수 있다.
활성층 측면의 플라즈마 손상을 방지하기 위한 방법으로서, 활성층 형성시 습식 에칭을 실행하는 방법이 있다. 그러나, 습식 에칭을 이용하는 방법은 다음과 같은 문제점을 갖는다.
(1) 실리콘 막만을 선택적으로 에칭할 수 있으면서 양호한 에칭 제어 및 양호한 재생성을 가지는 적당한 에칭제(etchant)가 존재하지 않는다.
(2) 에칭제의 온도와 에칭 조건을 제어하는데에 어려움이 있다.
본 명세서에 개시한 본 발명의 목적은 건식 에칭을 이용하여 활성층 측면에 트랩 레벨을 집중시키지 않게 하는 공정을 실행할 수 있는 에칭 장치를 제공하는 것이다.
본 명세서에 개시한 발명은, 상기 장치가, 불화 할로겐 가스(halogenfluoride gas)를 이온화 또는 플라즈마화하지 않고, 불화 할로겐 가스를 이용하는 에칭 공정을 위한 챔버를 갖는 것을 특징으로 한다. 상기 불화 할로겐 가스는 적어도 ClF3, ClF, BrF3, IF2, BrF, BrF5, IF5중의 하나를 포함한다. 또한, 100%의 불화 할로겐 가스를 이용할 필요는 없으며, 적당한 가스로 희석시켜 이용될 수 있다. 불화 할로겐 가스를 이온화, 또는 플라즈마화하지 않는 에칭 공정은 에칭 공정 동안의 플라즈마 손상을 감소시킨다.
본 발명에 따른 다른 구조는, 에칭을 실행하는 제 1 챔버와, 다수의 기판을 홀딩하는 제 2 챔버와, 상기 제 1 및 제 2 챔버 사이에 배치되어 상기 기판을 반송 할 수 있는 수단을 가진 감압가능한 제 3 챔버를 포함하며, 상기 제 1 챔버내에서, 불화 할로겐 가스를 이온화 또는 플라즈마화하지 않고, 불화 할로겐 가스를 이용하는 에칭 공정이 실행되는 것을 특징으로 한다.
상기 구조의 일 예가 제 1 도에 도시되어 있다. 제 1 도에서 장치는, 제 1 챔버에 대응하는 에칭 룸(800)과, 다수의 기판을 홀딩하는 제 2 챔버에 대응하는 기판 홀딩 룸(702)과, 에칭 룸(800)과 기판 홀딩 룸(702) 사이에 배치되어 기판을 이동시키는 수단에 해당하는 로봇 팔(710)을 갖는 기판 반송 룸(701)을 포함한다.
본 발명에 따른 다른 구조에 있어서, 상기 장치가 불화 할로겐 가스를 도입하는 수단을 갖는 챔버를 포함하는 것을 특징으로 하며, 상기 챔버내에서, 불화 할로겐 가스를 이온화 또는 플라즈마화하지 않고, 불화 할로겐 가스를 이용하는 에칭 공정이 실행되고, 상기 챔버는 에칭될 재료를 투과하는 광을 측정하고 상기 재료의에칭 상태를 결정하는 수단을 더 포함한다.
상기 구조의 예가 제 1 도에 도시되어 있다. 제 1 도의 장치는 불화 할로겐 가스를 도입하는 가스 도입 시스템(812)을 가진 에칭 룸(800)과, 에칭될 재료를 투과하는 광을 조사하는 수단(806)과, 투과된 광을 검출하는 수단(804)을 포함하며, 상기 에칭 룸(800)내에서 상기 불화 할로겐 가스를 이온화 또는 플라즈마화하지 않는 에칭 공정이 실행된다.
본 발명에 따른 다른 구조에 있어서, 본 장치는 미처리(unprocessed) 기판 홀딩 룸과, 상기 미처리 기판 홀딩 룸에 연결된 제 1 기판 반송 룸과, 상기 제 1 기판 반송 룸에 연결된 에칭 룸과, 상기 에칭 룸에 연결된 제 2 기판 반송 룸과, 상기 제 2 기판 반송 룸에 연결된 기처리(processed) 기판 홀딩 룸을 포함하는데, 여기서, 상기 미처리 기판 홀딩 룸과 상기 기처리 기판 홀딩 룸은 다수의 기판을 홀딩하는 기능을 하며, 상기 제 1 및 제 2 반송 룸은 상기 기판을 전달하는 수단을 가지며, 상기 에칭 룸은 에칭 가스로서 이용되는 불화 할로겐 가스를 이온화 또는 플라즈마화하지 않고 에칭을 실행하는 기능을 하는 것을 특징으로 한다.
상기 구조의 한 예는 제 1 도에 도시되어 있다. 제 1 도에는, 미처리 기판 홀딩 룸(702)과, 제 1 기판 반송 룸(701)과, 에칭 룸(800)과, 제 2 기판 반송 룸(820)과, 기처리 기판 홀딩 룸(830)과, 상기 기판을 전달하는 수단에 대응하는 로봇 팔(710 및 821)이 도시되어 있다. 제 10 도는 제 1 도의 에칭 장치를 위에서 본 평면도이다.
제 1 도의 장치를 이용하여 TFT의 활성층이 형성될 때, 활성층에 대한 플라즈마 손상이 발생하지 않도록, 불화 할로겐 가스의 플라즈마화(이온화)를 방지하는 것이 필요하다. 상기 플라즈마화는 가스가 여기 및 이온화되지 않을 때 방지될 수 있다. 또한, 상기 가스의 이온화는 전자기 에너지가 인가되지 않을 때 방지될 수 있다. 상기 전자기 에너지는 고주파 에너지 및 마이크로파 에너지를 포함한다.
상기 플라즈마화와, 상기 가스의 여기 및 이온화는 전자기 에너지가 불화 할로겐 가스에 인가되지 않을 때 방지될 수 있다. ClF3과 같은 불화 할로겐 가스는 실리콘에 대한 강한 에칭 작용을 가지기 때문에, 고주파 에너지와 같은 전자기 에너지를 인가하지 않고도 실리콘은 고속으로 에칭될 수 있다.
에칭의 급속한 진행을 방지하기 위하여, 에칭시 압력은 0.001 내지 100 토르(Torr)인 것이 바람직하며, 양호하게는 0.01 내지 1 토르인 것이 바람직하다. 적당한 에칭 속도는 이러한 압력 범위에 의해 얻어질 수 있다.
본 발명에 따른 다른 구조에 있어서, 본 장치는 불화 할로겐 가스를 이온화 또는 플라즈마화 하지 않고 불화 할로겐 가스를 이용하는 에칭 공정을 실행하는 제 1 챔버와, 레지스트를 제거하기 위한 제 2 챔버와, 기판을 전달하기 위해 제 1 및 제 2 챔버에 연결된 수단을 갖는 챔버를 포함하는 것을 특징으로 한다.
상기 구조에 있어서, 가열 처리 동안에 에칭을 실행하는 것이 효과적이다. 이는 열 처리에 의해 에칭 속도가 증가될 수 있기 때문이다. 또한, 소정의 온도에서 유지하는 동안 에칭을 실행하는 것이 효과적이다. 이는, 에칭 가스로서 ClF3을 이용하는 에칭에 있어서, 에칭 속도가 빠르고, 에칭시의 온도가 좁은 범위에서 달라지면, 에칭 상태가 크게 변하기 때문이다.
실시예 1
제 1 도는 제 1 실시예의 에칭 장치의 횡단면도를 나타내고, 제 10 도는 제 1 도의 에칭 장치에 대한 평면도를 나타낸다. 본 에칭 장치는 다수의 기판(재료)을 한 개씩 처리할 수 있다. 미처리 기판 홀딩 룸(702) 내의 카세트(712)에 홀딩된 다수의 기판은 한 개씩 에칭 룸(800)에서 에칭에 의해 처리된다. 기처리 기판은 기처리 기판 홀딩 룸(830)의 카세트(835)내에 홀딩된다. 즉, 다수의 기판이 한 개씩 에칭에 의해 처리되는 것을 특징으로 한다.
(장치의 설명)
에칭 공정을 위한 다수의 기판(재료)(711)은 카세트(712)에 홀딩되고, 그후에, 외부로부터 미처리 기판 홀딩 룸(702)에 전달된다. 상기 기판(711)으로서, 에칭될 실리콘 반도체 층이 형성되는 유리 기판 및 석영 기판이 이용된다. 상기 룸(702)내에는, 질소 가스(또는, 비활성 가스)를 유입하는 시스템 및 배기 장치(둘다 도시 안됨)가 배치되고, 필요한 경우 질소 가스를 이용하여 세정된다. 상기 룸(702)은, 특히 감압(저) 상태를 얻도록 구성되지는 않는다.
상기 기판(711)이 홀딩되는 카세트(712)는 상하 방향으로 엘리베이터(753)에 의해 이동되는 단(754)에 배치된다. 상기 미처리 기판 홀딩 룸(702)은 게이트 밸브(706)를 통하여 로봇 아암(710)을 갖는 기판 반송 룸(701)에 연결된다.
상기 기판 반송 룸(701)은 질소 가스 또는 불활성 가스를 유입하기 위한 가스 도입 시스템과, 밸브(790)및 고진공 배기 펌프(791)로 구성되는 고진공 배기 시스템을 갖는다. 상기 시스템(794)으로부터 유입된 가스의 흐름 속도는 밸브(793)에 의해 제어된다.
상기 기판 반송 룸(701)은 밸브(801)를 통해 에칭 룸 (800)에 연결된다. 상기 에칭 룸(800)은, 상기 기판이 배치되는 단(803)(석영으로 구성됨)과, 레이저 광원(806)과, 미러(807)와, 상기 룸으로 레이저 광을 유도하는데 이용되는 석영 윈도우(805)와, 레이저 광을 검출하는 광 센서(804)를 갖는다.
에칭 가스는 가스 도입 시스템(812)으로부터 밸브(810)를 통하여 에칭 룸(800)에 유입된다. 가스 도입 시스템(813)으로부터, 질소 가스 또는 불활성 가스가 밸브(811)를 통하여 유입된다. 불필요한 가스를 배출하면서 에칭 룸내의 원하는 감압 상태를 얻기 위해서, 룸(800)은 밸브(808)를 통하여 진공 배기 펌프(809)에 연결된다.
상기 에칭 룸(800)은 게이트 밸브(814)를 통하여 기판 반송 룸(820)에 연결된다. 상기 룸(820)은 에칭 공정이 완료된 기판(822)을 로봇 아암(821)에 의해 룸(800)으로부터 반송하는 데에 이용된다. 상기 룸(820)내에는, 질소 가스 또는 불활성 가스를 유입하는 가스 도입 시스템(827)과 밸브(825) 및 진공 배기 펌프(823)로 구성된 배기 시스템이 배치된다. 상기 시스템(827)으로부터 유입되는 가스의 흐름 속도는 밸브(826)에 의해 제어된다.
상기 기판 반송 룸(820)은 게이트 밸브(828)를 통해 기처리 기판 홀딩 룸(830)에 연결된다. 상기 룸(830)내에는, 다수의 기판을 홀딩할 수 있는 카세트(835)[카세트(712)와 동일]가 상하 방향으로 엘리베이터(832)에 의해 이동되는 단(833) 상에 배치된다.
(동작 과정의 예)
에칭시 동작의 예는 다음과 같다.
모든 게이트 밸브(706, 801, 814, 및 828)는 닫힌다. 상기 진공 배기 펌프(791, 809 및 823)에 의해, 상기 기판 반송 룸(701 및 820) 및 에칭 룸(800)은 고 진공 상태로 된다. 기판이 홀딩되지 않은 카세트(835)는 기처리 기판 홀딩 룸(830)에 위치된다. 상기 룸(830)은 대기압에서 질소 가스 충만 상태로 된다.
이 상태에서, 필요한 수의 기판(711)이 홀딩되는 카세트(712)는 외부로부터 미처리 기판 홀딩 룸(702)내로 운반된다. 카세트(712)가 운반된 이후에, 상기 룸(702)은 대기압 상태에서 질소 가스로 채워진다.
그후에, 질소 가스는 기판 반송 룸(701)으로 유입되어 대기압 상태를 얻는다. 상기 룸(701)이 대기압 상태가 될 때, 상기 게이트 밸브(706)는 열리고, 상기 기판(711) 중 한 개는 로보트 아암(710)에 의해 카세트(712)로부터 꺼내진다. 이때, 엘리베이터(753)는 상하 방향으로 이동되어 기판(711)을 가진 로보트 아암(710)을 위치 고정한다. 기판(711)이 로보트 아암 (710)에 의해 상기 룸에 전달된 후, 상기 게이트 밸브(705)는 닫힌다.
이후, 상기 기판 반송 룸(701)은 고진공 상태로 된다. 룸(701)이 고진공 상태가 될 때, 상기 게이트 밸브(801)는 개방되고, 기판은 단(803) 상에 위치된다. 그후, 게이트 밸브(801)는 닫힌다.
다음, ClF3가스가 에칭 룸(800)에 유입되고, 그후에, 상기 기판의 표면상에 형성된 반도체 박막은 원하는 감압 상태에서 에칭된다. 에칭 상태는 광원(806)으로부터 조사되는 레이저 광(단파장을 갖는 광)의 투과 상태로부터 확인될 수 있다.
예를 들어, 500nm의 파장을 갖는 광의 투과도는 500nm의 두께를 갖는 결정 실리콘 박막의 경우에 약 50% 이고, 석영으로 만들어진 단(803) 또는 상기 유리 기판의 경우에 80% 이상이 된다. 따라서, 유리 기판 상에 형성된 결정 실리콘막이 상기 광원(806)으로부터 500nm를 갖는 광을 방사하여 에칭될 때, 광 센서(804)에 의해 검출된 광의 세기는 결정 실리콘막의 에칭이 종료된 후에 크게 변화된다. 따라서, 상기 광 센서(804)에 의해 검출된 광의 세기가 크게 변할 때, 상기 가스 도입 시스템(812)으로부터 에칭 가스의 유입은 중지되고, 동시에, 질소 가스가 가스 도입 시스템(813)으로부터 유입되기 때문에, 불필요한 에칭(예를 들어, 수평 방향으로 후면 에칭)을 방지할 수 있다.
에칭이 완료된 이후에, 상기 에칭 룸(800)은 고진공 상태로 되고, 상기 게이트 밸브(814)는 개방되며, 그후 상기 기판(822)은 로봇 아암(821)에 의해 에칭 룸(800)으로부터 꺼내어진다. 그 이후에, 게이트 밸브(814)가 닫히고, 그후 상기 기판 반송 룸(820)은 질소 가스로 채워진다. 상기 룸(820)이 대기압 상태로 되면, 상기 게이트 밸브(828)는 카세트(835) 내에 기판(822)을 홀딩하기 위해 개방된다. 그후, 게이트 밸브(828)가 닫힌 이후에, 상기 룸(820)은 다시 고진공 상태로 된다.
결과적으로, 상기 룸(702 및 830)은 대기압 상태에서 질소 가스로 채워지고,상기 룸(701, 800 및 820)은 고진공 상태로 된다. 또한, 모든 게이트 밸브(706, 801, 814 및 828)는 닫힌 상태로 된다. 이러한 상태에서, 룸(701)이 다시 대기압 상태로 된 후, 게이트 밸브(706)가 개방되고, 다음 기판이 상기 카세트(712)로부터 로봇 아암(710)에 의해 상기 룸(701)으로 꺼내어지며, 다음 기판에 대한 에칭 공정이 개시된다. 상기 다음 기판은 상기 동작을 반복하여 에칭된다.
상기에 의해, 상기 카세트(712) 내에 홀딩된 모든 기판(재료)은 한 개씩 에칭 처리된다. 그러한 에칭 공정은 컴퓨터(도시하지 않음)의 제어 하에 자동으로 실행될 수 있다.
제 1 도의 구조에 있어서, 에칭 상태는 단파장을 갖는 레이저 광을 이용하여 투과된 광을 측정하여 결정된다. 그러나, 반사광이 측정될 수도 있다. 그러한 측정에 있어서, 특정 파장에 대한 광 반사 상태가 실리콘막의 에칭 공정에 따라 변화되기 때문에, 에칭의 종료는 반사된 광의 세기와 반사된 광의 간섭 스트립의 변화를 관찰하여 검출될 수 있다.
실시예 2
본 실시예에서는 본 명세서에서 설명된 본 발명이 유리 기판 상에 박막 트랜지스터(TFT)를 제조하는 방법에 적용된 경우를 설명한다. 제 2A 도 내지 2D 도는 본 실시예에서 TFT의 제조 공정을 도시한다.
3000Å의 두께를 갖는 실리콘 산화막(102)이 플라즈마 화학 기상 증착(플라즈마 CVD) 또는 저압 열적 CVD에 의해 유리 기판(코닝 1737 유리 기판 또는 코닝 7059 유리 기판) 상에 베이스 막으로서 형성된다. 그 막(102)은 유리 기판(101)으로부터의 불순물 확산과, 유리 기판(101)과 이후에 형성되는 활성층 사이에 스트레스 감소를 방지하기 위해 이용된다.
500Å의 두께를 갖는 비결정 실리콘막(103)이 플라즈마 CVD 또는 저압 열적 CVD에 의해 실리콘 산화막(102) 상에 형성된다. 그 막(103)은 이후에 형성되는 TFT의 활성층을 구성하는 시작 막(starting film)으로서 이용된다(제 2A 도).
상기 형성된 비결정 실리콘막(103)은 소정의 방법에 의해 결정화된다. 상기 막(103)에 대한 결정화 방법으로서, 가열을 이용하는 방법, 레이저 방사를 이용하는 방법과, 가열 및 레이저 방사 모두를 이용하는 방법 등이 이미 공지되어 있다. 본 실시예에서는 실리콘의 결정화를 촉진시키는 금속 원소를 이용한 가열 처리를 이용하는 결정화 방법이 이용되었다.
본 실시예의 결정화 방법은 아래에 설명되어 있다. 니켈(Ni)은 실리콘의 결정화를 촉진시키는 금속 원소로서 이용되었다. 소정의 농도에서 니켈 원소를 포함하는 니켈 아세테이트 용액이 비결정 실리콘막(103)의 표면에 인가된다. 상기 비결정 실리콘막(103)에 유입되는 니켈 원소의 농도가 약 1 x 1016cm-3내지 5 x 1019cm-3로 설정되도록, 상기 니켈 아세테이트 용액에 함유된 니켈 원소의 농도가 조정된다. 많은 량의 니켈이 도입되면, 실리콘은 니켈 실리사이드로 변화되고, 반도체로서의 그 특성은 저하된다. 또한, 매우 소량의 니켈이 유입되는 경우에는 결정화를 촉진시키는 작용을 얻을 수 없다.
니켈 아세테이트 용액이 비결정 실리콘막(103)의 표면에 인가되고, 니켈 원소가 상기 막(103)의 표면과 접촉하도록 유지된 이후에, 상기 막(103)에 대한 결정화는 4시간 동안 550 ˚C 에서 열처리에 의해 실행된다. 일반적으로, 비결정 실리콘 막은 비록 10시간 이상 동안 실행될지라도, 약 550℃에서 결정화되지 않는다. 그러나, 본 실시예에서 설명된 바와 같이, 니켈을 이용할 때, 결정화는 종래의 공정과 비교할 때 단시간 주기 동안 저온에서 열처리에 의해 실행될 수 있다. 종래의 공정에 있어서, 비결정 실리콘막을 결정화하기 위해 10 시간 동안 600 ˚C 이상의 열처리를 실행해야 한다.
일반적으로, 비결정 실리콘막을 열처리하거나 레이저 광을 방사하여 결정화 된 결정 실리콘막은 고밀도에서의 결함을 가지며, 높은 트랩 밀도를 갖는다.
결정 실리콘막을 얻은 이후에, TFT의 활성층을 형성하기 위해 제 1 도의 장치에 의해 패터닝된다. 제 2B 도에 도시된 바와 같이, 활성층 형성을 위한 마스크(100)는 포토레지스트를 이용하여 형성된다. 그후, 제 2C 도에 도시된 바와 같이, ClF3가스를 이용하는 에칭이 TFT의 활성층(104)을 형성하기 위해 실행된다. 그러한 에칭은 플라즈마화 처리 없이 실내 온도에서 실행될 수 있다. 따라서, 상기 활성층(104)의 측면 표면에 대한 플라즈마 손상은 거의 방지될 수 있다. 그러한 에칭은 제 1 실시예의 절차에 따라 제 1 도의 장치에 의해 실행된다.
상기 ClF3을 이용하는 에칭은 레지스트가 거의 손상되지 않는 것이 특징이다. 플라즈마를 이용하는 반응성 이온 에칭(RIE) 또는 습식 에칭이 실행될 때, 레지스트에 대한 손상이 크기 때문에, 레지스트가 완전히 제거되지 않고 레지스트의일부분이 남아 있는 경우가 있다. 그 레지스트의 잔류 부분은 반도체 장치에 대한 제조 공정에서 필요치 않다. 그러나, 본 실시예에 따라 ClF3가스를 이용하는 에칭은 잇점이 있다. ClF3을 이용하는 상기와 같은 에칭은 등방성 에칭인 것에 주목한다.
활성층(104) 형성을 위한 에칭 조건은 다음과 같다.
에칭 가스 : ClF3
반응 압력 : 0.4 토르
반응 속도 : 실내 온도
에칭 속도 : 500Å/분
마스크 : 포토레지스트
실내 온도에서 에칭의 한 예가 설명된다. 이온화 없는 에칭 가스의 가열은 반응 속도를 개선하는데 유리하다.
에칭이 종료된 이후, 그 레지스트 마스크(100)는 제 2D 도에 도시된 구조 상태를 얻기 위해 제거된다. 활성층(104)이 제 2D 도에서 형성된 이후에, 1000Å의 두께를 갖는 게이트 절연막은 제 3A 도에 도시된 바와 같이 플라즈마 CVD에 의해 형성된다. 주로 알루미늄을 포함하는 막은 스퍼터링에 의해 6000Å의 두께로 형성되고, 그후, 게이트 전극(106)이 패터닝 처리에 의해 형성된다. 또한, 전해질 용액에서 게이트 전극을 애노드로 이용하는 양극 산화가 실행되어 2000Å의 두께를 갖는 애노드 산화층(107)이 형성된다.(제 3A 도).
제 3A 도에 도시된 것과 같은 구조 상태가 얻어진 이후에, 플라즈마 도핑에 의해 인(P) 이온이 주입되어, 소스 영역(108), 채널 형성 영역(109)과 드레인 영역(110)을 자체 정렬로 형성한다. 동시에, 오프셋 영역(111)은, 게이트 전극(106) 주위에 양극 산화층(107)이 마스크로서 이용되기 때문에, 자체 정렬로 형성된다. 상기 오프셋 영역(111)은 인 이온이 주입되지 않기 때문에 실제로 진성 영역이 된다. 또한, 오프셋 영역(111)은 채널로 이용되지 않고, 채널 형성 영역(103)과 소스 및 드레인 영역(108 및 110) 사이의 전계 버퍼 영역으로서 이용된다(제 3B 도).
도핑이 완료된 이후에, 레이저 광 또는 강한 광은 소스 영역(108) 및 드레인 영역(110)을 활성화하기 위해서 조사된다.
제 3C 도에 도시된 바와 같이, 7000Å의 두께를 갖는 실리콘 산화막(112)은 플라즈마 CVD에 의해 층간 절연막으로서 형성된다. 또한, 접촉홀이 형성된 이후에, 소스 전극(113) 및 드레인 전극(115)은 알루미늄 또는 다른 금속을 이용하여 형성된다. 그후, 열처리는 1 시간 동안 수소를 포함하는 분위기에서 350 ˚C 온도로 실행되어 제 3C 도에 도시된 TFT를 완성한다.
제 4 도는 활성층의 상태에 대한 개략도이다. 플라즈마를 이용하는 종래의 건식 에칭(일반적으로 RIE가 이용됨)에 있어서, 고밀도에서의 트랩 레벨은 플라즈마 손상에 의해 활성층의 측면 표면(300)에서 발생되기 때문에, 캐리어가 이동하는 루틴(경로)(302)가 존재한다. 캐리어는 그 경로(302)를 따라 트랩 레벨을 통하여 전달된다. 채널이 채널 형성 영역(109)에 형성되는지의 여부에 관계없이, 상기 경로(302)는 존재한다. 따라서, 오프셋 영역(111)이 형성된다 할지라도 캐리어는 소스 영역(108)과 드레인 영역(110) 사이에 전압이 인가될 때 경로(302)를 따라 이동한다. OFF 전류는 캐리어의 이동에 의해 증가된다.
본 실시예에 있어서, 활성층이 ClF3가스를 이용하는 에칭에 의해 패터닝되기 때문에, 상기 활성층의 측면 표면(300)에 대한 플라즈마 손상은 방지될 수 있다. 따라서, 플라즈마 손상에 의한 상기 활성층의 측면 표면(300)의 트랩 레벨 밀도는 거의 방지될 수 있다. 결과적으로, 상기 경로(302)를 따라 이동하는 캐리어의 수는 감소될 수 있다. 또한, 경로(301)를 따라 이동하는 원래의 캐리어 이동이 억제되지 않기 때문에, 상기 오프셋 게이트 영역(11)은 효과적으로 이용될 수 있고, OFF 전류가 보다 적게 되는 특성을 얻을 수 있다.
실시예 3
본 실시예는 활성 매트릭스형 액정 표시 장치를 제조하는데 이용되는 공정, 특히, 활성 매트릭스 영역 상에 형성된 TFT(픽셀 TFT)와 활성 매트릭스 영역에 배열된 TFT를 구동하는 주변 구동 회로의 TFT를 동시에 제조하기 위한 공정을 설명한다.
본 실시예에 있어서 TFT의 제조 공정은 제 5A 도 내지 5D 도에 도시되어 있다. 3000Å의 두께를 갖는 실리콘 산화막(102)은 스퍼터링에 의해 유리 기판 상에 베이스 막으로 형성되었다. 500Å의 두께를 갖는 비결정 실리콘막은 플라즈마 CVD 또는 저압 열적 CVD에 의해 형성되고, 그후, 결정 실리콘 막(400)을 얻기 위해 열처리 또는 레이저 광 조사에 의해 결정화되었다.
주변 구동기 회로 내의 TFT의 활성층을 형성하기 위해 이용된 레지스트 마스크(401)와 활성 매트릭스 영역(픽셀 영역)에 배열된 TFT의 활성층으로부터 이용되는 레지스트 마스크(402)가 형성된다(제 5A 도).
제 1 도의 장치를 이용하여, ClF3을 이용하는 에칭이 활성층(403 및 404)을 형성하기 위하여 실행된다. 그 에칭 조건은 다음과 같다.
에칭 가스 : ClF3
반응 압력 : 2 토르
반응 속도 : 실내 온도
에칭 속도 : 1000Å/분
마스크 : 포토레지스트
레지스트 마스크는 에칭이 완료된 이후에 제거되고, 그로 인해 제 5B 도에 도시된 구조 상태를 얻는다. 제 5B 도에 있어서, 활성층(403)은 주변 구동 회로를 구성하는 TFT에 이용되고, 그 활성층(404)은 픽셀 부에 배열된 TFT에 이용된다.
활성층(403 및 404)이 형성된 이후에, 주로 알루미늄을 포함하는 막은 전자 빔 증착에 의해 600Å의 두께로 형성되고, 그후, 게이트 전극(405 및 406)을 형성하기 위해 패터닝된다. 그후, 양극 산화는, 애노드로서 게이트 전극(405 및 406)을 이용하여 전해질 용액내에서 실행되어, 2000Å의 두께를 각각 갖는 양극 산화층(407 및 408)을 형성한다. 양극 산화층(407 및 408)을 이용하여, 오프셋 게이트 영역은 나중의 불순물 이온 주입 공정으로 형성될 수 있다(제 5C 도).
제 5C 도의 구조 상태를 얻은 이후에, 소스와 드레인 영역을 형성하기 위해 이용되는 불순물 이온이 이온 주입 또는 플라즈마 도핑에 의해 활성층(403 및 404)으로 주입된다. N 채널형 TFT를 제조하기 위하여, 인 이온이 플라즈마 도핑에 의해 주입된다.
인 이온의 주입에 의해, 소스 영역(409 및 413) 및 드레인 영역(412 및 416)은 자체 정렬로 활성층(403 및 404)에 형성될 수 있다. 또한, 불순물 이온이 주입되지 않은 영역은 채널 형성 영역(411 및 415) 및 오프셋 게이트 영역(410 및 414)을 형성하는 채널 영역으로 지정된다(제 5D 도).
불순물 이온 주입이 완료된 이후에, 불순물 이온이 주입된 영역은 레이저 광 조사 또는 강한 광 조사에 의해 어닐링 처리된다. 이러한 어닐링 공정에 있어서, 이전의 불순물 이온 주입에 의해 비결정으로 되는 영역(409, 412, 413 및 416)의 재결정화와 주입된 불순물의 활성화는 동시에 실행된다(제 6A 도).
제 6B 도에 도시된 바와 같이, 영역(409, 412, 413 및 416)을 형성한 이후에, 6000Å의 두께를 갖는 실리콘 산화막(501)은 플라즈마 CVD에 의해 층간 절연막으로서 형성된다. 또한, 접촉홀을 형성한 이후에, 주변 구동 회로 영역에 배치된 TFT의 소스 전극(502) 및 드레인 전극(503)은 알루미늄을 이용하여 형성된다. 동시에, 픽셀 영역에 배열된 TFT의 소스 전극(504)이 형성된다.
3000Å의 두께를 갖는 실리콘 산화막(505)은 플라즈마 CVD에 의해 형성된다. 접촉홀이 형성된 이후에, 픽셀 전극을 구성하는 인듐 주석 산화물(ITO) 전극이 형성된다. 그 ITO 전극(506)은 픽셀 영역에 배열된 TFT의 드레인 영역(416)에 직접 접속된다(제 6B 도).
수소화 처리가, 제 6B 도에 도시된 것과 같은 구조를 완성하기 위해 1 시간 동안 수소를 포함하는 분위기 중에서 350 ˚C로 실행된다. 이러한 실시예의 구조가 형성될 때, TFT의 활성층 측면 표면에 따라 흐르는 OFF 전류가 크게 감소될 수 있기 때문에, 오프셋 게이트 구조 형성에 의한 OFF 전류 감소의 큰 효과가 얻어질 수 있다. 즉, 적은 OFF 전류를 갖는 TFT가 얻어 질 수 있다. 적은 오프 전류를 갖는 그와 같은 TFT는 제 6B 도에 도시된 활성 매트릭스형 액정 표시 장치에 배열된 TFT 같이 매우 유용하다.
실시예 4
본 실시예는 활성 매트릭스형 액정 표시 장치에 매트릭스 형태로 배열된 각각의 픽셀 내에 제공되는 최소한 한 개의 TFT 구조에 관한 것이다.
본 실시예에 있어서 TFT의 제조 공정은 제 7A 도 내지 7G 도에 도시되어 있다. 제 7A 도에 있어서, 실리콘 질화막(602)은 플라즈마 CVD에 의해 유리 기판(601) 상에 베이스 막으로서 형성된다. 또한, 실리콘 산화막(603)은 스퍼터링에 의해 형성된다. 500Å의 두께를 갖는 비결정 실리콘막(604)은 플라즈마 CVD 또는 저압 열적 CVD에 의해 형성되고, 실리콘 산화막으로 구성된 마스크(605)는 공지된 포토리소그래피 공정에 의해 형성된다. 비결정 실리콘막(604)의 일부는 마스크(605)에 의해 노출된다.
소정의 농도로 니켈 원소를 포함하는 니켈 아세테이트 용액은 스핀 코팅에의해 인가된다. 니켈 원소는 실리콘의 결정화를 촉진하는 촉매 기능을 갖는다. 이러한 상태를 이용하여, 니켈 원소층 또는 니켈 원소를 포함하는 층(606)이 형성된다(제 7A 도).
다음, 가열 공정은 4 시간 동안 550 ˚C로 실행된다. 그러한 열처리에 의해 제 7B 도에 도시된 바와 같이, 결정 성장은 니켈 원소가 화살표(600)를 따라 직접 도입되는 영역(608)으로부터 진행하기 때문에, 결정 성장 영역(607)이 형성된다. 영역(609 및 610)은 결정 성장의 결과이다. 그 결정 성장은 기판과 평행한 방향으로 니들(needle) 또는 컬럼(column) 형태로 진행한다. 영역(608 내지 610)은 고농도로 니켈 원소를 포함한다.
결정 성장 영역(607) 내의 니켈 농도(최대 측정 농도)가 1 x 1016cm-3내지 5 x 1019cm-3로 설정되는 것이 필요하다. 따라서, 제 7 도의 공정에서 스핀 코팅된 니켈 아세테이트 용액에 포함된 니켈 원소의 농도가 조정된다. 이 니켈 원소의 농도는 SIMS(Secondary ion mass spectrometry)에 의해 얻어진 최대 측정값이다.
본 명세서에 기술된 본 발명을 이용하여, 레지스트 마스크는 포토리소그래피에 의해 활성층으로서 형성되는 영역 상에 형성되며, 제 7C 도에 도시된 활성층(611)은 ClF3를 이용하는 에칭에 의해 형성된다. 실시예 1 또는 2 의 조건과 같은 상세한 조건이 설정될 수 있다.
1000Å의 두께를 갖는 실리콘 산화막(612)은 플라즈마 CVD에 의해 게이트 절연막으로서 형성된다. 또한, 6000Å의 두께를 갖는 알루미늄(스칸다움 포함)은 스퍼터링 처리에 의해 형성되고, 포토레지스트의 마스크(614)를 이용하여 에칭된다. 레지스트 마스크(614)는 상기 에칭 공정이 완료하여도 여전히 남아 있게 된다. 포토레지스트 마스크(614)를 남김으로써, 양극 산화는 전해질 용액 내에서 잔류 알루미늄 막을 애노드로 이용하여 실행되어, 약 5000Å의 두께로서 다공성 양극 산화층(615)을 형성한다. 전해 용액은 3 내지 20% 질산(30 ˚C)을 포함한다. 10V의 전압이 양극 산화 동안에 잔류 알루미늄에 인가된다. 그러한 공정 이후에, 알루미늄이 남아 있는 부분(613)은 게이트 전극으로서 이용된다(제 7C 도).
레지스트 마스크(614)가 제거된 이후에, 양극 산화는 1 내지 3%의 주석산(PH = 약 7)을 포함하는 에틸렌 글리콜 용액 내에서 게이트 전극(613)을 애노드로 이용하여 다시 실행하여, 2000Å 두께의 배리어형 미세 양극 산화층(616)을 형성한다.
노출된 게이트 절연막(612)은 RIE의 건식 에칭으로 에칭된다. 이러한 공정에 있어서, 양극 산화층(615 및 616)은 에칭 속도의 차이로 인하여 거의 에칭되지 않는다. 이러한 에칭은 활성층(611)이 노출될 때까지 실행된다. 제 7D 도에 도시된 바와 같이, 상기 게이트 전극(613) 및 양극 산화층(615 및 616)아래의 일부에만 남아 있는 상기 게이트 절연막(612')을 얻는다.
제 7D 도에 도시된 바와 같은 구조 상태가 얻어진 이후에, 다공 양극 산화층(615)은 제거된다. 그후, 붕소(B) 이온이 약 10KV의 낮은 가속 전압으로 플라즈마 도핑에 의해 활성층(611)에 주입된다. 따라서, 붕소 이온 주입은 게이트 절연막(612')의 노출 부분에 의해 억제되고, 그 붕소 이온은 영역(622)으로 주입되지 않는다. 반면에, 붕소 이온은 영역(617)에 주입된다. 결과적으로, 불순물 이온이주입되지 않는 영역(622)은 오프셋 영역으로서 정의된다(제 7E 도).
그후, 도핑된 불순물 이온은 4 시간 동안 500℃ 온도로 열처리하여 활성화된다. 또한, KrF 엑시머 레이저는 어닐링 효과를 개선하기 위하여 조사된다. 영역(617 및 622) 사이의 인터페이스(PI 접합이 형성된 인터페이스)는 게이트 절연막(612')을 통하여 투과된 레이저 광에 의해 충분히 활성화된다. 영역(소스와 드레인 영역에 해당)(617)과 영역(오프셋 영역에 해당)(622) 사이 인터페이스의 트랩 레벨이 OFF 전류를 초래하기 때문에, 그 영역에 대한 활성화 또는 어닐링은 OFF 전류를 감소시키는데 매우 효과적이다.
3000Å의 두께를 갖는 실리콘 산화막(618)은 플라즈마 CVD에 의해 층간 절연 막으로서 형성된다. 접촉홀이 형성된 이후에, 소스 전극(619)은 알루미늄 막에 의해 형성된다. 또한, 3000Å의 두께를 갖는 실리콘 질화막(620)이 층간 절연막으로서 형성된다. 접촉홀이 형성된 이후에, ITO 전극(621)은 픽셀 전극으로서 형성된다. 따라서, 오프셋 영역(622)을 갖는 P 채널형 TFT를 얻을 수 있다(제 7F 도 및 제 7G 도).
결정 실리콘막이 실리콘 결정화를 촉진시키는 금속 원소를 이용하여 형성되어, 활성층을 형성하기 위해 패터닝될 때, 플라즈마 손상이 활성층 표면에 제공되기 때문에, 상기 금속 원소로 인한 트렙 레벨이 발생된다. 상기 기술된 바와 같이, 활성층이 형성될 때, 플라즈마 손상은 그 측면 표면에 발생한다.
본 실시예에 기술된 바와 같이, 활성층이 플라즈마 손상을 발생하지 않고 에칭에 의해 형성될 때, 비록 실리콘 결정화를 촉진하는 금속 원소가 활성층을 구성하는 결정 실리콘막의 형성에 이용될지라도, 활성층의 측면 표면의 트랩 레벨 밀도는 특별히 높지 않다. 따라서, 활성층의 측면 표면을 통과하는 캐리어의 이동을 억제시킬 수 있고, 적은 OFF 전류를 갖는 TFT를 얻을 수 있다. 또한, 활성층의 측면 표면을 통과하는 캐리어의 이동을 억제할 수 있기 때문에, 오프셋 영역 및 낮게 도핑된 영역의 형성은 큰 효과를 나타낸다.
실시예 5
본 명세서에 기술된 에칭 장치의 한 예는 제 8A 도 및 제 8B 도에 도시되어 있다. 제 8A 도 및 제 8B 도의 에칭 장치는 에칭 룸(902), 기판 반송 룸(900), 처리되지 않은 기판 홀딩 룸(903)과, 처리된 기판 홀딩 룸(904)을 포함한다. 에칭 룸(902)에 있어서, 에칭될 기판(재료)을 배치하기 위한 단(910)이 제공되고, ±5 ˚C의 정확한 범위로 소정의 기판 온도를 제어하기 위한 가열 및 냉각 메커니즘을 포함한다.
에칭 룸(902)은 게이트 밸브(905)를 통하여 기판 반송 룸(900)에 접속된다. 상기 룸(900)내에, 기판(909)을 전달하기 위한 로보트 아암(908)이 제공된다. 룸(900)은 게이트 밸브(906 및 907)를 통하여 미처리 기판 홀딩 룸(903)과 기처리 기판 홀딩 룸(904)에 연결된다. 상기 룸(903 및 904)내에, 다수의 기판을 홀딩하기 위한 카세트(911)가 제공된다.
제 8A 도는 상기 장치의 평면도이고, 제 8B 도는 A-A' 를 따라 절취한 횡단면도를 나타낸다. 제 8B 도에 도시된 바와 같이, 고진공 배기 시스템(921 및 913)은 에칭 장치 내의 진공 배기 시스템 밸브(920 및 912)를 통하여 에칭 룸(902) 및기판 반송 룸(900)에 연결된다.
상기 기판 반송 룸(900)은 질소 가스 또는 불활성 가스를 위한 공급 시스템(915)을 포함하고, 필요할 경우 세정될 수 있다. 질소 가스 또는 불활성 가스를 위한 공급 시스템(918) 및 에칭 가스(예, ClF3)용 공급 시스템(919)은 가스 공급 시스템 밸브(916 및 917)를 통하여 에칭 룸(902)에 연결된다.
다수의 기판(909)을 홀딩하는 카세트(11)는 엘리베이터 단(923) 상에 비치되어, 엘리베이터에 의해 상하 방향으로 이동된다. 그 메커니즘은 기판(909)이 로보트 아암(908)에 의해 전달될 때 이용된다.
본 도면에 도시되지는 않았지만, 그들 여러 룸에 대한 고진공 배기를 실행하기 위해 룸(903 및 904) 내에 고진공 배기 시스템이 제공되는 것이 유익하다. 그러한 구조가 이용될 때, 에칭 룸(902)으로부터의 에칭 가스의 성분이 항상 배기될 수 있기 때문에, 에칭 정밀도는 개선되고, 여러 공정의 안정성을 얻을 수 있다.
실시예 6
제 9 도에 있어서, 에칭 장치는, 미처리 기판 홀딩 룸(1002), 기처리 기판 홀딩 룸(1006), 최소한 한 개의 에칭 룸을 갖는 룸(1003 내지 1005), 공통 기판 반송 룸(1001), 룸(1000)을 다른 룸과 연결시키는 게이트 밸브(1007 및 1011)를 포함한다.
제 9도의 에칭 장치의 구조 예에 있어서, 룸(1003)은 ClF3을 이용하는 에칭 룸으로서 이용될 수 있고, 룸(1004)은 에칭에 이용된 레지스트 마스크를 필링처리(peeling)하는 에슁 룸(ashing room)으로 이용될 수 있으며, 룸(1005)은 자외선(UV) 광 조사에 의해 레지스트의 나머지를 제거하기 위한 룸으로서 이용될 수 있다.
실리사이드 게이트를 갖는 절연 게이트형 전계 효과 트랜지스터를 위한 제조 공정에 있어서, 실리사이드를 에칭한 이후에, 실리콘을 에칭한 다음, 게이트 절연 막을 에칭하는 것이 필요하다. 이 경우에 있어서, 룸(1003)은 ClF3를 이용하는 에칭 룸으로서 이용되고, 룸(1004)은 게이트 절연막을 에칭하기 위한 룸으로서 이용되며, 룸(1005)은 레지스터를 필링 처리하기 위한 에슁 룸으로서 이용될 수 있다.
또한, 룸(1003)은 실리사이드를 에칭하기 위한 에칭 룸으로서 이용될 수 있고, 룸(1004)은 실리콘을 에칭하기 위한 룸으로서 이용될 수 있으며, 룸(1005)은 레지스트를 필링 처리하기 위한 에슁 룸으로서 이용될 수 있다. 이 경우에 있어서, 두 에칭 룸(103 및 14)은 ClF3을 이용하는 에칭 룸으로서 이용될 수 있다. 실리사이드에 대한 에칭 조건이 실리콘에 대한 에칭 조건과 다르기 때문에, 즉 각각의 룸이 한가지 조건에서 한 에칭 룸으로서 이용되기 때문에, 처리 효율이 개선될 수 있다.
본 발명의 에칭 장치에 있어서, 플라즈마 손상을 발생하지 않는 에칭이 TFT의 활성층을 형성하는 데에 실행되기 때문에, 상기 활성층의 측면 표면에 트랩 레벨의 발생을 방지할 수 있으며, 그로 인해, 활성층의 측면 표면에서의 트랩 레벨을 통해 캐리어의 이동이 억제된다. 따라서, 본 발명의 에칭 장치에 의해, 적은 OFF 전류값을 갖는 TFT가 제조될 수 있다.
제 1 도는 제 1 실시예의 에칭 장치의 횡단면도.
제 2A 도 내지 제 2D 도 및, 제 3A 도 내지 제 3C 도는 제 2 실시예의 박막 트랜지스터(TFT)를 제조하는 공정을 도시한 도면.
제 4도는 활성층의 상태를 나타내는 개략 확대도.
제 5A 도 내지 제 5D 도 및, 제 6 도 및 제 6B 도는 제 3 실시예의 주변 구동기 회로 영역 및 픽셀 영역에 배치되는 TFT를 제조하는 공정을 도시한 도면.
제 7A 도 내지 제 7G 도는 제 4 실시예의 픽셀 영역에 배치되는 TFT를 제조하는 공정을 도시한 도면.
제 8A 도 및 제 8B 도는 제 5 실시예의 에칭 장치의 횡단면도.
제 9 도는 제 6 실시예의 에칭 장치의 횡단면도.
제 10 도는 제 1 도의 에칭 장치를 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
108 : 소스 영역 109 : 채널 형성 영역
110 : 드레인 영역 711 : 기판
712 : 카세트 806 : 광원
812 : 가스 도입 시스템 820 : 기판 반송 룸
830 : 홀딩 룸

Claims (25)

  1. 실리콘 반도체를 에칭하는 장치에 있어서,
    미처리 기판 홀딩 룸과;
    상기 미처리 기판 홀딩 룸에 연결된 제 1 기판 반송 룸과;
    상기 제 1 기판 반송 룸에 연결된 에칭 룸과;
    상기 에칭 룸에 연결된 제 2 기판 반송 룸과;
    상기 제 2 기판 반송 룸에 연결된 기처리 기판 홀딩 룸을 포함하고,
    상기 미처리 기판 홀딩 룸과 기처리 기판 홀딩 룸은 다수의 기판을 홀딩하는 수단을 포함하고, 상기 제 1 및 제 2 반송 룸은 기판을 전달하는 수단을 포함하며, 상기 에칭 룸은, 에칭 가스로서 이용되는 불화 할로겐 가스를 이온화 또는 플라즈마화 하지 않고, 상기 불화 할로겐 가스를 이용하는 에칭을 실행하는 수단을 포함하는 에칭 장치.
  2. 제 1 항에 있어서,
    상기 불화 할로겐 가스는 ClF3, ClF, BrF3IF3, BrF, BrF5및 IF5중 적어도 하나를 포함하는 에칭 장치.
  3. 제 1 항에 있어서,
    상기 에칭은 0.01 내지 100 토르에서 실행되는 에칭 장치.
  4. 제 1 항에 있어서,
    상기 에칭은 0.001 내지 100 토르에서 실행되는 에칭 장치.
  5. 제 1 항에 있어서,
    상기 에칭은 가열 처리 동안 실행되는 에칭 장치.
  6. 제 1 항에 있어서,
    상기 에칭은 소정의 온도를 유지하는 동안 실행되는 에칭 장치.
  7. 실리콘 반도체를 에칭하는 장치에 있어서,
    불화 할로겐 가스를 이온화 또는 플라즈마화 하지 않고, 상기 불화 할로겐 가스를 이용하는 에칭을 실행하는 제 1 챔버와;
    에칭에 이용되는 레지스트를 필링(peeling)하는 제 2 챔버와;
    기판을 전달하는 수단을 가지며, 상기 제 1 및 제 2 챔버 사이에 배치된 제 3 챔버를 포함하는 에칭 장치.
  8. 제 1 항에 있어서,
    상기 에칭은 상기 각각의 기판 상에 형성되는 박막 트랜지스터의 활성층에대해 실행되는 에칭 장치.
  9. 에칭 방법에 있어서,
    기판 홀딩 챔버 내에 적어도 하나의 기판을 홀딩하는 단계와;
    상기 기판을 상기 기판 홀딩 챔버로부터 에칭 챔버로 전달하는 단계와;
    상기 에칭 챔버에서, 불화 할로겐 가스를 이온화 또는 플라즈마화 하지 않고, 상기 불화 할로겐 가스를 이용하여 기판을 에칭하는 단계와;
    상기 에칭된 기판을 상기 에칭 챔버로부터 기처리 기판 홀딩 챔버로 전달하는 단계와;
    상기 에칭된 기판을 상기 기처리 기판 홀딩 챔버 내에 홀딩하는 단계를 포함하고,
    상기 기판에 형성된 박막 트랜지스터의 활성층에 대해 에칭이 실행되는 에칭 방법.
  10. 제 7 항에 있어서,
    상기 에칭은 기판 상에 형성된 박막 트랜지스터의 활성층에 대해 실행되는 에칭 장치.
  11. 실리콘 반도체를 에칭하는 장치에 있어서,
    에칭 챔버와;
    상기 에칭 챔버에 연결된 기판 반송 챔버;
    상기 기판 반송 챔버에 연결된 미처리 기판 홀딩 챔버와;
    상기 기판 반송 챔버에 연결된 기처리 기판 홀딩 챔버를 포함하고;
    상기 미처리 기판 홀딩 챔버와 기처리 기판 홀딩 챔버는 최소한 하나의 기판을 홀딩하는 수단을 포함하고, 상기 반송 챔버는 상기 기판을 전달하는 수단을 포함하며, 상기 에칭 챔버는 불화 할로겐 가스를 이온화 또는 플라즈마화 하지 않고 상기 불화 할로겐 가스를 이용하여 에칭을 실행하는 수단을 포함하는 에칭 장치.
  12. 제 11 항에 있어서,
    상기 에칭은 상기 기판 상에 형성된 박막 트랜지스터의 활성층에 실행되는 에칭 장치.
  13. 실리콘 반도체를 에칭하는 장치에 있어서,
    미처리 기판 홀딩 챔버와;
    기처리 기판 홀딩 챔버와;
    에칭 챔버와;
    상기 미처리 기판 홀딩 챔버와, 상기 기처리 기판 홀딩 챔버와, 상기 에칭 챔버에 연결된 기판 반송 챔버를 포함하고;
    상기 미처리 기판 홀딩 챔버와 기처리 기판 홀딩 챔버는 최소한 하나의 기판을 홀딩하는 수단을 포함하고, 상기 반송 챔버는 상기 기판을 전달하는 수단을 포함하며, 상기 에칭 챔버는, 불화 할로겐 가스를 이온화 또는 플라즈마화 하지 않고, 상기 불화 할로겐 가스를 이용하여 에칭을 실행하는 수단을 포함하는 에칭 장치.
  14. 제 13 항에 있어서,
    상기 에칭은 상기 기판 상에 형성된 박막 트랜지스터의 활성층에 실행되는 에칭 장치.
  15. 제 13 항에 있어서,
    에칭에 이용되는 레지스트 마스크를 필링 처리하기 위해, 상기 기판 반송 챔버에 연결된 한 챔버를 더 포함하는 에칭 장치.
  16. 제 15 항에 있어서,
    상기 필링 처리 이후에 자외선 조사에 의해 상기 레지스트 마스크의 나머지를 제거하기 위해, 상기 기판 반송 챔버에 연결된 한 챔버를 더 포함하는 에칭 장치.
  17. 반도체 처리 방법에 있어서,
    챔버내에 에칭될 재료를 가진 반응 챔버를 준비하는 단계와;
    상기 반응 챔버에 에칭 가스를 도입하는 단계와;
    상기 에칭 가스를 플라즈마로 변환함이 없이 상기 에칭 가스에 의해 상기 재료를 에칭하는 단계와;
    상기 재료 쪽으로 광원으로부터의 광을 방사하는 단계와;
    에칭의 종료점을 검출하기 위해 상기 기판을 투과한 광 또는 상기 기판에서 반사된 광을 센서에 의해 감지하는 단계를 포함하는 반도체 처리 방법.
  18. 제 17 항에 있어서,
    상기 에칭 가스는 불화 할로겐을 포함하는 반도체 처리 방법.
  19. 제 17 항에 있어서,
    상기 광원은 레이저를 포함하는 반도체 처리 방법.
  20. 활성층을 갖는 박막 트랜지스터를 제조하는 방법에 있어서,
    기판상에 실리콘을 포함하는 반도체층을 형성하는 단계와;
    불화 할로겐 가스를 포함하는 에칭 가스를 이용하여 상기 활성층을 형성하도록 상기 반도체층을 에칭하는 단계를 포함하며;
    상기 에칭 가스는 상기 반도체층 에칭 동안에 이온화하거나 플라즈마로 변환되지 않는, 박막 트랜지스터 제조방법.
  21. 제 20 항에 있어서, 상기 불화 할로겐 가스는 ClF3, ClF, BrF3, IF3, BrF, BrF5, IF5로 구성된 그룹으로부터 선택되는 박막 트랜지스터 제조방법.
  22. 활성층을 갖는 박막 트랜지스터 제조방법에 있어서,
    기판상에 비정질 실리콘을 포함하는 반도체층을 형성하는 단계와;
    가열에 의해 상기 반도체층을 결정화하는 단계와;
    불화 할로겐 가스를 포함하는 에칭 가스를 이용하여 상기 활성층을 형성하도록 상기 결정화된 반도체층을 에칭하는 단계를 포함하며;
    상기 반도체층의 에칭동안 상기 에칭가스는 이온화되거나 플라즈마로 변환되지 않는 박막 트랜지스터 제조방법.
  23. 제 22 항에 있어서, 상기 불화 할로겐 가스는 ClF3, ClF, BrF3, IF3, BrF, BrF5, IF5로 구성된 그룹으로부터 선택되는 박막 트랜지스터 제조방법.
  24. 활성층을 갖는 박막 트랜지스터 제조방법에 있어서,
    기판상에 비정질 실리콘을 포함하는 반도체층을 형성하는 단계와;
    레이저 광의 조사에 의해 상기 반도체층을 결정화하는 단계와;
    불화 할로겐 가스를 포함하는 에칭 가스를 이용하여 상기 활성층을 형성하도록 상기 반도체층을 에칭하는 단계를 포함하며;
    상기 반도체층의 에칭동안 상기 에칭 가스는 이온화되거나 플라즈마로 변환되지 않는 박막 트랜지스터 제조방법.
  25. 제 24 항에 있어서, 상기 불화 할로겐 가스는 ClF3, ClF, BrF3, IF3, BrF, BrF5, IF5로 구성된 그룹으로부터 선택되는 박막 트랜지스터 제조방법.
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