KR102030797B1 - 박막 트랜지스터 표시판 제조 방법 - Google Patents

박막 트랜지스터 표시판 제조 방법 Download PDF

Info

Publication number
KR102030797B1
KR102030797B1 KR1020120033254A KR20120033254A KR102030797B1 KR 102030797 B1 KR102030797 B1 KR 102030797B1 KR 1020120033254 A KR1020120033254 A KR 1020120033254A KR 20120033254 A KR20120033254 A KR 20120033254A KR 102030797 B1 KR102030797 B1 KR 102030797B1
Authority
KR
South Korea
Prior art keywords
gas
amorphous silicon
etching
photoresist pattern
material layer
Prior art date
Application number
KR1020120033254A
Other languages
English (en)
Other versions
KR20130110916A (ko
Inventor
황재성
이재원
서준
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020120033254A priority Critical patent/KR102030797B1/ko
Priority to US13/569,586 priority patent/US8728882B2/en
Publication of KR20130110916A publication Critical patent/KR20130110916A/ko
Application granted granted Critical
Publication of KR102030797B1 publication Critical patent/KR102030797B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H01L21/31056—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67075—Apparatus for fluid treatment for etching for wet etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)

Abstract

박막 트랜지스터 표시판 제조 방법을 제공한다. 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 제조 방법은 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체 물질층을 형성하는 단계, 상기 반도체 물질층 위에 데이터 배선 물질층을 형성하는 단계, 상기 데이터 배선 물질층 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하는 단계, 상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 하여 상기 반도체 물질층을 식각하는 단계 그리고 상기 제2 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하여 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 반도체 물질층을 식각하는 단계는 황(S)이 포함되지 않은 불소(F) 계열의 제1 가스를 사용한다.

Description

박막 트랜지스터 표시판 제조 방법{MANUFACTURING METHOD FOR THIN FILM TRANSISTOR ARRAY PANEL}
본 발명은 박막 트랜지스터 표시판 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터 표시판(Thin film transistor array panel)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 게이트 배선과, 화상 신호를 전달하는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등으로 이루어져 있다.
박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극 및 드레인 전극으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
최근, 표시 장치의 대면적화 및 고정세화가 요구되면서 배선의 길이는 증가하는 반면에 선폭은 감소되고 있다. 이에 따라 배선의 비저항 및 커패시턴스 값이 급격히 증가하여 신호 지연으로 인한 영상 왜곡이 나타나는 문제가 발생한다.
이러한 상황에서 저저항 배선에 대한 공정이 중요하게 인식되었고, 저저항 배선의 하나로 종래의 알루미늄계 배선에 비해 전기 전도도가 우수한 은 또는 구리 배선이 주목받고 있다. 하지만, 구리 배선 등은 후속 공정의 식각시 사용되는 물질에 의해 금속 잔류막을 발생시켜 채널부 특성을 떨어뜨린다.
본 발명이 해결하고자 하는 과제는 박막 트랜지스터의 특성을 향상시키는 박막 트랜지스터 표시판 제조 방법을 제공하는데 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 제조 방법은 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체 물질층을 형성하는 단계, 상기 반도체 물질층 위에 데이터 배선 물질층을 형성하는 단계, 상기 데이터 배선 물질층 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하는 단계, 상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 하여 상기 반도체 물질층을 식각하는 단계 그리고 상기 제2 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하여 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 반도체 물질층을 식각하는 단계는 황(S)을 포함하지 않는 불소(F) 계열의 제1 가스를 사용한다.
상기 제1 가스는 삼불화질소(NF3), 사불화탄소(CF4), 육불화에탄(C2F6), 삼불화메탄(CHF3), 이불화메탄(CH2F2), 불화메탄(CH3F), 육불화부틴(C4F6), 팔불화부텐(C4F8), 팔불화펜틴(C5F8) 및 불소(F2) 중에서 적어도 하나를 포함할 수 있다.
상기 제2 감광막 패턴은 상기 반도체 물질층의 채널 형성 영역에 대응하는 부분을 노출할 수 있다.,
상기 데이터 배선 물질층은 제1 금속막과 제2 금속막을 차례로 적층하여 형성할 수 있다.,
상기 제1 금속막은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나로 형성하고, 상기 제2 금속막은 구리 또는 구리 합금으로 형성할 수 있다.
상기 제1 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하는 단계는 습식 식각하는 것을 포함할 수 있다.
상기 반도체 물질층을 식각하는 단계에서 상기 제1 가스에 염소 가스(Cl2), 산소 가스(O2), 질소 가스(N2) 및 헬륨 가스(He) 중 적어도 하나를 포함하는 제2 가스를 첨가하여 상기 반도체 물질층을 건식 식각할 수 있다.
상기 제1 가스에 상기 제2 가스를 첨가함으로써 상기 반도체 물질층과 상기 게이트 절연막의 식각 선택비가 0.85:1 이상인 상태에서 상기 반도체 물질층을 식각할 수 있다.
상기 제2 감광막 패턴을 제거한 후 상기 드레인 전극을 드러내는 접촉 구멍을 포함하는 보호막을 형성하는 단계 그리고 상기 보호막 위에 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
상기 접촉 구멍을 포함하는 보호막을 형성하는 단계는 황(S)을 포함하지 않는 불소(F) 계열의 가스를 사용할 수 있다.
상기 황을 포함하지 않는 불소 계열의 가스는 삼불화질소(NF3), 사불화탄소(CF4), 육불화에탄(C2F6), 삼불화메탄(CHF3), 이불화메탄(CH2F2), 불화메탄(CH3F), 육불화부틴(C4F6), 팔불화부텐(C4F8), 팔불화펜틴(C5F8) 및 불소(F2) 중에서 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판 제조 방법은 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체 물질층을 형성하는 단계, 상기 반도체 물질층 위에 데이터 배선 물질층을 형성하는 단계, 상기 데이터 배선 물질층 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 반도체 물질층을 식각하는 단계, 상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계 그리고 상기 제2 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하는 단계를 포함하고, 상기 반도체 물질층을 식각하는 단계는 황(S)이 포함되지 않은 불소(F) 계열의 제1 가스를 사용한다.
상기 제1 가스는 삼불화질소(NF3) 또는 사불화탄소(CF4)를 포함할 수 있다.
상기 제2 감광막 패턴은 상기 반도체 물질층의 채널 형성 영역에 대응하는 부분을 노출할 수 있다.
상기 데이터 배선 물질층은 제1 금속막과 제2 금속막을 차례로 적층하여 형성할 수 있다.
상기 제1 금속막은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나로 형성하고, 상기 제2 금속막은 구리 또는 구리 합금으로 형성할 수 있다.
상기 제1 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하는 단계는 습식 식각하는 것을 포함할 수 있다.
상기 반도체 물질층을 식각하는 단계에서 상기 제1 가스에 염소 가스(Cl2), 산소 가스(O2), 질소 가스(N2) 및 헬륨 가스(He) 중 적어도 하나를 포함하는 제2 가스를 첨가하여 상기 반도체 물질층을 건식 식각할 수 있다.
상기 제1 가스에 상기 제2 가스를 첨가함으로써 상기 반도체 물질층과 상기 게이트 절연막의 식각 선택비가 0.85:1 이상인 상태에서 상기 반도체 물질층을 식각할 수 있다.
상기 제2 감광막 패턴을 제거한 후 상기 드레인 전극을 드러내는 접촉 구멍을 포함하는 보호막을 형성하는 단계 그리고 상기 보호막 위에 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
상기 접촉 구멍을 포함하는 보호막을 형성하는 단계는 황(S)이 포함되지 않은 불소(F) 계열의 가스를 사용할 수 있다.
상기 황을 포함하지 않는 불소 계열의 가스는 삼불화질소(NF3) 또는 사불화탄소(CF4)를 포함할 수 있다.
이와 같이 본 발명의 일 실시예에 따르면, 황을 포함하지 않는 불소계 가스를 사용하여 박막 트랜지스터를 형성함으로써 배선의 부식 및 금속 잔류막 생성을 억제하여 박막 트랜지스터 특성을 향상시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다.
도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다.
도 3 내지 도 9는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 제조 방법을 설명하기 위해 도 1의 II-II선을 따라 잘라 도시한 단면도들이다.
도 10은 육불화황 가스를 사용하여 반도체 물질층을 식각한 후의 채널부를 촬영한 사진이고, 도 11은 삼불화질소 가스를 사용하여 반도체 물질층을 식각한 후의 채널부를 촬영한 사진이다.
도 12 내지 도 15는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판 제조 방법을 나타내는 단면도들이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다. 도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)과 다른 층 또는 게이트 구동부(도시하지 않음)와의 접속을 위한 넓은 끝 부분(129)을 포함한다.
게이트선(121) 및 게이트 전극(124)은 하부막(121p, 124p) 및 상부막(121r, 124r)으로 이루어진 이중막 구조를 가진다. 하부막(121p, 124p)은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나로 형성할 수 있고, 상부막(121r, 124r)은 구리(Cu) 또는 구리 합금으로 형성할 수 있다. 본 실시예에서는 게이트선(121) 및 게이트 전극(124)이 이중막 구조를 갖는 것으로 설명하였으나 단일막 구조로 형성하는 것도 가능하다.
게이트선(121) 위에는 질화 규소 따위의 절연 물질로 만들어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소 또는 다결정 규소 등으로 만들어진 복수의 반도체층(151)이 형성되어 있다. 반도체층(151)은 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection; 154)를 포함한다.
반도체층(151)의 돌출부(154) 위에는 복수의 선형 저항성 접촉 부재(161) 및 섬형 저항성 접촉 부재(165)가 형성되어 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체층(151)의 돌출부(154) 위에 배치되어 있다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(171)과 복수의 데이터선(171)에 연결된 복수의 소스 전극(173)과 소스 전극(173)과 마주보는 복수의 드레인 전극(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 소스 전극(173)은 게이트 전극(124)을 향하여 뻗어 U자 형상을 가질 수 있으나, 이것은 한 예에 불과하고 다양하게 변형된 모양을 가질 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다. 데이터선(171)은 다른 층 또는 데이터 구동부(도시하지 않음)와의 접속을 위하여 면적이 넓은 끝부분(179)을 포함한다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)도 상부막(171r, 173r, 175r) 및 하부막(171p, 173p, 175p)의 이중막 구조를 가진다. 상부막(171r, 173r, 175r)은 구리(Cu) 또는 구리 합금으로 형성될 수 있고, 하부막(171p, 173p, 175p)은 티타늄(Ti), 탄탈늄(Ta), 몰리브덴(Mo) 및 이들의 합금 중에서 하나로 형성될 수 있다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 하부막(171p, 173p, 175p) 및 상부막(171r, 173r, 175r)은 각각 테이퍼(taper)진 측면을 가질 수 있다.
저항성 접촉 부재(161, 163, 165)는 그 아래의 반도체(151, 154)와 그 위의 데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 또한, 저항성 접촉 부재(161, 163, 165)는 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)과 실질적으로 동일한 평면 패턴을 가진다.
반도체층(151)의 돌출부(154)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다. 반도체층(151)은 돌출부(154)의 노출된 부분을 제외하고 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 패턴을 가진다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. 본 발명의 일 실시예에 따르면, 박막 트랜지스터를 형성하는 과정에서 반도체층(151)을 형성하기 위한 식각 공정 단계는 황을 포함하지 않는 불소계 가스를 사용하여 진행한다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체층의 돌출부(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화 규소나 산화 규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180)은 상부막(171r, 173r, 175r)의 가장 자리 바깥으로 일부 돌출된 하부막(171p, 173p, 175p)의 상부면과 하부막(171p, 173p, 175p)의 수평 가장 자리 바깥으로 일부 돌출된 반도체층(151)의 상부면을 직접 덮고 있다.
보호막(180)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181), 데이터선(171)의 끝 부분(179)을 드러내는 복수의 접촉 구멍(182) 및 드레인 전극(175)의 일단을 각각 드러내는 복수의 접촉 구멍(185)이 형성되어 있다. 또한, 본 발명의 일 실시예에 따르면, 접촉 구멍(181, 182, 185)을 형성하는 패터닝 공정은 황을 포함하지 않는 불소계 가스를 사용하여 진행한다. 황을 포함하지 않는 불소계 가스는 삼불화질소(NF3), 사불화탄소(CF4), 육불화에탄(C2F6), 삼불화메탄(CHF3), 이불화메탄(CH2F2), 불화메탄(CH3F), 육불화부틴(C4F6), 팔불화부텐(C4F8), 팔불화펜틴(C5F8) 및 불소(F2) 중에서 적어도 하나를 포함한다.
보호막(180) 위에는 복수의 화소 전극 (191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
본 실시예에 따른 박막 트랜지스터 표시판은 액정 표시 장치 또는 유기 발광 표시 장치와 같은 디스플레이 장치에 적용할 수 있다. 액정 표시 장치의 경우에는 데이터 전압이 인가된 화소 전극(191)이 공통 전압(common voltage)을 인가 받는 공통 전극(common electrode)(도시하지 않으며, 대향 표시판에 형성되거나 박막 트랜지스터 표시판에 형성될 수 있음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.
화소 전극(191)은 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
도 3 내지 도 9는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 제조 방법을 설명하기 위해 도 1의 II-II선을 따라 잘라 도시한 단면도들이다.
도 3을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나를 적층하고, 그 위에 구리(Cu) 또는 구리(Cu) 합금을 적층하여 이중층을 형성한다.
그 후, 감광막(도시하지 않음)을 적층하고 패터닝한 후 패터닝된 감광막(도시하지 않음)을 마스크로 하여 이중층을 함께 식각하여 게이트 전극(124)을 가지는 게이트선(121)을 형성한다. 게이트 전극(124)을 가지는 게이트선(121)은 하부막(121p, 124p) 및 상부막(121r, 124r)을 포함한다. 이 때 사용하는 식각액은 하부막(121p, 124p) 및 상부막(121r, 124r)을 함께 식각할 수 있는 것을 사용할 수 있다. 본 실시예에서는 게이트선(121) 및 게이트 전극(124)이 이중막 구조를 갖는 것으로 설명하였으나 단일막 구조로 형성하는 것도 가능하다.
도 4를 참고하면, 게이트선(121) 및 게이트 전극(124) 위에 게이트 절연막(140), 제1 비정질 규소막(150), 제2 비정질 규소막(160), 제1 금속막(170p) 및 제2 금속막(170r)을 적층한다. 제1 비정질 규소막(150)과 제2 비정질 규소막(160)은 반도체 물질층에 해당하고, 제1 금속막(170p)과 제2 금속막(170r)은 데이터 배선 물질층에 해당한다.
제1 비정질 규소막(150)은 불순물을 포함하지 않으며, 제2 비정질 규소막(160)에는 도전형 불순물이 도핑되어 있으며, 제1 금속막(170p)은 티타늄(Ti), 탄탈늄(Ta), 몰리브덴(Mo) 및 이들의 합금 중에서 하나로 형성하고, 제2 금속막(170r)은 구리 또는 구리 합금으로 형성할 수 있다.
그 위에 감광막(photo resist)을 형성한 후 패터닝하여 제1 감광막 패턴(50)을 형성한다. 제1 감광막 패턴(50)은 두꺼운 제1 영역(50a)과 상대적으로 얇은 제2 영역(50b)을 가진다. 제1 감광막 패턴(50)의 두께 차이는 마스크를 이용하여 조사하는 빛의 양을 조절하거나 리플로우 방법을 이용하여 형성할 수 있다. 빛을 양을 조절하는 경우에는 마스크에 슬릿 패턴 또는 격자 패턴이나 반투명층이 형성되어 있을 수 있다. 두께가 얇은 제2 영역(50b)은 박막 트랜지스터의 채널 영역이 형성될 위치에 대응한다.
도 5를 참고하면, 제1 감광막 패턴(50)을 마스크로 하여 제1 금속막(170p) 및 제2 금속막(170r)을 함께 식각할 수 있는 식각액(etchant)를 사용하여 제1 금속막(170p) 및 제2 금속막(170r)을 습식 식각한다. 여기에서 사용하는 식각액은 게이트선(121)의 하부막(121p, 124p) 및 상부막(121r, 124r)을 식각할 때 사용한 식각액과 동일한 식각액일 수 있다.
도 5에서와 같이 제1 금속막(170p) 및 제2 금속막(170r)을 식각하면, 제1 감광막 패턴(50)에 의해 덮인 제1 금속막(170p) 및 제2 금속막(170r)의 측면도 식각액으로 인하여 식각되며 그 결과 도 5와 같이 제1 감광막 패턴(50)이 형성된 영역(A, B, C)의 안쪽에 제1 금속막(170p) 및 제2 금속막(170r)의 경계선이 위치하게 된다.
이 때, 제1 금속막(170p) 및 제2 금속막(170r)을 식각하는 식각액은 게이트 절연막(140), 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)을 식각하지 않는다.
도 6을 참고하면, 제1 감광막 패턴(50)을 에치백(etch back)하여 얇은 두께의 제2 부분(50b)를 제거한다. 이때, 제1 부분(50a)도 함께 식각되어 폭 및 높이가 줄어들어 도 6과 같이 제2 감광막 패턴(51)을 형성한다. 제2 감광막 패턴(51)은 도 5에서의 제1 감광막 패턴(50)이 형성되었던 영역(A, B, C)에 비하여 좁은 영역(A', B', C')에 형성되어 있다. 제2 감광막 패턴(51)은 제2 금속막(170r)의 상부면을 노출하고, 노출된 제2 금속막(170r)의 상부면은 이후 형성되는 반도체층의 채널 영역에 대응한다.
도 7을 참고하면, 제2 감광막 패턴(51)을 마스크로 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)을 식각한다. 본 실시예에서 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)을 식각하는 단계는 황(S)을 포함하지 않는 불소(F) 계열의 제1 가스를 사용할 수 있다. 구체적인 예로, 제1 가스는 삼불화질소(NF3), 사불화탄소(CF4), 육불화에탄(C2F6), 삼불화메탄(CHF3), 이불화메탄(CH2F2), 불화메탄(CH3F), 육불화부틴(C4F6), 팔불화부텐(C4F8), 팔불화펜틴(C5F8) 및 불소(F2) 중에서 적어도 하나를 포함할 수 있다. 불소 계열의 가스는 아니지만, 암모니아(NH3) 가스를 사용할 수도 있다.
종래에 비정질 규소막을 식각하기 위해 육불화황(SF6) 같은 가스를 사용하였는데, 황화구리(CuS)와 같은 잔류물이 형성되어 채널부의 특성을 떨어뜨릴 수 있었다. 하지만, 본 실시예와 같이 황(S)을 포함하지 않는 불소계열의 가스를 사용하면 종래와 같은 잔류물이 형성되지 않고, 불소 계열의 가스 사용으로 금속층의 부식이 발생하지 않는다.
반도체 물질층인 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)을 식각하는 단계에서 제1 비정질 규소막(150) 하부에 위치하는 게이트 절연막(140)을 손상하는 문제를 완화하기 위해 황(S)을 포함하지 않는 불소(F) 계열의 제1 가스에 염소 가스(Cl2), 산소 가스(O2), 질소 가스(N2) 및 헬륨 가스(He) 중 적어도 하나를 포함하는 제2 가스를 첨가할 수 있다.
이 때, 제1 가스에 첨가하는 제2 가스의 함량은 반도체 물질층인 제1 비정질 규소막(150)과 게이트 절연막(140)의 식각 선택비가 0.85:1 이상이 되도록 조절하는 것이 바람직하다. 하기 표 1은 제1 가스로 NF3를 함량 2000sccm 사용하고, 제2 가스로 Cl2의 함량을 변화시키면서 규소막과 게이트 절연막의 식각 선택비 변화와 게이트 절연막의 잔류량을 측정한 것이다. 하기 그래프에 나타난 것처럼 제1 가스의 함량이 2000sccm이고, 제2 가스의 함량이 50sccm인 경우에 식각 선택비가 0.85:1이고, 제2 가스의 함량이 100sccm인 경우에 식각 선택비가 0.95:1인 것으로 실험 결과 나타났다.
Figure 112012025815985-pat00001
[표 1]
그래프 경향에 따르면 제2 가스의 함량이 증가함에 따라 규소막과 게이트 절연막의 식각 선택비가 커진다. 하지만, 제2 가스로 사용하는 염소 가스(Cl2)의 함량이 커지면 금속막을 부식시킬 수 있으므로 700sccm 이하로 첨가되는 것이 바람직하다. 또는, 제1 가스에 첨가되는 제2 가스의 함량은 제1 가스의 35%이하인 것이 바람직하다.
도 8을 참고하면, 제2 감광막 패턴(51)을 마스크로 하여 식각액을 이용하여 제2 금속막(170r) 및 제1 금속막(170p)을 식각한다. 여기서 사용하는 식각액은 도 5에서 사용하는 식각액과 동일한 식각액을 사용할 수 있다.
도 8에서와 같이 제1 금속막(170p) 및 제2 금속막(170r)을 식각하면, 제2 감광막 패턴(51)에 의해 덮인 제1 금속막(170p) 및 제2 금속막(170r)의 측면도 식각액으로 인하여 식각되며 그 결과 도 8와 같이 제2 감광막 패턴(51)이 형성된 영역(A', B', C')의 안쪽에 제1 금속막(170p) 및 제2 금속막(170r)의 경계선이 위치하게 된다. 이 때, 서로 분리되어 위치하는 소스 전극(173) 및 드레인 전극(175)이 형성된다. 여기서, 반도체 물질층에 해당하는 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)은 소스 전극(173) 및 드레인 전극(175) 바깥쪽을 향해 돌출되어 있다. 하지만, 본 실시예에서 반도체 물질층을 식각하기 이전 단계에서 에치백을 먼저 진행하기 때문에 규소막의 돌출 정도를 감소시킬 수 있다. 따라서, 불필요하게 발생하는 커패시턴스를 감소하여 화면 불량을 방지할 수 있다.
그 다음, 도 9를 참고할 때, 제2 감광막 패턴(51)을 마스크로 게이트 전극(124)과 중첩하여 위치하는 제2 비정질 규소막(160) 부분을 건식 식각하여 박막 트랜지스터의 채널을 형성하는 반도체층의 돌출부(154)을 노출시킨다.
제2 비정질 규소막(160)이 식각되어 분리되면서 저항성 접촉 부재(161, 163, 165)를 형성한다.
이처럼 두께가 다른 감광막 패턴을 이용하면, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)과 동일한 평면 패턴을 가지는 저항성 접촉 부재(161, 163, 165)를 가진다. 한편, 반도체층(151, 154)의 경우에는 드레인 전극(175)과 소스 전극(173) 사이의 노출된 부분을 제외하고 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)과 실질적으로 동일한 평면 패턴을 가진다.
그 다음, 애싱(ashing)으로 감광막 패턴을 제거한 후에 유기 물질 또는 무기 물질로 보호막(180)을 형성하고, 감광막 패턴을 이용하여 드레인 전극(175)의 상부막(175r)을 노출시키는 접촉 구멍(185)을 형성한다. 여기서, 접촉 구멍(185)을 형성하기 위해 보호막(180)을 패터닝하는 단계는 황(S)을 포함하지 않는 불소(F) 계열의 가스를 사용할 수 있다. 구체적인 예는 앞에서 설명한 박막 트랜지스터 형성시 반도체 물질층을 식각할 때 사용한 가스와 동일할 수 있다. 이러한 가스를 사용함으로써 접촉 구멍(185) 내에 불필요한 잔류 물질이 남아 드레인 전극(175)과 이후 형성될 화소 전극(191)과의 접촉 불량을 줄일 수 있다.
그 다음, ITO 또는 IZO와 같은 투명 도전체를 적층하고 식각하여 노출된 드레인 전극(175)과 전기적으로 접촉하는 화소 전극(191)을 형성한다.
도 10은 육불화황 가스를 사용하여 반도체 물질층을 식각한 후의 채널부를 촬영한 사진이고, 도 11은 삼불화질소 가스를 사용하여 반도체 물질층을 식각한 후의 채널부를 촬영한 사진이다.
도 10을 참고하면, 종래처럼 반도체 물질층을 식각할 때 육불화황 가스(SF6)를 사용한 경우에는 채널부 표면에 황화구리(CuS)로 보이는 잔류 물질들이 나타난다. 도 11을 참고하면, 본 실시예처럼 반도체 물질층을 식각할 때 삼불화질소 가스(NF3)를 사용한 경우에는 채널부 표면이 잔류 물질 없이 깨끗한 상태로 나타난다.
도 12 내지 도 15는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판 제조 방법을 나타내는 단면도들이다.
본 실시예에 따르면 앞에서 설명한 도 3 내지 도 9에 따른 실시예와 대부분 유사하지만 에치백을 진행하는 단계의 순서에 차이가 있다.
도 3 내지 도 5에서 설명한 내용은 본 실시예에서도 동일하다.
도 12를 참고하면, 앞의 실시예와 달리 에치백 공정을 진행하기 이전에 제1 감광막 패턴(50)을 마스크로 하여 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)을 식각한다.
도 13을 참고하면, 제1 감광막 패턴(50)을 에치백(etch back)하여 얇은 두께의 제2 부분(50b)를 제거한다. 이때, 제1 부분(50a)도 함께 식각되어 폭 및 높이가 줄어들어 도 13과 같이 제2 감광막 패턴(51)을 형성한다. 제2 감광막 패턴(51)은 제1 감광막 패턴(50)이 형성되었던 영역(A, B, C)에 비하여 좁은 영역(A', B', C')에 형성되어 있다. 제2 감광막 패턴(51)은 제2 금속막(170r)의 상부면을 노출하고, 노출된 제2 금속막(170r)의 상부면은 이후 형성되는 반도체층의 채널 영역에 대응한다.
도 14를 참고하면, 제2 감광막 패턴(51)을 마스크로 하여 식각액을 이용하여 제2 금속막(170r) 및 제1 금속막(170p)을 식각한다. 여기서 사용하는 식각액은 도 5에서 사용하는 식각액과 동일한 식각액을 사용할 수 있다.
도 14에서와 같이 제1 금속막(170p) 및 제2 금속막(170r)을 식각하면, 제2 감광막 패턴(51)에 의해 덮인 제1 금속막(170p) 및 제2 금속막(170r)의 측면도 식각액으로 인하여 식각되며 그 결과 제2 감광막 패턴(51)이 형성된 영역(A', B', C')의 안쪽에 제1 금속막(170p) 및 제2 금속막(170r)의 경계선이 위치하게 된다. 이 때, 서로 분리되어 위치하는 소스 전극(173) 및 드레인 전극(175)이 형성된다. 여기서, 반도체 물질층에 해당하는 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)은 소스 전극(173) 및 드레인 전극(175) 바깥쪽을 향해 돌출되어 있다. 도 3 내지 도 9에서 설명한 실시예 대비하여 돌출된 정도가 클 수 있다. 하지만, 본 실시예에서는 채널부에 대응하는 부분이 제1 감광막 패턴(50)에 의해 덮여 있는 상태에서 반도체 물질층을 식각하기 때문에 채널부에 잔류 물질이 발생하는 것을 억제할 수 있다.
도 15를 참고하면, 도 9에서 설명한 것과 마찬가지로 애싱으로 제2 감광막 패턴951)을 제거한 후에 접촉 구멍(185)을 갖는 보호막(180)을 형성한다. 이후, ITO 또는 IZO와 같은 투명 도전체를 적층하고 식각하여 노출된 드레인 전극(175)과 전기적으로 접촉하는 화소 전극(191)을 형성한다.
그 외에 도 3 내지 도 9에서 설명한 내용은 도 12 내지 도 15에서 설명하는 실시예에 적용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
50: 제1 감광막 패턴 51: 제2 감광막 패턴
110: 기판 121: 게이트선
151 : 반도체층 154: 반도체층의 돌출부
171: 데이터선 173: 소스 전극
175: 드레인 전극

Claims (22)

  1. 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 제1 비정질 규소막 및 도전형 불순물이 도핑된 제2 비정질 규소막을 차례로 형성하는 단계,
    상기 제2 비정질 규소막 위에 데이터 배선 물질층을 형성하는 단계,
    상기 데이터 배선 물질층 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하는 단계,
    상기 제1 감광막 패턴을 에치백하여 박막 트랜지스터의 채널 영역에 대응하는 상기 데이터 배선 물질층의 상부면을 노출하는 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 하여 상기 박막 트랜지스터의 상기 채널 영역에 대응하는 상기 데이터 배선 물질층의 상부면이 상기 제2 감광막 패턴에 의해 노출된 상태에서 상기 제1 비정질 규소막 및 상기 제2 비정질 규소막을 식각하는 단계, 그리고
    상기 제2 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하여 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 제1 비정질 규소막 및 상기 제2 비정질 규소막을 식각하는 단계는 황(S)을 포함하지 않는 불소(F) 계열의 제1 가스 및 염소 가스(Cl2), 산소 가스(O2), 질소 가스(N2) 및 헬륨 가스(He) 중 적어도 하나를 포함하는 제2 가스를 사용하며,
    상기 제1 가스에 첨가되는 상기 제2 가스의 함량은 상기 제1 가스의 35% 이하인 박막 트랜지스터 표시판 제조 방법.
  2. 제1항에서,
    상기 제1 가스는 삼불화질소(NF3), 사불화탄소(CF4), 육불화에탄(C2F6), 삼불화메탄(CHF3), 이불화메탄(CH2F2), 불화메탄(CH3F), 육불화부틴(C4F6), 팔불화부텐(C4F8), 팔불화펜틴(C5F8) 및 불소(F2) 중에서 적어도 하나를 포함하는 박막 트랜지스터 표시판 제조 방법.
  3. 삭제
  4. 제2항에서,
    상기 데이터 배선 물질층은 제1 금속막과 제2 금속막을 차례로 적층하여 형성하는 박막 트랜지스터 표시판 제조 방법.
  5. 제4항에서,
    상기 제1 금속막은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나로 형성하고,
    상기 제2 금속막은 구리 또는 구리 합금으로 형성하는 박막 트랜지스터 표시판 제조 방법.
  6. 제5항에서,
    상기 제1 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하는 단계는 습식 식각하는 것을 포함하는 박막 트랜지스터 표시판 제조 방법.
  7. 제1항에서,
    상기 제1 비정질 규소막 및 상기 제2 비정질 규소막을 식각하는 단계에서 상기 제1 가스에 상기 제2 가스를 첨가하여 상기 제1 비정질 규소막 및 상기 제2 비정질 규소막을 건식 식각하는 박막 트랜지스터 표시판 제조 방법.
  8. 제7항에서,
    상기 제1 가스에 상기 제2 가스를 첨가함으로써 상기 제1 비정질 규소막 및 상기 제2 비정질 규소막과 상기 게이트 절연막의 식각 선택비가 0.85:1 이상인 상태에서 상기 제1 비정질 규소막 및 상기 제2 비정질 규소막을 식각하는 박막 트랜지스터 표시판 제조 방법.
  9. 제1항에서,
    상기 제2 감광막 패턴을 제거한 후 상기 드레인 전극을 드러내는 접촉 구멍을 포함하는 보호막을 형성하는 단계 그리고
    상기 보호막 위에 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판 제조 방법.
  10. 제9항에서,
    상기 접촉 구멍을 포함하는 보호막을 형성하는 단계는 황(S)을 포함하지 않는 불소(F) 계열의 가스를 사용하는 박막 트랜지스터 표시판 제조 방법.
  11. 제10항에서,
    상기 황을 포함하지 않는 불소 계열의 가스는 삼불화질소(NF3), 사불화탄소(CF4), 육불화에탄(C2F6), 삼불화메탄(CHF3), 이불화메탄(CH2F2), 불화메탄(CH3F), 육불화부틴(C4F6), 팔불화부텐(C4F8), 팔불화펜틴(C5F8) 및 불소(F2) 중에서 적어도 하나를 포함하는 박막 트랜지스터 표시판 제조 방법.
  12. 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 제1 비정질 규소막 및 도전형 불순물이 도핑된 제2 비정질 규소막을 형성하는 단계,
    상기 제2 비정질 규소막 위에 데이터 배선 물질층을 형성하는 단계,
    상기 데이터 배선 물질층 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하는 단계,
    상기 데이터 배선 물질층을 식각하기 위해 사용된 상기 제1 감광막 패턴을 마스크로 하여 상기 제1 비정질 규소막 및 상기 제2 비정질 규소막을 식각하는 단계,
    상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계 그리고
    상기 제2 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하여 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 제1 비정질 규소막 및 상기 제2 비정질 규소막을 식각하는 단계는 황(S)을 포함하지 않는 불소(F) 계열의 제1 가스 및 염소 가스(Cl2), 산소 가스(O2), 질소 가스(N2) 및 헬륨 가스(He) 중 적어도 하나를 포함하는 제2 가스를 사용하며,
    상기 제1 가스에 첨가되는 상기 제2 가스의 함량은 상기 제1 가스의 35% 이하인 박막 트랜지스터 표시판 제조 방법.
  13. 제12항에서,
    상기 제1 가스는 삼불화질소(NF3), 사불화탄소(CF4), 육불화에탄(C2F6), 삼불화메탄(CHF3), 이불화메탄(CH2F2), 불화메탄(CH3F), 육불화부틴(C4F6), 팔불화부텐(C4F8), 팔불화펜틴(C5F8) 및 불소(F2) 중에서 적어도 하나를 포함하는 박막 트랜지스터 표시판 제조 방법.
  14. 제13항에서,
    상기 제2 감광막 패턴은 박막 트랜지스터의 채널 형성 영역에 대응하는 상기 데이터 배선 물질층의 상부면을 노출하는 박막 트랜지스터 표시판 제조 방법.
  15. 제14항에서,
    상기 데이터 배선 물질층은 제1 금속막과 제2 금속막을 차례로 적층하여 형성하는 박막 트랜지스터 표시판 제조 방법.
  16. 제15항에서,
    상기 제1 금속막은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나로 형성하고,
    상기 제2 금속막은 구리 또는 구리 합금으로 형성하는 박막 트랜지스터 표시판 제조 방법.
  17. 제16항에서,
    상기 제1 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층을 식각하는 단계는 습식 식각하는 것을 포함하는 박막 트랜지스터 표시판 제조 방법.
  18. 제12항에서,
    상기 제1 비정질 규소막 및 상기 제2 비정질 규소막을 식각하는 단계에서 상기 제1 가스에 상기 제2 가스를 첨가하여 상기 제1 비정질 규소막 및 상기 제2 비정질 규소막을 건식 식각하는 박막 트랜지스터 표시판 제조 방법.
  19. 제18항에서,
    상기 제1 가스에 상기 제2 가스를 첨가함으로써 상기 제1 비정질 규소막 및 상기 제2 비정질 규소막과 상기 게이트 절연막의 식각 선택비가 0.85:1 이상인 상태에서 상기 제1 비정질 규소막 및 상기 제2 비정질 규소막을 식각하는 박막 트랜지스터 표시판 제조 방법.
  20. 제12항에서,
    상기 제2 감광막 패턴을 제거한 후 상기 드레인 전극을 드러내는 접촉 구멍을 포함하는 보호막을 형성하는 단계 그리고
    상기 보호막 위에 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판 제조 방법.
  21. 제20항에서,
    상기 접촉 구멍을 포함하는 보호막을 형성하는 단계는 황(S)이 포함되지 않은 불소(F) 계열의 가스를 사용하는 박막 트랜지스터 표시판 제조 방법.
  22. 제21항에서,
    상기 황이 포함되지 않은 불소 계열의 가스는 삼불화질소(NF3), 사불화탄소(CF4), 육불화에탄(C2F6), 삼불화메탄(CHF3), 이불화메탄(CH2F2), 불화메탄(CH3F), 육불화부틴(C4F6), 팔불화부텐(C4F8), 팔불화펜틴(C5F8) 및 불소(F2) 중에서 적어도 하나를 포함하는 박막 트랜지스터 표시판 제조 방법.
KR1020120033254A 2012-03-30 2012-03-30 박막 트랜지스터 표시판 제조 방법 KR102030797B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120033254A KR102030797B1 (ko) 2012-03-30 2012-03-30 박막 트랜지스터 표시판 제조 방법
US13/569,586 US8728882B2 (en) 2012-03-30 2012-08-08 Manufacturing method for thin film transistor array panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120033254A KR102030797B1 (ko) 2012-03-30 2012-03-30 박막 트랜지스터 표시판 제조 방법

Publications (2)

Publication Number Publication Date
KR20130110916A KR20130110916A (ko) 2013-10-10
KR102030797B1 true KR102030797B1 (ko) 2019-11-11

Family

ID=49235590

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120033254A KR102030797B1 (ko) 2012-03-30 2012-03-30 박막 트랜지스터 표시판 제조 방법

Country Status (2)

Country Link
US (1) US8728882B2 (ko)
KR (1) KR102030797B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104090401B (zh) * 2014-06-18 2017-12-29 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN108074863B (zh) * 2017-12-08 2022-04-01 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板及其制备方法
CN110085520B (zh) * 2019-05-09 2020-12-08 深圳市华星光电技术有限公司 薄膜电晶体及其制作方法
CN112420760B (zh) * 2020-11-11 2023-04-07 深圳市华星光电半导体显示技术有限公司 光感应阵列基板及其制备方法、显示器
CN113707559B (zh) * 2021-08-02 2023-12-01 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管的制备方法、薄膜晶体管及显示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050181582A1 (en) * 2000-01-07 2005-08-18 Chun-Gi You Contact structure of wiring and a method for manufacturing the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722339A (ja) 1993-07-05 1995-01-24 Toshiba Corp 薄膜形成方法
JPH07201819A (ja) 1993-12-28 1995-08-04 Kawasaki Steel Corp 銅薄膜のエッチング方法
JPH08153711A (ja) 1994-11-26 1996-06-11 Semiconductor Energy Lab Co Ltd エッチング装置
KR100495856B1 (ko) 1998-12-30 2005-09-02 주식회사 하이닉스반도체 반도체 소자의 구리 금속 배선 형성 방법
JP3377183B2 (ja) 1999-04-09 2003-02-17 セントラル硝子株式会社 Ｎｆ３の処理方法
US6342733B1 (en) 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
KR100361209B1 (ko) 1999-12-29 2002-11-18 주식회사 하이닉스반도체 반도체 소자의 구리 배선 형성 방법
CN1214444C (zh) 2000-07-18 2005-08-10 昭和电工株式会社 用于半导体生产设备的净化气
JP4435388B2 (ja) 2000-07-25 2010-03-17 キヤノンアネルバ株式会社 銅薄膜形成方法
JP2002319569A (ja) 2001-04-19 2002-10-31 Tokyo Electron Ltd ドライエッチング方法
JP3643807B2 (ja) 2001-11-14 2005-04-27 三菱重工業株式会社 エッチング方法及びエッチング装置
US7094684B2 (en) 2002-09-20 2006-08-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR100466310B1 (ko) 2002-11-13 2005-01-14 삼성전자주식회사 금속-절연체-금속 커패시터의 제조 방법
EP2007923B1 (en) 2006-04-10 2017-07-19 Solvay Fluor GmbH Etching process
KR20070120324A (ko) 2006-06-19 2007-12-24 삼성전자주식회사 저저항 배선의 콘택 구조 형성 방법, 저저항 배선의 콘택구조를 갖는 박막 트랜지스터 기판 및 액정 표시 장치의제조 방법
KR20080035150A (ko) * 2006-10-18 2008-04-23 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
KR20080051483A (ko) 2006-12-06 2008-06-11 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
JP4774006B2 (ja) 2007-03-08 2011-09-14 株式会社アルバック エッチング方法
KR101141873B1 (ko) * 2007-10-05 2012-05-24 세키스이가가쿠 고교가부시키가이샤 실리콘의 에칭 방법
KR101432109B1 (ko) * 2007-10-31 2014-08-22 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법
KR101346917B1 (ko) 2008-02-04 2014-01-03 동우 화인켐 주식회사 박막트랜지스터의 제조방법, 및 상기 방법에 이용되는식각액 조성물
KR101582946B1 (ko) * 2009-12-04 2016-01-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101101378B1 (ko) 2009-12-31 2012-01-02 주식회사 엘지화학 Ｔｆｔ-ｌｃｄ용 세정액 조성물

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050181582A1 (en) * 2000-01-07 2005-08-18 Chun-Gi You Contact structure of wiring and a method for manufacturing the same

Also Published As

Publication number Publication date
KR20130110916A (ko) 2013-10-10
US20130260568A1 (en) 2013-10-03
US8728882B2 (en) 2014-05-20

Similar Documents

Publication Publication Date Title
US11997883B2 (en) Organic light emitting diode display device
CN108288621B (zh) 阵列基板的制造方法、阵列基板及显示面板
CN108470717B (zh) 阵列基板及其制备方法、显示面板及显示装置
KR102030797B1 (ko) 박막 트랜지스터 표시판 제조 방법
CN107658345B (zh) 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置
KR102039102B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
CN107546231B (zh) 薄膜晶体管阵列面板
CN107170807B (zh) 一种薄膜晶体管及其制备方法、阵列基板、显示装置
US10121901B2 (en) Pixel structure with isolator and method for fabricating the same
JP2010243594A (ja) 薄膜トランジスタ基板およびその製造方法
JP2007073561A (ja) 薄膜トランジスタ
KR20110067765A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101843871B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
US20230238386A1 (en) Array substrate, method of manufacturing thereof, and display panel
WO2017008347A1 (zh) 阵列基板、阵列基板的制造方法及显示装置
KR101749265B1 (ko) 어레이 기판 및 그 제조 방법
US20120064678A1 (en) Manufacturing method of thin film transistor array panel
KR20160017867A (ko) 표시장치와 그 제조 방법
TW201351659A (zh) 薄膜電晶體及其製造方法
CN106373888A (zh) 薄膜晶体管的制造方法
US20210134722A1 (en) Semiconductor structure and method for fabricating the same
KR101769612B1 (ko) 기판 평탄화 방법
CN113889434A (zh) 阵列基板及其制作方法、液晶显示面板以及显示装置
TW201724360A (zh) 半導體元件的製造方法
KR20170000335A (ko) 디스플레이 패널

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant