JPH11233450A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11233450A JPH11233450A JP10032796A JP3279698A JPH11233450A JP H11233450 A JPH11233450 A JP H11233450A JP 10032796 A JP10032796 A JP 10032796A JP 3279698 A JP3279698 A JP 3279698A JP H11233450 A JPH11233450 A JP H11233450A
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Abstract
(57)【要約】
【課題】基板内に形成したデバイスの電気的特性の基板
面内のばらつきや歩留りの低下を抑制することができる
半導体装置の製造方法を提供する。 【解決手段】イオン注入により半導体基板の所定の位置
に不純物を導入する際に、基板面内の注入ビームの走査
速度を変えながら行なうようにし、デバイス形成後の電
気的特性のばらつきや各工程の管理項目のばらつきを打
ち消している。
面内のばらつきや歩留りの低下を抑制することができる
半導体装置の製造方法を提供する。 【解決手段】イオン注入により半導体基板の所定の位置
に不純物を導入する際に、基板面内の注入ビームの走査
速度を変えながら行なうようにし、デバイス形成後の電
気的特性のばらつきや各工程の管理項目のばらつきを打
ち消している。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関するものである。
造方法に関するものである。
【０００２】
【従来の技術】従来、半導体基板にMOSデバイスを形成
する場合、その製造個数に対して正常に目標値通り動作
する個数の割合である歩留は、その形成過程の種々の工
程で発生する不良、あるいはばらつきに大きく影響され
てきた。実際、ＭＯＳデバイスを形成した後、その電気
的特性を評価した場合、その特性はウエハ面内でばらつ
く。電気的特性のばらつきとは、例えば (１）マスク開
口量のばらつきにより注入ドーズ量のばらつきが発生
し、シート抵抗がばらつく、（２）ゲート加工寸法のば
らつきによる、トランジスタのしきい値電圧や飽和電流
値、また信頼性保証期間がばらつき、あるいは不良とな
る、（３）コンタクト形成時に、上記（１）に加えて、
ドライエッチングのオーバーエッチング量のばらつきに
よる、コンタクト抵抗がばらつき、あるいは不良とな
る、など多数のケースが有る。
する場合、その製造個数に対して正常に目標値通り動作
する個数の割合である歩留は、その形成過程の種々の工
程で発生する不良、あるいはばらつきに大きく影響され
てきた。実際、ＭＯＳデバイスを形成した後、その電気
的特性を評価した場合、その特性はウエハ面内でばらつ
く。電気的特性のばらつきとは、例えば (１）マスク開
口量のばらつきにより注入ドーズ量のばらつきが発生
し、シート抵抗がばらつく、（２）ゲート加工寸法のば
らつきによる、トランジスタのしきい値電圧や飽和電流
値、また信頼性保証期間がばらつき、あるいは不良とな
る、（３）コンタクト形成時に、上記（１）に加えて、
ドライエッチングのオーバーエッチング量のばらつきに
よる、コンタクト抵抗がばらつき、あるいは不良とな
る、など多数のケースが有る。
【０００３】一方、その分布状態の一例を図６に示す。
分布状態としては、例えば、ウエハ１の中心に対して、
同心円状に変化するといった傾向をもつタイプ５１、ウ
エハの特定の端部全面が他の領域とは異なっているタイ
プ５２、ウエハ面内の局所的に他の領域とは異なってい
るタイプ５３などがばらつきの種類として上げられる。
そこで、その対策として、各工程で項目と規格値を決め
管理する、あるいはダミーウエハを用いた先行の条件出
しなどを行なっている。一方、デバイス形成後でも、検
査工程でウエハ面内での動作ばらつきを調べ、原因を究
明し、次のサンプル形成にはフィードバックを行なうな
どで歩留りの向上を図ってきた。
分布状態としては、例えば、ウエハ１の中心に対して、
同心円状に変化するといった傾向をもつタイプ５１、ウ
エハの特定の端部全面が他の領域とは異なっているタイ
プ５２、ウエハ面内の局所的に他の領域とは異なってい
るタイプ５３などがばらつきの種類として上げられる。
そこで、その対策として、各工程で項目と規格値を決め
管理する、あるいはダミーウエハを用いた先行の条件出
しなどを行なっている。一方、デバイス形成後でも、検
査工程でウエハ面内での動作ばらつきを調べ、原因を究
明し、次のサンプル形成にはフィードバックを行なうな
どで歩留りの向上を図ってきた。
【０００４】ところで、半導体基板中の不純物分布はデ
バイスの電気特性を決定する第１の要因である。現在、
半導体基板中への不純物の主な導入方法として、イオン
注入方法が用いられている。イオン注入を行なうための
装置の校正は、主に、イオンソース部、引き出し電極
部、分析管部、後段加速部、Ｘ−Ｙ方向スキャン部、ウ
エハステージ、搬送部に分けられる。このような構造の
もと、イオン注入は、イオンソース部でプロセスガスを
イオン化し、所定の電圧でイオンを引き出し、必要なイ
オンのみ分析管で分け、所定のエネルギーまで加速し、
イオンビームとする。このビームを種々の電場または磁
場をもちいて、ウエハに対して全面に走査し、ウエハ面
内に均一にイオンを導入するといった方法である。ウエ
ハへのビームの走査方法としては、ビーム自身をスキャ
ンする方法と、ウエハを機械的に動かすことにより相対
的に走査する方法、あるいは電気的なスキャンと機械的
なスキャンを複合させた方法がある。いずれの方法にし
ても、図８に示すようにシリコンウエハ７２面内に、水
平方向７３および垂直方向７１にイオンビーム７４を走
査することで、面内に均一に不純物となるイオンを導入
する。ウエハ面内での均一性を向上するため、スキャン
( ビーム走査）は数Ｈｚから数ｋＨｚといった周波数で
行なわれる。また、このビーム走査は、図７に時間６２
に対するウエハ面内の水平および垂直方向の注入ビーム
の走査位置６１の波形を示すように、同図（ａ）の一定
の三角波６３あるいは同図（ｂ）の正弦波６４を繰り返
すことで行なわれる。このような方法を採ることによ
り、イオン注入工程はデバイス形成の種々の工程の中
で、他工程と比べて格段に面内均一性が１％程度と制御
性よく行なわれており、電気特性のばらつきや歩留りに
対する影響はほとんどない。
バイスの電気特性を決定する第１の要因である。現在、
半導体基板中への不純物の主な導入方法として、イオン
注入方法が用いられている。イオン注入を行なうための
装置の校正は、主に、イオンソース部、引き出し電極
部、分析管部、後段加速部、Ｘ−Ｙ方向スキャン部、ウ
エハステージ、搬送部に分けられる。このような構造の
もと、イオン注入は、イオンソース部でプロセスガスを
イオン化し、所定の電圧でイオンを引き出し、必要なイ
オンのみ分析管で分け、所定のエネルギーまで加速し、
イオンビームとする。このビームを種々の電場または磁
場をもちいて、ウエハに対して全面に走査し、ウエハ面
内に均一にイオンを導入するといった方法である。ウエ
ハへのビームの走査方法としては、ビーム自身をスキャ
ンする方法と、ウエハを機械的に動かすことにより相対
的に走査する方法、あるいは電気的なスキャンと機械的
なスキャンを複合させた方法がある。いずれの方法にし
ても、図８に示すようにシリコンウエハ７２面内に、水
平方向７３および垂直方向７１にイオンビーム７４を走
査することで、面内に均一に不純物となるイオンを導入
する。ウエハ面内での均一性を向上するため、スキャン
( ビーム走査）は数Ｈｚから数ｋＨｚといった周波数で
行なわれる。また、このビーム走査は、図７に時間６２
に対するウエハ面内の水平および垂直方向の注入ビーム
の走査位置６１の波形を示すように、同図（ａ）の一定
の三角波６３あるいは同図（ｂ）の正弦波６４を繰り返
すことで行なわれる。このような方法を採ることによ
り、イオン注入工程はデバイス形成の種々の工程の中
で、他工程と比べて格段に面内均一性が１％程度と制御
性よく行なわれており、電気特性のばらつきや歩留りに
対する影響はほとんどない。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような工程毎の管理では、実際に試料を処理した後でウ
エハを調べると、規格外れを起こしており、かつ再度や
りなおしてこの工程を行なうことができずに、そのまま
後工程に進めるあるいはウエハの抜き取りをする場合が
発生する。
ような工程毎の管理では、実際に試料を処理した後でウ
エハを調べると、規格外れを起こしており、かつ再度や
りなおしてこの工程を行なうことができずに、そのまま
後工程に進めるあるいはウエハの抜き取りをする場合が
発生する。
【０００６】また、デバイス形成後の電気的な評価結果
を元に対策を行なう場合でも、最初の試料での歩留りは
修正できず、また原因は究明されたが、デバイス形成工
程の特性上、改良が不可能な場合がある。すなわち、原
因がわかっても修正不可能な不良や、突発的に発生した
不良に対しては、全くばらつきを抑制したり、歩留りを
あげる手段がなかった。
を元に対策を行なう場合でも、最初の試料での歩留りは
修正できず、また原因は究明されたが、デバイス形成工
程の特性上、改良が不可能な場合がある。すなわち、原
因がわかっても修正不可能な不良や、突発的に発生した
不良に対しては、全くばらつきを抑制したり、歩留りを
あげる手段がなかった。
【０００７】したがって、この発明の目的は、新たに工
程を増やしたり、新たなプロセス開発を必要とすること
なく、基板内に形成したデバイスの電気的特性の基板面
内のばらつきや歩留りの低下を抑制することができる半
導体装置の製造方法を提供することである。
程を増やしたり、新たなプロセス開発を必要とすること
なく、基板内に形成したデバイスの電気的特性の基板面
内のばらつきや歩留りの低下を抑制することができる半
導体装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、イオン注入により半導体基板の所定の
位置に不純物を導入する際に、基板面内の注入ビームの
走査速度を変えながら行なうようにしたことを特徴とす
るものである。請求項１記載の半導体装置の製造方法に
よれば、注入ビームの走査速度に反比例して注入される
不純物導入量が変化するので、新たに工程を増やした
り、新たなプロセス開発を必要とすることなく、基板内
に形成したＭＯＳデバイスなどの電気的特性の基板面内
のばらつきや歩留り低下を抑制することができる。
置の製造方法は、イオン注入により半導体基板の所定の
位置に不純物を導入する際に、基板面内の注入ビームの
走査速度を変えながら行なうようにしたことを特徴とす
るものである。請求項１記載の半導体装置の製造方法に
よれば、注入ビームの走査速度に反比例して注入される
不純物導入量が変化するので、新たに工程を増やした
り、新たなプロセス開発を必要とすることなく、基板内
に形成したＭＯＳデバイスなどの電気的特性の基板面内
のばらつきや歩留り低下を抑制することができる。
【０００９】請求項２記載の半導体装置の製造方法は、
請求項１において、半導体基板の所定の位置にはデバイ
スが形成され、基板面内の注入ビームの走査速度は、基
板面内の電気的特性の不均一性を打ち消すように変える
ものである。請求項２記載の半導体装置の製造方法によ
れば、請求項１と同様な効果がある。
請求項１において、半導体基板の所定の位置にはデバイ
スが形成され、基板面内の注入ビームの走査速度は、基
板面内の電気的特性の不均一性を打ち消すように変える
ものである。請求項２記載の半導体装置の製造方法によ
れば、請求項１と同様な効果がある。
【００１０】請求項３記載の半導体装置の製造方法は、
請求項１において、基板面内のイオンの注入ビームの走
査速度は、デバイスを形成する複数の工程のうち、特定
の工程での基板面内の不均一性が原因となる電気的特性
のばらつきを打ち消すように変えられるものである。請
求項３記載の半導体装置の製造方法によれば、請求項１
と同様な効果がある。
請求項１において、基板面内のイオンの注入ビームの走
査速度は、デバイスを形成する複数の工程のうち、特定
の工程での基板面内の不均一性が原因となる電気的特性
のばらつきを打ち消すように変えられるものである。請
求項３記載の半導体装置の製造方法によれば、請求項１
と同様な効果がある。
【００１１】請求項４記載の半導体装置の製造方法は、
請求項１において、基板面内のイオンの注入ビームの走
査速度は、デバイスを形成する複数の工程のうち、一の
工程で発生した基板面内の不均一性が原因となる電気的
特性のばらつきを、一の工程に続く第１回目の注入もし
くは第１回目を含む複数のイオン注入工程で打ち消すよ
うに変えられるものである。
請求項１において、基板面内のイオンの注入ビームの走
査速度は、デバイスを形成する複数の工程のうち、一の
工程で発生した基板面内の不均一性が原因となる電気的
特性のばらつきを、一の工程に続く第１回目の注入もし
くは第１回目を含む複数のイオン注入工程で打ち消すよ
うに変えられるものである。
【００１２】請求項４記載の半導体装置の製造方法によ
れば、請求項１と同様な効果がある。請求項５記載の半
導体装置の製造方法は、同一工程をもって複数の半導体
装置を製造するにあたり、半導体装置を形成した半導体
基板面内での電気的特性の不均一性を打ち消すように、
半導体装置の製造工程以降の半導体装置の製造工程のイ
オン注入工程において、半導体基板面内で注入ビームの
走査速度を変えながら行なうことを特徴とするものであ
る。
れば、請求項１と同様な効果がある。請求項５記載の半
導体装置の製造方法は、同一工程をもって複数の半導体
装置を製造するにあたり、半導体装置を形成した半導体
基板面内での電気的特性の不均一性を打ち消すように、
半導体装置の製造工程以降の半導体装置の製造工程のイ
オン注入工程において、半導体基板面内で注入ビームの
走査速度を変えながら行なうことを特徴とするものであ
る。
【００１３】請求項５記載の半導体装置の製造方法によ
れば、請求項１と同様な効果がある。
れば、請求項１と同様な効果がある。
【００１４】
【発明の実施の形態】請求項１記載の半導体装置の製造
方法の一実施の形態として、基板にＭＯＳ型デバイスを
形成した際、デバイス形成工程の内イオン注入工程で注
入ビームの走査速度を変えて、ウエハ面内での電気特性
の不均一性を打ち消し、これにより面内ばらつきを抑制
できる方法を図１および図２を参照しながら説明する。
方法の一実施の形態として、基板にＭＯＳ型デバイスを
形成した際、デバイス形成工程の内イオン注入工程で注
入ビームの走査速度を変えて、ウエハ面内での電気特性
の不均一性を打ち消し、これにより面内ばらつきを抑制
できる方法を図１および図２を参照しながら説明する。
【００１５】図１は、請求項１の発明の一実施の形態に
おける動作説明のためのイオンビームの走査速度１２と
注入ドーズ量１１の関係を示した図である。図２はその
実施の形態における動作説明のための時間２３に対する
ウエハ面内の水平および垂直方向の注入ビームの走査位
置２４を示した図である。この半導体装置の製造方法
は、イオン注入により半導体基板の所定の位置に不純物
を導入する際に、基板面内の注入ビームの走査速度を変
えながら行なうものである。
おける動作説明のためのイオンビームの走査速度１２と
注入ドーズ量１１の関係を示した図である。図２はその
実施の形態における動作説明のための時間２３に対する
ウエハ面内の水平および垂直方向の注入ビームの走査位
置２４を示した図である。この半導体装置の製造方法
は、イオン注入により半導体基板の所定の位置に不純物
を導入する際に、基板面内の注入ビームの走査速度を変
えながら行なうものである。
【００１６】ウエハ面内にイオン注入ビームを照射する
際の、走査速度と一回の走査で注入されるドーズ量は図
１に示すように１次で反比例し、１次の直線１３を示
す。すなわち、速度が速くなれば、その瞬間のウエハに
ビームがあたっている時間も短くなるため、実際に注入
される不純物量も低下する。従来のビーム走査を図７
（ａ）のように三角波６３とした場合、図２（ｂ）に示
すようにウエハ面内で走査速度を速くした箇所２２と、
図２（ａ）に示すように遅くした箇所２１を任意に作っ
た場合、これに対応し、面内で注入ドーズ量が薄いとこ
ろと濃い所が発生する。つまり、注入ビームの走査速度
１２を変えることにより、ウエハ面内の任意の位置に、
任意の量だけ不純物を導入することができる。
際の、走査速度と一回の走査で注入されるドーズ量は図
１に示すように１次で反比例し、１次の直線１３を示
す。すなわち、速度が速くなれば、その瞬間のウエハに
ビームがあたっている時間も短くなるため、実際に注入
される不純物量も低下する。従来のビーム走査を図７
（ａ）のように三角波６３とした場合、図２（ｂ）に示
すようにウエハ面内で走査速度を速くした箇所２２と、
図２（ａ）に示すように遅くした箇所２１を任意に作っ
た場合、これに対応し、面内で注入ドーズ量が薄いとこ
ろと濃い所が発生する。つまり、注入ビームの走査速度
１２を変えることにより、ウエハ面内の任意の位置に、
任意の量だけ不純物を導入することができる。
【００１７】したがって、新たに工程を増やしたり、新
たなプロセス開発を必要とすることなく、基板内に形成
したデバイスの電気的特性の基板面内のばらつきや歩留
りの低下を抑制することができる。請求項２記載の半導
体装置の製造方法の一実施の形態として、基板にＭＯＳ
型デバイスを形成した際、デバイス形成工程の内のイオ
ン注入工程で注入ビームの走査速度を変えて、ウエハ面
内での電気特性の不均一性を打ち消し、これにより面内
ばらつきや歩留りの低下を抑制できる方法を図３を参照
しながら説明する。図３はこの実施の形態における動作
説明のためのウエハ面内の注入ビームの走査位置を示し
た図である。
たなプロセス開発を必要とすることなく、基板内に形成
したデバイスの電気的特性の基板面内のばらつきや歩留
りの低下を抑制することができる。請求項２記載の半導
体装置の製造方法の一実施の形態として、基板にＭＯＳ
型デバイスを形成した際、デバイス形成工程の内のイオ
ン注入工程で注入ビームの走査速度を変えて、ウエハ面
内での電気特性の不均一性を打ち消し、これにより面内
ばらつきや歩留りの低下を抑制できる方法を図３を参照
しながら説明する。図３はこの実施の形態における動作
説明のためのウエハ面内の注入ビームの走査位置を示し
た図である。
【００１８】この半導体装置の製造方法は、請求項１の
発明の実施の形態において、半導体基板の所定の位置に
はＭＯＳデバイスが形成され、基板面内の注入ビームの
走査速度は、基板面内の電気的特性の不均一性を打ち消
すように変えるものである。図３（ａ）では、シリコン
ウエハ３２について、イオン注入工程のビームの走査方
向の垂直方向走査３１と水平方向走査３３とした場合に
特定の場所に電気的特性の不均一発生部３４が発生して
いる。
発明の実施の形態において、半導体基板の所定の位置に
はＭＯＳデバイスが形成され、基板面内の注入ビームの
走査速度は、基板面内の電気的特性の不均一性を打ち消
すように変えるものである。図３（ａ）では、シリコン
ウエハ３２について、イオン注入工程のビームの走査方
向の垂直方向走査３１と水平方向走査３３とした場合に
特定の場所に電気的特性の不均一発生部３４が発生して
いる。
【００１９】図３（ｂ）では、シリコンウエハ３２にお
いて、イオン注入を行なう場合、先の電気的特性の不均
一発生部３４に対応するように、走査速度変更領域３５
で注入ビームの走査３６を変えて、注入による不純物導
入量も変更し、その結果電気的特性の不均一性を是正す
る。例えば、注入不純物量を多くする必要がある場合に
は、ビームの走査３６を走査速度変更領域３５内で遅く
する、また逆に少なくする必要がある場合には速くする
ことで不均一性を是正できる。つまり、注入工程でのビ
ームの走査速度を変えることにより、シリコンウエハ３
２に半導体装置を形成した場合の、電気的特性の不均一
性を抑制可能となる。
いて、イオン注入を行なう場合、先の電気的特性の不均
一発生部３４に対応するように、走査速度変更領域３５
で注入ビームの走査３６を変えて、注入による不純物導
入量も変更し、その結果電気的特性の不均一性を是正す
る。例えば、注入不純物量を多くする必要がある場合に
は、ビームの走査３６を走査速度変更領域３５内で遅く
する、また逆に少なくする必要がある場合には速くする
ことで不均一性を是正できる。つまり、注入工程でのビ
ームの走査速度を変えることにより、シリコンウエハ３
２に半導体装置を形成した場合の、電気的特性の不均一
性を抑制可能となる。
【００２０】請求項３および請求項４記載の半導体装置
の製造方法の一実施の形態として、基板にＭＯＳ型デバ
イスを形成する際、デバイス形成工程のいずれかで電気
的特性に影響がでるウエハ面内での不均一性が発生した
場合、イオン注入工程で注入ビームの走査速度を変え
て、ウエハ面内での電気特性の不均一性を打ち消し、面
内ばらつきや歩留りの低下を抑制できる方法を図４を参
照しながら説明する。
の製造方法の一実施の形態として、基板にＭＯＳ型デバ
イスを形成する際、デバイス形成工程のいずれかで電気
的特性に影響がでるウエハ面内での不均一性が発生した
場合、イオン注入工程で注入ビームの走査速度を変え
て、ウエハ面内での電気特性の不均一性を打ち消し、面
内ばらつきや歩留りの低下を抑制できる方法を図４を参
照しながら説明する。
【００２１】図４はこの発明の実施の形態における工程
図である。図４において、同図（ａ）はプロセスフロー
１（１０１）のフロー図、同図（ｂ）はプロセスフロー
２（１０２）のフロー図であり、その中で同図（ａ）に
おいて、１０３は投入、１０４はプロセス１、１０５は
プロセス２、１０８はプロセス３、１０９はプロセス
４、１０６はプロセス２（１０５）での工程管理項目測
定、１２１はそのイオン注入工程１０７へのフィードバ
ック、１０７はプロセス４（１０９）での工程管理項目
測定、１２２はそのイオン注入工程１１１へのフィード
バック、１１２は工程終了、１１３は電気的特性測定を
示す。また同図（ｂ）において、１１４はゲート構成膜
の堆積、１１５はフォトリソグラフィ工程、１１６はフ
ォトリソグラフィ工程１１５の工程管理項目測定、１１
７はドライエッチング工程、１１８はＬＤＤ注入工程、
１１９はサイドウォール形成工程、１２０はソ−ス／ド
レイン注入工程、１２３はフォトリソグラフィ工程１１
５での工程管理項目測定１１６の結果のＬＤＤ注入工程
へのフィードバックを示している。
図である。図４において、同図（ａ）はプロセスフロー
１（１０１）のフロー図、同図（ｂ）はプロセスフロー
２（１０２）のフロー図であり、その中で同図（ａ）に
おいて、１０３は投入、１０４はプロセス１、１０５は
プロセス２、１０８はプロセス３、１０９はプロセス
４、１０６はプロセス２（１０５）での工程管理項目測
定、１２１はそのイオン注入工程１０７へのフィードバ
ック、１０７はプロセス４（１０９）での工程管理項目
測定、１２２はそのイオン注入工程１１１へのフィード
バック、１１２は工程終了、１１３は電気的特性測定を
示す。また同図（ｂ）において、１１４はゲート構成膜
の堆積、１１５はフォトリソグラフィ工程、１１６はフ
ォトリソグラフィ工程１１５の工程管理項目測定、１１
７はドライエッチング工程、１１８はＬＤＤ注入工程、
１１９はサイドウォール形成工程、１２０はソ−ス／ド
レイン注入工程、１２３はフォトリソグラフィ工程１１
５での工程管理項目測定１１６の結果のＬＤＤ注入工程
へのフィードバックを示している。
【００２２】この半導体装置の製造方法は、請求項１記
載の実施の形態において、基板面内のイオンの注入ビー
ムの走査速度が、ＭＯＳデバイスを形成する複数の工程
のうち、特定の工程での基板面内の不均一性が原因とな
る電気的特性のばらつきを打ち消すように変えられるも
のである。とくに一の工程で発生した基板面内の不均一
性を、その工程に続く第１回目の注入または第１回目を
含む複数のイオン注入工程で打ち消すように変えられ
る。
載の実施の形態において、基板面内のイオンの注入ビー
ムの走査速度が、ＭＯＳデバイスを形成する複数の工程
のうち、特定の工程での基板面内の不均一性が原因とな
る電気的特性のばらつきを打ち消すように変えられるも
のである。とくに一の工程で発生した基板面内の不均一
性を、その工程に続く第１回目の注入または第１回目を
含む複数のイオン注入工程で打ち消すように変えられ
る。
【００２３】たとえば、図４（ａ）のプロセスフロー１
（１０１）でデバイスを形成する場合、特定のプロセス
２（１０５）では、ＭＯＳデバイスを形成する際、ダミ
ーウエハや実試料の処理後に、装置管理と歩留り確保の
ため、管理項目測定１０６を設けている。プロセス２
（１０５）でウエハ面内にばらつきが発生していた場
合、これをプロセス２（１０５）に続くイオン注入１０
７にフィードバック１２１して、このばらつきを打ち消
すようにそのビーム電流の走査速度を変え、注入ドーズ
量を調整し、その結果この試料での電気特性のばらつき
あるいは歩留りの低下を抑制できる。
（１０１）でデバイスを形成する場合、特定のプロセス
２（１０５）では、ＭＯＳデバイスを形成する際、ダミ
ーウエハや実試料の処理後に、装置管理と歩留り確保の
ため、管理項目測定１０６を設けている。プロセス２
（１０５）でウエハ面内にばらつきが発生していた場
合、これをプロセス２（１０５）に続くイオン注入１０
７にフィードバック１２１して、このばらつきを打ち消
すようにそのビーム電流の走査速度を変え、注入ドーズ
量を調整し、その結果この試料での電気特性のばらつき
あるいは歩留りの低下を抑制できる。
【００２４】またフォトリソグラフィ工程１１５で、歩
留りの向上と試料の管理を目的として、各所のパターン
寸法を測定している。ＭＯＳトランジスタのゲート電極
のフォトリソグラフィ１１５によるパターニングについ
ても、例えばウエハ面内での特定のパターンでの寸法ば
らつきを測定（１１６）する。この結果を、このゲート
形成工程に続くイオン注入工程である、ＬＤＤ注入１１
８やソ−ス／ドレイン注入１２０に対してフィードバッ
ク１２３し、そのビーム走査速度を変えることで打ち消
す。またゲート寸法が細くなった場合、そのトランジス
タの短チャネル効果が顕著になり、たとえばパンチスル
ーによるしきい値電圧の低下が起こる。そこで、ＬＤＤ
注入１１８の注入ビームの走査速度をその領域のみ速く
することで、ドーズ量を若干低くし、短チャネル効果を
抑制できる。この結果、試料の電気的特性の面内ばらつ
きを抑制することで、歩留りの低下が抑制できる。よっ
て、イオン注入前の工程である、フォトリソグラフィ工
程１１５でのばらつきをイオン注入工程で抑制すること
により、ばらつきが発生した試料そのものの歩留りの劣
化を低減することが可能となる。
留りの向上と試料の管理を目的として、各所のパターン
寸法を測定している。ＭＯＳトランジスタのゲート電極
のフォトリソグラフィ１１５によるパターニングについ
ても、例えばウエハ面内での特定のパターンでの寸法ば
らつきを測定（１１６）する。この結果を、このゲート
形成工程に続くイオン注入工程である、ＬＤＤ注入１１
８やソ−ス／ドレイン注入１２０に対してフィードバッ
ク１２３し、そのビーム走査速度を変えることで打ち消
す。またゲート寸法が細くなった場合、そのトランジス
タの短チャネル効果が顕著になり、たとえばパンチスル
ーによるしきい値電圧の低下が起こる。そこで、ＬＤＤ
注入１１８の注入ビームの走査速度をその領域のみ速く
することで、ドーズ量を若干低くし、短チャネル効果を
抑制できる。この結果、試料の電気的特性の面内ばらつ
きを抑制することで、歩留りの低下が抑制できる。よっ
て、イオン注入前の工程である、フォトリソグラフィ工
程１１５でのばらつきをイオン注入工程で抑制すること
により、ばらつきが発生した試料そのものの歩留りの劣
化を低減することが可能となる。
【００２５】なお、この工程ばらつきは突発的に発生し
た場合にも同様の効果がある。また、デバイス形成のば
らつきとしては、上記実施の形態で、フォトリソグラフ
ィ工程１１５のパターニングの代わりに、ゲート加工時
のドライエッチングのばらつきと置き換えても、同様の
効果がある。またゲート形成以外でも、イオン注入工程
前に施される、洗浄工程、フォトリソグラフィ工程、エ
ッチング工程、膜堆積工程、炉工程、あるいは前工程の
イオン注入工程についてばらつきが発生した場合でも、
同様の効果がある。
た場合にも同様の効果がある。また、デバイス形成のば
らつきとしては、上記実施の形態で、フォトリソグラフ
ィ工程１１５のパターニングの代わりに、ゲート加工時
のドライエッチングのばらつきと置き換えても、同様の
効果がある。またゲート形成以外でも、イオン注入工程
前に施される、洗浄工程、フォトリソグラフィ工程、エ
ッチング工程、膜堆積工程、炉工程、あるいは前工程の
イオン注入工程についてばらつきが発生した場合でも、
同様の効果がある。
【００２６】請求項５記載の半導体装置の製造方法の一
実施の形態として、半導体基板にＭＯＳ型デバイスを形
成する際、同一の工程で、複数の半導体装置を製造する
場合、特定の半導体装置で発生したウエハ面内での電気
的特性のばらつきを、それ以降の半導体装置についての
デバイス形成工程のいずれかのイオン注入工程で、注入
ビームの走査速度を変えて、ウエハ面内での電気特性の
不均一性を打ち消し、面内ばらつきや歩留りの低下を抑
制できる方法を図５を参照しながら説明する。図５はこ
の発明の実施の形態における工程図である。
実施の形態として、半導体基板にＭＯＳ型デバイスを形
成する際、同一の工程で、複数の半導体装置を製造する
場合、特定の半導体装置で発生したウエハ面内での電気
的特性のばらつきを、それ以降の半導体装置についての
デバイス形成工程のいずれかのイオン注入工程で、注入
ビームの走査速度を変えて、ウエハ面内での電気特性の
不均一性を打ち消し、面内ばらつきや歩留りの低下を抑
制できる方法を図５を参照しながら説明する。図５はこ
の発明の実施の形態における工程図である。
【００２７】図５において、同図（ａ）は半導体装置１
（３０１）を形成するプロセスフロー、同図（ｂ）は半
導体装置２（３０２）を形成するプロセスフローであ
り、その中の同図（ａ）において、２０１は投入、２０
２は半導体装置１（３０３）の全形成工程、２０８はプ
ロセス終了、２０９は電気的特性評価を示す。同図
（ｂ）において、２１０は半導体装置２の投入、２０４
は複数の形成工程、２０５はイオン注入工程、２０６は
イオン注入工程２０５に続く複数の形成工程、２１７は
終了、２１８は半導体装置２の電気測定による電気的特
性評価、２１９は半導体装置１の電気的特性評価の結果
の半導体装置２の形成工程中のイオン注入工程２０５へ
のフィードバックを示す。
（３０１）を形成するプロセスフロー、同図（ｂ）は半
導体装置２（３０２）を形成するプロセスフローであ
り、その中の同図（ａ）において、２０１は投入、２０
２は半導体装置１（３０３）の全形成工程、２０８はプ
ロセス終了、２０９は電気的特性評価を示す。同図
（ｂ）において、２１０は半導体装置２の投入、２０４
は複数の形成工程、２０５はイオン注入工程、２０６は
イオン注入工程２０５に続く複数の形成工程、２１７は
終了、２１８は半導体装置２の電気測定による電気的特
性評価、２１９は半導体装置１の電気的特性評価の結果
の半導体装置２の形成工程中のイオン注入工程２０５へ
のフィードバックを示す。
【００２８】この半導体装置の製造方法は、同一工程を
もって複数の半導体装置を製造するにあたり、半導体装
置を形成した半導体基板面内での電気的特性の不均一性
を打ち消すように、半導体装置の製造工程以降の半導体
装置の製造工程のイオン注入工程において、半導体基板
面内で注入ビームの走査速度を変えながら行なうもので
ある。
もって複数の半導体装置を製造するにあたり、半導体装
置を形成した半導体基板面内での電気的特性の不均一性
を打ち消すように、半導体装置の製造工程以降の半導体
装置の製造工程のイオン注入工程において、半導体基板
面内で注入ビームの走査速度を変えながら行なうもので
ある。
【００２９】たとえば、半導体装置１（３０１）を形成
し、電気的特性評価２０９を行なった際、その特性がウ
エハ面内で不均一であった場合、半導体装置２の形成中
の少なくとも１回以上のイオン注入工程において、その
不均一性のウエハ面内での傾向を打ち消すように、注入
ビームの走査速度を変えることにより、半導体装置１
（３０１）では発生した電気的特性の不均一性を、半導
体装置２（３０２）では是正でき、歩留り低下を抑制で
きる。
し、電気的特性評価２０９を行なった際、その特性がウ
エハ面内で不均一であった場合、半導体装置２の形成中
の少なくとも１回以上のイオン注入工程において、その
不均一性のウエハ面内での傾向を打ち消すように、注入
ビームの走査速度を変えることにより、半導体装置１
（３０１）では発生した電気的特性の不均一性を、半導
体装置２（３０２）では是正でき、歩留り低下を抑制で
きる。
【００３０】
【発明の効果】請求項１記載の半導体装置の製造方法に
よれば、注入ビームの走査速度に反比例して注入される
不純物導入量が変化するので、新たに工程を増やした
り、新たなプロセス開発を必要とすることなく、基板内
に形成したＭＯＳデバイスなどの電気的特性の基板面内
のばらつきや歩留り低下を抑制することができる。
よれば、注入ビームの走査速度に反比例して注入される
不純物導入量が変化するので、新たに工程を増やした
り、新たなプロセス開発を必要とすることなく、基板内
に形成したＭＯＳデバイスなどの電気的特性の基板面内
のばらつきや歩留り低下を抑制することができる。
【００３１】請求項２記載の半導体装置の製造方法によ
れば、請求項１と同様な効果がある。請求項３記載の半
導体装置の製造方法によれば、請求項１と同様な効果が
ある。請求項４記載の半導体装置の製造方法によれば、
請求項１と同様な効果がある。
れば、請求項１と同様な効果がある。請求項３記載の半
導体装置の製造方法によれば、請求項１と同様な効果が
ある。請求項４記載の半導体装置の製造方法によれば、
請求項１と同様な効果がある。
【００３２】請求項５記載の半導体装置の製造方法によ
れば、請求項１と同様な効果がある。
れば、請求項１と同様な効果がある。
【図１】請求項１の発明の一実施の形態における動作説
明のための走査速度に対する注入ドーズ量の関係図であ
る。
明のための走査速度に対する注入ドーズ量の関係図であ
る。
【図２】その実施の形態における動作説明のための時間
に対するウエハ面内の水平／垂直方向の注入ビームの走
査位置の波形図である。
に対するウエハ面内の水平／垂直方向の注入ビームの走
査位置の波形図である。
【図３】請求項２の発明の一実施の形態における動作説
明のためのイオン注入ビームの走査の過程の途中を示す
説明図である。
明のためのイオン注入ビームの走査の過程の途中を示す
説明図である。
【図４】請求項３および請求項４の発明の一実施の形態
における半導体装置の製造方法のプロセスフロー図であ
る。
における半導体装置の製造方法のプロセスフロー図であ
る。
【図５】請求項５の発明の一実施の形態における半導体
装置の製造方法のプロセスフロー図である。
装置の製造方法のプロセスフロー図である。
【図６】従来例における半導体基板のウエハ面内の電気
的特性のばらつきの分布状態を示す説明図である。
的特性のばらつきの分布状態を示す説明図である。
【図７】時間に対するウエハ面内の水平／垂直方向の注
入ビームの走査位置の波形図である。
入ビームの走査位置の波形図である。
【図８】従来例におけるウエハ面内にイオンビームを走
査する過程を説明する説明図である。
査する過程を説明する説明図である。
１１ 注入ドーズ量（不純物の導入） １２ 走査速度 ３４ 電気的特性の不均一発生部 ３５ 走査速度変更領域 ３６ ビームの走査 ６３ 三角波 ６４ 正弦波
Claims (5)
- 【請求項１】 イオン注入により半導体基板の所定の位
置に不純物を導入する際に、基板面内の注入ビームの走
査速度を変えながら行なうようにしたことを特徴とする
半導体装置の製造方法。 - 【請求項２】 半導体基板の所定の位置にはデバイスが
形成され、基板面内の注入ビームの走査速度は、前記基
板面内の電気的特性の不均一性を打ち消すように変える
ものである請求項１記載の半導体装置の製造方法。 - 【請求項３】 基板面内のイオンの注入ビームの走査速
度は、デバイスを形成する複数の工程のうち、特定の工
程での基板面内の不均一性が原因となる電気的特性のば
らつきを打ち消すように変えられる請求項１記載の半導
体装置の製造方法。 - 【請求項４】 基板面内のイオンの注入ビームの走査速
度は、デバイスを形成する複数の工程のうち、一の工程
で発生した前記基板面内の不均一性が原因となる電気的
特性のばらつきを、前記一の工程に続く第１回目の注入
もしくは前記第１回目を含む複数のイオン注入工程で打
ち消すように変えられる請求項１記載の半導体装置の製
造方法。 - 【請求項５】 同一工程をもって複数の半導体装置を製
造するにあたり、前記半導体装置を形成した半導体基板
面内での電気的特性の不均一性を打ち消すように、前記
半導体装置の製造工程以降の半導体装置の製造工程のイ
オン注入工程において、前記半導体基板面内で注入ビー
ムの走査速度を変えながら行なうことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10032796A JPH11233450A (ja) | 1998-02-16 | 1998-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10032796A JPH11233450A (ja) | 1998-02-16 | 1998-02-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233450A true JPH11233450A (ja) | 1999-08-27 |
Family
ID=12368822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10032796A Pending JPH11233450A (ja) | 1998-02-16 | 1998-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233450A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086530A (ja) * | 2001-09-11 | 2003-03-20 | Sony Corp | イオン注入方法およびイオン注入装置 |
| JP2005026692A (ja) * | 2003-07-01 | 2005-01-27 | Samsung Electronics Co Ltd | 半導体ウェーハの各領域別に不純物の濃度が異なる集積回路半導体素子およびその製造方法 |
| WO2005112088A1 (ja) * | 2004-05-14 | 2005-11-24 | Matsushita Electric Industrial Co., Ltd. | 半導体装置の製造方法および製造装置 |
| US7208330B2 (en) * | 2005-01-12 | 2007-04-24 | Texas Instruments Incorporated | Method for varying the uniformity of a dopant as it is placed in a substrate by varying the speed of the implant across the substrate |
| JP2010118235A (ja) * | 2008-11-12 | 2010-05-27 | Nissin Ion Equipment Co Ltd | イオン注入方法およびイオン注入装置 |
| JP2010206195A (ja) * | 2009-02-27 | 2010-09-16 | Taiwan Semiconductor Manufacturing Co Ltd | イオン注入プロセスの制御方法及びそのシステム |
| JP2016225632A (ja) * | 2015-06-02 | 2016-12-28 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ | 複数の半導体ウェハ上に複数の半導体デバイスを形成する方法 |
| US10217607B2 (en) | 2016-09-06 | 2019-02-26 | Sumitomo Heavy Industries Ion Technology Co., Ltd. | Ion implantation apparatus and ion implantation method |
-
1998
- 1998-02-16 JP JP10032796A patent/JPH11233450A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086530A (ja) * | 2001-09-11 | 2003-03-20 | Sony Corp | イオン注入方法およびイオン注入装置 |
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| JPWO2005112088A1 (ja) * | 2004-05-14 | 2008-03-27 | 松下電器産業株式会社 | 半導体装置の製造方法および製造装置 |
| US7858479B2 (en) | 2004-05-14 | 2010-12-28 | Panasonic Corporation | Method and apparatus of fabricating semiconductor device |
| US7208330B2 (en) * | 2005-01-12 | 2007-04-24 | Texas Instruments Incorporated | Method for varying the uniformity of a dopant as it is placed in a substrate by varying the speed of the implant across the substrate |
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| US8368036B2 (en) | 2008-11-12 | 2013-02-05 | Nissin Ion Equipment Co., Ltd. | Ion implantation method and ion implantation apparatus |
| JP2010206195A (ja) * | 2009-02-27 | 2010-09-16 | Taiwan Semiconductor Manufacturing Co Ltd | イオン注入プロセスの制御方法及びそのシステム |
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| US10217607B2 (en) | 2016-09-06 | 2019-02-26 | Sumitomo Heavy Industries Ion Technology Co., Ltd. | Ion implantation apparatus and ion implantation method |
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