KR100879494B1 - 반도체 게이트의 도핑 방법 - Google Patents

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Abstract

MOS 소자의 도핑된 다결정질 실리콘 게이트를 형성하는 방법. 본 방법은 우선, 결정질 실리콘 기판의 상부 표면상에 절연층을 형성하는 것을 포함한다. 다음으로, 비결정질 실리콘 층이 절연층의 상부에 이와 접촉하여 형성되고 비결정질 실리콘 층의 상부 표면층에 불순물이 도입된다. 비결정질 실리콘 층의 상부 표면에 레이저 빔이 조사되며 방사열은 상부 표면층을 용융시키고 비결정질 실리콘 층의 폭발적인 재결정화 (XRC) 를 촉발한다. XRC 공정에 의해 비결정질 실리콘 층이 다결정질 실리콘 게이트로 변형되며 불순물이 다결정질 실리콘 게이트 전체에 걸쳐 균일하게 분포된다.
Figure R1020047002103
XRC (explosive recrystallization), 레이저 빔, 다결정질 실리콘 게이트, 전파 용융층 (propagating molten layer), SIMS 프로파일

Description

반도체 게이트의 도핑 방법{METHOD FOR SEMICONDUCTOR GATE DOPING}
배경기술
기술분야
본 발명은 반도체 게이트의 도핑에 관한 것으로, 특히 반도체 소자의 게이트 도핑을 위한 레이저 가열 공정에 관한 것이다.
선행기술
반도체 기술 및 반도체 생산 기술의 발전은 비용 절감 및 컴퓨터 속도의 향상의 주 동인이다. 집적회로 ("칩") 의 패키징에서부터 칩 상의 소자 배선 접속, 소자 자체의 디자인에 이르기까지 그 속도와 성능을 향상시키기 위해 반도체 소자는 많이 발전되어 왔다.
좀 더 작은 소자 구조를 추구하는 추세는 반도체 기술에 있어서 또 다른 주 동인이다. 초미세, 또는 100 내지 250 nm 단위의 게이트 크기를 갖는 금속 산화물 반도체 전계 효과 트렌지스터 (metal-oxide semiconductor field effect transistor; MOSFET) 가 개발되고 있다. 이렇게 작은 게이트 크기를 갖는 소자들의 성능 향상은, 주로 소자의 물리적 구조 및 소자에 사용되는 물질들을 변경함으로써, 그리고 소자를 제조하는 데에 있어 새로운 제조 공정을 발명하거나 기존의 소자 제조 공정을 개선함으로써 얻어진다.
일례로, 다결정질 실리콘 게이트의 도핑 방법은 불순물의 저 에너지 이온 주입과 그 이후의 불순물 활성화를 위한 열적 어닐링을 포함한다. 다결정질 시리콘 게이트에서 사용되는 불순물의 예는 다른 것들 중, 붕소, BF2+, 비소 및 인 등이 될 수 있다. 도 1 을 참조하면 종래의 열적 어닐링 공정에 의해 생성된 실리콘 내 붕소 불순물의 프로파일 (profile) 은 넓은 깊이 범위에 걸쳐 점진적으로 감소하는 모습을 보인다. 도 1 에 나타낸 예에서, 이 범위는 약 100 nm 정도로서, 100 내지 250 나노미터의 초미세 게이트의 크기에 필적한다.
불순물 프로파일 및 불순물 농도의 특성은 칩의 성능에 영향을 준다. 점진적인 불순물 프로파일을 갖는 접합은 역치 값 이하에서 누설을 일으키는 경향이 있으며, 감소된 불순물 농도는 소스나 드레인의 시트 저항 (sheet resistance) 이 요구되는 값보다 더 높은 값을 갖게 될 수 있다. 가파른 접합 (예를 들어, 급격한 불순물 프로파일) 의 형성은 오버랩 캐패시턴스와 확산 저항 (spreading resistance) 을 감소시키고, 불순물의 농도를 증가시키는 능력은 시트 저항을 감소시킨다. 이들 효과 모두는 속도를 증대시키고 칩의 성능을 개선하는데 이용할 수 있다.
얇은 다결정질 실리콘 게이트의 어닐링에서 일어나는 문제 중에는 게이트 공핍 (즉, 낮은 불순물 농도), 불균일한 분포 및 얇은 절연 게이트 옥사이드를 통한 불순물의 확산 (즉, 게이트 누설) 이 있다. 게이트 공핍 (gate depletion) 은 얇은 절연 게이트 옥사이드를 통한 불순물의 확산을 피하기 위해 낮은 어닐링 온도를 사용하는 경우에 나타난다. 낮은 불순물 농도는 소자의 성능 손실로 이어진다. 완전한 불순물 활성화 및 분포는 고온 어닐링에 의해 얻어진다. 그러나, 불순물의 확산계수는 다결정질 실리콘 게이트의 결정질 그레인 내부보다 그레인 경계면을 따라 더 높아져, 불균일한 불순물 분포 및 절연 게이트 옥사이드를 통한 불순물 관통을 야기하여, 누설 전류가 많아지고 소자의 성능이 불량해진다.
누설 전류와 게이트 공핍을 피하고 소자의 성능을 향상시키는 다결정질 실리콘 게이트의 도핑과 활성화를 위한 열적 어닐링 공정의 개발이 요구되고 있다.
발명의 요약
일반적으로, 일 태양으로서, 본 발명은 결정질 실리콘 기판의 상부 표면에 형성된 MOS (Metal Oxide Semiconductor) 소자의 도핑된 다결정질 실리콘 게이트를 형성하는 방법을 제공한다. 본 방법은 먼저 실리콘 기판의 상부 표면 상에 절연층을 형성한 후, 절연층 상부에 그에 접촉하는 비결정질 실리콘 층을 형성하는 것을 포함한다. 그 후, 비결정질 실리콘 층의 상부 표면층에 불순물을 도입한 후 비결정질 실리콘 층의 상부 표면층에 방사선 빔을 조사 (irradiate) 한다. 방사선 빔은 비결정질 실리콘 층의 상부 표면층을 가열하고 비결정질 실리콘 층의 용융과 폭발적인 재결정화 (XRC, explosive recrystallization) 를 유발한다. 이 XRC 는 비결정질 실리콘 층을 다결정질 실리콘 게이트로 변화시키며, 불순물이 다결정질 실리콘 게이트 전체에 걸쳐 균일하게 분포되도록 한다.
본 발명의 구현예들은 다음의 특징 중 하나 이상을 포함할 수도 있다. 불순물은 이온 주입에 의해 비결정질 실리콘 층의 상부 표면층에 도입될 수도 있다. 방사선 빔은 레이저 빔일 수도 있다. 레이저 빔은 0.1 내지 2.0 마이크론의 파장, 1 ms 미만의 순시 펄스 폭 (temporal pulse width) 및 펄스 당 0.1 내지 1000 J/cm2 의 방사도 (irradiance) 를 가지는 펄스 레이저일 수 있다. 레이저 빔은 200 내지 400 Hz 의 반복률 (repetition rate) 에서 3 개 내지 10 개의 펄스를 가질 수 있다. XRC 공정 후에 다결정질 실리콘 게이트 상에 금속 콘택을 형성할 수도 있다. 금속 콘택은 텅스텐, 규화 텅스텐, 질화 텅스텐, 탄탈, 질화 탄탈, 티타늄, 질화 티타늄, 및 백금 중 적어도 하나를 포함할 수 있다. 절연층은 이산화 규소를 포함할 수도 있다. 불순물은 붕소, BF2+, 비소, 및 인 중 적어도 하나를 포함할 수도 있다. 다결정질 실리콘 게이트는 500 나노미터 미만의 높이를 가질 수도 있다.
일반적으로, 또 다른 일 태양으로서, 본 발명은 결정질 실리콘 기판의 상부 표면상에 형성된 MOS 소자의 도핑된 다결정질 실리콘 게이트를 형성하는 또 다른 방법을 특징으로 한다. 본 방법은 우선 실리콘 기판의 상부 표면에 절연층을 형성한 후, 그 절연층 상에 이 절연층과 접촉하는 비결정질 실리콘 층을 형성하는 것을 포함한다. 그 후, 비결정질 실리콘 층 상에 이 비결정질 실리콘 층과 접촉하는 불순물 층을 형성한 후, 비결정질 실리콘 층의 상부 표면층에 방사선 빔을 조사한다. 방사선 빔은 불순물 층과 비결정질 실리콘 층의 상부 표면을 가열하고 용융시킴으로써, 비결정질 실리콘 층의 상부 표면층에서 불순물의 확산과 비결정질 실리콘 층의 폭발적 재결정화 (XRC) 를 유발한다. 이 XRC 는 비결정질 실리콘 층을 다결정질 실리콘 게이트로 변형시키고 불순물을 다결정질 실리콘 게이트에 걸쳐 균일하게 분포시킨다.
본 발명의 구현예들은 다음의 특징 중 하나 이상을 포함할 수도 있다. 불순물은 스퍼터링 (sputtering), 증발 (evaporation) 또는 화학 기상 증착 (chemical vapor deposition) 에 의해 증착 (deposit) 될 수도 있다. 방사선 빔은 레이저 빔일 수도 있다. 레이저 빔은 0.1 내지 2.0 마이크론의 파장, 1ms 미만의 순시 펄스 폭, 및 0.1 내지 1000 J/cm2 의 펄스 당 방사도의 펄스 레이저일 수도 있다. 레이저 빔은 200 내지 400 Hz 의 반복률에서 3 개 내지 10 개의 펄스를 가질 수도 있다. XRC 공정 이후에 다결정질 실리콘 게이트 위에 금속 콘택을 형성할 수도 있다. 금속 콘택은 텅스텐, 규화 텅스텐, 질화 텅스텐, 탄탈, 질화 탄탈, 티타늄, 질화 티타늄 및 백금 중 적어도 하나를 포함할 수도 있다. 절연층은 이산화 규소를 포함할 수도 있다. 불순물은 붕소, BF2+, 비소, 인 중 적어도 하나를 포함할 수도 있다. 다결정질 실리콘 게이트는 500 나노미터 미만의 높이를 가질 수 있다. 불순물은 붕소, 비소 그리고 인을 각각 3×1020 ions/cm3, 5×1020 ions/cm3 그리고 1×1021 ions/cm3 의 농도로 함유할 수도 있다.
본 발명의 이점들은 다음 중 하나 이상일 수도 있다. 레이저 유도 XRC 공정에 의해 이용되는, 작은 열 수지와 짧은 공정 시간은, 결정질 그레인 및 그레인 경계 내에 고르게 분포된 불순물을 갖는, 실리콘 게이트 내에 초미세결정질 (fine microcrystalline) 그레인 구조를 생성한다. 본 발명의 공정은 기존의 CMOS 공정 기술과 쉽게 통합할 수 있으며, 게이트 공핍 또는 게이트 누설 효과가 없는 다결정질 실리콘 게이트등을 제조함으로써 소자의 성능을 향상시킨다.
본 발명의 하나 이상의 실시 형태들의 세부사항이 첨부된 도면과 이하의 설명에서 개시된다. 본 발명의 다른 특징들, 목적들 및 이점들은 바람직한 실시형태에 대한 다음의 상세한 설명, 도면 및 청구범위로부터 명백히 할 수 있다.
도면의 간단한 설명
도 1 은 종래의 열적 어닐링에 대한 다결정질 실리콘 내의 붕소의 제 2 차 이온 질량 분석법 (secondary ion mass spectroscopy; SIMS) 프로파일을 나타낸다.
도 2a 는 결정질 실리콘 기판 상부에 형성된 비결정질 실리콘 층에의 레이저 조사를 나타낸 단면 개략도이다.
도 2b 는 도 2a 의 비결정질 실리콘의 폭발적 재결정화 (XRC) 의 시작을 나타내는 단면 개략도이다.
도 2c 는 도 2b 의 비결정질 실리콘 내의 매립 용융층의 전파 (propagation) 를 나타내는 단면 개략도이다.
도 3 은 MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 의 개략도이다.
도 4a 는 도핑된 비결정질 실리콘 게이트를 갖는 실리콘 기판의 단면 개략도이다.
도 4b 는 도 4a 의 비결정질 실리콘 게이트의 레이저 조사를 나타내는 단면 개략도이다.
도 4c 는 도 4b 의 비결정질 실리콘 게이트의 XRC 를 나타내는 단면 개략도이다.
도 4d 는 도 4c 의 XRC 공정과 함께 형성된 도핑된 다결정질 실리콘 게이트를 나타내는 단면 개략도이다.
도 4e 는 도 4c 의 영역 A 에 대한 확대 단면 개략도이다.
도 5a 는 비결정질 실리콘 게이트를 갖는 실리콘 기판의 단면 개략도이다.
도 5b 는 도 5a 의 비결정질 실리콘 게이트의 이온 주입 도핑을 나타내는 단면 개략도이다.
도 5c 는 도 5b 의 도핑된 비결정질 실리콘 게이트에의 레이저 조사를 나타내는 단면 개략도이다.
도 5d 는 도 5c 의 비결정질 실리콘 게이트의 XRC 를 나타내는 단면 개략도이다.
도 5e 는 도 5d 의 XRC 공정으로 형성되는 도핑된 다결정질 실리콘 게이트를 나타내는 단면 개략도이다.
도 6 은 상이한 레이저 에너지 플루언스 (fluence) 에서 레이저 어닐된 비결정질 실리콘에 대해 실리콘 내 붕소의 제 2 차 이온 질량 분석법 (SIMS) 프로파일을 나타낸다.
발명의 상세한 설명
도 2a 를 참조하면, 결정질 실리콘 기판 (c-Si; 210) 상부에 비결정질 실리콘 (α-Si) 층 (200) 이 형성된다. 비결정질 실리콘 층 (200) 의 상부 표면 (202) 에 레이저 빔 (230) 이 조사된다. 레이저 빔 (230) 은 네오디뮴 (Neodymium) YAG 레이저에 의해 생성된 펄스 레이저이고 532 nm 의 파장을 갖는다. 레이저 빔 (230) 에서 나오는 열은 상부 표면 (202) 부근에서, 비결정질 실리콘 층 (200) 의 제 1 박막을 용융시켜 용융층 (220) 을 형성한다. 일례에서, 에너지 플루언스는 바람직하게 0.4 J/cm2 이고 이 에너지 플루언스는 반복률 3 Hz 내지 10 Hz 에서 16 나노초의 순시 폭을 가지는 3 내지 10 개의 펄스 열 (series) 로 전달된다. 레이저 빔 (230) 의 펄스들 사이에서 용융층 (220) 은 실온으로 냉각되어 비결정질 실리콘 층 (200) 의 폭발적 재결정화 (XRC) 가 유발되는 것이 가능하다. XRC 는 당해 기술 분야에서는 잘 알려져 있으며, 미국 특허 제 6,274,488 호와 1988 년 1 월 18 일의 Appl. Phys. Lett. 54 (3) 의 P.S.Peercy, J.Y.Tsao, S.R.Stiffler 와 Michael O. Thompson 의 "Explosive Crystallization in Amorphous Si Initiated by Long Pulse Width Laser Irradiation" 에 설명되어 있다.
도 2b 를 참조하면, 용융층 (220) 이 냉각되고 재결정화되는 경우 폭발적 재결정화가 일어나게 되어 다결정질 실리콘 층 (212) 이 형성된다. 재결정화 공정 동안 결정 잠열이 방출되고, 이 열은 다결정질 실리콘 층 (212) 의 상부 및 하부의 비결정질 실리콘 층으로 전달되어 두 층을 용융시킨다. 이와 같이 XRC 에 의해 용융층 (220) 은 다결정질 실리콘 층 (212) 상부의 외측 용융층 (220a) 과 다결정질 실리콘 층 (212) 하부의 내측 용융층 (220b) 으로 분리된다. 외측 용융층 (220a) 은 상부 표면 (202) 으로 복귀하는 반면, 다결정질 실리콘 층 (212) 하부의 내측 용융층 (220b) 은 (도 2c 에 도시된) 액상 전면부 (I1) 를 유지하면서, 계속해서 뒤쪽에는 다결정질 실리콘 층 (212) 을 남기면서, 비결정질 실리콘 층 (200) 내부로 전파한다. XRC 공정은 발산되는 결정 잠열이 하부 비결정질 실리콘의 용융에 필요한 열보다 작아지는 경우, 또는 물질의 경계, 즉 비결정질 실리콘 층 (200) 과 결정질 실리콘 기판 (210) 사이의 (도 2c 에 나타낸) 경계 (I2) 가 마주치는 경우에 종결한다.
XRC 가 일어나는 약 50 나노 초 동안 액상 전면부 (I2) 는 5 내지 15 m/sec 의 속도로 이동한다.
XRC 를 촉발하는 데에 충분한 온도는 약 1150℃ 내지 1410℃ 의 범위 내이다. 온도 범위의 상한은 결정질 Si 의 용융점에 의해 결정되며, 하한은 비결정질 실리콘의 용융점에 의해 결정된다. 비결정질 실리콘은 준안정하므로 원자적으로 좀 더 정렬되어 있는 결정질 Si 에 비하여 더 낮은 온도에서 용융되고 재결정화된다. 상술한 바와 같이, XRC 공정에서 비결정질 실리콘 층 (200) 이 재결정화되면서 경계 (I1) 에서 생성된 열은 경계 (I2) 로 전파된다.
비결정질 실리콘 층 (200) 의 조사 (irradiation) 는 질소, 아르곤 또는 헬륨의 불활성 대기로 채워진 챔버에서 수행하는 것이 바람직하다. 적합한 챔버는 캘리포니아 산 호세 (San Jose) 소재 Ultratech Stepper 사의 P-GILATM 머신이다.
도 3 을 참조하면, MOSFET (104) 의 다결정실 실리콘 게이트 (112) 를 형성하고 도핑하는데 상술한 XRC 공정이 이용된다. 실리콘 기판 (100) 상에 MOSFET (104) 이 형성되며, 분리 소자들 (102) 에 의해 실리콘 기판 (100) 상에 형성될 수도 있는 다른 소자들과 분리된다. 또한, MOSFET (104) 은 게이트 (112), N 웰 (106), P+ 소스 (108) 및 P+ 드레인 (110) 을 포함한다. 게이트 (112) 는 기판 (100) 의 상부 표면 (101a) 상에 형성되고, 게이트 절연층 (114) 에 의해 웰 (106) 로부터 절연된다. 게이트 (112), P+ 소스 (108), 및 P+ 드레인 (110) 상부에 전기적 콘택 (117a, 117b, 및 117c) 이 각각 형성된다. 측벽 스페이서들 (116) 은 전기적 콘택 위치가 자기 정렬되도록 보조하고, 게이트 (112) 로의 수평적 확산 또한 방지한다. P+ 소스 (108) 및 P+ 드레인 (110) 은 각각 얕은 확장 접합 (shallow extension junction; 118a 및 118b) 을 통하여 게이트 (112) 하부의 채널 영역에 접속된다.
일례에서, 게이트 (112) 는 약 200 나노미터의 높이를 갖고, 게이트 절연층 (114) 은 50 나노미터 내지 100 나노미터의 높이를 갖고, 얕은 확장 접합 (118a 및 118b) 은 약 20 내지 30 나노미터의 깊이를 갖고 소스와 드레인 영역은 80 나노미터의 깊이를 가진다.
도 4a 를 참조하면, 도 3 에서 설명한 MOSFET (104) 의 제조공정은 MOSFET 소자가 형성될 실리콘 기판 (100) 의 영역을 전기적으로 절연시키기 위해 이격된 얕은 분리 소자들 (102) 을 형성하는 것을 우선 포함한다. 분리 소자들 (102) 은 우선 실리콘 기판 (100) 의 상부 표면 (101a) 에 이격된 트렌치를 에칭하고, 그 트렌치에 절연 물질을 채워 넣음으로써 형성된다. 일례로, 절연 물질은 이산화 규소와 같은 산화물이다. 그 후, 실리콘 기판 (100) 의 상부 표면 (101a) 은 화학-기계적으로 연마되어 평탄한 상부 표면이 된다.
분리 소자 (102) 를 형성한 후, 분리 소자들 (102) 간 영역에서 실리콘 기판 (100) 의 상부 표면 (101a) 상에 게이트 절연층 (114) 이 형성된다. 게이트 절연층 (114) 의 상부에 게이트 층 (112) 이 증착된다. 일례로, 게이트 절연층은 SiO2 이고, 게이트 층 (112) 은 저압 화학 기상 증착 (chemical vapor deposition; CVD) 에 의해 증착된 비결정질 실리콘 층 (200) 이다. 비결정질 실리콘 층 (200) 의 상부 층 (221) 상에 불순물 (222) 이 주입된다. 일례로, 불순물 (222) 은 50 nm 깊이까지 주입된 붕소이다.
상술한 XRC 공정에 따라, 그리고 도 4b 를 참조하면, 비결정질 실리콘 층 (α-Si; 200) 의 상부 표면 (202) 에 레이저 빔 (230) 을 조사하고 레이저 빔 (230) 에 의한 열이 상부 층을 용융시켜 용융층 (220) 을 형성하고, 용융층 (220) 에 불순물 (222) 이 분포된다. 액체 실리콘에서 불순물의 확산성은 고체 실리콘에서보다 물리량 (magnitude) 의 약 8 차수 (order) 정도 높기 때문에, 용융층 (220) 에서 불순물 (222) 은 거의 균일하게 분포되고 확산은 정확히 액체/고체 경계 (I1) 에서 중지된다. 도 4c 에 도시된 바와 같이, 레이저 빔 (230) 의 펄스들 사이에서 용융층 (220) 은 실온으로 냉각되고, 다결정질 실리콘 층 (212) 및 다결정질 실리콘 층 (212) 하부로 전파 용융층 (220b) 을 형성하면서 결정화한다. 전파 용융층 (220b) 은 불순물 (222) 을 운반하고, 전파 용융층 (220b) 이 응고하면서 용융층에 존재하던 불순물 일부는 응고된 다결정질 실리콘 층 (212) 과 혼합된다. 전파 용융층 (220b) 에 남아있는 불순물 (222) 의 일부는 용융층을 따라 이동하고, 응고된 층 도처에 균일하게 분포된다.
도 4e 를 참조하면, 다결정질 실리콘 층 (212) 은 결정질 실리콘 그레인 (214) 및 그 그레인 (214) 및 그레인 경계 (216) 에 분포되어 있는 불순물 (222) 을 포함한다. 불순물 (222) 의 농도는 고체 상태에서보다 액체에서 더 높기 때문에, 불순물 (222) 의 대부분은 전파 용융층 (220b) 에 남아 있으며 다결정질 실리콘 층 (212) 에는 소량만이 분포되어 있다.
이 XRC 공정은 비결정질 실리콘 층 (200) 과 게이트 절연층 (114) 사이의 경계면 (I2) 에 도달할 때까지, 계속된다. 도 4d 를 참조하면, XRC 가 종료되는 경우, 비결정질 실리콘 층 (200) 은 균일하게 분포된 불순물 (222) 농도를 갖는 다결정질 실리콘 층 (212) 으로 변형된다. 일례로, 결정질 그레인들은 20 내지 30 옹스트롬 (Angstroms) 의 범위에 있으며, 불순물 농도는 붕소에 대해 3 ×1020 ions/cm3, 비소에 대해 5 ×1020 ions/cm3 및 인에 대해 1 ×1021 ions/cm3 이다.
레이저 빔 (230) 은 네오디뮴 YAG 레이저에 의해 생성되는 펄스 방사선이고, 532 나노미터의 파장, 16 나노초의 순시 펄스 폭, 3 Hz 내지 10 Hz 의 반복률 및 0.1 내지 0.3 Joule/cm2 의 에너지 플루언스를 갖는다.
다결정질 실리콘 층 (212) 이 형성되고 도핑된 후에, 불순물 (222) 을 활성화하기 위해 저온 어닐링이 수행된다. 활성화 어닐링 후에는, 게이트 바디 ("게이트"; 112) 를 형성하기 위해 다결정질 실리콘 게이트와 절연층을 선택적으로 형성하거나 에칭하기 위한 저항층을 이용하여 층 (212) 및 게이트 절연층 (114) 이 패터닝된다. 게이트 형성 후, 게이트 (112) 하단 및 인접부 일측에 확장 접합 (118a 및 118b) 이 형성되고, 그 후에 당해 기술분야에서 공지되어 있으며 미국 특허 제 6,274,488 호에 나타난 방법으로 소스 (108) 과 드레인 (110) 영역이 형성되고 활성화된다. 마지막으로 상기의 인용문헌에서 설명된 바와 같이, 금속 콘택들 (117a, 117b, 117c) 이 증착된다.
도 5a 를 참조하면, 다른 실시형태에서, 게이트 (112) 는 도 5b 에 도시된 이온 주입 (240) 에 의해 도핑된 비결정질 실리콘 층 (200) 을 포함한다. 불순물 (222) 은 비결정질 실리콘 층 (200) 의 상부 층에 주입된다. 일례에서, 불순물 (222) 을 주입하기 위해, 200 KeV 내지 400 KeV 의 에너지 및 1 ×1014 atoms/cm2 내지 1 ×1016 atoms/cm2 의 도즈 (dose) 를 갖는 이온 주입 빔이 사용된다. 실리콘 게이트에서 사용되는 불순물의 예는 여럿 중에 특히, 붕소(boron), BF2+, 비소(arsenic) 및 인(phosphorous) 등을 포함한다.
도 5c 를 참조하면, 이온 주입 단계 후에, 레이저 빔 (230) 이 도핑된 비결정질 실리콘 층 (200) 의 상부 층을 용융시켜 용융층 (220) 을 형성한다. XRC 는 도 5d 에서 도시된 다결정질 실리콘 층 (212) 을 형성시키고 용융층 (220) 을 전파시킨다. 주입된 불순물 (222) 은, 도 4e 에서 도시된 바와 같이 불순물의 많은 부분이 전파 용융층 (220b) 에 남아있는 반면, 그레인 (214) 내부와 다결정질 실리콘 층 (212) 의 그레인 경계들 (216) 사이로 분리된다. 이 XRC 공정은 비결정질 실리콘 층 (200) 과 게이트 절연층 (114) 사이의 경계 (I2) 에 도달할 때까지 계속된다. 도 5e 를 참조하면, XRC 가 종료되는 경우, 비결정질 실리콘 층 (200) 은 균일하게 분포된 불순물 (222) 농도를 갖는 다결정질 실리콘 층 (212) 으로 변형된다.
도 6 을 참조하면, 레이저 어닐링에 의해 실리콘 내부에 분포된 붕소의 제 2 차 이온질량분석법 (SIMS) 프로파일은 90nm 깊이까지 약 1 ×1020 ions/cm3 의 일정한 붕소 농도를 보이며, 그 후 90 내지 110 nm 의 20 nm 범위에서 급격하게 영 (zero) 으로 떨어진다 (곡선 4). 곡선 4 에 대한 레이저 에너지 플루언스는 0.9 J/cm2 이다. 곡선 1,2 및 3 은 각각 레이저 에너지 플루언스 0.55 J/cm2, 0.60 J/cm2 과 0.80 J/cm2 에 대한 SIMS 프로파일을 나타낸다.
또 다른 실시형태에서는, 레이저 빔이, 0.1 내지 2 마이크론의 파장, 1 내지 100 나노초의 순시 펄스 폭, 1 내지 1000Hz 의 반복률 및 0.1 내지 10 J/cm2 의 방사 에너지 플루언스를 갖는 레이저에 의해 생성된다. 일례로, 에너지 플루언스는 0.4 J/cm2 이고, 바람직하게는 200 Hz 내지 400 Hz 의 반복률에서 10 내지 100 나노초의 3 내지 10 개의 펄스 열 (series) 에 의해 전달된다. 본 발명의 방법의 공정 마진 내에서 동작하는데 필요한 정확한 레이저 플루언스, 펄스 수, 펄스 지속시간 (duration) 과 반복률은 방사원 (예를 들어, 레이저) 의 상이한 종류와 비결정질 실리콘 층 (200) 의 두께 사이에서 변화한다. 따라서 대부분의 반도체 공정에서와 같이 이 파라미터들은 경험적으로 결정될 필요가 있을 수도 있다. 레이저의 예는 193 nm 의 파장을 갖는 ArF 레이저, 248 nm 의 파장을 갖는 KrF 레이저, 351 nm 의 파장을 갖는 XeF 및 308 nm 의 파장을 갖는 XeCl 을 포함하는, 엑시머 레이저 (excimer laser) 와 1064 nm 의 ND-YAG 레이저, 532 nm 의 주파수 2 배의 Nd-YAG 레이저, 약 800nm 의 AlGaAs 다이오드 레이저 및 약 800 nm 의 Ti-사파이어 레이저 (Ti-saphire) 와 같은 고체 레이저들을 포함한다. 불순물 (222) 은 붕소, 알루미늄, 갈륨 및 인듐을 포함하는 임의의 다른 P-형 불순물이나 비소, 인 및 안티몬을 포함하는 임의의 다른 N-형 불순물일 수도 있다.
본 발명의 이점들 중에는 다음과 같은 것이 있다. 레이저 유도 XRC 공정에 의해 이용되는, 작은 열 수지와 짧은 공정 시간은 실리콘 게이트 내에, 결정질 그레인과 그레인 경계 사이에 고르게 분포된 불순물을 갖는 초미세결정질 (microcrystalline) 구조를 생성한다. 다결정질 실리콘의 에칭 레이트 (etch rate) 는 활성 불순물의 농도에 의존한다. XRC 후의 불순물은 아직 활성화되거나 균일하게 분포되지 않았기 때문에, N 형과 P 형 게이트 모두의 동시 에칭은 N 형과 P 형 게이트 모두에 대해 같은 에칭률을 갖게 되고 그 결과 에칭 레이트는 도즈 (dose) 와 무관하게 된다. 불순물은 저온 어닐링을 이용하여 게이트 에칭 후에 활성화 될 수도 있다. 이 공정은 기존의 CMOS 공정 기술에 쉽게 통합되며, 게이트 공핍이나 게이트 누설 효과 없는 다결정질 실리콘 게이트를 생성함으로써 소자의 성능을 개선시킨다.
이상의 상세한 설명으로부터 본 발명의 많은 특징들과 장점들을 알 수 있으며, 첨부된 청구항에 의해 본 발명의 진정한 사상과 발명의 범위를 따르는 상술한 장치의 특징들과 장점들을 포함시키려고 한 것이다. 또한, 많은 변형과 변경들이 당업자에게 자명할 것이므로, 여기에서 설명된 정확한 구조와 동작으로 발명이 제한되는 것은 바람직하지 않다. 따라서, 다른 실시형태들이 다음 청구항의 범위 내에 속한다.

Claims (23)

  1. 결정질 실리콘 기판의 상부 표면상에 형성된 금속 산화물 반도체 (Metal Oxide Semiconductor; MOS) 소자의 도핑된 다결정질 실리콘 게이트를 형성하는 방법으로서,
    a) 상기 실리콘 기판의 상기 상부 표면상에 절연층을 형성하는 단계;
    b) 상기 절연층의 상부에 상기 절연층과 접촉하는 비결정질 실리콘 층을 형성하는 단계;
    c) 상기 비결정질 실리콘 층의 상부 표면층에 불순물을 도입하는 단계; 및
    d) 상기 비결정질 실리콘 층의 상기 상부 표면층에 방사선 빔을 조사하여, 상기 상부 표면층을 가열하고 상기 비결정질 실리콘 층의 폭발적인 재결정화를 일으킴으로써, 상기 비결정질 실리콘 층을 다결정질 실리콘 게이트로 변형시키고 상기 다결정질 실리콘 게이트 전체에 걸쳐 상기 불순물을 균일하게 분포시키는 단계를 포함하는, 다결정질 실리콘 게이트 형성 방법.
  2. 제 1 항에 있어서,
    상기 불순물은 이온 주입에 의해 상기 비결정질 실리콘 층의 상부층에 도입되는, 다결정질 실리콘 게이트 형성 방법.
  3. 제 1 항에 있어서,
    상기 방사선 빔은 레이저 빔인, 다결정질 실리콘 게이트 형성 방법.
  4. 제 3 항에 있어서,
    상기 레이저 빔은 0.1 내지 2.0 마이크론의 파장, 1 ms 미만의 순시 펄스 폭, 및 펄스 당 0.1 내지 1000 J/cm2 의 방사도 (irradiance) 를 갖는 펄스 레이저인, 다결정질 실리콘 게이트 형성 방법.
  5. 제 4 항에 있어서,
    상기 레이저 빔은 200 내지 400 Hz 의 반복률 (repetition rate) 에서 3 내지 10 개의 펄스를 포함하는, 다결정질 실리콘 게이트 형성 방법.
  6. 제 1 항에 있어서,
    상기 단계 d) 이후에 상기 다결정질 실리콘 게이트 상에 금속 콘택 (contact) 을 증착 (deposit) 하는 단계를 더 포함하는, 다결정질 실리콘 게이트 형성 방법.
  7. 제 6 항에 있어서,
    상기 금속 콘택은 텅스텐, 규화 텅스텐, 질화 텅스텐, 탄탈, 질화 탄탈, 티타늄, 질화 티타늄, 및 백금 중 적어도 하나를 포함하는, 다결정질 실리콘 게이트 형성 방법.
  8. 제 1 항에 있어서,
    상기 절연층은 이산화 규소를 포함하는, 다결정질 실리콘 게이트 형성 방법.
  9. 제 1 항에 있어서,
    상기 불순물은 붕소, BF2+, 인듐, 비소, 인 및 안티몬 중 적어도 하나를 포함하는, 다결정질 실리콘 게이트 형성 방법.
  10. 제 1 항에 있어서,
    상기 다결정질 실리콘 게이트는 500 나노미터 미만의 높이를 갖는 다결정질 실리콘 게이트 형성 방법.
  11. 결정질 실리콘 기판의 상부 표면상에 형성된 금속 산화물 반도체 (Metal Oxide Semiconductor; MOS) 소자의 도핑된 다결정질 실리콘 게이트를 형성하는 방법으로서,
    a) 상기 실리콘 기판의 상기 상부 표면상에 절연층을 형성하는 단계;
    b) 상기 절연층의 상부에 상기 절연층과 접촉하는 비결정질 실리콘 층을 형성하는 단계;
    c) 상기 비결정질 실리콘 층의 상부에 상기 비결정질 실리콘 층과 접촉하는 불순물 층을 형성하는 단계; 및
    d) 상기 비결정질 실리콘 층에 방사선 빔을 조사하여 상기 불순물 층과 상기 비결정질 실리콘 층의 상부 표면층을 가열하고 용융시켜 상기 비결정질 실리콘 층의 상기 상부 표면층으로의 상기 불순물의 확산과 상기 비결정질 실리콘 층의 폭발적 재결정화를 일으킴으로써, 상기 비결정질 실리콘 층을 다결정질 실리콘 게이트로 변형시키고 상기 불순물을 상기 다결정질 실리콘 게이트 전체에 걸쳐 균일하게 분포시키는 단계를 포함하는, 다결정질 실리콘 게이트 형성 방법.
  12. 제 11 항에 있어서,
    상기 불순물 층은 스퍼터링에 의해 형성되는, 다결정질 실리콘 게이트 형성 방법.
  13. 제 11 항에 있어서,
    상기 불순물 층은 화학 기상 증착 (chemical vapor deposition) 에 의해 형성되는, 다결정질 실리콘 게이트 형성 방법.
  14. 제 11 항에 있어서,
    상기 불순물 층은 증발 (evaporation) 에 의해 형성되는, 다결정질 실리콘 게이트 형성 방법.
  15. 제 11 항에 있어서,
    상기 방사선 빔은 레이저 빔인, 다결정질 실리콘 게이트 형성 방법.
  16. 제 15 항에 있어서,
    상기 레이저 빔은 0.1 내지 0.2 마이크론의 파장, 1 ms 미만의 순시 펄스폭, 및 펄스 당 0.1 내지 1000 J/cm2 의 방사도를 갖는 펄스 레이저인, 다결정질 실리콘 게이트 형성 방법.
  17. 제 16 항에 있어서,
    상기 레이저 빔은 200 내지 400 Hz 의 반복률에서 3 내지 10 개의 펄스를 포함하는, 다결정질 실리콘 게이트 형성 방법.
  18. 제 11 항에 있어서,
    상기 단계 d) 이후에 상기 다결정질 실리콘 게이트 상에 금속 콘택을 증착하는 단계를 더 포함하는, 다결정질 실리콘 게이트 형성 방법.
  19. 제 18 항에 있어서,
    상기 금속 콘택은 텅스텐, 규화 텅스텐, 질화 텅스텐, 탄탈, 질화 탄탈, 티타늄, 질화 티타늄 및 백금 중 적어도 하나를 포함하는, 다결정질 실리콘 게이트 형성 방법.
  20. 제 11 항에 있어서,
    상기 절연층은 이산화 규소를 포함하는, 다결정질 실리콘 게이트 형성 방법.
  21. 제 11 항에 있어서,
    상기 불순물은 붕소, BF2+, 인듐, 비소, 인 및 안티몬 중 적어도 하나를 포함하는, 다결정질 실리콘 게이트 형성 방법.
  22. 제 11 항에 있어서,
    상기 다결정질 실리콘 게이트는 500 나노미터 미만의 높이를 갖는, 다결정질 실리콘 게이트 형성 방법.
  23. 제 11 항에 있어서,
    상기 불순물은 각각 3 ×1020 ions/cm3, 5 ×1020 ions/cm3, 및 1 ×1021 ions/cm3 이하의 농도를 갖는 붕소, 비소, 인 중 적어도 하나를 포함하는, 다결정질 실리콘 게이트 형성 방법.
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