JP2002280548A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
- Publication number
- JP2002280548A JP2002280548A JP2001081181A JP2001081181A JP2002280548A JP 2002280548 A JP2002280548 A JP 2002280548A JP 2001081181 A JP2001081181 A JP 2001081181A JP 2001081181 A JP2001081181 A JP 2001081181A JP 2002280548 A JP2002280548 A JP 2002280548A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- extension region
- region
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 電界効果型半導体装置の製造方法に関し、簡
単な手段を採ることで、アブゾーバ膜プロセスを適用し
てソース領域やドレイン領域の不純物活性化熱処理を行
っても、ソース領域或いはドレイン領域のチャネル側先
端部分の不純物活性化を充分に行って、寄生抵抗を低減
することができるようにする。 【解決手段】 サイド・ウォール１４を形成したゲート
電極１３をマスクとしてシリコン半導体基板１１表面に
ゲート電極チャネル方向両側から離隔してソース・エク
ステンション領域１５及びドレイン・エクステンション
領域１６を形成するイオン注入を行い、サイド・ウォー
ルを除去してからゲート電極１３も含めて全体を覆う絶
縁膜１７及び金属膜１８からなるアブゾーバ膜を形成
し、アブゾーバ膜上にレーザ光を照射してソース・エク
ステンション領域１５及びドレイン・エクステンション
領域１６をレーザ・アニールする。
単な手段を採ることで、アブゾーバ膜プロセスを適用し
てソース領域やドレイン領域の不純物活性化熱処理を行
っても、ソース領域或いはドレイン領域のチャネル側先
端部分の不純物活性化を充分に行って、寄生抵抗を低減
することができるようにする。 【解決手段】 サイド・ウォール１４を形成したゲート
電極１３をマスクとしてシリコン半導体基板１１表面に
ゲート電極チャネル方向両側から離隔してソース・エク
ステンション領域１５及びドレイン・エクステンション
領域１６を形成するイオン注入を行い、サイド・ウォー
ルを除去してからゲート電極１３も含めて全体を覆う絶
縁膜１７及び金属膜１８からなるアブゾーバ膜を形成
し、アブゾーバ膜上にレーザ光を照射してソース・エク
ステンション領域１５及びドレイン・エクステンション
領域１６をレーザ・アニールする。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート長が０．１
〔μｍ〕以下となる世代のＭＯＳ（ｍｅｔａｌｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）トランジスタに於けるソース及び
ドレインを形成するのに好適な電界効果型半導体装置の
製造方法に関する。
〔μｍ〕以下となる世代のＭＯＳ（ｍｅｔａｌｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）トランジスタに於けるソース及び
ドレインを形成するのに好適な電界効果型半導体装置の
製造方法に関する。
【０００２】現在、レーザ・アニール技術は急速ランプ
・アニール技術に代わる次世代の熱処理技術として期待
されている。
・アニール技術に代わる次世代の熱処理技術として期待
されている。
【０００３】レーザ・アニール技術は、２〔ｎｓｅｃ〕
〜３〔ｎｓｅｃ〕程度の超短時間での溶融再結晶を行う
ことができる非平衡な熱処理技術である為、通常は温度
で制限される半導体中に於ける不純物の固溶限界を越え
た高い電気的活性化と急峻な不純物濃度プロファイルを
実現することができる。
〜３〔ｎｓｅｃ〕程度の超短時間での溶融再結晶を行う
ことができる非平衡な熱処理技術である為、通常は温度
で制限される半導体中に於ける不純物の固溶限界を越え
た高い電気的活性化と急峻な不純物濃度プロファイルを
実現することができる。
【０００４】従って、低いコンタクト抵抗のソース領域
及びドレイン領域の形成、及び、より浅く且つ急峻な不
純物濃度プロファイルをもつソース・エクステンション
領域やドレイン・エクステンション領域の形成が可能と
なる。
及びドレイン領域の形成、及び、より浅く且つ急峻な不
純物濃度プロファイルをもつソース・エクステンション
領域やドレイン・エクステンション領域の形成が可能と
なる。
【０００５】然しながら、そのようにしてＭＯＳトラン
ジスタを作成する場合、そのＭＯＳトランジスタを囲む
素子間分離用絶縁膜のＭＯＳトランジスタ側エッジの薄
くなっている部分の裏面側と接する半導体部分が加熱さ
れ且つ溶融状態となり、その状態では不純物の拡散が著
しく速くなって、不純物分布は均一、即ち、ボックス型
となる為、チャネル・ストッパ、ソース、ドレインなど
に於ける不純物の分布は著しく変わってしまう。尚、因
に、通常のランプ加熱では、不純物の活性化率が温度に
依って決まり、限界はあるものの、レーザ加熱で溶融し
た部分のような速い不純物拡散は起こらない。
ジスタを作成する場合、そのＭＯＳトランジスタを囲む
素子間分離用絶縁膜のＭＯＳトランジスタ側エッジの薄
くなっている部分の裏面側と接する半導体部分が加熱さ
れ且つ溶融状態となり、その状態では不純物の拡散が著
しく速くなって、不純物分布は均一、即ち、ボックス型
となる為、チャネル・ストッパ、ソース、ドレインなど
に於ける不純物の分布は著しく変わってしまう。尚、因
に、通常のランプ加熱では、不純物の活性化率が温度に
依って決まり、限界はあるものの、レーザ加熱で溶融し
た部分のような速い不純物拡散は起こらない。
【０００６】レーザ・アニールに於ける前記問題を解消
する為、シリコン半導体基板全体をレーザ光吸収が良好
な金属膜、即ち、アブゾーバ膜で覆うことに依り、レー
ザ光が照射された場合、アブゾーバ膜でレーザ光を吸収
し、その熱を不純物活性化熱処理すべきシリコン表面の
みに選択的に伝えて溶融再結晶化し、その領域に於ける
不純物を活性化するという、いわゆるアブゾーバ膜プロ
セスが知られている。
する為、シリコン半導体基板全体をレーザ光吸収が良好
な金属膜、即ち、アブゾーバ膜で覆うことに依り、レー
ザ光が照射された場合、アブゾーバ膜でレーザ光を吸収
し、その熱を不純物活性化熱処理すべきシリコン表面の
みに選択的に伝えて溶融再結晶化し、その領域に於ける
不純物を活性化するという、いわゆるアブゾーバ膜プロ
セスが知られている。
【０００７】実際のアブゾーバ膜としては、下地と金属
膜との反応を抑止する厚さ２０〔ｎｍ〕程度の酸化膜と
レーザ光を吸収する厚さ２０〔ｎｍ〕程度のＴａＮなど
の金属膜との積層膜からなっていて、このようなアブゾ
ーバ膜を用いた場合のソース領域及びドレイン領域形成
プロセスは、ゲート電極形成→ソース・ドレイン形成の
為の不純物のイオン注入→アブゾーバ膜堆積→レーザ照
射、の順になる。
膜との反応を抑止する厚さ２０〔ｎｍ〕程度の酸化膜と
レーザ光を吸収する厚さ２０〔ｎｍ〕程度のＴａＮなど
の金属膜との積層膜からなっていて、このようなアブゾ
ーバ膜を用いた場合のソース領域及びドレイン領域形成
プロセスは、ゲート電極形成→ソース・ドレイン形成の
為の不純物のイオン注入→アブゾーバ膜堆積→レーザ照
射、の順になる。
【０００８】図３はアブゾーバ膜プロセスを説明する為
のＭＯＳトランジスタを表す要部切断側面図であり、図
に於いて、１はシリコン半導体基板、２はゲート絶縁
膜、３はゲート電極、４はソース・エクステンション領
域、５はドレイン・エクステンション領域、６はＳｉＯ
2 などの酸化膜、７はＴａＮなどからなる金属膜をそれ
ぞれ示し、酸化膜６と金属膜７とでアブゾーバ膜を構成
している。
のＭＯＳトランジスタを表す要部切断側面図であり、図
に於いて、１はシリコン半導体基板、２はゲート絶縁
膜、３はゲート電極、４はソース・エクステンション領
域、５はドレイン・エクステンション領域、６はＳｉＯ
2 などの酸化膜、７はＴａＮなどからなる金属膜をそれ
ぞれ示し、酸化膜６と金属膜７とでアブゾーバ膜を構成
している。
【０００９】図示の構成に於いて、ゲート電極３の両端
近傍、即ち、図に見られるように○で囲んだ領域に於い
ては、ソース・エクステンション領域４及びドレイン・
エクステンション領域５のチャネル側先端が深く入り込
んでいる。
近傍、即ち、図に見られるように○で囲んだ領域に於い
ては、ソース・エクステンション領域４及びドレイン・
エクステンション領域５のチャネル側先端が深く入り込
んでいる。
【００１０】しかも、ゲート電極３を覆うＳｉＯ2 など
からなる絶縁膜６の厚さ分も加わって、ソース・エクス
テンション領域４或いはドレイン・エクステンション領
域５などの不純物領域のチャネル側先端と金属膜７との
間は更に離隔しているので、このような状態でアブゾー
バ膜プロセスを適用した場合、熱が充分に不純物領域の
チャネル側先端に到達せず、従って、その部分の不純物
は活性化されず、寄生抵抗が増大する旨の問題が起こっ
ている。
からなる絶縁膜６の厚さ分も加わって、ソース・エクス
テンション領域４或いはドレイン・エクステンション領
域５などの不純物領域のチャネル側先端と金属膜７との
間は更に離隔しているので、このような状態でアブゾー
バ膜プロセスを適用した場合、熱が充分に不純物領域の
チャネル側先端に到達せず、従って、その部分の不純物
は活性化されず、寄生抵抗が増大する旨の問題が起こっ
ている。
【００１１】
【発明が解決しようとする課題】本発明では、簡単な手
段を採ることで、アブゾーバ膜プロセスを適用してソー
ス領域やドレイン領域の不純物活性化熱処理を行って
も、ソース領域或いはドレイン領域のチャネル側先端部
分の不純物活性化を充分に行って、寄生抵抗を低減する
ことができるようにする。
段を採ることで、アブゾーバ膜プロセスを適用してソー
ス領域やドレイン領域の不純物活性化熱処理を行って
も、ソース領域或いはドレイン領域のチャネル側先端部
分の不純物活性化を充分に行って、寄生抵抗を低減する
ことができるようにする。
【００１２】
【課題を解決するための手段】通常、ソース領域及びド
レイン領域を形成する為の不純物をゲート電極をマスク
としてイオン注入した場合、その不純物は深さ方向だけ
でなく横方向にも拡がるので、アブゾーバ膜プロセスを
適用した場合、ソース領域及びドレイン領域のチャネル
側先端は熱源であるアブゾーバ膜から更に離れてしま
い、従って、充分な不純物活性化熱処理が実施されない
ことになってしまう。
レイン領域を形成する為の不純物をゲート電極をマスク
としてイオン注入した場合、その不純物は深さ方向だけ
でなく横方向にも拡がるので、アブゾーバ膜プロセスを
適用した場合、ソース領域及びドレイン領域のチャネル
側先端は熱源であるアブゾーバ膜から更に離れてしま
い、従って、充分な不純物活性化熱処理が実施されない
ことになってしまう。
【００１３】そこで、ソース領域及びドレイン領域のチ
ャネル側先端がアブゾーバ膜から離隔しないように形成
することが肝要であり、その為には、アブゾーバ膜の厚
さを考慮に入れて、アブゾーバ膜からの熱が充分にソー
ス領域及びドレイン領域のチャネル側先端に到達するこ
とができるように不純物イオンの注入をゲート電極の両
端から離れる方向にオフセットして実施する。
ャネル側先端がアブゾーバ膜から離隔しないように形成
することが肝要であり、その為には、アブゾーバ膜の厚
さを考慮に入れて、アブゾーバ膜からの熱が充分にソー
ス領域及びドレイン領域のチャネル側先端に到達するこ
とができるように不純物イオンの注入をゲート電極の両
端から離れる方向にオフセットして実施する。
【００１４】不純物イオンの注入をゲート電極の両端か
ら離隔する方向にオフセットして行ってからアブゾーバ
膜プロセスを実施するには、 ゲート電極を形成してから、酸化膜或いは窒化膜から
なるゲート・サイド・ウォールを形成し、ゲート電極及
びゲート・サイド・ウォールをマスクとして不純物イオ
ンの注入を行ってソース領域及びドレイン領域を形成
し、その後、ゲート・サイド・ウォールを除去してから
アブゾーバ膜を形成してレーザ・アニールを行う。 ゲート電極を頭部のゲート長に比較して根元部のゲー
ト長を短くなるように加工したノッチ型とし、そのゲー
ト電極をマスクとして不純物のイオン注入を行ってソー
ス領域及びドレイン領域を形成し、その後、アブゾーバ
膜を形成してレーザ・アニールを行う。 の二つの方法があり、の方法では、ノッチ型ゲート電
極を１回の工程で形成することができるのに対し、の
方法では、サイド・ウォールの形成及び剥離の工程が増
加するので、の方法は工程数が少なくなるので有利で
ある。
ら離隔する方向にオフセットして行ってからアブゾーバ
膜プロセスを実施するには、 ゲート電極を形成してから、酸化膜或いは窒化膜から
なるゲート・サイド・ウォールを形成し、ゲート電極及
びゲート・サイド・ウォールをマスクとして不純物イオ
ンの注入を行ってソース領域及びドレイン領域を形成
し、その後、ゲート・サイド・ウォールを除去してから
アブゾーバ膜を形成してレーザ・アニールを行う。 ゲート電極を頭部のゲート長に比較して根元部のゲー
ト長を短くなるように加工したノッチ型とし、そのゲー
ト電極をマスクとして不純物のイオン注入を行ってソー
ス領域及びドレイン領域を形成し、その後、アブゾーバ
膜を形成してレーザ・アニールを行う。 の二つの方法があり、の方法では、ノッチ型ゲート電
極を１回の工程で形成することができるのに対し、の
方法では、サイド・ウォールの形成及び剥離の工程が増
加するので、の方法は工程数が少なくなるので有利で
ある。
【００１５】前記手段を採ることに依り、アブゾーバ膜
プロセスを用いたレーザ・アニールを実施しても、ゲー
ト電極のゲート長方向両端近傍に於けるソース領域（ソ
ース・エクステンション領域）並びにドレイン領域（ド
レイン・エクステンション領域）のチャネル側先端まで
不純物を活性化して充分に高濃度にすることができるの
で、寄生抵抗を低減した高性能微細ＭＯＳトランジスタ
を実現することができる。
プロセスを用いたレーザ・アニールを実施しても、ゲー
ト電極のゲート長方向両端近傍に於けるソース領域（ソ
ース・エクステンション領域）並びにドレイン領域（ド
レイン・エクステンション領域）のチャネル側先端まで
不純物を活性化して充分に高濃度にすることができるの
で、寄生抵抗を低減した高性能微細ＭＯＳトランジスタ
を実現することができる。
【００１６】
【発明の実施の形態】図１は本発明の実施の形態１を説
明する為の工程要所に於けるＭＯＳトランジスタを表す
要部切断側面図であり、以下、図を参照しつつ説明す
る。
明する為の工程要所に於けるＭＯＳトランジスタを表す
要部切断側面図であり、以下、図を参照しつつ説明す
る。
【００１７】図１（Ａ）参照 （１）シリコン半導体基板１１にＳＴＩ（ｓｈａｌｌｏ
ｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法を適用する
ことに依って素子間分離領域（図示せず）を形成する。
尚、ＳＴＩ法はＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔ
ｉｏｎ ｏｆｓｉｌｉｃｏｎ）法に代替しても良い。
ｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法を適用する
ことに依って素子間分離領域（図示せず）を形成する。
尚、ＳＴＩ法はＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔ
ｉｏｎ ｏｆｓｉｌｉｃｏｎ）法に代替しても良い。
【００１８】（２）熱酸化法を適用することに依り、厚
さが２〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜１２を
形成する。尚、ここでは、ゲート絶縁膜１２として酸化
膜を用いたが、これは窒化膜、酸窒化膜、高誘電体であ
る金属酸化物膜を用いることができる。
さが２〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜１２を
形成する。尚、ここでは、ゲート絶縁膜１２として酸化
膜を用いたが、これは窒化膜、酸窒化膜、高誘電体であ
る金属酸化物膜を用いることができる。
【００１９】（３）ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐ
ｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依
り、ゲート絶縁膜１２上に厚さ１５０〔ｎｍ〕の多結晶
シリコン層を形成する。尚、ここでゲート電極材料とし
て多結晶シリコンを用いるが、これは金属、多結晶シリ
コンゲルマニウムなどに代替することができる。
ｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依
り、ゲート絶縁膜１２上に厚さ１５０〔ｎｍ〕の多結晶
シリコン層を形成する。尚、ここでゲート電極材料とし
て多結晶シリコンを用いるが、これは金属、多結晶シリ
コンゲルマニウムなどに代替することができる。
【００２０】（４）リソグラフィ技術に於けるレジスト
・プロセスを適用することに依り、ゲート電極パターン
のレジスト層を形成する。
・プロセスを適用することに依り、ゲート電極パターン
のレジスト層を形成する。
【００２１】（５）エッチング・ガスをＨＢｒ＋Ｏ2 と
するドライ・エッチング法を適用することに依り、前記
工程（３）で形成した多結晶シリコン層及びゲート絶縁
膜１２の異方性エッチングを行って、ゲート電極１３を
形成し、且つ、ゲート絶縁膜１２のパターニングを行
う。
するドライ・エッチング法を適用することに依り、前記
工程（３）で形成した多結晶シリコン層及びゲート絶縁
膜１２の異方性エッチングを行って、ゲート電極１３を
形成し、且つ、ゲート絶縁膜１２のパターニングを行
う。
【００２２】（６）ＣＶＤ法を適用することに依り、厚
さ１０〔ｎｍ〕のＳｉＯ2 からなる絶縁層を全面に形成
する。
さ１０〔ｎｍ〕のＳｉＯ2 からなる絶縁層を全面に形成
する。
【００２３】（７）エッチング・ガスをＣＦ4 ＋ＣＨＦ
3 ＋Ａｒとするドライ・エッチング法を適用することに
依り、前記工程（６）で形成したＳｉＯ2 からなる絶縁
層の異方性エッチングを行ってゲート電極側面にサイド
・ウォール１４を形成する。
3 ＋Ａｒとするドライ・エッチング法を適用することに
依り、前記工程（６）で形成したＳｉＯ2 からなる絶縁
層の異方性エッチングを行ってゲート電極側面にサイド
・ウォール１４を形成する。
【００２４】（８）イオン注入法を適用することに依
り、サイド・ウォール１４並びにゲート電極１３をマス
クとして、加速エネルギを３〔ｋｅＶ〕、ドーズ量を１
×１０16〔cm-2〕とするＡｓイオンの打ち込みを行っ
て、浅い高濃度の不純物領域、即ち、ソース・エクステ
ンション領域１５及びドレイン・エクステンション領域
１６を形成する。尚、イオン注入する不純物イオンがｐ
型不純物イオンであるＢイオンであれば、加速エネルギ
を０．５〔ｋｅＶ〕、ドーズ量を１×１０16〔cm-2〕と
すれば良い。
り、サイド・ウォール１４並びにゲート電極１３をマス
クとして、加速エネルギを３〔ｋｅＶ〕、ドーズ量を１
×１０16〔cm-2〕とするＡｓイオンの打ち込みを行っ
て、浅い高濃度の不純物領域、即ち、ソース・エクステ
ンション領域１５及びドレイン・エクステンション領域
１６を形成する。尚、イオン注入する不純物イオンがｐ
型不純物イオンであるＢイオンであれば、加速エネルギ
を０．５〔ｋｅＶ〕、ドーズ量を１×１０16〔cm-2〕と
すれば良い。
【００２５】尚、前記イオン注入を行う前、或いは、
後、重原子イオンを浅く打ち込んで前記の浅い高濃度不
純物領域を非晶質化しても良く、具体的には、例えば加
速エネルギを１５〔ｋｅＶ〕、ドーズ量を４×１０
14〔cm-2〕としてＧｅイオンを注入する。このようにす
る理由は、非晶質にした場合、単結晶に比較して融点が
３００〔℃〕程度低くなるので、レーザ・アニールする
場合のパワが少なくて済むことになる。
後、重原子イオンを浅く打ち込んで前記の浅い高濃度不
純物領域を非晶質化しても良く、具体的には、例えば加
速エネルギを１５〔ｋｅＶ〕、ドーズ量を４×１０
14〔cm-2〕としてＧｅイオンを注入する。このようにす
る理由は、非晶質にした場合、単結晶に比較して融点が
３００〔℃〕程度低くなるので、レーザ・アニールする
場合のパワが少なくて済むことになる。
【００２６】前記工程（８）に見られるイオン注入を行
って形成したソース・エクステンション領域１５及びド
レイン・エクステンション領域１６は、イオン注入した
ことに依る横方向拡がりがあっても、従来の技術に依っ
た場合に比較し、チャネルから離隔する方向に向かって
オフセットされた状態に形成される。
って形成したソース・エクステンション領域１５及びド
レイン・エクステンション領域１６は、イオン注入した
ことに依る横方向拡がりがあっても、従来の技術に依っ
た場合に比較し、チャネルから離隔する方向に向かって
オフセットされた状態に形成される。
【００２７】図１（Ｂ）参照 （９）フッ酸中に浸漬することに依り、ＳｉＯ2 からな
るサイド・ウォール１４を除去してから、アブゾーバ膜
プロセスを実施してアブゾーバ膜を形成する。
るサイド・ウォール１４を除去してから、アブゾーバ膜
プロセスを実施してアブゾーバ膜を形成する。
【００２８】具体的には、ＣＶＤ法を適用することに依
り、厚さが５〔ｎｍ〕〜５０〔ｎｍ〕程度のＳｉＯ2 か
らなる絶縁膜１７を形成し、次いで、スパッタリング法
を適用することに依り、厚さが２０〔ｎｍ〕〜４０〔ｎ
ｍ〕程度のＴａＮからなる金属膜１８を形成する。
り、厚さが５〔ｎｍ〕〜５０〔ｎｍ〕程度のＳｉＯ2 か
らなる絶縁膜１７を形成し、次いで、スパッタリング法
を適用することに依り、厚さが２０〔ｎｍ〕〜４０〔ｎ
ｍ〕程度のＴａＮからなる金属膜１８を形成する。
【００２９】（１０）ＸｅＣｌやＡｒＦなどのエキシマ
・レーザ、或いは、ＹＡＧレーザなどを用い、レーザ光
を１回以上照射してレーザ・アニールを行う。
・レーザ、或いは、ＹＡＧレーザなどを用い、レーザ光
を１回以上照射してレーザ・アニールを行う。
【００３０】図２は本発明の実施の形態２を説明する為
の工程要所に於けるＭＯＳトランジスタを表す要部切断
側面図であり、以下、図を参照しつつ説明する。尚、図
１に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
の工程要所に於けるＭＯＳトランジスタを表す要部切断
側面図であり、以下、図を参照しつつ説明する。尚、図
１に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
【００３１】図２参照 ゲート絶縁膜１２を成膜するまでの工程は実施の形態１
と全く変わりないので省略し、その次の工程から説明す
ることにする。 （１）ゲート絶縁膜１２上に多結晶ＳｉＧｅ層と多結晶
Ｓｉ層を積層形成する。
と全く変わりないので省略し、その次の工程から説明す
ることにする。 （１）ゲート絶縁膜１２上に多結晶ＳｉＧｅ層と多結晶
Ｓｉ層を積層形成する。
【００３２】（２）リソグラフィ技術に於けるレジスト
・プロセス、並びに、エッチング・ガスをＨＢｒ＋Ｏ2
とするドライ・エッチング法を適用することに依り、前
記工程（１）で形成した多結晶Ｓｉ層並びに多結晶Ｓｉ
Ｇｅ層をゲート・パターンにエッチングする。
・プロセス、並びに、エッチング・ガスをＨＢｒ＋Ｏ2
とするドライ・エッチング法を適用することに依り、前
記工程（１）で形成した多結晶Ｓｉ層並びに多結晶Ｓｉ
Ｇｅ層をゲート・パターンにエッチングする。
【００３３】この場合、ＨＢｒ＋Ｏ2 の流量比を適切に
調整することで、多結晶Ｓｉと多結晶ＳｉＧｅとに於け
るエッチングの異方性を制御することができ、これに依
ってノッチ型ゲート電極２３を形成することができる。
調整することで、多結晶Ｓｉと多結晶ＳｉＧｅとに於け
るエッチングの異方性を制御することができ、これに依
ってノッチ型ゲート電極２３を形成することができる。
【００３４】即ち、前記多結晶Ｓｉ層並びに多結晶Ｓｉ
Ｇｅ層をエッチング・ガスであるＨＢｒ＋Ｏ2 に曝した
場合、Ｏ2 の作用でゲート電極側壁には被着物膜が形成
されてゆくのであるが、ＨＢｒの流量比を大きくした場
合、ゲート電極下部には前記被着物が生成され難いこと
とＨＢｒの流量が大きいことが相俟ってゲート電極下部
の横方向エッチングが進むものである。
Ｇｅ層をエッチング・ガスであるＨＢｒ＋Ｏ2 に曝した
場合、Ｏ2 の作用でゲート電極側壁には被着物膜が形成
されてゆくのであるが、ＨＢｒの流量比を大きくした場
合、ゲート電極下部には前記被着物が生成され難いこと
とＨＢｒの流量が大きいことが相俟ってゲート電極下部
の横方向エッチングが進むものである。
【００３５】（３）イオン注入法を適用することに依
り、ノッチ型ゲート電極２３に於ける頭部２３Ａをマス
クとして、加速エネルギを３〔ｋｅＶ〕、ドーズ量を１
×１０16〔cm-2〕とするＡｓイオンの打ち込みを行っ
て、浅い高濃度の不純物領域、即ち、ソース・エクステ
ンション領域１５及びドレイン・エクステンション領域
１６を形成する。尚、イオン注入する不純物イオンがｐ
型不純物イオンであるＢイオンであれば、加速エネルギ
を０．５〔ｋｅＶ〕、ドーズ量を１×１０16〔cm-2〕と
すれば良い。
り、ノッチ型ゲート電極２３に於ける頭部２３Ａをマス
クとして、加速エネルギを３〔ｋｅＶ〕、ドーズ量を１
×１０16〔cm-2〕とするＡｓイオンの打ち込みを行っ
て、浅い高濃度の不純物領域、即ち、ソース・エクステ
ンション領域１５及びドレイン・エクステンション領域
１６を形成する。尚、イオン注入する不純物イオンがｐ
型不純物イオンであるＢイオンであれば、加速エネルギ
を０．５〔ｋｅＶ〕、ドーズ量を１×１０16〔cm-2〕と
すれば良い。
【００３６】尚、この場合もイオン注入を行う前、或い
は、後、重原子イオンを浅く打ち込んで前記の浅い高濃
度不純物領域を非晶質化しても良い。
は、後、重原子イオンを浅く打ち込んで前記の浅い高濃
度不純物領域を非晶質化しても良い。
【００３７】（４）前記工程（３）に見られるイオン注
入を行って形成したソース・エクステンション領域１５
及びドレイン・エクステンション領域１６は、ノッチ型
ゲート電極２３の根元部２３Ｂに比較してゲート長が大
である頭部２３Ａをマスクとするイオン注入で形成した
ものである為、チャネルから離隔する方向に向かってオ
フセットされた状態に形成されることは云うまでもな
い。
入を行って形成したソース・エクステンション領域１５
及びドレイン・エクステンション領域１６は、ノッチ型
ゲート電極２３の根元部２３Ｂに比較してゲート長が大
である頭部２３Ａをマスクとするイオン注入で形成した
ものである為、チャネルから離隔する方向に向かってオ
フセットされた状態に形成されることは云うまでもな
い。
【００３８】（５）実施の形態１と同様にアブゾーバ膜
プロセスを実施してアブゾーバ膜を形成する。即ち、Ｃ
ＶＤ法を適用することに依って、厚さが５〔ｎｍ〕〜５
０〔ｎｍ〕程度のＳｉＯ2 からなる絶縁膜１７を形成
し、次いで、スパッタリング法を適用することに依り、
厚さが２０〔ｎｍ〕〜４０〔ｎｍ〕程度のＴａＮからな
る金属膜１８を形成する。
プロセスを実施してアブゾーバ膜を形成する。即ち、Ｃ
ＶＤ法を適用することに依って、厚さが５〔ｎｍ〕〜５
０〔ｎｍ〕程度のＳｉＯ2 からなる絶縁膜１７を形成
し、次いで、スパッタリング法を適用することに依り、
厚さが２０〔ｎｍ〕〜４０〔ｎｍ〕程度のＴａＮからな
る金属膜１８を形成する。
【００３９】（６）ＸｅＣｌやＡｒＦなどのエキシマ・
レーザ、或いは、ＹＡＧレーザなどを用い、レーザ光を
１回以上照射してレーザ・アニールを行う。
レーザ、或いは、ＹＡＧレーザなどを用い、レーザ光を
１回以上照射してレーザ・アニールを行う。
【００４０】前記何れの実施の形態で作製したＭＯＳト
ランジスタに於いても、ソース・エクステンション領域
及びドレイン・エクステンション領域の不純物は、それ
等のチャネル側先端まで充分に高濃度に活性化され、寄
生抵抗は従来の技術に依った場合に比較して小さくな
り、精密な実測ではないが、シミュレーションに依る寄
生抵抗は１５０〔Ω−ｃｍ〕から５０〔Ω−ｃｍ〕へ１
／３程度に低減することが確認されている。
ランジスタに於いても、ソース・エクステンション領域
及びドレイン・エクステンション領域の不純物は、それ
等のチャネル側先端まで充分に高濃度に活性化され、寄
生抵抗は従来の技術に依った場合に比較して小さくな
り、精密な実測ではないが、シミュレーションに依る寄
生抵抗は１５０〔Ω−ｃｍ〕から５０〔Ω−ｃｍ〕へ１
／３程度に低減することが確認されている。
【００４１】本発明に於いては、前記説明した実施の形
態を含め、多くの形態で実施することができ、以下、そ
れを付記として例示する。
態を含め、多くの形態で実施することができ、以下、そ
れを付記として例示する。
【００４２】（付記１）ゲート電極をマスクとしてシリ
コン半導体基板表面にゲート電極チャネル方向両側から
離隔してソース・エクステンション領域及びドレイン・
エクステンション領域を形成するイオン注入を行う工程
と、次いで、ゲート電極も含めて全体を覆うアブゾーバ
膜を形成する工程と、次いで、アブゾーバ膜上にレーザ
光を照射してソース・エクステンション領域及びドレイ
ン・エクステンション領域のレーザ・アニールを行う工
程とが含まれてなることを特徴とする電界効果型半導体
装置の製造方法。
コン半導体基板表面にゲート電極チャネル方向両側から
離隔してソース・エクステンション領域及びドレイン・
エクステンション領域を形成するイオン注入を行う工程
と、次いで、ゲート電極も含めて全体を覆うアブゾーバ
膜を形成する工程と、次いで、アブゾーバ膜上にレーザ
光を照射してソース・エクステンション領域及びドレイ
ン・エクステンション領域のレーザ・アニールを行う工
程とが含まれてなることを特徴とする電界効果型半導体
装置の製造方法。
【００４３】（付記２）サイド・ウォール（例えばサイ
ド・ウォール１４：実施の形態１参照、以下同じ）を形
成したゲート電極（例えばゲート電極１３）をマスクと
してシリコン半導体基板（例えばシリコン半導体基板１
１）表面にゲート電極チャネル方向両側から離隔してソ
ース・エクステンション領域（例えばソース・エクステ
ンション領域１５）及びドレイン・エクステンション領
域（例えばドレイン・エクステンション領域１６）を形
成するイオン注入を行う工程と、次いで、サイド・ウォ
ールを除去してからゲート電極も含めて全体を覆うアブ
ゾーバ膜（例えば絶縁膜１７及び金属膜１８）を形成す
る工程と、次いで、アブゾーバ膜上にレーザ光を照射し
てソース・エクステンション領域及びドレイン・エクス
テンション領域のレーザ・アニールを行う工程とが含ま
れてなることを特徴とする電界効果型半導体装置の製造
方法。
ド・ウォール１４：実施の形態１参照、以下同じ）を形
成したゲート電極（例えばゲート電極１３）をマスクと
してシリコン半導体基板（例えばシリコン半導体基板１
１）表面にゲート電極チャネル方向両側から離隔してソ
ース・エクステンション領域（例えばソース・エクステ
ンション領域１５）及びドレイン・エクステンション領
域（例えばドレイン・エクステンション領域１６）を形
成するイオン注入を行う工程と、次いで、サイド・ウォ
ールを除去してからゲート電極も含めて全体を覆うアブ
ゾーバ膜（例えば絶縁膜１７及び金属膜１８）を形成す
る工程と、次いで、アブゾーバ膜上にレーザ光を照射し
てソース・エクステンション領域及びドレイン・エクス
テンション領域のレーザ・アニールを行う工程とが含ま
れてなることを特徴とする電界効果型半導体装置の製造
方法。
【００４４】（付記３）頭部（例えば頭部２３Ａ：実施
の形態２参照、以下同じ）のゲート長に比較して根元部
（例えば根元部２３Ｂ）のゲート長が短いノッチ型ゲー
ト電極（例えばノッチ型ゲート電極２３）をマスクとし
てシリコン半導体基板表面にゲート電極チャネル方向両
側から離隔してソース・エクステンション領域及びドレ
イン・エクステンション領域を形成するイオン注入を行
う工程と、次いで、ノッチ型ゲート電極も含めて全体を
覆うアブゾーバ膜を形成する工程と、次いで、アブゾー
バ膜上にレーザ光を照射してソース・エクステンション
領域及びドレイン・エクステンション領域のレーザ・ア
ニールを行う工程とが含まれてなることを特徴とする電
界効果型半導体装置の製造方法。
の形態２参照、以下同じ）のゲート長に比較して根元部
（例えば根元部２３Ｂ）のゲート長が短いノッチ型ゲー
ト電極（例えばノッチ型ゲート電極２３）をマスクとし
てシリコン半導体基板表面にゲート電極チャネル方向両
側から離隔してソース・エクステンション領域及びドレ
イン・エクステンション領域を形成するイオン注入を行
う工程と、次いで、ノッチ型ゲート電極も含めて全体を
覆うアブゾーバ膜を形成する工程と、次いで、アブゾー
バ膜上にレーザ光を照射してソース・エクステンション
領域及びドレイン・エクステンション領域のレーザ・ア
ニールを行う工程とが含まれてなることを特徴とする電
界効果型半導体装置の製造方法。
【００４５】（付記４）ゲート絶縁膜はシリコン酸化
膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化
膜に比較して誘電率が高い金属酸化物膜の何れか、或い
は、それ等から選択された膜の積層構造からなることを
特徴とする（付記１）乃至（付記３）の何れか１記載の
電界効果型半導体装置の製造方法。
膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化
膜に比較して誘電率が高い金属酸化物膜の何れか、或い
は、それ等から選択された膜の積層構造からなることを
特徴とする（付記１）乃至（付記３）の何れか１記載の
電界効果型半導体装置の製造方法。
【００４６】（付記５）ゲート電極はシリコン、ゲルマ
ニウム、シリコン・ゲルマニウム混晶、金属の何れか、
或いは、それ等から選択された材料の積層構造からなる
ことを特徴とする（付記１）乃至（付記３）の何れか１
記載の電界効果型半導体装置の製造方法。
ニウム、シリコン・ゲルマニウム混晶、金属の何れか、
或いは、それ等から選択された材料の積層構造からなる
ことを特徴とする（付記１）乃至（付記３）の何れか１
記載の電界効果型半導体装置の製造方法。
【００４７】（付記６）ソース・エクステンション領域
及びドレイン・エクステンション領域を形成する不純物
のイオン注入を行う前、或いは、後に当該領域のシリコ
ン半導体基板表面を非晶質化処理を施すことを特徴とす
る（付記１）乃至（付記３）の何れか１記載の電界効果
型半導体装置の製造方法。
及びドレイン・エクステンション領域を形成する不純物
のイオン注入を行う前、或いは、後に当該領域のシリコ
ン半導体基板表面を非晶質化処理を施すことを特徴とす
る（付記１）乃至（付記３）の何れか１記載の電界効果
型半導体装置の製造方法。
【００４８】（付記７）アブゾーバ膜上に照射するレー
ザ光の強度が非晶質シリコンを溶融し且つ単結晶シリコ
ンを溶融しない程度であることを特徴とする（付記１）
乃至（付記３）の何れか１記載の電界効果型半導体装置
の製造方法。
ザ光の強度が非晶質シリコンを溶融し且つ単結晶シリコ
ンを溶融しない程度であることを特徴とする（付記１）
乃至（付記３）の何れか１記載の電界効果型半導体装置
の製造方法。
【００４９】
【発明の効果】本発明に依る電界効果型半導体装置の製
造方法に於いては、ゲート電極をマスクとしてシリコン
半導体基板表面にゲート電極チャネル方向両側から離隔
してソース・エクステンション領域及びドレイン・エク
ステンション領域を形成するイオン注入を行う工程と、
次いで、ゲート電極も含めて全体を覆うアブゾーバ膜を
形成する工程と、次いで、アブゾーバ膜上にレーザ光を
照射してソース・エクステンション領域及びドレイン・
エクステンション領域のレーザ・アニールを行う工程と
が含まれている。
造方法に於いては、ゲート電極をマスクとしてシリコン
半導体基板表面にゲート電極チャネル方向両側から離隔
してソース・エクステンション領域及びドレイン・エク
ステンション領域を形成するイオン注入を行う工程と、
次いで、ゲート電極も含めて全体を覆うアブゾーバ膜を
形成する工程と、次いで、アブゾーバ膜上にレーザ光を
照射してソース・エクステンション領域及びドレイン・
エクステンション領域のレーザ・アニールを行う工程と
が含まれている。
【００５０】前記構成を採ることに依り、アブゾーバ膜
プロセスを用いたレーザ・アニールを実施しても、ゲー
ト電極のゲート長方向両端近傍に於けるソース領域（ソ
ース・エクステンション領域）並びにドレイン領域（ド
レイン・エクステンション領域）のチャネル側先端まで
不純物を活性化して充分に高濃度にすることができるの
で、寄生抵抗を低減した高性能微細ＭＯＳトランジスタ
を実現することができる。
プロセスを用いたレーザ・アニールを実施しても、ゲー
ト電極のゲート長方向両端近傍に於けるソース領域（ソ
ース・エクステンション領域）並びにドレイン領域（ド
レイン・エクステンション領域）のチャネル側先端まで
不純物を活性化して充分に高濃度にすることができるの
で、寄生抵抗を低減した高性能微細ＭＯＳトランジスタ
を実現することができる。
【図１】本発明の実施の形態１を説明する為の工程要所
に於けるＭＯＳトランジスタを表す要部切断側面図であ
る。
に於けるＭＯＳトランジスタを表す要部切断側面図であ
る。
【図２】本発明の実施の形態２を説明する為の工程要所
に於けるＭＯＳトランジスタを表す要部切断側面図であ
る。
に於けるＭＯＳトランジスタを表す要部切断側面図であ
る。
【図３】アブゾーバ膜プロセスを説明する為のＭＯＳト
ランジスタを表す要部切断側面図である。
ランジスタを表す要部切断側面図である。
１１ シリコン半導体基板 １２ ゲート絶縁膜 １３ ゲート電極 １４ サイド・ウォール １５ ソース・エクステンション領域 １６ ドレイン・エクステンション領域 １７ 絶縁膜 １８ 金属膜 ２３ ノッチ型ゲート電極 ２３Ａ ノッチ型ゲート電極の頭部 ２３Ｂ ノッチ型ゲート電極の根元部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA10 AA21 BD07 BD09 BD11 BE07 BF04 BF05 BF11 BF14 BF42 BG08 BG12 BG28 BG38 BG52 BG53 BG54 BH14 BH22 BK08 BK10 BK13 BK21 CB01 CB04
Claims (3)
- 【請求項１】ゲート電極をマスクとしてシリコン半導体
基板表面にゲート電極チャネル方向両側から離隔してソ
ース・エクステンション領域及びドレイン・エクステン
ション領域を形成するイオン注入を行う工程と、 次いで、ゲート電極も含めて全体を覆うアブゾーバ膜を
形成する工程と、 次いで、アブゾーバ膜上にレーザ光を照射してソース・
エクステンション領域及びドレイン・エクステンション
領域のレーザ・アニールを行う工程とが含まれてなるこ
とを特徴とする電界効果型半導体装置の製造方法。 - 【請求項２】サイド・ウォールを形成したゲート電極を
マスクとしてシリコン半導体基板表面にゲート電極チャ
ネル方向両側から離隔してソース・エクステンション領
域及びドレイン・エクステンション領域を形成するイオ
ン注入を行う工程と、 次いで、サイド・ウォールを除去してからゲート電極も
含めて全体を覆うアブゾーバ膜を形成する工程と、 次いで、アブゾーバ膜上にレーザ光を照射してソース・
エクステンション領域及びドレイン・エクステンション
領域のレーザ・アニールを行う工程とが含まれてなるこ
とを特徴とする電界効果型半導体装置の製造方法。 - 【請求項３】頭部のゲート長に比較して根元部のゲート
長が短いノッチ型ゲート電極をマスクとしてシリコン半
導体基板表面にゲート電極チャネル方向両側から離隔し
てソース・エクステンション領域及びドレイン・エクス
テンション領域を形成するイオン注入を行う工程と、 次いで、ノッチ型ゲート電極も含めて全体を覆うアブゾ
ーバ膜を形成する工程と、 次いで、アブゾーバ膜上にレーザ光を照射してソース・
エクステンション領域及びドレイン・エクステンション
領域のレーザ・アニールを行う工程とが含まれてなるこ
とを特徴とする電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001081181A JP5103695B2 (ja) | 2001-03-21 | 2001-03-21 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001081181A JP5103695B2 (ja) | 2001-03-21 | 2001-03-21 | 電界効果型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002280548A true JP2002280548A (ja) | 2002-09-27 |
| JP5103695B2 JP5103695B2 (ja) | 2012-12-19 |
Family
ID=18937330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001081181A Expired - Fee Related JP5103695B2 (ja) | 2001-03-21 | 2001-03-21 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5103695B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109783A1 (ja) * | 2003-06-02 | 2004-12-16 | Sumitomo Heavy Industries, Ltd. | 半導体装置の製造方法 |
| US9548205B2 (en) | 2014-04-18 | 2017-01-17 | Fuji Electric Co., Ltd. | Method of manufacturing a semiconductor device |
| US10176955B2 (en) | 2016-02-12 | 2019-01-08 | Lsis Co., Ltd. | Multi-pole molded case circuit breaker |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582545A (ja) * | 1991-09-18 | 1993-04-02 | Sony Corp | Ｍｉｓ型半導体装置の製造方法 |
| JPH05190484A (ja) * | 1992-01-08 | 1993-07-30 | Sony Corp | 半導体装置の製造方法 |
| JPH05299434A (ja) * | 1992-04-24 | 1993-11-12 | Sony Corp | 半導体装置の製造方法 |
| JPH0677155A (ja) * | 1992-08-24 | 1994-03-18 | Sony Corp | 半導体基板の熱処理方法 |
| JPH113990A (ja) * | 1996-04-22 | 1999-01-06 | Sony Corp | 半導体装置およびその製造方法 |
| JP2000236091A (ja) * | 1999-02-16 | 2000-08-29 | Nkk Corp | ポリゲート電極の形成方法 |
| JP2001068669A (ja) * | 1999-08-30 | 2001-03-16 | Sony Corp | 半導体装置の製造方法 |
| JP2004509466A (ja) * | 2000-09-11 | 2004-03-25 | ウルトラテック インク | 放射エネルギーに曝された部分吸収層を用いてアニーリングする方法、および部分吸収層を用いた物品 |
-
2001
- 2001-03-21 JP JP2001081181A patent/JP5103695B2/ja not_active Expired - Fee Related
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582545A (ja) * | 1991-09-18 | 1993-04-02 | Sony Corp | Ｍｉｓ型半導体装置の製造方法 |
| JPH05190484A (ja) * | 1992-01-08 | 1993-07-30 | Sony Corp | 半導体装置の製造方法 |
| JPH05299434A (ja) * | 1992-04-24 | 1993-11-12 | Sony Corp | 半導体装置の製造方法 |
| JPH0677155A (ja) * | 1992-08-24 | 1994-03-18 | Sony Corp | 半導体基板の熱処理方法 |
| JPH113990A (ja) * | 1996-04-22 | 1999-01-06 | Sony Corp | 半導体装置およびその製造方法 |
| JP2000236091A (ja) * | 1999-02-16 | 2000-08-29 | Nkk Corp | ポリゲート電極の形成方法 |
| JP2001068669A (ja) * | 1999-08-30 | 2001-03-16 | Sony Corp | 半導体装置の製造方法 |
| JP2004509466A (ja) * | 2000-09-11 | 2004-03-25 | ウルトラテック インク | 放射エネルギーに曝された部分吸収層を用いてアニーリングする方法、および部分吸収層を用いた物品 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109783A1 (ja) * | 2003-06-02 | 2004-12-16 | Sumitomo Heavy Industries, Ltd. | 半導体装置の製造方法 |
| CN100426464C (zh) * | 2003-06-02 | 2008-10-15 | 住友重机械工业株式会社 | 半导体装置的制造方法 |
| US7932185B2 (en) | 2003-06-02 | 2011-04-26 | Sumitomo Heavy Industries, Ltd. | Process for fabricating semiconductor device |
| US9548205B2 (en) | 2014-04-18 | 2017-01-17 | Fuji Electric Co., Ltd. | Method of manufacturing a semiconductor device |
| US10176955B2 (en) | 2016-02-12 | 2019-01-08 | Lsis Co., Ltd. | Multi-pole molded case circuit breaker |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5103695B2 (ja) | 2012-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3904936B2 (ja) | 半導体装置の製造方法 | |
| US6365476B1 (en) | Laser thermal process for fabricating field-effect transistors | |
| JP5283827B2 (ja) | 半導体装置の製造方法 | |
| US6391731B1 (en) | Activating source and drain junctions and extensions using a single laser anneal | |
| US6214654B1 (en) | Method for forming super-steep retrograded channel (SSRC) for CMOS transistor using rapid laser annealing to reduce thermal budget | |
| US6297115B1 (en) | Cmos processs with low thermal budget | |
| US20030193066A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP3277533B2 (ja) | 半導体装置の製造方法 | |
| JP2002524846A (ja) | 小型集積回路の作製における用途に適したガス浸漬レーザアニーリング方法 | |
| WO2002101835A1 (fr) | Procede de fabrication d'un transistor a effet de champ de type porte de canal | |
| US6555439B1 (en) | Partial recrystallization of source/drain region before laser thermal annealing | |
| JPH01501189A (ja) | Ｍｏｓ集積回路の形成方法 | |
| JP2003188373A (ja) | 半導体装置およびその製造方法 | |
| JP2010021525A (ja) | 半導体装置の製造方法 | |
| JP2006005373A (ja) | 半導体装置の製造方法 | |
| US6218251B1 (en) | Asymmetrical IGFET devices with spacers formed by HDP techniques | |
| JP2006245338A (ja) | 電界効果型トランジスタの製造方法 | |
| US6559015B1 (en) | Fabrication of field effect transistor with dual laser thermal anneal processes | |
| JP2005136198A (ja) | 半導体装置の製造方法 | |
| US6902966B2 (en) | Low-temperature post-dopant activation process | |
| JP2005332993A (ja) | 半導体装置および半導体装置の製造方法 | |
| US6551888B1 (en) | Tuning absorption levels during laser thermal annealing | |
| JP2009027027A (ja) | 半導体装置の製造方法 | |
| JP2008108891A (ja) | 半導体装置の製造方法 | |
| JP5103695B2 (ja) | 電界効果型半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080121 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100226 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110915 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111011 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120131 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120904 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120917 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151012 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |