JP3185386B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タ等の各種半導体装置の製造方法に係わる。
タ等の各種半導体装置の製造方法に係わる。
【０００２】
【従来の技術】各種ＬＳＩ（大規模集積回路）における
半導体装置、即ち複数の半導体素子が同一半導体基板上
に形成された半導体装置の製造工程においては、半導体
素子同士を分離或いは接続するために各種の高温加熱処
理が行われる。また、ＭＯＳＦＥＴ（金属−酸化膜−半
導体電界効果トランジスタ）等の半導体装置においては
ＬＤＤ（Lightly Doped Drain ）構造やソース／ドレイ
ン領域の形成のため、またバイポーラトランジスタ等の
半導体装置においてはベース領域、エミッタ領域等の形
成のためにイオン注入処理が行われ、更にイオン注入処
理の後半導体基板の結晶性の回復及び注入されたアクセ
プタイオンやドナーイオンを電気的に活性化させるため
に、アニール処理（以下活性化アニール処理という）を
施す必要がある。
半導体装置、即ち複数の半導体素子が同一半導体基板上
に形成された半導体装置の製造工程においては、半導体
素子同士を分離或いは接続するために各種の高温加熱処
理が行われる。また、ＭＯＳＦＥＴ（金属−酸化膜−半
導体電界効果トランジスタ）等の半導体装置においては
ＬＤＤ（Lightly Doped Drain ）構造やソース／ドレイ
ン領域の形成のため、またバイポーラトランジスタ等の
半導体装置においてはベース領域、エミッタ領域等の形
成のためにイオン注入処理が行われ、更にイオン注入処
理の後半導体基板の結晶性の回復及び注入されたアクセ
プタイオンやドナーイオンを電気的に活性化させるため
に、アニール処理（以下活性化アニール処理という）を
施す必要がある。
【０００３】更にまた、コンタクト抵抗の低減化のため
に、高融点金属（Ｗ，Ｍｏ，Ｔｉ等）やＰｔ，Ｐｄのよ
うな金属とＳｉとの化合物層であるシリサイド層の高温
加熱処理が必要である。活性化アニール処理や高温加熱
処理として従来、炉アニールやラピッドサーマルアニー
ル（ＲＴＡ）が採用されている。
に、高融点金属（Ｗ，Ｍｏ，Ｔｉ等）やＰｔ，Ｐｄのよ
うな金属とＳｉとの化合物層であるシリサイド層の高温
加熱処理が必要である。活性化アニール処理や高温加熱
処理として従来、炉アニールやラピッドサーマルアニー
ル（ＲＴＡ）が採用されている。
【０００４】一方、半導体装置の集積化が進むにつれて
個々の半導体素子が縮小化され、ソース／ドレイン領域
またはエミッタ領域において浅い接合が必要とされる。
炉アニール或いは上述のＲＴＡにて活性化アニール処理
を行うと、拡散層が深くなり、ソース／ドレイン領域や
エミッタ領域の接合を浅くして半導体素子を微細化し高
集積化するという要求を満足することができない。その
ため、浅い接合の形成方法の一つにパルスレーザ照射に
よる活性化アニール法が提案されている。
個々の半導体素子が縮小化され、ソース／ドレイン領域
またはエミッタ領域において浅い接合が必要とされる。
炉アニール或いは上述のＲＴＡにて活性化アニール処理
を行うと、拡散層が深くなり、ソース／ドレイン領域や
エミッタ領域の接合を浅くして半導体素子を微細化し高
集積化するという要求を満足することができない。その
ため、浅い接合の形成方法の一つにパルスレーザ照射に
よる活性化アニール法が提案されている。
【０００５】
【発明が解決しようとする課題】パルスレーザのエネル
ギーは半導体基板の極く表面（約２０ｎｍ程度）で吸収
されるため、パルスレーザによってアニール処理が可能
な深さは、熱拡散を考慮しても約１００ｎｍ以下とな
る。その為、パルスレーザによるアニール処理は浅いＬ
ＤＤ構造エミッタ領域或いはソース／ドレイン領域の形
成時の活性化アニール処理には適している。
ギーは半導体基板の極く表面（約２０ｎｍ程度）で吸収
されるため、パルスレーザによってアニール処理が可能
な深さは、熱拡散を考慮しても約１００ｎｍ以下とな
る。その為、パルスレーザによるアニール処理は浅いＬ
ＤＤ構造エミッタ領域或いはソース／ドレイン領域の形
成時の活性化アニール処理には適している。
【０００６】しかしながら、ＬＤＤの濃度プロファイル
が急峻なアブラプト分布の場合、緩やかなガウシアン分
布に比べ、トランジスタのゲートリーク電流が増加する
という問題がある（例えば「次世代超ＬＳＩプロセス技
術（広瀬全孝編、リアライズ社）」の６９〜７０頁）。
このような問題は、例えばバイポーラトランジスタにお
いてはベース領域とコレクタ領域との間の接合部分にお
いても同様と思われる。
が急峻なアブラプト分布の場合、緩やかなガウシアン分
布に比べ、トランジスタのゲートリーク電流が増加する
という問題がある（例えば「次世代超ＬＳＩプロセス技
術（広瀬全孝編、リアライズ社）」の６９〜７０頁）。
このような問題は、例えばバイポーラトランジスタにお
いてはベース領域とコレクタ領域との間の接合部分にお
いても同様と思われる。
【０００７】この問題を解決するために、レーザパワー
を増加させてＬＤＤ領域やベース領域のアクセプタイオ
ンやドナーイオンを深く拡散させることが考えられる
が、ソース／ドレイン領域、ベース領域における接合が
深くなるという問題がある。また、レーザパワーが小さ
い場合には、半導体基板の極く表面のみが溶融し、その
後半導体基板の表面は直ちに平坦になる。しかるに、レ
ーザのパワーが大きい場合は半導体基板のかなり深い部
分まで溶融するため、半導体基板の表面の平坦性が著し
く損なわれるという問題もある。
を増加させてＬＤＤ領域やベース領域のアクセプタイオ
ンやドナーイオンを深く拡散させることが考えられる
が、ソース／ドレイン領域、ベース領域における接合が
深くなるという問題がある。また、レーザパワーが小さ
い場合には、半導体基板の極く表面のみが溶融し、その
後半導体基板の表面は直ちに平坦になる。しかるに、レ
ーザのパワーが大きい場合は半導体基板のかなり深い部
分まで溶融するため、半導体基板の表面の平坦性が著し
く損なわれるという問題もある。
【０００８】本発明は、微細な半導体装置において浅い
接合を形成し、且つトランジスタのベース−コレクタ間
のリーク電流を低減することができる半導体装置の製造
方法を提供することにある。
接合を形成し、且つトランジスタのベース−コレクタ間
のリーク電流を低減することができる半導体装置の製造
方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明半導体装置の製造
方法は、その一例の製造工程図を図２Ａ〜Ｅ及び図３Ａ
〜Ｄに示すように、素子分離領域２９、コレクタ領域３
１及びベース領域３３を形成した後、炉アニール或いは
ＲＴＡ（ラピッドサーマルアニール）を行う工程と、エ
ミッタ領域３６を形成した後、パルスレーザアニール処
理を行う工程とを有する。
方法は、その一例の製造工程図を図２Ａ〜Ｅ及び図３Ａ
〜Ｄに示すように、素子分離領域２９、コレクタ領域３
１及びベース領域３３を形成した後、炉アニール或いは
ＲＴＡ（ラピッドサーマルアニール）を行う工程と、エ
ミッタ領域３６を形成した後、パルスレーザアニール処
理を行う工程とを有する。
【００１０】
【００１１】
【作用】上述の本発明によれば、図２Ａ〜Ｅ及び図３Ａ
〜Ｄに示すように、素子分離領域２９、コレクタ領域３
１及びベース領域３３を形成した後、炉アニール又はＲ
ＴＡを行うことにより、このベース領域３３の不純物分
布を比較的緩やかなガウシアン分布にすることができ
て、ベース−コレクタ間の耐圧の劣化を抑制し、リーク
電流を低減化することができる。
〜Ｄに示すように、素子分離領域２９、コレクタ領域３
１及びベース領域３３を形成した後、炉アニール又はＲ
ＴＡを行うことにより、このベース領域３３の不純物分
布を比較的緩やかなガウシアン分布にすることができ
て、ベース−コレクタ間の耐圧の劣化を抑制し、リーク
電流を低減化することができる。
【００１２】
【００１３】また本発明においては、エミッタ領域３６
の活性化処理をパルスレーザアニールにより行うもので
あり、そのエネルギー密度、パルス回数及び照射時間等
を制御することによって、半導体基体の表面から例えば
深さ１００ｎｍ以下程度の浅い接合を維持することがで
きて、微細な半導体装置を製造することができる。
の活性化処理をパルスレーザアニールにより行うもので
あり、そのエネルギー密度、パルス回数及び照射時間等
を制御することによって、半導体基体の表面から例えば
深さ１００ｎｍ以下程度の浅い接合を維持することがで
きて、微細な半導体装置を製造することができる。
【００１４】
【実施例】参考例 ここでは、ＭＯＳＦＥＴを製造する場合の例を 示す。こ
こで重要な点は、ソース／ドレイン領域における活性化
のためのパルスレーザ照射の工程より前にＬＤＤ領域を
形成し、炉アニールまたはＲＴＡを行うことによってＬ
ＤＤ領域の不純物分布をガウシアン分布にすることであ
る。
こで重要な点は、ソース／ドレイン領域における活性化
のためのパルスレーザ照射の工程より前にＬＤＤ領域を
形成し、炉アニールまたはＲＴＡを行うことによってＬ
ＤＤ領域の不純物分布をガウシアン分布にすることであ
る。
【００１５】そして、ソース／ドレイン領域における活
性化のためのパルスレーザ照射工程以後の熱処理を６０
０℃以下とすることである。即ち６００℃を超える熱処
理を行うと、ＬＤＤ構造或いはソース／ドレイン領域に
おける接合が深くなってしまうからである。後の工程で
熱処理が必要とされる場合として、Ａｌ配線層を形成す
るときのシンター処理があるが、このときの処理温度は
約４５０℃〜６００℃程度である。
性化のためのパルスレーザ照射工程以後の熱処理を６０
０℃以下とすることである。即ち６００℃を超える熱処
理を行うと、ＬＤＤ構造或いはソース／ドレイン領域に
おける接合が深くなってしまうからである。後の工程で
熱処理が必要とされる場合として、Ａｌ配線層を形成す
るときのシンター処理があるが、このときの処理温度は
約４５０℃〜６００℃程度である。
【００１６】以下、図面を参照して本参考例の製造方法
を詳細に説明する。先ず図１Ａに示すように、Ｓｉ等よ
り成る半導体基体１に選択熱酸化等によって素子分離領
域２を形成する。この素子分離領域２の下部にはチャネ
ルストップイオン注入層３が形成されている。次いで、
ゲート酸化膜４を形成した後、しきい値電圧調整イオン
注入層５を形成する。そして、ゲート酸化膜４をゲート
ポリシリコン層６で覆った後、シリサイド層７を形成
し、シリサイド層７、ゲートポリシリコン層６及びゲー
ト酸化膜４をエッチングすることによってゲート電極領
域８を形成する。
を詳細に説明する。先ず図１Ａに示すように、Ｓｉ等よ
り成る半導体基体１に選択熱酸化等によって素子分離領
域２を形成する。この素子分離領域２の下部にはチャネ
ルストップイオン注入層３が形成されている。次いで、
ゲート酸化膜４を形成した後、しきい値電圧調整イオン
注入層５を形成する。そして、ゲート酸化膜４をゲート
ポリシリコン層６で覆った後、シリサイド層７を形成
し、シリサイド層７、ゲートポリシリコン層６及びゲー
ト酸化膜４をエッチングすることによってゲート電極領
域８を形成する。
【００１７】この後、全面的に不純物を低濃度に注入し
て図１Ｂに示すように低濃度不純物注入領域９いわゆる
ＬＤＤ構造を形成する。そして、各層を活性化し、また
シリサイド層６の低抵抗化、低濃度不純物注入領域９に
不純物のガウシアン分布を形成するための炉アニール処
理またはＲＴＡ処理を行う。本実施例においては、ＲＴ
Ａ処理を行い、その条件を１０５０℃、１０秒とした。
て図１Ｂに示すように低濃度不純物注入領域９いわゆる
ＬＤＤ構造を形成する。そして、各層を活性化し、また
シリサイド層６の低抵抗化、低濃度不純物注入領域９に
不純物のガウシアン分布を形成するための炉アニール処
理またはＲＴＡ処理を行う。本実施例においては、ＲＴ
Ａ処理を行い、その条件を１０５０℃、１０秒とした。
【００１８】そして更にこの上に全面的にＳｉＯ2 等の
絶縁層を全面的に被着した後、ＲＩＥ（反応性イオンエ
ッチング）等の異方性エッチングを行って、図１Ｃに示
すように、ゲート電極領域８の両側にサイドウォール１
１を形成し、ゲート電極領域８及びこのサイドウォール
１１をマスクとしてイオン注入を行ってソース／ドレイ
ン領域（Ｓ／Ｄ領域）１２を形成する。この後、必要に
応じて反射防止膜としてＣＶＤ（化学気相成長）法等に
より酸化膜１３を５０ｎｍ程度形成し、パルスレーザを
矢印Ｌで示すように全面的に照射することによりソース
／ドレイン領域１２に注入されたイオンを活性化させ
る。パルスレーザによる活性化アニール処理の条件は、
例えばＸｅＣｌレーザを使用し、照射エネルギー密度を
７００ｍＪ／ｃｍ2 、パルス幅を４４ｎｓとした。
絶縁層を全面的に被着した後、ＲＩＥ（反応性イオンエ
ッチング）等の異方性エッチングを行って、図１Ｃに示
すように、ゲート電極領域８の両側にサイドウォール１
１を形成し、ゲート電極領域８及びこのサイドウォール
１１をマスクとしてイオン注入を行ってソース／ドレイ
ン領域（Ｓ／Ｄ領域）１２を形成する。この後、必要に
応じて反射防止膜としてＣＶＤ（化学気相成長）法等に
より酸化膜１３を５０ｎｍ程度形成し、パルスレーザを
矢印Ｌで示すように全面的に照射することによりソース
／ドレイン領域１２に注入されたイオンを活性化させ
る。パルスレーザによる活性化アニール処理の条件は、
例えばＸｅＣｌレーザを使用し、照射エネルギー密度を
７００ｍＪ／ｃｍ2 、パルス幅を４４ｎｓとした。
【００１９】炉アニールの条件は、温度を８５０℃〜１
１５０℃、より好ましくは９５０℃〜１０５０度、処理
時間を１０〜３０分とすることが望ましい。或いはまた
ＲＴＡの条件を８５０℃〜１１５０℃、より好ましくは
１０００℃〜１１５０℃の温度とし、２〜１０秒の処理
時間とすることが望ましい。
１５０℃、より好ましくは９５０℃〜１０５０度、処理
時間を１０〜３０分とすることが望ましい。或いはまた
ＲＴＡの条件を８５０℃〜１１５０℃、より好ましくは
１０００℃〜１１５０℃の温度とし、２〜１０秒の処理
時間とすることが望ましい。
【００２０】パルスレーザアニールにおいては、ルビー
レーザ（波長：６９４ｎｍ）、ＸｅＦ（波長：３５１ｎ
ｍ）、ＸｅＣｌ（波長：３０８ｎｍ）、ＫｒＦ（波長：
２４９ｎｍ）、ＡｒＦ（波長：１９３ｎｍ）等の各レー
ザを使用することができるが、例えば図４にＳｉの吸収
係数の波長依存性を示すように、ＸｅＦレーザ、ＸｅＣ
ｌレーザの波長領域において、実線ａで示すＳｉ単結晶
と、破線ｂで示すボロンＢをイオン注入したＳｉ単結晶
の吸収係数がほぼ等しくなるため、不純物としてＢを注
入する場合はＸｅＦレーザ、ＸｅＣｌレーザを使用する
ことが望ましい。
レーザ（波長：６９４ｎｍ）、ＸｅＦ（波長：３５１ｎ
ｍ）、ＸｅＣｌ（波長：３０８ｎｍ）、ＫｒＦ（波長：
２４９ｎｍ）、ＡｒＦ（波長：１９３ｎｍ）等の各レー
ザを使用することができるが、例えば図４にＳｉの吸収
係数の波長依存性を示すように、ＸｅＦレーザ、ＸｅＣ
ｌレーザの波長領域において、実線ａで示すＳｉ単結晶
と、破線ｂで示すボロンＢをイオン注入したＳｉ単結晶
の吸収係数がほぼ等しくなるため、不純物としてＢを注
入する場合はＸｅＦレーザ、ＸｅＣｌレーザを使用する
ことが望ましい。
【００２１】またパルスレーザアニール時の照射エネル
ギーを６５０ｍＪ／ｃｍ2 〜１１００ｍＪ／ｃｍ2 、よ
り好ましくは７００ｍＪ／ｃｍ2 〜９００ｍＪ／ｃｍ2
とすることが望ましい。パルス幅は２０ｎｓ〜１００ｎ
ｓ程度が好ましく、パルス照射間隔は任意に選定するこ
とができる。
ギーを６５０ｍＪ／ｃｍ2 〜１１００ｍＪ／ｃｍ2 、よ
り好ましくは７００ｍＪ／ｃｍ2 〜９００ｍＪ／ｃｍ2
とすることが望ましい。パルス幅は２０ｎｓ〜１００ｎ
ｓ程度が好ましく、パルス照射間隔は任意に選定するこ
とができる。
【００２２】この後通常の製造方法により層間絶縁層、
配線層等を形成して、低濃度不純物注入領域９において
は不純物濃度分布が緩やかなガウシアン分布とされてゲ
ート電極−基板間の耐圧の劣化が抑制され、リーク電流
の低減化がはかられると共に、ソース／ドレイン領域１
２においては浅い接合が維持されて微細化が可能とされ
たＭＯＳＦＥＴ半導体装置を形成することができる。配
線層のシンター処理等においてはその熱処理を６００℃
以下とすることが重要である。
配線層等を形成して、低濃度不純物注入領域９において
は不純物濃度分布が緩やかなガウシアン分布とされてゲ
ート電極−基板間の耐圧の劣化が抑制され、リーク電流
の低減化がはかられると共に、ソース／ドレイン領域１
２においては浅い接合が維持されて微細化が可能とされ
たＭＯＳＦＥＴ半導体装置を形成することができる。配
線層のシンター処理等においてはその熱処理を６００℃
以下とすることが重要である。
【００２３】実施例１ この例においては、本発明をバイポーラトランジスタの
製造に適用した場合を示す。この場合においても重要な
点は、エミッタ領域における活性化のためのパルスレー
ザ照射の工程より前にベース領域を形成し、炉アニール
またはＲＴＡを行うことによってベース領域の不純物分
布をガウシアン分布にする。また、エミッタ領域におけ
る活性化のためのパルスレーザ照射以後の熱処理を、そ
の接合を浅く維持するために６００℃以下とする。
製造に適用した場合を示す。この場合においても重要な
点は、エミッタ領域における活性化のためのパルスレー
ザ照射の工程より前にベース領域を形成し、炉アニール
またはＲＴＡを行うことによってベース領域の不純物分
布をガウシアン分布にする。また、エミッタ領域におけ
る活性化のためのパルスレーザ照射以後の熱処理を、そ
の接合を浅く維持するために６００℃以下とする。
【００２４】以下、図面を参照して本発明半導体装置の
製造方法の一例を詳細に説明する。先ず図２Ａに示すよ
うに、Ｓｉ等より成る例えばｐ型の半導体基体２１の表
面に酸化膜２２を形成して、フォトリソグラフィ等の適
用により所定領域に開口を設け、この酸化膜２２をマス
クとして例えばｎ型不純物を高濃度に注入してコレクタ
埋込み領域２３を形成する。この不純物としては、その
後の熱処理で広がりが少ないように、拡散定数の小さい
ＳｂやＡｓが用いられる。
製造方法の一例を詳細に説明する。先ず図２Ａに示すよ
うに、Ｓｉ等より成る例えばｐ型の半導体基体２１の表
面に酸化膜２２を形成して、フォトリソグラフィ等の適
用により所定領域に開口を設け、この酸化膜２２をマス
クとして例えばｎ型不純物を高濃度に注入してコレクタ
埋込み領域２３を形成する。この不純物としては、その
後の熱処理で広がりが少ないように、拡散定数の小さい
ＳｂやＡｓが用いられる。
【００２５】そしてこの後図２Ｂに示すように、酸化膜
２２を除去した後、エピタキシャル成長を行ってｎ型の
シリコン単結晶層２４を全面的に厚さ例えば数μｍとし
て形成し、更に表面を薄く酸化する等してＳｉＯ2 等の
絶縁層２５を全面的に形成し、更に選択酸化のマスクと
なるＳｉ3 Ｎ4 等の絶縁層２６を全面的にＣＶＤ法等に
より形成する。
２２を除去した後、エピタキシャル成長を行ってｎ型の
シリコン単結晶層２４を全面的に厚さ例えば数μｍとし
て形成し、更に表面を薄く酸化する等してＳｉＯ2 等の
絶縁層２５を全面的に形成し、更に選択酸化のマスクと
なるＳｉ3 Ｎ4 等の絶縁層２６を全面的にＣＶＤ法等に
より形成する。
【００２６】次に図２Ｃに示すように、選択酸化による
いわゆる素子分離領域を形成するためパターニングを行
い、Ｓｉ3 Ｎ4 絶縁層２６、ＳｉＯ2 絶縁層２５及びシ
リコン単結晶層２４のエッチングを行って素子分離領域
形成部に凹部２７を形成する。
いわゆる素子分離領域を形成するためパターニングを行
い、Ｓｉ3 Ｎ4 絶縁層２６、ＳｉＯ2 絶縁層２５及びシ
リコン単結晶層２４のエッチングを行って素子分離領域
形成部に凹部２７を形成する。
【００２７】そして分離を確実にするために、Ｂ等のｐ
型不純物を高濃度に注入し、欠陥発生防止のアニールを
行って図２Ｄに示すようにチャネル防止領域２８を形成
した後、選択酸化を行って素子分離領域２９を形成す
る。
型不純物を高濃度に注入し、欠陥発生防止のアニールを
行って図２Ｄに示すようにチャネル防止領域２８を形成
した後、選択酸化を行って素子分離領域２９を形成す
る。
【００２８】この後、選択酸化のマスクとしたＳｉ3 Ｎ
4 絶縁層２６を除去し、フォトリソグラフィ等の適用に
より形成したレジスト３０をマスクとして、コレクタ領
域３１に矢印Ａで示すようにリンＰ等のｎ型不純物を選
択的に注入して拡散を行い、コレクタ抵抗の低減をはか
る。
4 絶縁層２６を除去し、フォトリソグラフィ等の適用に
より形成したレジスト３０をマスクとして、コレクタ領
域３１に矢印Ａで示すようにリンＰ等のｎ型不純物を選
択的に注入して拡散を行い、コレクタ抵抗の低減をはか
る。
【００２９】次に、図３Ａに示すように、フォトリソグ
ラフィ等の適用により形成したレジスト３２をマスクと
して、矢印Ｂで示すようにＢ等のｐ型不純物を高濃度に
選択的に注入してベース領域３３を形成する。この後、
ＲＴＡ又は炉アニールによって、例えばこの場合ＲＴＡ
により活性化処理を行う。
ラフィ等の適用により形成したレジスト３２をマスクと
して、矢印Ｂで示すようにＢ等のｐ型不純物を高濃度に
選択的に注入してベース領域３３を形成する。この後、
ＲＴＡ又は炉アニールによって、例えばこの場合ＲＴＡ
により活性化処理を行う。
【００３０】そして図３Ｂに示すように、レジスト３２
を除去した後全面的に例えばＰＳＧ（リンシリケートガ
ラス）等の絶縁層３５を被着した後、エミッタ領域３６
に選択的にＡｓ等のｐ型不純物を高濃度に注入する。そ
してこの後全面的に例えばＳｉＯ2 等の反射防止膜３７
を厚さ５０ｎｍ程度に形成して、全面的にパルスレーザ
を矢印Ｅで示すように照射することにより、エミッタ領
域３６に注入されたイオンを活性化させる。
を除去した後全面的に例えばＰＳＧ（リンシリケートガ
ラス）等の絶縁層３５を被着した後、エミッタ領域３６
に選択的にＡｓ等のｐ型不純物を高濃度に注入する。そ
してこの後全面的に例えばＳｉＯ2 等の反射防止膜３７
を厚さ５０ｎｍ程度に形成して、全面的にパルスレーザ
を矢印Ｅで示すように照射することにより、エミッタ領
域３６に注入されたイオンを活性化させる。
【００３１】そしてこの後図３Ｃに示すように、フォト
リソグラフィ等の適用によりレジスト３８をパターニン
グ形成して、これをマスクとして各コレクタ領域３１、
ベース領域３３及びエミッタ領域３７上に開口を形成す
る。
リソグラフィ等の適用によりレジスト３８をパターニン
グ形成して、これをマスクとして各コレクタ領域３１、
ベース領域３３及びエミッタ領域３７上に開口を形成す
る。
【００３２】そして全面的に例えばＡｌを蒸着し、フォ
トリソグラフィ等の適用によって電極、配線加工を行
い、コレクタ電極４０、エミッタ電極４１及びベース電
極４２をそれぞれ形成する。以降の電極のシンター処理
等の工程において、熱処理温度を６００℃以下とするこ
とが重要である。
トリソグラフィ等の適用によって電極、配線加工を行
い、コレクタ電極４０、エミッタ電極４１及びベース電
極４２をそれぞれ形成する。以降の電極のシンター処理
等の工程において、熱処理温度を６００℃以下とするこ
とが重要である。
【００３３】尚、この場合においても炉アニールの条件
は、温度を８５０℃〜１１５０℃、より好ましくは９５
０℃〜１０５０度、処理時間を１０〜３０分とすること
が望ましい。或いはまたＲＴＡの条件を８５０℃〜１１
５０℃、より好ましくは１０００℃〜１１５０℃の温度
とし、２〜１０秒の処理時間とすることが望ましい。
は、温度を８５０℃〜１１５０℃、より好ましくは９５
０℃〜１０５０度、処理時間を１０〜３０分とすること
が望ましい。或いはまたＲＴＡの条件を８５０℃〜１１
５０℃、より好ましくは１０００℃〜１１５０℃の温度
とし、２〜１０秒の処理時間とすることが望ましい。
【００３４】また、パルスレーザアニールとして、ルビ
ーレーザ、ＸｅＦ、ＸｅＣｌ、ＫｒＦ、ＡｒＦ等の各レ
ーザを使用することができる。パルスレーザアニール時
の照射エネルギーを６５０ｍＪ／ｃｍ2 〜１１００ｍＪ
／ｃｍ2 、より好ましくは７００ｍＪ／ｃｍ2 〜９００
ｍＪ／ｃｍ2 とすることが望ましい。パルス幅は２０ｎ
ｓ〜１００ｎｓ程度が好ましく、パルス照射間隔は任意
に選定することができる。
ーレーザ、ＸｅＦ、ＸｅＣｌ、ＫｒＦ、ＡｒＦ等の各レ
ーザを使用することができる。パルスレーザアニール時
の照射エネルギーを６５０ｍＪ／ｃｍ2 〜１１００ｍＪ
／ｃｍ2 、より好ましくは７００ｍＪ／ｃｍ2 〜９００
ｍＪ／ｃｍ2 とすることが望ましい。パルス幅は２０ｎ
ｓ〜１００ｎｓ程度が好ましく、パルス照射間隔は任意
に選定することができる。
【００３５】このようにすることによって、ベース領域
の不純物分布を緩やかなガウシアン分布にすることがで
き、ベース領域−コレクタ領域間の電界集中を緩和して
耐圧の劣化を抑制し、リーク電流を低減化することがで
きる。またこの場合、エミッタ領域をパルスレーザ処理
により活性化することから浅い接合を維持することがで
き、特に高周波（高速）用の接合深さ０．２μｍ以下程
度の微細なバイポーラトランジスタ半導体装置におい
て、上述したような耐圧劣化、低リーク電流化等の効果
を得ることができる。
の不純物分布を緩やかなガウシアン分布にすることがで
き、ベース領域−コレクタ領域間の電界集中を緩和して
耐圧の劣化を抑制し、リーク電流を低減化することがで
きる。またこの場合、エミッタ領域をパルスレーザ処理
により活性化することから浅い接合を維持することがで
き、特に高周波（高速）用の接合深さ０．２μｍ以下程
度の微細なバイポーラトランジスタ半導体装置におい
て、上述したような耐圧劣化、低リーク電流化等の効果
を得ることができる。
【００３６】尚、本発明は上述の実施例に限定されるこ
となく、例えばその導電型を図示とは逆導電型とする
等、種々の変形変更をなし得ることはいうまでもない。
となく、例えばその導電型を図示とは逆導電型とする
等、種々の変形変更をなし得ることはいうまでもない。
【００３７】
【発明の効果】上述の本発明によれば、バイポーラトラ
ンジスタにおいて、ベース領域３３の不純物分布を比較
的緩やかなガウシアン分布にすることができ、ベース−
コレクタ間の耐圧の劣化を抑制し、リーク電流を低減化
することができる。
ンジスタにおいて、ベース領域３３の不純物分布を比較
的緩やかなガウシアン分布にすることができ、ベース−
コレクタ間の耐圧の劣化を抑制し、リーク電流を低減化
することができる。
【００３８】
【００３９】また本発明においては、エミッタ領域３６
の活性化処理をパルスレーザアニールにより行うもので
あり、そのエネルギー密度、パルス回数及び照射時間を
制御することによって、半導体基体の表面から例えば深
さ１００ｎｍ以下程度の浅い接合を確実に形成すること
ができ、微細なトランジスタから成る超高速集積回路を
形成することができる。
の活性化処理をパルスレーザアニールにより行うもので
あり、そのエネルギー密度、パルス回数及び照射時間を
制御することによって、半導体基体の表面から例えば深
さ１００ｎｍ以下程度の浅い接合を確実に形成すること
ができ、微細なトランジスタから成る超高速集積回路を
形成することができる。
【図１】半導体装置の製造方法の一例の製造工程図であ
る。
る。
【図２】本発明半導体装置の製造方法の一例の製造工程
図である。
図である。
【図３】本発明半導体装置の製造方法の一例の製造工程
図である。
図である。
【図４】シリコンの光吸収係数の波長依存性を示す図で
ある。
ある。
１ 半導体基体 ２ 素子分離領域 ３ チャネルストップイオン注入層 ４ ゲート酸化膜 ５ しきい値電圧調整イオン注入層 ６ ゲートポリシリコン層 ７ ゲートシリサイド層 ８ ゲート電極領域 ９ 低濃度不純物注入領域 １２ ソース／ドレイン領域 １３ 反射防止膜 ２１ 半導体基体 ２３ コレクタ埋込み領域 ２８ チャネル防止領域 ２９ 素子分離領域 ３１ コレクタ領域 ３３ ベース領域 ３６ エミッタ領域 ４０ コレクタ電極 ４１ エミッタ電極 ４２ ベース電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/73 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/265 602 H01L 21/336 H01L 29/73 H01L 29/78
Claims (1)
- 【請求項１】 素子分離領域、コレクタ領域及びベース
領域を形成した後、炉アニール或いはラピッドサーマル
アニールを行う工程と、 エミッタ領域を形成した後、パルスレーザアニール処理
を行う工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20558692A JP3185386B2 (ja) | 1992-07-31 | 1992-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20558692A JP3185386B2 (ja) | 1992-07-31 | 1992-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653157A JPH0653157A (ja) | 1994-02-25 |
| JP3185386B2 true JP3185386B2 (ja) | 2001-07-09 |
Family
ID=16509338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20558692A Expired - Fee Related JP3185386B2 (ja) | 1992-07-31 | 1992-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185386B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724479A (en) * | 1994-12-28 | 1998-03-03 | Takahashi; Kei | Fluid flow controlling member |
| KR100283712B1 (ko) | 1996-06-24 | 2001-04-02 | 모리시타 요이찌 | 반도체 장치의 제조 방법 |
| WO1998044540A1 (fr) * | 1997-03-31 | 1998-10-08 | Hitachi, Ltd. | Procede de fabrication de dispositif a semiconducteur |
| EP1264335A1 (en) * | 2000-03-17 | 2002-12-11 | Varian Semiconductor Equipment Associates Inc. | Method of forming ultrashallow junctions by laser annealing and rapid thermal annealing |
| JP4845299B2 (ja) | 2001-03-09 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-07-31 JP JP20558692A patent/JP3185386B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0653157A (ja) | 1994-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |