DE19722112A1 - Verfahren zur Bildung eines flachen Übergangs in einem Halbleiter-Bauelement - Google Patents

Verfahren zur Bildung eines flachen Übergangs in einem Halbleiter-Bauelement

Info

Publication number
DE19722112A1
DE19722112A1 DE19722112A DE19722112A DE19722112A1 DE 19722112 A1 DE19722112 A1 DE 19722112A1 DE 19722112 A DE19722112 A DE 19722112A DE 19722112 A DE19722112 A DE 19722112A DE 19722112 A1 DE19722112 A1 DE 19722112A1
Authority
DE
Germany
Prior art keywords
insulation
ions
thin layer
implanted
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19722112A
Other languages
English (en)
Other versions
DE19722112B4 (de
Inventor
Kil Ho Lee
Sang Ho Yu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of DE19722112A1 publication Critical patent/DE19722112A1/de
Application granted granted Critical
Publication of DE19722112B4 publication Critical patent/DE19722112B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Description

Die vorliegende Erfindung betrifft allgemein ein Verfahren zur Bildung eines flachen Übergangs in einem Halbleiter-Bauelement, und insbesondere die Verwendung eines schnellen thermischen Prozesses, bei welchem ein Halbleitersubstrat, in das Ionen durch eine dünne Isolationsdünnschicht implantiert sind, bei hoher Temperatur für kurze Zeit unter der Bedingung einer Erhöhung der Temperatur mit großer Geschwindigkeit wärmebehan­ delt wird, um einen flachen Source/Drain-Übergangsbereich zu bilden.
Üblicherweise erfordert die ultrahohe Integration von Halblei­ ter-Bauelementen eine signifikante Verringerung des Gebiets bzw. der Grundfläche des Source/Drain-Bereichs. Herkömmlicher­ weise wird die Bildung eines Source/Drain-Übergangs durch einen Voramorphisierungsprozeß ausgeführt, bei welchem schwere Ionen, wie etwa Arsen, Silicium oder Germanium, vor der Implantierung von Dotierstoffen vom p-Typ, wie etwa Bor und Borfluoridionen, implantiert werden, um das Durchtunneln von Bor zu verhindern, oder durch einen nachfolgende Wärmebehandlung bei niedriger Temperatur für kurze Zeit.
Um den Hintergrund der Erfindung besser verstehen zu können, erfolgt eine Erläuterung eines herkömmlichen Verfahrens zur Bildung eines flachen Übergangs in einem Halbleiter-Bauelement in bezug auf Fig. 1.
Zunächst wird eine N-Quelle 43 im oberen Teil eines Halbleiter­ substrats 41 gebildet, gefolgt durch die aufeinanderfolgende Bildung einer Feld-Oxiddünnschicht 45, einer Gate-Oxiddünn­ schicht 47, einer Gate-Elektrode 49 und eines Oxiddünnschicht- Abstandhalters 51 über der N-Quelle 43. Die derart über dem Halbleitersubstrat 41 gebildete Struktur dient als Maske beim Ionenimplantierungsprozeß zur Bildung eines p⁺-Source/Drain- Übergangsbereichs 53. Die Ionen werden durch eine Rest-Oxid­ dünnschicht oder eine absichtlich aufgewachsene dünne Oxiddünn­ schicht L59 injiziert, die auf dem p⁺-Source/Drain-Übergangs­ bereich 53 gebildet wird. Mit der Absicht, den Schaden zu ver­ hindern, der dem Durchtunnelungseffekt des Dotierstoffs, bei dem es sich um Bor handelt, der Ionenimplantation und Metall­ verunreinigung zuzuschreiben ist, die in die Si-Schicht bei der Ionenimplantation eingeführt werden, wird die Rest-Oxiddünn­ schicht 59 aus einer thermischen Oxiddünnschicht gebildet, die verwendet wird, um das Halbleitersubstrat 41 vor einem Ätzen zum Bilden der Gate-Elektrode zu schützen, oder vor dem Rück­ stand nach der Bildung des Oxiddünnschicht-Abstandhalters 51.
Als nächstes wird eine Isolationszwischendünnschicht 55 über einem Niederdruck-CVD-Tetraethylorthosilikat (auf das nachfol­ gend als "LPGVD-TEOS" bezug genommen wird) abgeschieden, gefolgt von der Abscheidung einer Decke aus einer Planarisie­ rungsschicht 57 über der Isolationszwischendünnschicht 55. Die Planarisierungsschicht 57 ist eine Isolationsdünnschicht mit überlegener Fließfähigkeit, wie etwa Borphosphosilikatglas (auf das nachfolgend als "BPSG" bezug genommen wird).
Mit diesem herkömmlichen Verfahren ist es jedoch sehr schwie­ rig, einen flachen Übergang zu bilden, der die Konstruktions­ regel für eine hochgradige Integration zufriedenstellt, insbe­ sondere einen p+n-Übergang, und zwar aus den folgenden Gründen.
Erstens ist eine niedrige Energie für die BF₂-Ionenimplantation erforderlich, um einen flachen p+n-Übergang zu bilden. Obwohl eine konventionell erhältliche Hochstrom-Ionenimplantiervor­ richtung in der Lage ist, eine Ionenimplantation mit 10 keV oder niedriger durchzuführen, ist ihr Ionenstrahlstrom jedoch zu gering, um die Implantiervorrichtung für den Prozeß anwenden zu können.
Zweitens ist die Verringerung der Temperatur in der Periode in dem auf die Ionenimplantation folgenden thermischen Prozeß, der dazu dient, den Übergang flach zu machen, vorteilhaft im Hin­ blick auf die Übergangstiefe, jedoch beschränkt bzw. nachteilig aufgrund einer kritischen Bedingung zum Planarisieren bzw. ein­ ebnen der Isolationszwischendünnschicht, wie etwa der BPSG. Eine derartige Verringerung verringert auch die Dotierstoff­ aktivierung und die Beseitigung eines Defekts und gibt Anlaß zu einer Erhöhung des Lagen- bzw. Schichtwiderstands und des Über­ gangsleckstroms.
Insbesondere ist es schwierig, die Diffusion von Bor auf eine derartige BF₂-Ionenimplantation zu verhindern, weil das implan­ tierte Fluor das Halbleitersubstrat amorph macht, was dazu führt, daß, nachdem die Wärmebehandlung für die Planarisierung des herkömmlichen LPCVD-TEOS und BPSG Defekte unterhalb der Grenze zwischen einem anfänglich amorphisierten Bereich und einem nicht amorphisierten Bereich weitverteilt werden. Die Defekte liegen außerdem in hohem Grad in der Entreicherungs­ schicht des Übergangs vor, was den Übergangsleckstrom erhöht.
Obwohl nicht gezeigt, können andere herkömmliche Verfahren einen flachen Übergang durch Verringern der Temperatur und Zeit bei der nachfolgenden Wärmebehandlung erzeugen. Weder eine elektrische Aktivierung des Dotierstoffs noch eine Entfernung des Defekts können durch die meisten von ihnen jedoch erzielt werden, so daß der Übergangsleckstrom sehr hoch ist. Die kri­ tische Bedingung zum Planarisieren der Isolationszwischendünn­ schicht, wie etwa der BPSG, beschränkt die Verringerung der Temperatur und der Zeit der nachfolgenden Wärmebehandlung stark, wodurch die Bildung des flachen Übergangs behindert wird.
Aufgrund der vorstehend genannten Beschränkung sind die durch die herkömmlichen Verfahren hergestellten Halbleiter-Bauele­ mente bezüglich ihrer Zuverlässigkeit und einer hohen Inte­ grierbarkeit beschränkt.
Eine Aufgabe der vorliegenden Erfindung besteht darin, die beim Stand der Technik angetroffenen Probleme zu überwinden, und ein Verfahren zur Bildung eines flachen Übergangs in einem Halblei­ ter-Bauelement zu schaffen.
Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen angegeben.
Als Ergebnis intensiver und sorgfältiger Studien haben die vor­ liegenden Erfinder ermittelt, daß der am stärksten beschrän­ kende Faktor zur Erzielung eines flachen Übergangs in einem Halbleiter-Bauelement Punktdefekte sind, wie etwa Si-Zwischen­ gitterstellen und Lücken, die beide durch Ionenimplantation erzeugt werden, und daß die internen Siliciumdefekte beseitigt werden, wenn die Punktdefekte miteinander gekoppelt werden (Si- Zwischengitterstelle plus Lücke = 0). Aufgrund dieser Feststel­ lung konnten wir eine große Menge an Punktdefekten durch Aus­ führen eines schnellen thermischen Prozesses mit einer hohen Temperaturerhöhungsgeschwindigkeit für eine kurze Zeit nach der Ionenimplantation entfernen, um Punktdefekte ohne Diffusion von Dotierstoffen zu entfernen, und unter Miteinanderverbinden bzw. Koppeln der Punktdefekte.
Vorliegend werden Arsenionen mit Hilfe der Lücke und Borionen mit Hilfe der Siliciumzwischengitterstelle diffundiert. Nach Durchführen des schnellen thermischen Prozesses für eine kurze Zeit werden die Punktdefekte miteinander gekoppelt, so daß ihre Dichten stark verringert werden. Dadurch können sowohl die Arsen- wie die Borionen daran gehindert werden, bei der nach­ folgenden thermischen Behandlung bzw. Wärmebehandlung bzw. Rohrwärmebehandlung zur Planasierung des Oxids gleichzeitig diffundiert zu werden, wodurch ein flacher Übergang geschaffen wird. Außerdem können restliche Defekte bezüglich der Größe und Dichte verringert werden, was zu einer elektrischen Aktivierung der Dotierstoffe und einem geringen Übergangsleckstrom führt.
Gemäß der vorliegenden Erfindung wird die vorstehend genannte Aufgabe durch Bereitstellen eines Verfahrens zur Bildung eines flachen Übergangs in einem Halbleiter-Bauelement gelöst, auf­ weisend die Schritte: Erstellen einer Transistorstruktur, ein­ schließlich einer Element-Isolationsdünnschicht, einem Gate- Oxid und einer Gate-Elektrode auf einem Halbleitersubstrat, Abscheiden einer ersten Isolationsdünnschicht mit einer Dicke über einem aktiven Bereich des Halbleitersubstrats, Implantie­ ren einer vorbestimmten Menge an Fehlstellen- bzw. Verunreini­ gungsionen mit konstanter Implantierungsenergie in dem aktiven Bereich zur Bildung eines Ionen-implantierten Fehlstellen­ bereichs, Entfernen der ersten Isolationsdünnschicht, Unterwer­ fen des Halbleitersubstrats einem schnellen thermischen Prozeß für eine kurze Zeit, Bilden einer zweiten Isolationsdünnschicht und einer dritten Isolationsdünnschicht über der resultierenden Struktur nacheinander, wobei die zweiten und dritten Isola­ tionsdünnschichten als Isolationszwischendünnschicht und Plana­ risierungsdünnschicht dienen, und Unterwerfen des Halbleiter­ substrats einer thermischen Röhrenbehandlung, um den Ionen­ implantierten Fehlstellenbereich in einen flachen Source/Drain- Übergangsbereich umzuwandeln.
Nachfolgend wird die Erfindung anhand der Zeichnungen beispiel­ haft näher erläutert; es zeigen:
Fig. 1 eine Querschnittsansicht eines herkömmlichen Verfahrens zur Bildung eines flachen Übergangs in einem Halbleiter-Bauele­ ment,
Fig. 2A bis 2D Querschnittsansichten eines Verfahrens zur Bil­ dung eines flachen Übergangs in einem Halbleiter-Bauelement gemäß der vorliegenden Erfindung, und
Fig. 3 Tiefenverteilungskurven von Bor gemäß einem herkömm­ lichen Verfahren und gemäß der vorliegenden Erfindung.
In Fig. 2 sind die schrittweisen Prozesse bei der Bildung eines flachen Übergangs in einem CMOS-Transistor gezeigt.
Wie in Fig. 2A gezeigt, werden zunächst trivalente p-Typ-Ionen und pentavalente n-Typ-Ionen selektiv in ein Halbleitersubstrat 11 implantiert, um eine p-Quelle 13 und eine n-Quelle 15 zu bilden, und eine Element-Isolationsdünnschicht 17 wird an der Grenze zwischen der p-Quelle 13 und der n-Quelle 15 gebildet. Ein Gate-Oxid 19 wird vollständig über dem Halbleitersubstrat 11 gebildet, woraufhin ein leitendes Material, wie etwa Poly­ silicium, über der resultierenden Struktur abgeschieden wird. Ein Strukturierprozeß führt zu einer Gate-Elektrode 21. Darauf­ hin wird ein erstes Photoresistdünnschichtmuster 23 so gebil­ det, daß die n-Quelle 15 abgedeckt ist, und es dient als Maske für den Implantierungsprozeß, bei welchem Arsenionen, n-Typ- Ionen, mit niedriger Dichte in die p-Quelle 13 implantiert wer­ den, um einen leicht bzw. gering dotierten Arsenbereich 25 zu erzeugen.
Als zweites wird, wie in Fig. 2B gezeigt, nach Entfernen des ersten Photoresistdünnschichtmusters 23 ein Oxid, bei dem es sich um einen Isolator handelt, vollständig über der resultie­ renden Struktur abgeschieden und daraufhin einem anisotropen Ätzen unterworfen, um einen Oxid-Abstandshalter 27 an der Sei­ tenwand der Gate-Elektrode 21 zu bilden, und ein Rest-Oxid 29 mit einer Dicke von etwa 50-200 Angstrom wird auf einem Teil gebildet, auf welchem ein Source/Drain-Bereich gebildet werden soll. Das Rest-Oxid 29 kann gebildet werden, indem die Über­ ätzung nicht ausgeführt wird, die das anisotrope Ätzen beglei­ tet. Infolge davon wird ein zweites Photoresistdünnschicht­ muster 31 gebildet, um die n-Quelle 15 abzudecken. Unter Ver­ wendung des zweiten Photoresistdünnschichtmusters als Maske werden Arsenionen in einer Menge von 1E15-1E16 Ionen/cm² sowie mit einer Implantationsenergie von 10-40 keV implantiert, um einen stark dotierten Arsenbereich 33 in der p-Quelle 13 zu bilden. Infolge davon wird eine gering dotierte Drain(auf die nachfolgend als "LDD" bezug genommen wird)struktur gebildet, in welcher der hochdichte Arsen-implantierte Bereich 33 den gering dotierten Arsen-Bereich enthält.
Wie in Fig. 2C gezeigt, wird nach Entfernung des zweiten Photo­ resistdünnschichtmusters 31 als nächstes ein drittes Photo­ resistdünnschichtmuster 35 gebildet, um die p-Quelle 13 abzu­ decken. Um einen Borfluoridionen-implantierten Bereich 37 in der n-Quelle 15 zu bilden, dient das dritte Photoresistdünn­ schichtmuster 35 als Maske, wenn Borfluorid(BF₂)ionen in einer Menge von 1E15-5E15 Ionen/cm² und mit einer Energie von 5-40 keV in der n-Quelle 15 implantiert werden.
Anstelle der Borfluoridionen können Borionen verwendet werden. In diesem Fall wird der resultierende Borionen-implantierte Bereich durch Implantieren von Borionen in einer Menge von 1E15-5E15 Ionen/cm² und mit einer Energie von 2-10 keV implan­ tiert.
Wie in Fig. 2D gezeigt, wird daraufhin das dritte Photoresist­ dünnschichtmuster 35 entfernt, gefolgt von der Entfernung des restlichen Oxids 29 unter Verwendung einer HF-Lösung, die zu keiner Beschädigung des Halbleitersubstrats 11 führt. Daraufhin wird das Halbleitersubstrat 11 einem schnellen thermischen Pro­ zeß unterworfen, bei welchem eine Stickstoffatmosphäre mit einer Erhöhungsgeschwindigkeit von 30°C/s oder höher auf eine Temperatur von etwa 750 bis 1050°C erwärmt wird, wobei die Tem­ peratur von 2 bis 60 Sekunden beibehalten wird. Ein TEOS-Oxid 38, das als Isolationszwischendünnschicht dient, wird mit einer Dicke von 300 bis 1000 Angstrom abgeschieden, gefolgt von der Abscheidung einer Decke aus einer BPSG-Isolationsdünnschicht über dem TEOS-Oxid 38. Die BPSG-Isolationsdünnschicht 39 kann durch einen Plasma-verstärkten chemischen Dampfabscheidungspro­ zeß, einen chemischen Dampfabscheidungsprozeß unter Atmosphä­ rendruck oder einen chemischen Dampfabscheidungsprozeß unter niedrigem Druck gebildet werden. Daraufhin wird eine Wärme­ behandlung bzw. Röhrenwärmebehandlung ausgeführt, um einen n⁺- Source/Drain-Übergangsbereich in der p-Quelle 13 und einen p⁺- Source/Drain-Übergangsbereich in der n-Quelle 15 gleichzeitig bei einer Temperatur von 750 bis 900°C für 10 bis 90 Minuten zu bilden.
Der schnelle thermische Prozeß, der in einem hohen Wärmebereich für eine kurze Zeit ausgeführt wird, veranlaßt die Punkt­ defekte, wie etwa die Siliciumzwischengitterstellen und Lücken, die beide durch die Ionenimplantation auftreten, dazu, mitein­ ander gekoppelt und dadurch entfernt zu werden, wodurch die Diffusion von Dotierstoffen verhindert wird, die durch Defekte bei einer nachfolgenden Röhrenwärmebehandlung verursacht sein kann. Infolge davon kann die Tiefe des Übergangs flach bleiben und der Übergangsleckstrom kann verringert werden, da die Anzahl an Defekten abnimmt.
Fig. 3 zeigt Kurven bezüglich der Verteilung von Fehlstellen- bzw. Störstellenionen, die in das Halbleitersubstrat implan­ tiert sind, in Übereinstimmung mit dem herkömmlichen Verfahren und dem Verfahren gemäß der Erfindung. Wie aus Fig. 3 hervor­ geht, führt ein zusätzlicher schneller thermischer Prozeß, der bei 950°C für 5 Sekunden ausgeführt wird, zum selben Zustand der Ionenimplantation, und eine thermische Röhrenbehandlung wie bei dem herkömmlichen Verfahren führt zu einer Bortiefenvertei­ lung, die viel flacher ist als sie mit dem herkömmlichen Ver­ fahren erhalten wird.
Wie vorstehend erläutert, kann ein viel flacherer Übergang mit einem geringeren Schichtwiderstand und einem geringeren Leck­ strom selbst unter denselben Ionenimplantierungs- und Röhren­ behandlungsbedingungen durch die vorliegende Erfindung im Ver­ gleich zum herkömmlichen Verfahren erhalten werden. Dies trägt zu einer Verbesserung der Produktionsausbeute des Halbleiter- Bauelements bei. Durch Beseitigung der Punktdefekte durch den schnellen thermischen Prozeß können außerdem die Beschränkungen bei der Auswahl der thermischen Röhrenbehandlungstemperatur und der Zeit zum Planarisieren der nachfolgenden Isolations­ zwischendünnschicht gelockert werden, so daß die Prozeßtoleranz gesichert werden kann, wodurch die Eigenschaften und die Zuver­ lässigkeit des Halbleiter-Bauelements verbessert werden und eine hohe Integration des Halbleiter-Bauelements möglich ist.
Zahlreiche Modifikationen und Abwandlungen der vorliegenden Erfindung erschließen sich dem Fachmann im Licht der vorstehend angeführten Lehren, weshalb die vorliegende Erfindung lediglich durch die nachfolgenden Ansprüche beschränkt ist.

Claims (10)

1. Verfahren zur Bildung eines flachen Übergangs in einem Halbleiter-Bauelement, aufweisend die Schritte:
Erstellen einer Transistorstruktur, einschließlich einer Element-Isolationsdünnschicht, einem Gate-Oxid und einer Gate-Elektrode auf einem Halbleitersubstrat,
Abscheiden einer ersten Isolationsdünnschicht mit einer Dicke über einem aktiven Bereich des Halbleitersubstrats,
Implantieren einer vorbestimmten Menge an Fehlstellenionen mit konstanter Implantierungsenergie in dem aktiven Bereich zur Bildung eines Ionen-implantierten Fehlstellen­ bereichs,
Entfernen der ersten Isolationsdünnschicht,
Unterwerfen des Halbleitersubstrats einem schnellen ther­ mischen Prozeß für eine kurze Zeit,
Bilden einer zweiten Isolationsdünnschicht und einer drit­ ten Isolationsdünnschicht über der resultierenden Struktur nacheinander, wobei die zweiten und dritten Isolations­ dünnschichten als Isolationszwischendünnschicht und Plana­ risierungsdünnschicht dienen, und
Unterwerfen des Halbleitersubstrats einer thermischen Röh­ renbehandlung, um den Ionen-implantierten Fehlstellen­ bereich in einen flachen Source/Drain-Übergangsbereich umzuwandeln.
2. Verfahren nach Anspruch 1, wobei die erste Isolationsdünn­ schicht ein 50 bis 200 Angstrom dickes Oxid ist.
3. Verfahren nach Anspruch 1, wobei der Ionen-implantierte Fehlstellenbereich durch Implantieren von Arsenionen mit einer Menge bzw. Flächendichte von 1E15-5E15 Ionen/cm² mit einer Energie von 10-40 keV gebildet wird.
4. Verfahren nach Anspruch 1, wobei der ionen-implantierte Fehlstellenbereich durch Implantieren von Borfluoridionen mit einer Menge bzw. Flächendichte von 1E15-5E15 Ionen/cm² mit einer Energie von 5-40 keV gebildet wird.
5. Verfahren nach Anspruch 1, wobei der Ionen-implantierte Fehlstellenbereich durch Implantieren von Borionen mit einer Menge bzw. Flächendichte von 1E15-5E15 Ionen/cm² mit einer Energie von 2-10 keV gebildet wird.
6. Verfahren nach Anspruch 1, wobei die erste Isolationsdünn­ schicht unter Verwendung einer HF-Lösung naßentfernt wird.
7. Verfahren nach Anspruch 1, wobei der schnelle thermische Prozeß bei einer Temperatur von 750 bis 1050°C für 2 bis 60 Sekunden mit einer Temperaturerhöhungsgeschwindigkeit von 30°C/s oder höher ausgeführt wird.
8. Verfahren nach Anspruch 1, wobei die zweite Isolations­ dünnschicht eine Tetraethylorthosilikat-Isolationsdünn­ schicht mit einer Dicke von 300 bis 1000 Angstrom ist.
9. Verfahren nach Anspruch 1, wobei die dritte Isolations­ dünnschicht durch einen Plasma-verstärkten chemischen Dampfabscheidungsprozeß, einen chemischen Dampfabschei­ dungsprozeß unter Atmosphärendruck oder einen chemischen Dampfabscheidungsprozeß bei niedriger Temperatur gebildet wird.
10. Verfahren nach Anspruch 1, wobei die thermische Röhr­ behandlung bei einer Temperatur von 750 bis 900°C für 10 bis 90 Minuten ausgeführt wird.
DE19722112A 1996-06-14 1997-05-27 Verfahren zur Bildung eines flachen Übergangs in einem Halbleiter-Bauelement Expired - Fee Related DE19722112B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR96-23252 1996-06-14
KR1019960023252A KR100203131B1 (ko) 1996-06-24 1996-06-24 반도체 소자의 초저접합 형성방법

Publications (2)

Publication Number Publication Date
DE19722112A1 true DE19722112A1 (de) 1998-01-02
DE19722112B4 DE19722112B4 (de) 2004-12-16

Family

ID=19463049

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19722112A Expired - Fee Related DE19722112B4 (de) 1996-06-14 1997-05-27 Verfahren zur Bildung eines flachen Übergangs in einem Halbleiter-Bauelement

Country Status (5)

Country Link
US (1) US5872047A (de)
JP (1) JP3007061B2 (de)
KR (1) KR100203131B1 (de)
DE (1) DE19722112B4 (de)
GB (1) GB2314676B (de)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100245092B1 (ko) * 1996-12-20 2000-02-15 김영환 초저접합을 갖는 반도체소자 제조방법
JP3450163B2 (ja) 1997-09-12 2003-09-22 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6461923B1 (en) * 1999-08-18 2002-10-08 Advanced Micro Devices, Inc. Sidewall spacer etch process for improved silicide formation
DE10139396A1 (de) * 2001-08-10 2003-01-16 Infineon Technologies Ag Integrierte Halbleiterschaltung mit einem Varaktor
KR100508756B1 (ko) * 2003-03-12 2005-08-17 삼성전자주식회사 반도체 장치의 트랜지스터 형성 방법
TWI260717B (en) * 2004-05-17 2006-08-21 Mosel Vitelic Inc Ion-implantation method for forming a shallow junction
KR100752197B1 (ko) 2006-09-12 2007-08-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7927987B2 (en) * 2007-03-27 2011-04-19 Texas Instruments Incorporated Method of reducing channeling of ion implants using a sacrificial scattering layer
US8775576B2 (en) 2012-04-17 2014-07-08 Nimbix, Inc. Reconfigurable cloud computing
KR101517730B1 (ko) 2014-07-24 2015-05-06 쌍용자동차 주식회사 자동차용 테일게이트 로워 트림에 구비되는 우산꽂이
US10942744B2 (en) 2014-12-24 2021-03-09 Intel Corporation Systems, apparatuses, and methods for data speculation execution
US10387158B2 (en) 2014-12-24 2019-08-20 Intel Corporation Systems, apparatuses, and methods for data speculation execution
US10387156B2 (en) 2014-12-24 2019-08-20 Intel Corporation Systems, apparatuses, and methods for data speculation execution
US10061589B2 (en) 2014-12-24 2018-08-28 Intel Corporation Systems, apparatuses, and methods for data speculation execution
US10061583B2 (en) 2014-12-24 2018-08-28 Intel Corporation Systems, apparatuses, and methods for data speculation execution
US10303525B2 (en) 2014-12-24 2019-05-28 Intel Corporation Systems, apparatuses, and methods for data speculation execution
JP2017139312A (ja) * 2016-02-03 2017-08-10 株式会社Ｓｃｒｅｅｎホールディングス 接合形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4329773A (en) * 1980-12-10 1982-05-18 International Business Machines Corp. Method of making low leakage shallow junction IGFET devices
JPS6072272A (ja) * 1983-09-28 1985-04-24 Toshiba Corp 半導体装置の製造方法
NL8802219A (nl) * 1988-09-09 1990-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
US5273914A (en) * 1988-10-14 1993-12-28 Matsushita Electric Industrial Co., Ltd. Method of fabricating a CMOS semiconductor devices
US5366922A (en) * 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
JP2994128B2 (ja) * 1991-03-04 1999-12-27 シャープ株式会社 半導体装置の製造方法
US5279976A (en) * 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
US5563093A (en) * 1993-01-28 1996-10-08 Kawasaki Steel Corporation Method of manufacturing fet semiconductor devices with polysilicon gate having large grain sizes
US5413945A (en) * 1994-08-12 1995-05-09 United Micro Electronics Corporation Blanket N-LDD implantation for sub-micron MOS device manufacturing

Also Published As

Publication number Publication date
GB2314676A (en) 1998-01-07
JP3007061B2 (ja) 2000-02-07
US5872047A (en) 1999-02-16
GB9711803D0 (en) 1997-08-06
GB2314676B (en) 2001-04-18
KR100203131B1 (ko) 1999-06-15
KR980005412A (ko) 1998-03-30
JPH1055978A (ja) 1998-02-24
DE19722112B4 (de) 2004-12-16

Similar Documents

Publication Publication Date Title
DE10214066B4 (de) Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
DE4304849C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE4224793C2 (de) Dünnfilmfeldeffektelement und Herstellungsverfahren dafür
DE19722112A1 (de) Verfahren zur Bildung eines flachen Übergangs in einem Halbleiter-Bauelement
DE19749345C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102005030065B4 (de) Festphasenepitaxie verwendendes Halbleiterbauelement und Verfahren zur Herstellung desselben
DE2808257A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE19747777A1 (de) Verfahren zum Herstellen eines Halbleiterbauteils
DE3326534A1 (de) Schottkybarrieren-mos-bauelemente
DE4037699A1 (de) Halbleiteranordnung mit salicide-struktur sowie verfahren und heizvorrichtung zu ihrer herstellung
DE4420052C2 (de) Verfahren zur Herstellung eines Silizid-Gates für MOS-Halbleitereinrichtungen
DE2917455A1 (de) Verfahren zur vollstaendigen ausheilung von gitterdefekten in durch ionenimplantation von phosphor erzeugten n-leitenden zonen einer siliciumhalbleitervorrichtung und zugehoerige siliciumhalbleitervorrichtung
DE102008062488B4 (de) Halbleiterbauelement und Verfahren zur Herstellung des Bauelementes
DE2445879A1 (de) Verfahren zum herstellen eines halbleiterbauelements
DE3938925A1 (de) Verfahren zur herstellung eines integrierten schaltkreises
DE10002121B4 (de) Herstellung einer Halbleitervorrichtung mit flachen Sperrschichten
DE102006019934B4 (de) Verfahren zur Ausbildung eines Feldeffekttransistors
DE10261307B4 (de) Verfahren zur Herstellung einer Spannungsoberflächenschicht in einem Halbleiterelement
DE2124764B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2531003A1 (de) Verfahren zur ionenimplantation durch eine elektrisch isolierende schicht
DE2611559C3 (de) Verfahren zur Herstellung von Halbleiterstrukturen
DE4335851C2 (de) Verfahren zum Herstellen eines MOS-Transistors mit LDD-Struktur
DE102007015505B4 (de) Verfahren zur Herstellung einer Halbleiterstruktur
DE2162219A1 (de) Verfahren zum Herstellen eines Feldeffekttransistors
DE69836124T2 (de) Verfahren zur Herstellung von einem Halbleiterelement mit einem MOS-Transistor mit einer LDD-Struktur

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20131203