DE2445879A1 - Verfahren zum herstellen eines halbleiterbauelements - Google Patents

Verfahren zum herstellen eines halbleiterbauelements

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Description

Aktenzeichen der Anmelderin: MA 97 3 005
Verfahren zum Herstellen eines Halbleiterbauelementes
Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauelementes, bei welchem auf die Oberfläche eines Halbleitersubstrats aus Silicium (Si) eine erste Isolierschicht aus Siliciumdioxid (SiO_) aufgebracht wird, in diese Isolierschicht Öffnungen eingebracht werden, durch welche Dotierungsstoffe zur Bildung von Bereichen geänderter Leitfähigkeit zugeführt werden, und danach eine zweite Isolierschicht aus SiO„ aufgebracht wird, die mit der ersten Isolierschicht eine isolierende Abdeckung bildet, die als Maske für zu kontaktierende Bereiche dient.
Bei der Verarbeitung von Halbleiterplättchen zu integrierten Schaltungen mit planaren Bauelementen werden isolierende Schichten, insbesondere Siliciumdioxid-Schichten, benutzt als Diffusionsmasken, als passivierende Schichten und/oder als Unterlage für elektrische Leiterzüge. Die isolierenden Schichten werden auf der Oberfläche des Halbleiterplättchens durch geeignete Prozesse, wie thermisches Aufwachsen, pyrolithisches Aufwachsen, anodisches Abscheidung usw. aufgebracht. Öffnungen in diesen Schichten werden durch die üblichen photolithographischen Methoden hergestellt. Durch diese Öffnungen werden Dotierungsstoffe in das Halbleitersubstrat diffundiert, um Bereiche geänderter Leitfähigkeit zu erhalten. Gleichzeitig oder daran anschließend wird die isolierende Schicht wieder aufgewachsen. In die wiederaufgewachsene Schicht werden andere Öffnungen ein-
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gebracht, die beispielsweise zur Bildung der Gate-Isolierung oder der Emitter-Diffusion dienen oder die Anschlüsse an die diffundierten Gebiete freilegen.
Durch das Aufwachsen und Wiederaufwachsen der Isolierschicht entsteht normalerweise eine unregelmäßige und nicht ebene Oberfläche auf dem Halbleiterplättchen. Durch diese unregelmäßige oder nicht ebene Oberfläche der Isolierschicht entstehen verschiedene Probleme. Eines dieser Probleme besteht darin, daß durch die unregelmäßige oder nicht ebene Oberfläche das Auflösungsvermögen bei den photolithographischen Prozessen beeinträchtigt wird. Infolge der verschieden verlaufenden Entwicklungen des Photolacks haben die metallischen Leiter, die auf der isolierenden Schicht gebildet werden, verschiedene Breiten. Daher sind für jeden Leiter besondere Abstandstoleranzen erforderlich, um zu verhindern, daß die Leiter, die sich verbreitern, Kurzschlüsse bilden. Durch diesen zusätzlichen Platzbedarf auf dem Halbleiterplättchen wird die Anzahl der un erzubringenden Halbleiterbauelemente auf dem Plättchen verringert.
Ein anderes Problem, das durch die unterschiedliche Dicke der Isolierschicht auf dem Halbleiterplättchen hervorgerufen wird, besteht darin, daß bei der Bildung der öffnungen ein Überätzen auftritt. Im Falle eines Feldeffekttransistors werden die diffundierten Gebiete für Source und Drain während der Bildung des Gates freigelegt. Dadurch erstreckt sich die im Bereich des Gates gebildete Schicht über die diffundierten Gebiete, wodurch die Gate-Kapazität merklich ansteigt. Durch diesen Aufbau werden die elektrischen Eigenschaften des Bauelementes wesentlich geändert. Ein Verfahren, um eine Isolierschicht mit einer regelmäßigeren Oberfläche zu erhalten, ist in dem Artikel "Planox Process Smoothes Path to Greater MOS Density" von F. Morandi, in "Electronics", 20. Dezember 1971, Seiten 44 bis 48 beschrieben. In dem Pianoxverfahren werden gleichzeitig Siliciumnitrid und Siliciumdioxid als Isolierschicht verwendet. Durch dieses Verfahren wird jedoch lediglich eine ebene Oberfläche in einem Teilbereich des
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Halbleiterplättchens und nicht über der ganzen Oberfläche des Plättchens erreicht (siehe Fig. 3 der genannten Literaturstelle). Deshalb werden durch das Planox-Verfahren die Probleme, die durch das Ätzen und das Verbreitern der Leiterzüge bestehen, nicht eliminiert. Darüberhinaus werden durch dieses Verfahren zusätzliche Verfahrensschritte und Materialien im Vergleich zu dem normalen Siliciumdioxid-Planar-Prozeß eingeführt. Diese zusätzlichen Schritte haben weitere Zuverlässigkeits- und Kostenprobleme zur Folge.
Es wurde auch schon vorgeschlagen, die Isolierschicht durch Kathodenzerstäubung aufzubringen. Auch dadurch wird nur in Teilbereichen der Halbleiteroberfläche eine ebene Isolierschicht erreicht.
Die übliche Art und Weise, das Verbreitern der Leiterzüge zu verhindern, besteht in einer Erhöhung der Auflösung der Masken. Dieses höhere Auflösungsvermögen wird erreicht durch Verwendung eines empfindlicheren Photolacks und/oder einer optischen Ausrüstung, durch die ein größeres Eindringen des Lichts in den Photolack gewährleistet wird. Im Falle des Überätzens werden gewöhnlich solche Toleranzen vorgegeben, daß das Ätzmittel die angrenzenden diffundierten Gebiete nicht beeinträchtigen kann.
Bei integrierten Schaltungen, bei denen mehr und mehr Funktionen in einer einzigen Halbleiteranordnung vereinigt werden, muß jedoch der verfügbare Platz für die Schaltungen so effektiv wie möglich ausgenutzt werden. Durch verbesserte Steuerung der Dimensionen der Bauelemente in horizontaler und vertikaler Richtung können größere Dichten, größere Zuverlässigkeit und Erhöhung der Funktionen der integrierten Schaltungen erreicht werden.
Aufgabe der Erfindung ist es, ein Verfahren anzugeben, durch das die Isolierschichten auf der Oberfläche eines Halbleiterplättchens mit größerer Ebenheit oder einheitlicher Dicke über die ganze Oberfläche des Halbleiterplättchens hergestellt werden können, so daß eine größere Packungsdichte, eine größere Ausbeute und eine
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größere Zuverlässigkeit der integrierten Schaltungen erreicht wird. Insbesondere soll durch das Verfahren eine Siliciumdioxidschicht mit ebener Oberfläche hergestellt werden können und das überätzen diffundierter Gebiete bei der Herstellung von Feldeffekttransistoren vermieden werden.
Gemäß der Erfindung wird diese Aufgabe bei einem Verfahren der eingangs genannten Art dadurch gelöst, daß die zweite Isolierschicht in wesentlich größerer Dicke als die erste Isolierschicht aufgebracht wird, derart, daß unter Ausnutzung der größeren Wachstumsgeschwindigkeit der Isolierschicht über den dotierten Bereichen eine isolierende Abdeckung mit ebener Oberfläche gebildet wird.
Der Effekt, daß Siliciumdioxid verschiedene Wachsturnsgesehwindigkeiten zeigt in Abhängigkeit von der Oberfläche, auf der es gebildet wird, ist beschrieben in einem Artikel von W. A. Pliskin, im "IBM Journal of Research and Development" Band 10, Mai 1966, Seiten 198 bis 205. In dem Artikel ist beschrieben, daß die Wachstumsgeschwindigkeit von Siliciumdioxid auf hochdotiertem Silicium, beispielsweise mit bor- oder phosphor-dotiertem Silicium, größer ist als auf eigenleitenden oder mit Oxid überzogenen Oberflächen des Siliciums. Die Erfindung wendet die Erkenntnis an, daß die verschiedenen Wachstumsgeschwindigkeiten des Siliciumdioxids benutzt werden können, um die Dicke der Isolierschicht und die Ebenheit dieser Schicht über die Oberfläche des HaIbleiterplättchens zu steuern. Die Dicke oder die Ebenheit dieser Schicht kann beschrieben werden durch eine Anzahl von Gleichungen, von denen jede das Wachstum der Schicht angibt. Die Gleichungen können simultan für eine gemeinsame Dicke oder Ebenheit gelöst werden. Ein Schlusselparamter bei diesen Gleichungen ist die anfängliche Dicke der Schicht. Durch Auswahl einer geeigneten Anfangsdicke der Schicht, der Oberflächenzusammensetzung und der Wachstumsgeschwindigkeit ermöglicht es, eine Schicht herzustellen, die über die ganze Oberfläche des Halbleiterplättchens eben ist oder eine bestimmte einheitliche Dicke aufweist.
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Das erfindungsgemäße Verfahren ist in vorteilhafter Weise so ausgebildet, daß auf ein Substrat aus P-leitendem Si eine erste Isolierschicht aus SiO2 in einer Dicke von ungefähr 1000 A* aufgebracht wird. In vorteilhafter Weise wird dabei so vorgegangen, daß die erste Isolierschicht durch thermisches Aufwachsen in trockenem Sauerstoff bei 1000 0C während ungefähr 240 Min. aufgebracht wird. In vorteilhafter Weise wird die zweite Isolierschicht aus SiO„ bei einer Temperatur von ungefähr 1000 0C zunächst durch thermisches Aufwachsen während etwa 5 Hin. in trockenem Sauerstoff, sodann durch Einwirken von nassem Dampf während etwa 125 Min. und schließlich durch thermisches Aufwachsen während etwa 5 Min. aufgebracht. Die zweite Isolierschicht wird in vorteilhafter Weise in einer solchen Dicke aufgebracht, daß die gebildete isolierende Abdeckung eine Dicke von etwa 8400 S aufweist.
Eine andere Ausbildung des erfindungsgemäßen Verfahrens besteht darin, daß das Aufbringen der zweiten Isolierschicht aus SiO„ derart gesteuert wird, daß die gebildete isolierende Abdeckung über das ganze Halbleitersubstrat dieselbe Dicke aufweist. Dabei ist es vorteilhaft, daß die erste Isolierschicht in einer Dicke von etwa 3000 S aufgebracht wird.
Das erfindungsgemäße Verfahren wird in vorteilhafter Weise so angewendet, daß in die erste Isolierschicht jeweils zwei benachbarte öffnungen zur Bildung von Drain- und Source-Bereichen und daß in die zweite Isolierschicht dazwischen eine öffnung zur Bildung einer Gate-Oxid-Schicht eines Feldeffekttransistors und öffnungen zur Kontaktierung der Drain- _und Source-Bereiche eingebracht werden. Eine andere vorteilhafte Ausbildung des erfindungsgemäßen Verfahrens besteht darin, daß auf einem Substrat mit einer ersten Leitfähigkeit und einer dotierten oberen Schicht entgegengesetzter Leitfähigkeit eine aus aufgewachsenen Isolierschichten gebildete Abdeckung aufgebracht wird mit einer öffnung, durch die ein Bereich der ersten Leitfähigkeit eindiffundiert wird, daß anschließend durch Aufbringen einer weiteren Isolierschicht wieder
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eine Abdeckung hergestellt wird, wonach Kontaktanschlüsse zur Bildung eines bipolaren Transistors hergestellt werden.
Die Erfindung wird anhand von durch die Zeichnungen erläuterten Ausführungsbeispielen beschrieben.
Es zeigen:
Fig. 1 das Verfahren zur Herstellung eines Halbleiterbauelementes nach dem Stand der Technik in einem Flußdiagramm,
Fign. 2a eine Reihe von Querschnitten durch das Halbleiterbis 2f plättchen zur Erläuterung der Strukturen bei verschiedenen Verfahrensschritten der Fig. 1 zur Herstellung eines Feldeffekttransistors,
Fig. 3 ein Flußdiagramm des Verfahrens zur Herstellung eines Halbleiterbauelementes mit ebener Oberfläche der Isolierschicht,
Fign. 4a eine Reihe von Querschnitten durch das Halbleiter bis 4f plättchen zur Erläuterung der Strukturen entsprechend verschiedener Verfahrensschritte des in Fig. 3 angegebenen Verfahrens zur Herstellung eines Feldeffekttransistors, und
Fign. 5a eine Reihe von Querschnitten durch ein HaIbbis 5c leiterplattehen zur Erläuterung der Strukturen
bei verschiedenen Verfahrensschritten der Fig. zur Herstellung eines bipolaren Transistors.
In den Fign. 1 und 2a bis 2f wird im Verfahrensschritt 20 ein einkristallines Halbleiterplättchen 120 als Substrat für eine Reihe von Halbleiterbauelementen vorbereitet. Beispielsweise kann das Substrat aus einem Siliciumplättchen bestehen, das
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P-leitend ist mit einer Dotierungskonzentration von 7,5 χ 10 und einem spezifischen Widerstand von 2 Ohm χ cm. Das Plättchen 120 wird im Verfahrensschritt 20 in geeigneter Weise geläppt, poliert und geätzt, so daß eine Oberfläche gebildet wird, auf welche die anfängliche Isolierschicht 122 (Fig. 2a) aufgebracht werden kann.
Die Schicht 122 wird im Verfahrensschritt 22 auf die Oberfläche aufgebracht. Bei einem Silicium-Substrat besteht die Schicht aus einem Oxid, das auf der Oberfläche durch thermisches Wachstum, pyrolithische Ablagerung, anodische Aufbringung und dergleichen gebildet wird. Dieses Aufbringen von Oxidschichten auf Substrate ist an sich bekannt. Gewöhnlich wird die Oxidschicht in einer Dicke von ungefähr 5400 S aufgebracht.
Im Verfahrensschritt 24 werden öffnungen 123 (Fig. 2b) in die Schicht 122 durch die üblichen photolithographischen Verfahren eingebracht. Durch die öffnungen werden Dotierungsstoffe in das Substrat 120 im Verfahrensschritt 26 eindiffundiert. Die Dotierungsstoffe ändern die Leitfähigkeit des Halbleiterplättchens in eine zweite Art im Bereich der öffnungen 123. Ein Dotierungsstoff, der für P-leitende Substrate verwendet wird, ist Phosphor. Das Phosphor verbindet sich mit der Oxidschicht 122 ebenso wie mit dem freigelegten Bereich der Siliciumoberfläche des Substrats 120. Der mit Phosphor dotierte Siliciumbereich innerhalb der öffnungen 123 dient als Diffusionsquelle für die Bildung der Diffus ions zonen 124 (Fig. 2c) .
Im Verfahrensschritt 28 wird in den öffnungen 123 wieder eine Oxidschicht hergestellt, die sich auch unter der Schicht 122 ausbreitet. Die erste Oxidschicht wird als Feldoxidschicht und die letztere Oxidschicht als diffundierte Oxidschicht 127 bezeichnet. Gewöhnlich wird die zweite Oxidschicht gebildet durch Einleiten von Sauerstoff in eine Kammer, in welcher das Substrat 120 auf eine Temperatur von ungefähr 1000 0C erhitzt wird. Das Halbleiterplättchen wird 5 Min. lang trockenem Sauerstoff ausge-
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setzt. Danach wird die Kammer evakuiert und nasser Dampf während 58 Min. eingeleitet. Danach wird wieder trockener Sauerstoff während 5 Min. zugeführt. Während diesem Erhitzungszyklus werden die Dotierungsstoffe in das Substrat 120 getrieben zur Bildung des PN-Überganges 129. Die Diffusionstiefe beträgt ungefähr 1,8 um.
Während dieser Wärmebehandlung wird die Oberfläche des Siliciumplättchens in Siliciumdioxid übergeführt. Das Feldoxid und das diffundierte Oxid beginnen zu wachsen. Durch die Wärmebehandlung wird eine diffundierte Oxidschicht in den öffnungen 123 mit einer Dicke von ungefähr 5400 R erzielt. Die Feldoxidschicht 125 wird in ihrer Dicke vergrößert von 5400 R auf ungefähr 7400 R. Dadurch entsteht eine Stufe 130, in der Siliciumdioxidschicht zwischen dem Feld- und diffundierten Oxiden von ungefähr 3500 R. Ebenso entsteht in dem Siliciumsubstrat eine Stufe 131 durch den Teil des Bereichs 127, der in die Oberfläche des Siliciumplättchens 120 hineinragt. Diese Siliciumstufe ist ungefähr 1500 8 groß.
Im Verfahrensschritt 30 werden die öffnungen für das Gate zwischen den Bereichen 124 hergestellt (Fig. 2d). Dabei entsteht im Bereich 133 eine effektive Kanallänge (L ff) 132 von 5 μπι. Leff ist der Abstand zwischen den N-Punkten der diffundierten Bereiche 124. Der Bereich 133 des Substrats 120 wird durch die üblichen photolithographischen Verfahren freigelegt. Die Feldoxidschicht 125 im Gate-Bereich 133 hat eine größere Dicke als das diffundierte Oxid 127 (Fig. 2c). Das Abätzen des Oxids 127 über dem Bereich 133 hat zur Folge, daß auch ein Teil des Oxids über den Bereichen 124 (Fig. 2d) abgeätzt wird, und es bilden sich verlängerte, freigelegte Gebiete 135. Die überätzte Ausdehnung des Bereichs 133 ist ungefähr gleich dem Gate-Bereich (G) + 1,5 μΐη) in den Bereich 124 hinein. Die Größe des überätzten Bereichs variiert mit dem Ätzmittel, den Dotierungsbedingungen des Oxids und anderen Faktoren.
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Im Verfahrensschritt 32 werden die Bereiche 133 und 135 mit Oxid gefüllt, um die Gate-Isolierschicht 137 für einen Feldeffekttransistor herzustellen (Fig. 2e) . Die Oxidschicht in den Bereichen 133 und 135 wird durch bekannte Vefahren hergestellt, durch die eine gesteuerte Schichtdicke im Bereich 133 erreicht wird. Die Dicke der Isolierschicht 137 beträgt gewöhnlich 700 8.
Im Verfahrensschritt 34 werden über den Bereichen 124 mit den üblichen, photolithographischen Verfahren öffnungen 139 hergestellt (Fig. 2f). Diese öffnungen 139 können auch gleichzeitig mit der Freilegung des Gate-Bereichs 133 hergestellt werden.
Im Verfahrensschritt 36 wird auf die ;flit Oxid überzogene Oberfläche des Halbleiterplättchens die Metallisierung aufgebracht, die gewöhnlich aus Aluminium besteht. Nach weiteren photolithographischen Verfahrensschritten werden die Kontakte 141s, 141d, die Gate-Elektrode 141g und die Leiter 141c auf dem Bauelement gebildet. Die Gate-Elektrode 141g erstreckt sich infolge der seitlichen Ausdehnungen 135 bis in die Bereiche 124. Da die Bereiche 124 unter der Gate-Elektrode 14Ig hoch leitend sind, wird die Gate-Kapazität bedeutend vergrößert, wodurch die elektrischen Eigenschaften des FET-Bauelements nachteilig geändert werden. Darüberhinaus hat die nicht ebene Oberfläche des Oxids über die Oberfläche des Halbleiterplättchens zur Folge , daß verschiedene Dicken von Photolack erforderlich sind. Daraus ergeben sich im Verfahrensschritt 36 verschiedene Verläufe bei der Entwicklung des Photolacks. Das wiederum hat zur Folge, daß die Leiter 141c dazu neigen, sich über den diffundierten Oxidbereich 127 zu verbreitern und möglicherweise mit der Metallisierung über den Gate-Bereichen in Kontakt zu kommen.
Der Abstand zwischen den Elektroden 141g und 14ld bzw. 141s ist in der Größenordnung von 4,4 Jim. Die Schwankungen der Leiterbreiten waren ungefähr 0,5 pm breiter auf dem diffundierten Oxid als auf der Feldoxidschicht 125. Daher müssen bei allen Leitern Toleranzen vorgesehen werden,'um Kurzschlüsse zu verhindern. Durch
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die Eliminierung der Verbreiterung der Leiterzüge wird es möglich, daß auf dem Halbleiterplättchen mehr Schaltelemente untergebracht werden können.
Eine Behebung der beschriebenen Probleme wird durch das in Fig. 3 dargestellte Verfahren erreicht. Die Verfahrensschritte der Fig. 3, die denjenigen der Fig. 1 entsprechen, haben dieselben Bezugszeichen. Abweichende Verfahrensschritte der Fig. 3 gegenüber der Fig. 1 sind durch mit einem Strich versehene Bezugszeichen gekennzeichnet. Die Beschreibung der Fig. 3 erfolgt in Verbindung mit den Fign. 4a bis 4f und beschränkt sich auf diejenigen Verfahrensschritte, die gegenüber denjenigen der Fig. 1 verschieden sind.
Der Verfahrensschritt 20 wird wie oben beschrieben ausgeführt. Danach wird im Verfahrensschritt 22· eine Isolierschicht 122' auf dem Substrat 120 gebildet (Fig. 4a). Diese Isolierschicht wird so gewählt, daß sie (1) eine Maske bildet für Dotierungsstoffe, die in das Substrat 120 eindiffundiert werden, (2) aus einem solchen Material gebildet ist, das über dem dotierten Bereich des Substrats eine andere Wachstumsgeschwindigkeit aufweist, wenn die Isolierschicht im darauffolgenden Verfahrensschritt neu gebildet wird und (3) eine solche Dicke hat, daß sich eine ebene Oberfläche über das ganze Halbleiterplättchen oder eine einheitliche Schichtdicke nach Durchführung aller Verfahrensschritte ergibt.
Für P-leitende Siliciumsubstrate, bei denen der eindiffundierte Dotierungsstoff aus Bor besteht, werden die genannten Ziele erreicht mit einer Isolierschicht aus Siliciumdioxid in einer Dicke von ungefähr 1 000 %. In Abhängigkeit von den darauffolgenden Verfahrensschritten beim Wiederaufbringen einer Isolierschicht kann diese Dicke mehr oder weniger als 1000 R betragen. Im Falle von N-leitenden Substraten, bei denen Phosphor der Dotierungsstoff ist, kann eine andere Schichtdicke erforderlich sein. Die elektrischen Eigenschaften der Bauelemente, die weiter unten angegeben werden, zeigen, daß eine Schichtdicke von 1000 R eine wirksame Diffusions-
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maske bildet. Außer Siliciumdioxid können auch andere Schichten verwendet werden. Schichten, die nicht aus Silicium und Sauerstoff bestehen, würden jedoch zusätzliche Verfahrensschritte erforderlich machen, die das Verfahren komplizieren und die Herstellungskosten vergrößern würden.
Vorzugsweise wird die Oxidschicht 1221 auf einem P-leitenden Substrat, das z.B. mit Bor dotiert wird, gebildet durch Aufwachsen von SiO2 in trockenem Sauerstoff bei 1000 0C während ungefähr 240 Min. Die relativ dünne Oxidschicht erfordert keinen Zyklus mit nassem Dampf, um die gewünschte Schichtdicke in einer gangbaren Reaktionszeit zu erreichen. Durch das Aufwachsen der Oxidschicht in trockenem Sauerstoff wird ein verbesserter Oberflächen zustand über das ganze Halbleiterplättchen erreicht.
Der Verfahrensschritt 24 (Fig. 4b) wird ausgeführt wie oben beschrieben. Die SiO2-Isolierschicht wird im Verfahrensschritt 28' neu gebildet, wobei die diffundierten Bereiche 1241 gebildet werden (Fig. 4c). Die Reoxydation verläuft in einem Zyklus von ungefähr 5 Min. trockenem Sauerstoff, 125 Min. nassem Dampf und einem abschließenden Zyklus von 5 Min. in trockenem Sauerstoff. Alle Reoxydierungszyklen werden bei einer Temperatur von ungefähr 1000 0C ausgeführt. Durch den längeren Zyklus mit nassem Dampf im Verfahrensschritt 28', verglichen mit dem Verfahrensschritt 28 in Fig. 1 ergibt sich eine Dicke der diffundierten Oxidschicht 127', die ungefähr 8400 8 beträgt. Ungefähr 900 R des Oxids sind innerhalb des Substrats 120. Der übrige Teil ist auf der Oberfläche des Substrats 120 und hat die gleiche Höhe wie die angehobene Feldoxidschicht 125', die ungefähr 7400 8 beträgt. Der Verfahrensschritt 28' hat somit zum Ergebnis, daß die oxydierte Schicht über die ganze Oberfläche des Halbleiterplättchens 120 eben ist. Der PN-Übergang 129' ist ungefähr 2,3 pm tief im Substrat, was ungefähr 0,4 pm mehr ist als bei dem Verfahren der Fig. 1.
In Fig. 4d ist der Gate-Bereich G nach dem Ätzschritt 30 freige-MA 973 005
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legt. Da das diffundierte Oxid 127' ungefähr 1000 R dicker ist als das Feldoxid 125', wird nur der Gate-Bereich geätzt bis zur Siliciumoberfläche, während der diffundierte Bereich im Verfahrensschritt 30 unberührt bleibt. Darüberhinaus erleichtern die abgeschrägten Wände der geätzten Bereiche die Metallisierung in den darauffolgenden Verfahrensschritten. Im Gegensatz dazu verringern die gestuften wände im Gate-Bereich beim Verfahren der Fig. 1 (Fig. 2d) die Adhäsion und die Zuverlässigkeit des Gate-Kontaktes .
Das dickere Oxid über dem diffundierten Bereiche 1271 im Verfahrensschritt 32 bewirkt eine Selbstausrichtung des Gate-Oxids, wie in Fig. 4e dargestellt. Das dickere Oxid über dem diffundierten Bereich ist die Folge davon, daß beim Beginn der Gate-Qxydierung eine mehrere 100 R dicke Oxidschicht vorhanden ist und teilweise der Tatsache, daß das Silicium über den diffundierten Bereichen 124', durch das Phosphor hindurchdiffundiert wurde, eine höhere Wachstumsgeschwindigkeit des Oxids aufweist.
In Fig. 4f sind die diffundierten Source- und Drain- und Gate-Bereiche dargestellt mit den Kontakten 141s1, 14Id1 und 141g1 nach den Verfahrensschritten 30, 32, 34 und 36, die oben im Zusammenhang mit den Fign. 1 und 2f beschrieben wurden. In Fig. 4f ist ferner der Leiter 141c1, verbunden mit dem Feldoxid, dargestellt. Der Leiter 141c1, der mit den Elektroden 141s1, 14Id1 und 141g1 verbunden ist, hat einen größeren Abstand im Vergleich zu den entsprechenden Leitern der Fig. 2f. Dadurch können Bauelemente auf dem Halbleiterplättchen in höherer Dichte und verbesserter Zuverlässigkeit angeordnet werden.
Ein Vergleich der physikalischen Paramter eines bekannten Bauelementes (Spalte b) und eines Bauelementes, das nach dem eben beschriebenen Verfahren hergestellt worden ist, (Spalte c) und eines nach dem beschriebenen Verfahren hergestellten Bauelementes mit einheitlicher Schichtdicke der Oxidschicht (Spalte d) ist in der nachfolgenden Tabelle I angegeben.
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TABELLE
(Physikalische Eigenschaften)
(a)
Parameter		 (b)
Bekannt		 (C)
Ebene Oberfl.		 (d)
Gleiche Schichtd.
Anfangsoxid (122) 5400 R 1000 R 3000 8
Feld oxid (125) 7400 7400 7200
Diffusionsoxid (127) 5400 8400 7200
Si-Stufe (131) 1500 900 1300
SiO2-StUfe (130) 2000 -1000 0
Gesamt-Stufe (130 + 131) 3500 0 1300
Xj (129)
Gate-Oxid-Verlängerung
(135)		 1,8 um
30		 2,3 pm
0		 2,2 μία.
0
Alu-Leitungs-Verbreite
rung'		 10-15 0 0-5
Leff (132) 200 200 200
Ein Vergleich der elektrischen Eigenschaften eines bekannten Bauelementes (Spalte b) und eines Bauelementes , das nach dem eben beschriebenen Verfahren hergestellt ist (Spalte c) sowie eines Bauelementes, das nach dem beschriebenen Verfahren mit einheitlicher Schichtdicke hergestellt worden ist (Spalte d), ist in der nachfolgenden Tabelle II angegeben.
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TABELLE
II
(Elektrische Eigenschaften)
(a) Parameter
Gamma 0,35 dünn (um/V)
VT05 0,35 dünn (Volt)
VT05 0,35 dick (Volt)
IL6O2 0,35 dünn (na)
RS Diff. (0hm/O) Leff <u~in·)
Bekannt Ebene Oberfl. Gleiche Schichtd
26,8 26,2 27,4
0,932 1,223 0,847
19,62 19,7 18,30
12,51 0,6 1,14
15,5 11,3 13,5
187,7 215 198
Die Parameter der Tabelle sind folgendermaßen definiert:
Parameter
Gamma 0,35 dünn (um/V) Definition
Normalisierter Gegenwirkleitwert eines Bauelementes mit einem 700 R dicken Gate-Oxid, verglichen mit dem entsprechenden Wert eines Bauelementes mit einem L von 5 um.
VT05 0,35 dünn (Volt) Die Schwellwert-Spannung des 5 μπι Bauelementes (L-j.) mit einer angelegten Substrat-Spannung von 5 Volt.
VT05 0,35 dick (Volt) Die Schwellwert-Spannung des Feld-Oxids (7400 A dick) mit 5 um (Leff) zwischen den Diffusionen, und 5 Voxt Substrat-Vorspannung.
IL6O2 o,35 dünn Leckstrom von Source und Drain eines 5 pm (L-P-), 700 A, Bauelementes mit 2 Volt Im Substrat angelegt und 6 Volt Differenz zwischen Source und Drain.
RS Diff. (Ohm/n) Diffusions-Flächenwiderstand.
Leff
MA 973 Effektive Kanal-Länge (elektrisch) 609819/0670
Der elektrische Vergleich zeigt, daß durch die geänderten Verfahrensschritte für die Herstellung einer ebenen Oberfläche (Spalte c) die elektrischen Eigenschaften der Bauelemente sich nicht verschlechtert haben.
Das Verfahren ist bisher beschrieben worden, um eine ebene Ober- . fläche auf dem Halbleiterplättchen 120 zu erzielen. Das Verfahren kann auch so angepaßt werden, daß eine Schicht mit einer anderen Oberflächenkonfiguration entsteht. Z.B. kann die Dicke der Isolierschicht so angepaßt werden, daß sie über das gesamte Halbleiterplättchen gleich groß ist. Eine solche einheitliche Schichtdicke über das ganze Halbleiterplättchen kann erreicht werden, indem die ursprüngliche Schichtdicke 122 ungefähr 3000 S anstatt 1000 R dick gemacht wird. Alle übrigen Verfahrensschritte sind dieselben, so wie in Fig. 3 beschrieben. In den Tabellen I und Il sind die physikalischen und elektrischen Eigenschaften bekannter Bauelemente (Spalte b) mit Bauelementen mit Oxidschichten einheitlicher Dicke (Spalte d) verglichen. Andere Konfigurationen der Isolierschicht können durch dieses Verfahren erreicht werden. Jede Konfiguration erscheint als Ergebnis der simultanen Lösung der mathematischen Gleichungen für das Schichtwachstum für jeden Bereich des Halbleiterplättchens.
Das Verfahren wurde bisher in Verbindung mit der Herstellung eines Feldeffekt-Transistors beschrieben. Das Verfahren ist auch anwendbar zur Herstellung von integrierten oder diskreten bipolaren Bauelementen. In den Fign. 5a, b und c ist ein bipolares Bauelement dargestellt, das nach diesem Verfahren hergestellt wird. Elemente der Fign. 5a, b und c, die denjenigen der Fign. 4a bis f entsprechen, haben dieselben Bezugszeichen mit einem Doppelstrich. Davon verschiedene Elemente haben neue Bezugs zeichen.
Die Strukturen, die in den Fign. 5a und 5b dargestellt sind, werden entsprechend den Verfahrensschritten der Fign. 4a bis 4c hergestellt. Das Bauelement der Fig. 5c wird dadurch hergestellt, daß eine öffnung 133'' nach dem in Fig. 4d beschriebenen Verfah-
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ren hergestellt wird. Durch die Öffnung 133'' wird eine Diffusion ausgeführt, um den diffundierten Bereich 143 innerhalb des Bereichs 124'' herzustellen. Während der Bereich 124"' durch die Phosphor-Diffusion N-leitend ist, wird der Bereich 143 gewöhnlich durch Bor-Diffusion gebildet, um die N-Leitung in eine P-Leitung umzuwandeln. Die Oxidschicht, die über dem Bereich 143 aufgewachsen wird, entspricht derjenigen, die in Fig. 4c dargestellt ist. Die Wachstumsgeschwindigkeit des Oxids auf dem mit Bor dotierten Silicium ist größer als die Wachstumsgeschwindigkeit auf eigenleitendem oder mit Oxid überzogenem Silicium. In dem eingangs erwähnten Artikel von W.A. Pliskin wird angegeben, daß die Oxydation für mit Bor dotiertes Silicium bei Temperaturen zwischen 920 0C und 1200 °C ausgeführt werden soll, während die Oxydation für mit Phsphor dotiertes Silicium bei Temperaturen unter 1100 0C erfolgen soll. Daraus ist ersichtlich, daß die Verfahrensparameter für den Reoxydationszyklus in Fig. 4c so angepaßt werden können, daß sowohl eine ebene Oberfläche als auch eine einheitliche Schichtdicke über die ganze Oberfläche sowohl eines bipolaren als auch eines Feldeffekt-Bauelementes erreicht werden kann.
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Claims (9)

  1. PATENTANSPRÜCHE
    Verfahren zum Herstellen eines Halbleiterbauelementes , bei welchem auf die Oberfläche eines Halbleitersubstrats aus Silicium (Si) eine erste Isolierschicht aus Siliciumdioxid (SiO ) aufgebracht wird, in diese Isolierschicht Öffnungen eingebracht werden, durch welche Dotierungsstoffe zur Bildung von Bereichen geänderter Leitfähigkeit zugeführt werden und danach eine zweite Isolierschicht aus SiO2) aufgebracht wird, die mit der ersten Isolierschicht eine isolierende Abdeckung bildet, die als Maske für zu kontaktierende Bereiche dient, dadurch gekennzeichnet, daß die zweite Isolierschicht (127') in wesentlich größerer Dicke als die erste Isolierschicht (122') aufgebracht wird, derart, daß unter Ausnutzung der größeren Wachstumsgeschwindigkeit der Isolierschicht über den dotierten Bereichen (1241) eine isolierende Abdeckung mit ebener Oberfläche gebildet wird.
  2. 2. Verfahren nach*Anspruch 1, dadurch gekennzeichnet, daß auf ein Substrat (120) aus P-leitendem Si eine erste Isolierschicht (122') aus SiO„ in einer Dicke von ungefähr 1000 A aufgebracht wird.
  3. 3. Verfahren nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die erste Isolierschicht (122) durch thermisches Aufwachsen in trockenem Sauerstoff bei 1000 0C während ungefähr 240 Min. aufgebracht wird.
  4. 4. Verfahren nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die zweite Isolierschicht (127') aus SiO_ bei einer Temperatur von ungefähr 1000 °C zunächst durch thermisches Aufwachsen während etwa 5 Min. in trockenem Sauerstoff, sodann durch Einwirken von nassem Dampf während etwa 125 Min. und schließlich durch thermisches Aufwachsen während etwa 5 Min. in trockenem Sauerstoff aufgebracht wird.
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  5. 5. Verfahren nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die zweite Isolierschicht (1271) in einer solchen Dicke aufgebracht wird, daß die gebildete isolierende Abdeckung eine Dicke von etwa 8400 R aufweist.
  6. 6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Aufbringen der zweiten Isolierschicht (127') aus SiO2 derart gesteuert wird, daß die gebildete, isolierende Abdeckung über das ganze Halbleitersubstrat dieselbe Dicke aufweist.
  7. 7. Verfahren nach den Ansprüchen 1 und 6, dadurch gekennzeichnet, daß die erste Isolierschicht (122') in einer Dicke von etwa 3000 R aufgebracht wird.
  8. 8. Verfahren nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß in die erste Isolierschicht (122') jeweils zwei benachbarte Öffnungen (123) zur Bildung von Drain- und Source-Bereichen (124') und daß in die zweite Isolierschicht (127') dazwischen eine Öffnung (1331) zur Bildung einer Gate-Oxid-Schicht (137') eines Feldeffektors und Öffnungen zur Kontaktierung der Drain- und Source-Bereiche (14Id', 141s') eingebracht werden.
  9. 9. Verfahren nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß auf einem Substrat mit einer ersten Leitfähigkeit und einer dotierten oberen Schicht (124·') entgegengesetzter Leitfähigkeit eine aus aufgewachsenen Isolierschichten gebildete Abdeckung (127'') aufgebracht wird mit einer Öffnung (13311) durch die ein Bereich (143) der ersten Leitfähigkeit eindiffundiert wird, daß anschließend durch Aufbringen einer weiteren Isolierschicht wieder eine Abdeckung hergestellt wird, wonach Kontaktanschlüsse zur Bildung eines bipolaren Transistors hergestellt werden.
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