DE2621765A1

DE2621765A1 - Halbleiteranordnung und verfahren zur herstellung einer derartigen anordnung

Info

Publication number: DE2621765A1
Application number: DE19762621765
Authority: DE
Inventors: Ronald Philip Esch
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1975-06-30
Filing date: 1976-05-15
Publication date: 1977-01-20
Also published as: FR2316745A1; CA1049157A; IT1063563B; FR2316745B1; GB1521625A; JPS5228276A

Description

Aktenzeichen der Anmelderin: MA 975 001

Halbleiteranordnung und Verfahren zur Herstellung einer derartigen Anordnung

Die Erfindung betrifft eine Halbleiteranordnung mit einem Substrat, dessen Oberfläche mit einer ersten Isolierschicht bedeckt ist, und mindestens einem durch eine öffnung in dieser Isolierschicht im Substrat erzeugten Diffusions- bzw. Dotierungsgebiet mit gegenüber dem Substrat geänderter Leitfähigkeit sowie ein Verfahren zur Herstellung einer derartigen Anordnung. Spezieller befaßt sich die Erfindung insbesondere mit Feldeffekttransistoren, bei denen die parasitären Kapazitäten weitgehend reduziert sind.

Bei Isolierschicht-Feldeffekttransistoren treten parasitäre Kapazitäten insbesondere an den Stellen auf, wo die Gate-Elektrode; Überlappungen mit den Source- und Drain-Dotierungs- bzw. Diffusionsgebieten aufweist. Durch diese parasitären Kapazitäten wird \ bei diesen Bauelementen die Leistungsfähigkeit (Schaltgeschwinjdigkeit, Flankensteilheit etc.) gegenüber dem Optimalzustand Istark herabgesetzt. Normalerweise werden zur Verringerung der ; 'Gate-Elektrodenüberlappung über die Souce- und Drain-Gebiete so- | genannte selbstjustierende Gate-Herstellungstechniken eingesetzt, j Dabei wird der Gate-Bereich festgelegt, bevor die Souce-/Drain-Diffusionen durchgeführt werden. Mit diesen selbstjustierenden !Verfahren wird der bei Metall-Gate-Prozessen ansonsten wegen der JMaskenjustagetoleranzen zu berücksichtigende tiberlappungsbereich

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überflüssig. Soweit geringfügige Überlappungen auch noch bei diesen selbstjustierenden Verfahren auftreten, sind sie für die Schaltkreis eigenschaften nur noch von vergleichsweise vernachlässigbarer! Bedeutung. Derartige selbstjustierende Gate-Herstellungsverfahren j erfordern jedoch besondere Materialien, wie Polysilizium (poly- ; kristallines Silizium), Silizumnitrid oder andere Materialien, um damit den Prozeß durchzuführen. Das Ätzen dieser Materialien

gestaltet sich jedoch kompliziert und läßt sich nur schwer ; kontrollieren, woraus geringe Ausbeuten bei selbstjustierenden Verfahren gegenüber Metall-Gate-Verfahren resultieren.

Ein Metall-Gate-Verfahren, das die Überlappungskapazitäten reduziert und nicht neue Prozeßschritte oder Materialien in den Prozeß einführt, würde erheblich zu einer Verbesserung der Isolierschicht-Feldeffekttransistortechnologie beitragen. Dementsprechend besteht die Aufgabe der Erfindung darin, eine Halbleiteranordnung und einen zugehörigen Prozeß der genannten Art anzugeben, mit dem derartige parasitäre Kapazitätseinflüsse ausgeschaltet werden können. Eine weitere Teilaufgabe besteht darin, bei einer derartigen mit Isolierschichtabdeckungen ausgestatteten Anordnung zu einer letztlich möglichst ebenen Oberfläche gelangen zu können. Zur Lösung dieser Aufgaben sieht die Erfindung die in den Patentansprüchen gekennzeichnete Lösung vor.

Zusammengefaßt ist jeweils auf eine zweckmäßige Wahl der Anfangsisolierschichtdicke auf dem Substrat, der Diffusionsraten und -teraperaturen sowie der Reoxydations temper aturen zu achten. Für ein typisches Beispiel wird auf einem Silizium-Substrat in einem Trocken-Naß-Trocken-Verfahren eine anfängliche Isolierschicht mit einer Anfangsdicke von etwa 225 bis 300 nm aufgewachsen. In dieser Isolierschicht werden mittels konventioneller Fotolithographie- und Ätzprozesse öffnungen für die Einbringung der Diffusionsgebiete hergestellt. Im Falle eines P-Typ Halbleitersubstrats wird dazu ein Phosphorniederschlag in den Öffnungsbe-

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reichen auf den Halbleiter bei etwa 900° C über 35 Min. ausgebildet. Die Phosphoratome werden zur Bildung der N-Typ Source- ;und Drainzonen bei einer Temperatur von 900 bis 950° C über !160 bis 270 Min. in Dampfatmosphäre in den Halbleiterkörper eingetrieben. Unter diesen Bedingungen tritt ein unterschiediliches Isolierschichtwachstum auf, je nach dem ob das Halbleitersubstrat an diesen Stellen Dotierungs- bzw. Diffusionsbereiche aufweist oder nicht. In typischen Fällen ist die Dicke der über Diffusionsbereichen auswachsenden Isolierschicht dabei etwa 780 nm, während die Isolierschichtdicke über den nicht diffundierten bzw. sog. Feldbereichen größenordnungsmäßig etwa 550 nm beträgt. Wiederum mittels konventioneller Verfahrensschritte kann die Feld-Isolierschicht zwischen den Souce- und Draingebieten zur Ausbildung eines Gate-Bereiches entfernt werden. Das Ätzen des Feld-Oxids zur Freilegung des Halbleitersubstrats läßt etwa 230 nm Isolierschicht über den Diffusionsbereichen übrig. Das Verhältnis der Diffusionsgebietüberlappung zur Gate-Oxiddicke wird damit auf etwa den 3fachen Wert erhöht, womit eine entsprechende Reduzierung der parasitären Kapazitätseinflüsse verglichen mit den derzeit bekannten Strukturen erziel- ;bar ist. Mittels wiederum konventioneller Verfahren werden schließlich noch die Gate-Elektrode sowie die Source- und Drain-Kontakte für das jeweilige Bauelement metallisiert.

jVorteilhafterweise läßt sich somit nach der Erfindung ein Isoilierschicht-Feldeffekttransistor mit Metali-Gate aufbauen, dessen jSouce-Drain-Halbleiterübergänge relativ flach verlaufen und

bei dem die Überlappung der Gate-Elektrode mit den Souce- und/ oder Drain-Diffusionsgebieten, soweit diese unvermeidlich ist, in ihrer hauptsächlich kapazitiven Auswirkung durch Anordnung einer im Überlappungsbereich gegenüber der Gate-Isolierschicht erheblich dickeren Isolierschicht unter Ausnutzung der unterschiedlichen Oxidwachsturnsraten je nach den Dotierungsverhältnisserι im darunter liegenden Substratbereich ausgeschaltet ist.

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Dip. Erfindung wird im Folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Seichnungen näher erläutert.

Es zeigen:

Fign. IA bis 1Ξ Querschnitte durch einen Isolierschicht-Feldeffekttransistor mit einem Metall-Gate während verschiedener Herstellungsphasen entsprechend dem Stand der Technik;

Fig. 2 den zu Fig. 1 gehörenden Prozeßablauf nach dem

Stand der Technik;

Fign. 3A bis 3E den Fign. IA bis IE entsprechende Schnittdarstellungen durch eine erfindungsgemäß herzustellende Struktur;

Fig. 4 den zu Fig. 2 entsprechenden Verfahrensablauf

gemäß der Erfindung und

Fign. 5A bzw. 5B vergrößerte Querschnittsdarstellungen des sich

nach dem Stand der Technik bzw. nach der Erfindung ergebenden Überlappungsbereiches.

Obwohl im folgenden die Erfindung lediglich anhand eines einzelnen Bauelementes beschrieben wird, ist festzuhalten, daß das Verfahren natürlich in der Praxis meist an einer zusammenhängenden Halbileiterscheibe durchgeführt wird, die anschließend in einige -zig j oder hundert Einzelelemente bzw. Teilbereiche unterteilt wird.

sich nach dem Stand der Technik ergebenden Bauelementstrukturen bzw. Verfahrens ablaufe werden im Zusammenhang mit den Fign. ilA bis IE sowie Fig. 2 beschrieben. Fig. IA zeigt den Anfangsischritt beim Herstellungsvorgang eines Isolierschicht-Feldeffekttransistors mit einem Metall-Gate. Ein in typischen Fällen aus

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Silizium bestehendes Substrat 1 wird mit einer Isolierschicht 2 aus Siliziumdioxid bedeckt. Diese Oxidschicht wird in einer Trocken-Naß-Trocken-Prozeßschrittfolge 20 bei einer Temperatur von 1 000° C bis zu einer Dicke von 540 nm erzeugt. Im Prozeßschritt 22 werden in der Oxidschicht öffnungen 3 mittels bekannter fotolithographischer Rtζverfahren für die Souce- und Drain-Gebiete geöffnet.

Fig. IB zeigt den Zustand nach der Diffusion der Source- und Drain-Gebiete 7 und nach dem Wiederaufwachsen der Oxidschicht 5 unterhalb der ursprünglichen Schicht 2 sowie nach dem Wiederaufwachsen der Schicht 6 in den Diffusionsfenstern. Im Prozeßschritt 24 wird mittels konventioneller Methoden die Phosphor-Belegung durchgeführt. Das aufgebrachte Phosphor wird im Prozeßschritt 26 in das Substrat hinein getrieben, wobei gleichzeitig die Reoxydation stattfindet. Die Reoxydation wird in einem Trocken-Naß-Trocken-Dampfverfahren bei 1 000° für 10, 60 bzw. wieder 10 Hin. erreicht, über dem Diffusionsbereich beträgt die Dicke der Oxidschicht größenordnungsmäßig etwa 540 nm. Die Oxiddicke über dem nicht diffundierten bzw. sog. Feldbereich beträgt größenordnungsmäßig demgegenüber 740 nm.

In Fig. IC ist das nach dem Stand der Technik ausgestaltete Bauelement nach dem Ätzen eines für das Gate vorgesehenen Bereichs 9 dargestellt. Zur Ausbildung des Gate-Musters wird in einem Prozeßschritt 28 eine konventionelle Fotolithographie- und Ätztechnik zum Entfernen des Feldoxids zwischen Source und Drain verwendet. Um die Maskenjustagetoleranzen für den fotolithographischen Verfahrensschritt zu berücksichtigen, wird beim Maskierungsprozeß ein Teilbereich der Oxidschicht 6 über den Diffusionsbereichen 11 und 12 sowie den entsprechenden durch Ausdiffusion hinzukommenden Randbereichen 10 entfernt.

;In Fig. ID ist die Gate-Isolierschicht 13 aufgewachsen, die die 'freigelegten Diffusionsbereiche 11 und 12 (Fig. IC) zum Teil mit

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überdeckt. Der Gate-Bereich 9 ist natürlich ebenfalls bedeckt. Die Gate-Isolierschicht 13 erhöht nicht wesentlich die Dicke der Feldoxydation 2 bzw. 5. Erzeugt wird das Gate-Oxid im Verfahrensschritt 30 unter Verwendung von trockenem Sauerstoff bei 1 000° C, wobei eine Gate-Isolierschichtdicke von etwa 70 nm über dem freigelegten Substrat und eine Schichtdicke von etwa 90 nm über dem freigelegten Diffusionsbereich entsprechend Fig. ID erzielt wird. Der Überlappungsbereich 14 der Gate-Isolierschicht mit dem Diffusionsgebiet ist in Fig. 5A vergrößert dargestellt und wird später noch genauer beschrieben.

Fig. IE zeigt den Zustand nach der Ausbildung der Gate-Elektrode 15, der Anschlüsse 16 und Leiterzugverbindungen 17. Im Verfahrensschritt 32 von Fig. 2 werden bekannte Fotolithographie- und iitzprozesse angewendet, um in der Oxidschicht 6 über den Diffusionsbereichen 7 öffnungen herzustellen. Vor dem Ausbilden der Elektrode 15 sowie der Anschlüsse und Leiterzüge 16 und 17 wird im Verfahrensschritt 34 über die Oberfläche der Halbleiterscheibe Aluminium niedergeschlagen. Das Aluminium wird mittels bekannter Metallablagerungsverfahren bis zu einer Dicke von etwa 1 um erzeugt. Im Verfahrensschritt 36 werden unter Einsatz konventioneller Fotolithographie- und Ätzverfahren schließlich die Gate-Elektrode 15, die Anschlüsse 16 und die Leiterζugverbindungen 17 zu den Anschlüssen 16 hergestellt. Dadurch, daß die Gate-Elektrode 15 den Diffusionsbereich 7 überlappt und sich dazwischen das Gatedielektrikum mit einer Dicke in der Größenordnung von 70 nm befindet, wird eine parasitäre Kapazität gebildet. Erfahrungsgemäß beträgt der Wert dieser parasitären Kapazität bei den Bauelementstrukturen nach dem Stand der Technik größenordnungsmäßig etwa 1,6 pF pro mm Gate-Breite an einer Seite.

Die sich nach der Erfindung ergebende Struktur sowie der zugehörige Prozeß sollen nun in Verbindung mit den Fign. 3A bis 3E sowie mit Fig. 4 näher beschrieben werden. Soweit Verfahrens- ; schritte bzw. Elemente in den Fign. 3A bis 3E denen für Strukturen;

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nach dem Stand der Technik entsprechen, sind diese mit dem gleichen Bezugszeichen mit Beistrich gekennzeichnet. Fig. 3A zeigt ein Substrat 1', das mit einer Isolierschicht 2' mit öffnungen 3' ■darin im Verfahrensschritt 40 mittels einer einleitenden Oxydation in einem Trocken-Naß-Trocken-Dampfprozeß bei 1 000° über 15, 25 und 30 Min. bis zu einer Schichtdicke in der Größenordnung von ,225 nm gebildet ist. Die Wahl der Anfangsdicke der Isolierschicht 2' ist im Rahmen der Erfindung von besonderer Bedeutung. Die Anfangsdicke bestimmt die den Feldbereich bedeckende endgültige Isolierschichtdicke. Eine Anfangsdicke von weniger als 225 nm könnte nicht dicht genug sein, um während der anschließenden Phosphor-Beschichtung maskierend zu wirken. Auf der anderen Seite würde eine Anfangsdicke größer als 225 nm die Überlappungskapazität zwischen Gate und Diffusion erhöhen, wie das in der vorstehenden Bschreibung des Standes der Technik erläutert wurde. Ein bevorzugter Bereich für die. Anfangsdicke der Isolierschicht 2' liegt größenordnungsmäßig zwischen 200 und 300 nm. Die öffnungen 3' in Fig. 3A werden wieder mittels fotolithographischer Ätzprozesse hergestellt, die mit den für das bekannte Bauelement im Verfahrens* schritt 22 erläuterten Verfahren übereinstimmen können. Die in Fig. 3B gezeigten Diffusionsgebiete 7¹ werden in einem einleitenden Phosphor-Diffusionsschritt 29' (Fig. 4) mit anschließend im Verfahrensschritt 42 folgendem Eintreib- und Reoxydationsschritt erzeugt. Der Eintreib- und Reoxydationsschritt 42 wird in einem Trocken-Naß-Trocken ausgelegten Dampfverfahren bei 900° C für ! ,5, 270 sowie noch einmal 5 Min. durchgeführt. Das Feld-Oxid 2 iund 5 erreicht dadurch eine Dicke von etwa 655 nm. Die Oxidschicht 6' über den Diffusionsbereichen wird etwa 975 nm dick. Die unterschiedliche Schichtdicke beruht auf den unterschiedlichen Oxidaufwachsraten auf diffundierten und nicht diffundierten Halbleiter4 flächen. Zusätzlich verlaufen die Halbleiterübergänge der Diffujsionsbereiche in Folge der geringeren Temperatur beim Eintreibschritt erheblich flacher als für die beschriebenen Strukturen nach dem Stande der Technik. Nähere Erläuterungen im Zusammenhang mit den flacheren Diffusionsbereichen werden im Zusammen-

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hang ndt der Beschreibung der Fign. 5A und 5D folgen.

Die Freilegung des Gate-Bereichs 9¹ entsprechend Fig. 3C wird wieder mittels eines konventionellen Fotolithographie- und Ätzprozesses 28· erreicht. Der Maskentoleranzbereich II¹ und 12· wird nun mit einer Oxidschicht bedeckt. Das Ätzen des Gate-Bereichs ist abgeschlossen, wenn das Feld-Oxid entfernt ist. Da das Feld-Oxid von geringerer Dicke ist als das Oxid über dem Diffusionsbereich, bleibt über dem Diffusionsbereich eine Restoxidschicht. LaborUntersuchungen haben ergeben, daß lediglich der Ausdiffusionsbereich 10' nicht von einem Oxid bedeckt ist.

Anschließend wird ein Gate-Oxydationsschritt bei 900° C durchgeführt, wodurch eine Schichtdicke von 70 nm über dem freiliegenden Ausdiffusionsbereich 10' sowie dem Feldbereich 9¹ entsprechend dem in Fig. 3D gezeigten Zustand erzeugt wird. Nähere Einzelheiten hinsichtlich der Überlappungsausmaße zwischen dem Gate und den Diffusionsbereichen sowie hinsichtlich der Tiefenerstreckung der übergänge werden im Zusammenhang mit der Beschreibung der Fign. 5A und 5B erläutert.

Wie in Fig. 3E dargestellt ist, werden die Metallisierung 15', Anschlüsse 16' und Leiterzugverbindungen 17' auf dem Bauelement wiederum in den Verfahrensschritten 32', 34' und 36' entsprechend den im Zusammenhang mit der bekannten Struktur benutzten Verfahrensschritten ausgebildet.

Die unterschiedlichen Verhältnisse hinsichtlich der Gate/Diffusionsüberlappung bei einem Bauelement nach dem Stand der Technik einerseits bzw. bei einer Anordnung nach der Erfindung sollen

jnun anhand der Fign. 5A und 5B näher erläutert werden. Es wurde ι

labormäßig festgestellt, daß eine Struktur der in Fig. 5A gezeigten Art eine Gate-Überlappung hinsichtlich des diffundierten zuzüglich des ausdiffundierten Bereichs von ungefähr 2,6 um auf- ^!weist. Ein Anteil bzw. 1,6 pm der Gate-Oxidschicht liegt etwa

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70 nm über dem durch Ausdiffusion entstandenen Bereich, der übrige Anteil liegt bei etwa 90 rau. Die gesamte Gate-Überlappung über idem Diffusionsbereich entspricht etwa 2,38 yaa mit 70 nra dicker 'oxidschicht, d. h. man kann sich die Struktur durch eine emtisprechende einheitliche Oxidschicht mit den genannten Angaben ersetzt denken. Die Tiefe der Halbleiterübergänge beim bekannten Bauelement beträgt größenordnungsmäßig etwa 2 ρΐΛ bei 1 000° C während der Eintreibphase. Wie bereits oben erwähnt wurde, beträgt der parasitäre Kapazitätswert einer derartigen in Fig. 5A dargestellten Struktur etwa 1,6 pF pro mm an einer Seite des Gates über dem Diffusionsbereich. Die erfindungsgemäße Struktur weist dagegen entsprechend Fig. 5B eine Gate-Überlappung über den durch Ausdiffusion entstandenen Bereich von 1 um mit 70 nm dicker Oxidschicht auf, wobei noch 0,7 um Überlappung mit 320 nm Oxidschichtdicke über dem Diffusionsbereich hinzukommt. Daraus resultiert eine äquivalente totale Überlappung von 1,15 um mit 70 nm dicker Oxidschicht. Die Tiefenerstreckung der Halbleiterübergänge für die Struktur nach der Erfindung beträgt 1,5 pm, wodurch der Anteil des durch Ausdiffusion aus dem Diffusionsbereich entstehenden Bereiches von 1,6 pm in Fig. 5A auf 1,0 pci in Fig. 5B reduziert wird. Durch die erhöhte Gate-Oxiddicke über dem Diffusionsbereich sowie die reduzierte Ausdiffusion wird die parasitäre Kapazität der Struktur in Fig. 5B auf etwa 0,8 pF pro mm entlang einer Seite der Gate-Überlappung des Diffusionsbereichs, d. h. auf etwa die Hälfte gegenüber dem oben betrachteten Fall reduziert. Es wurde gefunden, daß die Schaltgeschwindigkeit der Struktur nach Fig. 5B von etwa 40 ns (für Fig. 5A) auf 32 ns gesteigert werden konnte.
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Im folgenden werden weitere Verfahrensbeispiele beschrieben, um für wechselnde Schaltkreisverhältnisse einige Beispiele für die Gate-Überlappungs- und Isolierschichtdickenwerte zu geben.

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Beispiel 2

Entsprechend Verfahrensschritt 40 wird ein Oxid mit einer Anfangsdicke von 225 nm mittels konventionellem Trocken-Naß-Trocken-Verfahren erzeugt. Nach der öffnung von Diffusionsfenstern in dieser AusgangsOKidschicht wird in einem Trocken-Naß-Trocken-Prozeß bei 900 C über 5, 205 sowie noch einmal über 5 Min. eine Reoxydation durchgeführt. Nach diesem Reoxydationsschritt erhält man etwa 870 nm dickes Oxid über den Diffusionsbereichen und etwa 570 nm dickes Oxid über dem Feldbereich. Nach dem Freiätzen des Gate-Bereiches verbleibt eine Oxidschicht mit einer Dicke von ungefähr 300 nm über dem Diffusionsbereich. Die Gate-Überlappung beträgt größenordnungsmäßig etwa 1,7 pn. Der Dickenunterschied zwischen dem nicht geätzten Anteil des Oxids über dem Diffusionsgebiet und dem Feld-Oxid beträgt größenordnungsrnäßig etwa 85 nm.

Beispiel 3

Auf dem Substrat wird in einem Verfahrensschritt entsprechend eine Oxidschicht mit einer Anfangsdicke von 300 nm erzeugt. Nach dem öffnen von Diffusionsfenstern und Ausbilden der Diffusionsbereiche wird eine Trocken-Naß-Trocken-Reoxydation über 5, 225 sowie noch einmal 5 Min. durchgeführt. Daraus resultiert eine Oxidschicht über dem Diffusionsbereich von 890 nm sowie eine Feld-Oxidschicht von 640 nm. Nach dem Freiät:en des Gate-Bereichs verbleibt eine Oxydschicht über dem Diffusionsbereich von etwa 250 nm Dicke. Die Gate-Überlappung beträgt größenordnungsrnäßig wieder 1,7 um. Der Dickenunterschied zwischen dem Diffusionsund dem Feld-Oxid beträgt größenordnungsmäßig etwa 19 nm und so-₍mit nicht mehr 85 nm, wie für Beispiel 2.

Beispiel 4

'Mit dem im folgenden beschriebenen Verfahren läßt sich eine im

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wesentlichen ebene Struktur hinsichtlich des Feld- und Diffusions-Oxides nach der Reoxydation erreichen, wobei nur eine minimale Gate-Überlappung sowie eine maximale Gate-Isolierschicht über den Diffusionsbereichen erzielt wird. Mittels konventioneller Verfahrensschritte wird wieder entsprechend Prozeßschritt 40 auf dem Substrat eine Oxidschicht mit einer Anfangsdicke von 300 nm erzeugt. Nach der öffnung von Fenstern für die Source- und Drain-Gebiete und nach dem Diffusionsschritt wird eine Trocken-Naß-Trocken-Reoxydation bei 900° C für 5, 160 und noch einmal 5 Min. durchgeführt. Daraus resultiert ein etwa 775 nm dickes Oxid über den Diffusionsbereichen sowie ein 555 nm dickes Feldoxid. Nach dem Freiätzen der Gate-Bereiche verbleibt über den Diffusionsbereichen eine Oxidschicht mit einer Dicke von größenordnungsmäßig etwa 220 nm. Die Gate-Überlappung liegt größenordnungsmäßig wieder bei 1,7 pn, wobei der Dickenunterschied zwischen dem ungeätzen Diffusionsoxid sowie dem Feld-Oxid im wesentlichen 0 ist.

Die Dotierungsbereiche können mittels Diffusion von N-Dotierungsstoffen anderer Art als Phosphor erzeugt werden. Beispielsweise könnenarsenische Dotierungsstoffe gegenüber Phosphor die Diffusionstiefe (Eindringtiefe) auf größenordnungsmäßig etwa 0,8 pm reduzieren. Entsprechend wird auch der durch Ausdiffusion beim Reoxydationsschritt hinzukommende Diffusionsbereichsanteil reduziert, womit sich die Gate-Überlappung für den Diffusionsbereich auf größenordnungsmäßig 1,3 pm verringern läßt.

Die Gate-überlappungskapazität über dem Diffusionsbereich kann !weiterhin dadurch reduziert werden, daß man vor dem Reoxydationsschritt die Isolierschicht 2* zwischen den Diffusionsbereichen entfernt. Das Aufwachsen der Isolierschicht zwischen den Diffusionsbereichen einerseits und über den Diffusionsbereichen andererseits erfolgt mit unterschiedlichen Wachsturnsgeschwindigkeiten, so daß die Oxidschichtdicke über den Diffusionsbereichen erheblich größer als zwischen den Diffusionsbereichen ausfällt. Dieser Unterschied liegt typisch in der Größenordnung von etwa 500 nm.

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Die größere Oxidschichtdicke über den Diffusionsbereichen verhindert oder vermindert das Freilegen der Diffusionsbereiche während des Freiätzens der Gate-Bereiche und der Reoxydation entsprechend der Beschreibung zu Fign. 3C und 3D. Für die Gate-Überlappung wurde größenordnungsmäßig etwa 1,3 um für den Fall erzielt, daß man die Isolierschicht zwischen den Diffusionsbereichen vor dem Reoxydationsschritt entfernt.

Zwar wurde die Erfindung mit ihren Ausführungsbeispielen anhand ^: eines P-Typ Substrates erläutert, sie läßt sich jedoch gleichermaßen auf N-Typ Substrate anwenden. Bei N-Typ Substraten sollte die Bor-Reoxydation vorzugsweise bei einer Temperatur unterhalb 1100° C durchgeführt werden, wobei die genaue Temperatur so zu wählen ist, daß die gewünschten Oxidschicht-Dickenunterschiede , über einem Diffusionsbereich relativ zum Feldbereich erzielt werden. Die Erfindung läßt sich mit Vorteil auch bei der Herstellung !

von Halbleiter-Kondensatorstrukturen anwenden. Leckströine solcher , Anordnungen lassen sich reduzieren, wenn man den Effekt der unterschiedlichen Oxidwachstumsgeschwindigkeiten dazu ausnutzt, ; dis Isolierschichtdicke über dem Diffusionsbereich und insbesondere an den äußeren Rändern des Kondensators, wo Leckströme in erster Linie problematisch sind maximal zu machen. Schließlich kann die Erfindung Anwendung finden zur Minimierung der verteilten Kapazitäten, die mit über Diffusionsbereiche geführten Verdrahtungsnetzen zusammenhängen.

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Claims

PATENTANSPRÜCHE

Halbleiteranordnung mit einem Substrat, dessen Oberfläche I mit einer ersten Isolierschicht bedeckt ist, und mindestens! einem durch eine Öffnung in dieser Isolierschicht im Substrat erzeugten Diffusions- bzw. Dotierungsgebiet mit gegenüber dem Substrat geänderter Leitfähigkeit, gekennzeichnet durch eine zweite auf dem Substrat durch einen sog. Wiederaufwachsprozeß gebildete Isolierschicht, die den in der Öffnung für das Diffusionsgebiet freiliegenden Substratbereich mit gegenüber der ersten Isolierschicht größerer Dicke bedeckt; und eine dritte unmittelbar an das eigentliche Diffusionsgebiet (ohne Berücksichtigung der seitlichen Ausdiffusion) angrenzende und dieses nicht überlappende Isolierschicht, vorzugsweise Gate-Isolierschicht für einen Metall-Gate-Feldeffekttransistor.

2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Isolierschicht über dem Diffusionsbereich eine Dicke im Bereich von 180 bis 975 um aufweist.

3. Halbleiteranordnung nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet,

daß die Anfangsdicke der ersten Isolierschicht im Bereich ; von 200 bis 300 nm liegt.

|4. Halbleiteranordnung nach einem der vorhergehenden An-. Sprüche, gekennzeichnet durch ein Substrat aus Silizium ; und Isolierschichten aus Siliziumdioxid.

i5. Halbleiteranordnung nach einem der vorhergehenden An-

' Sprüche, dadurch gekennzeichnet,

j daß die dritte Isolierschicht den sich ergebenden Diffusionsbereich nur um etwa 0,6 bis 1,2 pm überlappt.

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6. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet/

daß mindestens zwei beabstandete Dotierungs- bzw. Diffu- : sionsgebiete im Substrat vorgesehen sind, und daß die | dritte Isolierschicht jeweils auf dem Substratbereich zwischen zwei derartigen Gebieten ohne oder mit nur minimaler Überlappung angeordnet und von einer Steuerelektrode bedeckt ist.

7. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, insbesondere nach Anspruch 6, dadurch gekennzeichnet, daß die Dicke der Isolierschicht über einem Diffusionsbereich sowie unterhalb der Steuerelektrode im Bereich von 180 bis 975 nm liegt.

8. Halbleiteranordnung mindestens nach Anspruch 1, dadurch gekennzeichnet,

daß in einer Isolierschicht-Feldeffekttransistorstruktur mit Metall-Gate, vorzugsweise vom Anreieherungstyp, die unvermeidliche Überlappung der Gate-Elektrode mit dem Source- und/oder Drain-Dotierungsgebiet in ihrer hauptsächlich kapazitiven Auswirkung durch Anordnung einer im Überlappungsbereich gegenüber der Gate-Isolierschicht erheblich dickeren Isolierschicht unter Ausnutzung der unterschiedlichen Oxidwachsturasraten über unterschiedlich dotierten Halbleiterbereichen ausgeschaltet ist.

9. Verfahren zur Herstellung einer Halbleiteranordnung nach

^; einem der vorhergehenden Ansprüche, bei dem auf einem ■ Halbleitersubstrat eine erste Isolierschicht gebildet

wird, in dieser Isolierschicht öffnungen zur Ausbildung von Diffusions- bzw. Dotierungsgebieten mit gegenüber dem Substrat geänderter Leitfähigkeit hergestellt werden, dadurch gekennzeichnet,

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daß eine zweite Isolierschicht auf dem Substrat durch einen sog. Wiederaufwachsprozeß derart gebildet wird, daß in den Öffnungen für die Dotierungsgebiete diese Isolierschicht rait größerer Dicke als die erste Isolierschicht entsteht, daß im Bereich zwischen den Dotierungsgebieten

_; eine öffnung in den diesen Bereich bedeckenden Isolierschichten hergestellt wird, wobei die Diffusionsbereiche \ nicht freigelegt werden, und daß im Bereich zwischen je zv/ei Diffusionsgebieten eine dritte Isolierschicht gebildet und mit einer Elektrode bedeckt wird.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Substrat Silizium und die erste Isolierschicht aus Siliziumdioxid mit einer Dicke in der Größenordnung von 225 nra ist.

11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet,

'. daß die zweite Isolierschicht in einem Trocken-Naß-Trocken-Reoxydationsprozeß bei 900° C über 5, 160 und noch einmal 5 Min. zur Erzielung einer Isolierschichtdicke im Bereich von etwa 775 nm hergestellt wird. j

!12. Verfahren nach den Ansprüchen 9 bis 11, dadurch gekennzeichnet,

: daß die erste Isolierschicht nach der Ausbildung der Diffusionsgebiete im Substrat entfernt und durch eine neu aufgewachsene zweite Isolierschicht sowohl über den Diffu- ! sionsbereichen als auch den übrigen Substratbereichen ersetzt wird.

13. ■ Verfahren nach den Ansprüchen 9 bis 12, dadurch gekennzeichnet,

daß nach dem Ausbilden der Diffusionsbereiche im Substrat die erste Isolierschicht im Bereich zwischen je zwei

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Diffusionsgebieten entfernt und durch eine die Diffusionsbereiche und den dazwischen liegenden Substratbereich bedeckende weitere Isolierschicht ersetzt wird.

14. Verfahren nach den Ansprüchen 9 bis 13, dadurch gekennzeichnet,

daß es so ausgestaltet wird, daß sich sowohl über den Diffusionsbereichen als auch den übrigen Substratbereichen eine Isolierschichtabdeckung mit im wesentlichen ebener j

Oberfläche ergibt. !

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