DE2422195A1 - Verfahren zur vermeidung von grenzschichtzustaenden bei der herstellung von halbleiteranordnungen - Google Patents

Verfahren zur vermeidung von grenzschichtzustaenden bei der herstellung von halbleiteranordnungen

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Description

Böblingen, den 4. April 1974 gg/se
Anmelderin: International Business Machines
/ C©rporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: YO 972 125
Verfahren zur Vermeidung von Grenzschichtzuständen bei der Herstellung von Halbleiteranordnungen
Die Erfindung betrifft ein Verfahren zur Verminderung von Grenzschichtzuständen bei der Herstellung von Halbleiteranordnungen, bei denen beim Aufbringen einer Oxidschicht auf die Oberfläche eines Halbleitersubstrats Grenzschichtzustände entstehen und bei denen auf die Oxidschicht eine höchstens bei relativ hohen Temperaturen für Gase durchlässige Isolationsschicht aufgebracht ist.
Es ist eine bekannte Tatsache, daß in fertigen Halbleiteranordnungen auftretende Grenzschichtzustände außerordentlich nachteilige Auswirkungen auf die Betriebskenngrößen dieser Halbleiteranordnungen haben und daß als Folge diese Halbleiteranordnungen unbrauchbar werden. Der ungünstige Einfluß der Grenzschichtzustände ist beispielsweise bei Feldeffekttransistoren besonders deutlich. Im speziellen betrifft also die Erfindung ein Verfahren zur Vermeidung von Grenzschichtzuständen in Metall-Isolator-Oxid-Halbleiteranordnungen, sogenannte MIOS-Elemente, bei denen der Isolator aus Aluminiumoxid oder Siliziumnitrid besteht und das Eindringen von Materialien verhindert, die die Grenzschichtzustände eliminieren könnten. Um derartige Isolationsschichten für entsprechende Materialien durchlässig zu machen, müßten die HaIb-
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leiteranordnungen in ihrem letzten Herstellungsstadium auf solch hohe Temperaturen erhitzt werden, daß dabei die angestrebten und erreichten Eigenschaften verloren gingen.
Es sind bereits mehrere Verfahren zur Vermeidung oder zur Verminderung von Grenzschichtzuständen bekannt geworden. Beispielsweise ist im US-Patent 3 386 163 ein Verfahren angegeben, bei dem Aluminiumoxid in eine Siliziumdioxidschicht eindiffundiert wird und bei dem anschließend unter gleichzeitigem Anlegen eines elektrischen Feldes an ein metallisches Gate ein Erhitzungsprozeß durchgeführt wird, so daß die entlang des Leitkanals auftretenden Raumladungwirkungen beeinflußbar sind. Beim Gegenstand des US-Patents ist das Aluminiumoxid vollständig in die Siliziumoxidschicht eindiffundiert, so daß einem Einbringen von Wasserstoff kein Hindernis entgegensteht. Durch das Einbringen von Wasserstoff läßt sich der Wasserstoff ersetzen, der in den Hochtemperaturzyklen während des Herstellungsprozesses der Halbleiteranordnung ausdiffundiert ist.
Ein weiteres US-Patent 3 590 477 betrifft ein Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate. Dabei werden die Betriebskenngrößen durch Erhitzen des Feldeffekttransistors in Luft gesteuert, nachdem die Gatemetallisierung bereits bei einer Temperatur zwischen 300 0C und 500 0C hergestellt ist. Durch diesen Erhitzungsprozeß in Luft lassen sich die Oberflächenzustände beeinflussen oder ellminieren. Diese Grenzschicht- oder Oberflächenzustände sind durch Ausdiffusion von Materialien bei den Hochtemperatürzyklen entstanden. Beim Gegenstand des genannten US-Patentes kann durch eine Erhitzung in Luft bei relativ niedriger Temperatur erreicht werden, daß geeignete Ionen, beispielsweise Wasserstoffionen, durch die Siliziumdioxidschicht diffundieren und die Grenzschichtzustände eliminieren, da keine weitere Schicht aus beispielsweise Siliziumnitrid oder Aluminiumoxid vorhanden ist, die das Eindringen dieser Ionen verhindern würde.
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Es ist die der Erfindung zugrundeliegende Aufgabe, ein Verfahren zur Vermeidung von Grenzschichtzuständen anzugeben, die an der Grenzschicht zwischen einer Oxidschicht von der Oberfläche eines Halbleitersubstrats entstanden sind, wobei nur relativ niedrige Temperaturen aufzuwenden sind, obwohl die Oxidschicht mit einer höchstens bei relativ hohen Temperaturen für Gase durchlässigen Isolationsschicht abgedeckt ist.
Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß in die Grenzschicht in die Gitterstruktur des Substrats eintretende Ionen implantiert werden und daß dann das Substrat einem Erhitzungsprozeß unterworfen wird, bei dem die implantierten Ionen die Grenzschichtzustände eliminieren.
Vorteilhafte Ausführungsbeipiele und Weiterbildungen des erfindungsgemäßen Verfahrens sind in den Unteransprüchen niedergelegt.
Die Erfindung wird im folgenden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert.
Es zeigen:
Fig. IA Die Schnittansicht eines MIOS-Elementes in
einer der letzten Stufen des Herstellungsprozess es. Die durch die Ausdiffusion von Wasserstoff während des Herstellungsprozesses an der Grenzschicht zwischen Siliziumdioxid und Silizium entstandenen Fangstellen sind schematisch eingezeichnet.
Fig. IB Die Anordnung entsprechend Fig. IA, wobei zusätzlich angedeutet ist, daß Wasserstoffionen eine Isolationsschicht durchdringen, die normalerweise eine Diffusion von Wasserstoffionen bei niedrigen Temperaturen verhindert. Die Wasserstoffionen gelangen durch die Siliziumdioxid-
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schicht in den Bereich der Fangstellen bzw. Grenzflächenzustände.
Fig. IC Die entsprechende Anordnung nach einem Erhitzungsprozeß, bei dem die Wasserstoffionen in das Siliziumgitter eindringen, die offenen Bindungen besetzen und dadurch die Grenzschichtzustände eliminieren.
Fig. 2A Den Verlauf des Drainstromes I_ in Abhängigkeit
von der Drainspannung VD bei unterschiedlichen Werten der Gatespannung V vor der Implantation von Wasserstoffionen.
Fig. 2B Den Verlauf derselben Parameter nach der erfindungsgemäßen Implantation und Erhitzung. Die Auswirkungen der zuvor vorhandenen Grenzschichtzustände sind beseitigt.
Die Erfindung wird anhand eines in der Fig. 1 dargestellten einzelnen Metall-Isolator-Oxid-Halbleiterelementes erläutert, das auch Teil einer integrierten Anordnung Fehler derartiger Elemente sein kann, die eine Speicher- oder Logikfunktion haben. Das erfindungsgemäße Verfahren kann selbstverständlich an einem einzigen Element gezeigt werden. Das Bauelement besteht im betrachteten Beispiel aus einem Substrat 1 aus Silizium. Auf der Oberfläche des Substrats 1 befindet sich eine Schicht 2 aus Siliziumdioxid oder einem anderen Oxid, das normalerweise eine Diffusion von Gasen zuläßt. Besteht die Schicht 2 aus Siliziumdioxid, so wird sie in üblicher Weise durch thermische Oxydation bei einer Temperatur von 850 bis 1100 0C erzeugt. Diese und andere Methoden zum Aufbringen der Oxidschicht 2 auf dem Siliziumsubstrat 1 unter Bildung der Grenzschicht 3 sind hinreichend in der Halbleitertechnik bekannt. Bei den üblichen MIOS-Elementen weist die Oxidschicht 2 eine Dicke im Bereich von 25 bis 50 S auf. Auf die Oxidschicht 2 ist eine Isolationsschicht 4 aus Siliziumnitrid
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oder Aluminiumoxid aufgebracht. Dies geschieht in hinreichend bekannter Weise, beispielsweise durch chemisches Aufdampfen.
Besteht die Isolationsschicht 4 aus Siliziumnitrid, so besteht der Niederschlagsprozeß darin, daß ein unter atmosphärischem Druck stehendes Gas aus Wasserstoff mit einem Volumenanteil von 30 % Ammonium und einem Volumenanteil von 1 % Silan in Gegenwart des Substrats 1 auf eine Temperatur von 950 0C erhitzt wird. Die Abkühlung auf Raumtemperatur erfolgt in einer inerten Gasatmosphäre, beispielsweise in Stickstoff. Beim Aufbringen der Isolationsschicht 4 geschieht es, daß Wasserstoff durch die Oxid-" schicht 2 und die Isolationsschicht 4 ausdiffundiert und die durch die Kreise 5 in Fig. IA angedeuteten Grenzschichtzustände an der Grenzschicht 3 zwischen dem Siliziumsubstrat und der Siliziumdioxidschicht 2 bildet. Es sei an dieser Stelle darauf hingewiesen, daß die Ausdiffusion des Wasserstoffs nicht nur bei dem Prozeß zur Aufbringung der Isolationsschicht erfolgt, sondern auch in anderen Herstellungsstufen, bei denen ausreichend hohe Temperaturen (800°-1000 0C) erforderlich sind. Dies gilt beispielsweise für den Prozeßschritt, bei dem auf bestimmten Bereichen der Oberfläche des Substrats 1 dicke Oxidschichten zu erzeugen s ind.
Die beschriebene Situation tritt auch ein, wenn anstelle von Siliziumnitrid Aluminiumoxid als Isolationsschicht 4 aufgebracht wird, das eine Gasdurchlässigkeit nur bei relativ hohen Temperaturen aufweist. Eine Isolationsschicht 4 aus Aluminiumoxid kann in bekannter Weise durch Zerlegung von Aluminiumtrichlorit in Verbindung mit Kohlendioxid und Wasserstoff in einem Trägergas aus Stickstoff bei einer Temperatur von 700 bis 1000 0C gebildet werden. Die Dicke dieser Isolationsschicht 4 beträgt normalerweise bis zu 500 S.
Wie aus Fig. IA zu ersehen ist, sind im Bereich von nicht dargestellten Maskenöffnungen in den Schichten 2 und 3 eine Source 6 und eine Drain 7 in das Substrat 1 eindiffundiert. Ebenfalls nicht dargestellte Kontakte zur Source 6 und Drain 7 sind in
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bekannter photolitographischer Maskierungs- und Ätztechnik hergestellt. Gleichzeitig wird das nur gestrichelt dargestellte Gate 8 entsprechend auf den Kanal aufgerichtet aufgebracht. Die Verfahrensschritte dieser Teile der Feldeffekttransistorstruktur sind nicht im einzelnen erläutert, da sie in der Halbleitertechnik hinreichend bekannt sind. Die schematische Darstellung der Struktur gemmäß Fig. IA ist zur Erläuterung des erfindungsgemäßen Verfahrens ausreichend. Fig. IA zeigt also schematisch ein MIOS-Element nahezu im fertiggestellten Zustand, wobei durch Ausdiffusion von Wasserstoff während des Herstellungsprozesses Fangstellen oder Grenzschichtzustände 5 an der Grenzschicht 3 entstanden sind. An dieser Stelle ist festzuhalten, daß die nahezu fertiggestellte Struktur nun nicht mehr Temperaturen im Bereich von 900 0C ausgesetzt werden kann, um durch Eindiffusion von Wasserstoff durch die Schichten 2 und 4 die Grenzschichtzustände 5 zu eliminieren. Die Ursache dafür liegt darin, daß bei diesen hohen Temperaturen die Drain- und Source-Diffusionsgebiete 6 und 7 ungünstig beeinflußt würden, daß das Gate 8 unter Umständen schmelzen würde und daß Legierungen zwischen der Metallisation und dem Siliziumsubstrat 1 stattfinden würden. Der üblicherweise angewendete Erhitzungsprozeß, der mit einer Temperatur im Bereich von 400 0C bis 500 0C durchgeführt wird, führt bei der betrachteten Anordnung nicht zu einer Elimination der Grenzschichtzustände 5, da Wasserstoff bei diesen Temperaturen nicht durch die Isolationsschicht 4 hindurchdiffundieren kann.
Durch Anwendung des erfindungsgemäßen Verfahrens lassen sich nun die erforderlichen Ionen einbringen. Dabei werden mit einer Einrichtung zur Ionenimplantation H_ -Ionen mit ausreichender Energie implantiert, so daß die maximale Konzentration der Wasserstoffionen in der Nähe der Grenzschicht 3 auftritt. Weist die Isolationsschicht 4 beispielsweise eine Dicke von 600 A auf, so sind die Wasserstoffionen etwa mit 10 KV zu beschleunigen. Die aufzuwendenden Beschleunigungsspannungen hängen von der Dicke der Schichten 3 und 4 ab. Die Wasserstoffionen durchdringen die Schichten 2 und 4 (und falls erwünscht, auch das Gate 8) und ge-
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langen in die Gitterstruktur des Siliziumsubstrats 1. Dort besetzen sie die durch die Ausdiffusion von Wasserstoff freigewordenen, die Fangstellen bzw. Grenzschichtzustände bildenden freien Bindungen. Die Anzahl der einzubringenden Wasserstoffionen kann
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im Bereich von 2 bis 5 χ 10 Ionen/cm liegen. Da die Wasserstoff ionen bis zu einer Tiefe implantiert werden, die die Grenzschicht mit umfaßt, können dabei zusätzliche Grenzschichtzustände erzeugt werden, da das Gitter des Siliziumsubstrats 1 infolge der auftreffenden Wasserstoffionen gestört wird. Diese zusätzlichen, während des Implantationsprozesses neu entstandenen Grenzschichtzustände werden nach Durchführung des Implantationsprozesses durch einen Erhitzungsprozeß bei relativ niedriger Temperatur eliminiert. Dieser Vorgang ist durch Fig. IC angedeutet. Die Erhitzung erfolgt in Stickstoff oder in einem anderen inerten Gas bei einer Temperatur im Bereich von 450 0C bis 600 0C und einer Dauer von 1/2 bis 1 Stunde.
Die Auswirkungen der Ionenimplantation und anschließenden Erhitzung ergeben sich aus den Kurvenverläufen der Fign. 2A und 2B. Es sind die Verläufe des Drainstromes I_ in Abhängigkeit von der Drainspannung VD bei unterschiedlichen Gatespannungen V vor und nach Durchführung des erfindungsgemäßen Verfahrens dargestellt. Ein Vergleich der Figuren, Fig. 2A und Fig. 2B, zeigt klar, daß der Schwellwert bei der erfindungsgemäß behandelten Struktur so weit gegenüber der unbehandelten Struktur erniedrigt ist, daß bei einer Gatespannung von 2 Volt bereits ein brauchbarer Drainstrom fließt. Bei der nicht dem erfindungsgemäßen Verfahren ausgesetzten Struktur ist eine Gatespannung von 6 Volt aufzuwenden, um einen entsprechenden Drainstrom zu erzielen. Bei einer Gatespannung von 8 Volt erhält man in Fig. 2B im Vergleich mit Fig. 2A bereits mehr als den vierfachen Gatestrom.
Es ist daraufhinzuweisen, daß das erfindungsgemäße Verfahren bei Halbleiterelementen und integrierten Schaltungen mit Erfolg
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anwendbar ist, bei denen Isolationsschichten verwendet werden, die bei niedrigen Temperaturen für Gase undurchlässig sind. Anstelle von Wasserstoffionen können auch andere geeignete Ionen implantiert werden. Schließlich ist das erfindungsgemäße Verfahren bei n- und p-leitenden Halbleitersubstraten anwendbar.
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Claims (9)

  1. PATENTANSPRÜCHE
    Verfahren zur Vermeidung von Grenzschichtzuständen bei der Herstellung von Halbleiteranordnungen, bei denen beim Aufbringen einer Oxidschicht auf die Oberfläche eines Halbleitersubstrats Grenzschichtzustände entstehen und bei denen auf die Oxidschicht eine höchstens bei relativ hohen Temperaturen für Gase durchlässige Isolationsschicht aufgebracht ist, dadurch gekennzeichnet, daß in die Grenzschicht in die Gitterstruktur des Substrats eintretende Ionen implantiert werden und daß dann das Substrat einem Erhitzungsprozeß unterworfen wird, bei dem die implantierten Ionen die Grenzschichtzustände eliminieren.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor der Ionenimplantation mindestens auf einem Teilbereich der Isolationsschicht eine Metallschicht aufgebracht wird.
  3. 3. Verfahren nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß das Halbleitersubstrat aus Silizium und die Oxidschicht aus Siliziumdioxid besteht.
  4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Oxidschicht durch thermische Oxydation erzeugt wird.
  5. 5. Verfahren nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß als Isolationsschicht aus der Dampfphase aufgebrachtes Siliziumnitrid verwendet wird.
  6. 6. Verfahren nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß als Isolationsschicht aus der Dampfphase aufgebrachtes Aluminiumoxid verwendet wird.
  7. 7. Verfahren nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß Wasserstoffionen implantiert werden.
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  8. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß
    die Dichte der implantierten Wasserstoffionen an der Grenzs
    liegt.
    13 Grenzschicht im Bereich von 1 bis 10 χ 10 Ionen/cm
  9. 9. Verfahren nach den Ansprüchen 1 bis 8, dadurch gekennzeichnet, daß der Erhitzungsprozeß bei einer Temperatur im Bereich von 450 bis 600 0C und während einer Dauer von 1/2 bis 1 Stunde in einem inerten Gas erfolgt.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3923559A (en) * 1975-01-13 1975-12-02 Bell Telephone Labor Inc Use of trapped hydrogen for annealing metal-oxide-semiconductor devices
DE2507366C3 (de) * 1975-02-20 1980-06-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Unterdrückung parasitärer Schaltungselemente
US4047976A (en) * 1976-06-21 1977-09-13 Motorola, Inc. Method for manufacturing a high-speed semiconductor device
US4364779A (en) * 1980-08-04 1982-12-21 Bell Telephone Laboratories, Incorporated Fabrication of semiconductor devices including double annealing steps for radiation hardening
US4447272A (en) * 1982-11-22 1984-05-08 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating MNOS structures utilizing hydrogen ion implantation
US4522657A (en) * 1983-10-20 1985-06-11 Westinghouse Electric Corp. Low temperature process for annealing shallow implanted N+/P junctions
JPH0687503B2 (ja) * 1987-03-11 1994-11-02 株式会社日立製作所 薄膜半導体装置
JP2589327B2 (ja) * 1987-11-14 1997-03-12 株式会社リコー 薄膜トランジスタの製造方法
JPH02218132A (ja) * 1989-02-20 1990-08-30 Nec Corp 半導体装置の製造方法
DE4306565C2 (de) * 1993-03-03 1995-09-28 Telefunken Microelectron Verfahren zur Herstellung eines blauempfindlichen Photodetektors
US5407850A (en) * 1993-06-29 1995-04-18 Digital Equipment Corporation SOI transistor threshold optimization by use of gate oxide having positive charge
US5387530A (en) * 1993-06-29 1995-02-07 Digital Equipment Corporation Threshold optimization for soi transistors through use of negative charge in the gate oxide
JPH07153769A (ja) * 1993-11-30 1995-06-16 Hitachi Ltd 半導体集積回路装置の製造方法および製造装置
US5897346A (en) * 1994-02-28 1999-04-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing a thin film transistor
US5620906A (en) * 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
US6489219B1 (en) * 1995-11-09 2002-12-03 Micron Technology, Inc. Method of alloying a semiconductor device
US20020031920A1 (en) 1996-01-16 2002-03-14 Lyding Joseph W. Deuterium treatment of semiconductor devices
US5872387A (en) * 1996-01-16 1999-02-16 The Board Of Trustees Of The University Of Illinois Deuterium-treated semiconductor devices
JP3865145B2 (ja) * 1996-01-26 2007-01-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5744202A (en) * 1996-09-30 1998-04-28 Xerox Corporation Enhancement of hydrogenation of materials encapsulated by an oxide
US6071751A (en) * 1997-04-28 2000-06-06 Texas Instruments Incorporated Deuterium sintering with rapid quenching
US6328801B1 (en) 1997-07-25 2001-12-11 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Method and system for recovering and recirculating a deuterium-containing gas
US6143631A (en) 1998-05-04 2000-11-07 Micron Technology, Inc. Method for controlling the morphology of deposited silicon on a silicon dioxide substrate and semiconductor devices incorporating such deposited silicon
FR2784796B1 (fr) * 1998-10-15 2001-11-23 Commissariat Energie Atomique Procede de realisation d'une couche de materiau enterree dans un autre materiau
US6268269B1 (en) * 1999-12-30 2001-07-31 United Microelectronics Corp. Method for fabricating an oxide layer on silicon with carbon ions introduced at the silicon/oxide interface in order to reduce hot carrier effects
US6576522B2 (en) 2000-12-08 2003-06-10 Agere Systems Inc. Methods for deuterium sintering
US6603181B2 (en) * 2001-01-16 2003-08-05 International Business Machines Corporation MOS device having a passivated semiconductor-dielectric interface
DE10334353A1 (de) * 2003-07-25 2005-02-17 Forschungszentrum Jülich GmbH Verfahren zur Herstellung eines Kontaktes und elektronisches Bauelement, umfassend derartige Kontakte
US7407871B2 (en) * 2006-09-05 2008-08-05 Tech Semiconductor Singapore Pte Ltd Method for passivation of plasma etch defects in DRAM devices
KR20100060652A (ko) * 2008-11-28 2010-06-07 주식회사 동부하이텍 반도체 소자의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3386163A (en) * 1964-08-26 1968-06-04 Ibm Method for fabricating insulated-gate field effect transistor
US3540925A (en) * 1967-08-02 1970-11-17 Rca Corp Ion bombardment of insulated gate semiconductor devices
US3590477A (en) * 1968-12-19 1971-07-06 Ibm Method for fabricating insulated-gate field effect transistors having controlled operating characeristics
DE2056947A1 (en) * 1970-11-20 1972-06-29 Fraunhofer Ges Forschung Mos surface stabilization - by ion implantation and tempering in hydrogen atmosphere

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3513035A (en) * 1967-11-01 1970-05-19 Fairchild Camera Instr Co Semiconductor device process for reducing surface recombination velocity

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3386163A (en) * 1964-08-26 1968-06-04 Ibm Method for fabricating insulated-gate field effect transistor
US3540925A (en) * 1967-08-02 1970-11-17 Rca Corp Ion bombardment of insulated gate semiconductor devices
US3590477A (en) * 1968-12-19 1971-07-06 Ibm Method for fabricating insulated-gate field effect transistors having controlled operating characeristics
DE2056947A1 (en) * 1970-11-20 1972-06-29 Fraunhofer Ges Forschung Mos surface stabilization - by ion implantation and tempering in hydrogen atmosphere

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
GB-Z.: Solid-State Electronics, Vol. 12, Nr. 4, 1969, S. 209-214 *
US-Z.: IEEE Transactions on Electron Devices, Vol. ED-20, Nr. 3, 1973, S. 283-289 *

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CA994924A (en) 1976-08-10
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JPS516679A (de) 1976-01-20
GB1454237A (en) 1976-11-03
US3849204A (en) 1974-11-19

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