DE3237026A1

DE3237026A1 - Halbleiteraufbau und verfahren zu seiner herstellung - herstellung von planartransistoren unter verwendung von polyimid zur dielektrischen isolierung -

Info

Publication number: DE3237026A1
Application number: DE19823237026
Authority: DE
Inventors: Michael D. 95051 Santa Clara Calif. Rynne
Original assignee: Monolithic Memories Inc
Current assignee: Monolithic Memories Inc
Priority date: 1981-10-13
Filing date: 1982-10-06
Publication date: 1983-04-21
Also published as: FR2514559A1; JPS5873132A; GB2107926A

Description

Halbleiteraufbau und Verfahren zu seiner Herstellung

Herstellung von Planartransistoren unter Verwendung von Polyimid zur dielektrischen Isolierung

Die Erfindung betrifft Halbleiteranordnungen und Verfahren zur Herstellung von Halbleiteranordnungen und mehr im einzelnen einen Aufbau und ein Verfahren zum Vorsehen einer elektrischen Isolierung zwischen benachbarten Komponenten innerhalb einer einzelnen Halbleiteranordnung, um integrierte Schaltungen geringer Größe und hoher Geschwindigkeit zu bilden.

Es sind verschiedene Verfahren vorgeschlagen worden, um eine Vielzahl von Nestern aus Halbleitermaterial elektrisch zu isolieren, in denen jeweils ein oder mehrere Schaltelemente gebildet werden können. Unter den vorgeschlagenen Verfahren sind passend vorgespannte pn-Übergänge (Noyce U.S. Pat. No. 3 117 260 issued Jan. 7, 19-64-), Kombinationen von pn-tjbergängen und Zonen eigentlicher sowie störstellenbedingter halbleitender Materialien (Noyce U.S. Pat. No. 3 150 299 issued Sept. 22, 1964·), -dielektrische Isolation (Frescura U.S. Pat.No. 3 391 023 issued July 2, I968) und Mesaätzung (Frescura et al. U.S. Pat. No. 3 4-89 961 issued Jan. 13, 1970). Tucker and Barry ( U.S. Pat. No. 3 736 193 issued May 29» 1973)offenbaren die Verwendung von selektiv dotiertem polykristallinen Silizium, um Inseln aus Ein-Kristall-Silizium zu isolieren, in welchen Schaltungselemente gebildet werden können.

Nachdem elektrisch isolierte Nester aus Halbleitermaterial vorbereitet worden sind, werden aktive und passive Schaltelemente innerhalb oder auf den Nestern gebildet, wobei auf dem Halbleitergebiet bekannte Techniken verwendet werden.
Solche Techniken werden zum Beispiel von Hoerni in U.S.
Patents No 3 025 589 und'3 O64. 167 beschrieben. Nachdem die gewünschten Elemente in dem Halbleitermaterial gebildet
worden sind, wird ein Verbindungsleitermuster auf der Isolierung gebildet und dazu verwendet, ausgewählte aktive und passive Schaltelemente zu der gewünschten Schaltung mitein-: ander zu verbinden. Zusätzliche passive Schaltelemente
können auch auf der Isolierung gebildet und mit der Schaltung verbunden werden. Solch ein Aufbau ist zum Beispiel
von Noyce in U.S. Pat. No. 2 981 877 issued Apr. 25, 1961

beschrieben.

Bei der Herstellung integrierter Schaltungen enstehen mehrere Probleme. Zunächst ist der Bereich der Schaltungsplatte oder des Wafers, der für die Anordnung der Isolierbereiche zwischen benachbarten Nestern von Halbleitermaterial benötigt wird, ein wesentlicher Abschnitt des gesamten Waferbereichs. Ein großer Isolierbereich vermindert die Anzahl
von Anordnungen, welche in einem Wafer angeordnet werden können, und senkt also die Packungsdichte der in dem Wafer gebildeten Schaltelemente. Zweitens brechen manchmal die
auf der Isolierung der Waferoberfläche augebildeten und
daran anhaftenden Leiter an Stufen in der Isolierung auf
der Waferoberfläche. Diese Stufen sind oft ziemlich steil. Drittens führen einige der Isoliertechniken dazu, daß be-

deutende Kapazitäten in die integrierte Schaltung eingeführt werden. Während bei niedrigen Frequenzen diese Kapazitäten denBetrieb der Schaltung nicht beeinflussen, können diese
Kapazitäten bei hohen Frequenzen eine bedeutende Wirkung
auf das Betriebsverhalten der Schaltung ausüben. Viertens verlaufen die Verfahren, durch welche bekannte integrierte Schaltungen isoliert werden, bei relativ hoher Temperatur, was zu Verschiebungen in den Anordnungen vorher gebildeter

pn-Ubergänge führt, wodurch die Genauigkeit vermindert wird, mit der Kennwerte der Anordnung vorhergesagt werden können. Mit Verkleinerung der Halbleiteranordnungen gewinnt dieser Effekt an Bedeutung.
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Um Risse in den Verbindungsleitern bei Stufen in der Isolierung zu beseitigen, schlägt J.J.So in der am 8. Oktober 1968 ausgegebenen U.S.-PS 3 404 4-51 vor, Abschnitte dieser Isolierung während der Verarbeitung von der Waferoberfläche zu entfernen. Es ist auch vorgeschlagen worden, die Kanten der Isolierung an dem Kontaktfenster abzuschrägen. Ein unterschiedliches Vorgehen, das von J.A. Appels et al. in einem Artikel mit dem Titel "Local Oxidation of Silicon and its Application in Semiconductor-Device Technology", Philips Research Report 25, Seite 118 (1970), offenbart ist, besteht darin,. Rillen in den Halbleiterwafer benachbart denjenigen Bereichen zu ätzen, in welchen pn-Übergänge auszubilden sind. Das' durch die Rillen ^freigelegte Material wird dann thermisch oxidiert. Wenn das Verfahren richtig gesteuert wird, sind die Oxydfläche und die Flächen des Halbleitermaterials annähernd koplanar. Ein zusätzlicher Vorteil dieses Verfahrens, das von Appels hervorgehoben wird, besteht darin, daß der Abschnitt des Halbleiterwafers, in welchem der Störstoff diffundiert ist, -eine mesaartige Gestalt besitzt. Der resultierende pn-Basis-Kollektor-Übergang ist im wesentlichen flach und hat eine höhere Durchbruchsspannung als ein sehalenförmiger pn-übergang, kontaktiert aber noch passivierendes Oxyd wie in dem Planarverfahren.
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Ein anderes Vorgehen ist in der am 7. März 1971 ausgegebenen US-PS 3 64.8 125 von Peltzer beschrieben. Peltzer offenbart einen Aufbau, in welchem eine dünne Silizium-Epitaxialschicht, die auf einem Silizium-Substrat ausgebildet ist, in elektrisch isolierte Nester unterteilt wird durch ein Gitter oxydierter Bereiche von epitaxialem Siliziuramaterial (genannt . "ocydi er te Isolierbereiche¹¹). Diese Bereiche werden

durch die Epitaxialschicht hindurch zu einem sich seitlich erstreckenden Isolier-pn-Übergang (bezeichnet als der "Isolier-pn-Übergang") oxydiert. Jedes Siliziumnest wird durch einen Abschnitt des isolier-pn-Übergangs und Abschnitte der oxydierten Isolierbereiche isoliert. Jedes derartige Nest(pocket) kann aktive Elemente, passive Elemente oder beides enthalten. Unterkreuzungsbereiche von niedrigem Widerstand können in dem Substrat ausgebildet sein, um Bereiche miteinander zu verbinden, die durch wenigstens einen

/sind 2Q oxydierten Isolierbereich voneinander getrennt. Die obere Fläche der Epitaxialschicht und die oxydierten Isolierbereiche sind im wesentlichen koplanar, wodurch unerwünschte Höhen- schwankungen oder "Stufen" zwischen dem Isolieroxyd und anderen Abschnitten der Waferfläche reduziert werden.

Um isolierte Nester aus epitaxialem Silizium zu bilden, formt Peltzer Rillen (manchmal als Vertiefungen bezeichnet) in dem Silizium bis zu einer Tiefe von etwa 50% der erwünschten Tiefe der oxydierten Isolierbereiche. Bei der 2Q Bildung der Rillen wird der übrige Bereich der Siliziumfläche, wo aktive Einrichtungen ausgebildet werden sollen, durch eine Isolierschicht (wie beispielsweise Siliziumnitrid) geschützt, welches im wesentlichen unbeeinflußt bleibt durch die Siliziumätzung, die zur Bildung der Rillen ver-

wendet wird. Das epitaxiale Silizium, das durch die Rillen freigelegt wird, wird dann zu dem darunterliegenden Isolierpn-Übergang hinab oxydiert, um dadurch das Isolieren des Siliziummaterials zu unterstützen, wo aktive Elemente ausgebildet werden sollen.

Alle diese Isoliertechniken verbrauchen einen wesentlichen Abschnitt des Bereiches des Halbleitermaterials und/oder bedürfen der Verarbeitung bei hoher Temperatur im Anschluß an die Bildung eines oder mehrerer pn-Übergänge in der An-Ordnung. Hohe Temperaturen lassen zu, daß die Lagen der pn-Ubergänge sich verschieben, wodurch sich die Kennwerte der fertiggestellten Elemente weniger vorhersagbar machen lassen. Bei der VLS-Integration ist dies unerwünscht.

Andere Hinweise auf die Verwendung von Polyimid bei der Halbleiterherstellung finden sieh in einem Artikel von L.B. Rothman unter dem Titel "Properties of Thin Polyimide Films", Journal of the Electrochemical Siciety: Solid-State Science and Technology, Vo. 127, Nr.10, Oktober 1980, Seiten 2216-2220, ferner einem Artikel von S.J. Rhodes unter dem Titel "Multilayer Metallization Techniques for VLSI High Speed Bipolar Circuits", Semiconductor International, März 1982, Seiten 65-70, einem Artikel von S. Saiki, et al., erhältlich vom Central Research Laboratory, Hitachi, Ltd. unter dem Titel "A new Transistor with Two-Level Metal Electrodes", sowie einerPublikation der Continuing Education in Engineering, University Extension, university of California, Berkeley, unter dem Titel "Polyimide Coatings for Microelectronics with Applications", August 4·-5, 1981, Palo Alto, California.

Die Erfindung greift das Problem der"'Isolierung von Halbleiternestern in einer integrierten Schaltung unter einem unterschiedlichen Gesichtspunkt an. In der Erkenntnis, daß wichtige Vorteile (niedrigere Kosten, besser vorhersagbare

Anordnungskennwerte) daher rühren, daß ein oder mehrere Hochtemperatur-Verarbeitungsschritte eliminiert werden, verwendet die Erfindung ein Verfahren bei-relativ niedriger Temperatur, um die isolierten Nester aus Halbleitermaterial in einer integrierten Schaltung zu bilden.

Gemäß der Erfindung wird Polyimid in Rillen in Halbleitermaterial angeordnet, um"sowohl eine elektrische Isolierung zwischen benachbarten Elementen innerhalb der aus dem Material hergestellten Halbleiteranordnung sowie eine im wesentlichen flache Oberfläche zur Aufnahme von Leitverbindimgen zu bilden. Die Rillen werden in dem Halbleitermaterial tief ausgebildet, 'vorzugsweise durch Ä'tzung. In dem Fall, in welchem die Halbleitereinrichtung eine auf einem Silizium-Substrat ausgebildete epitaxiale Siliziumschicht anwendet, werden die Rillen durch die Epitaxialschicht hindurch zu dem

·*■ darunterliegenden Siliziumsubstrat gebildet. Wenn das Halbleitermaterial Silizium ist, werden die Oberfläche der geätzten Schnitte und das Halbleitermaterial oxydiert, um eine elektrische Isolierung zwischen den verschiedenen halbleitenden Bereichen vorzusehen, die durch die geätzten Schnitte freigelegt sind, und eine gute Haftung des Polyamids an dem Wafer vorzusehen. Die oxydierten geätzten Schnitte werden dann mit Polyamid aufgefüllt, um auf diese Weise eine sehr glatte Oberfläche der ' Anordn ung zu erzeugen. Bei glatter Oberfläche der Einrichtung werden darauf elek-. trische Verbindungen gebildet ohne scharfe Stufen über den Isolation-Ä'tzeinschnitten, die bei bekannten Aufbauten auftreten. . > ■

/in der Obzwar Polyimid bekannt ist und zum Beispiel US-PS.4 273 beschrieben ist, führt die neuartige Anwendung von Polyimid gemäß der Erfindung zu einigen Vorteilen. Da Polyimid bei relativ niedriger Temperatur aufgetragen wird, sind die Lagen vorher gebildeter pn-Übergänge besser vorhersagbar und die Kennwerte der Anordnung daher sicherer. Die obere Fläche des Polyimide ist glatt und relativ flach, wodurch abrupte Höhenveränderungen oder "Stufen" beseitigt werden, welche Leiter brechen. Das Verfahren zum Aufbringen von Polyimid erfolgt bei relativ niedriger Temperatur, beeinflußt also die Ausbeute nicht nachteilig.

Polyimid wird in verschiedenartigen Verfahren bei der Herstellung von Halbleiteranordnungen verwendet. Zum Beispiel beschreibt die US-PS 2 978 578 einen Aufbau, der Polyjmid als Schutzüberzug auf der oberen Fläche eines Halbleiterstücks verwendet. Nachdem das Stück in einer Packung angeordnet worden ist und Verbindungsdrähte an das Halbleiterstück und äußere Leiter angeschlossen worden sind, werden das Stück und die Verbindungsdrähte mit einem zweiten PoIyimidfilm überzogen, um die obere Fläche des Halbleiterstücks und die Verbindungsdrähte zu schützen.

Eine andere Verwendung von Polyiraid auf dem Halbleitergebiet ist in den US-PSen 3 801 880, 3 846 166, k 001 870, 4 04-0 083 und 4 060 828 beschrieben, in welchen eine PoIyimidschicht dazu verwendet wird, eine erste Schicht von elektrischen Verbindungsleitern, die auf. der Oberfläche eines Substrats gebildet ist, gegen eine zweite Schicht elektrischer Verbindungsleiter zu isolieren, die oberhalb der ersten Leiterschicht gebildet ist. Keiner dieser Hinweise schlägt die Verwendung von Polyiraid zur Unterstützung bei der elektrischen Isolierung der aktiven Bereiche von Halbleiteranordnungen vor. Die Erfindung wird nachfolgend anhand der Zeichnungen im einzelnen beschrieben. Es zeigt:

Figur 1 eine Schnittansicht eines bekannten Halbleiterwafers, der eine Mehrzahl von Komponenten enthält; Figur 2 eine Schnittansicht des Halbleiterwafers von

Figur 1, welcher Isolierätzeinschnitte und PoIyimid gemäß der Erfindung"enthält; und

Figur 3 eine Schnittansicht der Anordnung von Figur 2, welche Kontaktöffnungen durch die Polyimidschicht

hindurch und ein Verbindungsleitermuster enthält, das verschiedene Abschnitte verschiedener Elemente nach Wunsch verbindet.

Figur 1 zeigt einen typischen bekannten npn-Transistor. Der npn-Transistor 10 von Figur 1 umfaßt ein Substrat 100 vom Typ p, typisch aus Silizium, obzwar andere Halbleitermaterialien, wie beispielsweise Germanium auch verwendet werden können, ferner eine begrabene Schicht 101 vom Typ n, die als Kollektor dient, eine n-Epitaxialschicht 102, einen p-Basisbereich 103, einen n-Emitterbereich 104- und einen n-Kollektorkontakt 105. Ein derartiger bipolarer Transistor ist auf herkömmliche Art aufgebaut, wie sie in US-PS 3 025 589 beschrieben ist. Eine bipolare integrierte Schaltung enthält eine Mehrzahl dieser oder ähnlicher Elemente, jedes von denen typisch in einer gesonderten Insel von Halbleitermaterial ausgebildet, die von benachbarten Inseln von

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Halbleitermaterial elektrisch, isoliert ist.

Gemäß einer Ausführungsform der Erfindung, welche die Verwendung einer Silizium-Epitaxialschicht auf einem Siliziumsubstrat beinhaltet, werden Isolierbereiche106 (auch als "Rillen" bezeichnet) in den Epitaxialbereich 102 zwischen benachbarten Bereichen der Epitaxialschicht 102 eingeschnitten, welche isoliert werden sollen, wie in Figur 2 gezeigt. Vor der Bildung dieser Rillen sind die aktiven Elementbe-'reiche wie die Basis 103» der Emitter 104- sowie der Kollek-. torkontakt 105 unter Verwendung bekannter Standardverfahren gebildet worden. Die Rillen 106 werden vorzugsweise in einer Silizium-Schaltungsplatte oder einem Silizium-Wafer gebildet, der die Kristallorientierung <^ 100 ^ beätzt, durch eine anisotrope Ätzung, beispielsweise mit KOH als chemisches Ätzmittel. Die Verwendung solch einer anisotropen Ätzung zur Bildung von Rillen mit einer V-Gestalt in einer Siliziumschicht ist zum Beispiel beschrieben in US-PS 3 924- 265 und von D.B* Lee in einem Artikel unter dem Titel "Anisotropie Etching of Silicon", der erschienen ist in dem Journal of Applied Physics, Vol. 4-0, Nr. 11, Oktober 1965, Seiten 4-569 bis 4-574-, sowie von R.M Finne und E.L. Klein in einem Artikel unter dem Titel "A Water Amine Complexing Agent System for Etching Silicon", der erschienen ist in dem Journal of the Electrochemical Society, Solid State Science, September 1967, Seiten 965 bis 970. Alternativ können die Rillen in einem Silizium-Wafer mit der Kristallorientierung <100> oder <111> unter Verwendung einer CF ,-Plasmaätzung gebildet werden. Im allgemeinen kann jede beliebige Technik zur BiI-dung von Isolierschnitten oder Rillen in dem Epitaxialbereich 102 angewandt werden, da der resultierende Ätzeinschnitt keine V-Gestalt besitzten muß. Die Verwendung von Isolierrillen einer von der V-Gestalt abweichenden Gestalt führt zu breiteren Einschnitten an der Basis der Rillen 106 und erleichtert daher die Ausrichtung der Maske, die dazu verwendet wird, die Rillen 106 zu bestimmen. Die Rillen 106 werden vorzugsweise vollständig durch die Epitaxialschicht

102 hindurch·und ein wenig in das p-Substrat 100 hineingeätzt, wie in Figur 2 gezeigt. In der fertiggestellten Anordnung werden diese Isolierrillen dazu verwendet, die elektrische Isolierung zwischen benachbarten Inseln von HaIbleitermaterial innerhalb der Epitaxi-alschicht 102 vorzusehen. Zum Beispiel werden aufgrund des Vorhandenseins der Rillen 106-1 und 106-3 der Basisbereich 103, der Emitterbereich 104. und der Kollektorkontakt 105 von benachbarten (nicht gezeigten) Elementen isoliert, die in anderen S'iliziuminseln enthalten sind, welche aus dem Epitaxialbereich gebildet srnd.

Die Oberflächen der Epitaxialschicht 102, die durch Isolierrillen 106 freigelegt worden sind, werden dann oxydiert, wordurch eine dielektrische Schicht 107 gebildet wird. Die dielektrische Schicht 107 isoliert die Oberfläche der Epitaxialschicht 102 einschließlich der Ätzeinschnitte IO6 und verhindert auf diese Weise Kriechströme zwischen den Halbleiterbereichen entlang der Oberfläche der Isolierrillen

106. Die dielektrische Schicht 107 isoliert auch die Oberfläche der Epitaxialschicht 102 und einer ersten elektrischen Leiterschicht 190. Die Verwendung von Oxyd auf der

/der

Oberfläche Isolierrillen ist bekannt und wird beispielsweise in US-PS 3 391 023 beschrieben. Die dielektrische Schicht 107, die aus Oxyd besteht, kann zum Beispiel gebildet werden durch thermische Oxydation in Dampf etwa 30 Minuten lang bei etwa 850 bis 95O°G, wodurch Oxydschichten 107 mit einer Dicke von etwa 300 - 1000A gebildet werden. Alternativ können dielektrische Schichten 107 eine Oxyd umfassen, das durch eine chemische Niederdruck-Dampfablagerung bei etwa 800-900°C bis zu einer Dicke von 3ÖO-T00OÄ gebildet wird. Dielektrische Schichten 107 umfassen vorzugsweisen Silizimannitrid, das zum Beispiel gebildet wird durch chemische Niederdruck-Dampfablagerung bei etwa 800-900 C bis zu einer Dicke von etwa 300-1000A. Dielektrische Schichten 107 können auch eine Kombination von Oxyd und Nitrid umfassen. Die Bildung von Siliziumnitrid auf einem bekannten Wafer erfor-

derte die Bildung einer dünnen Oxydschicht zwischen dem Silizium-Wafer und dem Siliziimnitrid, um für eine Beanspruchungsentlastung bei hohen Temperaturen aufgrund der mangelnden Übereinstimmung zwischen dem thermischen Ausdehnungskoeffizienten von Silizium und Silizium-Nitrid zu sorgen. Gemäß der Erfindung wird eine lange thermische Oxydation bei hoher Temperatur eliminiert und auf diese Weise der Bedarf einer Oxydschicht zur Bildung einer Beanspruchungsentlastung zwischen dem Silizium-Wafer und dem 'Siliziumnitrid beseitigt. Wenn Siliziumnitrid als dielektrische Schicht 107 verwendet wird, wird also der Verfahrensschritt, durch welchen eine Zwischenschicht von Siliziumoxyd gebildet wird,beseitigt, und ebenso auch ein zusätzlicher Verfahrensschritt, der erforderlich ist, um das Oxyd zur Beanspruchungsentlastung von den Bereichen des Wafers zu entfernen, wo dieses Oxyd nicht erwünscht ist.

Sodann werden Durchgänge in der dielektrischen Schicht ausgebildet, um die Verbindung darunterliegender Bereiche mit der zu bildenden elektrischen Leiterschicht 190 zuzulassen. Ein Durchgang 122 wird in der dielektrischen Schicht 107 durch bekannte photolithographische Verfahren und Ätzung gebildet. Abschnitte der dielektrischen Schicht 107,

/mit welche Oxyde umfassen, werden zum Beispiel gepuffertem HF geätzt. Abschnitte der dielektrischen-Schicht 107, welche Nitrid umfassen, werden zum Beispiel.CF,-Plasma geätzt.

Mt

Eine erste elektrische Leiterschicht 190 wird dann über der Oberfläche des Wafers gebildet und so gestaltet, daß sie die erwünschten elektrischen Verbindungen schafft. Die elektrische Leiterschicht 190 umfaßt typisch polykristallines Silizium, das bis zu einer Dicke von etwa 5OO-5OOOA durch chemische Niederdruck-Dampfablagerung gebildet wird. Die polykristalline Siliziumschicht 190 wird dann zum Beispiel unter Verwendung bekannter photolithographischer Verfahren und Ä'tzung mit CF.-Plasma gestaltet. Figur 2 zeigt die elektrische Leiterschicht 190, die so gestaltet ist, daß sie mit dem Kollektorkontakt 105 einen Kontakt bildet.

Dann wird eine Schicht 108 aus Polyimid über der gesamten. Oberfläche des Wafers bis zu einer Dicke d von etwa 2-,4/Um gebildet.Ein Uberzugskoppler wird auf der Oberfläche des Wafers ausgebildet, um für eine gute Haftung des zu bildenden Polyimide 108 an der darunterliegenden dielektrischen Schicht 107 zu sorgen. Der Uberzugskoppler umfaßt vorzugsweise den von Hitachi vertriebenen "PIQ Koppler 3". Etwa 3-5g Koppler wird auf einen U''-Wafer aufgebracht, und der Wafer wird mit etwa 4-OOOUpm etwa 30 Sekunden rotiert, um eine dünne gleichförmige Kopplerschicht zu bilden. Der Koppler wird dann ausgehärtet, indem der Wafer bei etwa 35O⁰C etwa 30 Minuten in trockener Luft oder trockenem Sauerstoff ausgebacken wird. Dies führt zu einer Kopplerdicke von etwa 100-150A.

Das Polyimidmaterial ist vorzugsweise das von Hitachi vertriebene Polyimid "PIQ13". Etwa 2-6g PIQ13 werden auf einen 4-' '-Wafer aufgebracht, und der Wafer wird bei etwa 3000-3500 Upm etwa 30 Sekunden lang rotiert. Dies bildet eine dünne, im wesentlichen gleichförmige Schicht von PIQ13-Material auf der Oberfläche des Wafers. Das PIQ13-Material wird dann gehärtet, indem der Wafer bei etwa 100 C etwa eine Stunde lang in trockenem Stickstoff ausgebacken wird, gefolgt von einem Ausbacken des Wafers bei etwa 200°C etwa eine Stunde lang in trockenem Stickstoff. Eine zweite Schicht aus PIQ13-Material wird auf die Oberfläche des Wafers aufgebracht, wobei . etwa 2-6 g PIQ13-Material auf den Wafer aufgebracht werden. Der Wafer wird dann bei etwa 3000-3500 Upm etwa 30 Sekunden lang gedreht, und die zw.eite Schicht des PIQ13-Materials wird dadurch gehärtet, daß der Wafer bei etwa 100 C etwa eine Stunde lang in trockenem Stickstoff ausgebacken wird, gefolgt von einem Ausbacken des Wafers bei etwa 200 C etwa eine Stunde lang in trockenem Stickstoff, gefolgt von einem Ausbacken des Wafers von etwa 350 C etwa eine" Stundelang in trockenem Stickstoff. Dies führt zu einer Polyimidschicht 108 mit einer Dicke von etwa 1,5 - 4-/um.

Das Polyimid 108 haftet gut an dem (nicht gezeigten) Koppler, der auf der dielektrischen Schicht 107 ausgebildet ist, und bildet eine feste Basis, auf welcher Verbindungsleitermaterial zur Verwendung bei der Bildung eines Verbindungsleitermusters abzulagern ist, das zur Vervollständigung der integrierten Schaltung benötigt wird.

Da der Polyimidbereich 108 bis zu einer Dicke von etwa 1,5-4/um gebildet wird, werden die Isolierrillen 106, die eine Tiefe von etwa 1 - 1,5/um besitzen, aufgefüllt, und die Oberfläche des Polyimidbereichs 108 ist glatt und im wesentlichen flach. Die Tatsache, daß die Oberfläche des Polyimidbereichs 108. im wesentlichen flach ist, läßt es zu, daß die zu bildenden elektrischen Leiter (typisch Aluminium) auf die Oberfläche des Wafers aufgebracht werden, ohne daß die Leiterschicht steilen "Stufen" über den Isolierrillen 106 begegnet. Solche steilen "Stufen" in Leiterschichten stellen im allgemeinen Qualitäts- und Zuverlässigkeitsprobleme dar, da die Dicke der Leiter bei solchen Stufen im allgemeinen sehr dünn ist und die Leiter daher für Bruch .anfällig sind, was möglicherweise zu einer unterbrochenen Schaltung führt. Ferner bedeckt ohne die Verwendung der Polyimidschicht 108 die zu bildende Leiterschicht die Oberfläche des Oxydschicht 107 mit dem Ergebnis, daß irgendwelche Defekte oder "Nadellöcher" in der Oxydschicht 107 zulassen,daß ein elektrischer Kurzschluß zwischen der Leiterschicht und dem durch das Nadelloch freigelegten Halbleiterbereich gebildet wird. Das Nadellochproblem wird durch die Verwendung der Polyimidschicht 108 beseitigt.

.

Kanalsperrbereiche 190-1 und 190-2 werden auf bekannte Art innerhalb des Substrats 100 ausgebildet, um für eine elektrische Isolierung zwischen benachbarten Transistorbereiehen zu sorgen. In Figur 2 bilden die Kanalsperren 190-1 und 190-2 eine elektrische Isolierung zwischen dem Transistor, der den Kollektorbereich 101 der begrabenen Schicht, den Basisbereich 103, den Emitterbereich 104- sowie den

* Kollektorkontakt 105 umfaßt, gegen benachbarte (nicht gezeigte) Elemente. Wenn das Substrat 100 ein p-Substrat ist, sind die Kanalsperren 190-1 und 190-2 hochdotierte ρ -Bereiche, die zum Beispiel durch Ionenimplantation von Do- ' tierungsmitteln des Typs ρ (typisch Bor) auf eine Dichte.

1L ' 2
von etwa 10 ^"Atomen je cm gebildet sind.

Wie in Figur 3 gezeigt (nicht maßstabsgerecht gezeichnet), sind innerhalb der Polyimidschicht 108 und der dielektrisehen Schicht 107 Kontaktöffnungen ausgebildet und legen so darunterliegende Bereiche frei, welche von der zu bildenden elektrischen Leiterschicht 111 elektrisch kontaktiert werden sollen. Beispielsweise zeigt Figur 3 eine Kontaktöffnung 120, die so ausgebildet ist, daß sie den Basisbereich 103 freilegt, und eine Kontaktöffnung 121, die so ausgebildet ist, daß sie den Emitterbereich IO4. freilegt. Die verbleibenden Abschnitte der Polyimidschicht 108 isolieren elektrisch die Leiterschicht"'111 gegen die darunterliegenden aktiven Elementbereiche. Die Kontaktöffnungen und 121 werden zum Beispiel gebildet durch geeignete photolithographische Maskentechniken, die auf dem Halbleitergebiet bekannt sind, und durch Ätzen unerwünschte Abschnitte der Polyimidschicht 108, zum Beispiel mit einer Lösung aus 97$ Tetramethyl -Ammonium-Hydroxyd und 3% A'-thylendiamid und anschließendem Ätzen der dielektrischen Schicht 190, wie oben beschrieben- Je nach Verfügbarkeit umfaßt das Polyimid 108 vorzugsweise lichtempfindliches Polyimid. Das lichtempfindliche Polyimid wird auf der Oberfläche des Halbleiter-Wafers ausgebildet, und ausgewählte Bereiche des PoIyimids werden aktinischer Strahlung (typisch ultraviolettes; Licht), durch eine Kontaktmaske ausgesetzt .Das Polyimid 10$ wird dann entwickelt, wobei die vorher der aktinischen Strahlung ausgesetzten Bereiche fixiert werden und alle übrigen Bereiche durch ein Lösungsmittel entfert werden, wodurch eine permanente Schicht 108 aus Polyimid gebildet wird, die die Kontaktöffnungen 120 und 121 enthält.

* Nach der Bildung der Kontaktöffnungen wird eine Schicht aus elektrisch leitendem Material (typisch Aluminium) auf der Oberfläche des Wafers ausgebildet, wodurch der elektrische Kontakt mit durch die Kontaktöffnung freigelegten Bereichen gebildet wird. Eine Aluminium-Metallisierung wird bei Verwendung als Leiterschicht 111 auf bekannte Art bei einer ausreichend niedrigen Temperatur gebildet, um eine Beschädigung der Pölyimidschicht .108 zu verhindern (siehe zum Beispiel US-PS 3 108 359). Die Aluminium-Metallisierungs-' schicht 111 wird dann unter Verwendung bekannter Techniken zu einem Muster gestaltet, beispielsweise durch Maskieren mit Photolack und Ä'tzen ausgewählter Bereiche des Aluminiums 111 mit einem bekannten Aluminium-Ätzmittel, wie beispielsweise einer Mischung aus Essigsäure, Salpetersäure und Phosphorsäure, oder durch Plasmaätzung mit Silizium-Tetrachlorid, wodurch eine Vielzahl elektrischer Leiter auf der Oberfläche des Wafers geschaffen werden, die gewünschte Bereiche miteinander verbinden, welche durch die Bildung von Kontaktöffnungen freigelegt sind.

Es ist bedeutsam, daß der gesamte Isolierprozeß einschließlich der Schritte der Bildung der Isolierrillen 106, der Oxydschichten 107, der Polyimidschicht 108 und der elektrischen Leiterschicht 111 bei Temperaturen unterhalb von etwa 4-00⁰C stattfinden. Bekannte Isolierprozesse, in welchen thermisches Oxyd als Isoliermittel verwendet wird, macht es erforderlich, daß der Wafer Temperaturen im Bereich von etwa 800-1000⁰C über lange Zeitspannen nach der Bildung des begrabenen Schichtkollektors 101 ausgesetzt wird. In derartigen bekannten Anordnungen werden die Dotiermittel innerhalb des begrabenen Schichtkollekt ors 101 während des Wachsens der thermischen Oxydisolierung neu verteilt, einschließlich der Diffusion der Dotiermittel der begrabenen Schicht nach oben in die Epitaxialschicht. Diese Diffusion nach oben vermindert denAbstand zwischen dem begrabenen Schichtkollektor 101 und der Basis 103, wodurch die Kollektor-Basis-Durchbruchsspannung vermindert und die Stromver-

Stärkung (Beta) des Transistors gesenkt werden, erhöht die Kollektor-Basis-Kapazität und vermindert die Schaltgeschwindigkeit des Transistors.

Im Gegensatz dazu wird gemäß der Erfindung der Bedarf für thermisch gewachsenes Isolieroxyd beseitigt und dadurch der begrabene Kollektorschichtbereich 101 nicht den damit verbundenen hohen Temperaturen über lange Zeitspannen ausgesetzt. Die Herstellung von Halbleiteranordnungen gemäß der Erfindung läßt es also zu, daß die Diffusionsprofile von Dotierungsstoffen im wesentlichen unverändert bleiben durch Bildung der Isolierung, welche die Rillen 106-1 bis 106-3 und die Polyimidschicht 108 umfaßt, im Vergleich zu bekannten Anordnungen, welche thermisches Oxyd verwenden, .welches notwendigerweise über lange Zeitspannen bei hohen Temperaturen gebildet wird. Die Tatsache, daß die Diffusionsprofile im wesentlichen unverändert bleiben, ist von besonderer Bedeutung an den Oberflächen der Isolierrillen 106-1 bis 106-3. Die unveränderten Diffusionsprofile, die durch die Verwendung von Isolierbereichen möglich gemacht werden, welche gemäß der Erfindung gebildet sind, führt zu einer Halbleiteranordnung mit flacheren (shallower) Diffusionen und zu Anordnungen, deren Übergänge an den Oberflächen der Isolierrillen enden, statt aufgrund der Neuverteilung der Dotierungsstoffe während des Wachsens des thermischen Oxyds in einem gewissen Abstand einwärts der thermischen Oxydisolierung bekannter Anordnungen zu enden. Diese Faktoren führen zu der Bildung eines Halbleiteraufbaus, der niedrigere Kriechströme und daher eine stabilere Stromverstärkung (Beta) als bekannte Anordnungen aufweist. Ferner besitzt der erfindungsgemäße Aufbau eine verminderte Kapazität und kürzere Transitstrecken für Stromträger aufgrund der flacheren Diffusionen, was zu einer erhöhten Schaltgeschwindigkeit im Vergleich zu bekannten Anordnungen führt.

Andere Ausführungsformen der Erfindung sind für den Fachmann in Anbetracht der gegebenen Beschreibung offensichtlich. Es versteht sich, daß die oben beschriebene besondere Ausführungsform ein Beispiel ist und nicht als Beschränkung des Rahmens der Erfindung auszulegen ist.

Paten

D/er Patentanwalt

-ZZ-

Leer S'eke

Claims

GUNSCHMANN ■ KÖRBER
ZUGELASSENE VERTRETER BEIM EUROPÄISCHEN PATENTAMT ■ PROF.
REPRESENTATIVES BEFORE THE EUROPEAN PATENT OFFICE
MANDATAIRES AGREES PRES L'OFFICE EUROPEEN DE
S BREVETS

Monolithic Memories, Inc. 1165 East Arques Avenue

Sunnyvale, Calif. 94086 USA . ·

Dipl.-lng. H. Mitscherlich Dipl.-lng. K. Gunschmann Dipl -Ing. Dr. rer. nat. W. Körber Dipl.-lng. J. Schmidt-Evers

Steinsdorf straße 10 D-8000 München 22 Telefon (089) 29 66 84-86 Telex 523155mitshd Psch-Kto. Mchn 195 75-803 EPA-Kto. 28 000 206
6. Oktober 1982

Ansprüche:

(1. ) Halbleiteraufbau, g e k e ηη zeichnet durch eine Ifälbleiter-Schaltungsplatte, die ein Halbleiter-Substrat (100) umfaßt, Rillen (106), die in der oberen Fläche des Substrats

(100) ausgebildet sind, um Inseln aus Halbleitermaterial aus der Schaltungsplatte zu bilden, .wobei jede Insel aus Halbleitermaterial von benachbarten Inseln aus Halbleitermaterial seitlich getrennt ist durch Rillen, die in der Fläche des Halbleitermaterials ausgebildet sind, eine Isolierschicht (107), die auf der Oberfläche des Halbleitermaterials einschließlich der Oberfläche der Rillen (106) ausgebildet ist, sowie Polyimidmaterial (108), das über der Außenfläche der Isolierschicht (107) über dem Halbleitermaterial und den Rillen (106) ausgebildet ist, um die Rillen zu füllen und eine im wesentlichen glatte Aussenfläche zu bilden, die die Rillen (106) und die Inseln aus Halbleitermaterial überdeckt.

2. Aufbau nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschicht (107), die auf der Oberfläche des Halbleitermaterials einschließlich der Oberfläche der Rillen (106) ausgebildet ist, ein Oxyd des Halbleitermaterials umfaßt.

3. Aufbau nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschicht (107), die auf der Oberfläche des Halbleitermaterials einschließlich der Oberfläche der Rillen (106) ausgebildet ist, ein Nitrid des Halbleitermaterials umfaßt.

4.. Aufbau nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschicht (107), die auf der Oberfläche des Halbleitermaterials einschließlich der Oberfläche der Rillen (106) ausgebildet ist, eine Nitridschicht des Halbleitermaterials umfaßt, welche auf einer Schicht eines Oxyds des Halbleitermaterials ausgebildet ist.

5. Aufbau nach Anspruch 1, gekennzeichnet durch ein erstes Verbindungsleitermuster (190) zwischen der Isolierschicht

(107) und dem Polyimidmaterial (108).

6. Aufbau nach Anspruch 5, gekennzeichnet durch einen ersten Satz von Durchgängen oder Kontaktöffnungen (122), welche durch ausgewählte Abschnitte der Isolierschicht (107) hindurch ausgebildet sind, um dadurch einen Kontakt des ersten Verbindungsleitermusters (190) mit ausgewählten diffundierten Bereichen (105) zuzulassen, die in den Inseln des Halbleitermaterials ausgebildet sind.
7. Aufbau nach Anspruch 1 oder 6, gekennzeichnet durch eine zweite Schicht von Durchgängen oder Kontaktöffnungen (120, 121), die durch ausgewählte Abschnitte des Polyimidmaterials (108) und das darunterliegende Isoliermaterial (107) hindurch ausgebildet sind, um Kontaktbereiche zu ausgewählten diffundierten Bereichen (103, I04.) zu bilden, die in den Inseln des Halbleitermaterials ausgebildet sind.
8. Aufbau nach Anspruch 7, gekennzeichnet durch ein zweites Verbindungsleitermuster (111), das über der oberen Fläche der Anordnung ausgebildet ist, um ausgewählte Bereiche, die in den Inseln des Halbleitermaterials ausgebildet sind, über die Durchgänge (120, 121) miteinander zu verbinden, um auf diese Weise eine integrierte Schaltung zu bilden.
9. Aufbau nach Anspruch 8, dadurch gekennzeichnet, daß das Polylmid-Halbleitermaterial (108) über der Außenfläche der Insel bis zu einer ausgewählten Dicke (d) von nicht mehr als etwa 4/um ausgebildet ist.
10. Aufbau nach Anspruch 5, dadurch gekennzeichnet, daß das Halbleitermaterial (108) Silizium umfaßt.
11. Aufbau nach. Anspruch 5, dadurch gekennzeichnet, daß das erste Verbindungsleitermuster (190) polykristallines Silizium ist. "
12. Aufbau nach Anspruch 8, dadurch gekennzeichnet, daß das zweite Verbindungsleitermuster (111) Aluminium umfaßt.
13· Aufbau nach Anspruch. 1, gekennzeichnet durch hochdotierte Bereiche unterhalb des Bodens von aus den Rillen (106) ausgewählten Rillen, wobei die hochdotierten Bereiche als Kanalsperrbereiche (190-1, 190-2) dienen.
14-· Verfahren zur Bildung einer integrierten Schaltung, dadurch gekenn zeichnet , daß selektiv dotierte Bereiche in der oberen Fläche eines Halbleitermaterials gebildet werden, daß Rillen gebildet werden, die ausgewählte Abschnitte der oberen Fläche des Halbleitermaterials umgeben, und die sich bis zu einer gewählten Dicke in das Halbleitermaterial erstrecken, daß eine dielektrische Schicht über der oberen Fläche der Rillen und des Halbleitermaterials gebildet wird, und daß' ein Polyimid-Material über der oberen Fläche der Rillen und des Halbleitermaterials ausgebildet wird.
15* Verfahren nach Anspruch 14-, dadurch gekennzeichnet,, daß zusätzlich Durchgänge oder Kontaktöffnungen durch ausgewählte Bereiche der dielektrischen Schicht'hindurch ausgebildet werden, um ausgewählte Bereiche der selektiv dotierten Bereiche des darunterliegenden Halbleitermaterials freizulegen, und daß ein Verbindungsleitermuster über der dielektrischen Schicht und durch die Durchgänge hindurch zu den darunterliegenden Bereichen gebildet wird, um dadurch eine integrierte Schaltung aus dem Aufbau zu bilden. 10
16. Verfahren nach Anspruch Ή» dadurch gekennzeichnet, daß zusätzlich Durchgänge durch ausgewählte Bereiche des Polyimidmaterials und des darunterliegenden dielektrischen Materials gebildet werden, um ausgewählte Bereiche der selektiv dotierten Bereiche des darunterliegenden Halbleitermaterials freizulegen, und daß ein Verbindungsleitermuster über der oberen Fläche des Polyamid und durch die Durchgänge hindurch zu den darunterliegenden Bereichen gebildet wird, um dadurch aus dem Aufbau eine integrierte Schaltung zu bilden.
17. Verfahren nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß das Halbleitermaterial Silizium ist.
18. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das Verbindungsleitermuster polykristallines Silizium umfaßt.

19· Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß das Verbindungsleitermuster Aluminium umfaßt.

2o. Aufbau, gekennzeichnet durch eine Vielzahl von leitenden Bereichen innerhalb eines halbleitenden Substrats (100) und von Isolierbereichen, die zwischen den leitenden Bereichen ausgebildet sind und Rillen (IO6) umfassen, die in dem Substrat (100) gebildet sind, wobei an der Oberfläche

der Rillen (106)/aus Isoliermaterial (107) gebildet ist eine Schicht '

und die Rillen mit Polyimid (108) gefüllt sind, um dadurch eine im wesentlichen glatte Substratfläehe zu bilden.