NL9100062A - Werkwijze ter vervaardiging van een halfgeleiderinrichting. - Google Patents

Werkwijze ter vervaardiging van een halfgeleiderinrichting. Download PDF

Info

Publication number
NL9100062A
NL9100062A NL9100062A NL9100062A NL9100062A NL 9100062 A NL9100062 A NL 9100062A NL 9100062 A NL9100062 A NL 9100062A NL 9100062 A NL9100062 A NL 9100062A NL 9100062 A NL9100062 A NL 9100062A
Authority
NL
Netherlands
Prior art keywords
layer
base
masking
edge
top layer
Prior art date
Application number
NL9100062A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL9100062A priority Critical patent/NL9100062A/nl
Priority to EP19920200015 priority patent/EP0498475A3/en
Priority to US07/820,454 priority patent/US5268313A/en
Priority to JP4004953A priority patent/JP2554222B2/ja
Publication of NL9100062A publication Critical patent/NL9100062A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/01—Bipolar transistors-ion implantation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/102—Mask alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Description

Werkwijze ter vervaardiging van een halfgeleiderinrichting.
De uitvinding heeft betrekking op werkwijze voor het vervaardigen van een halfgeleiderinichting, waarbij op een oppervlak van een halfgeleiderlichaam een laagdeel van een eerste laag wordt gevormd, het geheel wordt bedekt met een tweede laag waaruit een randdeel wordt gevormd en met een maskeringslaag die naast het laagdeel een grotere dikte heeft dan daarboven, een behandeling wordt uitgevoerd waardoor in het boven het laagdeel en het te vormen randdeel gelegen deel van de tweede laag in althans een toplaag daarvan de etsbestendigheid wordt verhoogd, terwijl naast het laagdeel de maskeringslaag tegen de behandeling maskeert, en waarbij het onbehandelde deel van de tweede laag selectief ten opzichte van het behandelde deel wordt weggeëtst ter vorming van het randdeel.
Een dergelijke werkwijze, waarbij langs de rand van het laagdeel op zelfregis-trerende wijze en randdeel wordt gevormd, is bekend uit een Japanse octrooiaanvrage No. 61-129 832. Volgens de bekende werkwijze worden, nadat de maskeringslaag is aangebracht, over het gehele oppervlak ionen geïmplanteerd waarbij een zodanige energie wordt toegepast, dat de ionen boven het laagdeel door de maskeringslaag heen dringen en in de toplaag terecht komen maar naast het laagdeel, waar de maskeringslaag dikker is, in de toplaag achterblijven. Het ongedoteerde deel van de toplaag wordt vervolgens in trifluormethaan ten opzichte van het gedoteerde deel weggeëtst ter vorming van het etsmasker.
Een bezwaar van de bekende werkwijze is echter dat voor een bevredigend resultaat de maskerende fotolaklaag boven het laagdeel overal een nagenoeg gelijke dikte moet hebben, wat in de praktijk vaak niet het geval is. In veel gevallen zal de fotolaklaag van het midden tot rand van het laagdeel geleidelijk dunner worden. Bovendien is het exacte verloop van de fotolaklaag, van tal van factoren afhankelijk, waaronder de topografie van de inrichting, en daardoor niet goed controleerbaar. Als gevolg van dergelijke diktevariaties zal het in de praktijk vaak onmogelijk zijn om de implantatie zodanig uit te voeren dat de ionen overal boven het laagdeel en in het bijzonder ter plaatse van het te vormen randdeel overwegend in de toplaag terechtkomen om daaraan de gewenste etsbestendigheid te geven.
Met de uitvinding wordt ondermeer beoogd in een werkwijze van de in de aanhef genoemde soort te voorzien die beter controleerbaar en reproduceerbaar is.
Volgens de uitvinding heeft een werkwijze van de in de aanhef genoemde soort als kenmerk dat voordat de behandeling wordt uitgevoerd, de maskeringslaag over althans nagenoeg het gehele oppervlak daarvan wordt teruggeëtst, totdat de maskeringslaag ter plaatse van het boven het laagdeel en het te vormen randdeel gelegen deel van de tweede laag althans nagenoeg geheel is verdwenen maar daarnaast nog voldoende dik is om het daaronder gelegen deel van de tweede laag tegen de behandeling te beschermen. Doordat volgens de uitvinding de behandeling ter verhoging van de etsbestendigheid eerst wordt uitgevoerd nadat de toplaag boven het laagdeel is blootgelegd, wordt tegengegaan dat oorspronkelijk aanwezige variaties in de dikte van de maskeringslaag de vorming van het etsmasker nadelig beïnvloeden. De werkwijze volgens de uitvinding is daardoor aanmerkelijk minder kritisch dan de bekende werkwijze.
Een bijzondere uitvoeringsvorm van de werkwijze volgens de uitvinding is daardoor gekenmerkt dat het laagdeel en de twwede laag zodanig worden aangebracht dat de tweede laag met een praktisch vertikaal deel aan de rand van het laagdeel grenst en dat de maskeringslaag zover wordt teruggeëtst dat het oppervlak daarvan zich ter hoogte van het vertikale deel van de tweede laag bevindt. Wat in de hieronder volgende figuurbe-schrijving nader zal worden verduidelijkt, wordt aldus tegengegaan dat fluctuaties in het terugetsen van de maskeringslaag invloed hebben op de breedte van het randdeel. Hierdoor is het mogelijk niet alleen de plaats maar bovendien ook de breedte van het randdeel op zelfregistrerende wijze nauwkeurig te bepalen.
Wanneer voor de tweede laag een enkelvoudige laag wordt toegepast, dient het materiaal daarvan enerzijds geschikt te zijn voor het te vormen randdeel maar anderzijds moet het mogelijk zijn de etsbestendigheid van het materiaal adequaat te verhogen. Dit stelt beperkingen aan de materiaalkeuze voor de tweede laag. Een grotere keuzevrijheid wordt verkregen indien dat ter vorming van de tweede laag eerst een basislaag van een eerste materiaal en vervolgens een toplaag van een tweede, ander materiaal wordt aangebracht. In dat geval kan voor de toplaag een materiaal worden toegepast waarvan de etsbestendigheid kan worden verhoogt terwijl het materiaal van de basislaag optimaal kan worden afgestemd op het gebruik daarvan in het te vormen randdeel.
De uitvinding zal nu nader worden toegelicht aan de hand van een tekening. In de tekening tonen: fig. 1 t/m 9 opvolgende stadia van een eerste uitvoeringsvorm van de werkwijze volgens de uitvinding; en fig. 10 t/m 18 opvolgende stadia van een tweede uitvoeringsvorm van de werkwijze volgens de uitvinding;
De figuren zijn zuiver schematisch en niet op schaal getekend. In het bijzonder zijn ter wille van de duidelijkheid sommige dimensies sterk overdreven. Zoveel mogelijk zijn overeenkomstige delen in de tekening met een zelfde verwijzingscijfer aangeduid en halfgeleidergebieden van een zelfde geleidingstype in eenzelfde richting gearceerd.
In een eerste uitvoeringsvorm wordt, zie Figuur 1, uitgegaan van een halfgeleiderlichaam omvattende een p-type substraat 1 van silicium, waarop een n-type siliciumiaag 2 epitaxiaal wordt gegroeid. Tevoren is het substraat 1 aan het oppervlak lokaal relatief zwaar n-type gedoteerd, zodat tijdens de epitaxiale groei aan het grensvlak tussen het substraat, en de siliciumiaag 2 een betrekkelijk zwaar gedoteerde n-type begraven laag 3 wordt gevormd. Vervolgens worden op gebruikelijke wijze door lokale oxydatie veldoxydegebieden 4 aangebracht en wordt de.siliciumlaag 2 lokaal betrekkelijk zwaar n-type gedoteerd ter vorming van een collectorcontactzone 5, waardoor de struktuur van figuur 1 wordt verkregen. De veldoxydegebieden 4 omringen een aktief gebied 2a van de siliciumiaag waar in een later stadium de transistor zal worden gevormd.
Door middel van gasfasedepositie (CVD) worden achtereenvolgens een siliciumoxydelaag 6 en een polykristallijne siliciumiaag 7 aangebracht, zie figuur 2. De siliciumiaag 7 wordt vervolgens door middel van ionenimplantatie p-type gedoteerd. Desgewenst kan de laag in plaats van tijdens ook pas na de vorming worden gedoteerd.
Op de siliciumiaag 7 wordt een fotolaklaag aangebracht waaruit door belichten en ontwikkelen op gebruikelijke wijze een etsmasker 8 wordt gevormd. Met behulp van het masker 8 wordt uit de laag 7 een basisaansluiting geëtst, waarna de vrijgelegde delen van de siliciumoxydelaag 6 worden verwijderd, zie fig. 3.
Nadat het oppervlak grondig is gereinigd en van eventueel natuurlijk oxyde is ontdaan, wordt een betrekkelijk dunne p-type basis 11 aangebracht, zie figuur 4. In dit geval wordt daartoe het geheel, door middel van gasfasedepositie (CVD) in een boorhou-dende atmosfeer, met een dunne p-type siliciumiaag bedekt, zie figuur 4. Met de gebruikte depositietechniek kan worden bereikt dat de gevormde laag, althans ter plaatse waar de laag met de epitaxiale laag 2 in contact is, de gewenste mono-kristallijne structuur heeft.
Evenals met andere groeitechnieken zoals moleculaire bundelgroei (MBE) kan met CVD een uiterst dunne laag met een hoge, scherp bepaalde doteringsconcentratie worden gevormd. Zo heeft de gevormde basis in dit voorbeeld een dikte van slechts 50 nm en een gemiddelde boorconcentratie van circa 2 x 1018 cm'3. Een dergelijke laag is bijzonder goed bruikbaar voor de basis van een bipolaire transistor, die daardoor een zeer hoge schakelsnelheid en versterkingsfactor kan bereiken. Overigens kan in plaats van silicium ook een ander halfgeleidermateriaal zoals bijvoorbeeld silicium-germanium of zelfs een niet-halfgeleidermateriaal, bijvoorbeeld metaal voor de basis worden toegepast.
Een voordeel van gasfasedepositie is bovendien de uitermate goede stapbe-dekking die daarmee kan worden bereikt. De basis 11 vormt in dit voorbeeld een aangesloten laag die zich over de zijwand en het oppervlak van de basisaansluiting 7 uitstrekt. Hierdoor wordt zonder verdere maatregelen een betrouwbaar contact tussen de basisaansluiting 7 enerzijds en de gedeponeerde basis 11 anderzijds gerealiseerd.
In een alternatieve uitvoeringsvorm, waarin de basis door middel van moleculaire bundelgroei (MBE) wordt aangebracht, kunnen de stappen van figuur 4A en 4B worden gevolgd om een contact tussen de basisaansluiting 7 en de basis 11 te realiseren. Daarbij wordt voordat de basis wordt aangebracht, het geheel bedekt met een p-type gedoteerde polykristallijne siliciumlaag, waaruit op gebruikelijke wijze dor aniso-troop etsen langs de basisaansluiting een randdeel 7A wordt gevormd. Vervolgens wordt een betrekkelijk dunne siliciumnitridelaag 9 aangebracht die het randdeel 7A volledig bedekt. Door anisotrope etsen worden de horizontale delen van de nitridelaag 9 verwijderd. Het deel 9B op het randdeel 7A blijft echter achter, zie figuur 4B.
Het oppervlak wordt nu grondig gereinigd, waarna door moleculaire bundelgroei een basis 11 wordt gegroeid, zie figuur 4B. Het nitridelaagdeel 9B beschermd daarbij het onderliggende randdeel 7A. Gebleken is dat zonder een dergelijk beschermend laagdeel het randdeel 7A tijdens de vorming van de basis 11 wordt aangetast en zelfs volledig kan verdwijnen.
Door de gebrekkige stapbedekking van moleculaire bundelgroei, ligt de basis 11 in geval niet op de zijwand van de basisaansluiting 7, 7A. Het contact wordt daarentegen gerealiseerd via een basiscontactzone 7B in het halfgeleiderlichaam, die daar door diffusie vanuit het randdeel is gevormd. De verdere vervaardigingsstappen wijken niet af van de uitvoeringsvorm waarbij de basis door CVD is aangebracht en zullen in het navolgende aan de hand van die uitvoeringsvorm worden beschreven.
Nadat de basis 11 op zichzelf gebruikelijke wijze tezamen met de onderliggende basisaansluiting 7 en oxydelaag 6 in patroon is gebracht, wordt langs de rand van de basisaansluiting 7 op volledig zelfregistrerende wijze volgens de uitvinding een randdeel van siliciumoxyde gevormd. Daartoe wordt, zie figuur 5, het geheel bedekt met een circa 400 nm dikke basisiaag 13 van siliciumoxyde en een circa 200 nm dikke toplaag 14 van polykristallijn silicium. Beide lagen kunnen op gebruikelijke wijze, bijvoorbeeld door gasfasedepositie, worden aangebracht. Vervolgens wordt over het gehele oppervlak een circa 1000 nm dikke maskeringslaag 15 van fotolak aangebracht.
De fotolak is betrekkelijk visceus, waardoor oneffenheden in het oppervlak, zoals bijvoorbeeld tussen verschillende delen van de siliciumlaag 7, althans gedeeltelijk zullen worden genivelleerd. Als gevolg daarvan heeft de fotolaklaag 15 tussen de delen van de siliciumlaag 7 een grotere dikte dan daarboven.
Nadat de maskeringslaag 15 is aangebracht wordt de laag 15 volgens de uitvinding over het gehele oppervlak daarvan teruggeëtst. Deze behandeling wordt voortgezet totdat de laag boven de siliciumlaagdelen 7 althans nagenoeg is verdwenen. Waar de maskeringslaag 15 oorspronkelijk een grotere dikte had resteert nu nog een deel, zie figuur 6.
Vervolgens wordt een implantatie met boorhoudende ionen uitgevoerd zodanig dat in het onbedekte deel van de toplaag 14 uiteindelijk de gemiddelde boor-concentratie groter is dan 6-1018 cm'3. Het overgebleven deel van de maskeringslaag 15 is echter voldoende dik om het daaronder gelegen deel van de toplaag 14 adequaat tegen de implantatie te beschermen. Na de implantatie wordt o.ok het resterende deel van de maskeringslaag 15 verwijderd en eventueel het geïmplanteerde boor enigszins uitgestookt.
Het geheel wordt blootgesteld aan een etsbehandeling in een KOH-oplossing. De met boor gedoteerde delen van de toplaag 14 worden daarbij praktisch niet aangetast. Als gevolg van de implantatie is de etsbestendigheid van die delen namelijk meer dan 50 maal groter geworden. De nagenoeg ongedoteerd gebleven delen worden daarentegen wel weggeëtst, zodat aldus op zelfregistrerende wijze uit de toplaag een etsmasker 10 wordt gevormd, zie figuur 7.
Met behulp van het etsmasker wordt de onderliggende siliciumoxydelaag 13 in een plasma van CHF3 en CF4 anisotroop geëtst totdat de basis 11 bijna is bereikt. Hierna wordt het masker 10 verwijderd en de basis 11 blootgelegd met een korte dipets in waterstoffluoride, dat een aanmerkelijk grotere etsselectiviteit ten opzichte van silicium heeft dan het gebruikte plasma, zie figuur 8. Door een dergelijke tweeledige etsbehandeling van de oxydelaag 13 kan worden tegengegaan dat de dunne basis 11 wordt aangetast, wat de eigenschappen van de transistor anders nadelig zou beïnvloeden. Het randdeel 13A dat op deze wijze langs de basisaansluiting 7 uit de siliciumoxydelaag 13 wordt gevormd, is over de gehele hoogte voldoende breed om ook na de dipets de basis 11 zijdelings nog afdoende te isoleren.
Het geheel wordt vervolgens bedekt met een n-type siliciumlaag,in dit geval polykristallijn, waaruit door maskeren en etsen ter plaatse van het vrijgelegen deel van de basis 11 een emitter 16 wordt gevormd, zie figuur 9. De emitter 16 en basis 11 van de transistor zijn zijdelings van elkaar geïsoleerd door het randdeel 13A, dat te voren met behulp van de uitvinding op volledig zelfregistrerende wijze is aangebracht.
Het oppervlak wordt bedekt met een betrekkelijk dikke, met fosfor en eventueel boor gedoteerde glaslaag 17, waarin op gebruikelijke wijze ter plaatse van de basisaansluiting 7 emitter 16 en collectorcontactzone 5 contactvensters worden geëtst. Vervolgens worden de emitter 16, basis 11 en collector 5 van aluminium aansluitelektro-den 18 voorzien. De nu verkregen struktuur is in figuur 9 weergegeven.
In een tweede uitvoeringsvorm wordt, zie figuur 10, uitgegaan van een halfgeleiderlichaam van silicium met een n-type oppervlaktegebied 2, waarin door lokale oxydatie veldoxydegebieden 4 zijn gevormd. Over het geheel wordt een polykristallijne siliciumlaag 21 aangebracht door gasfasedepositie (CVD), waarna de laag met boor wordt gedoteerd. Op de siliciumlaag 21 wordt vervolgens een etsmasker 20 aangebracht.
Met behulp van het masker 20 wordt de siliciumlaag 21 gedeeltelijk wegge- etst, zie figuur 11. Het resterende deel vormt een basisaansluiting 27. Onder maskering van de basisaansluiting 27 wordt nu het vrijliggende deel van het siliciumgebied 2 met 2 + boor gedoteerd door middel van een implantatie met BF -ionen. De geïmplanteerde verontreiniging wordt vervolgens in een warmtestap geaktiveerd en enigzins uitgediffundeerd, waarbij een basis 22 wordt gevormd. Gedurende de warmtestap diffundeerd bovendien boor uit de basisaansluiting 27 in het onderliggende siliciumgebied 2, waardoor aldaar een betrekkelijk zwaar gedoteerde basiscontactzone 28 ontstaat, zie figuur 11.
Het geheel wordt achtereenvolgens bedekt met een ongeveer 400 nm dikke basislaag 23 van siliciumoxyde en een toplaag 24 van silicium, zie figuur 12. Vervolgens wordt een circa 1000 nm dikke maskeringslaag 25 van fotolaak opgesponnen, die hoogteverschillen in het oppervlak enigzins nivelleert en daardoor boven de basis 22 een grotere dikte heeft dan boven de basisaansluiting 27.
De siliciumoxydelaag 23 en de basisaansluiting 27 zijn in dit voorbeeld zodanig aangebracht dat.de siliciumoxydelaag met een praktisch vertikaal deel 23A aan de basisaansluïting 27 grenst. De maskeringslaag 25 wordt nu zover teruggeëtst dat het het oppervlak 25' daarvan zich ter hoogte van dat vertikale deel 23A bevindt, zie figuur 13.
De etsbestendigheid van het nu vrijliggende deel van de silicium toplaag 24 wordt vervolgens verhoogd door achtereenvolgens een implantatie met fosforionen uit të voeren en, nadat het resterende deel van de maskeringslaag 25 is verwijderd, het geheel bij lage temperatuur te onderwerpen aan een oxyderend milieu. De implantatie wordt uitgevoerd met een dosis van circa 2 x 1016 cm'2. Het resterende deel van de maskeringslaag 25 is voldoende dik om het daaronder gelegen deel van de toplaag 25 afdoende tegen de implantatie te beschermen, zodat dat deel niet of nauwelijks met fosfor wordt gedoteerd.
Als gevolg van de fosfordotering wordt de oxydatiesnelheid van de toplaag 24A belangrijk vergroot. Gedurende de oxydatie worden het met fosfor gedoteerde deel van de toplaag omgeoxydeerd. Op het niet of nauwelijks met fosfor gedoteerde deel van de toplaag 24B zal daarentegen een aanmerkelijk dunnere oxydelaag worden gevormd, die naderhand in een korte etsbehandeling met waterstoffluoride wordt verwijderd. Aldus wordt de struktuur van figuur 14 verkregen.
Doordat in deze uitvoeringsvorm van de werkwijze volgens de uitvinding de maskeringslaag 25 voorbij de afrondingen 23B in de siliciumoxydelaag 23 is teruggeëtst, wordt vermeden dat toevallige fluctuaties in het terugetsen van de maskeringslaag 25 invloed hebben op de breedte van het met fosfor gedoteerde en vervolgens omgeoxydeer-de deel 24B van de toplaag en daarmee op de breedte van het nog te vormen randdeel. Het randdeel kan daardoor met een uiterst nauwkeurig bepaalde breedte worden aangebracht. Daarmee kan de afstand van de, eveneens nog te vormen, emitter tot de betrekkelijk zwaar gedoteerde, basiscontactzone 28 nauwkeurig worden beheerst, wat de transistoreigenschappen en de reproduceerbaarheid van de werkwijze ten goede komt.
In een droog plasma van CCI4 en Cl2 wordt het ongeoxydeerde en vrijgelegen deel 24B van de toplaag verwijderd, zie figuur 15. Doordat het geoxydeerde deel van de toplaag circa een factor 10 beter bestand is tegen een dergelijke etsbehandeling, wordt dit deel nagenoeg niet aangeëtst. Het goxydeerde deel 24A van de toplaag vormt een etsmasker, dat vervolgens wordt gebruikt om de onderliggende siliciumoxydelaag 23 te etsen. Voordat de oxydelaag 23 wordt geëtst wordt in dit geval een korte oxydatie uitgevoerd om het nog niet goxydeerde deel 24B van de toplaag alsnog om te oxyderen. Deze stap kan overigens desgewenst achterwege worden gelaten.
De siliciumoxydelaag 23 wordt vervolgens anisotroop geëtst in een plasma van CHF3 en CF4. Aanvankelijk zal daarbij boven de basisaansluiting louter het masker 24A worden aangeëtst, zodat het daaronder gelegen deel van de siliciumoxydelaag 23 wordt beschermd. De etsbehandeling wordt voortgezet totdat de basis 22 is bereikt en de struktuur van figuur 16 is verkregen. Binnen langs de rand van de basisaansluiting 27 wordt op deze wijze volstrekt zelfregistrerend een randdeel 26 van siliciumoxyde gevormd.
Vervolgens wordt over het geheel een betrekkelijk zwaar met arseen gedoteerde siliciumlaag aangebracht, waaruit door maskeren en etsen op de basis een emitteraan-sluiting 29 wordt gevormd, zie figuur 17. Daarna wordt een warmtestap uitgevoerd, waarbij arseen vanuit de aansluiting in de basis 22 diffundeerd en een emitter 32 wordt gevormd.
Nadat het geheel is bedekt met een betrekkelijk dikke passiveringslaag 30, bijvorbeeld van met fosfor en eventueel boor gedoteerd glas, en daarin contactvensters zijn aangebracht, worden op de basis- en emitteraansluiting 27, 29 aluminium contacten 31 aangebracht. De resulterende struktuur is in figuur 18 weergegeven.
Hoewel de uitvinding in het voorgaande aan de hand van slechts twee uitvoeringsvoorbeelden is toegelicht, zal het duidelijk zijn, dat de uitvinding geenszins tot de gegeven voorbeelden is beperkt. Binnen het kader van de uitvinding zijn voor de vakman vele variaties mogelijk.
Zo is in de gegeven voorbeelden steeds gebruik gemaakt van een tweede laag omvattende een basislaag van een eerste materiaal en een toplaag van een tweede, ander materiaal. De uitvinding kan echter ook worden toegepast bij een tweede laag die over zijn gehele dikte uit hetzelfde materiaal bestaat. Als bijvoorbeeld voor de tweede laag een siliciumlaag wordt toegepast, kan aldus volgens de uitvinding daaruit volledig zelfregistre-rend een randdeel van silicium worden gevormd.
Bovendien kan in plaats van fotolak ook een ander geschikt materiaal voor de maskeringslaag worden toegepast, zoals bijvoorbeeld fosforglas of uit TEOS (Tetraethylor-thosilicaat) gevormd siliciumoxyde.
Daarnaast is de uitvinding ook niet beperkt tot werkwijzen ter vervaardiging van een bipolaire halfgeleiderinrichting met voordeel toepasbaar voor de vervaardiging van een halfgeleiderinrichting met MOS-transistoren eventueel gecombineerd met bipolaire transistoren in dezelfde inrichting.

Claims (8)

1. Werkwijze voor het vervaardigen van een halfgeleiderinichting, waarbij op een oppervlak van een halfgeleiderlichaam een laagdeel van een eerste laag wordt gevormd, het geheel wordt bedekt met een tweede laag waaruit een randdeel wordt gevormd en met een maskeringslaag die naast het laagdeel een grotere dikte heeft dan daarboven, een behandeling wordt uitgevoerd waardoor in het boven het laagdeel en het te vormen randdeel gelegen deel van de tweede laag in althans een toplaag daarvan de etsbestendig-heid wordt verhoogd, terwijl naast het laagdeel de maskeringslaag tegen de behandeling maskeert, en waarbij het onbehandelde deel van de tweede laag selectief ten opzichte van het behandelde deel wordt weggee"tst ter vorming van het randdeel, met het kenmerk dat, voordat de behandeling wordt uitgevoerd, de maskeringslaag over althans nagenoeg het gehele oppervlak daarvan wordt teruggee"tst, totdat de maskeringslaag ter plaatse van het boven het laagdeel en het te vormen randdeel gelegen deel van de tweede laag althans nagenoeg geheel is verdwenen maar daarnaast nog voldoende dik is om het daaronder gelegen deel van de tweede laag tegen de behandeling te beschermen.
2. Werkwijze volgens conclusies 1, met het kenmerk, dat het laagdeel en de tweede laag zodanig worden aangebracht dat de tweede laag met een praktisch vertikaal deel aan de rand van het laagdeel grenst en dat de maskeringslaag zover wordt terugge-etst dat het oppervlak daarvan zich ter hoogte van het vertikale deel van de tweede laag bevindt.
3. Werkwijze volgens conclusie 1 of 2 met het kenmerk, dat ter vorming van de tweede laag eerst een basislaag van een eerste materiaal en vervolgens een toplaag van een tweede, ander materiaal wordt aangebracht.
4. Werkwijze volgens een der voorafgaande conclusies met het kenmerk dat voor de maskeringslaag een fotolaklaag wordt toegepast.
5. Werkwijze volgens een der voorgaande conclusies met het kenmerk, dat de toplaag silicium omvat en dat ter vorming van het etsmasker in het vrijgelegde deel van de toplaag boorhoudende ionen worden geïntroduceerd en het althans nagenoeg niet met boorionen gedoteerde deel selectief ten opzichte van het gedoteerde wordt weggeëtst.
6. Werkwijze volgens een der voorgaande conclusies met het kenmerk, dat de tweede laag is voorzien van een oxydeerbare toplaag en dat ter vorming van het etsmasker de oxydatiesnelheid van de toplaag in het vrijgelegde deel daarvan wordt verhoogd, de toplaag wordt onderworpen aan een oxyderend millieu en het althans minder geoxydeerde deel van de toplaag ten opzichte van het verder geoxydeerde deel wordt weggeëtst.
7. Werkwijze volgens een der voorgaande conclusies, met het kenmerk, dat uit de eerste laag een voor een basis van een bipolaire transistor wordt gevormd, dat voor de tweede laag een elektrisch isolerend materiaal is toegepast en dat uit de tweede laag een randdeel wordt gevormd om de basis van een emitter van de transistor te isoleren.
8. Werkwijze volgens conclusie 7 met het kenmerk dat voordat de tweede laag wordt aangebracht langs de rand van de aansluiting een verder randdeel van silicium wordt gevormd, het verdere randdeel wordt bedekt met een protectielaag en de basis wordt gedeponeerd.
NL9100062A 1991-01-14 1991-01-14 Werkwijze ter vervaardiging van een halfgeleiderinrichting. NL9100062A (nl)

Priority Applications (4)

Application Number Priority Date Filing Date Title
NL9100062A NL9100062A (nl) 1991-01-14 1991-01-14 Werkwijze ter vervaardiging van een halfgeleiderinrichting.
EP19920200015 EP0498475A3 (en) 1991-01-14 1992-01-06 Method of manufacturing a semiconductor device
US07/820,454 US5268313A (en) 1991-01-14 1992-01-13 Method of manufacturing a semiconductor device having a spacer
JP4004953A JP2554222B2 (ja) 1991-01-14 1992-01-14 半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL9100062 1991-01-14
NL9100062A NL9100062A (nl) 1991-01-14 1991-01-14 Werkwijze ter vervaardiging van een halfgeleiderinrichting.

Publications (1)

Publication Number Publication Date
NL9100062A true NL9100062A (nl) 1992-08-03

Family

ID=19858725

Family Applications (1)

Application Number Title Priority Date Filing Date
NL9100062A NL9100062A (nl) 1991-01-14 1991-01-14 Werkwijze ter vervaardiging van een halfgeleiderinrichting.

Country Status (4)

Country Link
US (1) US5268313A (nl)
EP (1) EP0498475A3 (nl)
JP (1) JP2554222B2 (nl)
NL (1) NL9100062A (nl)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2855919B2 (ja) * 1991-10-24 1999-02-10 日本電気株式会社 半導体装置およびその製造方法
US6784467B1 (en) 2002-08-13 2004-08-31 Newport Fab, Llc Method for fabricating a self-aligned bipolar transistor and related structure
US7585424B2 (en) * 2005-01-18 2009-09-08 Hewlett-Packard Development Company, L.P. Pattern reversal process for self aligned imprint lithography and device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3129558A1 (de) * 1980-07-28 1982-03-18 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Verfahren zur herstellung einer integrierten halbleiterschaltung
JPS5866358A (ja) * 1981-05-12 1983-04-20 Nec Corp 半導体装置の製法
JPS6024059A (ja) * 1983-07-19 1985-02-06 Sony Corp 半導体装置の製造方法
NL8402856A (nl) * 1984-09-18 1986-04-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JPS61129832A (ja) * 1984-11-29 1986-06-17 Fujitsu Ltd 半導体装置の製造方法
DE3825701A1 (de) * 1987-07-29 1989-02-09 Toshiba Kawasaki Kk Verfahren zur herstellung eines bipolaren transistors

Also Published As

Publication number Publication date
EP0498475A2 (en) 1992-08-12
US5268313A (en) 1993-12-07
JPH04296027A (ja) 1992-10-20
EP0498475A3 (en) 1994-06-01
JP2554222B2 (ja) 1996-11-13

Similar Documents

Publication Publication Date Title
US4060427A (en) Method of forming an integrated circuit region through the combination of ion implantation and diffusion steps
US4682405A (en) Methods for forming lateral and vertical DMOS transistors
US4641416A (en) Method of making an integrated circuit structure with self-aligned oxidation to isolate extrinsic base from emitter
US4659428A (en) Method of manufacturing a semiconductor device and semiconductor device manufactured by means of the method
US4438556A (en) Method of forming doped polycrystalline silicon pattern by selective implantation and plasma etching of undoped regions
US4871685A (en) Method of manufacturing bipolar transistor with self-aligned external base and emitter regions
US4414737A (en) Production of Schottky barrier diode
EP0174997A1 (en) METHOD FOR CONTROLLED DOPING OF TRENCH WALLS IN A SEMICONDUCTOR BODY.
US5482869A (en) Gettering of unwanted metal impurity introduced into semiconductor substrate during trench formation
US4717682A (en) Method of manufacturing a semiconductor device with conductive trench sidewalls
US4717689A (en) Method of forming semimicron grooves in semiconductor material
US5147809A (en) Method of producing a bipolar transistor with a laterally graded emitter (LGE) employing a refill method of polycrystalline silicon
US5541440A (en) Isolation structure for semiconductor device
US5926705A (en) Method for manufacturing a semiconductor device with stabilization of a bipolar transistor and a schottky barrier diode
EP0793265A2 (en) Method of processing a polysilicon film
EP0118511A1 (en) METHOD FOR PRODUCING A CONTACT FOR INTEGRATED CIRCUIT.
US4669178A (en) Process for forming a self-aligned low resistance path in semiconductor devices
US4894702A (en) High efficiency, small geometry semiconductor devices
NL9100062A (nl) Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US6835628B2 (en) Integrated circuit with a MOS capacitor
EP0146760B1 (en) One mask technique for substrate contacting in integrated circuits
JP2920912B2 (ja) 半導体装置の製造方法
JP2899018B2 (ja) 半導体装置
US6027993A (en) Method of forming an opening in an insulation film over a semiconductor substrate
JPH0590196A (ja) 半導体装置の製造方法