DE4341180B4 - Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator zur Festlegung eines aktiven Gebiets - Google Patents

Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator zur Festlegung eines aktiven Gebiets Download PDF

Info

Publication number
DE4341180B4
DE4341180B4 DE4341180A DE4341180A DE4341180B4 DE 4341180 B4 DE4341180 B4 DE 4341180B4 DE 4341180 A DE4341180 A DE 4341180A DE 4341180 A DE4341180 A DE 4341180A DE 4341180 B4 DE4341180 B4 DE 4341180B4
Authority
DE
Germany
Prior art keywords
layer
forming
semiconductor
insulation layer
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE4341180A
Other languages
English (en)
Other versions
DE4341180A1 (de
Inventor
Chang-Jae Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of DE4341180A1 publication Critical patent/DE4341180A1/de
Application granted granted Critical
Publication of DE4341180B4 publication Critical patent/DE4341180B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76272Vertical isolation by lateral overgrowth techniques, i.e. ELO techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76289Lateral isolation by air gap
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/154Solid phase epitaxy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator, mit folgenden Schritten:
Bilden einer ersten Isolationsschicht (32) auf einem Halbleitersubstrat (30) und Öffnen eines Fensters (34) durch bereichsweises Ätzen der ersten Isolationsschicht (32)
Bilden einer Halbleiterschicht (36) innerhalb des Fensters (34) und auf der ersten Isolationsschicht (32) mit derselben kristallinen Struktur (30') wie das Halbleitersubstrat (30);
Bilden einer zweiten Isolationsschicht (38) auf der Halbleiterschicht mit derselben kristallinen Struktur (30') wie das Halbleitersubstrat und Bilden einer Struktur eines aktiven Gebiets (300), wobei die zweite Isolationsschicht (38') auf dieser zurückbleibt;
Bilden einer dritten Isolationsschicht (301) auf beiden Seiten des aktiven Gebiets (300) und auf der zurückbleibenden zweiten Isolationsschicht (38'), und
Isolieren des aktiven Gebiets (300') von dem Substrat (30) durch Bilden einer vierten Isolationsschicht (302) in dem Fenster (34) durch Diffusion eines Oxidationsmittels aus der ersten Isolationsschicht (32).

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator, um ein aktives Gebiet auf einer Isolationsschicht zu bilden.
  • Eine Sperrschichtisolation, die im allgemeinen bei Halbleiterbauelementen verwendet wird, ist für ein Bauelement, das bei einer hohen Spannung betrieben wird, nicht geeignet, weil, wenn Spannungen von + – 30 V an das Bauelement angelegt werden, bei entsprechenden Dotierungspegeln und Bauelement-Strukturabmessungen ein Sperrschichtdurchbruch auftritt.
  • Eine solche Sperrschichtisolation ist in Umgebungen mit hoher Strahlung aufgrund der hindurchtretenden Photoströme, die in pn-Übergängen durch Gammastrahlen erzeugt werden, ebenfalls unwirksam.
  • Es ist deshalb notwendig, das aktive Gebiet mit einem Isolator, der das aktive Gebiet umgibt, zu isolieren, und nicht mit einem pn-Übergang. Ein Verfahren der vollständigen Isolation des aktiven Gebiets ist die sogenannte "Silizium-Auf-Isolator"-Technologie.
  • Es gibt verschiedenen Technologien, um aktive Gebiete (Bereiche) von Halbleiterschichten auf einem Isolator herzustellen, wie z.B. SOS (silicon on sapphire = Silizium auf Saphir), SIMOX (separation by implanted oxygen = Trennung durch implantierten Sauerstoff) und FIPOS (full isolation by porous oxidized silicon = vollständige Isolation durch poröses oxidiertes Silizium).
  • 1 zeigt ein Verfahren zur Isolation einer Siliziumschicht auf einem Isolator durch das FIPOS-Verfahren.
  • Wie in 1a und 1b gezeigt, wird eine Epitaxialschicht 14 auf ein Siliziumsubstrat 10, das eine p+-Oberflächenschicht 12, die stark mit Bor (B) dotiert ist, hat, aufgewachsen.
  • Wie in 1c gezeigt, werden, nachdem die Epitaxialschicht 14 leicht dotiert (n) wurde, Öffnungen durch diese geschnitten und das gesamte hochdotierte Siliziumgebiet zwischen den geätzten Ausnehmungen unter der Epitaxialschicht 14a wird zu porösem Silizium 12a durch Anwenden einer anodischen Oxidation auf die stark p-dotierte Schicht 12 in einem HF-Bad (Flußsäurebad) umgewandelt, um bevorzugterweise das Silizium porös zu machen.
  • Wie in 1d gezeigt, ist das aktive Gebiet 14a vollständig von einer Oxidschicht 12b eines Übergangs an dem unteren Ende und durch natürliches Oxid 14b, das auf der Oberfläche des aktiven Gebiets 14a gebildet ist, umgeben, was zu einer elektrischen Isolation von dem Siliziumsubstrat 10 führt.
  • 2 zeigt ein Verfahren zur Isolation einer Siliziumschicht auf einem Isolator durch das Verfahren der örtlich ausgesparten Oxidation, bei dem eine selektive Oxidation unterhalb eines oben liegenden Siliziums verwendet wird, um die SOI-Struktur (SOI = Semiconductor Oxide Insulator = Halbleiter Oxid Isolator) zu bilden.
  • Wie in 2a gezeigt, wird eine Epitaxialschicht auf ein Siliziumsubstrat 21 aufgewachsen, und ein Abschnitt der Epitaxialschicht 26 bleibt nach einem anisotropen Ätzvorgang zurück, um ein aktives Gebiet zu bilden.
  • Eine Siliziumoxidschicht 22, 22' wird auf der Oberfläche des Siliziumsubstrats 21 und auf der Oberfläche des aktiven Ge biets 26 gebildet.
  • Dann wird zuerst eine doppelte Nitridschicht 23, 24 auf der Siliziumoxidschicht 22 gebildet, wobei eine Nitridschicht 24 auf der Seite und die andere Nitridschicht 23 auf der Oberfläche der Siliziumoxidschicht 22 gebildet werden.
  • Wie in 2b gezeigt, werden durch einen anisotropen Ätzvorgang die Gräben 21' gebildet, die die unterschnittene Struktur an der Unterseite des aktiven Gebiets 26 erzeugen.
  • Wie in 2c gezeigt wird diese Struktur dann thermisch oxidiert, bis die Siliziuminseln 26' elektrisch von dem Substrat 21 durch Bildung einer Siliziumoxidschicht 25 isoliert sind.
  • Wie in 2d gezeigt, werden die Gräben 21' schließlich mit Polysilizium 27 und CVD-Siliziumoxid 28 (CVD = chemical vapour deposition = chemische Abscheidung aus der Gasphase) aufgefüllt, um eine ebene Oberflächentopographie zu bilden, wobei die Nitridschicht 23 vor dem Einebenen entfernt wird.
  • Bei dem FIPOS-Verfahren besteht eines der Hauptprobleme darin, dass eine Vielzahl von nicht-herkömmlichen Siliziumverarbeitungsschritten entwickelt werden müssen, um es auszuführen. Diese schließen das anodische Oxidationsverfahren, um die poröse Siliziumschicht zu bilden, und eine Oxidations- und eine Ausheilungssequenz für diese Schicht ein.
  • Anschließend wird auf dem Siliziumwafer eine Verunreinigung erzeugt und die Steuerung der Bildung der porösen Siliziumschicht während des anodischen Oxidationsverfahrens ist sehr schwierig.
  • Bei dem RLOM-Verfahren (RLOM = Recessed Local Oxidation Method = Verfahren örtlich ausgesparter Oxidation) besteht eine offensichtliche Schwierigkeit mit diesem Verfahren darin, daß die Breite der erzeugten Inseln recht klein ist, und daß es die mögliche Erzeugung von Defekten gibt, die auch aus dem Wachsen des Oxids in dem begrenzten (unterschnittenen) Gebiet resultieren kann.
  • Aus der JP 3-24719 A ist bereits ein Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator bekannt, bei dem eine erste Isolationsschicht auf dem Halbleitersubstrat gebildet wird und ein Fenster auf einer Grundfläche für epitaxiales Wachsen durch gebietsweises Ätzen der ersten Isolationsschicht erzeugt wird, woraufhin eine Halbleiterschicht auf der Grundfläche innerhalb des Fensters und auf der ersten Isolationsschicht mit derselben kristallinen Struktur wie das Halbleitersubstrat gebildet wird. Anschließend wird ein aktives Gebiet der Halbleiterschicht durch ein photolitographisches Verfahren gebildet. Nunmehr wird eine zweite Isolationsschicht auf dem aktiven Gebiet und an dessen Seiten und auf der ersten Isolationsschicht gebildet, woraufhin das aktive Gebiet von dem Substrat durch Bilden einer dritten Isolationsschicht in dem Fenster durch ein Oxidationsverfahren gebildet wird.
  • Aus der JP 3-125458 A sowie aus der JP 61-24246 A sind jeweils Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator bekannt.
  • Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, einfache Verfahren zur Isolation eines aktiven Gebietes zu schaffen.
  • Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 sowie durch ein Verfahren gemäß Anspruch 9 gelöst.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1a – d eine Schnittdarstellung zur Erklärung eines Verfahrens zur Isolation einer Halbleiterschicht auf einem Isolator gemäß einem herkömmlichen Verfahren;
  • 2a – d eine Schnittdarstellung zur Erklärung eines Verfahrens zur Isolation einer Halbleiterschicht auf einem Isolator gemäß einem weiteren herkömmlichen Verfahren;
  • 3A – H eine Schnittdarstellung zur Erklärung eines Verfahrens zur Isolation einer Halbleiterschicht auf einem Isolator gemäß der vorliegenden Erfindung; und
  • 4A – H eine Schnittdarstellung zur Erklärung eines Verfahrens zur Isolation einer Halbleiterschicht auf Isolatoren gemäß der vorliegenden Erfindung.
  • 3 stellt ein Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator gemäß der vorliegenden Erfindung dar.
  • Wie in 3A gezeigt, wird, nachdem eine Siliziumoxidschicht 32 als erste Isolationsschicht auf einem Siliziumsubstrat 30 abgeschieden wurde, ein Photolack (nicht gezeigt) auf der ersten Isolationsschicht 32 aufgebracht, belichtet und entwickelt, um eine Photolackstruktur zur Öffnung eines Fensters 34 zu bilden.
  • Das Fenster 34, das es gestattet, dass ein Substrat unter dem Fenster 34 die Grundfläche für ein epitaxiales Aufwachsen wird, wird durch einen anisotropen Ätzvorgang der ersten Isolationsschicht 32, die nicht durch die Photolackstruktur (nicht gezeigt) geschützt ist, geöffnet. Die zurückbleibende erste Isolationsschicht aus Siliziumoxid 32 wird als Weg verwendet werden, den ein Oxidationsmittel durchdringt, um in einem Oxidationsverfahren zu diffundieren.
  • Wie in 3B gezeigt, wird eine amorphe Siliziumschicht 36 in dem Fenster 34 auf der Grundfläche und auf der ersten Isolationsschicht 32 durch ein Verfahren der chemischen Ab scheidung aus der Gasphase (CVD-Verfahren) abgeschieden, nachdem die Photolackstruktur entfernt wurde.
  • Wie in 3C gezeigt, wird eine Epitaxialschicht 30' auf der Grundfläche durch Ausheilen der amorphen Siliziumschicht 36 gebildet.
  • Wie in 3D gezeigt, wird eine Siliziumnitridschicht 38 als zweite Isolationsschicht auf der Epitaxialschicht 30' abgeschieden.
  • Wie in 3E gezeigt, wird, nachdem ein Photolack (nicht gezeigt) auf der zweiten Isolationsschicht 38 aufgebracht ist und eine Photolackstruktur (nicht gezeigt) mit einer Photomaske zum Bestimmen eines aktiven Gebiets durch Beleuchten und Entwickeln definiert ist, ein aktives Gebiet 300 durch anisotropes Ätzen sowohl der zweiten Isolationsschicht aus Siliziumnitrid als auch der Epitaxialschicht 30' definiert. Die zurückbleibende erste Isolationsschicht aus Siliziumoxid 32 wird als Ätzstop-Schicht verwendet, was dazu führt, daß die Oberfläche des aktiven Gebiets 300 durch die zurückbleibende Siliziumnitridschicht 38' isoliert ist. Die Photolackstruktur wird entfernt.
  • Wie in 3F gezeigt, wird, nachdem eine Siliziumnitridschicht als dritte Isolationsschicht wiederum auf der Oberfläche und den Seiten des aktiven Gebiets 300 und auf der ersten Isolationsschicht 32 abgeschieden ist, ein Seitenwandabstandshalter 301 der dritten Isolationsschicht sowohl an der Seite des aktiven Gebiets 300 als auch an der Seite der zurückbleibenden Siliziumnitridschicht 38' durch anisotropes Ätzen der dritten Isolationsschicht aus Siliziumnitrid bis das Siliziumoxid der ersten Isolationsschicht 32 frei liegt, gebildet.
  • Wie in 3G gezeigt, wird das aktive Gebiet 300 durch die thermische Oxidation, bei der ein Oxidationsmittel durch die Siliziumoxidschicht 32 diffundiert, um eine Siliziuminsel 300' zu bilden, elektrisch von dem Siliziumsubstrat 30 isoliert.
  • Nachdem die Oxidation lateral fortschreitet, um ein Siliziumoxid 302 zu bilden, wird das epitaxiale Silizium am Fenster 34 zu Siliziumoxid, um die vierte Isolationsschicht 302 zu bilden, die das Fenster 34 in 3A ausfüllt, was zu dem isolierten aktiven Bereich der Siliziuminsel 300' führt.
  • Wie in 3H gezeigt, werden außer dem Siliziumoxid der ersten Isolationsschicht 32 die Isolationsschichten, einschließlich der Seitenwandabstandshalter 301 und des Siliziumnitrids 38' der zweiten Isolationsschicht, entfernt, was zu der vollständig isolierten Halbleiterschicht 300' (Siliziuminsel) auf einem Isolator führt.
  • 4 stellt ein weiteres Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator gemäß der vorliegenden Erfindung dar.
  • Wie in 4A gezeigt, wird, nachdem eine Siliziumoxidschicht 42 als erste Isolationsschicht auf einem Siliziumsubstrat 40 abgeschieden ist, ein Photolack (nicht gezeigt) auf die erste Isolationsschicht 42 aufgebracht, belichtet und entwickelt, um eine Photolackstruktur (nicht gezeigt) zum Bilden eines Fensters zu bilden.
  • Ein Fenster 44 wird durch anisotropes Ätzen der ersten Isolationsschicht 42, die nicht durch die Photolackstruktur (nicht gezeigt) geschützt ist, geöffnet. Die zurückbleibende erste Isolationsschicht aus Siliziumoxid 42 wird als Weg verwendet, den ein Oxidationsmittel, das in einem Oxidationsverfahren diffundiert wird, durchläuft, und das Fenster wird ein Weg zum epitaxialen Aufwachsen auf ein Substrat (Grundfläche) unter dem Fenster.
  • Wie in 4B gezeigt, wird eine amorphe Siliziumschicht 46 in dem Fenster auf der Grundfläche 44 und auf der ersten Isolationsschicht 42 durch ein Verfahren der chemischen Abscheidung aus der Gasphase (CVD-Verfahren) abgeschieden, nachdem die Photolackstruktur entfernt wurde.
  • Wie in 4C gezeigt, wächst eine epitaxiale Schicht 40' auf der Grundfläche 44 durch Ausheilen der amorphen Siliziumschicht. Diese Schicht 40' wird von dem amorphen Silizium 46 zu demselben Material wie das Siliziumsubstrat 40 verändert.
  • Wie in 4D gezeigt, wird, nachdem ein Photolack auf die Epitaxialschicht 40' aufgebracht wurde, eine Photolackstruktur 51 durch Beleuchten mit einer Maske für ein aktives Gebiet und durch Entwicklung definiert.
  • Unter Verwendung der Photolackstruktur 51 als Ätzmaske wird ein aktives Gebiet 400 durch anisotropes Ätzen der Epitaxialschicht 40' gebildet.
  • Wie in 4E gezeigt, wird, nachdem die Photolackstruktur 51 entfernt ist, eine zweite Isolationsschicht 48 aus Siliziumnitrid auf der Oberfläche der ersten Isolationsschicht 42 und auf dem aktiven Gebiet 400 und an dessen Seite abgeschieden.
  • Wie in 4F gezeigt, wird, nachdem ein Photolack auf die zweite Isolationsschicht 48 aus Siliziumnitrid aufgebracht ist, eine Photolackstruktur 51' durch Beleuchten mit der Maske, die größer als die herkömmliche Maske zur Festlegung eines aktiven Gebiets ist, definiert und entwickelt.
  • Dann wird die zweite Isolationsschicht 48 anisotrop geätzt, wobei die erste Isolationsschicht 42 als Ätzstop-Schicht verwendet wird. Die zurückbleibende zweite Isolationsschicht 48', die durch die Photolackstruktur 51' geschützt ist und die sowohl an der Oberfläche als auch an den Seiten des aktiven Gebiets 400 angeordnet ist, verhindert, daß das aktive Gebiet 400 während des Oxidationsverfahrens oxidiert wird.
  • Wie in 4G gezeigt, wird das aktive Gebiet 400 durch die thermische Oxidation, bei der ein Oxidationsmittel durch die Siliziumoxidschicht 42 diffundiert, um eine Siliziuminsel 400' zu bilden, elektrisch von dem Siliziumsubstrat 40 isoliert.
  • Nachdem die Oxidation lateral fortschreitet, um ein Siliziumoxid zu bilden, verändert sich das epitaxiale Silizium im Fenster 44 in Siliziumoxid, um eine vierte Isolationsschicht 402 zu bilden, die das Fenster 44 in 4A ausfüllt, was zu dem isolierten aktiven Gebiet der Siliziuminsel 400' führt.
  • Wie in 4H gezeigt, wird das Siliziumnitrid 48' der zweiten Isolationsschicht isotrop geätzt, was zu der vollständig isolierten Halbleiterschicht 400' (Siliziuminsel) auf einem Isolator führt.
  • Gemäß der vorliegenden Erfindung, wie sie oben beschrieben wurde, werden die Silizium-Verfahrensschritte einfacher, um es auszuführen. Diese schließen das anodischen Oxidationsverfahren um die poröse Siliziumschicht zu bilden, und eine Oxidations- und Ausheilungssequenz für diese Schicht aus.
  • Entsprechend wird das Verunreinigungsproblem auf dem Silizium derart vermindert, daß die Kristallinität des Siliziums in dem aktiven Gebiet verbessert wird.
  • Die vorliegende Erfindung schafft weiterhin eine ausreichende Breite der Inseln, die die mögliche Erzeugung von Effekten durch das Wachsen des Oxids in einem begrenzten Gebiet, das unterschnitten ist, behält.
  • Folglich schafft die vorliegende Erfindung ein Verfahren, das es ermöglicht, Halbleiterbauelemente mit hoher Geschwindigkeit und exzellenter Qualität herzustellen.

Claims (16)

  1. Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator, mit folgenden Schritten: Bilden einer ersten Isolationsschicht (32) auf einem Halbleitersubstrat (30) und Öffnen eines Fensters (34) durch bereichsweises Ätzen der ersten Isolationsschicht (32) Bilden einer Halbleiterschicht (36) innerhalb des Fensters (34) und auf der ersten Isolationsschicht (32) mit derselben kristallinen Struktur (30') wie das Halbleitersubstrat (30); Bilden einer zweiten Isolationsschicht (38) auf der Halbleiterschicht mit derselben kristallinen Struktur (30') wie das Halbleitersubstrat und Bilden einer Struktur eines aktiven Gebiets (300), wobei die zweite Isolationsschicht (38') auf dieser zurückbleibt; Bilden einer dritten Isolationsschicht (301) auf beiden Seiten des aktiven Gebiets (300) und auf der zurückbleibenden zweiten Isolationsschicht (38'), und Isolieren des aktiven Gebiets (300') von dem Substrat (30) durch Bilden einer vierten Isolationsschicht (302) in dem Fenster (34) durch Diffusion eines Oxidationsmittels aus der ersten Isolationsschicht (32).
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt des Bildens der Halbleiterschicht (36) die Schritte des Abscheidens der Halbleiterschicht (36) und des Umwandelns derselben in die Halbleiterschicht (30') mit derselben kristallinen Struktur wie das Halbleitersubstrat (30) umfasst.
  3. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, dass die zweite (38) und die dritte Isolationsschicht (301) als Oxidationsstop-Schicht verwendet werden.
  4. Verfahren gemäß Anspruch 3; dadurch gekennzeichnet, dass die zweite (38) und die dritte Isolationsschicht (301) aus Siliziumnitrid bestehen.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass Polysilizium für die Halbleiterschicht (36) verwendet wird.
  6. Verfahren gemäß einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass amorphes Silizium für die Halbleiterschicht (36) verwendet wird.
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass ein Seitenwandabstandshalter (301) durch anisotropes Ätzen der dritten Isolationsschicht (301) gebildet wird.
  8. Verfahren gemäß Anspruch 7, ferner gekennzeichnet durch folgenden Schritt: Entfernen der strukturierten zweiten Isolationsschicht (38') und der Seitenwandabstandshalter (301), nach Isolation des aktiven Gebiets (300') durch Bildung der vierten Isolationsschicht (302).
  9. Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator, mit folgenden Schritten: Bilden einer ersten Isolationsschicht (42) auf einem Halbleitersubstrat (40) und Öffnen eines Fensters (44) durch bereichsweises Ätzen der ersten Isolationsschicht (42); Abscheiden einer Halbleiterschicht (46) in dem Fenster (44) und auf der ersten Isolationsschicht (42), und Aufwachsen einer einkristallinen epitaxialen Halbleiterschicht (40') auf dem Halbleitersubstrat unter dem Fenster (44); Bilden eines aktiven Gebietes (400) der einkristallinen epitaxialen Halbleiterschicht (40') durch ein photolithographischen Verfahren; und Bilden einer zweiten Isolationsschicht (48) auf und an den Seiten des aktiven Gebiets (400) und auf der ersten Isolationsschicht (42), und Bilden einer vierten Isolationsschicht (402) durch Oxidation eines Abschnittes eines Halbleitergebiets in dem Fenster (44) durch Diffusion eines Oxidationsmittels aus der ersten Isolationsschicht (42).
  10. Verfahren gemäß Anspruch 9, dadurch gekennzeichnet, dass die erste Isolationsschicht (42) aus Siliziumoxid besteht.
  11. Verfahren gemäß Anspruch 9, dadurch gekennzeichnet, dass die zweite Isolationsschicht (48) als Oxidationsbarrieren-Schicht verwendet wird.
  12. Verfahren gemäß Anspruch 9, dadurch gekennzeichnet, dass die zweite Isolationsschicht (48) aus Siliziumnitrid besteht.
  13. Verfahren gemäß einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass Polysilizium für die Halbleiterschicht (46) verwendet wird.
  14. Verfahren gemäß einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass amorphes Silizium für die Halbleiterschicht (46) verwendet wird.
  15. Verfahren gemäß einem der Ansprüche 9 bis 14, ferner gekennzeichnet durch folgenden Schritt: Entfernen der zweiten Isolationsschicht (48') nach Isolation des aktiven Gebiets (400') durch Bildung der vierten Isolationsschicht (402).
  16. Verfahren gemäß Anspruch 15, dadurch gekennzeichnet, dass die zweite Isolationsschicht (48') durch isotropes Ätzen entfernt wird.
DE4341180A 1992-12-22 1993-12-02 Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator zur Festlegung eines aktiven Gebiets Expired - Fee Related DE4341180B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019920024967A KR960002765B1 (ko) 1992-12-22 1992-12-22 절연체 위에 단결정 반도체 제조방법
KR92-24967 1992-12-22

Publications (2)

Publication Number Publication Date
DE4341180A1 DE4341180A1 (de) 1994-06-23
DE4341180B4 true DE4341180B4 (de) 2006-07-27

Family

ID=19346154

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4341180A Expired - Fee Related DE4341180B4 (de) 1992-12-22 1993-12-02 Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator zur Festlegung eines aktiven Gebiets

Country Status (4)

Country Link
US (1) US5686343A (de)
JP (1) JPH06232247A (de)
KR (1) KR960002765B1 (de)
DE (1) DE4341180B4 (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3308245B2 (ja) * 1999-08-12 2002-07-29 住友ゴム工業株式会社 空気入りタイヤ
US6037199A (en) * 1999-08-16 2000-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. SOI device for DRAM cells beyond gigabit generation and method for making the same
US6350659B1 (en) * 1999-09-01 2002-02-26 Agere Systems Guardian Corp. Process of making semiconductor device having regions of insulating material formed in a semiconductor substrate
US6326272B1 (en) 1999-11-18 2001-12-04 Chartered Semiconductor Manufacturing Ltd. Method for forming self-aligned elevated transistor
US6174754B1 (en) 2000-03-17 2001-01-16 Taiwan Semiconductor Manufacturing Company Methods for formation of silicon-on-insulator (SOI) and source/drain-on-insulator(SDOI) transistors
US6319772B1 (en) * 2000-10-30 2001-11-20 Chartered Semiconductor Manufacturing Ltd. Method for making low-leakage DRAM structures using selective silicon epitaxial growth (SEG) on an insulating layer
US7125458B2 (en) * 2003-09-12 2006-10-24 International Business Machines Corporation Formation of a silicon germanium-on-insulator structure by oxidation of a buried porous silicon layer
KR100578821B1 (ko) * 2004-08-24 2006-05-11 삼성전자주식회사 박막 형성 방법
US20090200635A1 (en) * 2008-02-12 2009-08-13 Viktor Koldiaev Integrated Circuit Having Electrical Isolation Regions, Mask Technology and Method of Manufacturing Same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2808257A1 (de) * 1977-11-28 1979-05-31 Nippon Telegraph & Telephone Halbleitervorrichtung und verfahren zu ihrer herstellung
JPS58132919A (ja) * 1982-02-03 1983-08-08 Nec Corp 半導体装置の製造方法
EP0336499A1 (de) * 1988-04-05 1989-10-11 Koninklijke Philips Electronics N.V. Verfahren zum Herstellen einer Halbleiteranordnung mit einer SOI-Struktur
JPH0324719A (ja) * 1989-06-22 1991-02-01 Canon Inc 単結晶膜の形成方法及び結晶物品
JPH03125458A (ja) * 1989-10-11 1991-05-28 Canon Inc 単結晶領域の形成方法及びそれを用いた結晶物品
JPH06124246A (ja) * 1992-10-13 1994-05-06 Mita Ind Co Ltd インタフェース有効/無効判定装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4361600A (en) * 1981-11-12 1982-11-30 General Electric Company Method of making integrated circuits
JPS6124246A (ja) * 1984-07-13 1986-02-01 Nippon Telegr & Teleph Corp <Ntt> 半導体装置とその製造方法
JPS62245646A (ja) * 1986-04-18 1987-10-26 Sony Corp 半導体装置の製造方法
US5308445A (en) * 1991-10-23 1994-05-03 Rohm Co., Ltd. Method of manufacturing a semiconductor device having a semiconductor growth layer completely insulated from a substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2808257A1 (de) * 1977-11-28 1979-05-31 Nippon Telegraph & Telephone Halbleitervorrichtung und verfahren zu ihrer herstellung
JPS58132919A (ja) * 1982-02-03 1983-08-08 Nec Corp 半導体装置の製造方法
EP0336499A1 (de) * 1988-04-05 1989-10-11 Koninklijke Philips Electronics N.V. Verfahren zum Herstellen einer Halbleiteranordnung mit einer SOI-Struktur
JPH0324719A (ja) * 1989-06-22 1991-02-01 Canon Inc 単結晶膜の形成方法及び結晶物品
JPH03125458A (ja) * 1989-10-11 1991-05-28 Canon Inc 単結晶領域の形成方法及びそれを用いた結晶物品
JPH06124246A (ja) * 1992-10-13 1994-05-06 Mita Ind Co Ltd インタフェース有効/無効判定装置

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
FITCH,J.; Azur E,C.:MULTI-PILLAR SURROUNDING GATE TRANSISTOR WITH ADVANCED ISOLATION.In: Motorola Inc. Technical Developments,Vol.17, Dec.1992,S.77-81 *
FITCH,J.;Mazuré,C.:MULTI-PILLAR SURROUNDING GATE TRANSISTOR WITH ADVANCED ISOLATION.In: Motorola Inc. Technical Developments,Vol.17, Dec.1992,S.77-81
HULVEY,M.D.; IM,I.W.:DIELECTRIC ISOLATION PROCESS.In:IBM Technical Disclosure Bulletin, Vol.24,No.11A,April 1982,S.5458-5459 *
HULVEY,M.D.;KIM,I.W.:DIELECTRIC ISOLATION PROCESS.In:IBM Technical Disclosure Bulletin, Vol.24,No.11A,April 1982,S.5458-5459
LAM,H.W., et.al.:Device Fabrication in (100) Silicon-on-Oxide Produced by a Scanning CW-Laser- Induced Lateral Seeding Technique.In:IEEE TRANS- ACTIONS ON ELECTRON DEVICES,Vol.ED-29,No.3, March,1982,S.389-394 *
N.N.:SEMICONDUCTOR-ON-INSULATOR PROCESS BY SELECTIVE REMOVAL OF EPITAXIAL LAYERS.In:IBM Technical Disclosure Bulletin,Vol.36,No.1, Jan.1993,S.247-249 *

Also Published As

Publication number Publication date
DE4341180A1 (de) 1994-06-23
KR940016597A (ko) 1994-07-23
JPH06232247A (ja) 1994-08-19
US5686343A (en) 1997-11-11
KR960002765B1 (ko) 1996-02-26

Similar Documents

Publication Publication Date Title
EP0010624B1 (de) Verfahren zur Ausbildung sehr kleiner Maskenöffnungen für die Herstellung von Halbleiterschaltungsanordnungen
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
EP0000897B1 (de) Verfahren zum Herstellen von lateral isolierten Siliciumbereichen
DE10127231B4 (de) Herstellungsverfahren eines Halbleitersubstrats
EP0631306B1 (de) Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien
DE3129558C2 (de)
DE69931890T2 (de) Integrierter Leistungsschaltkreis mit vertikalem Stromfluss und dessen Herstellungsverfahren
DE4109184C2 (de) Verfahren zum Bilden einer Feldoxidschicht eines Halbleiterbauteils
DE19808168A1 (de) Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE2410786B2 (de) Verfahren zur Herstellung einer integrierten Halbleiteranordnung
DE4444776C2 (de) Verfahren zur Herstellung eines Bipolartransistors mit einer selbstjustierenden vertikalen Struktur
DE4341171C2 (de) Verfahren zur Herstellung einer integrierten Schaltungsanordnung
DE4341180B4 (de) Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator zur Festlegung eines aktiven Gebiets
DE19648753A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Trench
EP1356527B1 (de) Bipolartransistor und verfahren zu dessen herstellung
DE19840385C2 (de) Verfahren zm Isolieren von Bereichen eines integrierten Schaltkreises und Halbleiterbaustein mit integriertem Schaltkreis
DE4320062C2 (de) Verfahren zum Isolieren einzelner Elemente in einem Halbleiterchip
DE19806300A1 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE4211050A1 (de) Verfahren zur Herstellung eines Bipolartransistors in einem Substrat
DE2758283C2 (de) Verfahren zur Herstellung voneinander isolierter Halbleiterschaltungen
EP0855088B1 (de) Verfahren zum erzeugen einer grabenisolation in einem substrat
DE19716687B4 (de) Verfahren zur Bildung eines Elementisolierfilms einer Halbleitervorrichtung
DE10143936A1 (de) Verfahren zur Bildung eines SOI-Substrats, vertikaler Transistor und Speicherzelle mit vertikalem Transistor
DE10310080A1 (de) Neuartiges Verfahren zum Ausbilden tieferer Gräben unabhängig von lithografisch bedingten, kritischen Abmessungen
DE19843160B4 (de) Halbleitervorrichtung mit Grabentrennung und Verfahren zu dessen Herstellung mittels Vorplanarisierung

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8127 New person/name/address of the applicant

Owner name: LG SEMICON CO. LTD., CHUNGCHEONGBUK-DO, KR

8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20130702